KR20240108568A

KR20240108568A - 메타구조화된 층들을 갖는 다층 포토닉 디바이스들

Info

Publication number: KR20240108568A
Application number: KR1020247021844A
Authority: KR
Inventors: 이안 알렉산더 듀란트 윌리암슨; 마틴 슈베르트; 알프레드 카 춘 청
Original assignee: 엑스 디벨롭먼트 엘엘씨
Priority date: 2021-12-01
Filing date: 2022-08-22
Publication date: 2024-07-09
Also published as: US20230171001A1; WO2023101731A1; CN118591746A; US11962351B2

Abstract

입력 신호를 수신하도록 구성되는 입력 영역, 입력 영역과 광학적으로 커플링되어 입력 신호를 수신하기 위한 다층 스택, 및 다층 스택과 광학적으로 커플링되어 출력 신호를 출력하기 위한 출력 영역을 포함하는 다층 포토닉 디바이스가 설명된다. 다층 스택은 다층 스택의 제1 패턴화된 층에 배치된 제1 메타구조화된 분산 영역 및 다층 스택의 제2 패턴화된 층에 배치되고 제1 메타구조화된 분산 영역과 광학적으로 커플링되는 제2 메타구조화된 분산 영역을 포함할 수 있다. 제1 메타구조화된 분산 영역과 제2 메타구조화된 분산 영역은 입력 신호에 응답하여 출력 신호를 생성하도록 다층 스택을 함께 구조화할 수 있다.

Description

메타구조화된 층들을 갖는 다층 포토닉 디바이스들

관련 출원에 대한 상호 참조

본 출원은 2021년 12월 1일에 출원된 미국 특허 출원 번호 제17/540,088호의 이익을 주장하며, 그 내용은 본 명세서에 참조로 포함된다.

기술분야

본 개시내용은 일반적으로 포토닉 디바이스들에 관한 것이며, 특히 다층 포토닉 디바이스(multilayer photonic device)들을 포함하는 포토닉 집적 회로들에 관한 것이지만, 이에 국한되지는 않는다.

SOI(silicon on insulator) 기법들은 CMOS(complementary metal oxide semiconductor) 프로세싱 시스템들과 호환되는 기법들을 사용하여 포토닉 디바이스들의 제작을 허용한다. 이러한 방식으로, 전자 컴포넌트들 및 포토닉 컴포넌트들을 모두 포함하도록 집적 회로들이 설계되고 제작될 수 있다. 포토닉 집적 회로들은 통상적으로 장거리들에 걸쳐 정보를 송신하는 데 채택되는 광섬유 신호(fiber-optic signal)들을, 칩에서 직접 전자 신호들로 컨버팅하거나, 또는 그 반대로 컨버팅하도록 설계될 수 있다. 따라서, SOI 디바이스들은 반도체 제조 시스템들에 의해 부과되는 공간 및 제조 가능성에 대한 제약 조건들에 의해 제한된다. 따라서, SOI 회로 컴포넌트들은 커플링, 라우팅, 멀티플렉싱, 디멀티플렉싱, 인터리빙, 및/또는 디인터리빙과 같은 광학 프로세스들을 칩에서 직접 구현하면서 또한 SOI 컴포넌트들의 풋프린트를 감소시킬 필요가 있다.

본 발명의 비제한적이고 비포괄적인 실시예들은 다음 도면들을 참조하여 설명되며, 여기서, 달리 명시되지 않는 한 다양한 도면들 전반에 걸쳐 유사한 참조 번호들은 유사한 부분들을 나타낸다. 적절한 경우, 도면들을 복잡하게 만들지 않기 위해 요소의 모든 인스턴스들에 반드시 레이블이 지정되지는 않는다. 도면들은 반드시 스케일링될 필요는 없으며, 대신 설명되는 원리들을 예시하는 데 중점을 두고 있다.
도 1a는 본 개시내용의 실시예들에 따른, 광학 신호를 통한 2개의 광학 통신 디바이스 사이의 광학 통신을 위한 시스템을 예시하는 기능 블록도이다.
도 1b는 본 개시내용의 실시예에 따른, 도 1a에 예시된 광학 신호의 예를 예시하며, 광학 신호의 복수의 채널들에 포함된 개별 채널들은 파장별로 배열된다.
도 1c는 본 개시내용의 실시예에 따른, 별개의 파장을 특징으로 하는, 도 1b에 예시된 광학 신호에 포함된, 예시적인 채널을 예시한다.
도 2a는 본 개시내용의 실시예들에 따른, 재료 인터페이스 패턴을 함께 정의하는 불균일하게(nonuniformly) 분포된 재료들을 포함하는 메타구조화된 층들의 다층 스택을 포함하는 예시적인 다층 포토닉 디바이스를 예시하는 개략도이다.
도 2b는 본 개시내용의 실시예들에 따른, 메타구조화된 층들의 다층 스택을 포함하는 도 2a의 다층 포토닉 디바이스의 예를 예시하는 개략도이다.
도 2c는 본 개시내용의 실시예들에 따른, 도 1의 인터페이스 디바이스들에 대한 커플링을 포함하는 도 2b의 예를 예시하는 개략도이다.
도 2d는 본 개시내용의 실시예들에 따른, 2개의 패턴화된 층 상의 입력 영역 및 2개의 출력 부분을 포함하는 출력 영역을 포함하는 메타구조화된 층들의 다층 스택을 포함하는 도 2a의 다층 포토닉 디바이스의 예를 예시하는 개략도이다.
도 2e는 본 개시내용의 실시예들에 따른, 리지 도파관(ridge waveguide) 및 리브 도파관(rib waveguide)을 포함하는 도 1의 인터페이스 디바이스들에 대한 커플링을 포함하는 도 2d의 예시적인 다층 도파관 디바이스를 예시하는 개략도이다.
도 2f는 본 개시내용의 실시예들에 따른, 멀티플렉싱 변환을 적용하도록 구조화된 메타구조화된 층들의 다층 스택을 포함하는 도 2a의 다층 포토닉 디바이스의 예를 예시하는 개략도이다.
도 2g는 본 개시내용의 실시예들에 따른, 2개의 입력 리지 도파관 및 1개의 출력 리브 도파관에 대한 커플링을 포함하는 도 2f의 예시적인 멀티플렉싱 도파관 커플러 디바이스를 예시하는 다른 개략도이다.
도 2h는 본 개시내용의 실시예들에 따른, 패턴화된 층들 사이에서 입력 신호들을 재지향(redirect)시키고 입력 신호들을 멀티플렉싱 또는 디멀티플렉싱하도록 구조화된 메타구조화된 층들의 다층 스택을 포함하는 도 2a의 다층 포토닉 디바이스의 예를 예시하는 개략도이다.
도 2i는 본 개시내용의 실시예들에 따른, 포토닉 집적 회로의 2개의 층 상의 3개의 리지 도파관에 대한 커플링을 포함하는 도 2h의 예시적인 다층 포토닉 디바이스를 예시하는 다른 개략도이다.
도 3a는 본 개시내용의 실시예들에 따른, 입력 영역, 출력 영역, 및 메타구조화된 분산 영역을 포함하는 다층 포토닉 디바이스의 예시적인 층을 예시하는 개략도이다.
도 3b는 본 개시내용의 실시예들에 따른, 메타구조화된 패턴화된 층들을 포함하는 다층 포토닉 디바이스의 예시적인 다층 스택을 예시하는 개략도이다.
도 3c는 본 개시내용의 실시예들에 따른, 2개의 메타구조화된 패턴화된 층에서 입력 영역들과 커플링되는 다층 포토닉 디바이스의 예시적인 다층 스택을 예시하는 개략도이다.
도 3d는 본 개시내용의 실시예들에 따른, 메타구조화된 분산 영역의 재료 인터페이스 패턴을 함께 정의하는 다층 포토닉 디바이스의 예시적인 다층 스택의 인터페이스들을 예시하는 개략도이다.
도 4a는 본 개시내용의 실시예들에 따른, 재료 인터페이스 패턴을 정의하기 위해 불균일하게 배치된 다수의 피처들을 포함하는, 도 2a 내지 도 3d를 참조하여 설명된 바와 같은 다층 스택의 예시적인 패턴화된 층을 예시한다.
도 4b는 본 개시내용의 실시예들에 따른, 경사 측벽들을 포함하는 상이한 재료 인터페이스 패턴들을 정의하는 상이한 메타구조화된 분산 영역들을 갖는 2개의 패턴화된 층을 포함하는, SOI 포토닉 회로의 제2 층 상의 도파관에 제1 층 상의 도파관을 커플링하기 위한 예시적인 다층 포토닉 디바이스를 예시하는 개략도이다.
도 4c는 본 개시내용의 실시예들에 따른, 경사 측벽들을 포함하는 상이한 재료 인터페이스 패턴들을 정의하는 다수의 메타구조화된 분산 영역들을 갖는 패턴화된 층들을 포함하는, SOI 포토닉 회로의 제2 층 상의 도파관에 제1 층 상의 도파관을 커플링하기 위한 예시적인 다층 포토닉 디바이스를 예시하는 개략도이다.
도 5는 본 개시내용의 실시예들에 따른, 포토닉 집적 회로의 설계를 생성하기 위한 시스템을 예시하는 기능 블록도이다.
도 6은 본 개시내용의 실시예들에 따른, 본 개시내용의 실시예에 따른, 포토닉 집적 회로의 설계를 생성하기 위한 예시적인 방법을 도시한다.

메타구조화된 층들의 다층 스택을 포함하는 포토닉 집적 회로들뿐만 아니라, 포토닉 집적 회로들의 설계를 생성하기 위한 방법의 실시예들이 본 명세서에 설명된다. 다음의 설명에서는, 실시예들의 철저한 이해를 제공하기 위해 수많은 특정 세부 사항들이 제시된다. 그러나, 관련 기술 분야의 통상의 기술자는 본 명세서에 설명된 기법들이 특정 세부 사항들 중 하나 이상 없이, 또는 다른 방법들, 컴포넌트들, 재료들 등을 사용하여 실시될 수 있다는 것을 인식할 것이다. 다른 인스턴스들에서는, 특정 양태들을 모호하게 하는 것을 피하기 위해 널리-공지된 구조들, 재료들, 또는 동작들이 상세하게 도시되거나 설명되지는 않는다.

본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련하여 설명된 특정 피처, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "일 실시예에서" 또는 "실시예에서"라는 문구의 등장들이 반드시 모두 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처들, 구조들, 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다.

포토닉 디바이스들의 기능성이 증가하고 제조 공차(manufacturing tolerance)들이 개선되어 더 작은 디바이스 피처 사이즈들을 허용함에 따라, 디바이스 기능성, 성능, 및 견고성을 향상시키면서 또한 사이즈 및 비용도 감소시키기 위해 최적화된 디바이스 설계를 통해 이들 개선들을 최대한 활용하는 것이 점점 더 중요해지고 있다. 광학 통신에 사용되는 것들과 같은 종래의 포토닉 디바이스들은 전통적으로 간단한 추측 및 체크 방법(guess and check method) 또는 수동 가이드 그리드-검색(manually guided grid-search)을 사용하여 설계되며, 여기서, 미리-결정된 설계들 또는 빌딩 블록들로부터의 소수의 설계 파라미터들이 특정 애플리케이션에 대한 적합성을 위해 조정되거나 배열된다. 그러나, 광학 요소들 및 포토닉 디바이스들은 디바이스 사이즈 및 기능성에 따라 수백 개 내지 수십억 개 이상의 범위의 설계 파라미터들을 가질 수 있다. 파라미터들의 수로 인해 자동화된(예를 들어, 인간의 개입 없이) 최적화 알고리즘들에 적합하지 않은 과소 정의된 모델(underdefined model)들이 생성된다.

본 명세서에는 종래 포토닉 디바이스 설계에 대한 증가된 설계 파라미터들의 고려 사항을 허용하기 위해 제1-원리 시뮬레이션(first-principles simulation)들을 사용하는 역 설계 프로세스(inverse design process)에 의해 획득 가능한 설계를 가질 수 있는 포토닉 집적 회로들(예를 들어, 층간 에스컬레이터(interlayer escalator)들, 도파관 커플러들, 디멀티플렉서들, 필터들, 또는 이들의 조합)의 실시예들이 설명된다. 보다 구체적으로, 본 명세서에 설명된 기법들은 포토닉 집적 회로의 동작을 지배할 것으로 예상되는 기본 물리학에 기초한 설계를 생성하기 위해 제1-원리 시뮬레이션들과 결합하여 그래디언트-기반 최적화(gradient-based optimization)를 사용할 수 있다. 그러나, 다른 실시예들에서는, 그래디언트-기반 기법들이 없는 포토닉 집적 회로들의 설계 최적화가 또한 사용될 수 있다는 것이 이해된다. 유리하게는, 본 명세서에 설명된 실시예들 및 기법들은 포토닉 회로들의 설계를 위한 종래 기법들에 제한되지 않는다. 오히려, 본 명세서에 설명된 제1-원리들 기반 방법론은 성능, 사이즈, 및/또는 견고성에서 최신 설계들을 초과하는 설계들을 생성할 수 있다. 더욱이, 예를 들어, 완전히-정의된 시스템을 제공하기 위해 피처 공간을 구성하는 소수의 설계 파라미터들로 제한되기보다는, 본 명세서에 설명된 실시예들 및 기법들은 거의 무제한 수의 설계 파라미터들의 스케일링 가능한 최적화를 제공할 수 있다.

역 설계된(inverse designed) 포토닉 집적 회로들의 추가적인 설계 최적화를 용이하게 하고 성능을 개선하기 위해, 포토닉 집적 회로들은 메타구조화된 층들의 하나 이상의 다층 스택을 통합할 수 있다. 이들 메타구조화된 층들은 출력 신호를 생성하는 것의 일부로서 입력 신호에 임의의 변환을 집합적으로 적용하도록 설계될 수 있으며, 이는 상이한 형상의 도파관들 사이의 커플링, SOI 칩의 층들 사이에서의 광학 신호의 스티어링, 파장 멀티플렉싱/디멀티플렉싱, 파장-선택 반사율(wavelength-selective reflectivity), TE/TM 분리, 중성-밀도 감쇠(neutral-density attenuation), 또는 다른 임의의 기능들을 포함하되, 이에 제한되지 않는 다양한 목적들에 적용될 수 있다.

본 개시내용의 맥락에서, 용어 "메타구조화된(metastructured)" 재료들 또는 층들은 재료들의 나노구조화된 피처들에 충돌하거나 이와 상호 작용하는 전자기 복사(electromagnetic radiation)에 영향을 미치는 복합 재료들을 설명한다. 규칙적이고, 주기적인 포토닉 메타재료들과 대조적으로, 메타구조화된 재료들의 나노구조화된 피처들은 불규칙적으로 및/또는 불균일하게 사이즈가 지정되고 분포되어, 구성 재료들 사이의 특징적인 재료 인터페이스 패턴들을 정의한다. 본 명세서에 설명된 역 설계 기법들을 통해, 출력 신호를 생성하는 것의 일부로서, 별개의 재료 인터페이스 패턴들에 의해 정의된 다수의 메타구조화된 층들을 사용하여, 입력 신호에 임의의 변환들을 적용하도록 다층 메타구조들이 설계될 수 있다.

유리하게는, 메타구조화된 재료는, 렌즈들 또는 격자(grating)들과 같은 이산 광학 요소들로 구성되는 광학 회로와 달리, 포토닉 디바이스의 특정 포지션들에서 이산 변환(discrete transformation)들을 적용하지 않는다. 대신, 메타구조화된 재료들은 재료 인터페이스 패턴을 구성하는 인터페이스들과의 복잡한 상호 작용들을 통해 입력 신호를 변환할 수 있으며, 재료 인터페이스 패턴의 단일 인터페이스가 출력 신호의 임의의 일 양태의 생성을 개별적으로 담당하지 않는다. 다층 메타구조화된 재료들의 포함을 통해, 본 명세서에 설명된 포토닉 디바이스들은 종래의 SOI 포토닉 회로 요소들에 비해 상대적으로 더 작은 풋프린트 내에서 변환들을 적용할 수 있다. 추가적으로, 메타구조화된 재료들은 하나보다 많은 종래의 SOI 포토닉 회로 요소의 기능들을 결합하여, 단일 포토닉 디바이스의 입력 신호에 다수의 변환들을 적용할 수 있다. 마지막으로, 역 설계 프로세스는 포토닉 디바이스들이 트랜스미션 손실(transmission loss)에 대해 최적화되도록 허용하므로, 본 명세서에 설명된 디바이스들 및 방법들은 포토닉 디바이스들의 성능을 개선할 수 있다.

도 1a는 본 개시내용의 실시예들에 따른, 광학 신호(110)를 통한 2개의 광학 통신 디바이스(101-A 및 101-B) 사이의 광학 통신을 위한 시스템(100)을 예시하는 기능 블록도이다. 광학 통신 디바이스(101-A)는 제어기(105), 하나 이상의 전자기(electromagnetic)(EM) 복사의 소스(111)(예를 들어, 발광 다이오드들, 레이저들 등), 하나 이상의 센서(113)(예를 들어, 포토다이오드들, 포토트랜지스터들, 포토레지스터들 등), 하나 이상의 인터페이스 디바이스(115)(예를 들어, 광섬유 커플러들, 광 가이드들, 도파관들, 기타 옵틱들(other optics) 등), 하나 이상의 다층 디바이스(117), 하나 이상의 광학 디멀티플렉서(119), 및 하나 이상의 광학 멀티플렉서(121)를 포함한다.

제어기(105)는 하나 이상의 프로세서(107)(예를 들어, 하나 이상의 중앙 프로세싱 유닛, 애플리케이션 특정 집적 회로(application specific integrated circuit), 필드 프로그래머블 게이트 어레이(field programmable gate array), 텐서 프로세싱 유닛, 그래픽 프로세싱 유닛, 또는 이들의 조합들) 및 메모리(109)(예를 들어, 휘발성 메모리, 이를테면, 동적 RAM 또는 정적 RAM, 비휘발성 메모리, 이를테면, 플래시 메모리, 기타 유형들의 메모리, 또는 이들의 조합들)를 포함한다. 메모리(109)는 하나 이상의 메모리 디바이스에 통합된 로컬 메모리(109) 및/또는 분산 스토리지 네트워크에 구현된 네트워크화된 메모리를 포함할 수 있다. 일부 실시예들에서, 광학 통신 디바이스(101-A)는 또한 하나 이상의 포토닉 집적 회로(예를 들어, 도 2a 내지 도 2i, 도 3a 내지 도 3d, 또는 도 4a 내지 도 4b 참조)를 포함하며, 이는 하나 이상의 인터페이스 디바이스(115), 하나 이상의 다층 디바이스(117), 또는 이들의 조합들로 형성될 수 있다.

제어기(105)는 광학 통신 디바이스(101-A)의 동작을 조율(orchestrate)하도록 구성된다. 보다 구체적으로, 제어기(105)는, 제어기(105)에 의해 실행될 때, 제어기(105), 광학 통신 디바이스(101-A), 및/또는 시스템(100)으로 하여금, 동작들을 수행하게 하는 명령어들을 (예를 들어, 하나 이상의 프로세서(107)에 커플링되는 메모리(109)에 저장된 소프트웨어 명령어들, 하나 이상의 프로세서(107)에 포함된 메모리에 저장된 펌웨어 명령어들, 및/또는 애플리케이션 특정 집적 회로들, 필드 프로그래머블 게이트 어레이들 등에 대응하는 하드웨어 명령어들로서) 포함할 수 있다. 일부 실시예들에서, 동작들은 EM 소스(들)(111)를 통해 전자기 복사를 변조하여 변조된 복사의 별개의 파장들 또는 모드들에 대응하는 개별 채널들에 정보를 인코딩하여 광학 신호(110)를 형성하는 동작 및 인터페이스 디바이스(들)(115)를 통해 광학 신호(110)를 송신하는 동작을 포함한다. 일부 실시예들에서, 동작들은 하나 이상의 인터페이스 디바이스(115)를 통해 광학 신호(110)를 수신하는 동작, 다층 디바이스(들)(117)를 포함하는 하나 이상의 포토닉 집적 회로에 의해 광학 신호(110)를 변환하는 동작, 및 센서(들)(113)를 사용하여 광학 신호(110)의 개별 채널들을 전자 신호들로 컨버팅하는 동작을 포함한다. 센서(들)(113)는 포토-다이오드들을 포함하되, 이에 제한되지 않는, 광을 전기로 컨버팅하는 CMOS 호환 회로 요소들을 포함한다. 멀티-채널 신호들은 멀티플렉서(들)(121)를 사용하여 생성될 수 있고, 개별 채널들은 신호 트랜스미션의 양쪽 끝에서 디멀티플렉서(들)(119)를 사용하여 분리될 수 있다. 일부 실시예들에서, 다층 디바이스(들)(117)는 도 2a 내지 도 2i를 참조하여 더 상세하게 설명된 바와 같이, 입력 신호들을 멀티플렉싱 또는 디멀티플렉싱할 수 있다.

일부 실시예들에서, 광학 통신 디바이스들(101-A 및 101-B)은 별개이고 별도인 디바이스들일 수 있다(예를 들어, 광학 트랜시버 또는 송신기가 별도의 광학 트랜시버 또는 수신기에 하나 이상의 광섬유를 통해 통신 가능하게 커플링된다). 그러나, 다른 실시예들에서, 광학 통신 디바이스들(101-A 및 101-B)은 단일 컴포넌트 또는 디바이스(예를 들어, 스마트폰, 태블릿, 컴퓨터, 서버, 광학 통신 디바이스 등)의 일부일 수 있다. 예를 들어, 광학 통신 디바이스들(101-A 및 101-B)은 모두, 집적 회로의 일부로서 형성되고 광학 통신 디바이스들(101-A 및 101-B) 사이에서 광학 신호(110)를 운반하도록 적응되는 도파관(예를 들어, 실리콘 도파관)을 통해 서로 커플링되는 집적 회로 상의 구성 컴포넌트들일 수 있다.

광학 통신 디바이스(101-B)는 명확성을 위해 생략된, 광학 통신 디바이스(101-A)와 동일하거나 유사한 컴포넌트들을 포함할 수 있다는 것이 이해된다. 추가적으로, 광학 통신 디바이스(101-A)를 참조하여 설명된 임의의 기능성은 광학 통신 디바이스(101-B)에 동일하게 적용 가능하다는 것이 이해된다. 광학 통신 디바이스(101-A)는 광학 수신기, 송신기, 또는 트랜시버로서 구성될 수 있으며, 일부 실시예들에서는, 도 1a에 예시된 특정 컴포넌트들이 (예를 들어, 타겟 기능성에 따라) 광학 통신 디바이스(101-A)로부터 생략될 수 있다는 것이 추가로 이해된다. 예를 들어, 일 실시예에서, 광학 통신 디바이스(101-A)는 광학 수신기로서 구성되고, 하나 이상의 EM 소스(111)를 생략할 수 있다. 추가적으로, 광학 통신 디바이스(101-A)의 특정 요소들은 개시내용의 특정 양태들을 모호하게 하는 것을 피하기 위해 생략되었다는 점에 유의한다. 예를 들어, 광학 통신 디바이스(101-A)는 증폭 회로부(amplification circuitry), 렌즈들, 커플러들, 또는 광학 신호(110)의 송신, 수신, 인코딩, 또는 디코딩을 용이하게 하기 위한 기타 컴포넌트들을 포함할 수 있다.

도 1b는 본 개시내용의 실시예에 따른, 도 1a에 예시된 광학 신호(110)의 예를 예시하며, 광학 신호(110)의 다수의 별개의 파장 채널들(108)(예를 들어, 제1 채널(108-1), 제2 채널(108-2), 제3 채널(1083), 및 제4 채널(108-4))은 파장별로 배열된다. 파장 멀티플렉싱된 광섬유 신호들은 광학 신호(110)에 의해 운반되는 정보의 밀도(예를 들어, 대역폭)를 증가시키는 데 사용된다. 일부 실시예들에서, 광학 통신 디바이스들(101)은 개별 채널들(108)을 프로세싱하기 위해 멀티플렉서들, 디멀티플렉서들, 및/또는 다층 디바이스(들)(109)를 포함한다. 예를 들어, 멀티플렉싱된 입력 신호는 포토닉 신호들을 전자 신호들로 컨버팅하기 위해 상위 레벨의 호스팅 센서들(113)로 출력되는 개별 채널들(108)로 입력 신호를 디멀티플렉싱하는 입력층 상의 다층 디바이스(109)로 라우팅될 수 있다. 종래의 SOI 기법들은 디멀티플렉싱 및 에스컬레이팅을 위한 별도의 요소들을 포함할 반면, 다층 디바이스(109)는 단일 디바이스에서 두 가지 변환을 모두 구현할 수 있다.

복수의 채널들(108)은 광학 신호(110)에 대한 트랜스미션(transmission)(T)에 대해 파장(λ)별로 오름차순으로 예시되어 있다. 예를 들어, 예시된 실시예에서, 제2 채널(108-2)은 제1 채널(108-1)의 파장보다 큰 파장을 갖고, 제3 채널(108-3)은 제2 채널(108-2)의 파장보다 큰 파장을 갖는다. 멀티플렉싱된 신호는 4개의 채널을 포함하지만, 광학 신호(110)는 1개의 채널(108), 2개의 채널(108), 3개의 채널(108), 4개의 채널(108), 또는 그 이상을 포함하되, 이에 제한되지 않는 더 많거나 더 적은 채널들(108)을 포함할 수 있다는 것이 이해된다.

일부 실시예들에서, 복수의 채널들(108)에 포함된 각각의 채널은 서로 상이한 별개의 파장(예를 들어, 개개의 채널의 중심 파장)을 특징으로 한다. 즉, 제1 채널(108-1)은 제1 중심 파장을 특징으로 하고, 제2 채널(108-2)은 제2 중심 파장을 특징으로 하고, 제3 채널(108-3)은 제3 중심 파장을 특징으로 하는 식이다. 일부 실시예들에서, 채널들(108)을 특징짓는 별개의 파장들은 미리 정의된 증분(112)(예를 들어, 5nm, 10nm, 20nm, 50nm, 또는 임의의 다른 적합한 증분)에 의해 분리된다. 일부 실시예들에서, 채널들(108)을 특징짓는 별개의 파장들은 1270nm, 1280nm, 1290nm, 및 1300nm를 포함한다. 일부 실시예들에서, 채널들(108)을 특징짓는 별개의 파장들은 1271nm, 1291nm, 1311nm, 1331nm, 1511nm, 1531nm, 1551nm, 1571nm 등을 포함한다. 단지 4개의 채널만이 예시되어 있지만, 4개보다 많거나 적은 채널이 복수의 채널들(108)에 포함될 수 있다는 것이 이해된다.

도 1c는 본 개시내용의 실시예들에 따른, 별개의 파장을 특징으로 하는, 도 1b의 예시적인 광학 신호(110)에 포함된, 예시적인 채널(108)(예를 들어, 제1 채널(108-1), 제2 채널(108-2), 제3 채널(108-3), 또는 제4 채널(108-4))을 예시한다. 예시된 바와 같이, 예시적인 채널(108)은 예시적인 채널(108)의 중심 파장(λ_N)에 대응하는 별개의 파장을 특징으로 한다. 일부 실시예들에서, 중심 파장은 통과대역 영역(즉, PB₁과 PB₂ 사이에 있는 것으로서 정의되는 영역)의 중간점으로서 정의되고, 채널 대역폭(116)은 통과대역 영역(118)의 폭으로서 정의될 수 있다. 일부 실시예들에서, 통과대역 영역(118)은 통과대역 영역(118) 내의 변동들에 대응하는, 도 1c에 예시된 바와 같은 리플(ripple)을 포함할 수 있다는 것이 이해된다. 통과대역 영역(118) 내의 리플은 +/- 2dB 이하, +/- 1dB 이하, +/- 0.5dB 이하 등일 수 있다. 일부 실시예들에서, 채널 대역폭(116)은 통과대역 영역(118)에 의해 정의될 수 있다. 다른 실시예들에서, 채널 대역폭(116)은 임계값(예를 들어, dB_th)보다 높은 측정 파워를 갖는 파장 범위로서 정의될 수 있다.

도 2a는 본 개시내용의 실시예들에 따른, 재료 인터페이스 패턴을 함께 정의하는 불균일하게 분포된 재료들을 포함하는 메타구조화된 층들의 다층 스택(205)을 포함하는 예시적인 다층 포토닉 디바이스(200)를 예시하는 개략도이다. 예시적인 다층 포토닉 디바이스(200)는 도 1의 다층 디바이스(117)의 예이며, 도 1을 참조하여 더 상세하게 설명된 바와 같이, 포토닉 집적 회로의 일부로서 구현될 수 있다. 예시적인 다층 포토닉 디바이스(200)는 다층 스택(205), 다층 스택(205)의 하나 이상의 패턴화된 층(215)에서 다층 스택(205)과 광학적으로 커플링되는 입력 영역(210), 및 하나 이상의 패턴화된 층(215)에서 다층 스택(205)과 광학적으로 커플링되는 출력 영역(225)을 포함한다.

패턴화된 층들(215)은 입력 영역(210)에서 입력 신호(230)를 수신하고 출력 영역(215)에서 입력 신호(230)를 출력 신호(235)로 변환하는 변환(240)을 입력 신호(230)에 적용하기 위해 예시적인 다층 포토닉 디바이스(200)를 함께 구조화하는 메타구조화된 분산 영역들(220)을 통해 서로 광학적으로 커플링된다. 도 1a를 참조하여 더 상세하게 설명된 바와 같이, 예시적인 다층 포토닉 디바이스(200)는 입력 영역(210) 및 출력 영역(225)에서 도파관들 또는 다른 광학 요소들과 광학적으로 커플링될 수 있으며, 이는 도 1a의 맥락에서 인터페이스 디바이스들(115)로서 설명된다. 이러한 방식으로, 입력 신호(230) 또는 출력 신호(235)는 광학 신호(110)의 예들일 수 있다.

다층 스택(205)은 임의의 수 "N"개의 패턴화된 층으로 예시되어 있으며, 여기서, N은, 도 2a 내지 도 4b를 참조하여 설명된 바와 같이, 입력 신호(230)의 EM 복사와 메타구조화된 분산층들(220) 사이의 다수의 상호 작용들의 집합적 효과를 통해 입력 신호(230)에 변환(240)을 적용하도록 광학적으로 커플링되는 1개, 2개, 3개, 4개, 5개, 6개 이상의 층을 포함하되, 이에 제한되지 않는 0이 아닌(nonzero) 정수이다. 입력 신호(230)가 다층 스택(205)에 커플링되는 입력 영역(210)은 다층 스택(205)의 하나 이상의 패턴화된 층(215)에서 CMOS/SOI 제작 프로세스의 일부로서 배치될 수 있다.

예를 들어, 다층 스택(205)은 제1 패턴화된 층(215-1) 및 제2 패턴화된 층(215-2)을 포함할 수 있으며, 여기서, 제1 패턴화된 층(215-1)은 상부 표면(217)을 정의하고, 제2 패턴화된 층(215-2)은 하부 표면(219)을 정의하고, 제2 패턴화된 층은 하부 표면(219)을 통해 상부 표면(217)과 광학적으로 커플링된다. 다층 마스크(205)의 각각의 개개의 패턴화된 층(215)은, 도 3a 내지 도 3d를 참조하여 더 상세하게 설명된 바와 같이, 개개의 패턴화된 층(215) 아래 및/또는 위의 다른 패턴화된 층(215)과 광학적으로 커플링될 수 있다. 입력 영역(210) 및 출력 영역(225)은 제1 패턴화된 층(215-1) 및/또는 제2 패턴화된 층(215-2)과 광학적으로 커플링될 수 있다.

패턴화된 층들(215) 및 메타구조화된 분산 영역들(220)은 직사각형이고 동일하게 사이즈가 지정되는 것으로서 예시되어 있지만, 각각의 개개의 패턴화된 층(215) 및/또는 메타구조화된 분산 영역(220)은 형상 및 치수들의 측면에서 모두 상이한 풋프린트를 점유할 수 있다는 것이 이해된다. 예를 들어, 제1 패턴화된 층(215) 및/또는 제1 메타구조화된 분산 영역(220-1)은 직사각형일 수 있는 반면, 제2 패턴화된 층(215-2) 및/또는 제2 메타구조화된 분산 영역(220-2)은 사다리꼴일 수 있다. 일부 실시예들에서, 다층 스택(205)은 N개의 원통형 패턴화된 층(215)을 포함한다. 일부 실시예들에서, 다층 스택(205)은 상이한 단면 형상들 및 치수들을 정의하는 메타구조화된 분산 영역들(220)을 포함하는 다수의 직사각형 패턴화된 층들(215)을 포함한다. 상이한 형상들을 정의하는 것은 변환(240)을 적용하기 위해 다층 스택(205)을 구조화하는 설계 프로세스들의 일부를 형성할 수 있다.

변환(240)은, 도 2b 내지 도 2i, 도 3a 내지 도 3d, 및 도 4a 내지 도 4b를 참조하여 더 상세하게 설명된 바와 같이, 입력 신호와 메타구조화된 분산 영역들(220)의 상호 작용의 전체 효과를 3차원으로 기술한다. 변환(240)은 임의의 함수 로서 예시되며, 여기서, 은 예시적인 다층 포토닉 디바이스(200)를 제작하는 데 사용되는 마스크들을 기술하는 설계 파라미터들의 피처 세트이다. 피처 세트 의 피처들은 조성물(composition)의 재료들, 층 두께, 층 사이즈, 입력 영역 위치, 출력 영역 위치, 출력 영역 사이즈, 입력 영역 사이즈, 입력 및/또는 출력 영역들의 수, 및/또는 메타구조화된 분산 영역들(220)의 피처들의 기하학적 디스크립션(geometrical description)들을 포함하지만, 이에 제한되지 않는다. 피처들 에 의해 기술된 마스크들은 역 설계 프로세스들의 일부로서 수정 및/또는 최적화될 수 있다. 예시적인 다층 포토닉 디바이스(200)의 메타구조화된 분산 영역들(220), 입력 영역(들)(210), 및 출력 영역(들)(235)을 정의하기 위해 재료들의 배열 및 배치에 도달하는 데 사용되는 역 설계 프로세스들이 도 5 내지 도 6을 참조하여 더 상세하게 설명된다.

포토닉 집적 회로의 다수의 층들 사이의 변환(240)을 구현하도록 구성되는 구조들의 예시적인 예들이 도 2b 내지 도 2i를 참조하여 설명된다. 변환(240)은 패턴화된 층들(215) 사이의 입력 신호(230)의 층간 재지향(interlayer redirection), 포토닉 집적 회로의 상이한 도파관들 사이의 커플링, 멀티플렉싱, 디멀티플렉싱, 모드 선택, 회전, 편광(polarization), 또는 이들의 조합들을 포함할 수 있지만, 이에 제한되지 않는다. 유리하게는, 변환(240)은 다수의 구성 변환들을 기술할 수 있으므로, 예시적인 다층 포토닉 디바이스(200)가, 예를 들어, 상이한 도파관들 사이를 커플링하는 멀티플렉서로서 역할을 할 수 있다. 대안적으로, 변환(240)은 상이한 센서들(113)에 광학 신호(110)의 개별 채널들(108)을 출력하기 위해 멀티플렉싱된 입력 신호(230)의 디멀티플렉싱과 함께 다층 마스크(205) 내에서 코로컬라이징되는(colocalized) 하부 패턴화된 층(215)으로부터 상부 패턴화된 층(215)으로의 에스컬레이션을 기술할 수 있다. 대조적으로, 종래의 SOI 광학 회로들은 통상적으로 각각의 구성 변환에 대한 개별 요소들을 포함한다. 유리하게는, 다층 포토닉 디바이스(200)는 3차원으로 변환(240)을 적용하는 단일 광학 요소로 다수의 개별 변환들을 결합함으로써, 변환(240)을 적용하는 데 전용되는 기판 상의 풋프린트를 감소시킬 수 있다.

도 2b는 본 개시내용의 실시예들에 따른, 메타구조화된 층들(215)의 다층 스택(205)을 포함하는 예시적인 다층 포토닉 디바이스(245)를 예시하는 개략도이다. 예시적인 다층 포토닉 디바이스(245)는 다층 포토닉 디바이스(200)의 예이며, 도 1의 다층 디바이스(117)로서 광학 통신 디바이스(101-A)에 통합될 수 있다. 예시적인 다층 포토닉 디바이스(245)는 입력 영역(210), 제1 패턴화된 층(215-1), 제2 패턴화된 층(215-2), 및 출력 영역(225)을 포함한다. 제1 패턴화된 층(215-1)은, 입력 영역(210)과 광학적으로 커플링되어 광학 신호(110)를 수신하는 제1 메타구조화된 분산 영역(220-1)을 포함한다. 출력 영역(225)은 제2 메타구조화된 분산 영역(220-2)과 광학적으로 커플링되어 다층 스택(205)의 제2 패턴화된 층(215-2)에서 광학 신호(110)를 출력한다.

일부 실시예들에서, 예시적인 다층 포토닉 디바이스(245)는 광학 신호들을 전달하는 데 전용되는 SOI 포토닉 집적 회로의 하위 계층으로부터 광학 신호들을 전자 신호들로 컨버팅하는 데 전용되는 SOI 포토닉 집적 회로의 상위 계층으로 광학 신호(110)를 가져오도록 구성된다. 이러한 방식으로, 다층 마스크(205) 및 구성 메타구조화된 분산 영역들(220)은 광학 신호(110)에 인코딩된 정보에 영향을 주지 않고 광학 신호(110)에 변환(240)을 적용하도록 구조화될 수 있다. 예를 들어, 제1 메타구조화된 분산 영역(220-1)은 광학 신호(110)에 응답하여 스루풋 신호(250)를 생성하도록 구조화될 수 있고, 제2 메타구조화된 분산 영역(220-2)은 스루풋 신호(250)에 응답하여 출력 신호(235)를 생성하도록 구조화될 수 있다. 광학 신호(110)가 다수의 별개의 파장 채널들(108)을 포함하는 경우, 변환(240)은 예시적인 다층 포토닉 디바이스(245)에 걸쳐 채널들(108)을 보존할 수 있지만, 또한 광학 신호를 필터링하여 별도의 채널들(108)을 선택하거나, 하나 이상의 채널(108)을 제거하거나, 또는 하나 이상의 채널을 감쇠시킬 수 있다.

도 2c는 본 개시내용의 실시예들에 따른, 도 1의 인터페이스 디바이스들에 대한 커플링을 포함하는 도 2b의 예시적인 다층 포토닉 디바이스(245)를 예시하는 다른 개략도이다. 예시적인 다층 포토닉 디바이스(245)는 도파관들(255)을 포함하는 포토닉 집적 회로에 통합되는 것으로 예시되어 있다. 예를 들어, 도파관들(255)은 도 1a의 인터페이스 디바이스들(115)의 예들일 수 있으며, 이는 광학 통신 디바이스들(101-A 및 101-B)의 포토닉 집적 회로 컴포넌트들의 상이한 층들에 배치되어 있다. 예를 들어, 제1 도파관(255-1)은 예시적인 다층 포토닉 디바이스(245)와 포토닉 집적 회로의 다른 광학 컴포넌트 사이의 리지 도파관일 수 있고, 제2 도파관(255-1)은 예시적인 다층 포토닉 디바이스(245)와 센서(113) 사이의 리지 도파관일 수 있다.

예시적인 다층 포토닉 디바이스(245)의 맥락에서 변환(240)은 제1 도파관(255-1)의 제1 이동 방향으로부터 입력 영역(210)과 출력 영역(225) 사이의 스루풋 신호(250)의 제2 방향으로 입력 신호(230)의 재지향을 포함할 수 있다. 출력 신호(235)는 입력 신호(230)의 제1 방향과 정렬(align)될 수 있거나 임의의 상이한 방향일 수 있는 제3 방향으로 출력될 수 있다. 일부 실시예들에서, 예시적인 다층 포토닉 디바이스(245)는 변환(240)을 적용하여 입력 신호의 적어도 일부를 반사하거나 재지향시키거나 또는 스루풋 신호를 제1 방향으로부터 멀어지도록 지향(direct)시키도록 구조화되어, 출력 신호(235)가 x-y 평면의 제1 방향에 대해 비스듬히(at an angle) 출력 영역(225)의 밖으로 커플링되도록 한다. 이러한 방식으로, 다층 마스크(205)를 통과하는 유효 경로 길이는 패턴화된 층들(215)의 수의 함수일 수 있다. 예를 들어, 출력 영역(225)은 입력 영역(210)과 다층 마스크(205)의 동일한 측면에 배치될 수 있지만, 상이한 패턴화된 층(215)에 배치될 수 있다.

도 2d 내지 도 2e는 본 개시내용의 실시예들에 따른, 메타구조화된 층들(215)의 다층 스택을 포함하고 2개의 패턴화된 층 상의 입력 영역 및 2개의 출력 부분을 포함하는 출력 영역을 포함하는 예시적인 다층 포토닉 디바이스(260)를 예시하는 개략도들이다. 예시적인 다층 포토닉 디바이스(260)는 상이한 단면들의 도파관들(255) 사이에서, 도 1a의 광학 신호(110)와 같은, 광학 신호들을 커플링하도록 구조화된다. 예를 들어, 예시적인 다층 포토닉 디바이스(260)는 각각 대응하는 메타구조화된 분산 영역(220)에 커플링되는 제1 출력 부분(225-1) 및 제2 출력 부분(225-2)을 갖는 출력 영역(225)을 포함할 수 있다. 예시된 실시예에서, 제1 출력 부분(225-1)은 제2 출력 부분(225-2)보다 넓고, 입력 영역(210)은 제1 패턴화된 층(215-1) 및 제2 패턴화된 층(215-2) 모두에서 일관된 폭을 갖는다. 이와 같이, 제1 메타구조화된 분산 영역(220-1)은 입력 신호(230)를 입력 영역(210)의 제1 폭(227-1)으로부터 제2 출력 부분(225-2)의 제2 폭(227-2)으로 변환하도록 구조화될 수 있다. 이러한 방식으로, 다층 포토닉 디바이스(260)는 입력 신호(235)를 제1 도파관(255-1)으로부터 제2 도파관(255-2)으로 커플링할 수 있으며, 여기서, 제1 도파관(255-1)과 제2 도파관(255-2)은 상이한 단면들을 갖는다. 도 2d 내지 도 2e에 예시된 예는 "리지" 대 "리브" 도파관 커플러 변환(240)을 적용하도록 구조화된 예시적인 다층 포토닉 디바이스(260)를 기술한다. 리지-대-리브 커플링(ridge-to-rib coupling)은 광학 신호(110)가 제2 도파관(255-2)에서 상대적으로 먼 거리들에 걸쳐 송신될 때 또는 광학 신호(110)의 상대적으로 작은-반경 굴곡이 제1 도파관(255-1)에서 구현되는 경우에 유용하다. 리브 도파관들은 도파관들(255)의 나노스케일 기하학적 구조로부터 생성될 수 있는 측벽 치수들의 변화에 의해 발생되는 손실들을 감소시킨다. 예를 들어, 광학 리소그래피, 퇴적, 및 에칭 프로세스들의 해상도(resolution) 한계들에 접근하는 설계들은 측벽 치수들에 변화들을 남길 수 있다.

리지-대-리브 도파관 커플링은 광학 신호들이 제2 도파관(255-2)의 일부만을 따라 재료 인터페이스와 상호 작용하기 때문에 적어도 부분적으로 거리에 따른 신호 손실을 개선한다. 추가적으로, 메타구조화된 분산 영역들(220-1)은 제1 출력 부분(227-1)의 제1 폭(227-1)이 주어진 폭을 초과할 때 발생할 수 있는 추가 광학 모드들을 출력 신호(235)에 도입하지 않고 도파관들(255)을 커플링하도록 구조화될 수 있다. 예시적인 예에서, 입력 신호(230)가 1550nm 파장 채널(108)을 포함하는 경우, 추가 광학 모드들을 출력 신호(235)에 도입하지 않고, 제1 폭(227-1)은 약 750 nm 이하일 수 있고 제2 폭(227-2)은 약 450nm 이하일 수 있다.

변환(240)은 입력 신호(230)에 층별 효과(layer-respective effect)들을 적용할 수 있지만, 유사한 변환을 적용하도록 설계된 종래의 광학 요소들에 비해 성능을 개선하는 층간 효과(interlayer effect)들을 또한 포함할 수 있다. 예를 들어, 메타구조화된 분산 영역들(220)은 광학적으로 통신할 수 있고, 패턴화된 층들(215)의 하나 이상의 포지션에서 스루풋 신호들(250)을 통해, 도 2b를 참조하여 더 상세하게 설명된 바와 같이, 층들 사이에서 입력 신호(230)의 일부들을 재지향시킬 수 있다. 이러한 방식으로, 예시적인 다층 포토닉 디바이스(260)의 전체 사이즈 및 풋프린트는 테이퍼형 단열 도파관 커플러(tapered adiabatic waveguide coupler)들과 같은 균질한(homogenous) 광학 요소들에 비해 감소될 수 있다. 상이한 도파관들(255) 사이의 커플링이 전체 변환(240)의 컴포넌트를 나타낼 수 있다는 것이 이해된다. 예를 들어, 변환(240)은 제1 도파관(255-1)과 제2 도파관(255-2) 사이의 커플링 및 멀티플렉싱, 디멀티플렉싱, 회전, 모드 선택, TE-TM 모드 컨버전, 또는 통상적으로 이산 광학 요소들에 적용되는 기타 변환들을 포함할 수 있다.

도 2f 내지 도 2g는 본 개시내용의 실시예들에 따른, 멀티플렉싱 변환을 적용하도록 구조화된 메타구조화된 층들(215)의 다층 스택(205)을 포함하는 예시적인 다층 포토닉 디바이스(265)를 예시하는 개략도들이다. 도 2f에서, 제2 입력 신호(230-2)는 제2 입력 영역(210-2)에서 예시적인 다층 포토닉 디바이스(265)에 커플링되어, 제1 입력 영역(210-1)에서 제1 패턴화된 층(215-1)에 커플링되는 제1 입력 신호(230-1)와 멀티플렉싱된다. 예시적인 포토닉 디바이스(260)에서와 같이, 출력 영역(225)은 제1 출력 부분(225-1) 및 제2 출력 부분(225-2)을 포함하므로, 멀티플렉싱된 출력 신호(235)가 손실을 감소시키면서 상대적으로 더 먼 거리들에 걸쳐 송신될 수 있다.

변환(240)의 일부로서, 메타구조화된 분산 영역들(220)은, 도 3a 내지 도 4b를 참조하여 더 상세하게 설명된 바와 같이, 두 패턴화된 층들(215-2) 모두에 걸쳐 제1 입력 신호(230-1) 및 제2 입력 신호(230-2)를 멀티플렉싱하도록 구조화될 수 있다. 변환(240)은 메타구조화된 분산층들(220)의 피처들에 의해 정의된 나노스케일 인터페이스들과의 다수의 개별 상호 작용들을 통해 적용된다. 이와 같이, 변환(240)의 멀티플렉싱 및 빔 형성 컴포넌트들은 제1 패턴화된 층(215-1) 및 제2 패턴화된 층(215-2)에 의해 함께 집합적으로 적용될 수 있고, 다층 마스크(205)의 하나 이상의 영역에 로컬라이징되기보다는, 메타구조화된 분산 영역들(220)에 걸쳐 분포될 수 있다.

예시적인 다층 디바이스(265)는 제1 도파관(255-1)으로부터 제1 입력 영역(210-1)에 커플링되는 제1 입력 신호(230-1) 및 제3 도파관(255-3)으로부터 제2 입력 영역(210-2)에 커플링되는 제2 입력 신호(230-2)로 예시된다. 패턴화된 층들(215)의 메타구조화된 분산 영역들(220)과 제1 입력 신호(230-1) 및 제2 입력 신호(230-2)의 상호 작용들의 결합된 효과를 통해, 출력 신호(230)가 제2 도파관(255-2)에 커플링되며, 이는 멀티플렉싱된 출력 신호(230)를 운반하도록 구성되는 리브 도파관으로서 도시된다.

도 2h 내지 도 2i는 본 개시내용의 실시예들에 따른, 패턴화된 층들 사이에서 입력 신호들을 재지향시키고 입력 신호들을 멀티플렉싱 또는 디멀티플렉싱하도록 구조화된 메타구조화된 층들(215)의 다층 스택(205)을 포함하는 예시적인 다층 포토닉 디바이스(270)를 예시하는 개략도들이다. 멀티플렉싱 및 디멀티플렉싱은, 도 1a 내지 도 1c를 참조하여 더 상세하게 설명된 바와 같이, 광학 신호들의 정보 밀도를 증가시키기 위해 광학 시스템들에서 사용되는 기법이다. 개별 채널들(108)은 스루풋 신호(250)의 층간 재지향을 포함하는 전체 변환(240)의 일부로서 예시적인 디바이스(270)에 의해 멀티플렉싱 또는 디멀티플렉싱될 수 있다. 예시적인 디바이스(270)는 제1 패턴화된 층(215-1) 상에 배치된 제1 입력 영역(210-1) 및 제2 입력 영역(210-2) 및 제2 패턴화된 층(215-2) 상에 배치된 출력 영역(225)을 포함한다.

예시적인 디바이스(270)에서, 제1 메타구조화된 분산 영역(220-1), 제2 메타구조화된 분산 영역(220-2), 또는 이들의 조합들은 입력 신호들(230)을 멀티플렉싱하도록 구조화될 수 있다. 예시적인 디바이스(245)와 마찬가지로, 예시적인 디바이스(270)는, 메타구조화된 분산 영역들(220)의 볼륨에 걸쳐, 변환(240)을 집합적으로 적용하는 입력 신호들(230)과의 볼륨 상호 작용들을 정의하는 다층 마스크(205)를 포함할 수 있다.

일부 실시예들에서, 예시적인 디바이스(270)는 멀티플렉서 또는 디멀티플렉서로서 작동하도록 구조화된다. 예를 들어, 예시적인 디바이스(270)의 제1 인스턴스로부터의 출력 신호(235)는 예시적인 디바이스(270)의 제2 인스턴스에 대한 입력 신호(230)로서 역할을 할 수 있으므로, 멀티플렉싱된 신호가 수신되어, 제2 패턴화된 층(215-2)으로부터 제1 패턴화된 층(215-1)으로 재지향되어 다수의 출력 영역들(225)에 디멀티플렉싱될 수 있다. 출력 영역들(225)은 상이한 도파관들(255)에 커플링될 수 있으므로, 예시적인 다층 포토닉 디바이스(270)는 제1 패턴화된 층(215-1)에서 제1 도파관(255-1) 및 제3 도파관(255-3)과 그리고 제2 패턴화된 층(215-2)에서 제2 도파관(255-2)과 광학적으로 커플링될 수 있다.

도 2i에서, 양방향 화살표들은 예시적인 디바이스(270)가 2개의 입력 신호를 멀티플렉싱하거나 하나의 멀티플렉싱된 입력 신호를 디멀티플렉싱할 뿐만 아니라, SOI 포토닉 집적 회로의 층들 사이에서 신호들을 재지향시키도록 구조화될 수 있다는 것을 기술하는 데 사용된다. 단일 예시적인 디바이스(270)가 양방향 멀티플렉싱/디멀티플렉싱을 할 수 있다는 것이 이해되지만, 역 설계 프로세스들 동안 다층 포토닉 디바이스(270)에 상이한 변환들(240)을 매핑하면 양방향이 아닌 상이한 메타구조화된 분산 영역들(220)이 생성될 수 있다는 것이 또한 이해된다.

도 2a 내지 도 2i를 참조하여 더 상세하게 설명된 바와 같이, 다층 포토닉 디바이스들(200, 245, 265, 및 270)을 설계하는 것은 입력 영역(들)(210)과 출력 영역(들) 사이의 변환(240)을 매핑하고, 다-단계 반복적 역 설계 프로세스의 일부로서 메타구조화된 영역들(220)을 최적화하는 것을 포함할 수 있다. 결과적으로, 메타구조화된 영역들(220)은 마스크들에 의해 기술되는 불규칙하고 불균일한 분포에 따라 배치된 다수의 피처들을 포함한다. 차례로, 마스크들은 아래에서, 도 3a 내지 도 4d를 참조하여 더 상세하게 설명된 바와 같이, 메타구조화된 분산 영역들의 상세한 양태들을 고려하기 위해 바이너리 마스크들 또는 더 복잡한 마스크들을 포함할 수 있다.

도 3a는 본 개시내용의 실시예들에 따른, 다층 포토닉 디바이스(320)의 예시적인 층을 예시하는 개략도이다. 도 3a는 다층 포토닉 디바이스(320)의 폭(321) 및 길이(323)에 의해 정의된 패턴화된 층(306) 내의 측방향 평면(lateral plane)을 따른 다층 포토닉 디바이스(320)의 단면도를 예시한다. 예시된 바와 같이, 다층 포토닉 디바이스(320)는 입력 영역(324)(예를 들어, 도 2a 내지 도 2i에 예시된 입력 영역(들)(210)과 유사함), 출력 영역(326)(예를 들어, 도 2a 내지 도 2i에 예시된 출력 영역(들)(225)과 유사함), 및 입력 영역(324)과 출력 영역(326) 사이에 배치된 메타구조화된 분산 영역(330)을 포함한다.

입력 영역(324) 및 출력 영역(326)은 메타구조화된 분산 영역(330)에 광학적으로 커플링되고, 도파관의 경로를 따라 EM 복사를 전파할 수 있는 도파관들(예를 들어, 슬래브 도파관, 스트립 도파관, 슬롯 도파관, 리지 도파관, 리브 도파관 등)에 대응할 수 있다. 메타구조화된 분산 영역(330)은 각각이 메타구조화된 분산 영역(330)의 굴절률의 변화에 대응하고 메타구조화된 분산 영역(330)을 집합적으로 구조화하여 입력 영역(324)에서 수신된 입력 신호(230)에 임의의 변환의 적어도 일부를 적용하는 복수의 인터페이스들을 정의하기 위해 제1 재료(332)(예를 들어, 실리콘, 실리콘 질화물 등) 및 제2 재료(334)(예를 들어, 실리콘 산화물)의 불균일하고 불규칙한 분포를 포함한다. 도 2a 내지 도 2i를 참조하여 더 상세하게 설명된 바와 같이, 출력 신호(235)를 생성하는 것의 일부로서 적용되는 변환이 다층 스택(205)의 패턴화된 층들(215)의 결합된 효과들로부터 생성될 수 있으므로, 변환의 특정 양태가 하나의 특정 패턴화된 층(215)에 기인될 수 없다. 대신, 메타구조화된 분산 영역(330)은 다층 스택(205)의 다른 구성 메타구조화된 분산 영역들(220)과 함께 출력 신호(235)의 생성에서 역할을 할 수 있다. 이중층 스택의 디멀티플렉싱 에스컬레이터의 예에서, 제1 메타구조화된 분산 영역(220-1) 및 제2 메타구조화된 분산 영역(220-1)은 함께 다층 스택(205)을 구조화하여 제1 패턴화된 층(215-1)에서 수신된 입력 신호(230)를 다수의 채널들로 분리하고 채널들 각각을 제2 패턴화된 층(215-2)에서 다수의 출력 영역들(225) 중 하나로 각각 안내할 수 있다.

다층 포토닉 디바이스(320)의 메타구조화된 분산 영역(330)은 제2 재료(334)에 의해 형성된 주변 영역(322)에 의해 측방향으로(laterally) 둘러싸이는 고정 영역(예를 들어, 폭(325) 및 길이(327)에 의해 정의됨)을 갖는다. 일부 실시예들에서, 메타구조화된 분산 영역(330)에 근접한, 다층 포토닉 디바이스(320)의 주변 영역(322)에 포함된, 제2 재료(334)는 입력 영역(324) 및 출력 영역(326)을 제외하고 메타구조화된 분산 영역(330) 주위로 연속적으로 연장된다는 것이 이해된다. 일부 실시예들에서, 주변 영역(322)은 제2 재료(334)의 균질한(homogeneous) 조성을 포함한다. 예시된 실시예에서, 메타구조화된 분산 영역(330)은 각각이 내부 경계(즉, 메타구조화된 분산 영역(330)과 주변 영역(322)의 외부 경계에 대응하는 일점쇄선 사이에 배치된 주변 영역(322)의 레이블이 지정되지 않은 파선)와 인터페이싱하는 제1 측면(331) 및 제2 측면(333)을 포함한다. 제1 측면(331) 및 제2 측면(333)은 메타구조화된 분산 영역(330)의 대향 측면들에 대응한다. 입력 영역(324)은 제1 측면(331)에 근접하게 배치되고(예를 들어, 입력 영역(324)의 일 측면은 메타구조화된 분산 영역(330)의 제1 측면(331)에 접함), 출력 영역(326)은 제2 측면(333)에 근접하게 배치된다(예를 들어, 출력 영역(326)의 일 측면은 메타구조화된 분산 영역(330)의 제2 측면(333)에 접한다).

출력 영역(326)은 입력 영역(324)과 정렬되지만, 또한 입력 영역(324)에 대해 비스듬히 배치될 수 있다. 유사하게, 출력 영역(326) 및/또는 입력 영역(324) 중 하나 이상은 제1 측면(331) 및/또는 제2 측면(333)에 인접한 메타구조화된 분산 영역(330)의 측면들에 근접하게 배치될 수 있다. 일부 실시예들에서, 다층 포토닉 디바이스는 다수의 입력 영역들(324) 및/또는 다수의 출력 영역들(326)을 포함한다. 일부 경우들에서, 입력 영역들(324) 및/또는 출력 영역들(326)은 50μm 미만, 30μm 미만, 10μm 미만, 5μm 미만, 2μm 미만, 대략 1.1μm 등에 대응하는 거리만큼 분리될 수 있다. 유리하게는, 메타구조화된 분산 영역(330)의 개개의 측면들을 따라 입력 영역들(324) 및/또는 출력 영역들(326)을 분리하는 것은 채널(108) 분리를 개선하고 크로스토크를 감소시킨다.

메타구조화된 분산 영역(330)의 제1 재료(332) 및 제2 재료(334)는 결과적인 재료 인터페이스 패턴이 도 6을 참조하여 더 상세하게 설명된 바와 같이 역 설계 프로세스로 획득 가능한 설계에 실질적으로 비례하도록 메타구조화된 분산 영역(330) 내에 배열되고 형상화된다는 점에 유의한다. 일부 실시예들에서, 역 설계 프로세스는 제조 또한 가능한 타겟 사양들 내의 설계가 획득될 때까지 집합적으로 감소되거나 또는 다른 방식으로 반복적으로 조정되는 (예를 들어, 기능성을 시행(enforce)하기 위한) 성능 손실(performance loss) 및 (예를 들어, 제1 재료 및 제2 재료의 제작 가능성 및 이진화(binarization)를 시행하기 위한) 제작 손실(fabrication loss)을 통합하는 손실 함수(loss function)에 적어도 부분적으로 기초한 설계의 반복적 최적화(예를 들어, 그래디언트 기반 등)를 포함할 수 있다. 추가적으로 및/또는 대안적으로, 그래디언트-기반 최적화 대신에 또는 이와 함께 다른 최적화 기법들이 사용될 수 있다. 유리하게는, 이는 거의 무제한 수의 설계 파라미터들의 최적화를 허용하여 종래 설계 기법들로는 이용 가능하지 않은 미리 결정된 영역 내의 기능성 및 성능을 달성할 수 있다.

메타구조화된 분산 영역(330)은 100μm x 100μm 미만, 35μm x 35μm 미만 등의 고정 영역을 갖는 광학 캐비티에 형성될 수 있다. 따라서, 메타구조화된 분산 영역(330)의 고정 영역은 3μm x 3μm보다 더 클 수 있다. 일부 실시예들에서, 메타구조화된 분산 영역(330)의 폭(325)은 100μm 미만, 50μm 미만, 35μm 미만, 20μm 미만, 10μm 미만, 5μm 미만, 대략 3.2μm 등이다. 메타구조화된 분산 영역(330)의 길이(327)는 100μm 미만, 50μm 미만, 35μm 미만, 10μm 미만, 대략 6.4μm 등일 수 있다. 예시된 바와 같이, 메타구조화된 분산 영역(330)은 길이(327)와 실질적으로 동일한(예를 들어, 적어도 1%, 5%, 또는 10%) 폭(325)을 갖는 정사각형 영역을 갖는다. 메타구조화된 분산 영역(330)은 상이한 길이들 및 폭들(예를 들어, 직사각형, 팔각형, 원형, 난형(ovoid), 오브롱 형태(oblong) 등)을 가질 수 있다. 예를 들어, 메타구조화된 분산 영역(330)의 폭(325) 및 길이(327)는 각각 3.2μm 및 6.4μm일 수 있다. 일부 실시예들에서, 입력 영역(324) 및 출력 영역(326)은 1μm 미만, 0.5μm 미만, 대략 0.4μm 등에 대응할 수 있는 공통 폭(예를 들어, 폭(325)의 방향에 평행함)을 가질 수 있다. 일부 실시예들에서, 입력 영역(324) 및 출력 영역(326)은, 도 2d 내지 도 2g를 참조하여 더 상세하게 설명된 바와 같이, 상이한 폭들을 가질 수 있다.

도 3b는 본 개시내용의 실시예들에 따른, 메타구조화된 패턴화된 층들을 포함하는 다층 포토닉 디바이스(320)의 예시적인 다층 스택(205)을 예시하는 개략도이다. 도 3b는 도 3a의 다층 포토닉 디바이스(320)의 예시된 실시예에 포함되는 다양한 층들의 수직 개략도 또는 스택을 기술한다. 그러나, 예시된 실시예는 완전한 것이 아니며 본 발명의 양태들을 모호하게 하는 것을 피하기 위해 특정 피처들 또는 요소들이 생략되었다는 것이 이해된다. 다층 스택(205)은 기판(302), 유전체층(dielectric layer)(304), 다수의 패턴화된 층들(306)(예를 들어, 도 3a의 단면도에 도시된 바와 같음), 및 클래딩층(308)을 포함한다. 일부 실시예들에서, 다층 포토닉 디바이스(320)는, 부분적으로 또는 다른 방식으로, CMOS 제작 기법들(예를 들어, 포토리소그래피(photolithography), 전자-빔 리소그래피(electron-beam lithography), 스퍼터링(sputtering), 열 증발(thermal evaporation), 물리적 및 화학적 기상 퇴적(physical and chemical vapor deposition) 등)과 호환되는 포토닉 집적 회로 또는 실리콘 포토닉 디바이스일 수 있다.

일 실시예에서, 지지 기판(예를 들어, 실리콘 기판), 실리콘 산화물층, 및 실리콘층(예를 들어, 도핑된 실리콘, 도핑되지 않은 실리콘 등)을 포함하는 순차적으로 적층된 층들을 포함하는 SOI(silicon on insulator) 웨이퍼가 제공될 수 있다. SOI 웨이퍼의 지지 기판은 기판(302)에 대응할 수 있다. SOI 웨이퍼의 실리콘 산화물층은 유전체층(304)에 대응할 수 있다. SOI 웨이퍼의 실리콘층은 실리콘층의 부분들을 제거하기 위해 건식 에칭 프로세스를 통해(예를 들어, 포토레지스트 마스크 또는 임의의 다른 마스크를 통해) SOI 웨이퍼에 전사되는 패턴을 SOI 웨이퍼 상에(예를 들어, 실리콘층의 상부에 바로) 리소그래피 방식으로(lithographically) 생성함으로써 선택적으로 에칭될 수 있다. SOI 웨이퍼에 포함된 실리콘층의 에칭된 부분들은 후속하여 실리콘 산화물로 백필(backfill)되고 평탄화되어 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘, 또는 SOI 포토닉 디바이스들에 사용되는 다른 재료들의 패턴화된 층을 형성할 수 있다. 이와 함께, 패턴화된 퇴적들은 패턴화된 층들(306)에 집합적으로 대응할 수 있다. 산화물층(예를 들어, 실리콘 산화물 등)이 SOI 웨이퍼의 에칭된/백필된 실리콘층의 상부에 성장, 퇴적, 또는 다른 방식으로 제공될 수 있으며, 이는 클래딩층(308)에 대응할 수 있다. 에칭 프로세스 동안, 패턴화된 층들(306) 내의 실리콘은 유전체층(304)까지 완전히 선택적으로 에칭되어 보이드(void)들을 형성할 수 있으며, 이 보이드들은 후속하여 실리콘 산화물로 백필되고, 평탄화되고, 이어서 실리콘 산화물로 추가로 캡슐화되어 클래딩층(308)을 형성할 수 있다는 것이 이해된다. 패턴화된 층(306)의 형성은 타겟화된 구조물을 획득하기 위해 실리콘의 전체 에칭 깊이를 포함하는 여러 에칭 깊이들을 포함할 수 있다. 실리콘은 두께가 220nm일 수 있고, 따라서, 전체 에칭 깊이는 적어도 220nm일 수 있다. 일부 실시예들에서, 다층 포토닉 디바이스(320)를 형성하는 단계는 패턴화된 층(306)의 평면 표면을 산출하는 데 사용되는 중간 화학적 기계적 평탄화에 의해 2개의 실리콘 산화물 퇴적이 수행되는 2-단계 캡슐화 프로세스를 포함할 수 있다.

다층 스택(205)은 제1 패턴화된 층(306-1) 및 제1 패턴화된 층(306-1) 위에 놓이는 제2 패턴화된 층(306-2)을 포함한다. 제2 패턴화된 층(306-2)은, 도 2a 내지 도 2i를 참조하여 더 상세하게 설명된 바와 같이, 제1 패턴화된 층(306-1)과 광학적으로 커플링될 수 있다. 이러한 방식으로, 다층 스택(205)은 각각의 개개의 패턴화된 층(306)에 배치된 메타구조화된 분산 영역들과 입력 신호들의 상호 작용을 통해 제1 패턴화된 층(306-1) 및/또는 제2 패턴화된 층(306-2)에서 수신된 입력 신호들을 변환할 수 있다.

다층 포토닉 디바이스(320)의 상이한 층들은 SOI 포토닉 회로의 상이한 층들에 대응할 수 있다. SOI 포토닉 회로들의 상이한 층들은, 전자층(electronic layer)들, 내부 도파관층(internal waveguide layer)들, 출력층(output layer)들 등과 같이, 상이한 목적들에 전용될 수 있다. 예시적인 예에서, 제1 패턴화된 층(306-1)에 커플링되는 입력 신호는 다층 포토닉 디바이스(320)의 상부층에서 다층 스택(205)의 밖으로 커플링되도록 제2 패턴화된 층(306-2)에 스티어링될 수 있다.

일부 실시예들에서, 패턴화된 층들(306)은 역 설계 프로세스의 일부로서 탠덤 방식으로(in tandem) 설계된다. 이러한 방식으로, 분산 영역들(330)에 대한 설계들이 다층 스택(205)의 단일 응답을 시뮬레이션하는 데 사용될 수 있다. 역 설계 프로세스의 측면에서, 도 5 내지 도 6을 참조하여 더 상세하게 설명된 바와 같이, "응답(response)"이라는 용어는 입력 영역(들)(324)과 출력 영역(들)(326) 사이의 복소 트랜스미션 계수(complex transmission coefficient)들을 포함하는 다층 포토닉 디바이스(320)의 단일 풀-웨이브 시뮬레이션(single full-wave simulation)의 출력을 적어도 부분적으로 지칭한다. 패턴화된 층들(306)은 상이한 재료들, 상이한 공간 기하학적 구조들, 및 상이한 재료 인터페이스 패턴들을 포함할 수 있다. 유리하게는, 패턴화된 층들(306)은 최소 폭, 간격, 솔리드 영역(solid area), 보이드 영역(void area), 구성 재료들, 측벽 각도, 침식(erosion), 및/또는 팽창(dilation)을 포함하되, 이에 제한되지 않는, 상이한 재료 퇴적/에칭 동작들과 연관된 상이한 CMOS 프로세스들에 의해 또는 SOI 포토닉 회로의 상이한 층들에 대해 부과되는 상이한 제약 조건들을 충족할 수 있다. 예를 들어, 실리콘에 대한 퇴적 및 에칭 동작들은 실리콘 질화물에 대한 것들과 상이하므로, 실리콘과 달리, 실리콘 질화물을 포함하는 패턴화된 층들(306)은 실리콘 질화물에 대한 프로세스에 의해 제조 가능하도록 설계될 수 있다.

일부 실시예들에서, 패턴화된 층들(306)의 제작은 제2 패턴화된 층(306-2)이 형성되기 전에 제1 패턴화된 층(306-1)의 적어도 일부 위의 에칭-정지층(etch-stop layer)(310)의 퇴적에 의해 용이하게 되는 깊이-제어 에칭(depth-controlled etching)을 포함한다. 제2 패턴화된 층(306-2)은 실리콘 산화물과 같은 산화물 재료에의 보이드들의 패턴화된 에칭에 의해, 이어서 보이드들의 필링(filling)에 의해 형성될 수 있다. 추가적으로 또는 대안적으로, 포토레지스트 마스크 기법들이 각진 및/또는 경사진 측벽들을 정의하는 메사들 또는 기타 테이퍼형 피처들을 퇴적하는 데 사용될 수 있다.

에칭-정지층(310)은 산화물을 제거하는 데 사용되는 에천트에 대한 저항성을 나타내는 재료일 수 있으며, 이는 에칭 동안 보이드들이 제1 패턴화된 층(306-1)으로 진행되는 것을 방지할 수 있다. 이러한 방식으로, 에칭-정지층(310)은 개개의 메타구조화된 분산층(330)을 기술하는 설계에 대한 제1 패턴화된 층(306-1)의 충실도(fidelity)를 보존할 수 있다. 에칭-정지층(310)의 두께는 다층 스택(205)의 성능을 유지하도록 제어될 수 있다. 일부 실시예들에서, 에칭-정지층(310)은 산화물들에 대한 에칭-선택성을 나타내는 재료로 형성되며, 실리콘 질화물이 그 예이다. 대안적으로, 에칭-정지층(310)은 제1 패턴화된 층(306-1)과 제2 패턴화된 층(306-2)의 것 사이의 굴절률을 나타내는 재료로 형성될 수 있다. 이러한 방식으로, 반사들 및 기타 인터페이스 효과들이 에칭-정지층(310)의 포함을 통해 감소될 수 있으며, 여기서, 제1 패턴화된 층(306-1) 및 제2 패턴화된 층(306-2)은 다른 굴절률들을 특징으로 한다.

도 3c는 2개의 메타구조화된 패턴화된 층에서 입력 영역들과 커플링되는 다층 스택(205)의 다수의 층들을 포함하는 도 3a의 주변 영역(322)의 일부를 따라 취해진 (도 3b와 관련된) 패턴화된 층들(306)의 더 상세한 도면을 예시한다. 제1 패턴화된 층(306-1)은 ε1의 굴절률을 갖는 제1 재료(332) 및 ε1과 상이한 ε2의 굴절률을 갖는 제2 재료(334)를 포함한다. 제1 재료(332)와 제2 재료(334)의 균질 영역들은 입력 영역(들)(324) 및 출력 영역(들)(326)에 대응하는 도파관들 또는 도파관들의 일부들을 형성할 수 있다. 제2 패턴화된 층(306-2)은 유사하게 제1 재료(332)를 포함하고, ε1 및 ε2와 상이한 ε3의 굴절률을 갖는 상이한 제3 재료(336)를 포함할 수 있다. 일부 실시예들에서, 제1 재료(332)는 실리콘이고, 제2 재료(334)는 실리콘 산화물이고, 제3 재료(336)는 실리콘 질화물이다. 그러나, 메타구조화된 분산 영역(330) 내에서 재료 인터페이스 패턴을 생성하기 위해 상이한 재료들이 사용될 수 있다는 것이 이해된다. 재료들은 CMOS 및 SOI 제작 프로세스들과의 호환성을 위해 그리고 다층 포토닉 디바이스(320)의 풋프린트 내에서 주어진 변환(들)을 구현하기 위해 선택될 수 있다.

일부 실시예들에서, 재료들은 갈륨 아세나이드(gallium arsenide), 갈륨 인듐 아세나이드(gallium indium arsenide), 알루미늄 갈륨 질화물(aluminum gallium nitride), 알루미늄 질화물(aluminum nitride), 알루미늄 포스파이드(aluminum phosphide) 등을 포함하되, 이에 제한되지 않는 III-V 족의 화합물들로부터 선택될 수 있다. III-V 재료들의 통합을 통해, 다층 포토닉 디바이스(200)는, 예를 들어, 광학 컴퓨팅에서의 사용을 위해 적응될 수 있는 바와 같이, 유도 광 방출 소스(stimulated light emission source)의 일부로서, 또는 광학 이득 회로, 센서 회로의 일부로서 액티브 요소들을 갖는 광학 회로의 일부를 형성할 수 있다.

도 3d는 본 개시내용의 실시예들에 따른, 메타구조화된 분산 영역의 재료 인터페이스 패턴을 함께 정의하는 다층 포토닉 디바이스(200)의 예시적인 다층 스택(205)의 인터페이스들(338)을 예시하는 개략도이다. 도 3d는 메타구조화된 분산 영역(330)을 통한 단면을 따른 패턴화된 층들(306)의 더 상세한 도면을 예시한다. 이전에 설명된 바와 같이, 패턴화된 층들(306)은, 불규칙적으로 및/또는 불균일하게 사이즈가 지정되고 제2 재료(334), 및/또는 제3 재료(336)와 함께 분포된 제1 재료(332)를 포함하여, 재료 인터페이스들(338)의 특징적인 패턴들을 정의한다. 이에 따라 생성된 집합적인 재료 인터페이스 패턴들은, 도 4a 및 도 4b를 참조하여 더 상세하게 설명된 바와 같이, 다층 포토닉 디바이스(320)의 타겟 기능성을 제공한다.

도 4a는 본 개시내용의 실시예들에 따른, 재료 인터페이스 패턴을 정의하기 위해 불균일하게 배치된 다수의 피처들(405)을 포함하는, 도 2a 내지 도 3d를 참조하여 설명된 바와 같은 다층 스택(205)의 예시적인 패턴화된 층(400)을 예시한다. 예시적인 패턴화된 층(400)은 도 2a에 예시된 예시적인 포토닉 디바이스(200)의 다층 스택(205)의 구성 층의 하나의 가능한 구현이며, 도 1a에 예시된 광학 통신 디바이스(101-A)에 포함될 수 있다. 보다 구체적으로, 도 4a는 예시적인 포토닉 디바이스(200)에 포함된 패턴화된 층(215)(예를 들어, 도 3b에 예시된 패턴화된 층(306)) 내의 단면도를 예시한다. 예시된 바와 같이, 예시적인 패턴화된 층(400)은 제1 재료(332)(예를 들어, 백색 영역들에 의해 표현됨) 및 제2 재료(334)(예를 들어, 흑색 영역들에 의해 표현됨)를 포함한다. 재료들은 예시적이며, 특정 조성에 제한되지 않는다는 것이 이해된다. 예시적인 패턴화된 층(400)은 도 2a를 참조하여 설명된 메타구조화된 분산 영역들(220)의 하나의 가능한 설계를 나타내는 메타구조화된 분산 영역(330)을 포함한다. 일부 실시예들에서, 메타구조화된 분산 영역(330)은 입력 영역(210) 및 출력 영역(225)의 제1 출력 부분(225-1)과 광학적으로 커플링된다.

메타구조화된 분산 영역(330)은 역 설계 프로세스를 통해 개발된 설계들에 따라 불규칙하고 불균일하게 배치된 다수의 피처들(405)을 포함한다. 역 설계 프로세스들은 포토닉 디바이스를 지배하는 기본 물리학의 제1 원리들 시뮬레이션들과 결합된 반복적 최적화(예를 들어, 그래디언트-기반 최적화(gradient-based optimization), Markov Chain Monte Carlo 최적화, 또는 기타 최적화 기법들)를 사용할 수 있다. 출력 신호가 입력 영역(210)보다 넓은 출력 영역(225)에 커플링될 수 있는 방식으로 예시적인 패턴화된 층(400)이 입력 영역(210)에서 수신된 입력 신호를 변환하도록 설계가 스케일링될 수 있다. 역 설계 프로세스는 최소 피처 사이즈와 같이, 제1 재료(332) 및 제2 재료(334)를 사용하는 제작 시스템에 의해 부과되는 하나 이상의 제약 조건을 시행하는 제작 손실을 포함할 수 있다.

피처들(405)은 제1 재료(332) 및 제2 재료(334)에 의해 형성된 재료 인터페이스 패턴을 함께 정의할 수 있다. 제1 재료(332)와 제2 재료(334) 사이에 정의된 인터페이스들(338)은 메타구조화된 분산 영역(330) 내의 재료 인터페이스의 임의의 주어진 반경을 정의하는 곡률 반경이 제작 시스템의 특징인 임계 사이즈보다 작은 크기를 갖도록 형상화될 수 있다. 예를 들어, 최소 피처 사이즈가 150nm인 경우, 복수의 인터페이스들 중 임의의 것에 대한 곡률 반경은 최소 피처 사이즈의 절반의 역수(inverse of half the minimum feature size)(즉, 1/75nm^- ¹)와 같은 임계 사이즈보다 작은 크기에 대응할 수 있다.

일부 실시예들에서, 피처들(405)은 (예를 들어, 100nm, 140nm, 150nm, 180nm 등과 같은) 최소 피처 사이즈에 대응하는 폭을 갖는 유닛 형상(예를 들어, 정사각형, 원형, 육각형, 팔각형, 또는 임의의 다른 형상)에 의해 기술된다. 이러한 방식으로, 피처들(405)은 최소 피처 사이즈의 폭을 갖는 최소 피처 형상(예를 들어, 팔각형)이 메타구조화된 분산 영역(330)을 정의하는 데 사용될 수 있도록 메타구조화된 분산 영역(330)에 배치될 수 있다.

유리하게는, 최소 피처 사이즈 및/또는 형상을 유지하는 것은 설계 규칙들이라고 또한 지칭되는 제조 제약 조건들을 위반하는 설계들에 대한 최적화를 방지함으로써 역 설계 프로세스를 개선한다. 피처 간격과 같이, 제조 가능성과 관련된 상이한 또는 추가적인 제약 조건들이 사용될 수 있다. 이러한 방식으로, 설계 규칙들은 제1 재료(332) 및 제2 재료(334)의 퇴적 및 제거 동안 사용되는 포토레지스트들을 패턴화하는 데 사용되는 광학 리소그래피 프로세스의 광학 해상도 한계에 적어도 부분적으로 기초하여, 피처들(405)의 치수들 및 포지션들을 제약한다.

피처들(405)과 입력 영역(210)에서 입력 신호(230)로서 수신된 전자기 복사 사이의 다수의 상호 작용들의 전체 효과는 입력 영역(210)의 폭보다 큰 폭을 갖는 출력 영역(225)에 입력 신호(230)를 커플링하는 것이다. 도 2c 내지 도 2d를 참조하여 더 상세하게 설명된 바와 같이, 예시적인 패턴화된 층(400)의 예시적인 애플리케이션은 리지 도파관(255-1)을 리브 도파관(255-2)과 커플링하는 것이다. 메타구조화된 분산 영역들(220)에 의해 적용되는 변환(240)은 리브 도파관(255-2)의 얕은-에칭 부분에 의해 광학적으로 제한되는 단일-모드 출력 신호를 생성하는 것을 포함하면서 또한 리브 도파관(255-2)의 깊은 에칭 부분에 의해 제공되는 감소된 트랜스미션 손실들로부터 이점들을 얻는다. 예시적인 예들로서, 제1 광선 트레이스(410-1) 및 제2 광선 트레이스(410-2)가 광선 트레이스들(410)을 입력 영역(210)과 출력 영역(225) 사이에서 반대 방향들로 함께 재지향시키는 피처들(405)에 의해 정의된 다수의 인터페이스들(338)과 상호 작용한다.

설명을 단순화하기 위해 예시적인 패턴화된 층(400)이 분리되어 예시되어 있다. 그러나, 다층 스택(205)의 각각의 패턴화된 층(215)은 상부 또는 하부 표면들(217 및 219)의 적어도 일부 위의 하나 이상의 다른 패턴화된 층(215)과 광학적으로 커플링될 수 있다는 것이 이해된다. 이를 위해, 입력 영역(210)에서 입사되는 EM 복사가 출력 신호(235)를 생성하기 위해 다층 스택(205)에 의해 실행되는 전체 변환(240)을 적용하는 것의 일부로서 제1 패턴화된 층(215-1)으로부터 제2 패턴화된 층(215-2)에 커플링될 수 있고/있거나 제2 패턴화된 층(215-2)으로부터 제1 패턴화된 층(215-1)에 커플링될 수 있다.

도 4b는 본 개시내용의 실시예들에 따른, 경사 측벽들(425)을 포함하는 상이한 재료 인터페이스 패턴들을 정의하는 상이한 메타구조화된 분산 영역들(220)을 갖는 2개의 패턴화된 층(215)을 포함하는, SOI 포토닉 회로의 제2 층 상의 도파관(255)에 제1 층 상의 도파관(255)을 커플링하기 위한 예시적인 다층 포토닉 디바이스(450)를 예시하는 개략도이다. 예시적인 다층 포토닉 디바이스(450)는, 도 2b 내지 도 2c를 참조하여 더 상세하게 설명된 바와 같이, 다층 포토닉 디바이스(245)의 예이다. 예시적인 다층 포토닉 디바이스(450)는 다층 스택(205)의 제1 패턴화된 층(215-1)에 배치된 다수의 피처들(405) 및 제2 패턴화된 층(215-2)에 배치된 다수의 피처들(405)을 포함한다. 도 1의 인터페이스 디바이스들(115)의 예로서, 제1 패턴화된 층(215-1)은 입력 영역(210)과 광학적으로 커플링되어 입력 신호(230)를 수신하고, 출력 영역(225)은 제2 패턴화된 층(215-2)과 광학적으로 커플링되어 출력 신호(235)를 수신하고 출력 신호(235)를 도파관(255)에 커플링한다. 예시적인 다층 포토닉 디바이스(450)는 0이 아닌 측벽 각도(415)로 퇴적되는 피처들(405)을 포함한다. 이와 함께, 피처들(405)은, 광선 트레이스(420-1)에 의해 예시된 바와 같이, 제1 패턴화된 층(215-1)으로부터 제2 패턴화된 층(215-2)으로 또는 그 반대로 EM 복사를 재지향시키도록 다층 스택(205)을 집합적으로 구조화한다.

예시적인 다층 포토닉 디바이스(450)는 다층 스택(205)의 두 축 "X" 및 "Z"에 의해 정의된 평면을 따른 단면으로 예시되어 있다. 도 4b에 예시된 평면은 도 4a의 두 축 "X" 및 "Y"에 의해 정의된 평면에 직교한다. 그러나, 도 4a 및 도 4b에 예시된 다층 포토닉 디바이스들(400 및 450)은 상이한 출력 신호들(235)을 생성하는 것의 일부로서 상이한 변환들(240)을 적용하도록 구성되는, 다층 마스크(205), 입력 영역(210) 및 출력 영역(225)의 상이한 구성들을 기술할 수 있다는 것이 이해된다.

CMOS 및 SOI 제작 기술은 경사 측벽들(425)을 갖는 피처들(405)에 제2 재료(334) 및/또는 제3 재료(336)를 퇴적하는 데 사용될 수 있다. 피처들(405)은 피처(405)의 측벽(425)에 입사되는 EM 복사가 도 4b에서 "Z" 축으로서 식별된, 패턴화된 층들(215)의 평면에 수직인 방향으로 굴절되도록 측벽 각도들(415)을 정의할 수 있다. 도 4a를 참조하여 더 상세하게 설명된 바와 같이, 피처들(405)은 패턴화된 층들(215)의 평면에 변환(240)을 집합적으로 적용하도록 형성될 수 있다. 측벽 각도(415)는 변환(240)이 도 4a 내지 도 4b에서 "X," "Y," 및 "Z"로서 식별된, 3차원 이상의 컴포넌트를 포함하도록 피처(405) 측벽들(425)에 형성될 수 있다. 축 X, Y, 및 Z는 다층 마스크(205)의 직선 기하학적 구조에 대응하는, 데카르트 좌표 공간(cartesian coordinate space)을 참조한다. 일부 실시예들에서, 다층 마스크(205)는 원통형 또는 다른 기하학적 구조들을 기술하므로, 변환(240)은 기하학적으로 적절한 좌표 공간들에 매핑되는 컴포넌트들을 정의한다. 예에서, 다층 마스크(205)는 회전 변환들과 같은, 원통형 컴포넌트들을 포함하는 변환(240)을 정의하는 피처들(405)을 포함할 수 있다.

광학 분야의 통상의 기술자에 의해 이해될 바와 같이, 측벽들(425)은 "평면 밖(out of plane)"이라고 지칭되는, 패턴화된 층(215)의 X-Y 평면에 수직인 방향으로 EM 복사를 굴절시키도록 측벽 각도들(415)을 정의할 수 있다. 제1 패턴화된 층(215-1)에 배치된 제1 피처(405-1)의 경우, 제1 측벽 각도(415-1)는 제1 피처(405-1)가 제2 패턴화된 층(215-2)과의 인터페이스로부터 테이퍼되고 제1 패턴화된 층(215-1)과 유전체층(304) 또는 기판(302)의 인터페이스를 향해 좁아지도록 정의된다. 결과적인 측벽 각도(315-1)는 EM 복사를 기판(302)으로부터 벗어나 제2 패턴화된 층(215-2)을 향해 재지향시키도록 EM 복사의 입사각을 정의한다. 반대로, 제2 피처(405-2)는 제2 피처(405-2)가 제1 패턴화된 층(215-1)과의 인터페이스로부터 테이퍼되고 클래딩층(308)과의 인터페이스를 향해 좁아지도록 제2 측벽 각도(415)를 정의하는 경사 측벽(425)을 갖는 제2 패턴화된 층(215-2)에 배치될 수 있다. 테이퍼형 측벽들(425)의 일반적인 효과가 예시적인 광선 트레이스(430)의 굴절에 의해 예시되어 있지만, 측벽 각도들(415) 및 예시적인 광선 트레이스(430)의 방향들, 크기들, 및 범위들은 예시적인 예들로서 의도된다는 것에 유의한다.

측벽 각도(315)가 전체 "평면 밖" 변환의 일부를 부여하기 위해, 예시적인 다층 포토닉 디바이스(450)의 다층 마스크(205)의 각각의 피처(405)는 약 0 라디안(Radians) 내지 약 π/2 라디안의 하나 이상의 상이한 측벽 각도(415)를 정의할 수 있다. 그러나, 제조 가능성 제약 조건들 및 설계 파라미터들은 약 π/4 라디안 이하, 약 π/6 라디안 이하, 약 π/8 라디안 이하, 약 π/10 라디안 이하, 약 π/12 라디안 이하, 약 π/14 라디안 이하, 약 π/16 라디안 이하, 약 π/18 라디안 이하, 약 π/20 라디안 이하, 약 π/22 라디안 이하, 약 π/24 라디안 이하, 약 π/26 라디안 이하, 약 π/28 라디안 이하, 약 π/30 라디안 이하, 약 π/32 라디안 이하, 약 π/34 라디안 이하, 약 π/36 라디안 이하, 약 π/38 라디안 이하, 약 π/40 라디안 이하, 약 π/42 라디안 이하, 약 π/44 라디안 이하, 약 π/46 라디안 이하, 약 π/48 라디안 이하, 약 π/50 라디안 이하, 또는 그 아래의 측벽 각도들(415)을 제공할 수 있다는 것이 이해된다. 측벽 각도들(415)의 크기는, 예를 들어, 내부 전반사(total internal reflection)의 각도, 퇴적 및 제거 동작들의 제조 가능성 한계들 등을 포함하는 재료 고려 사항들에 의해 제약될 수 있다. 그러한 이유로, 측벽 각도들(415)은 일부 실시예들에서 구현되는 설계에 특정한 값들로 제한될 수 있다. 유리하게는, 본 명세서에 설명된 역 설계 프로세스는 이러한 제약 조건들이 메타구조화된 인터페이스 패턴들의 최적화의 일부로서 고려되는 것을 허용한다.

피처들(405)은 직선형(rectilinear), 원통형 대칭형, 렌즈 형상, 반구형인 메사들로서 형성될 수 있고/있거나, 도 5 내지 도 6을 참조하여 더 상세하게 설명된 바와 같은 역 설계 프로세스에 의해 임의로 정의되는 비대칭 형상들을 또한 가정할 수 있다. 일부 실시예들에서, 피처들(405)은 측벽들(425)이 평면 밖 축("Z")에서의 포지션의 함수로서 하나보다 많은 측벽 각도(415)를 정의하는 "블롭(blob)" 형일 수 있다. 도 4b에 예시된 바와 같이, 측벽 각도(415)는, 제1 패턴화된 층(215-1)과 제2 패턴화된 층(215-2) 사이의 인터페이스에 더 가까운 피처들(405)에 입사되는 광선들이 주변 영역(322)에 더 가까운 피처들(405)에 입사되는 광선들보다 적게 편향되도록 포지션 의존적일 수 있다. 일부 실시예들에서, 피처들(405)은 부분적인 볼록 렌즈 프로파일을 정의하므로, 피처들(405)에 입사되는 광선들이 3차원에서 임의의 각도에 의해 재지향될 수 있다.

피처들(405)은 패턴화된 층들(215)에 불규칙적이고 불균일하게 분포될 수 있으므로, 평면 밖으로 광선들을 재지향시키는 변환(240)의 컴포넌트들은 패턴화된 층들(215)의 공간적으로 로컬라이징된 영역들에 적용된다. 도 2h 내지 도 2i를 참조하여 더 상세하게 설명된 바와 같이, 입력 신호들(205-1 및 205-2)을 재지향시키고 멀티플렉싱하여 멀티플렉싱된 출력 신호(210)를 생성하도록 구성되는 다층 포토닉 디바이스(270)를 기술한다. 설명된 멀티플렉싱 실시예의 맥락에서, 제1 패턴화된 층(215-1)으로부터 제2 패턴화된 층(215-2)으로 EM 복사를 재지향시키도록 구조화된 피처들(405)은 입력 영역(210)에 더 가까운 패턴화된 층들(215)에 배치될 수 있으므로, 멀티플렉싱은 제2 패턴화된 층(215-2)에 배치된 피처들(405)에 의해 구현될 수 있다. 추가적으로 또는 대안적으로, 제1 패턴화된 층(215-1)으로부터 제2 패턴화된 층(215-2)으로 EM 복사를 재지향시키도록 구조화된 피처들(405)은 출력 영역(225)에 더 가까운 패턴화된 층들(215)에 배치될 수 있으므로, 멀티플렉싱은 제1 패턴화된 층(215-1)에 배치된 피처들(405)에 의해 적어도 부분적으로 구현될 수 있다.

일부 실시예들에서, 측벽 각도들(415)은 피처들(405)을 중심으로 대칭이므로, 피처들(405)은 원뿔형(conical), 사다리꼴형(trapezoidal), 또는 기타 회전체(solid of revolution)들일 수 있다. 일부 실시예들에서, 측벽 각도들(415)은 적어도 패턴화된 층들(215)의 피처들(405)의 포지션에 기초하여 불규칙하고 불균일하게 분포되도록 정의된다. 일부 실시예들에서, 제2 피처들(405-2)은 제2 패턴화된 층(215-2)에 배치되어 스루풋 신호(250)를 출력 영역(225)을 향해 재지향시킨다. 이와 같이, 제2 패턴화된 층(215-2)에 배치된 피처들(405)의 일부를 나타내는 제2 피처들(405-2)은 제1 피처들(405-1)보다 출력 영역(225)에 더 가깝게 배치될 수 있다. 그러나, 제1 피처들(405-1) 및 제2 피처들(405-2)의 구성 및 포지션은 예시적인 다층 포토닉 디바이스(450)를 제조하는 데 사용되는 CMOS/SOI 제조 프로세스에 의해 부과되는 제작 제약 조건들을 고려하여, 손실 함수의 최적화로부터 발생할 수 있다는 것이 이해된다. 예를 들어, 측벽 각도들(415)에 대한 제약 조건들은 피처들(405)의 최대 각도, 평면 밖 방향으로의 곡률 반경, 폭, 간격, 솔리드 영역, 및 보이드 영역에 부과될 수 있으므로, 제작은 퇴적된 재료들(332-336)의 재료 속성들뿐만 아니라 제조 시스템의 광학 해상도에 의해, 적어도 부분적으로, 결정된 침식 및/또는 팽창에 대한 공차들을 초과하지 않는다.

일부 실시예들에서, 피처들(405)의 서브세트가 국부적으로 주기적이거나 또는 규칙적인 패턴에 따라 패턴화된 층들(215) 내에 배치될 수 있다. 예를 들어, 피처들(405)의 서브세트는 변환(240)을 적용하는 것의 일부로서, 규칙적으로 이격될 수 있다. 피처들(405)의 서브세트는 공통의 형상, 사이즈, 또는 오리엔테이션을 가질 수 있거나, 또는 규칙적으로 이격됨에도 불구하고, 상이하게 형상화되거나, 사이즈가 지정되거나, 또는 오리엔테이션을 가질 수 있다. 예시적인 실시예에서, 국부적으로 주기적이거나 또는 규칙적인 패턴은 도 4a에 예시된 X-Y 평면에 정의된, 제1 패턴화된 층(215-1)의 영역의 대략 10%를 점유할 수 있다. 이러한 방식으로, 피처(405)의 서브세트는 총 피처들(405)의 수의 일부(fraction)를 나타낼 수 있고, 나머지 피처들(405)은 패턴화된 층들(215)에 불규칙하고 불균일하게 배치된다.

도 4c는 본 개시내용의 실시예들에 따른, 경사 측벽들(425)을 포함하는 상이한 재료 인터페이스 패턴들을 정의하는 다수의 메타구조화된 분산 영역들(475)을 갖는 2개의 패턴화된 층(215)을 포함하는, SOI 포토닉 회로의 제2 층 상의 도파관(255)에 제1 층 상의 도파관(255)을 커플링하기 위한 예시적인 다층 포토닉 디바이스(470)를 예시하는 개략도이다. 예시적인 다층 포토닉 디바이스(470)는 2개의 패턴화된 층(215)을 포함하고, 이들 각각은 그 사이에 배치된 패턴 경계(480)를 갖는 2개의 메타구조화된 분산 영역(475)으로 세분된다. 따라서, 패턴화된 층들(215)은 측방향("x-y") 평면에서 동일한 공간에 걸쳐 있는(coextensive) 다수의 별개의 메타구조화된 분산 영역들(475)을 정의한다.

일부 실시예들에서, 패턴화된 층(들)(215)은 "평면 밖" z-방향으로 세분되어, 각각의 층에서 다수의 패턴들을 정의한다. 도 4b의 제1 패턴화된 층(215-1) 및/또는 제2 패턴화된 층(215-2)과 같은 패턴화된 층(들)(215)을 세분하는 것은 패턴 경계(480)의 양 측면에서 2개의 별개의 메타구조화된 분산 영역(475)을 분리하는, 도 3b의 에칭 정지층(310)과 유사한, 패턴화된 층(215) 내의 패턴 경계(480)를 정의하는 것을 포함할 수 있다. 이러한 방식으로, 예시적인 다층 포토닉 디바이스(470)는 2개의 패턴화된 층(215)을 포함할 수 있으며, 그 중 하나 이상의 패턴화된 층(215)은 다중 패턴화된다(multiply patterned). 예를 들어, 예시적인 다층 포토닉 디바이스(470)는 적절한 수의 패턴 경계들(480)에 의해 분리된, 3개의 메타구조화된 분산 영역(475), 4개의 메타구조화된 분산 영역(475), 5개의 메타구조화된 분산 영역(475), 또는 그 이상을 갖는 2개의 패턴화된 층(215)을 포함할 수 있다.

예시적인 다층 포토닉 디바이스(470)의 설계 및 제작의 맥락에서, 패턴화된 층(들)(215)의 다수의 패터닝은 각각의 구성 인터페이스 패턴의 제어에 의해 예시적인 다층 포토닉 디바이스(470)의 전체 성능(예를 들어, 도파관-대-도파관 커플링 효율)에 대해 최적화될 수 있다. 제작 동안, 패턴화된 층(215)은 도 3a 내지 도 3d를 참조하여 더 상세하게 설명된 바와 같은 재료들의 퇴적 및 제거에 대응하는, 다수의 패터닝 동작들에 의해 형성될 수 있다. 다층 스택(205)에 대해 설명된 제작 동작들과 유사하게, 패터닝 동작들은 제1 패터닝 동작에 의해 제1 메타구조화된 분산 영역(475)을 형성하는 동작, 제1 메타구조화된 분산 영역(475) 위에 놓이는 패턴 경계(480)를 배치하는 동작, 패턴 경계(480) 위에 놓이는 제2 메타구조화된 분산 영역(475)을 형성하는 동작, 및 후속하여 제2 메타구조화된 분산 영역(475) 위에 놓이는 에칭 정지층(310)을 배치하는 동작을 포함할 수 있다. 유리하게는, 단일 패턴화된 층(215) 내에 다수의 메타구조화된 분산 영역들(475)을 형성하는 것은 적어도 부분적으로 패턴화된 층들(215) 사이의 커플링 효율을 개선함으로써, 평면 밖, z-방향, 변환들(240)의 성능을 개선할 수 있다. 결과적으로, 하나 이상의 패턴화된 층(215)에 다수의 인터페이스 패턴들을 형성하는 것은 또한 도 4b를 참조하여 설명된 예시적인 다층 디바이스(450)에 비해 예시적인 다층 디바이스(470)의 영역을 감소시킬 수 있다.

도 5는 본 개시내용의 실시예들에 따른, 포토닉 집적 회로의 설계를 생성하기 위한 예시적인 시스템(500)을 예시하는 기능 블록도이다. 예시적인 시스템(500)은 도 2a 내지 도 3d의 다층 스택(205)에 사용될 하나 이상의 마스크를 설계 및/또는 최적화하기 위해 역 설계 프로세스를 수행할 수 있다. 보다 구체적으로, 예시적인 시스템(500)은 포토닉 집적 회로들의 메타구조화된 분산 영역(들)(330)의 제1 재료(331), 제2 재료(334), 및/또는 제3 재료(336)의 형상 및 배열과 같은, 구조적 파라미터들을 최적화하는 데 사용될 수 있는 설계 툴이다. 역 설계 최적화는 입력 신호(230)에 응답하여 포토닉 디바이스(200)의 필드 응답을 결정하기 위해, 전자기 시뮬레이션들 또는 기타 물리적 모델들과 같은, 제1-원리들 시뮬레이션을 통합할 수 있다. 각각의 반복을 통해, 메타구조화된 분산 영역(들)의 재료들의 분포가, 그 예들이 도 2a 내지 도 2i를 참조하여 설명되는, 다층 스택(205)이 타겟 변환을 적용하는 솔루션으로 수렴할 수 있어, 입력 신호에 응답하여 출력 신호를 생성할 수 있다.

예시된 바와 같이, 시스템(500)은 제어기(505), 디스플레이(507), 입력 디바이스(들)(509), 통신 디바이스(들)(511), 네트워크(513), 원격 리소스들(515), 버스(521), 및 버스(523)를 포함한다. 제어기(505)는 프로세서(531), 메모리(533), 로컬 스토리지(535), 및 포토닉 디바이스 시뮬레이터(539)를 포함한다. 포토닉 디바이스 시뮬레이터(539)는 동작 시뮬레이션 엔진(operational simulation engine)(541), 제작 손실 계산 로직(fabrication loss calculation logic)(543), 계산 로직(545), 어드조인트 시뮬레이션 엔진(adjoint simulation engine)(547), 및 최적화 엔진(549)을 포함한다. 일부 실시예들에서, 제어기(505)는 분산 시스템(distributed system)일 수 있다는 것이 이해된다.

제어기(505)는 예시적인 포토닉 디바이스(200)의 다층 스택(205)의 구조적 파라미터들을 최적화하기 위해 시스템(500)의 사용자에게 정보를 디스플레이하기 위해 버스(523)를 통해 버스(521)에 커플링되는 디스플레이(507)(예를 들어, 발광 다이오드 디스플레이, 액정 디스플레이 등)에 커플링된다. 입력 디바이스(509)는 프로세서(531)에 정보 및 커맨드 선택들을 통신하기 위해 버스(523)를 통해 버스(521)에 커플링된다. 입력 디바이스(509)는 사용자와 제어기(505) 사이의 상호 작용을 용이하게 하기 위해 마우스, 트랙볼, 키보드, 스타일러스, 또는 기타 컴퓨터 주변 장치를 포함할 수 있다. 이에 응답하여, 제어기(505)는 디스플레이(507)를 통해 상호 작용의 검증(verification)을 제공할 수 있다.

임의적으로 제어기(505)에 커플링될 수 있는 다른 디바이스는 네트워크(513)를 통해 분산 시스템의 원격 리소스들(515)에 액세스하기 위한 통신 디바이스(511)이다. 통신 디바이스(511)는 이더넷, 인터넷, 또는 광역 네트워크 등에 커플링하기 위해 사용되는 것들과 같은 다수의 네트워킹 주변 디바이스들 중 임의의 것을 포함할 수 있다. 통신 디바이스(511)는 제어기(505)와 외부 세계 사이의 연결성을 제공하는 메커니즘을 더 포함할 수 있다. 도 5에 예시된 시스템(500)의 컴포넌트들 중 임의의 것 또는 전부 및 연관된 하드웨어가 본 개시내용의 다양한 실시예들에 사용될 수 있다는 점에 유의한다. 원격 리소스들(515)은 분산 시스템의 부분일 수 있으며, 포토닉 디바이스의 구조적 파라미터들을 최적화하기 위해 임의의 수의 프로세서들, 메모리, 및 기타 리소스들을 포함할 수 있다.

제어기(505)는 포토닉 디바이스의 구조적 파라미터들을 최적화하기 위해 시스템(500)의 동작을 조율한다. 프로세서(531)(예를 들어, 하나 이상의 중앙 프로세싱 유닛, 그래픽 프로세싱 유닛, 및/또는 텐서 프로세싱 유닛 등), 메모리(533)(예를 들어, 휘발성 메모리, 이를테면, DRAM 및 SRAM, 비휘발성 메모리, 이를테면, ROM, 플래시 메모리 등), 로컬 스토리지(535)(예를 들어, 컴퓨터 디스크 드라이브들과 같은 자기 메모리), 및 포토닉 디바이스 시뮬레이터(539)가 버스(523)를 통해 서로 커플링된다. 제어기(505)는, 제어기(505)에 의해 실행될 때, 제어기(505) 또는 시스템(500)으로 하여금, 동작들을 수행하게 하는 소프트웨어(예를 들어, 프로세서(531)에 커플링되는 메모리(533)에 포함된 명령어들) 및/또는 하드웨어 로직(예를 들어, 애플리케이션 특정 집적 회로들, 필드-프로그래머블 게이트 어레이들 등)을 포함한다. 동작들은 메모리(533), 로컬 스토리지(535), 물리적 디바이스 시뮬레이터(539), 및 네트워크(513)를 통해 액세스된 원격 리소스들(515) 중 임의의 하나 또는 이들의 조합 내에 저장된 명령어들에 기초할 수 있다.

일부 실시예들에서, 포토닉 디바이스 시뮬레이터(539)의 모듈들(541-549)은 여기 실시예들에 설명된 포토닉 집적 회로들의 컴포넌트들의 구조적 파라미터들을 최적화하는 데 사용된다. 일부 실시예들에서, 예시적인 시스템(500)은, 특히, 필드 응답(예를 들어, 포토닉 집적 회로 내의 전기장 및 자기장)을 모델링하기 위해 유한-차분 시간-도메인(finite-difference time-domain)(FDTD) 방법을 사용하는 시뮬레이션들(예를 들어, 동작 및 어드조인트 시뮬레이션들)을 통해 포토닉 집적 회로에 포함된 컴포넌트들(예를 들어, 하나 이상의 광학 디인터리버, 디멀티플렉서, 필터 등에 대응하는 포토닉 디바이스)의 구조적 파라미터들을 최적화한다. 동작 시뮬레이션 엔진(operational simulation engine)(541)은 시뮬레이션된 환경 내에서, 입력 신호(230)와 같은, 전자기 여기 소스에 응답하여 동작하는 포토닉 디바이스의 전자기 시뮬레이션을 수행하기 위한 명령어들을 제공한다. 특히, 동작 시뮬레이션은 (예를 들어, 복수의 복셀들을 사용하여 시뮬레이션된 환경 내에서 포토닉 디바이스의 구조적 파라미터들을 기술하는 포토닉 디바이스의 초기 디스크립션 또는 입력 설계에 기초하여) 물리적 디바이스의 성능 메트릭을 결정하기 위해 여기 소스에 응답하여 시뮬레이션된 환경(및 따라서 시뮬레이션된 환경에 의해 기술되는 포토닉 디바이스)의 필드 응답을 결정한다. 구조적 파라미터들은, 예를 들어, 물리적 디바이스의 특정 설계, 재료 조성들, 치수들 등에 대응할 수 있다. 제작 손실 계산 로직(543)은 제작 가능성을 보장하기 위해 최소 피처 사이즈 및/또는 형상을 시행하는 데 사용되는 제작 손실을 결정하기 위한 명령어들을 제공한다. 일부 실시예들에서, 제작 손실은 또한 설계의 이진화를 시행하는 데 사용된다(즉, 포토닉 디바이스가 복수의 인터페이스들을 형성하기 위해 산재되는 제1 재료 및 제2 재료를 포함하도록). 계산 로직(545)은 성능 메트릭에 기초한 성능 손실 및 제작 손실을 통합하는 손실 함수를 통해 결정된 손실 메트릭을 컴퓨팅한다. 어드조인트 시뮬레이션 엔진(547)은 포토닉 디바이스의 구조적 파라미터들의 변화들이 손실 메트릭에 어떻게 영향을 미치는지를 결정하기 위해 손실 함수를 통해 시뮬레이션된 환경을 통해 손실 메트릭을 역전파하도록 포토닉 디바이스의 어드조인트 시뮬레이션을 수행하기 위해 동작 시뮬레이션 엔진(541)과 함께 사용된다. 최적화 엔진(549)은 손실 메트릭을 감소시키고 포토닉 디바이스의 개정된 디스크립션(즉, 설계 개정)을 생성하기 위해 포토닉 디바이스의 구조적 파라미터들을 업데이트하는 데 사용된다.

다층 스택(205)의 맥락에서, 포토닉 디바이스 시뮬레이터(539)는 시뮬레이션 및 최적화 루틴들의 일부로서 제1 패턴화된 층(215-1)과 제2 패턴화된 층(215-2)의 광학적 커플링을 포함한다. 이러한 방식으로, 설계 영역들이 다층 스택(205)의 층들에 대응하는 중첩되는 볼륨들에 대해 개별적으로 설계되고 최적화될 수 있다. 결과적인 다층 포토닉 디바이스(200)는 출력 신호를 생성하는 것의 일부로서 별개의 재료 인터페이스 패턴들에 의해 각각 정의된 다수의 메타구조화된 층들을 사용하여, 입력 신호에 하나 이상의 임의의 변환을 적용할 수 있다.

예시적인 예에서, 다층 스택(205)에 대한 설계 최적화 프로세스의 단일 반복을 위한 알고리즘은 각각의 패턴화된 층에 대한 설계들을 초기화하는 것, 설계들에 대응하는 두 구조들을 모두 컴퓨팅하는 것, 다층 마스크(205)의 모든 패턴화된 층들에 대해 단일 풀-웨이브 시뮬레이션을 함께 실행하는 것, 시뮬레이션의 출력을 사용하여 손실 메트릭을 컴퓨팅하는 것, 어드조인트 시뮬레이션을 실행하는 것, 각각의 패턴화된 층의 자유도들에 대한 손실 메트릭의 민감도를 컴퓨팅하는 것, 및 패턴화된 층들의 각각의 설계를 함께 수정하는 것을 포함한다.

각각의 패턴화된 층의 풀-웨이브 시뮬레이션은 입력 영역(210)과 출력 영역(225) 사이의 복소 트랜스미션 계수들을 컴퓨팅하는 데 함께 사용될 수 있다. 시뮬레이션은 다층 스택(205)의 패턴화된 층들 사이에서 및/또는 이들을 통하는 것뿐만 아니라, 입력 영역(210)으로부터 다층 스택(205)에, 그리고 출력 영역(225)을 통해 밖으로 커플링되는 EM 복사를 고려한다.

도 3a 내지 도 3d를 참조하여 더 상세하게 설명된 바와 같이, 패턴화된 층들은 실리콘, 실리콘 질화물, 실리콘 산화물, 또는 입력 신호의 적어도 일부를 송신하는 다른 SOI 호환 재료들과 같은 재료들의 상이한 조합들을 포함할 수 있다. 결과적으로, 각각의 패턴화된 층의 제작은 대응하는 제작 프로세스 시스템들에 의해 부과되는 상이한 세트들의 설계 규칙들에 의해 제약될 수 있다. 이와 같이 적용되는 제약 조건들은, 물리적 시뮬레이션에서 상이한 재료 속성들을 포함하고, 상이한 제작 제약 조건들을 적용하고, 그리고/또는 다층 스택(205)의 개개의 패턴화된 층들에 상이한 사이즈, 치수, 보이드 영역, 또는 솔리드 영역 제약 조건들을 적용함으로써 최적화에 영향을 미칠 수 있다. 예시적인 예에서, 상이한 재료들을 통합하는 상이한 패턴화된 층들은 개개의 재료 인터페이스 패턴들의 측벽 각도, 침식, 및/또는 팽창에 대해 상이한 한계들을 부과하는 상이한 제작 시스템 프로세스들에 의해 제약될 수 있다. 이들 차이들은 아래에서, 도 6을 참조하여 더 상세하게 설명된 바와 같이, 포토닉 디바이스 시뮬레이터의 하나 이상의 모듈에 의해 고려될 수 있다.

도 6은 본 개시내용의 실시예들에 따른, 예시적인 다층 포토닉 디바이스(200)의 설계를 생성하기 위한 예시적인 방법을 도시한다. 예시적인 방법(600)은 에스컬레이터들, 커플러들, 멀티플렉서들, 디멀티플렉서들, 모드-선택기들, 또는 이들의 조합들을 포함하되, 이에 제한되지 않는 본 명세서에 설명된 포토닉 집적 회로들의 컴포넌트들 중 임의의 하나를 생성하기 위한 하나의 가능한 역 설계 프로세스이다. 예시적인 방법(600)은 다수의 광학적으로 커플링되는 패턴화된 층들(306)을 포함하는 다층 스택(205)에 대한 설계들의 반복적 최적화를 위한 접근 방식으로서, 도 5의 시스템(500)에 의해 수행되는 역 설계 프로세스의 예라는 것이 이해된다. 손실 메트릭은 성능 손실 및 제작 손실을 포함하는 손실 함수로부터 컴퓨팅될 수 있다. 예시적인 방법(600)은, 머신에 의해 실행될 때, 머신으로 하여금, 다층 포토닉 디바이스의 설계를 생성하기 위한 동작들을 수행하게 할 적어도 하나의 머신 액세스 가능 저장 매체(예를 들어, 비일시적 메모리)에 저장되는 컴퓨터 판독 가능 명령어들로서 인코딩될 수 있다. 또한, 예시적인 방법(600)의 출력은 적외선 광학 신호를 포함하되, 이에 제한되지 않는 입력 전자기 신호에 하나 이상의 임의의 변환을 함께 적용하는 패턴화된 층들의 다층 스택을 포함하는 포토닉 디바이스를 포함할 수 있다.

예시적인 방법(600)의 일부로서 설명된 동작들 중 일부는 다층 포토닉 디바이스의 개별 패턴화된 층들에 대해 수행되는 것으로서 설명되는 반면, 다른 동작들은 탠덤 방식으로 다수의 패턴화된 층들에 대해 수행된다. 개별 패턴화된 층에 대해 동작이 설명되는 경우, 다층 포토닉 디바이스의 단일 패턴화된 층에 대해서만 보다는, 동시에 및/또는 병렬로 다수의 패턴화된 층들에 대해 동작이 수행될 수 있다는 것이 이해된다. 예시적인 방법(600)에서 프로세스 블록들의 일부 또는 전부가 나타나는 순서는 제한적인 것으로 간주되어서는 안 된다는 것이 추가로 이해된다. 오히려, 본 개시내용의 이점을 갖는 본 기술분야의 통상의 기술자는 프로세스 블록들 중 일부가 예시되지 않은 다양한 순서들로 또는 심지어 병렬로 실행될 수 있다는 것을 이해할 것이다. 도 5를 참조하여 더 상세하게 설명된 바와 같이, 예시적인 방법(600)을 참조하여 설명된 동작들 중 일부 또는 전부는 네트워크를 통한 분산 컴퓨팅 시스템 및/또는 개별 컴퓨팅 디바이스를 사용하여 수행될 수 있다.

블록(610)은 수신되었거나 다른 방식으로 획득된 포토닉 집적 회로 컴포넌트(예를 들어, 포토닉 디바이스)의 초기 디스크립션을 나타내도록 시뮬레이션된 환경을 구성하는 단계를 예시한다. 일부 실시예들에서, 포토닉 집적 회로 컴포넌트는 최적화 후에 하나 이상의 임의의 변환을 적용하도록(예를 들어, 층간 에스컬레이터 또는 도파관 커플러로서 수행하도록) 설계될 수 있다. 초기 디스크립션은 시뮬레이션된 환경 내에서 포토닉 집적 회로의 구조적 파라미터들을 기술할 수 있다. 시뮬레이션된 환경은 포토닉 디바이스의 구조적 파라미터들을 집합적으로 기술하는 복수의 복셀들을 포함할 수 있다. 복수의 복셀들 각각은 구조적 파라미터들을 기술하기 위한 구조적 값, 물리적 자극들(예를 들어, 하나 이상의 여기 소스)에 대한 필드 응답(예를 들어, 하나 이상의 직교 방향에서의 전기장 및 자기장)을 기술하기 위한 필드 값, 및 물리적 자극들을 기술하기 위한 소스 값과 연관된다. 초기 디스크립션이 수신되었거나, 준비되었거나, 생성되었거나, 또는 다른 방식으로 획득되었으면, 시뮬레이션된 환경이 구성된다(예를 들어, 복셀들의 수, 복셀들의 형상/배열, 및 복셀들의 구조적 값, 필드 값, 및/또는 소스 값에 대한 특정 값들이 초기 디스크립션에 기초하여 설정된다). 일부 실시예들에서, 초기 디스크립션은 구조적 파라미터들에 대한 값들이 초기(예를 들어, 제1) 설계에 대한 바이어스가 없도록 입력 및 출력 영역들 외부의 랜덤 값들 또는 널(null) 값들일 수 있는 물리적 디바이스의 제1 디스크립션일 수 있다. 초기 디스크립션 또는 입력 설계는 상대적인 용어일 수 있음이 이해된다. 따라서, 일부 실시예들에서, 초기 디스크립션은 시뮬레이션된 환경의 맥락 내에서 기술된 물리적 디바이스의 제1 디스크립션일 수 있다(예를 들어, 제1 동작 시뮬레이션을 수행하기 위한 제1 입력 설계).

그러나, 다른 실시예들에서, 용어 초기 디스크립션(initial description)은 (예를 들어, 동작 시뮬레이션을 수행하고, 어드조인트 시뮬레이션을 동작하고, 구조적 파라미터들을 업데이트하는) 특정 사이클의 초기 디스크립션을 의미할 수 있다. 이와 같이, 주어진 사이클의 초기 디스크립션 또는 설계는 (예를 들어, 이전 사이클로부터 생성된) 수정된 디스크립션 또는 설계에 대응할 수 있다. 일부 실시예들에서, 시뮬레이션된 환경은 다층 포토닉 디바이스의 하나 이상의 구조적 파라미터를 최적화하는 것의 일부로서 수정되거나 또는 다른 방식으로 변경될 수 있는 구조적 파라미터들을 갖는 복수의 복셀들의 부분을 포함하는 설계 영역(예를 들어, 메타구조화된 분산 영역들을 나타냄)을 포함한다. 이러한 방식으로, 다층 포토닉 디바이스들의 개별 패턴화된 층들의 구조적 파라미터들은 시뮬레이션된 환경의 재료 속성들(예를 들어, 비유전율(relative permittivity), 굴절률 등)에 기초한 물리적 디바이스의 기하학적 경계들 및/또는 재료 조성들과 연관된다.

일 실시예에서, 시뮬레이션된 환경은 하나 이상의 추가 설계 영역, 하나 이상의 제1 통신 영역 및 하나 이상의 제2 통신 영역과 광학적으로 커플링되는 설계 영역을 포함한다. 일부 실시예들에서, 도 2a 내지 도 4b를 참조하여 더 상세하게 설명된 바와 같이, 제1 통신 영역들은 입력 영역들 또는 입력 부분들에 대응할 수 있는 반면(예를 들어, 여기 소스가 입력 영역(210)을 통해 하나 이상의 패턴화된 층(215)에 커플링되는 경우), 제2 통신 영역들은 복수의 출력 영역들 또는 출력 부분들에 대응할 수 있다(예를 들어, 입력 신호에 의한 여기에 응답하여 생성된 출력 신호가 하나 이상의 패턴화된 층(215)을 통해 출력 영역(225)에 커플링되는 경우). 예를 들어, 다층 스택(205)은 제1 패턴화된 층(215-1) 상의 제1 통신 영역 및 제2 패턴화된 층(215-2) 상의 제2 통신 영역을 포함할 수 있다. 다른 예에서, 다층 스택(205)은 제1 패턴화된 층(215-1) 상의 다수의 제1 통신 영역들 및 제2 패턴화된 층(215-2) 상의 하나의 제2 통신 영역을 포함할 수 있으며, 여기서, 다층 포토닉 디바이스는 에스컬레이팅 멀티플렉서로서 기능하는 것이다.

블록(615)은 출력 신호를 형성하기 위해 하나 이상의 제1 통신 영역으로부터 제2 통신 영역들 중 하나 이상으로 별개의 파장을 각각 특징으로 하는 입력 신호(230)의 하나 이상의 채널을 매핑하는 단계를 보여준다. 별개의 파장 채널들은 포토닉 디바이스의 초기 디스크립션에 의해 제2 통신 영역들에 매핑될 수 있다. 예를 들어, 손실 함수는 포토닉 디바이스의 성능 메트릭을 입력 포트로부터 매핑된 채널들에 대한 개별 출력 영역들 또는 부분들로의 파워 트랜스미션과 연관시키는 명령어들의 일부로서 인코딩될 수 있다. 디바이스 전반에 걸친 파워 손실은 다층 스택(205) 및 구성 메타구조화된 분산 영역들(220)의 설계를 수정하는 데 사용되는 성능 손실 함수의 적어도 일부를 형성할 수 있다. 이러한 방식으로, 도 2a 내지 도 2i에서 변환들의 측면에서 기술된 설계들이 물리적인 용어들로 정의될 수 있으며, 변환들을 적용하는 구조들을 최적화하는 데 사용될 수 있다.

블록(620)은 성능 메트릭을 결정하기 위해 하나 이상의 여기 소스에 응답하여 동작하는 시뮬레이션된 환경 내에서 포토닉 집적 회로의 동작 시뮬레이션을 수행하는 단계를 예시한다. 보다 구체적으로, 포토닉 디바이스의 필드 응답이 여기 소스로 인해 어떻게 변화하는지를 결정하기 위해 포토닉 집적 회로의 필드 응답이 복수의 시간 단계들에 걸쳐 증분적으로 업데이트되는 전자기 시뮬레이션이 수행된다. 복수의 복셀들의 필드 값들은 여기 소스에 응답하여 그리고, 적어도 부분적으로, 집적 포토닉 회로의 구조적 파라미터들에 기초하여 업데이트된다. 추가적으로, 특정 시간 단계에서의 각각의 업데이트 동작은 또한, 적어도 부분적으로, 이전(예를 들어, 직전) 시간 단계에 기초할 수 있다.

이와 같이, 동작 시뮬레이션은 다층 포토닉 디바이스(200)의 구성 층들과 전자기 여기 소스(예를 들어, 입력 신호(230)) 사이의 상호 작용을 시뮬레이션하여 (예를 들어, 출력 영역들 또는 출력 부분들 중 하나 이상에서) 포토닉 디바이스의 시뮬레이션된 출력을 결정한다. 상호 작용은 교란(perturbation), 재송신(retransmission), 감쇠, 분산, 굴절, 반사, 회절, 흡수, 산란, 증폭, 또는 풀-웨이브 시뮬레이션의 일부를 형성하는 상호 작용 중 하나 이상에 해당할 수 있다. 이러한 방식으로, 입력 신호(230)에 대한 각각의 패턴화된 층(215)의 효과가 입력 신호(230)와 각각의 메타구조화된 분산 영역의 시뮬레이션된 구조 사이의 상호 작용들의 측면에서 시뮬레이션될 수 있다. 동작 시뮬레이션은 시뮬레이션된 설계 환경의 필드 응답이 반복적인, 그래디언트-기반 최적화 기법의 일부로서 복수의 시간 단계들에 걸쳐(예를 들어, 미리-결정된 단계 사이즈를 갖는 초기부터 최종 시간 단계까지) 여기 소스에 응답하여 어떻게 변화하는지를 시뮬레이션한다.

일부 실시예들에서, 시뮬레이션된 출력은 포토닉 디바이스의 하나 이상의 성능 메트릭을 결정하는 데 사용될 수 있다. 예를 들어, 여기 소스는 동작 시뮬레이션을 수행할 때 하나 이상의 제1 통신 영역에서 발생되거나 또는 이에 근접하게 배치될 수 있다. 동작 시뮬레이션 동안, 하나 이상의 제2 통신 영역에서의 필드 응답은 포토닉 디바이스의 시뮬레이션된 파워 트랜스미션을 결정하는 데 사용될 수 있다. 파워 메트릭은 멀티채널 신호들에 대해 채널 특정적일 수 있거나 또는 다수의 채널들을 기술할 수 있다. 이와 같이, 동작 시뮬레이션은 블록(615)에서 정의된 바와 같이 제1 통신 영역(들)으로부터, 다수의 설계 영역들을 통해, 그리고 제2 통신 영역(들)으로의 여기 소스의 시뮬레이션된 파워 트랜스미션을 결정하는 것을 포함하는 성능 메트릭을 결정하는 데 사용될 수 있다.

일부 실시예들에서, 여기 소스는 포토닉 집적 회로에 대한 별개의 파장 채널들 각각과 연관된 성능 메트릭(즉, 시뮬레이션된 파워 트랜스미션)을 결정하기 위해 복수의 출력 포트들 모두의 스펙트럼을 커버할 수 있다(예를 들어, 여기 소스는 적어도 복수의 채널들 각각에 대한 대역통과 영역들 및 대응하는 저지대역(stopband) 영역들의 적어도 일부들에 대한 타겟화된 주파수 범위들에 걸쳐 있다(span)). 일부 실시예들에서, 복수의 채널들 중 주어진 채널의 통과대역에 걸쳐 있는 하나 이상의 주파수가 설계를 최적화하기 위해 랜덤으로 선택된다(예를 들어, 타겟 사양들을 충족하는 통과대역의 리플을 포함하는 각각의 통과대역의 전체 폭을 가지면서 배치 그래디언트 하강법(batch gradient descent)). 동일하거나 다른 실시예들에서, 복수의 채널들 각각은 상이한 중심 파장들을 갖는 공통 대역폭을 갖는다.

블록(625)은 성능 메트릭과 연관된 성능 손실 및 최소 피처 사이즈와 연관된 제작 손실에 기초하여 손실 메트릭을 결정하는 단계를 보여준다. 일부 실시예들에서, 손실 메트릭은 입력 값들로서 성능 손실 및 제작 손실 모두를 포함하는 손실 함수를 통해 결정된다. 성능 손실은 포토닉 집적 회로의 성능 메트릭과 타겟 성능 메트릭 사이의 차이에 대응할 수 있다. 일부 실시예들에서, 역 설계 프로세스에 의해 생성된 설계의 제작 가능성을 촉진하기 위해 시뮬레이션된 환경의 설계 영역에 대한 최소 피처 사이즈가 제공될 수 있다. 제작 손실은, 적어도 부분적으로, 설계 영역의 최소 피처 사이즈 및 구조적 파라미터들에 기초한다. 보다 구체적으로, 제작 손실은 설계 영역이 최소 피처 사이즈보다 작은 직경을 갖는 구조적 요소들을 갖지 않도록 설계에 대한 최소 피처 사이즈를 시행한다. 이는 이 시스템이 특정 제작 가능성 및/또는 수율 요구 사항들을 충족하는 설계들을 제공하는 데 도움이 된다. 일부 실시예들에서, 제작 손실은 또한 설계의 이진화를 시행하는 데 도움이 된다(즉, 제1 재료와 제2 재료를 함께 혼합하여 제3 재료를 형성하는 대신, 설계는 불균질 배열(inhomogeneous arrangement)을 갖는 제1 재료 및 제2 재료의 영역들을 포함한다). 동일하거나 다른 실시예들에서, 최소 피처 사이즈는 최소 피처 형상을 포함할 수 있다.

도 2a 내지 도 3d를 참조하여 더 상세하게 설명된 바와 같이, 다층 스택(205)은 상이한 패턴화된 층들(215)에 상이한 재료들을 포함할 수 있으므로, 예시적인 방법(600)의 목적들을 위해 개개의 설계 영역에 의해 나타내어지는 각각의 패턴화된 층은 상이한 제작 손실 함수에 의해 기술될 수 있다. 예를 들어, 피처 사이즈, 측벽 각도, 침식 및/또는 팽창에 부과되는 제약 조건들은 재료 특정적일 수 있다. 이러한 방식으로, 예시적인 방법(500)의 반복에 대한 손실 값들을 컴퓨팅하는 것은 다층 스택(205)의 각각의 구성 패턴화된 층에 대한 별도의 계산들을 포함할 수 있다.

일부 실시예들에서, 역 설계 프로세스에 의해 생성된 설계는 설계 영역들 내에 구조화될 재료들 중 적어도 하나를 최적화한다. 이와 같이 획득된 구조들은 도 4a 내지 도 4b를 참조하여 더 상세하게 설명된 바와 같이 재료 인터페이스 패턴에서 피처 형상 및 치수에 의해 개략적으로 재현될 수 있다. 예를 들어, 제1 패턴화된 층(215-1)에 대응하는 설계 영역 내의 제1 재료 및/또는 제2 재료의 형상 및 배열은 제작 시스템에 의해 부과되는 피처 사이즈 및 형상 제약 조건들에 대응하는 형상들 및 유닛 치수들을 사용하여 시각화될 수 있다. 피처 형상은 원형, 정사각형, 육각형, 팔각형, 또는 임의의 다른 형상을 포함할 수 있지만, 이에 제한되지 않는다. 일부 실시예들에서, 피처 형상은 회전되고, 뒤집히고(flipped), 그리고/또는 다른 피처 형상의 부분과 중첩될 수 있는 단일 형상이다. 예를 들어, 피처 형상이 팔각형인 경우, 각각이 피처 형상에 대응하는 2개의 중첩되는 팔각형이 부분적으로 서로 중첩되어 상이한 형상을 생성할 수 있다. 다른 실시예들에서, 피처 형상은 중첩되지 않는 타일일 수 있으므로, 메타구조화된 패턴은 피처 형상의 다수의 인접한 유닛들에 의해 형성될 수 있다. 일부 실시예들에서, 피처 형상의 미리 결정된 폭은 20nm 내지 200nm일 수 있다. 예를 들어, 피처 형상의 미리 결정된 폭은 100nm, 140nm, 180nm 등일 수 있다. 일부 실시예들에서, 피처 형상 및 피처 형상의 미리 결정된 폭은 시뮬레이션되는 개개의 패턴화된 층(215)의 피처 사이즈 제약 요건에 대응한다. 예를 들어, 도 4a의 메타구조화된 분산 영역(330)의 제1 재료(예를 들어, 백색 영역들)는 100nm의 폭을 갖는 팔각형에 의해 개략적으로 재현될 수 있다.

일부 실시예들에서, 제작 손실은 최소 피처 사이즈와 동일한 폭을 갖는 컨볼루션 커널(convolution kernel)(예를 들어, 원형, 정사각형, 팔각형 등)을 생성함으로써 결정된다. 그런 다음, 컨볼루션 커널은 설계 영역을 넘어 연장되지 않고 설계 영역 내의 컨볼루션 커널에 맞는 설계 영역 내의 복셀 위치들(즉, 개별 복셀들)을 결정하기 위해 시뮬레이션된 환경의 설계 영역을 통해 시프트된다. 그런 다음, 컨볼루션 커널은 제1 제작 값들을 결정하기 위해 복셀 위치들과 연관된 구조적 파라미터들을 사용하여 복셀 위치들 각각에서 컨볼빙된다(convolved). 그런 다음, 구조적 파라미터들이 반전(invert)되고, 컨볼루션 커널은 제2 제작 값들을 결정하기 위해 반전된 구조적 파라미터들을 사용하여 복셀 위치들 각각에서 다시 컨볼빙된다. 제1 및 제2 제작 값들은 설계 영역에 대한 제작 손실을 결정하기 위해 후속하여 결합된다. 제작 손실을 결정하는 이 프로세스는 (즉, 최소 피처 사이즈의 절반의 역수와 같은) 임계 사이즈보다 작은 곡률 반경을 갖는 설계 영역의 구조적 요소들을 다루고 해결할 수 있다.

블록(630)은 손실 메트릭에 대한 구조적 파라미터들의 변화들의 영향(즉, 구조적 그래디언트)을 결정하기 위해 시뮬레이션된 환경을 통해 손실 함수를 통해 손실 메트릭을 역전파하는 단계를 예시한다. 손실 메트릭은 어드조인트 또는 가상 소스로서 처리되며, 포토닉 디바이스의 구조적 그래디언트를 결정하기 위해 역방향 시뮬레이션에서 최종 시간 단계로부터 이전 시간 단계들로 증분적으로 역전파된다.

블록(635)은 손실 메트릭을 조정하기 위해 구조적 파라미터들을 업데이트함으로써 포토닉 디바이스의 설계를 개정하는 단계(예를 들어, 개정된 디스크립션을 생성함)를 보여준다. 일부 실시예들에서, 손실 메트릭에 대해 조정하면 손실 메트릭을 감소시킬 수 있다. 그러나, 다른 실시예들에서, 손실 메트릭은 손실 메트릭을 반드시 감소시키지는 않는 방식으로 조정되거나 다른 방식으로 보상될 수 있다. 일 실시예에서, 손실 메트릭을 조정하는 것은 디바이스 제작 가능성 및 타겟화된 성능 메트릭들을 또한 유지하면서 궁극적으로 증가된 성능을 가져올 설계들을 획득하기 위해 파라미터화 공간 내에서 일반적인 방향을 제공하면서 제작 가능성을 유지할 수 있다. 일부 실시예들에서, 개정된 디스크립션은 그래디언트 하강법 알고리즘(gradient descent algorithm), Markov Chain, Monte Carlo 알고리즘, 또는 기타 최적화 기법들을 통해 동작 및 어드조인트 시뮬레이션들의 사이클 후에 최적화 스킴을 활용함으로써 생성된다. 포토닉 집적 회로를 시뮬레이션하고, 손실 메트릭을 결정하고, 손실 메트릭을 역전파하고, 손실 메트릭을 조정하기 위해 구조적 파라미터들을 업데이트하는 반복적 사이클들은 제작 손실로 인한 제작 가능성 및 이진화도 또한 고려하면서 성능 메트릭과 타겟 성능 메트릭 사이의 차이가 임계 범위 내에 있도록 손실 메트릭이 실질적으로 수렴할 때까지 연속적으로 수행될 수 있다. 일부 실시예들에서, "수렴한다(converges)"는 용어는 단순히 차이가 임계 범위 내에 및/또는 일부 임계값 아래에 있음을 나타낼 수 있다.

결정 블록(640)은 성능 메트릭과 타겟 성능 메트릭 사이의 차이가 임계 범위 내에 있도록 손실 메트릭이 실질적으로 수렴하는지를 결정하는 단계를 예시한다. 복수의 별개의 파장 채널들로부터 선택된 여기 소스를 사용하여 포토닉 집적 회로를 시뮬레이션하고, 손실 메트릭을 역전파하고, 손실 메트릭을 감소시키기 위해 구조적 파라미터들을 업데이트함으로써 설계를 개정하는 반복적 사이클들은 성능 메트릭과 타겟 성능 메트릭 사이의 차이가 임계 범위 내에 있도록 손실 메트릭이 실질적으로 수렴할 때까지. 일부 실시예들에서, 집적 포토닉 회로의 설계 영역의 구조적 파라미터들은 포토닉 집적 회로의 설계 영역으로 하여금 블록(615)의 매핑에 기초하여 출력 신호를 생성하는 것의 일부로서 입력 신호에 임의의 변환을 적용하게 하는 사이클들을 수행할 때 개정된다. 다층 스택(205)의 다수의 상호 작용 층들에 의해 적용되는 예시적인 변환들은 도 2a 내지 도 2i를 참조하여 더 상세하게 설명된다.

블록(645)은 구성 패턴화된 층들 각각에 대한 구조적 파라미터들이 수정된 포토닉 디바이스의 최적화된 설계를 출력하는 단계를 예시한다. 최적화된 설계는, 출력 신호를 생성하기 위해 입력 신호에 임의의 변환을 적용하는 것과 관련하여 포토닉 디바이스의 최상의 가능한 물리적 성능을 기술하는 것보다는, 성능 메트릭과 타겟 성능 메트릭 사이의 차이가 임계 범위 내에 있으면서 또한 CMOS 및/또는 SOI 제작 시스템들에 의해 부과되는 제조 가능성 제약 조건들을 충족하는 설계를 기술하는 것으로 이해된다.

위에서 설명된 프로세스들은 컴퓨터 소프트웨어 및 하드웨어의 측면에서 설명되었다. 설명된 기법들은, 머신에 의해 실행될 때, 머신으로 하여금, 설명된 동작들을 수행하게 할 유형의(tangible) 또는 비일시적 머신(예를 들어, 컴퓨터) 판독 가능 저장 매체 내에 구현된 머신 실행 가능 명령어들을 구성할 수 있다. 추가적으로, 프로세스들은 애플리케이션 특정 집적 회로(application specific integrated circuit)("ASIC") 등과 같은 하드웨어 내에 구현될 수 있다.

유형의 머신 판독 가능 저장 매체는 머신(예를 들어, 컴퓨터, 네트워크 디바이스, 퍼스널 디지털 어시스턴트, 제조 툴, 하나 이상의 프로세서의 세트를 갖는 임의의 디바이스 등)에 의해 액세스 가능한 비일시적 형태로 정보를 제공(즉, 저장)하는 임의의 메커니즘을 포함한다. 예를 들어, 머신 판독 가능 저장 매체는 기록 가능한/비-기록 가능한 매체들(예를 들어, 판독 전용 메모리(read only memory)(ROM), 랜덤 액세스 메모리(random access memory)(RAM), 자기 디스크 저장 매체들, 광학 저장 매체들, 플래시 메모리 디바이스들 등)을 포함한다.

요약서에 설명된 것을 포함하여 본 발명의 예시된 실시예들에 대한 위의 설명은 본 발명을 개시된 정확한 형태들로 제한하거나 총망라하도록 의도되지 않는다. 본 발명의 특정 실시예들 및 이에 대한 예들은 예시적인 목적들을 위해 본 명세서에 설명되어 있지만, 관련 분야의 통상의 기술자가 인식할 바와 같이, 본 발명의 범위 내에서 다양한 수정들이 가능하다.

상기 상세한 설명에 비추어 본 발명에 이들 수정들이 이루어질 수 있다. 다음의 청구범위에 사용된 용어들은 본 명세서에 개시된 특정 실시예들로 본 발명을 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 범위는 확립된 청구항 해석 원칙들에 따라 해석되어야 하는 다음의 청구범위에 의해 전체적으로 결정되어야 한다.

Claims

다층 포토닉 디바이스로서,
입력 신호를 수신하도록 구성되는 입력 영역;
상기 입력 영역과 광학적으로 커플링되어 상기 입력 신호를 수신하기 위한 다층 스택 - 상기 다층 스택은:
상기 다층 스택의 제1 패턴화된 층에 배치된 제1 메타구조화된 분산 영역(metastructured dispersive region); 및
상기 다층 스택의 제2 패턴화된 층에 배치되고 상기 제1 메타구조화된 분산 영역과 광학적으로 커플링되는 제2 메타구조화된 분산 영역
을 포함하고,
상기 제1 메타구조화된 분산 영역과 상기 제2 메타구조화된 분산 영역은 상기 입력 신호에 응답하여 출력 신호를 생성하도록 상기 다층 스택을 함께 구조화함 -; 및
상기 다층 스택과 광학적으로 커플링되어 상기 출력 신호를 출력하기 위한 출력 영역
을 포함하는, 다층 포토닉 디바이스.
제1항에 있어서,
상기 제1 메타구조화된 분산 영역은 제1 재료 인터페이스 패턴을 함께 정의하는 제1 복수의 피처들을 포함하며, 상기 제1 복수의 피처들에 포함된 제1 피처는 제1 재료로 형성되고 제2 재료에 의해 둘러싸이고, 상기 제1 복수의 피처들에 포함된 제2 피처는 상기 제2 재료로 형성되고 상기 제1 재료에 의해 둘러싸이고;
상기 제2 메타구조화된 분산 영역은 상기 제2 재료 인터페이스 패턴을 함께 정의하는 제2 복수의 피처들을 포함하며, 상기 제2 복수의 피처들에 포함된 제3 피처는 상기 제1 재료로 형성되고 제3 재료에 의해 둘러싸이고, 상기 제2 복수의 피처들에 포함된 제4 피처는 상기 제3 재료로 형성되고 상기 제1 재료에 의해 둘러싸이는, 다층 포토닉 디바이스.
제2항에 있어서, 상기 제1 재료는 실리콘 산화물이고, 상기 제2 재료는 실리콘이고, 상기 제3 재료는 실리콘 질화물인, 다층 포토닉 디바이스.
제2항에 있어서, 상기 제1 복수의 피처들은 상기 제1 메타구조화된 분산 영역에 불규칙하고 불균일하게 분포되고, 상기 제2 복수의 피처들은 상기 제2 메타구조화된 분산 영역에 불규칙하고 불균일하게 분포되는, 다층 포토닉 디바이스.
제1항에 있어서, 상기 제1 패턴화된 층은 측방향 평면에서 동일한 공간에 걸쳐 있는 복수의 메타구조화된 분산 영역들을 포함하는, 다층 포토닉 디바이스.
제1항에 있어서, 상기 다층 스택은 상기 제1 메타구조화된 분산 영역과 상기 제2 메타구조화된 분산 영역 사이에 배치된 에칭-정지층을 더 포함하는, 다층 포토닉 디바이스.
제1항에 있어서,
상기 제1 메타구조화된 분산 영역은 상기 입력 영역과 광학적으로 커플링되어 제1 방향으로 전파되는 입력 신호를 수신하고;
상기 제1 메타구조화된 분산 영역은 상기 입력 신호에 응답하여 제2 방향으로 전파되는 스루풋 신호를 생성하도록 구조화되고;
상기 제2 메타구조화된 분산 영역은 상기 제1 메타구조화된 분산 영역과 광학적으로 커플링되어 상기 제2 방향으로 전파되는 스루풋 신호를 수신하고;
상기 제2 메타구조화된 분산 영역은 상기 스루풋 신호에 응답하여 제3 방향으로 전파되는 출력 신호를 생성하도록 구조화되는, 다층 포토닉 디바이스.
제7항에 있어서, 상기 제3 방향은 상기 제1 방향과 정렬되는, 다층 포토닉 디바이스.
제7항에 있어서,
상기 입력 신호는 제1 입력 신호이고, 상기 입력 영역은 제1 입력 영역이고;
상기 다층 포토닉 디바이스는 제2 입력 신호를 수신하도록 구성되는 제2 입력 영역을 더 포함하고, 상기 제1 입력 신호 및 상기 제2 입력 신호는 별개의 파장 채널들을 포함하고;
상기 제1 메타구조화된 분산 영역은 상기 제1 입력 영역과 광학적으로 커플링되어 상기 제1 입력 신호를 수신하고, 상기 제2 입력 영역과 광학적으로 커플링되어 상기 제2 입력 신호를 수신하는, 다층 포토닉 디바이스.
제9항에 있어서, 상기 제1 메타구조화된 분산 영역은 상기 제1 입력 신호와 상기 제2 입력 신호를 멀티플렉싱하여 상기 스루풋 신호를 생성하도록 구조화되는, 다층 포토닉 디바이스.
제9항에 있어서,
상기 스루풋 신호는 제1 스루풋 신호이고;
상기 제1 메타구조화된 분산 영역은 상기 제2 입력 신호에 응답하여 제2 스루풋 신호를 생성하도록 추가로 구조화되고, 상기 제1 스루풋 신호는 상기 제2 스루풋 신호와 상이하고;
상기 제2 메타구조화된 분산 영역은 상기 제1 스루풋 신호와 상기 제2 스루풋 신호를 멀티플렉싱하여 상기 출력 신호를 생성하도록 구조화되는, 다층 포토닉 디바이스.
제1항에 있어서,
상기 출력 영역은 제1 출력 부분 및 제2 출력 부분을 포함하고;
상기 제1 출력 부분은 상기 제2 출력 부분 및 상기 입력 영역보다 넓고;
상기 제1 메타구조화된 분산 영역은 상기 제1 출력 부분과 광학적으로 커플링되고;
상기 제2 메타구조화된 분산 영역은 상기 제2 출력 부분과 광학적으로 커플링되는, 다층 포토닉 디바이스.
제12항에 있어서,
상기 입력 영역은 리지 도파관과 광학적으로 커플링되고;
상기 제1 출력 부분은 리브 도파관의 깊은-에칭 부분(deep-etch portion)과 광학적으로 커플링되고;
상기 제2 출력 부분은 상기 리브 도파관의 얕은-에칭 부분(shallow-etch portion)과 광학적으로 커플링되는, 다층 포토닉 디바이스.
제12항에 있어서,
상기 입력 신호는 제1 입력 신호이고, 상기 입력 영역은 제1 입력 영역이고;
상기 다층 포토닉 디바이스는 제2 입력 신호를 수신하도록 구성되는 제2 입력 영역을 더 포함하고, 상기 제1 입력 신호 및 상기 제2 입력 신호는 별개의 파장 채널들을 포함하고;
상기 다층 스택은 상기 제2 입력 영역과 광학적으로 커플링되어 상기 제2 입력 신호를 수신하고;
상기 다층 스택은 상기 제1 입력 신호와 상기 제2 입력 신호를 멀티플렉싱하여 상기 출력 신호를 생성하도록 구조화되는, 다층 포토닉 디바이스.
다층 포토닉 디바이스의 층들 사이에서 전자기 복사를 전도하는 방법으로서,
상기 다층 포토닉 디바이스의 입력 영역에서 입력 신호를 수신하는 단계;
상기 입력 신호를 상기 다층 포토닉 디바이스의 다층 스택에 커플링하는 단계 - 상기 다층 스택은:
상기 다층 스택의 제1 패턴화된 층에 배치된 제1 메타구조화된 분산 영역; 및
상기 다층 스택의 제2 패턴화된 층에 배치되고 상기 제1 메타구조화된 분산 영역과 광학적으로 커플링되는 제2 메타구조화된 분산 영역
을 포함하고,
상기 제1 메타구조화된 분산 영역과 상기 제2 메타구조화된 분산 영역은 상기 입력 신호에 응답하여 출력 신호를 생성하도록 상기 다층 스택을 함께 구조화함 -; 및
상기 출력 신호를 생성하는 단계; 및
상기 출력 신호를 상기 다층 포토닉 디바이스의 출력 영역에 커플링하는 단계 - 상기 출력 영역은 상기 다층 스택과 광학적으로 커플링되어 상기 출력 신호를 수신함 -
를 포함하는, 방법.
제15항에 있어서,
상기 제1 메타구조화된 분산 영역은 제1 재료 인터페이스 패턴을 함께 정의하는 제1 복수의 피처들을 포함하며, 상기 제1 복수의 피처들에 포함된 제1 피처는 제1 재료로 형성되고 제2 재료에 의해 둘러싸이고, 상기 제1 복수의 피처들에 포함된 제2 피처는 상기 제2 재료로 형성되고 상기 제1 재료에 의해 둘러싸이고;
상기 제2 메타구조화된 분산 영역은 상기 제2 재료 인터페이스 패턴을 함께 정의하는 제2 복수의 피처들을 포함하며, 상기 제2 복수의 피처들에 포함된 제3 피처는 상기 제1 재료로 형성되고 제3 재료에 의해 둘러싸이고, 상기 제2 복수의 피처들에 포함된 제4 피처는 상기 제3 재료로 형성되고 상기 제1 재료에 의해 둘러싸이는, 방법.
제15항에 있어서, 상기 제2 패턴화된 층은 상기 제1 패턴화된 층 위에 놓이는, 방법.
제15항에 있어서, 상기 입력 신호를 상기 다층 스택에 커플링하는 단계는 상기 입력 신호를 상기 제1 패턴화된 층에 커플링하는 단계를 포함하고, 상기 출력 신호를 생성하는 단계는:
상기 제1 메타구조화된 분산 영역을 사용하여 스루풋 신호를 생성하는 단계;
상기 스루풋 신호를 상기 제1 메타구조화된 분산 영역으로부터 상기 제2 메타구조화된 분산 영역으로 커플링하는 단계; 및
상기 제2 메타구조화된 분산 영역을 사용하여 상기 출력 신호를 생성하는 단계
를 포함하는, 방법.
제15항에 있어서,
상기 출력 영역은 제1 출력 부분 및 제2 출력 부분을 포함하고;
상기 제1 출력 부분은 상기 제2 출력 부분 및 상기 입력 영역보다 넓고;
상기 입력 신호를 상기 다층 스택에 커플링하는 단계는 상기 입력 신호를 상기 제1 패턴화된 층 및 상기 제2 패턴화된 층에 커플링하는 단계를 포함하고;
상기 출력 신호를 상기 출력 영역에 커플링하는 단계는:
상기 출력 신호의 제1 신호 부분을 상기 제1 패턴화된 층으로부터 상기 제1 출력 부분에 커플링하는 단계; 및
상기 출력 신호의 제2 신호 부분을 상기 제2 패턴화된 층으로부터 상기 제2 출력 부분에 커플링하는 단계
를 포함하는, 방법.
제19항에 있어서, 상기 입력 신호 및 출력 신호는 단일 광학 모드를 특징으로 하는, 방법.