KR20240091359A - 표시 장치 및 이의 제조 방법 - Google Patents

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김경호
장혜원
최진우
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 영상 표시를 위한 각각의 광을 방출하는 복수의 발광 영역이 배열된 표시 영역을 포함하는 기판, 상기 기판 상에 배치되고 상기 복수의 발광 영역에 각각 대응하는 복수의 발광부, 및 상기 기판 상에 배치되고 상기 복수의 발광 영역 간의 경계인 비발광 영역에 대응하며 적어도 일 방향에서 가변하는 너비로 이루어지는 격벽부를 포함한다. 상기 격벽부는 상기 비발광 영역에 대응하는 판부, 및 상기 판부의 적어도 일부로부터 상기 복수의 발광 영역 각각으로 돌출되고 상기 판부보다 큰 너비로 이루어지는 기둥부를 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용될 수 있는 평판형태로 마련될 수 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 장치(Light Emitting Display) 등과 같은 평판형의 표시 장치일 수 있다.
발광 표시 장치는 광을 방출하는 발광소자에 따라, 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함하는 초소형 발광 다이오드 표시 장치 등으로 구분될 수 있다.
표시 장치는 영상 표시를 위한 각각의 광을 방출하는 복수의 발광 영역에 각각 대응하는 복수의 발광부, 및 복수의 발광부 주변을 둘러싸는 격벽부를 포함할 수 있다. 그런데, 격벽부가 큰 너비로 이루어질수록, 발광부의 너비가 감소되므로, 휘도가 저하될 수 있다. 반면, 격벽부가 작은 너비로 이루어질수록, 격벽의 변형이 용이해지므로, 표시 품질, 수명 및 수율 등이 저하될 수 있다.
이에 따라, 본 발명이 해결하고자 하는 과제는 격벽부로 인한 휘도 저하를 저감하면서도 격벽부의 용이한 변형을 방지할 수 있는 표시 장치를 제공하는 것이다.
한편, 표시 장치는 복수의 발광 영역 각각에 대응한 화소 전극 상에 배치되는 적어도 하나의 발광소자를 포함할 수 있다. 그런데, 정렬불량으로 인해 발광소자가 화소 전극의 중앙 일부 상에 배치되는 것이 아니라, 화소 전극의 가장자리 일부 상에 배치될 수 있다. 즉, 정렬불량의 발광소자는 화소 전극에 의해 전체적으로 지지되지 않을 수 있다. 이 경우, 발광소자 상에 배치되는 공통 전극이 평평하게 배치되기 어려우므로, 단선 또는 국소적인 저항 증가 등의 불량이 발생될 수 있다.
이에 따라, 본 발명이 해결하고자 하는 다른 과제는 정렬불량의 발광소자로 인한 공통 전극의 불량을 방지할 수 있는 표시 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 영상 표시를 위한 각각의 광을 방출하는 복수의 발광 영역이 배열된 표시 영역을 포함하는 기판, 상기 기판 상에 배치되고 상기 복수의 발광 영역에 각각 대응하는 복수의 발광부, 및 상기 기판 상에 배치되고 상기 복수의 발광 영역 간의 경계인 비발광 영역에 대응하며 적어도 일 방향에서 가변하는 너비로 이루어지는 격벽부를 포함한다. 상기 격벽부는 상기 비발광 영역에 대응하는 판부, 및 상기 판부의 적어도 일부로부터 상기 복수의 발광 영역 각각으로 돌출되고 상기 판부보다 큰 너비로 이루어지는 기둥부를 포함한다.
상기 복수의 발광부 각각은 상기 기판 상에 배치되는 발광소자, 및 상기 기판 상에 배치되며 상기 발광소자를 덮고 상기 발광소자로부터 방출된 광의 특성을 조절하는 광조절층을 포함할 수 있다. 상기 복수의 발광부 각각은 상기 광조절층에 대응되고 광을 방출하는 광방출면과, 상기 광방출면에 반대되는 배면을 가질 수 있다. 상기 복수의 발광부 각각의 상기 배면은 적어도 하나의 모서리 또는 적어도 일변이 상기 격벽부에 대응되는 형태로 이루어질 수 있다.
상기 복수의 발광부 중 어느 하나의 양측에 대응한 기둥부들 간의 최소 간격은 상기 발광소자의 너비보다 클 수 있다.
상기 기둥부의 높이는 상기 판부의 높이와 동일하고, 상기 복수의 발광부 각각의 상기 광방출면은 적어도 하나의 모서리 또는 적어도 일변이 상기 기둥부에 대응되는 형태로 이루어질 수 있다.
상기 기둥부는 이웃한 네 개의 발광부의 모서리들에 대응되고, 상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 기둥부에 의해 각 모서리가 변형된 사각형 형태로 이루어질 수 있다.
상기 기둥부는 일 방향에서 이웃한 두 개의 발광부의 모서리들에 대응되고, 상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 일 방향으로 연장되는 일변의 양단에 대응한 모서리들이 상기 기둥부에 의해 변형된 사각형 형태로 이루어질 수 있다.
상기 기둥부는 일 방향에서 이웃한 두 개의 발광부의 모서리들, 및 상기 이웃한 두 개의 발광부의 모서리들과 다른 일 방향에서 이웃한 한 개의 발광부의 일변의 일부에 대응되고, 상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 일 방향으로 연장되는 일변의 양단에 대응한 모서리들과 상기 일 방향으로 연장되는 다른 일변의 일부가 상기 기둥부에 의해 변형된 사각형 형태로 이루어질 수 있다.
상기 기둥부는 이웃한 두 개의 발광부 사이에 배치되며, 상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 발광부의 중앙을 향해 볼록한 곡선 형태의 변들이 조합된 형태로 이루어질 수 있다.
2n개의 상기 기둥부(여기서, n은 1 이상의 자연수)가 이웃한 두 개의 발광부 사이에 나란하게 배치될 수 있다. 상기 2n개의 기둥부는 상기 이웃한 두 개의 발광부 중 어느 하나를 향해 볼록한 단면 형태를 갖는 제1 기둥부와, 상기 이웃한 두 개의 발광부 중 다른 나머지 하나를 향해 볼록한 단면 형태를 갖는 제2 기둥부를 포함하고, 상기 제1 기둥부와 상기 제2 기둥부는 상기 이웃한 두 개의 발광부 사이에서 번갈아 배치되며, 이웃한 제1 기둥부와 제2 기둥부는 상호 점대칭할 수 있다.
상기 판부는 이웃한 네 개의 발광 영역의 모서리들, 및 상기 제1 기둥부와 상기 제2 기둥부 사이에 대응되고, 상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 제1 기둥부에 의해 변형된 일변과, 상기 일변에 마주하고 상기 제2 기둥부에 의해 변형된 다른 일변을 포함하는 사각형 형태로 이루어질 수 있다.
상기 기둥부의 높이는 상기 판부의 높이보다 작고, 상기 복수의 발광부 각각의 상기 배면은 상기 기둥부로 둘러싸이며, 상기 복수의 발광부 각각의 상기 광방출면은 상기 판부로 둘러싸이고 상기 배면보다 큰 너비로 이루어질 수 있다.
상기 기둥부의 높이는 상기 발광소자의 광 방사 높이보다 작고, 상기 광 방사 높이는 상기 발광소자의 광이 방사되는 각도에 대응할 수 있다.
상기 기둥부는 소정 너비로 이루어질 수 있다.
상기 기둥부는 상기 발광소자에 마주하는 경사면을 포함하며, 상기 판부에 인접할수록 점차 작아지는 너비로 이루어질 수 있다.
상기 기둥부는 상기 발광소자에 마주하는 곡면을 포함하며, 상기 판부에 인접할수록 점차 작아지는 너비로 이루어질 수 있다.
상기 격벽부는 상기 기둥부와 상기 판부 사이에 배치되는 완충부를 더 포함하고, 상기 완충부는 상기 기둥부보다 작고 상기 판부보다 큰 너비로 이루어질 수 있다.
상기 기둥부의 높이는 상기 판부의 높이보다 작고, 상기 복수의 발광부 각각의 상기 배면은 상기 판부 및 상기 기둥부로 둘러싸이며, 상기 복수의 발광부 각각의 상기 광방출면은 상기 판부로 둘러싸이고 상기 배면보다 큰 너비로 이루어질 수 있다.
상기 기둥부는 이웃한 네 개의 발광부의 모서리들에 대응되고, 상기 복수의 발광부 각각의 상기 배면은 상기 기둥부에 의해 각 모서리가 변형된 사각형 형태로 이루어질 수 있다.
상기 기판 상에 배치되고 상기 복수의 발광 영역 각각에 대응하는 화소 전극, 상기 화소 전극과 상기 발광소자 사이에 배치되는 화소 연결 전극, 상기 기판 상에 배치되고 상기 비발광 영역에 대응하는 공통 연결 전극, 상기 공통 연결 전극과 상기 격벽부 사이에 배치되는 평탄화층, 상기 화소 전극, 상기 화소 연결 전극, 상기 발광소자, 상기 공통 연결 전극, 상기 평탄화층 및 상기 격벽부 각각의 측면을 덮는 절연층, 상기 복수의 발광 영역에 대응하고 상기 제2 절연층을 덮는 공통 전극, 및 상기 화소 전극, 상기 화소 연결 전극, 상기 발광소자, 상기 공통 연결 전극, 상기 제1 절연층 및 상기 격벽부 각각의 측면에 대응되고 상기 공통 전극 상에 배치되는 반사층을 더 포함할 수 있다.
상기 격벽부 중 일부는 상기 발광소자와 동일층으로 이루어질 수 있다.
상기 다른 과제의 해결을 위한 다른 일 실시예에 따른 표시 장치는 복수의 발광 영역이 배열된 표시 영역을 포함하는 기판, 상기 기판 상에 배치되고 상기 복수의 발광 영역에 각각 대응되는 복수의 화소 전극, 상기 기판 상에 배치되고 상기 복수의 발광 영역 간의 이격 영역인 비발광 영역에 대응되는 복수의 더미 패턴, 상기 복수의 발광 영역에 대응되는 복수의 발광소자, 상기 복수의 발광소자 사이에 배치되고 상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 덮는 평탄화층, 및 상기 복수의 발광소자 및 상기 평탄화층 상에 배치되고 상기 복수의 발광 영역에 대응되는 공통 전극을 포함한다.
상기 복수의 발광소자는 적어도 일 방향에서 동일 범위의 간격으로 상호 이격될 수 있다. 상기 복수의 발광 영역 각각은 상기 복수의 발광소자 중 둘 이상의 발광소자와 대응될 수 있다. 어느 하나의 발광 영역에 대응한 둘 이상의 발광소자는 상기 어느 하나의 발광 영역의 상기 화소 전극 상에 배치될 수 있다.
상기 어느 하나의 발광 영역에 대응한 둘 이상의 발광소자 중 상기 어느 하나의 발광 영역의 가장자리에 걸쳐진 일부는 상기 어느 하나의 발광 영역의 가장자리에 인접한 더미 패턴으로 지지될 수 있다.
상기 더미 패턴은 상기 복수의 화소 전극 중 상기 일 방향에서 이웃한 두 개의 화소 전극 사이마다 하나 이상 배치될 수 있다. 상기 일 방향에서 이웃한 어느 두 개의 화소 전극 사이의 더미 패턴은 상기 어느 두 개의 화소 전극과 나란하게 배열되며 상기 어느 두 개의 화소 전극으로부터 이격될 수 있다.
상기 복수의 발광소자 각각은 상기 일 방향에서 소정의 제1 너비로 이루어질 수 있다. 상기 복수의 화소 전극은 상기 일 방향에서 소정의 제1 간격으로 상호 이격될 수 있다. 상기 제1 간격은 상기 제1 너비보다 크다.
상기 어느 하나의 발광 영역의 화소 전극과 상기 어느 하나의 발광 영역에 이웃한 더미 패턴은 상기 일 방향에서 소정의 제2 간격으로 상호 이격될 수 있다. 상기 제2 간격은 상기 제1 너비의 이등분 값보다 작다.
상기 복수의 더미 패턴 각각은 상기 일 방향에서 소정의 제2 너비로 이루어질 수 있다. 상기 제2 너비와 상기 제2 간격의 합은 상기 제1 너비의 이등분 값보다 크다.
상기 일 방향에서 상호 이웃한 어느 두 개의 화소 전극 사이에 한 개의 더미 패턴이 배치되는 경우, 상기 제2 너비의 갑절 값과 상기 제2 너비의 합은 상기 제1 간격보다 작다.
상기 어느 하나의 발광 영역에 인접한 더미 패턴은 상기 어느 하나의 발광 영역의 상기 화소 전극과 동등 범위의 두께로 이루어질 수 있다.
상기 복수의 더미 패턴은 상기 복수의 화소 전극과 동일한 재료로 이루어질 수 있다.
상기 복수의 더미 패턴은 절연 재료로 이루어질 수 있다.
상기 표시 장치는 상기 기판 상에 배치되고 상기 복수의 발광 영역에 대응되는 복수의 박막트랜지스터와, 상기 복수의 박막트랜지스터를 덮는 비아막을 포함한 트랜지스터 어레이층을 더 포함할 수 있다. 상기 복수의 화소 전극 및 상기 복수의 더미 패턴은 상기 트랜지스터 어레이층의 상기 비아막 상에 배치될 수 있다.
상기 표시 장치는 상기 공통 전극 상에 배치되는 색변환 어레이층, 및 상기 색변환 어레이층 상에 배치되는 컬러필터층을 더 포함할 수 있다. 상기 복수의 발광 영역은 소정의 파장 대역에 의한 제1 색상에 대응되는 제1 발광 영역, 상기 제1 색상보다 낮은 파장 대역에 의한 제2 색상에 대응되는 제2 발광 영역, 및 상기 제2 색상보다 낮은 파장 대역에 의한 제3 색상에 대응되는 제3 발광 영역을 포함할 수 있다. 상기 색변환 어레이층은 상기 제1 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제1 색상의 광으로 변환하는 제1 색변환부재를 포함한 제1 색변환패턴, 상기 제2 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제2 색상의 광으로 변환하는 제2 색변환부재를 포함한 제2 색변환패턴, 및 상기 비발광 영역에 대응하는 격벽패턴을 포함할 수 있다. 상기 컬러필터층은 상기 제1 발광 영역에 대응하고 상기 제1 색상의 광을 투과하는 제1 컬러필터, 상기 제2 발광 영역에 대응하고 상기 제2 색상의 광을 투과하는 제2 컬러필터, 상기 제3 발광 영역에 대응하고 상기 제3 색상의 광을 투과하는 제3 컬러필터, 및 상기 비발광 영역에 대응하는 광차단패턴을 포함할 수 있다.
상기 복수의 발광소자는 상기 제3 색상의 광을 방출할 수 있다. 이 경우, 상기 색변환 어레이층은 상기 제3 발광 영역에 대응하고 상기 발광소자의 광을 투과하는 투과 패턴을 더 포함할 수 있다.
또는, 상기 복수의 발광소자는 상기 제3 색상보다 낮은 파장대역의 광을 방출할 수 있다. 이 경우, 상기 색변환 어레이층은 상기 제3 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제3 색상의 광으로 변환하는 제3 색변환부재를 포함한 제3 색변환패턴을 더 포함할 수 있다.
상기 과제 해결을 위한 다른 일 실시예에 따른 표시 장치를 제조하는 방법은 복수의 발광 영역이 배열된 표시 영역을 포함한 기판을 마련하고, 상기 복수의 발광 영역에 대응되는 복수의 박막트랜지스터와 상기 복수의 박막트랜지스터를 덮는 비아막을 포함한 트랜지스터 어레이층을 상기 기판 상에 배치하는 단계, 상기 복수의 발광 영역에 대응되는 복수의 화소 전극과, 상기 복수의 발광 영역 간의 이격 영역인 비발광 영역에 대응되는 복수의 더미 패턴을 상기 비아막 상에 배치하는 단계, 보조 기판 상에 배치되고 상기 복수의 발광 영역에 대응되는 복수의 발광소자를 포함한 발광소자 어레이층을 마련하는 단계, 상기 복수의 화소 전극 상에 상기 발광소자 어레이층을 배치하고, 상기 보조 기판을 제거하는 단계, 상기 복수의 발광소자 사이를 채우고 상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 덮는 평탄화층을 배치하는 단계, 상기 복수의 발광소자 및 상기 평탄화층 상에 상기 복수의 발광 영역에 대응되는 공통 전극을 배치하는 단계, 상기 공통 전극 상에 색변환 어레이층을 배치하는 단계, 및 상기 색변환 어레이층 상에 컬러필터층을 배치하는 단계를 포함한다.
상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 배치하는 단계에서, 상기 복수의 화소 전극은 일 방향에서 소정의 제1 간격으로 상호 이격되며, 상기 일 방향에서 이웃한 어느 하나의 화소 전극과 어느 하나의 더미 패턴은 소정의 제2 간격으로 상호 이격될 수 있다. 상기 발광소자 어레이층을 마련하는 단계는 소정의 성장 기판 상에 순차 적층된 제1 도전형의 제1 반도체층, 양자 우물 구조의 활성층, 제2 도전형의 제2 반도체층, 및 언도프드 반도체의 제3 반도체층을 포함한 반도체 에피택셜층을 배치하는 단계, 상기 반도체 에피택셜층을 패터닝하여 상기 일 방향에서 소정의 제1 너비로 각각 이루어진 복수의 반도체 구조물을 마련하는 단계, 상기 복수의 반도체 구조물에 상기 보조 기판을 부착하는 단계, 상기 복수의 반도체 구조물에서 상기 성장 기판을 제거하는 단계, 상기 복수의 반도체 구조물 각각에 연결 전극을 배치하여 상기 복수의 발광소자를 마련하는 단계, 상기 보조 기판을 인장하여 상기 복수의 발광소자 간의 간격을 확장시키는 단계, 및 상기 복수의 발광소자가 상기 일 방향에서 소정의 제3 간격으로 상호 이격되는 상기 발광소자 어레이층을 마련하는 단계를 포함할 수 있다.
상기 복수의 화소 전극 상에 상기 발광소자 어레이층을 배치하는 단계에서, 상기 복수의 발광 영역 중 어느 하나의 발광 영역에 대응되는 둘 이상의 발광소자가 상기 어느 하나의 발광 영역의 상기 화소 전극 상에 배치될 수 있다. 상기 제1 간격은 상기 제1 너비보다 크다.
상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 배치하는 단계에서, 상기 복수의 더미 패턴 각각은 상기 일 방향에서 소정의 제2 너비로 이루어질 수 있다. 상기 더미 패턴은 상기 복수의 화소 전극 중 상기 일 방향에서 이웃한 두 개의 화소 전극 사이마다 하나 이상 배치될 수 있다. 상기 일 방향에서 이웃한 어느 두 개의 화소 전극 사이의 더미 패턴은 상기 어느 두 개의 화소 전극과 나란하게 배열되며, 상기 어느 두 개의 화소 전극 각각으로부터 이격될 수 있다. 상기 어느 두 개의 화소 전극 사이의 더미 패턴은 상기 어느 두 개의 화소 전극 중 어느 하나로부터 상기 일 방향에서 상기 제2 간격으로 이격될 수 있다. 상기 복수의 화소 전극 상에 상기 발광소자 어레이층을 배치하는 단계에서, 상기 어느 하나의 발광 영역에 대응되는 둘 이상의 발광소자 중 상기 어느 하나의 발광 영역의 가장자리에 걸쳐진 일부는 상기 어느 하나의 발광 영역의 가장자리에 인접한 더미 패턴으로 지지될 수 있다.
상기 제2 간격은 상기 제1 너비의 이등분 값보다 작다. 상기 제2 너비와 상기 제2 간격의 합은 상기 제1 너비의 이등분 값보다 크다. 상기 일 방향에서 상호 이웃한 어느 두 개의 화소 전극 사이에 한 개의 더미 패턴이 배치되는 경우, 상기 제2 너비의 갑절 값과 상기 제2 너비의 합은 상기 제1 간격보다 작다.
상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 배치하는 단계에서, 상기 어느 하나의 발광 영역에 인접한 더미 패턴은 상기 어느 하나의 발광 영역의 상기 화소 전극과 동등 범위의 두께로 이루어질 수 있다.
상기 색변환 어레이층을 배치하는 단계에서, 상기 색변환 어레이층은 상기 제1 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제1 색상의 광으로 변환하는 제1 색변환부재를 포함한 제1 색변환패턴, 상기 제2 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제2 색상의 광으로 변환하는 제2 색변환부재를 포함한 제2 색변환패턴, 및 상기 비발광 영역에 대응되는 격벽패턴을 포함할 수 있다. 상기 컬러필터층을 배치하는 단계에서, 상기 컬러필터층은 상기 제1 발광 영역에 대응하고 상기 제1 색상의 광을 투과하는 제1 컬러필터, 상기 제2 발광 영역에 대응하고 상기 제2 색상의 광을 투과하는 제2 컬러필터, 상기 제3 발광 영역에 대응하고 상기 제3 색상의 광을 투과하는 제3 컬러필터, 및 상기 비발광 영역에 대응되는 광차단패턴을 포함할 수 있다. 상기 색변환 어레이층은 상기 제3 발광 영역에 대응하고 상기 발광소자의 광을 투과하는 투과 패턴 및 상기 제3 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제3 색상의 광으로 변환하는 제3 색변환부재 중 어느 하나를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 복수의 발광 영역에 각각 대응하는 복수의 발광부, 및 복수의 발광 영역 간의 경계인 비발광 영역에 대응하고 적어도 일방향에서 가변하는 너비로 이루어지는 격벽부를 포함한다.
이러한 격벽부는 비교적 큰 너비로 이루어진 부분을 포함함에 따라, 용이하게 변형되지 않을 수 있다. 그러므로, 격벽부의 변형으로 인한 표시 장치의 표시 품질, 수명 및 수율 저하가 방지될 수 있다.
또한, 격벽부는 비교적 작은 너비로 이루어진 부분을 포함함에 따라 격벽부로 인한 발광부의 너비 감소가 저감될 수 있으므로, 격벽부로 인한 표시 장치의 휘도 저하가 방지될 수 있다.
다른 일 실시예에 따른 표시 장치는 복수의 발광 영역 간의 이격 영역인 비발광 영역에 대응되고 복수의 화소 전극과 동일층에, 복수의 화소 전극과 나란하게 배치되는 복수의 더미 패턴을 포함한다.
이로써, 복수의 발광소자가 복수의 화소 전극 상에 일괄적으로 배치되는 과정에서 발생된 정렬 오차로 인해, 복수의 발광소자 중 일부가 비발광 영역으로 돌출되더라도 비발광 영역의 더미 패턴에 의해 지지될 수 있다. 그러므로, 비발광 영역에 걸쳐진 발광소자가 화소 전극의 단차로 인해 기울어지는 틸팅 불량이 미연에 방지될 수 있다. 그로 인해, 공통 전극의 국부적인 저항 증가 등이 방지될 수 있으므로, 표시 품질 저하가 방지될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 도 1의 A 부분을 상세히 보여주는 도면이다.
도 3은 도 2의 A'-A" 부분의 일 예시를 보여주는 단면도이다.
도 4는 도 2의 B 부분의 일 예시를 보여주는 분해사시도이다.
도 5는 도 2의 어느 하나의 발광 영역에 대응한 등가회로의 일 예시를 보여주는 도면이다.
도 6은 제1 실시예에 따른 도 2의 C 부분의 일 예시를 보여주는 사시도이다.
도 7은 제1 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 8은 도 7의 화소 전극 및 공통 연결 전극의 일 예시를 보여주는 평면도이다.
도 9 및 도 10은 도 7의 도시에 있어서, 발광소자의 배치에 관한 공정오차의 예시들을 보여주는 평면도이다.
도 11은 도 7의 D-D' 부분의 일 예시를 보여주는 단면도이다.
도 12는 도 11의 E 부분의 일 예시를 상세히 보여주는 도면이다.
도 13은 도 11의 F 부분의 일 예시를 상세히 보여주는 도면이다.
도 14, 도 15, 도 18 및 도 19는 도 12의 발광소자 및 도 13의 격벽부를 배치하는 과정을 나타낸 공정도이다.
도 20은 제2 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 21은 제3 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 22는 제4 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 23은 제5 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 24 및 도 25는 제5 실시예의 변형 예시들을 보여주는 도면이다.
도 26은 제6 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 27은 제7 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 28은 제8 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 29는 도 28의 G-G' 부분의 단면을 보여주는 도면이다.
도 30, 도 31 및 도 32는 도 28의 G-G' 부분의 다른 예시들을 보여주는 단면도이다.
도 33은 제9 실시예에 따른 도 2의 C 부분의 일 예시를 보여주는 사시도이다.
도 34는 제9 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 35는 도 33의 I-I' 부분의 단면을 보여주는 도면이다.
도 36은 도 33의 J-J' 부분의 단면을 보여주는 도면이다.
도 37은 제10 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 38, 도 39, 도 40 및 도 41은 제11 실시예 및 제11 실시예의 변형 예시들에 따른 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 42는 다른 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 43은 도 42의 표시 장치 중 트랜지스터 어레이층의 일 예시를 나타낸 레이아웃 도이다.
도 44, 도 45 및 도 46은 도 43의 트랜지스터 어레이층 중 어느 하나의 발광 영역의 예시들을 나타낸 등가 회로도이다.
도 47은 도 42의 A 부분에 대응한 복수의 발광 영역에 관한 일 예시를 나타낸 레이아웃 도이다.
도 48은 도 47의 B 부분에 대응한 화소 전극 및 더미 패턴의 일 예시를 나타낸 평면도이다.
도 49는 도 48의 C-C'를 따라 절단한 면의 일 예시를 나타낸 단면도이다.
도 50은 도 49의 트랜지스터 어레이층의 일 예시를 나타낸 단면도이다.
도 51은 도 49의 D 부분을 상세히 나타낸 단면도이다.
도 52는 도 48의 C-C'를 따라 절단한 면의 다른 일 예시를 나타낸 단면도이다.
도 53 및 도 54는 도 47에 도시된 발광소자들의 정렬 오차에 관한 예시들을 나타낸 평면도이다.
도 55는 도 53의 D-D'를 따라 절단한 면의 일 예시를 나타낸 단면도이다.
도 56은 도 55의 비교예를 나타낸 단면도이다.
도 57 내지 도 63은 도 47의 B 부분에 대응한 화소 전극 및 더미 패턴의 다른 예시들을 나타낸 평면도이다.
도 64는 도 42의 A 부분에 대응한 복수의 발광 영역에 관한 다른 일 예시를 나타낸 평면도이다.
도 65 및 도 66은 도 64의 F 부분에 대응한 화소 전극 및 더미 패턴의 예시들을 나타낸 평면도이다.
도 67은 다른 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 68은 도 67의 발광소자 어레이층을 마련하는 단계를 나타낸 순서도이다.
도 69 내지 도 84는 도 67 및 도 68의 각 단계를 나타낸 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 2는 도 1의 A 부분을 상세히 보여주는 도면이다.
본 명세서에서는 일 실시예에 따른 표시 장치가 초소형 발광 다이오드(마이크로 또는 나노 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(마이크로 또는 나노 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 일 실시예는 이에 한정되지 않는다.
그리고, 본 명세서에서는 일 실시예에 따른 표시 장치(100)가 기판(110) 상에 배치된 회로 어레이층(120) 상에 복수의 발광부의 발광 소자가 배치되는 경우를 중심으로 설명하였으나, 본 명세서의 일 실시예는 이에 한정되지 않음에 주의하여야 한다. 일 예로, 일 실시예에 따른 표시 장치(100)는 실리콘 웨이퍼를 이용한 반도체 공정에 의해 형성된 반도체 회로 기판(미도시) 상에 발광 소자로서 발광 다이오드들을 배치한 LEDoS(Light Emitting Diode on Silicon)일 수도 있다.
또한, 본 명세서에서, 제1 방향(DR1)은 표시 장치(100)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 장치(100)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 장치(100)의 두께 방향 또는 반도체 회로 기판(미도시)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 장치(100)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(100)는 평판형태로 이루어질 수 있다.
일 예로, 표시 장치(100)는 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(100)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
이러한 표시 장치(100)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(100)은 영상 표시를 위한 광을 방출하는 표시 영역(DA: Display Area)과, 표시 영역(DA)의 주변이며 영상이 표시되지 않는 비표시 영역(NDA: Non Display Area)을 포함한다.
표시 영역(DA)은 표시 장치(100)의 평면 형태를 추종할 수 있다. 일 예로, 도 1과 같이, 표시 영역(DA)은 사각형으로 이루어질 수 있다.
표시 영역(DA)은 표시 장치(100)의 중앙에 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 제2 방향(DR2)의 양측에 배치되는 제1 패드부(PDA1)와 제2 패드부(PDA2), 표시 영역(DA)과 제1 패드부(PDA1) 사이의 제1 공통 연결 영역(CCA1), 및 표시 영역(DA)과 제2 패드부(PDA2) 사이의 제2 공통 연결 영역(CCA2)을 포함할 수 있다.
도 2를 참조하면, 표시 장치(100)는 표시 영역(DA)에 배열되고 영상 표시를 위한 각각의 광을 방출하는 복수의 발광 영역(EA)을 포함할 수 있다.
복수의 발광 영역(EA)은 서로 다른 색상을 방출하는 제1 발광 영역(EA1). 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)을 포함할 수 있다. 그리고, 상호 인접한 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)의 조합은 화이트 광을 표시할 수 있는 최소 발광 단위인 화소(PX)를 이룰 수 있다.
즉, 표시장치(100)는 표시 영역(DA)에 매트릭스 배열되고 각각의 휘도 및 색상을 표시하는 복수의 화소(PX)를 포함하고, 복수의 화소(PX) 각각은 상호 인접한 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)으로 이루어진다.
본 명세서의 실시예에서는 복수의 화소(PX) 각각이 서로 다른 색상에 대응하는 세 개의 발광 영역(EA1, EA2, EA3)을 포함하는 경우를 예시하였으나, 이에 한정되지 않는다. 예를 들어, 복수의 화소(PX)들 각각은 네 개의 발광 영역들을 포함할 수 있다.
제1 발광 영역(EA1)은 제1 색상의 광(이하, "제1 광"이라 함)을 방출하는 영역이다. 제1 광은 청색 파장 대역의 광일 수 있다. 청색 파장 대역은 대략 370㎚ 내지 460㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제2 발광 영역(EA2)은 제1 색상보다 높은 파장 대역인 제2 색상의 광(이하, "제2 광"이라 함)을 방출하는 영역이다. 제2 광은 녹색 파장 대역의 광일 수 있다. 녹색 파장 대역은 대략 480㎚ 내지 560㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제3 발광 영역(EA3)은 제2 색상보다 높은 파장 대역인 제3 색상의 광(이하, "제3 광"이라 함)을 방출하는 영역이다. 제3 광은 적색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 제1 방향(DR1)에서 교대로 배열될 수 있다. 예를 들어, 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 제3 발광 영역(EA3)들은 제1 방향(DR1)에서 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)의 순서로 배치될 수 있다.
제1 발광 영역(EA1)들은 제2 방향(DR2)으로 나란하게 배열될 수 있다. 제2 발광 영역(EA2)들은 제2 방향(DR2)으로 나란하게 배열될 수 있다. 제3 발광 영역(EA3)들은 제2 방향(DR2)으로 나란하게 배열될 수 있다.
제1 패드부(PDA1)는 표시 패널(100)의 상측에 배치될 수 있다. 제1 패드부(PDA1)는 외부의 회로 보드(도 4의 CB)와 연결되는 제1 패드(PD1)들을 포함할 수 있다.
제2 패드부(PDA2)는 표시 패널(100)의 하측에 배치될 수 있다. 제2 패드부(PDA2)는 외부의 회로 보드(도 3의 CB)와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드부(PDA2)는 생략될 수 있다.
제1 공통 연결 영역(CCA1)과 제2 공통 연결 영역(CCA2) 각각은 복수의 공통 연결 전극(CCE)을 포함할 수 있다.
도 3은 도 2의 A'-A" 부분의 일 예시를 보여주는 단면도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(100)는 기판(110), 기판(110) 상에 배치되는 회로 어레이층(120), 회로 어레이층(120) 상의 제1 공통 연결 영역(CCA1)에 배치되는 공통 연결 전극(CCE), 회로 어레이층(120) 상에 배치되고 공통 연결 전극(CCE)을 덮는 공통 전극(CE), 회로 어레이층(120) 상의 제1 패드부(PDA1)에 배치되는 제1 패드(PD1), 및 제1 패드(PD1) 상에 배치되는 패드 연결 전극(PDE)를 포함할 수 있다.
제1 패드(PD1)는 회로 어레이층(120)의 배선(미도시)을 통해 공통 연결 전극(CCE)과 연결될 수 있다.
패드 연결 전극(PDE)은 기판(110)의 일측에 고정되는 회로 보드(CB)의 패드(CPD)와 와이어(WR)를 통해 전기적으로 연결될 수 있다.
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
공통 연결 전극(CCE)과 패드 연결 전극(PDE)은 동일층 및 동일한 물질로 이루어질 수 있다.
표시 장치(100)는 제1 패드(PD1), 공통 연결 전극(CCE) 및 패드 연결 전극(PDE) 각각의 측부를 덮는 절연막(INS)을 더 포함할 수 있다.
도 4는 도 2의 B 부분의 일 예시를 보여주는 분해사시도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(100)는 복수의 발광 영역(EA)이 배열된 표시 영역(DA)을 포함하는 기판(110), 기판(110) 상에 배치되고 복수의 발광 영역(EA)에 각각 대응하는 복수의 발광부(130), 및 기판(110) 상에 배치되고 복수의 발광 영역(EA) 간의 경계인 비발광 영역에 대응하는 격벽부(140)를 포함한다.
기판(110)은 강성(rigid)의 평판 형태로 마련될 수 있다. 또는, 기판(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등의 변형이 용이한 연성(flexible)의 평판 형태로 마련될 수도 있다.
기판(110)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 여기서, 고분자 수지의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다.
또는, 기판(110)은 금속 재료 또는 실리콘 웨이퍼로 이루어질 수도 있다.
기판(110)은 회로 어레이층(120), 복수의 발광부(130) 및 격벽부(140) 등을 지지한다.
복수의 발광부(130) 각각은 기판(110) 상에 배치되는 발광소자(LE)를 포함한다.
발광소자(LE)는 사각형 등의 다각형, 원형, 타원형 또는 비정형의 상면을 가질 수 있다.
일 실시예에 따른 표시 장치(100)는 기판(110) 상에 배치되는 회로 어레이층(120)을 더 포함할 수 있다. 회로 어레이층(120)은 복수의 발광 영역(EA)에 각각 대응하는 복수의 화소 회로부를 포함할 수 있다. 화소 회로부에 대한 설명은 도 5를 참조하여 후술한다.
복수의 발광부(130) 및 격벽부(140)는 회로 어레이층(120) 상에 배치될 수 있다.
일 실시예에 따른 표시 장치(100)는 복수의 발광부(130) 및 격벽부(140) 상에 배치되는 컬러필터층(160)을 더 포함할 수 있다. 컬러필터층(160)은 제1 발광 영역(EA1)에 대응하는 제1 컬러필터(161), 제2 발광 영역(EA2)에 대응하는 제2 컬러필터(162), 및 제3 발광 영역(EA3)에 대응하는 제3 컬러필터(163)를 포함할 수 있다. 컬러필터층(160)은 비발광 영역에 대응하는 광차단부(164)를 더 포함할 수 있다.
제1 컬러필터층(161)은 제1 발광 영역(EA1)의 발광부(130)를 덮고 제1 광을 투과한다.
제2 컬러필터층(162)은 제2 발광 영역(EA2)의 발광부(130)를 덮고 제2 광을 투과한다.
제3 컬러필터층(163)은 제3 발광 영역(EA3)의 발광부(130)를 덮고 제3 광을 투과한다.
일 실시예에 따른 표시 장치(100)는 복수의 발광부(130) 및 격벽부(140)를 덮는 보호막(150)을 더 포함할 수 있다. 이 경우, 컬러필터층(160)은 보호막(150) 상에 배치될 수 있다.
복수의 발광부(130) 각각은 보호막(150)으로 밀봉될 수 있다.
일 예로, 보호막(150)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 이루어질 수 있으나, 이에 한정되지 않는다.
일 실시예에 따른 표시 장치(100)는 컬러필터층(160) 상에 배치되는 보호기판(170)을 더 포함할 수 있으나, 이는 단지 예시일 뿐이며, 이에 한정되지 않는다.
보호기판(170)은 소정의 점착층(미도시)을 통해 컬러필터층(160) 상에 부착될 수 있다.
보호기판(170)은 SiO2를 주성분으로 포함한 유리 재료로 이루어질 수 있다. 또는, 보호기판(170)은 폴리에테르술폰(PES: polyethersulphone), 폴리아크릴레이트(PAR: polyacrylate), 폴리 에테르 이미드(PEI: polyetherimide), 폴리에틸렌 나프탈레이트(PEN: polyethyelenen napthalate), 폴리에틸렌 테레프탈레이트(PET: polyethyeleneterepthalate), 폴리페닐렌 설파이드(PPS: polyphenylene sulfide), 폴리아 릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리아세테이트(TAC) 및 셀룰로오스 아세테이트 프로피오네이트 (CAP: cellulose acetate propionate) 중 어느 하나의 플라스틱 재료로 이루어질 수도 있다.
도 5는 도 2의 어느 하나의 발광 영역에 대응한 등가회로의 일 예시를 보여주는 도면이다.
도 5를 참조하면, 표시 장치(100)는 복수의 발광 영역(EA)에 각각 대응하고 복수의 발광 영역(EA)의 발광소자(LE)에 각각 연결되는 복수의 화소 회로부(PXC)를 포함한다. 복수의 화소 회로부(PXC)는 회로 어레이층(120)으로 구현될 수 있다.
복수의 화소 회로부(PXC) 각각은 적어도 하나의 박막트랜지스터(T1, T2)를 포함할 수 있다.
일 예로, 도 5의 도시와 같이, 화소 회로부(PXC)는 발광소자(LE)와 연결된 제1 박막트랜지스터(T1), 및 제1 박막트랜지스터(T1)와 연결된 제2 박막트랜지스터(T2)와 스토리지 커패시터(CST)를 포함할 수 있다.
제1 박막트랜지스터(T1)는 제1 구동전원(VDD)을 공급하는 전원라인(PL)과 제1 구동전원(VDD)보다 낮은 전압레벨의 제2 구동전원(VSS)을 공급하는 공통배선(CL) 사이에 발광소자(LE)와 직렬로 연결될 수 있다.
즉, 제1 박막트랜지스터(T1)의 제1 전극은 전원라인(PL)에 연결되고, 제1 박막트랜지스터(T1)의 제2 전극은 발광소자(LE)의 애노드전극에 연결될 수 있다.
그리고, 발광소자(LE)의 캐소드전극은 공통배선(CL)에 연결될 수 있다.
제2 박막트랜지스터(T2)는 제1 박막트랜지스터(T1)의 게이트전극과, 각 발광 영역(EA)에 대응한 데이터신호를 공급하는 데이터라인(DL) 사이에 연결될 수 있다. 그리고, 제2 박막트랜지스터(T2)의 게이트전극은 데이터신호의 기입 여부를 선택하기 위한 스캔신호를 공급하는 스캔라인(SL)에 연결될 수 있다.
스토리지 커패시터(CST)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 제1 노드(N1)는 제1 박막트랜지스터(T1)의 게이트전극과 제2 박막트랜지스터(T2) 사이의 접점이고, 제2 노드(N2)는 제1 박막트랜지스터(T1)와 전원라인(PL) 사이의 접점이다. 즉, 스토리지 커패시터(CST)는 제1 박막트랜지스터(T1)의 게이트전극과 제1 전극 사이에 연결된다.
제2 박막트랜지스터(T2)가 스캔라인(SL)의 스캔신호에 기초하여 턴온되면, 턴온된 제2 박막트랜지스터(T2)를 통해 데이터라인(DL)의 데이터신호가 제1 박막트랜지스터(T1)의 게이트전극 및 스토리지 커패시터(CST)로 공급된다. 이에, 제1 박막트랜지스터(T1)는 데이터신호에 기초하여 턴온되며, 턴온된 제1 박막트랜지스터(T1)를 통해 데이터신호에 대응한 구동전류가 발광소자(LE)에 공급된다. 그리고, 제1 박막트랜지스터(T1)의 턴온은 스토리지 커패시터(CST)에 충진된 전압에 기초하여 유지될 수 있다.
다음, 각 실시예에 따른 표시 장치(100)를 설명한다.
도 6은 제1 실시예에 따른 도 2의 C 부분의 일 예시를 보여주는 사시도이다. 도 7은 제1 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다. 도 8은 도 7의 화소 전극 및 공통 연결 전극의 일 예시를 보여주는 평면도이다.
도 6을 참조하면, 제1 실시예에 따른 표시 장치(100a)는 기판(110) 상에 배치되고 복수의 발광영역(EA) 간의 경계인 비발광 영역에 대응하며 적어도 일 방향에서 가변하는 너비로 이루어지는 격벽부(140)를 포함한다.
격벽부(140)는 비발광 영역에 대응하는 판부(141), 및 판부(141)의 적어도 일부로부터 복수의 발광 영역(EA) 각각으로 돌출되고 판부(141)보다 큰 너비로 이루어지는 기둥부(142a)를 포함할 수 있다.
복수의 발광부(130) 각각은 기판(110) 상에 배치되는 발광소자(LE) 및 기판(110) 상에 배치되며 발광소자(LE)를 덮고 발광소자(LE)로부터 방출된 광의 특성을 조절하는 광조절층(LCL)을 포함할 수 있다.
광조절층(LCL)은 발광소자(LE)의 광을 확산시키는 산란 입자를 포함할 수 있다.
또는, 광조절층(LCL)은 산란 입자와 더불어, 발광소자(LE)의 광을 더 높은 파장 대역으로 변환하는 파장 변환 입자를 더 포함할 수 있다. 일 예로, 파장 변환 입자는 양자점(Quantum Dot)일 수 있다.
예를 들어, 복수의 발광부(130)의 발광소자(LE)가 제1, 제2 및 제3 광 중 가장 낮은 파장 대역인 제1 광을 방출하는 경우, 제1 발광 영역(EA1)에 대응한 발광부(130)의 광조절층(LCL)은 산란 입자만을 포함하고 발광소자(LE)로부터 방출된 제1 광을 산란 및 투과할 수 있다.
반면, 제1 광보다 높은 파장 대역인 제2 광을 방출하는 제2 발광 영역(EA2)에 대응한 발광부(130)의 광조절층(LCL)은 발광소자(LE)의 제1 광을 제2 광의 파장 대역으로 변환하는 제1 파장 변환 입자를 포함할 수 있다. 이에, 제2 발광 영역(EA2)에 대응한 발광부(130)는 광조절층(LCL)의 제1 파장 변환 입자에 의해 변환된 제2 광을 방출할 수 있다.
그리고, 제2 광보다 높은 파장 대역인 제3 광을 방출하는 제3 발광 영역(EA3)에 대응한 발광부(130)의 광조절층(LCL)은 발광소자(LE)의 제1 광을 제3 광의 파장 대역으로 변환하는 제2 파장 변환 입자를 포함할 수 있다. 이에, 제3 발광 영역(EA3)에 대응한 발광부(130)는 광조절층(LCL)의 제2 파장 변환 입자에 의해 변환된 제3 광을 방출할 수 있다.
다만 이는 단지 예시일 뿐이며, 발광소자(LE)의 광의 파장 대역 및 복수의 발광부(130) 각각의 광조절층(LCL)은 이에 한정되지 않는다.
복수의 발광부(130) 각각은 광조절층(LCL)에 대응되고 광을 방출하는 광방출면(131a)과, 광방출면(131)에 반대되는 배면(132a)을 갖는다.
제1 실시예에 따르면, 격벽부(140)는 적어도 일 방향에서 가변하는 너비로 이루어지며, 이를 위해 비발광 영역보다 큰 너비가 되도록 각 발광 영역(EA)으로 돌출된 부분을 포함할 수 있다. 이에 따라, 복수의 발광부(130) 각각의 배면(132a)은 적어도 하나의 모서리 또는 적어도 일변이 격벽부(140)에 대응되는 형태로 이루어질 수 있다.
제1 실시예에 따르면, 격벽부(140)는 비발광 영역에 대응하는 판부(141)와, 판부(141)의 적어도 일부로부터 각 발광 영역(EA)으로 돌출되고 판부(141)보다 큰 너비로 이루어지는 기둥부(142a)를 포함한다.
격벽부(140)의 기둥부(142a)는 각 발광 영역(EA)의 각 모서리에 대응될 수 있다.
그리고, 기둥부(142a)의 높이는 판부(141)의 높이와 동일할 수 있다.
이에 따라, 복수의 발광부(130) 각각의 광방출면(131a) 및 배면(132a)은 격벽부(140)의 기둥부(142a)에 의해 각 모서리가 변형된 사각형 형태로 이루어질 수 있다.
도 7을 참조하면, 제1 실시예에 따른 격벽부(140)의 기둥부(142a)는 이웃한 네 개의 발광부(130)의 모서리들에 대응될 수 있다. 즉, 제1 실시예의 기둥부(142a)는 이웃한 네 개의 발광부(130)의 광방출면(131a)의 모서리들과 배면(132a)의 모서리들에 걸쳐진 원기둥 형태로 마련될 수 있다.
이와 같이, 제1 실시예에 따르면, 격벽부(140)는 판부(141)로부터 복수의 발광 영역(EA) 각각의 모서리들로 돌출되어 판부(141)보다 큰 너비로 이루어지는 기둥부(142a)를 포함한다.
즉, 기둥부(142a)의 제1 방향(DR1)의 너비(W12a)는 판부(141)의 제1 방향(DR1)의 너비(W11)보다 크다.
그리고, 기둥부(142a)의 제2 방향(DR2)의 너비(W22a)는 판부(141)의 제2 방향(DR2)의 너비(W21)보다 크다.
이와 같이 비발광 영역에 대응되는 너비로 이루어진 판부(141) 사이에, 판부(141)보다 큰 너비의 기둥부(142a)가 끼워짐에 따라, 격벽부(140)의 강도가 강화될 수 있다. 이로써, 물리적 충격 등으로 인한 격벽부(140)의 용이한 변형이 방지될 수 있다. 그러므로, 격벽부(140)의 용이한 변형으로 인해 표시 장치(100)의 표시 품질, 수명 및 수율 등이 저하되는 것이 방지될 수 있다.
더불어, 격벽부(140) 전체가 기둥부(142a)의 너비로 이루어지는 것이 아니므로, 강화된 격벽부(140)에 의해 발광 영역(EA)의 너비가 크게 감소되는 것이 방지될 수 있다. 이로써, 격벽부(140)로 인해 발광 영역(EA)의 휘도가 크게 저하되는 것이 방지될 수 있다.
도 7 및 도 8을 참조하면, 제1 실시예에 따른 표시 장치(100a)는 복수의 발광 영역(EA)에 각각 대응한 복수의 화소 전극(PE)을 포함할 수 있다.
그리고, 제1 실시예에 따른 표시 장치(100a)는 복수의 발광 영역(EA) 간의 경계인 비발광 영역에 대응하고 복수의 화소 전극(PE) 각각으로부터 이격되는 공통 연결 전극(CCE)을 더 포함할 수 있다. 공통 연결 전극(CCE)이 표시 영역(DA)에 배치되는 경우, 공통 전극(CE)의 저항이 낮아질 수 있다.
다만, 이는 단지 예시일 뿐이며, 공통 연결 전극(CCE)은 표시 영역(DA)에 배치되지 않고, 비표시 영역(NDA) 중 제1 공통 연결 영역(CCA1) 및 제2 공통 연결 영역(CCA2)에만 배치될 수 있다.
도 7의 도시와 같이, 복수의 발광부(130) 각각의 발광소자(LE)는 화소 전극(PE) 상에 배치될 수 있다.
그리고, 어느 하나의 발광부(130)의 양측에 대응한 기둥부(142a)들 간의 최소 간격(G1a, G2a)은 어느 하나의 발광부(130)의 발광 소자(LE)의 너비보다 크다.
즉, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응한 기둥부(142a)들 간의 최소 간격(G1a)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다.
또한, 어느 하나의 발광부(130)의 제2 방향(DR2)의 양측에 대응한 기둥부(142a)들 간의 최소 간격(G2a)은 발광소자(LE)의 제2 방향(DR2)의 너비(W2LE)보다 크다.
이와 같이 하면, 발광 영역(EA)으로 돌출된 기둥부(142a)에 관계없이, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 유지될 수 있다.
도 9 및 도 10은 도 7의 도시에 있어서, 발광소자의 배치에 관한 공정오차의 예시들을 보여주는 평면도이다.
도 9를 참조하면, 발광소자(LE)의 배치 공정 시 발광소자(LE)가 격벽부(140)에 비해 제1 방향(DR1)의 어느 일측으로 시프트(shift)되는 공정 오류(S1)가 발생하는 경우, 발광소자(LE)와 격벽부(140) 간의 제1 방향(DR1)의 간격 마진(M1)은 격벽부(140)의 기둥부(142a)로부터 영향받지 않을 수 있다.
여기서, 발광소자(LE)와 격벽부(140) 간의 제1 방향(DR1)의 간격 마진(M1)은 제1 방향(DR1)의 일측에서 발광소자(LE)의 이웃한 격벽부(140)에 대응하는 제1 마진(M11)과, 제1 방향(DR1)의 다른 일측에서 발광소자(LE)와 이웃한 격벽부(140)에 대응하는 제2 마진(M12)을 포함할 수 있다.
또한, 도 10을 참조하면, 발광소자(LE)의 배치 공정 시 발광소자(LE)가 격벽부(140)에 비해 제2 방향(DR2)의 어느 일측으로 시프트(shift)되는 공정 오류(S2)가 발생하는 경우, 발광소자(LE)와 격벽부(140) 간의 제2 방향(DR2)의 간격 마진(M2)은 격벽부(140)의 기둥부(142a)로부터 영향받지 않을 수 있다.
여기서, 발광소자(LE)와 격벽부(140) 간의 제2 방향(DR2)의 간격 마진(M2)은 제2 방향(DR2)의 일측에서 발광소자(LE)의 이웃한 격벽부(140)에 대응하는 제3 마진(M21)과, 제2 방향(DR2)의 다른 일측에서 발광소자(LE)와 이웃한 격벽부(140)에 대응하는 제4 마진(M22)을 포함할 수 있다.
이와 같이, 제1 실시예에 따르면, 어느 하나의 발광부(130)의 양측에 대응한 기둥부(142a)들 간의 최소 간격(G1a, G2a)은 어느 하나의 발광부(130)의 발광 소자(LE)의 너비보다 크다. 그러므로, 기둥부(142a)에 의해 발광소자(LE)와 격벽부(140) 간의 간격 마진(M1, M2)이 감소되는 것이 방지될 수 있다.
도 11은 도 7의 D-D' 부분의 일 예시를 보여주는 단면도이다. 도 12는 도 11의 E 부분의 일 예시를 상세히 보여주는 도면이다. 도 13은 도 11의 F 부분의 일 예시를 상세히 보여주는 도면이다.
도 11을 참조하면, 제1 실시예에 따른 표시 장치(100a)는 기판(110) 상에 배치되고 복수의 발광 영역(EA) 각각에 대응하는 화소 전극(PE), 화소 전극(PE)과 발광소자(LE) 사이에 배치되는 화소 연결 전극(PCE), 기판(110) 상에 배치되고 복수의 발광 영역(EA) 간의 경계인 비발광영역(NEA)에 대응하는 공통 연결 전극(CCE), 공통 연결 전극(CCE)과 격벽부(140) 사이에 배치되는 평탄화층(PLL), 화소 전극(PE), 화소 연결 전극(PCE), 발광소자(LE), 공통 연결 전극(CCE), 평탄화층(PLL) 및 격벽부(140) 각각의 측면을 덮는 절연층(INS), 복수의 발광 영역(EA)에 대응하고 절연층(INS)을 덮는 공통 전극(CE), 및 화소 전극(PE), 화소 연결 전극(PCE), 발광소자(LE), 공통 연결 전극(CCE), 평탄화층(PLL) 및 격벽부(140) 각각의 측면에 대응되고 공통 전극(CE) 상에 배치되는 반사층(RL)을 더 포함할 수 있다.
복수의 발광부(130) 각각의 광조절층(LCL)은 격벽부(140)의 측부에 대응한 반사층(RL) 사이에, 발광소자(LE) 및 공통 전극(CE)을 덮도록 배치될 수 있다.
화소 전극(PE)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함할 수 있다.
화소 연결 전극(PCE) 및 공통 연결 전극(CCE)은 동일층으로 이루어질 수 있다. 화소 연결 전극(PCE) 및 공통 연결 전극(CCE)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 공통 연결 전극(CCE)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과, 제1 층 상에 배치되고 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
발광소자(LE)는 화소 연결 전극(PCE) 상에 배치될 수 있다. 발광소자(LE)는 제3 방향(DR3)으로 대향하는 애노드 전극과 캐소드 전극을 포함한 수직 발광 다이오드 소자일 수 있다. 일 예로, 발광소자(LE)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다.
발광소자(LE)는 마이크로 발광 다이오드(micro light emitting diode) 소자 또는 나노 발광 다이오드(nano light emitting diode)일 수 있다.
평탄화층(PLL)은 화소 전극(PE)에 의한 단차를 상쇄시키기 위한 것일 수 있다.
평탄화층(PLL)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 이루어질 수 있으나, 이에 한정되지 않는다.
절연층(INS)은 화소 전극(PE)과 공통 전극(CE) 간의 절연을 위한 것이다.
절연층(INS)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 이루어질 수 있으나, 이에 한정되지 않는다.
공통 전극(CE)은 투명한 도전 물질을 포함할 수 있다. 예를 들어, 공통 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전 산화물(Transparent Conductive Oxide, TCO)을 포함할 수 있다.
반사층(RL)은 발광부(130) 내의 광 중 제3 방향(DR3)이 아닌 방향으로 진행하는 광을 반사한다. 반사층(RL)은 알루미늄(Al)과 같이 반사율이 높은 금속 물질을 포함할 수 있다. 반사층(RL)의 두께는 대략 0.1㎛일 수 있다. 반사층(RL)으로 인해 발광부(130)의 광 효율이 향상될 수 있다.
광조절층(LCL)은 산란 입자와 파장 변환 입자 중 적어도 산란 입자가 분산된 베이스 수지로 이루어질 수 있다. 베이스 수지는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
파장 변환 입자는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
양자점은 코어 및 코어를 오버 코팅하는 쉘을 포함하는 것일 수 있다. 코어는 이에 한정하는 것은 아니나, 예를 들어, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InP, InAs, InSb, SiC, Ca, Se, In, P, Fe, Pt, Ni, Co, Al, Ag, Au, Cu, FePt, Fe2O3, Fe3O4, Si, 및 Ge 중 적어도 하나일 수 있다. 쉘은 이에 한정하는 것은 아니나, 예를 들어, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe 및 PbTe 중 적어도 하나를 포함할 수 있다.
산란 입자는 금속 산화물 입자 또는 유기 입자를 포함할 수 있다. 예를 들어, 금속 산화물은 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 이산화 규소(SiO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2)일 수 있다. 또한, 유기 입자는 아크릴계 수지 또는 우레탄계 수지를 포함할 수 있다. 산란 입자의 직경은 수 내지 수십 나노미터일 수 있다.
도 12를 참조하면, 발광소자(LE)는 제3 방향(DR3)으로 적층된 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)을 포함할 수 있다.
제1 반도체층(SEM1)은 화소 연결 전극(PCE) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 Mg, Zn, Ca, Se, Ba 등과 같은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 반도체층(31)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체층(31)의 두께는 대략 30 내지 200㎚일 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 대략 10 내지 50㎚일 수 있다. 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따른 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 활성층(MQW)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제1 광, 즉 청색 파장 대역의 광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3 내지 10㎚일 수 있다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제1 광(청색 파장 대역의 광)으로 제한되지 않고, 경우에 따라 제2 광(녹색 파장 대역의 광) 또는 제3 광(적색 파장 대역의 광)을 방출할 수도 있다.
활성층(MQW) 상에는 초격자층(SLT)이 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 대략 500㎚ 내지 1㎛일 수 있다.
도 13을 참조하면, 격벽부(140) 중 일부는 발광소자(LE)와 동일층으로 이루어질 수 있다.
즉, 격벽부(140)는 발광소자(LE)와 동일층으로 이루어진 제1 벽부(WP1)와, 제1 벽부(WP1) 상에 배치되고 반도체적층물(미도시)의 패터닝을 위한 마스크로 이루어진 제2 벽부(WP2)를 포함할 수 있다.
제1 벽부(WP1)는 제1 반도체층(도 12의 SEM1)과 동일층으로 이루어진 제1 벽층(WL1), 전자 저지층(도 12의 EBL)과 동일층으로 이루어진 제2 벽층(WL2), 활성층(도 12의 MQW)과 동일층으로 이루어진 제3 벽층(WL3), 초격자층(도 12의 SLT)과 동일층으로 이루어진 제4 벽층(WL4), 및 제2 반도체층(SEM2)과 동일층으로 이루어진 제5 벽층(WL5)을 포함할 수 있다.
그리고, 격벽부(140)는 광조절층(LCL)을 둘러쌀 수 있을 정도의 두께로, 발광소자(LE)보다 높게 배치된다. 이에 따라, 격벽부(140)의 제1 벽부(WP1)는 제5 벽층(WL5) 상에 배치되는 제6 벽층(WL6)을 더 포함할 수 있다. 제6 벽층(WL6)은 제2 반도체층(SEM2)과 동일물질로 이루어질 수 있다. 또는, 제6 벽층(WL6)은 도핑되지 않은 반도체물질로 이루어질 수 있다.
제2 벽부(WP2)는 발광소자(LE)에 대응되는 제1 마스크층과 동일층으로 이루어진 제7 벽층(WL7), 및 격벽부(140)에 대응되는 제2 마스크층과 동일층으로 이루어진 제8 벽층(WL8)을 포함할 수 있다.
도 14, 도 15, 도 18 및 도 19는 도 12의 발광소자 및 도 13의 격벽부를 배치하는 과정을 나타낸 공정도이다.
도 14를 참조하면, 기판(110) 상에 회로 어레이층(120)을 배치하고, 회로 어레이층(120) 상에 각 발광 영역(EA)의 화소 전극(PE)을 배치한다. 이어서, 화소 전극(PE) 상의 화소 연결 전극(PCE) 및 비발광 영역의 공통 연결 전극(CCE)을 배치하고, 화소 연결 전극(PCE) 및 공통 연결 전극(CCE)을 덮는 평탄화층(PLL)을 배치한 다음, 화소 연결 전극(PCE)의 상면이 노출되기까지 평탄화층(PLL)을 경면 가공한다.
화소 연결 전극(PCE)의 상면이 노출되도록 가공된 평탄화층(PLL) 상에, 반도체적층물(200)을 대향 합착한다.
반도체적층물(200)은 제1 반도체층(SEM1)에 대응되는 제1 층(201), 전자 저지층(EBL)에 대응되는 제2 층(202), 활성층(MQW)에 대응되는 제3 층(203), 초격자층(SLT)에 대응되는 제4 층(204) 및 제2 반도체층(SEM2)에 대응되는 제5 층(205)을 포함할 수 있다.
그리고, 반도체적층물(200)은 제5 층(205) 상에 배치되고 격벽부(140)의 제6 벽층(WL6)에 대응되는 제6 층(미도시)을 더 포함할 수 있다.
도 15를 참조하면, 반도체적층물(200) 상에 제1 마스크층(211, 212) 및 제2 마스크층(220)이 배치된다.
제1 마스크층(211)은 각 발광 영역(EA)의 중앙 일부에 배치될 발광소자(LE)에 대응되는 소자마스크패턴(211)과, 비발광 영역(NEA)에 배치될 격벽부(140)에 대응되는 격벽마스크패턴(212)을 포함할 수 있다.
제1 마스크층(211)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제1 마스크층(211)의 두께는 대략 1 내지 2㎛일 수 있다.
제2 마스크층(220)은 격벽마스크패턴(212) 상에 배치된다. 제2 마스크층(220)은 니켈(Ni)과 같은 금속재료를 포함할 수 있다. 제2 마스크층(220)의 두께는 대략 0.01 내지 1㎛일 수 있다.
도 16을 참조하면, 제1 마스크층(211, 212) 및 제2 마스크층(220)이 배치되지 않은 영역의 반도체적층물(200)을 패터닝하여, 발광소자(LE)와 격벽부(140)가 분리될 수 있다.
격벽부(140)의 배치를 위한 반도체적층물(200)의 패터닝 시에 평탄화층(PLL)이 함께 패터닝됨으로써, 평탄화층(PLL)은 격벽부(140)와 동일한 너비로 이루어질 수 있다. 이로써, 격벽부(140)는 공통 연결 전극(CCE)의 일부를 덮는 평탄화층(PLL) 상에 배치될 수 있다.
그리고, 제2 마스크층(220)이 배치되지 않는 영역, 즉 소자마스크패턴(211)에 대응되는 영역에서, 반도체적층물(200) 중 제5 층(205)의 일부까지 패터닝함으로써, 발광소자(LE)가 마련될 수 있다.
발광소자(LE)는 화소 연결 전극(PCE)의 상면 중 대부분에 배치될 수 있다. 또는 발광소자(LE)는 제3 방향(DR3)으로 화소 연결 전극(PCE)과 나란하게 배치될 수 있다.
이후, 발광소자(LE) 및 격벽부(140)를 덮는 절연층(INS)이 배치된다.
도 17을 참조하면, 경면 가공 등을 통해 절연층(INS)의 평면을 제거함으로써, 화소 전극(PE), 화소 연결 전극(PCE), 발광소자(LE), 공통 연결 전극(CCE), 평탄화층(PLL) 및 격벽부(140) 각각의 측면을 덮는 절연층(INS)이 배치될 수 있다.
절연층(INS)은 화소 연결 전극(PCE)의 가장자리 상부에 잔류될 수 있다.
이러한 절연층(INS)에 의해, 화소 전극(PE)과 화소 연결 전극(PCE), 및 이에 연결된 발광소자(LE)의 제1 반도체층(SEM1) 등이 공통 전극(CE)으로부터 절연될 수 있다.
도 18을 참조하면, 기판(110) 전면에 도전막을 적층하여, 절연층(INS)을 덮는 공통 전극(CE)이 배치된다.
절연층(INS)은 공통 연결 전극(CCE)의 측부를 덮으므로, 공통 전극(CE)은 공통 연결 전극(CCE)의 상부에 접할 수 있다. 이에, 공통 전극(CE)은 공통 연결 전극(CCE)과 전기적으로 연결될 수 있다.
도 19를 참조하면, 공통 전극(CE) 상에 반사층(RL)을 적층한 다음, 경면 가공 등을 통해 반사층(RL)의 평면을 제거함으로써, 공통 전극(CE) 상에 배치되고 화소 전극(PE), 화소 연결 전극(PCE), 발광소자(LE), 공통 연결 전극(CCE), 평탄화층(PLL) 및 격벽부(140) 각각의 측면에 대응되는 반사층(RL)이 마련될 수 있다.
한편, 제1 실시예에 따르면, 격벽부(140)는 이웃한 네 개의 발광부(130)의 모서리들에 대응하고 원기둥 형태의 기둥부(142a)를 포함한다. 그러나, 제1 실시예에 국한되지 않고, 격벽부(140)는 판부(141) 및 판부(141)보다 큰 너비의 기둥부(142a)를 포함하는 범위 내에서 다양하게 변형될 수 있다.
이하에서는 다른 실시예들에 따른 표시 장치를 설명한다.
도 20은 제2 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 20을 참조하면, 제2 실시예에 따른 표시 장치(100b)는 격벽부(140)가 이웃한 네 개의 발광부(130)의 모서리들에 대응하고 사각형 단면의 각기둥 형태로 이루어진 기둥부(142b)를 포함하는 점을 제외하면, 제1 실시예의 표시 장치(100a)와 동일하므로, 이하에서 중복 설명을 생략한다.
제2 실시예에 따르면, 기둥부(142b)의 제1 방향(DR1)의 너비(W12b)는 판부(141)의 제1 방향(DR1)의 너비(W11)보다 크고, 기둥부(142b)의 제2 방향(DR2)의 너비(W22b)는 판부(141)의 제2 방향(DR2)의 너비(W21)보다 크다. 이로써, 기둥부(142b)에 의해 격벽부(140)의 강도가 강화될 수 있다.
더불어, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 기둥부(142b)들 간의 최소 간격(G1b)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 또한, 어느 하나의 발광부(130)의 제2 방향(DR2)의 양측에 대응되는 기둥부(142b)들 간의 최소 간격(G2b)은 발광소자(LE)의 제2 방향(DR2)의 너비(W2LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 기둥부(142b)에 관계없이 유지될 수 있다.
그리고, 제2 실시예에 따르면, 격벽부(140)의 기둥부(142b)는 각기둥 형태로 이루어지므로, 격벽부(140)에 의한 발광부(130)의 배면(132b)의 너비 감소폭이 경감될 수 있다.
도 21은 제3 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 21을 참조하면, 제3 실시예에 따른 표시 장치(100c)는 격벽부(140)가 이웃한 두 개의 발광부(130) 사이에 배치되는 기둥부(142c)를 포함하는 점을 제외하면, 제1 실시예의 표시 장치(100a)와 동일하므로, 이하에서 중복 설명을 생략한다.
제3 실시예에 따르면, 기둥부(142c)는 상호 이웃한 두 개의 발광영역(EA)에 대응되는 두 개의 발광부(130)의 일변들이 상호 마주하는 영역에 배치되고, 두 개의 발광영역(EA) 각각으로 볼록하게 돌출된 단면을 가질 수 있다.
여기서, 판부(141)는 이웃한 네 개의 발광부(130)의 모서리들에 걸쳐서 배치되므로, 기둥부(142c)의 양단은 판부(141)에 접할 수 있다.
제3 실시예에 따르면, 기둥부(142c)의 제1 방향(DR1)의 너비(W12c)는 판부(141)의 제1 방향(DR1)의 너비(W11)보다 크고, 기둥부(142c)의 제2 방향(DR2)의 너비(W22c)는 판부(141)의 제2 방향(DR2)의 너비(W21)보다 크다. 이로써, 기둥부(142c)에 의해 격벽부(140)의 강도가 강화될 수 있다.
더불어, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 기둥부(142c)들 간의 최소 간격(G1c)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 또한, 어느 하나의 발광부(130)의 제2 방향(DR2)의 양측에 대응되는 기둥부(142c)들 간의 최소 간격(G2c)은 발광소자(LE)의 제2 방향(DR2)의 너비(W2LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 기둥부(142c)에 관계없이 유지될 수 있다.
제3 실시예의 기둥부(142c)는 발광부(130)의 변들에 대응되므로, 격벽부(140)의 강도 강화가 더욱 효율적으로 실시될 수 있다.
그리고, 기둥부(142c)에 의해, 복수의 발광부(130) 각각의 광방출면 및 배면(132c)은 중앙을 향해 볼록한 곡선 형태의 변들이 조합된 형태로 이루어질 수 있다. 즉, 발광부(130)의 측면은 기둥부(142c)에 대응되는 곡면 형태로 이루어진다. 이에 따라, 반사층(RL)에 의한 전반사가 경감되므로, 발광부(130)의 광 효율이 향상될 수 있다.
도 22는 제4 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 22를 참조하면, 제4 실시예에 따른 표시 장치(100d)는 격벽부(140)가 이웃한 두 개의 발광부(130) 사이에 배치되는 사이드 기둥부(1421)와 더불어, 이웃한 네 개의 발광부(130)의 모서리들에 대응되는 모서리 기둥부(1422)를 더 포함하는 점을 제외하면, 제1 실시예의 표시 장치(100a) 및 제3 실시예의 표시 장치(100c)와 동일하므로, 이하에서 중복 설명을 생략한다.
제4 실시예에 따르면, 사이드 기둥부(1421) 중 발광부(130)의 중앙에 나란한 일부의 너비(W121, W221)는 비발광영역(NEA)의 너비와 유사할 수 있다. 그리고, 사이드 기둥부(1421)는 모서리 기둥부(1422)와 인접할수록 점차 커지는 너비로 이루어질 수 있다. 즉, 사이드 기둥부(1421) 중 모서리 기둥부(1422)와 인접한 다른 일부의 너비(W121, W221)는 발광부(130)의 중앙에 나란한 일부의 너비(W121, W221)보다 크다. 이와 같이 하면, 사이드 기둥부(1421)에 의해 격벽부(140)의 강도가 다소 강화되면서도, 사이드 기둥부(1421)에 의한 발광부(130)의 배면(132d)의 너비 감소가 경감될 수 있다.
모서리 기둥부(1422)의 제1 방향(DR1)의 너비(W122)는 사이드 기둥부(1421)의 제1 방향(DR1)의 너비(W121)보다 크고, 모서리 기둥부(1422)의 제2 방향(DR2)의 너비(W222)는 모서리 기둥부(1421)의 제2 방향(DR2)의 너비(W221)보다 크다. 이로써, 모서리 기둥부(1422)에 의해 격벽부(140)의 강도가 강화될 수 있다.
더불어, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 모서리 기둥부(1422)들 간의 최소 간격(G1d)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 또한, 어느 하나의 발광부(130)의 제2 방향(DR2)의 양측에 대응되는 모서리 기둥부(1422)들 간의 최소 간격(G2d)은 발광소자(LE)의 제2 방향(DR2)의 너비(W2LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 모서리 기둥부(142d)에 관계없이 유지될 수 있다.
이와 같이, 제4 실시예에 따른 격벽부(140)는 모서리 기둥부(1422)를 더 포함함에 따라, 강도가 더욱 강화될 수 있다.
도 23은 제5 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 23을 참조하면, 제5 실시예에 따른 표시 장치(100e)는 격벽부(140)가 어느 일 방향(도 23의 DR1)에서 이웃한 두 개의 발광부(130) 사이에 나란하게 배치된 2n개의 기둥부(142e1, 142e2) (여기서, n은 1 이상의 자연수)를 포함하는 점을 제외하면, 제1 실시예의 표시 장치(100a)와 동일하므로, 이하에서 중복 설명을 생략한다.
2n개의 기둥부(142e1, 142e2)는 이웃한 두 개의 발광부(130) 중 어느 하나를 향해 볼록한 단면 형태를 갖는 제1 기둥부(142e1)와, 이웃한 두 개의 발광부(130) 중 다른 나머지 하나를 향해 볼록한 단면 형태를 갖는 제2 기둥부(142e2)를 포함한다.
판부(141)는 다른 일 방향(도 23의 DR2)에서 이웃한 두 개의 발광부(130) 사이에 배치될 수 있다.
제5 실시예에 따르면, 제1 기둥부(142e1)와 제2 기둥부(142e2)는 이웃한 두 개의 발광부(130) 사이에서 번갈아 배치된다.
그리고, 번갈아 배치되어 다른 일 방향(도 23의 DR2)으로 이웃한 제1 기둥부(142e1)와 제2 기둥부(142e2)는 상호 점대칭하는 형태로 이루어질 수 있다. 또는, 어느 하나의 발광부(130)의 양변에 배치되는 제1 기둥부(142e1)와 제2 기둥부(142e2)는 상호 점대칭하는 형태일 수 있다.
이에, 복수의 발광부(130) 각각의 광방출면 및 배면(132e)은 제1 기둥부(142e1)에 의해 변형된 일변과, 이에 마주하고 제2 기둥부(142e2)에 의해 변형된 다른 일변을 포함하는 사각형 형태로 이루어질 수 있다.
제5 실시예에 따르면, 제1 기둥부(142e1)의 제1 방향(DR1)의 너비(W12e1) 및 제2 기둥부(142e2)의 제1 방향(DR1)의 너비(W12e2)는 판부(141)의 제1 방향(DR1)의 너비(W11)보다 크다. 이로써, 제1 기둥부(142e1) 및 제2 기둥부(142e2)에 의해 격벽부(140)의 강도가 강화될 수 있다.
더불어, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 제1 기둥부(142e1) 및 제2 기둥부(142e2) 간의 최소 간격(G1e)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 제1 기둥부(142e1) 및 제2 기둥부(142e2)에 관계없이 유지될 수 있다.
이러한 제5 실시예에 따르면, 기둥부(142e1, 142e2)에 의해 격벽부(140)의 강도가 개선되면서도, 기둥부(142e1, 142e2)의 돌출로 인한 발광부(130)의 너비 감소가 경감될 수 있다.
한편, 도 23은 다른 일 방향(도 23의 DR2)으로 이웃한 제1 기둥부(142e1)와 제2 기둥부(142e2)는 상호 점대칭하는 형태인 것을 도시하지만, 이는 단지 예시일 뿐이다.
도 24 및 도 25는 제5 실시예의 변형 예시들을 보여주는 도면이다.
도 24를 참조하면, 제5 실시예의 제1 변형 예시(100e')에 따른 제1 기둥부(142e1)와 제2 기둥부(142e2)는 이웃한 두 개의 발광부(130) 사이에서 일 방향(도 24의 DR1)으로 상호 나란하게 배치될 수 있다. 즉, 두 개의 발광부(130) 사이에서, 제1 기둥부(142e1)와 제2 기둥부(142e2)는 상호 선대칭하는 형태일 수 있다.
제1 변형 예시에 따르면, 제1 방향(DR1)으로 나란한 제1 기둥부(142e1)와 제2 기둥부(142e2)의 총 너비(W12e)는 판부(141)의 제1 방향(DR1)의 너비(W11)보다 크다. 이로써, 제1 기둥부(142e1) 및 제2 기둥부(142e2)에 의해 격벽부(140)의 강도가 강화될 수 있다.
그리고, 제1 변형 예시에 따르면, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 제1 기둥부(142e1) 및 제2 기둥부(142e2) 간의 최소 간격(G1e)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 제1 기둥부(142e1) 및 제2 기둥부(142e2)에 관계없이 유지될 수 있다.
또는, 도 25를 참조하면, 제5 실시예의 제2 변형 예시(100e")에 따른 격벽부(140)는 발광부(130)의 각 변의 일부로부터 발광부(130) 측으로 돌출된 제1 기둥부(142e1), 제2 기둥부(142e2), 제3 기둥부(142e3) 및 제4 기둥부(142e4)를 포함할 수 있다.
제1 기둥부(142e1)와 제2 기둥부(142e2)는 어느 하나의 발광부(130)의 제1 방향(DR1)의 양변에 각각 배치될 수 있다.
제3 기둥부(142e3)와 제4 기둥부(142e4)는 어느 하나의 발광부(130)의 제2 방향(DR2)의 양변에 각각 배치될 수 있다.
제2 변형 예시에 따르면, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 제1 기둥부(142e1) 및 제2 기둥부(142e2) 간의 최소 간격(G1e)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 그리고, 어느 하나의 발광부(130)의 제2 방향(DR2)의 양측에 대응되는 제3 기둥부(142e3) 및 제4 기둥부(142e4) 간의 최소 간격(G2e)은 발광소자(LE)의 제2 방향(DR1)의 너비(W2LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 제1 기둥부(142e1), 제2 기둥부(142e2), 제3 기둥부(142e3) 및 제4 기둥부(142e4)에 관계없이 유지될 수 있다.
도 26은 제6 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 26을 참조하면, 제6 실시예에 따른 표시 장치(100f)는 복수의 발광 영역(EA)이 제1 방향(DR1)으로 나란하게 배열되는 반면 제2 방향(DR2)으로 나란하게 배치되지 않는 점과, 격벽부(140)가 일 방향(도 26의 DR1)에서 이웃한 두 개의 발광부(130)의 모서리들에 대응되는 기둥부(142f)를 포함하는 점을 제외하면, 제1 실시예의 표시 장치(100a)와 동일하므로, 이하에서 중복 설명을 생략한다.
판부(141)는 일 방향(DR1)으로 이웃한 기둥부(142f) 사이, 및 다른 일 방향(DR2)으로 이웃한 발광부(130) 사이에 배치될 수 있다.
제6 실시예에 따르면, 기둥부(142f)가 각 발광부(130)의 일변의 양측 모서리로 돌출된다. 이에 따라, 복수의 발광부(130) 각각의 광방출면 및 배면(132f)은 일 방향(DR1)으로 연장되는 일변의 양단에 대응한 모서리들이 기둥부(142f)에 의해 변형된 사각형 형태로 이루어질 수 있다.
제6 실시예에 따르면, 기둥부(142f)의 제1 방향(DR1)의 너비(W12f)는 판부(141)의 제1 방향(DR1)의 너비(W11)보다 크고, 격벽부(140)의 제2 방향(DR2)의 최대 너비(W22f)는 판부(141)의 제2 방향(DR2)의 너비(W21)보다 크다. 이로써, 기둥부(142f)에 의해 격벽부(140)의 강도가 강화될 수 있다.
더불어, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 기둥부(142f)들 간의 최소 간격(G1f)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 또한, 어느 하나의 발광부(130)의 제2 방향(DR2)의 양측에 대응되는 격벽부(140)의 최소 간격(G2f)은 발광소자(LE)의 제2 방향(DR2)의 너비(W2LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 기둥부(142f)에 관계없이 유지될 수 있다.
이러한 제6 실시예에 따르면, 기둥부(142f)가 각 발광부(130)의 두 개의 모서리들만을 변형시키므로, 기둥부(142f)에 의한 발광부(130)의 너비 감소가 경감될 수 있다.
도 27은 제7 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 27을 참조하면, 제7 실시예에 따른 표시 장치(100g)는 격벽부(140)가 일 방향(도 26의 DR1)에서 이웃한 두 개의 발광부(130)의 모서리들과 이들에 다른 일 방향(도 26의 DR2)에서 이웃한 하나의 발광부(130)의 일변의 일부에 대응되는 기둥부(142g)를 포함하는 점을 제외하면, 제6 실시예의 표시 장치(100f)와 동일하므로, 이하에서 중복 설명을 생략한다.
제7 실시예에 따르면, 복수의 발광부(130) 각각의 광방출면 및 배면(132g)은 일 방향(DR1)으로 연장되는 일변의 양단에 대응한 모서리들과, 일 방향(DR1)으로 연장되는 다른 일변의 일부가 기둥부(142g)에 의해 변형된 사각형 형태로 이루어질 수 있다.
제7 실시예에 따르면, 기둥부(142g)의 제1 방향(DR1)의 최대 너비(W12g)는 판부(141)의 제1 방향(DR1)의 너비(W11)보다 크고, 기둥부(142g)의 제2 방향(DR2)의 최대 너비(W22g)는 판부(141)의 제2 방향(DR2)의 너비(W21)보다 크다. 이로써, 기둥부(142g)에 의해 격벽부(140)의 강도가 강화될 수 있다.
더불어, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 기둥부(142g)들 간의 최소 간격(G1g)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 또한, 어느 하나의 발광부(130)의 제2 방향(DR2)의 양측에 대응되는 기둥부(142g)들 간의 최소 간격(G2g)은 발광소자(LE)의 제2 방향(DR2)의 너비(W2LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 기둥부(142g)에 관계없이 유지될 수 있다.
제7 실시예에 따르면, 기둥부(142g)가 두 개의 발광부(130)의 모서리들과 다른 일 방향(도 26의 DR2)에서 이웃한 하나의 발광부(130)의 일변의 일부에까지 대응되므로, 제6 실시예에 비해, 격벽부(140)의 강도가 더욱 강화될 수 있다.
도 28은 제8 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다. 도 29는 도 28의 G-G' 부분의 단면을 보여주는 도면이다.
도 28 및 도 29를 참조하면, 제8 실시예에 따른 표시 장치(100h)는 격벽부(140)가 각 발광부(130)의 변들에 배치되고 판부(141)보다 낮은 높이로 이루어진 기둥부(142h1)를 포함하는 점을 제외하면, 제1 실시예의 표시 장치(100a)와 동일하므로, 이하에서 중복 설명을 생략한다.
제8 실시예에 따르면, 기둥부(142h)의 제1 방향(DR1)의 너비(W12h)는 판부(141)의 제1 방향(DR1)의 너비(W11)보다 크고, 기둥부(142h)의 제2 방향(DR2)의 너비(W22h)는 판부(141)의 제2 방향(DR2)의 너비(W21)보다 크다. 이로써, 기둥부(142h)에 의해 격벽부(140)의 강도가 강화될 수 있다.
더불어, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 기둥부(142h)들 간의 최소 간격(G1h)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 또한, 어느 하나의 발광부(130)의 제2 방향(DR2)의 양측에 대응되는 기둥부(142h)들 간의 최소 간격(G2h)은 발광소자(LE)의 제2 방향(DR2)의 너비(W2LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 기둥부(142h)에 관계없이 유지될 수 있다.
제8 실시예에 따르면, 기둥부(142h1)의 높이는 판부(141)의 높이보다 작으므로, 각 발광부(130)의 광방출면은 기둥부(142h1)의 영향을 받지 않는다.
즉, 각 발광부(130)의 광방출면은 판부(141)로 둘러싸인다. 그리고, 각 발광부(130)의 배면(132h)은 기둥부(142h)로 둘러싸인다.
이로써, 기둥부(142h1)에 의해 각 발광부(130)의 광방출면의 너비가 감소되는 것이 방지될 수 있다.
더불어, 기판(110)에 대한 기둥부(142h)의 높이(H1)는 기판(110)에 대한 발광소자(LE)의 광 방사 높이(LEH)보다 작을 수 있다.
발광소자(LE)의 광 방사 높이(LEH)는 발광소자(LE)의 너비, 광방출면의 너비, 기판(110)에 대한 발광소자(LE)의 높이 및 발광소자(LE)의 광이 방사되는 각도 중 적어도 하나에 대응될 수 있다.
이와 같이 기둥부(142h1)의 높이(H1)를 제한함으로써, 발광소자(LE)의 광 방출 영역에 기둥부(142h1)가 배치되지 않으므로, 발광소자(LE)의 광 방출 특성에서 기둥부(142h)의 영향이 제거될 수 있다.
제8 실시예에 따르면, 기둥부(142h)에 의해 격벽부(140)의 강도가 개선될 수 있으면서도, 각 발광부(130)의 광방출면의 너비가 감소되는 것이 방지될 수 있다.
한편, 도 29는 제8 실시예에 따른 기둥부(142h1)가 판부(141)보다 큰 소정 너비로 이루어지는 것을 도시한다. 그러나, 이는 단지 예시일 뿐이며, 기둥부(142h1)는 가변하는 너비로 이루어질 수 있다.
도 30, 도 31 및 도 32는 도 28의 G-G' 부분의 다른 예시들을 보여주는 단면도이다.
도 30을 참조하면, 제8 실시예의 제1 예시에 따른 기둥부(142h2)는 발광소자(LE)에 마주하는 경사면을 포함하고, 판부(141)에 인접할수록 점차 작아지는 너비로 이루어질 수 있다.
이와 같이 하면, 기둥부(142h2)에 의해 반사층(RL)이 경사면으로 이루어짐에 따라, 발광소자(LE) 주변의 광의 진행 방향이 반사층(RL)에 의해 제3 방향(DR3)으로 변동될 가능성이 높아질 수 있다. 그러므로, 발광부(130)의 광 효율이 개선될 수 있다.
도 31을 참조하면, 제8 실시예의 제2 예시에 따른 기둥부(142h3)는 발광소자(LE)에 마주하는 곡면을 포함하며, 판부(141)에 인접할수록 점차 작아지는 너비로 이루어질 수 있다.
이와 같이 하면, 기둥부(142h3)에 의해 반사층(RL)이 지수 함수 그래프 형태의 곡면으로 이루어짐에 따라, 발광소자(LE) 주변의 광의 진행 방향이반사층(RL)에 의해 제3 방향(DR3)으로 변동될 가능성이 높아지고, 전반사가 경감될 수 있다. 그러므로, 발광부(130)의 광 효율이 더욱 개선될 수 있다.
도 32를 참조하면, 제8 실시예의 제3 예시에 따른 격벽부(140)는 기둥부(142h1)와 판부(141) 사이에 배치되는 완충부(142h4)를 더 포함할 수 있다.
완충부(142h4)는 기둥부(142h1)보다 작고 판부(141)보다 큰 너비로 이루어질 수 있다.
이와 같이 하면, 완충부(142h4)에 의해 판부(141)의 변형이 경감될 수 있으므로, 격벽부(140)의 강도가 더욱 강화될 수 있다.
도 33은 제9 실시예에 따른 도 2의 C 부분의 일 예시를 보여주는 사시도이다. 도 34는 제9 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다. 도 35는 도 33의 I-I' 부분의 단면을 보여주는 도면이다. 도 36은 도 33의 J-J' 부분의 단면을 보여주는 도면이다.
도 33, 도 34, 도 35 및 도 36을 참조하면, 제9 실시예에 따른 표시 장치(100i)는 격벽부(140)가 판부(141)의 일부로부터 각 발광부(130)의 변 또는 모서리로 돌출되고 판부(141)보다 낮은 높이로 이루어진 기둥부(142i)를 포함하는 점을 제외하면, 제1 실시예의 표시 장치(100a) 및 제8 실시예의 표시 장치(100j)와 동일하므로, 이하에서 중복 설명을 생략한다.
도 34의 도시와 같이, 제9 실시예에 따르면, 기둥부(142i)의 제1 방향(DR1)의 너비(W12i)는 판부(141)의 제1 방향(DR1)의 너비(W11)보다 크고, 기둥부(142i)의 제2 방향(DR2)의 너비(W22i)는 판부(141)의 제2 방향(DR2)의 너비(W21)보다 크다. 이로써, 기둥부(142i)에 의해 격벽부(140)의 강도가 강화될 수 있다.
더불어, 어느 하나의 발광부(130)의 제1 방향(DR1)의 양측에 대응되는 기둥부(142i)들 간의 최소 간격(G1i)은 발광소자(LE)의 제1 방향(DR1)의 너비(W1LE)보다 크다. 또한, 어느 하나의 발광부(130)의 제2 방향(DR2)의 양측에 대응되는 기둥부(142i)들 간의 최소 간격(G2i)은 발광소자(LE)의 제2 방향(DR2)의 너비(W2LE)보다 크다. 이로써, 발광소자(LE)와 격벽부(140) 간의 간격 마진이 기둥부(142i)에 관계없이 유지될 수 있다.
도 33의 도시와 같이, 제9 실시예에 따르면, 기둥부(142i)의 높이는 판부(141)의 높이보다 작다. 그러므로, 각 발광부(130)의 배면(132i)만이 기둥부(142i)에 의해 변형된 형태가 되고, 각 발광부(130)의 광방출면(131i)은 기둥부(142i)에 의해 변형되지 않는 형태로 이루어질 수 있다.
즉, 도 33, 도 35 및 도 36의 도시와 같이, 각 발광부(130)의 광방출면(131i)은 판부(141)로 둘러싸인다. 이에 따라, 각 발광부(130)의 광방출면(131i)은 발광 영역(EA)에 대응되는 형태로 이루어질 수 있다.
이로써, 기둥부(142i)에 의해 각 발광부(130)의 광방출면의 너비가 감소되는 것이 방지될 수 있다.
그리고, 도 33, 도 35 및 도 36의 도시와 같이, 기둥부(142i)는 각 발광부(130)의 일부로 돌출되므로, 각 발광부(130)의 배면(132i)은 판부(141)와 기둥부(142i)로 둘러싸인다.
이에, 기둥부(142i)에 의한 각 발광부(130)의 배면(132i)의 너비 감소가 경감될 수 있다.
제9 실시예에 따르면, 기둥부(142i)는 이웃한 네 개의 발광부(130)의 모서리들에 대응할 수 있다. 즉, 기둥부(142i)는 이웃한 네 개의 발광부(130)의 모서리들에 걸쳐지고 원형 또는 타원형의 단면을 갖는 기둥 형태일 수 있다.
달리 설명하면, 각 발광부(130)의 배면(132i)은 기둥부(142i)에 의해 각 모서리가 변형된 사각형 형태로 이루어질 수 있다.
이와 같이, 제9 실시예에 따르면, 격벽부(140)가 기둥부(142i)를 포함하면서도, 각 발광부(130)의 광방출면(131i)의 너비 감소를 방지하고, 각 발광부(130)의 배면(132i)의 너비 감소를 경감시킬 수 있다.
도 37은 제10 실시예에 따른 도 2의 B 부분 중 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 37을 참조하면, 제10 실시예에 따른 표시 장치(100j)는 격벽부(140)의 기둥부(142j)가 사각형의 단면을 갖는 각기둥 형태인 점을 제외하면, 제9 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.
제10 실시예에 따르면, 격벽부(140)의 기둥부(142j)가 각기둥 형태로 이루어지므로, 격벽부(140)에 의한 발광부(130)의 배면(132j)의 너비 감소폭이 경감될 수 있다.
한편, 이상의 설명과 달리, 발광 영역(EA)은 사각형이 아닌 원형 또는 타원형으로 이루어질 수 있다.
도 38, 도 39, 도 40 및 도 41은 제11 실시예 및 제11 실시예의 변형 예시들에 따른 격벽부와 발광부의 배면을 보여주는 평면도이다.
도 38을 참조하면, 제11 실시예의 표시 장치(100k)는 복수의 발광 영역(EA)에 대응한 복수의 발광부(130k) 각각의 배면이 격벽부(140')에 의해 변형된 원형 또는 타원형으로 이루어진 점을 제외하면, 제1 실시예의 표시 장치(100a)와 동일하므로, 이하에서 중복 설명을 생략한다.
제11 실시예에 따르면, 복수의 발광부(130k)는 제1 광을 방출하는 제1 발광 영역에 대응한 제1 발광부(EP1), 제2 광을 방출하는 제2 발광 영역에 대응한 제2 발광부(EP2) 및 제3 광을 방출하는 제3 발광 영역에 대응한 제3 발광부(EP3)를 포함할 수 있다. 그리고, 상호 적어도 일부 중첩된 제1 발광부(EP1), 제2 발광부(EP2) 및 제3 발광부(EP3)의 조합으로 화소(PX)가 구현될 수 있다.
제11 실시예에 따른 격벽부(140')는 화소(PX)를 구성하는 제1 발광부(EP1), 제2 발광부(EP2) 및 제3 발광부(EP3) 간의 경계에 배치되는 내부 격벽부(143)과, 화소(PX) 주변에 대응되는 외부 격벽부(144)를 포함할 수 있다.
내부 격벽부(143) 및 외부 격벽부(144) 각각은 제1 방향(DR1) 및 제2 방향(DR2)에 대응한 평면 상에서 가변하는 너비로 이루어질 수 있다.
도 39를 참조하면, 제11 실시예의 제1 예시에 따른 표시 장치(100k1)는 네 개의 발광부(130k1) 별로 그룹화되어 배치되는 점을 제외하면, 도 38의 제11 실시예(100k)와 동일하므로, 이하에서 중복 설명을 생략한다.
여기서, 발광부 그룹에 포함된 네 개의 발광부(130k1) 중 어느 두 개는 상호 동일한 색상의 광을 방출하고, 다른 하나는 다른 색상의 광을 방출하며, 나머지 다른 하나는 또 다른 색상의 광을 방출할 수 있다.
동일한 색상의 광을 방출하는 발광부들(130k1)은 대각 방향으로 나란하게 배열될 수 있다.
제11 실시예의 제1 예시에 따른 내부격벽부(143k1)는 각 발광부 그룹 중 어느 일 방향으로 이웃한 두 개의 발광부(130k1) 사이에 대응한 제1 내부격벽부(1431), 및 각 발광부 그룹에 포함된 네 개의 발광부(130k1) 사이에 대응한 제2 내부 격벽부(1432)를 포함할 수 있다.
그리고, 제11 실시예의 제1 예시에 따른 외부격벽부(144)는 발광부 그룹 주변에 배치될 수 있다.
도 40을 참조하면, 제11 실시예의 제2 예시에 따른 표시 장치(100k2)는 제1 방향(DR1)으로 나란한 두 개의 발광부(130k2) 별로 그룹화되어 배치되는 점을 제외하면, 도 38의 제11 실시예(100k)와 동일하므로, 이하에서 중복 설명을 생략한다.
여기서, 제1 발광부(EP1), 제2 발광부(EP2) 및 제3 발광부(EP3)는 제1 방향(DR1) 및 제2 방향(DR2)에서 번갈아 배치될 수 있다.
제11 실시예의 제2 예시에 따른 내부격벽부(143k2)는 각 발광부 그룹에 포함된 두 개의 발광부(130k2) 사이에 배치될 수 있다.
제11 실시예의 제2 예시에 따른 외부격벽부(144)는 발광부 그룹 주변에 배치될 수 있다.
도 41을 참조하면, 제11 실시예의 제3 예시에 따른 표시 장치(100k3)는 제2 방향(DR2)으로 나란한 두 개의 발광부(130k3) 별로 그룹화되어 배치되는 점을 제외하면, 도 38의 제11 실시예(100k)와 동일하므로, 이하에서 중복 설명을 생략한다.
여기서, 제1 발광부(EP1), 제2 발광부(EP2) 및 제3 발광부(EP3) 각각은 제1 방향(DR1)에서 나란하게 배열될 수 있다.
그리고, 제1 발광부(EP1), 제2 발광부(EP2) 및 제3 발광부(EP3)는 제2 방향(DR2)에서 번갈아 배치될 수 있다.
제11 실시예의 제3 예시에 따른 내부격벽부(143k3)는 각 발광부 그룹에 포함된 두 개의 발광부(130k3) 사이에 배치될 수 있다.
제11 실시예의 제3 예시에 따른 외부격벽부(144)는 발광부 그룹 주변에 배치될 수 있다.
다음, 다른 일 실시예의 표시 장치를 설명한다.
도 42는 다른 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 42를 참조하면, 다른 일 실시예에 따른 표시 장치(10)는 스마트폰, 휴대 전화기, 태블릿 PC, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 텔레비전, 게임기, 손목 시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 네비게이션, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 의료 장치, 검사 장치, 냉장고와 세탁기 등과 같은 다양한 가전 제품, 또는 사물 인터넷 장치에 적용될 수 있다. 본 명세서에서는 표시 장치의 예로 텔레비전을 설명하며, TV는 HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.
다른 일 실시예에 따른 표시 장치(10)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), 마이크로 LED 표시 장치(micro-LED), 나노 LED 표시 장치(nano-LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 하기에서는 표시 장치로서 마이크로 LED 표시 장치(micro-LED)를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 마이크로 LED 표시 장치(micro-LED)를 단순히 표시 장치로 약칭할 것이다. 그러나, 실시예가 마이크로 LED 표시 장치(micro-LED)에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치가 적용될 수도 있다.
첨부된 도면에서 제1 방향(DR1)은 표시 장치(10)의 표시면의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 장치(10)의 표시면의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
다른 일 실시예에 따른 표시 장치(10)는 평면도상 정방형 형상을 가질 수 있으며 예를 들어, 정사각형 형상을 가질 수 있다. 또한, 표시 장치(10)가 텔레비전인 경우, 장변이 가로 방향에 위치하는 직사각형 형상을 가질 수도 있다. 그러나, 이에 한정되는 것은 아니고, 장변이 세로 방향에 위치할 수 있고, 회전 가능하도록 설치되어 장변이 가로 또는 세로 방향으로 가변적으로 위치할 수도 있다. 또한, 표시 장치(10)는 원형 또는 타원형 형상을 가질 수도 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루어지는 활성 영역일 수 있다. 표시 영역(DPA)은 표시 장치(10)의 전반적인 형상과 유사하게 평면도상 정사각형 형상을 가질 수 있으나, 이에 한정되지 않는다. 즉, 표시 영역(DPA)은 다각형, 원형 및 타원형 중 어느 하나로 이루어지거나, 또는 직선과 곡선이 조합된 형태로 이루어질 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 한정되는 것은 아니고 각 변이 표시 장치(10)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다.
복수의 화소(PX)는 백색을 비롯한 각종 색상과 밝기를 표시하는 기본 단위일 수 있다.
도 47 및 도 64 등을 참조로 후술하는 바와 같이, 복수의 화소(PX) 각각은 색상 표시를 위해 상호 인접하고 서로 다른 색상에 대응되는 둘 이상의 발광 영역(도 47 및 도 64의 LEA)으로 이루어질 수 있다.
일 예로, 복수의 화소(PX) 각각에 대응되는 둘 이상의 발광 영역은 제1 색상에 대응되는 적어도 하나의 제1 발광 영역(도 47 및 도 64의 LEA1), 제1 색상과 상이한 제2 색상에 대응하는 적어도 하나의 제2 발광 영역(도 47 및 도 64의 LEA2), 및 제1 색상 및 제2 색상과 상이한 제3 색상에 대응하는 적어도 하나의 제3 발광 영역(도 47 및 도 64의 LEA3)을 포함할 수 있다. 여기서, 제1 색상, 제2 색상 및 제3 색상은 각각 적색, 녹색 및 청색일 수 있다.
이에 따라, 복수의 화소(PX) 각각은 제1 발광 영역에 의한 제1 색상의 광, 제2 발광 영역에 의한 제2 색상의 광 및 제3 발광 영역에 의한 제3 색상의 광의 혼합으로 이루어진 색상 및 밝기를 표시할 수 있다.
더불어, 복수의 화소(PX)를 이루는 복수의 발광 영역(LEA)은 표시 영역(DPA)에 제1 방향(DR1) 또는 제2 방향(DR2)으로 배열될 수 있다. 여기서, 상호 동일한 색상에 대응되는 발광 영역들은 제1 방향(DR1) 및 제2 방향(DR2) 중 어느 하나로 상호 나란하게 배열될 수 있다. 그리고, 서로 다른 색상에 대응되는 발광 영역들은 제1 방향(DR1) 및 제2 방향(DR2) 중 다른 하나에서 스트라이프 타입 또는 펜타일 타입으로 번갈아 배열될 수 있다. 다만 이는 단지 예시일 뿐이며, 다른 일 실시예에 따른 복수의 발광 영역(LEA)의 배열 형태는 도 47 및 도 64의 도시로 한정되지 않고, 얼마든지 변경될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA) 전체를 둘러싸거나, 또는 표시 영역(DPA)을 부분적으로 둘러쌀 수 있다. 일 예로, 표시 영역(DPA)이 사각형 형상인 경우, 비표시 영역(NDA)은 표시 영역(DPA)의 네 변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤에 대응될 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 다른 일 실시예에서, 표시 장치(10)의 제1 변(도 42에서 하변)에 인접 배치된 비표시 영역(NDA)에는 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(10)의 제2 변(도 42에서 좌변)에 인접 배치된 비표시 영역(NDA)에는 스캔 구동부(SDR) 등이 배치될 수 있다.
도 43은 도 42의 표시 장치 중 트랜지스터 어레이층의 일 예시를 나타낸 레이아웃 도이다.
표시 장치(10)는 복수의 발광 영역에 대응되는 복수의 박막트랜지스터를 포함한 트랜지스터 어레이층(도 49의 TFTL)을 포함할 수 있다. 트랜지스터 어레이층(TFTL)은 복수의 발광 영역(도 49의 LEA)을 개별적으로 구동하기 위한 것이다.
도 43을 참조하면, 트랜지스터 어레이층(TFTL)은 표시 영역(DPA)에 배치된 복수의 배선들을 포함할 수 있다. 여기서, 복수의 배선들은 스캔 배선(SCL), 센싱 신호 배선(SSL), 데이터 배선(DTL), 초기화 전압 배선(VIL), 제1 전원 배선(ELVDL) 등을 포함할 수 있다.
스캔 배선(SCL)과 센싱 신호 배선(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 배선(SCL)과 센싱 신호 배선(SSL)은 스캔 구동부(SDR)에 연결될 수 있다.
스캔 구동부(SDR)는 비표시 영역(NDA) 중 표시 영역(DPA)의 제1 방향(DR1)의 일측에 인접한 일부에 배치될 수 있다. 또는, 도 43에 상세히 도시되지 않았으나, 스캔 구동부(SDR)는 비표시 영역(NDA) 중 표시 영역(DPA)의 제1 방향(DR1)의 양측에 인접한 일부에 배치될 수도 있다.
스캔 구동부(SDR)는 스캔 배선(SCL) 각각과 센싱 신호 배선(SSL) 각각에 대응한 구동 회로를 포함할 수 있다.
스캔 구동부(SDR)는 신호 연결 배선(CWL)의 일단에 연결될 수 있다.
신호 연결 배선(CWL)의 다른 일단은 비표시 영역(NDA)의 가장자리에 배치된 패드(WPD_CW)를 통해 외부 장치(도 42의 EXD)와 연결될 수 있다.
데이터 배선(DTL)과 초기화 전압 배선(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다.
제1 전원 배선(ELVDL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 또는, 제1 전원 배선(ELVDL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함한 메쉬 구조로 이루어질 수도 있다. 다른 일 실시예에 따른 제1 전원 배선(ELVDL)은 도 43의 도시로 한정되지 않는다.
데이터 배선(DTL), 초기화 전압 배선(VIL)과 제1 전원 배선(ELVDL) 각각의 단부는 비표시 영역(NDA)에 배치된 배선 패드(WPD)와 각각 연결될 수 있다.
데이터 배선(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함), 초기화 전압 배선(VIL)의 배선 패드(WPD_RV, 이하, '초기화 전압 패드')와 제1 전원 배선(ELVDL)의 배선 패드(WPD_ELVDL)는 비표시 영역(NDA)의 가장자리인 패드부(PDA)에 배치될 수 있다.
배선 패드(WPD) 상에는 외부 장치(도 42의 EXD)가 실장될 수 있다.
외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
트랜지스터 어레이층(TFTL)은 표시 영역(DPA)에 배열된 복수의 발광 영역에 각각 대응되는 복수의 화소 구동 회로를 더 포함할 수 있다. 복수의 발광 영역의 화소 구동 회로는 상술한 배선들과 연결되고, 복수의 발광 영역의 발광소자에 구동 전류를 각각 공급할 수 있다.
복수의 발광 영역의 화소 구동 회로 각각은 적어도 하나의 박막트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 화소 구동 회로에 구비되는 트랜지스터의 개수와 커패시터의 개수 및 이들의 연결 형태는 다양하게 변형될 수 있다.
이하에서는 화소 구동 회로의 예시들을 설명한다. 다만, 이는 단지 예시일 뿐이며, 다른 일 실시예에 따른 화소 구동 회로는 도 44, 도 4 및 도 46의 도시에 한정되지 않고, 2T1C 구조, 7T1C 구조, 6T1C 구조 등의 다른 변형 예시로 이루어질 수 있다.
도 44, 도 4 및 도 46은 도 43의 트랜지스터 어레이층 중 어느 하나의 발광 영역의 예시들을 나타낸 등가 회로도이다.
도 44를 참조하면, 어느 하나의 발광 영역의 화소 구동 회로는 구동 트랜지스터(DTR), 제1 트랜지스터(STR1) 및 제2 트랜지스터(STR2)와 1개의 스토리지 커패시터(CST)를 포함할 수 있다.
구동 트랜지스터(DTR)는 제1 전원 전압이 공급되는 제1 전원 배선(ELVDL)과 제2 전원 전압이 공급되는 제2 전원 배선(ELVSL) 사이에 발광소자(LE)와 직렬로 연결된다. 구동 트랜지스터(DTR)는 게이트 전극과 소스 전극 간의 전압 차가 문턱 전압 이상이면 턴온되어, 게이트 전극과 소스 전극 간의 전압 차에 대응되는 구동 전류를 발광소자(LE)에 공급한다.
구동 트랜지스터(DTR) 중 게이트 전극은 제1 트랜지스터(STR1)에 연결되고, 소스 전극은 발광 소자(LE)에 연결되며, 드레인 전극은 제1 전원 배선(ELVDL)에 연결될 수 있다. 또는, 구동 트랜지스터(DTR)의 구조에 따라, 구동 트랜지스터(DTR) 중 드레인 전극은 발광 소자(LE)에 연결되며, 소스 전극은 제1 전원 배선(ELVDL)에 연결될 수도 있다.
제1 트랜지스터(STR1)는 데이터 배선(DTL)과 구동 트랜지스터(DTR) 사이에 연결된다. 제1 트랜지스터(STR1)의 게이트 전극은 스캔 배선(SCL)에 연결된다. 제1 트랜지스터(STR1)는 스캔 배선(SCL)의 스캔 신호에 기초하여 턴온되고, 데이터배선(DTL)의 데이터신호를 구동 트랜지스터(DTR)의 게이트 전극에 공급한다.
스토리지 커패시터(CST) 중 일단은 구동 트랜지스터(DTR)와 제1 트랜지스터(STR1) 사이의 노드에 연결되고, 다른 일단은 구동 트랜지스터(DTR)와 발광소자(LE) 사이의 노드에 연결될 수 있다. 스토리지 커패시터(CST)는 턴온된 제1 트랜지스터(STR1)를 통해 공급된 데이터신호로 충진될 수 있다. 즉, 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 간의 차전압을 보유할 수 있다.
제2 트랜지스터(STR2)는 구동 트랜지스터(DTR)과 초기화 전압 배선(VIL) 사이에 연결된다. 제2 트랜지스터(STR2)의 게이트 전극은 센싱 신호 배선(SSL)에 연결된다. 제2 트랜지스터(STR2)는 센싱 신호 배선(SSL)의 센싱 신호에 기초하여 턴온되고, 구동 트랜지스터(DTR)와 발광소자(LE) 사이의 노드 전위를 초기화 전압 배선(VIL)의 초기화 전압으로 초기화시킬 수 있다.
구동 트랜지스터(DTR), 제1 트랜지스터(STR1) 및 제2 트랜지스터(STR2)는 박막 트랜지스터(Thin Film Transistor)로 마련될 수 있다. 도 44는 구동 트랜지스터(DTR), 제1 트랜지스터(STR1) 및 제2 트랜지스터(STR2)가 모두 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 경우를 예시하고 있으나, 다른 일 실시예는 도 44의 도시에 한정되지 않는다. 즉, 구동 트랜지스터(DTR), 제1 트랜지스터(STR1) 및 제2 트랜지스터(STR2) 중 적어도 일부는 P 타입 MOSFET일 수 있다.
도 4를 참조하면, 다른 일 예시에 따른 어느 하나의 발광 영역의 화소 구동 회로는 구동 트랜지스터(DTR), 제1 내지 제6 트랜지스터(STR1~6) 및 스토리지 커패시터(CST)를 포함할 수 있다.
구동 트랜지스터(DTR)는 제1 전원 배선(ELVDL)과 제2 전원 배선(ELVSL) 사이에 발광소자(LE)와 직렬로 연결된다.
즉, 구동 트랜지스터(DTR)의 제1 전극(예를 들면, 소스 전극)은 제1 전원 배선(ELVDL)에 대응되고, 구동 트랜지스터(DTR)의 제2 전극(예를 들면, 드레인 전극)은 발광소자(LE)의 제1 전극(예를 들면, 애노드 전극)에 대응될 수 있다.
발광소자(LE)의 제2 전극(예를 들면, 캐소드 전극)은 제2 전원 배선(ELVSL)에 연결될 수 있다.
발광소자(LE)의 양단에는 기생 용량(Cel)이 형성될 수 있다.
스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 제1 전원 배선(ELVDL) 사이에 연결될 수 있다.
제1 트랜지스터(STR1)는 구동 트랜지스터(DTR)의 게이트 전극과 구동 트랜지스터(DTR)의 제2 전극(예를 들면, 드레인 전극) 사이에 연결될 수 있다. 제1 트랜지스터(STR1)가 기입 스캔 배선(GWL)의 게이트 신호에 기초하여 턴온되면, 구동 트랜지스터(DTR)의 게이트 전극과 구동 트랜지스터(DTR)의 제2 전극은 동전위로 변경될 수 있다.
제2 트랜지스터(STR2)는 데이터 배선(DTL)과 구동 트랜지스터(DTR)의 제1 전극(예를 들면, 소스 전극) 사이에 연결될 수 있다. 제2 트랜지스터(STR2)가 기입 스캔 배선(GWL)의 게이트 신호에 기초하여 턴온되면, 데이터 배선(DTL)의 데이터 신호가 구동 트랜지스터(DTR)의 제1 전극으로 전달될 수 있다.
이때, 구동 트랜지스터(DTR)의 게이트 전극과 구동 트랜지스터(DTR)의 제1 전극 간의 전압 차가 문턱 전압 이상이 되면, 구동 트랜지스터(DTR)가 턴온되며, 게이트 전극과 소스 전극 간의 전압 차에 대응되는 구동 전류가 발생된다.
제3 트랜지스터(STR3)는 구동 트랜지스터(DTR)의 게이트 전극과 초기화 전압 배선(VIL) 사이에 연결될 수 있다. 제3 트랜지스터(STR3)가 초기화 스캔 배선(GIL)의 게이트 신호에 의해 턴온되면, 구동 트랜지스터(DTR)의 게이트 전극의 전위가 초기화 전압 배선(VIL)의 전압으로 초기화 될 수 있다.
제4 트랜지스터(STR4)는 발광소자(LE)의 제1 전극(예를 들면, 애노드 전극)과 초기화 전압 배선(VIL) 사이에 연결될 수 있다. 제4 트랜지스터(STR4)가 제어 스캔 배선(GCL)의 게이트 신호에 의해 턴온되면, 발광소자(LE)의 제1 전극(예를 들면, 애노드 전극)의 전위가 초기화 전압 배선(VIL)의 전압으로 초기화 될 수 있다.
제5 트랜지스터(STR5)는 제1 전원 배선(ELVDL)과 구동 트랜지스터(DTR) 사이에 연결될 수 있다.
제6 트랜지스터(STR6)는 구동 트랜지스터(DTR)와 발광소자(LE) 사이에 연결될 수 있다.
제5 트랜지스터(STR5) 및 제6 트랜지스터(STR6)가 발광 배선(EL)의 게이트 신호에 의해 턴온되면, 구동 트랜지스터(DTR)에 의한 구동 전류가 발광소자(LE)에 공급될 수 있다.
제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 일 예로, 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 반도체층은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정에 의한 폴리 실리콘으로 형성될 수 있다.
도 4는 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 경우를 도시하고 있으나, 다른 일 실시예는 도 4의 도시에 한정되지 않으며, 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 중 적어도 일부는 N 타입 MOSFET으로 형성될 수도 있다.
제1 전원 배선(ELVDL)의 제1 전원 전압, 제2 전원 라인(ELVSL)의 제2 전원 전압, 및 초기화 전압 배선(VIL)의 초기화 전압은 구동 트랜지스터(DTR)의 특성, 발광 소자(LE)의 특성 등을 고려하여 설정될 수 있다.
도 46을 참조하면, 또 다른 일 예시에 따른 어느 하나의 발광 영역의 화소 구동 회로는 제1 트랜지스터(STR1) 및 제3 트랜지스터(STR3)는 N 타입 MOSFET으로 이루어지는 점을 제외하면, 도 4에 도시된 화소 구동 회로와 동일하므로, 이하에서 중복되는 설명을 생략한다.
도 46의 도시에 따르면, 구동 트랜지스터(DTR), 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5) 및 제6 트랜지스터(STR6)는 P 타입 MOSFET으로 이루어진다. 이러한 구동 트랜지스터(DTR), 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5) 및 제6 트랜지스터(STR6) 각각의 액티브층은 폴리 실리콘으로 형성될 수 있다.
N 타입 MOSFET으로 이루어진 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
그리고, N 타입 MOSFET으로 이루어진 제1 트랜지스터(STR1)의 게이트 전극은 기입 스캔 배선(GWL)이 아니라, 제어 스캔 배선(GCL)에 연결될 수 있다. 즉, 제1 트랜지스터(STR1)는 제어 스캔 배선(GCL)의 게이트 신호에 의해 턴온될 수 있다.
대신, 기입 스캔 배선(GWL)은 P 타입 MOSFET으로 이루어진 제4 트랜지스터(STR4)의 게이트 전극에 연결될 수 있다.
여기서, 제어 스캔 배선(GCL)의 게이트 신호 및 초기화 스캔 배선(GIL)의 게이트 신호는 N 타입 MOSFET을 턴온시키기 위한 게이트 하이 전압으로 이루어질 수 있다.
반면, 기입 스캔 배선(GWL)의 게이트 신호 및 발광 배선(EL)의 게이트 신호는 P 타입 MOSFET을 턴온시키기 위한 게이트 로우 전압으로 이루어질 수 있다.
한편, 다른 일 실시예에 따른 화소 구동 회로는 도 44 내지 도 46의 도시에 국한되지 않으며, 도 44 내지 도 46의 도시된 내용 외에 당업자가 채용 가능한 공지된 다른 회로 구조로 형성될 수도 있다.
도 6은 도 42의 A 부분에 대응한 복수의 발광 영역에 관한 일 예시를 나타낸 레이아웃 도이다.
도 6을 참조하면, 다른 일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)에 배열된 복수의 발광 영역(LEA)을 포함한다.
복수의 발광 영역(LEA) 각각은 영상 표시를 위한 특정 색상을 소정 밝기로 표시하는 기본 단위일 수 있다.
복수의 발광 영역(LEA)은 제1 색상의 광을 방출하는 제1 발광 영역(LEA1), 제2 색상의 광을 방출하는 제2 발광 영역(LEA2) 및 제3 색상의 광을 방출하는 제3 발광 영역(LEA3)을 포함한다.
여기서, 제1, 제2 및 제3 색상은 서로 상이한 메인 피크 파장에 대응될 수 있다.
일 예로, 제2 색상은 제1 색상보다 낮은 메인 피크 파장에 대응되고, 제3 색상은 제2 색상보다 낮은 메인 피크 파장에 대응될 수 있다. 이 경우, 제1 색상은 대략 600㎚ 내지 750㎚의 파장 대역에 대응하는 적색이고, 제2 색상은 대략 480㎚ 내지 560㎚의 파장 대역에 대응하는 녹색이며, 제3 색상은 대략 370㎚ 내지 460㎚의 파장 대역에 대응하는 청색일 수 있다.
다른 일 실시예에 따르면, 제1 발광 영역(LEA1), 제2 발광 영역(LEA2) 및 제3 발광 영역(LEA3)은 제2 방향(DR2)으로 각각 나란하게 배열될 수 있다. 그리고, 제1 발광 영역(LEA1), 제2 발광 영역(LEA2) 및 제3 발광 영역(LEA3)은 제1 방향(DR1)에서 번갈아 배열될 수 있다.
이 경우, 복수의 화소(PX) 각각은 제1 방향(DR1)으로 인접한 하나의 제1 발광 영역(LEA1), 하나의 제2 발광 영역(LEA2) 및 하나의 제3 발광 영역(LEA3)의 조합으로 이루어질 수 있다. 다만, 이는 단지 예시일 뿐이며, 다른 일 실시예에 따른 각 화소(PX)의 구성은 도 6의 도시에 한정되지 않고 얼마든지 변경될 수 있다.
복수의 발광 영역(LEA)은 제1 방향(DR1) 및 제2 방향(DR2)에서 상호 이격되며, 복수의 발광 영역(LEA) 간의 이격 영역(NEA)은 표시 영역(DPA) 중 광을 방출하지 않는 비발광 영역이다.
도 48은 도 6의 B 부분에 대응한 화소 전극 및 더미 패턴의 일 예시를 나타낸 평면도이다.
도 48을 참조하면, 다른 일 실시예에 따른 표시 장치(10)는 복수의 발광 영역(LEA)에 각각 대응되는 복수의 화소 전극(PE)과, 복수의 발광 영역(LEA) 간의 이격 영역인 비발광 영역(NEA)에 대응되는 복수의 더미 패턴(DMP)과, 복수의 발광 영역(LEA)에 대응되는 복수의 발광소자(LE)를 포함한 발광소자 어레이층을 포함한다.
복수의 화소 전극(PE)은 복수의 발광 영역(LEA)에 각각 대응된다. 이러한 복수의 화소 전극(PE)은 복수의 발광 영역(LEA)과 마찬가지로, 제1 방향(DR1) 및 제2 방향(DR2) 각각에서 상호 이격될 수 있다.
일 예로, 복수의 화소 전극(PE)은 제1 방향(DR1)에서 소정의 간격(G1, 이하 "제1 간격"이라 함)으로 상호 이격될 수 있다.
제1 예시(B1)에 따르면, 복수의 더미 패턴(DMP)은 복수의 발광 영역(LEA)에 대응한 복수의 화소 전극(PE) 간의 이격 영역(NEA)에 배치된다. 복수의 더미 패턴(DMP)은 복수의 화소 전극(PE)으로부터 이격된다. 즉, 복수의 더미 패턴(DMP)은 섬 형태의 패턴으로 이루어진다.
일 예로, 더미 패턴(DMP)은 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나(예를 들면, 제1 방향(DR1))에서 이웃한 두 개의 화소 전극(PE) 사이마다 하나 이상 배치될 수 있다.
즉, 도 48의 도시와 같이, 제1 발광 영역(LEA1), 제2 발광 영역(LEA2) 및 제3 발광 영역(LEA3)이 제1 방향(DR1)에서 교번하여 나란하게 배열되는 경우, 제1 발광 영역(LEA1)의 화소 전극(PE_LEA1)과 제2 발광 영역(LEA2)의 화소 전극(PE_LEA2) 사이에 하나의 더미 패턴(DMP)이 배치되고, 제2 발광 영역(LEA2)의 화소 전극(PE_LEA2)과 제3 발광 영역(LEA3)의 화소 전극(PE_LEA3) 사이에 하나의 더미 패턴(DMP)이 배치되며, 제3 발광 영역(LEA3)의 화소 전극(PE_LEA3)과 제1 발광 영역(LEA1)의 화소 전극(PE_LEA1) 사이에 하나의 더미 패턴(DMP)이 배치될 수 있다.
이때, 더미 패턴(DMP)은 제1 방향(DR1)에서 화소 전극(PE)과 교번하여 나란하게 배치된다. 이러한 더미 패턴(DMP)의 제2 방향(DR2)의 너비는 화소 전극(PE)의 제2 방향(DR2)의 너비와 동일 범위일 수 있다.
복수의 발광소자(LE)는 복수의 발광 영역(NEA)에 각각 대응한 복수의 화소 전극(PE) 상에 배치되고, 제1 방향(DR1) 및 제2 방향(DR2)에서 상호 이격된다.
복수의 발광소자(LE)는 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나(예를 들면, 제1 방향(DR1))에서 동일 범위의 간격(G3, 이하 "제3 간격"이라 함)으로 상호 이격될 수 있다. 여기서, 동일 범위는 동일하다고 간주될 수 있을 정도의 마진을 포함하는 범위를 지칭할 수 있다. 일 예로, 동일 범위는 ±15% 이내의 마진을 포함할 수 있으나, 이는 단지 예시일 뿐이며, 동일 범위의 정의는 표시 장치(10)의 크기 및 해상도 등에 따라 얼마든지 변경될 수 있다.
복수의 발광소자(LE) 간의 제1 방향(DR1)의 제3 간격(G3)과, 발광소자(LE)의 제1 방향(DR1)의 너비(W1, 이하 "제1 너비"라 함)의 합은 화소 전극(PE)의 제1 방향(DR1)의 너비(W3, 이하 "제3 너비"라 함)보다 작다.
이로써, 복수의 화소 전극(PE) 각각에 적어도 하나의 발광소자(LE)가 배치될 수 있다.
달리 설명하면, 복수의 발광 영역(LEA) 각각은 둘 이상의 발광소자(LE)와 대응될 수 있다.
즉, 복수의 발광 영역(LEA)에 대응한 복수의 화소 전극(PE) 각각에는 제1 방향(DR1) 또는 제2 방향(DR2)으로 이웃한 둘 이상의 발광소자(LE)가 배치될 수 있다.
이를 위해, 복수의 화소 전극(PE) 각각의 제1 방향(DR1)의 너비는 발광소자(LE)에 대응한 제1 너비(W1)의 적어도 일 배, 및 발광소자(LE) 간의 제1 방향(DR1)의 제3 간격(G3)의 적어도 일 배를 합한 값보다 클 수 있다.
복수의 화소 전극(PE) 각각의 너비, 발광소자(LE)의 너비 및 발광소자(LE) 간의 간격 각각이 제1 방향(DR1) 또는 제2 방향(DR2)에서 동일 범위로 유지될 수 있다.
이와 같이 하면, 복수의 화소 전극(PE) 상에 복수의 발광소자(LE)를 일괄적으로 배치하는 공정에 의해서도, 복수의 화소 전극(PE) 각각에는 상호 동일한 개수의 발광소자(LE)가 배치될 수 있다.
이때, 복수의 화소 전극(PE) 각각 상에 배치되는 발광소자(LE)의 개수는 화소 전극(PE)의 너비, 발광소자(LE)의 너비 및 발광소자(LE) 간의 간격에 대응될 수 있다. 복수의 화소 전극(PE) 각각 상에 배치되는 발광소자(LE)의 개수는 도 48의 도시에 한정되지 않으며, 화소 전극(PE)의 너비, 발광소자(LE)의 너비 및 발광소자(LE) 간의 간격 등에 기초하여 얼마든지 변경될 수 있다.
한편, 발광소자(LE)의 배치 공정이 복수의 발광소자(LE) 각각에 대해 개별적으로 실시되는 것이 아니라, 복수의 발광소자(LE)에 대해 일괄적으로 실시되므로, 복수의 발광소자(LE) 중 일부는 비발광 영역(NEA)에 걸쳐질 수 있다. 즉, 후술될 도 53 및 도 54의 도시와 같이, 공정 오차 등으로 인해, 복수의 발광소자(LE) 중 일부는 화소 전극(PE)과 비발광 영역(NEA)에 걸쳐지거나, 또는 비발광 영역(NEA)에 배치될 수 있다.
이때, 어느 두 개의 화소 전극(PE) 사이의 비발광 영역(NEA)에 배치된 발광소자(LE)가 어느 두 개의 화소 전극(PE)에 모두 걸쳐지면, 어느 두 개의 화소 전극(PE) 중 적어도 어느 하나에 의해 구동되는 표시 불량이 발생될 수 있다.
이를 방지하기 위해, 제1 방향(DR1)에서 이웃한 화소 전극(PE)들 간의 제1 간격(G1)은 발광소자(LE)의 제1 방향(DR1)의 제1 너비(W1)보다 큰 범위에서 선택될 수 있다. (G1 > W1)
이와 같이 하면, 복수의 발광소자(LE) 중 제1 방향(DR1)의 정렬 오차로 인해 비발광 영역(NEA)에 걸쳐지는 일부는 하나의 화소 전극(PE)에만 연결됨으로써, 하나의 화소 전극(PE)를 통한 구동 전류에 의해서만 구동될 수 있다.
그리고, 다른 일 실시예에 따른 표시 장치(10)는 복수의 발광 영역(LEA) 간의 이격 영역(NEA)에 배치되는 복수의 더미 패턴(DMP)을 포함한다.
이에 따라, 복수의 발광소자(LE) 중 정렬 오차로 인해 비발광 영역(NEA)에 걸쳐지는 일부는 비발광 영역(NEA)에 배치된 더미 패턴(DMP)으로 지지될 수 있다. 그러므로, 제1 방향(DR1)의 정렬 오차로 인해 화소 전극(PE)의 제1 방향(DR1)의 가장자리에 걸쳐진 발광소자(LE)가 화소 전극(PE)의 단차로 인해 기울어지는 틸팅(Tilting) 불량이 방지될 수 있다.
즉, 발광소자(LE)의 배치 공정이 복수의 발광소자(LE)에 대해 일괄적으로 실시됨에 따라, 비발광 영역(NEA)으로 돌출 배치된 발광소자(LE)가 발생되더라도, 더미 패턴(DMP)으로 인해 발광 소자(LE)의 틸팅 불량이 방지될 수 있다.
도 48의 도시와 같이, 더미 패턴(DMP)이 제1 방향(DR1)으로 이웃한 화소 전극(PE)들 사이에 배치되는 경우, 어느 하나의 발광 영역(LEA)의 화소 전극(PE)과 어느 하나의 발광 영역(LEA)에 이웃한 더미 패턴(DMP)은 제1 방향(DR1)에서 소정의 간격(G2, 이하 "제2 간격"이라 함)으로 상호 이격될 수 있다.
발광소자(LE)의 틸팅 불량은 발광소자(LE)가 비발광 영역(NEA)으로 임계값 이상으로 돌출된 경우에 발생된다고 가정할 때, 화소 전극(PE)과 더미 패턴(DMP) 간의 제2 간격(G2)은 틸팅 불량의 임계값 이하로 설정될 수 있다.
일 예로, 발광소자(LE)의 절반 이상이 비발광 영역(NEA)에 걸쳐진 경우, 발광소자(LE)의 무게 중심이 화소 전극(PE)으로 지지되지 않으므로, 발광소자(LE)의 틸팅 불량이 유발될 수 있다. 이에 따라, 틸팅 불량의 임계값은 발광소자(LE)의 제1 방향(DR1)의 너비(즉, 제1 너비(W1))의 이등분 값일 수 있다.
이에 따라, 상호 이웃한 화소 전극(PE)과 더미 패턴(DMP) 간의 제2 간격(G2)은 0을 초과하고, 발광소자(LE)의 제1 너비(W1)의 이등분 값보다 작은 범위에서 선택될 수 있다. (0 < G2 ≤ (W1)/2)
이로써, 비발광 영역(NEA)에 걸쳐진 발광 소자(LE)의 틸팅 불량이 더미 패턴(DMP)으로 인해 방지될 수 있다.
복수의 더미 패턴(DMP) 각각은 제1 방향(DR1)에서 소정의 너비(W2, 이하, "제2 너비"라 함)로 이루어질 수 있다.
각 더미 패턴(DMP)은 제1 방향(DR1)의 양측에 이웃한 두 개의 화소 전극(PE)으로부터 동일한 제2 간격(G2)으로 이격되는 경우, 더미 패턴(DMP)의 제2 너비(W2)와 제2 간격(G2)의 갑절(2*G2)을 합한 값(W2+2*G2)은 제1 방향(DR1)으로 이웃한 두 개의 화소 전극(PE) 간의 제1 간격(G1)에 대응할 수 있다. ((W2+2*G2) ≒ G1)
또한, 제2 너비(W2)와 제2 간격(G2)의 합은 제1 너비(W1)의 이등분 값보다 큰 범위에서 선택될 수 있다. (W2 + G2 > (W1)/2, W2 > (W1)/2 - G2)
이와 같이 하면, 비발광 영역(NEA)으로 돌출된 발광소자(LE) 중 화소 전극(PE)의 가장자리에서 가장 멀리 돌출된 부분이 더미 패턴(DMP)으로 지지될 수 있다. 즉, 비발광 영역(NEA)으로 돌출된 발광소자(LE) 중 제1 방향(DR1)의 일측은 화소 전극(PE)으로 지지되고, 제1 방향(DR1)의 다른 일측은 더미 패턴(DMP)으로 지지될 수 있다. 이로써, 더미 패턴(DMP)의 배치에 따른 발광소자(LE)의 틸팅 불량 방지에 대한 신뢰도가 향상될 수 있다.
도 49는 도 48의 C-C'를 따라 절단한 면의 일 예시를 나타낸 단면도이다. 도 50은 도 49의 트랜지스터 어레이층의 일 예시를 나타낸 단면도이다. 도 51은 도 49의 D 부분을 상세히 나타낸 단면도이다.
도 49를 참조하면, 다른 일 실시예에 따른 표시 장치(10)는 복수의 발광 영역(LEA)이 배열된 표시 영역(도 42의 DPA)을 포함하는 기판(SUB), 기판(SUB) 상에 배치되고 복수의 발광 영역(LEA)에 각각 대응되는 복수의 화소 전극(PE), 기판(SUB) 상에 배치되고 복수의 발광 영역(LEA) 간의 이격 영역인 비발광 영역(NEA)에 대응되는 복수의 더미 패턴(DMP), 복수의 발광 영역(LEA)에 대응되는 복수의 발광소자(LE)를 포함한 발광소자 어레이층(EML), 복수의 발광소자(LE) 사이에 배치되고 복수의 화소 전극(PE) 및 복수의 더미 패턴(DMP)을 덮는 평탄화층(PLL) 및 발광소자 어레이층(EML)과 평탄화층(PLL) 상에 배치되고 복수의 발광 영역(LEA)에 대응되는 공통 전극(CE)을 포함한다.
기판(SUB)은 유리 재질의 리지드(rigid) 기판일 수 있다. 또는, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 이 경우, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있다.
표시 장치(10)는 기판(SUB) 상에 배치되는 트랜지스터 어레이층(TFTL)을 더 포함할 수 있다.
트랜지스터 어레이층(TFTL)은 복수의 발광 영역(LEA)에 대응되는 복수의 박막트랜지스터(DTR, STR1)와 복수의 박막트랜지스터(DTR, STR1)를 덮는 비아막(VIA)을 포함할 수 있다.
복수의 화소 전극(PE) 및 복수의 더미 패턴(DMP)은 비아막(VIA) 상에 배치될 수 있다.
복수의 화소 전극(PE)은 비아막(VIA)을 관통하는 콘택홀(CTH)을 통해 트랜지스터 어레이층(TFTL)의 복수의 화소 구동부에 각각 연결될 수 있다. 일 예로, 도 44의 도시에 따르면, 복수의 화소 전극(PE)은 복수의 구동 트랜지스터(DTR)에 각각 연결될 수 있다.
도 50을 참조하면, 트랜지스터 어레이층(TFTL)은 기판(SUB) 상에 배치되는 버퍼층(BFL), 버퍼층(BFL) 상의 액티브층(ACT)을 덮는 제1 게이트 절연막(GI1), 제1 게이트 절연막(GI1) 상의 게이트 전극(G)을 덮는 제2 게이트 절연막(GI2), 제2 게이트 절연막(GI2) 상의 커패시터 전극(CAE)을 덮는 층간 절연막(ILI), 층간 절연막(ILI) 상의 소스 전극(S) 및 드레인 전극(D)을 덮는 제1 비아막(VIA1), 제1 비아막(VIA1) 상의 애노드 연결 전극(ANDE)을 덮는 제2 비아막(VIA2)을 포함할 수 있다.
도 50의 트랜지스터 어레이층(TFTL)은 도 44의 화소 구동 회로에 대응될 수 있다.
즉, 도 50은 화소 구동 회로 중 발광 소자(LE)에 연결되는 구동 트랜지스터(DTR)와, 데이터 배선(DTL)에 연결되는 제1 트랜지스터(STR1)을 도시하며, 제1 트랜지스터(STR1)는 구동 트랜지스터(DTR)와 사실상 동일한 구조로 이루어진다. 이에 따라, 이하에서는 별다른 언급이 없는 한 구동 트랜지스터(DTR)를 중심으로 설명하고, 제1 트랜지스터(STR1)에 관련한 중복 설명은 생략한다.
버퍼층(BFL)은 기판(SUB)을 통한 수분 또는 산소의 침투를 방지하기 위한 것으로, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등의 무기 절연 재료로 이루어진 단일층 또는 다중층을 포함할 수 있다.
액티브층(ACT)은 화소 구동 회로 등에 구비된 각 박막트랜지스터의 채널에 대응된다. 이러한 액티브층(ACT)은 반도체 물질로 이루어질 수 있다. 일 예로, 액티브층(ACT)은 비정질 실리콘, 다결정 실리콘, 또는 산화물 반도체 등의 반도체 물질로 이루어질 수 있다. 여기서, 산화물 반도체는 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 예시적으로, 액티브층(ACT)은 IGZO(Indium tin zinc oxide)를 포함할 수 있다.
액티브층(ACT)은 게이트 전극의 전위에 따라 캐리어의 이동 통로가 발생되는 채널 영역(CHA)과, 채널 영역(CHA)의 양측에 배치되는 제1 및 제2 도전 영역(COA1, COA2)을 포함할 수 있다.
액티브층(ACT)이 산화물 반도체로 이루어진 경우, 제1 및 제2 도전 영역(COA1, COA2)은 이온 등에 노출되어 도전화된 영역일 수 있다.
제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2) 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물 및 티타늄 산화물 등을 포함할 수 있다.
제1 게이트 절연막(GI1) 상의 게이트 전극(G)은 액티브층(ACT)의 채널 영역(CHA)에 중첩된다.
게이트 전극(G)은 ITO, IZO, ITZO, In2O3과 같은 금속산화물 또는 구리(Cu), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni)과 같은 금속을 포함할 수 있다.
제2 게이트 절연막(GI) 상의 커패시터 전극(CAE)은 구동 트랜지스터(DTR)의 게이트 전극(G)의 적어도 일부와 중첩될 수 있다. 그리고, 커패시터 전극(CAE)은 층간 절연막(ILI)을 관통하는 홀을 통해 층간 절연막(ILI) 상의 소스 전극(S)과 연결될 수 있다.
이로써, 게이트 전극(G)과 커패시터 전극(CAE) 간의 중첩 영역에 의해, 구동 트랜지스터(DTR)의 게이트 전극(G)과 소스 전극(S) 사이에 배치되는 스토리지 커패시터(도 44의 CST)가 마련될 수 있다.
층간 절연막(ILI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
층간 절연막(ILI) 상의 소스 전극(S)은 층간절연막(ILI), 제2 게이트 절연막(GI2) 및 제1 게이트 절연막(GI1)을 관통하는 홀을 통해 액티브층(ACT)의 제1 도전 영역(COA1)에 연결될 수 있다.
층간 절연막(ILI) 상의 드레인 전극(D)은 층간절연막(ILI), 제2 게이트 절연막(GI2) 및 제1 게이트 절연막(GI1)을 관통하는 홀을 통해 액티브층(ACT)의 제2 도전 영역(COA2)에 연결될 수 있다.
소스 전극(S) 및 드레인 전극(D)은 ITO, IZO, ITZO, In2O3과 같은 금속산화물 또는 구리(Cu), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni)과 같은 금속으로 이루어진 단일층 또는 다중층을 포함할 수 있다.
복수의 박막트랜지스터(DTR, STR1)를 덮는 비아막(VIA)은 층간 절연막(ILI) 상의 소스 전극(S) 및 드레인 전극(D)을 덮는 제1 비아막(VIA1) 및 제1 비아막(VIA1) 상의 애노드 연결 전극(ANDE)을 덮는 제2 비아막(VIA2)을 포함할 수 있다.
데이터 배선(DTL)은 제1 비아막(VIA1) 상에 배치될 수 있고, 제1 비아막(VIA1)을 관통하는 홀을 통해 제1 트랜지스터(STR1)에 연결될 수 있다.
애노드 연결 전극(ANDE)은 제1 비아막(VIA1)을 관통하는 제1 콘택홀(CTH1)을 통해 구동 트랜지스터(DTR)의 소스 전극(S)에 연결될 수 있다.
제1 비아막(VIA1) 및 제2 비아막(VIA2) 각각은 아크릴계 수지, 에폭시계 수지, 이미드계 수지, 에스테르계 수지 등의 유기 절연 재료를 포함할 수 있다.
애노드 연결 전극(ANDE) 및 데이터 배선(DTL) 각각은 ITO, IZO, ITZO, In2O3과 같은 금속산화물 또는 구리(Cu), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni)과 같은 금속으로 이루어진 단일층 또는 다중층을 포함할 수 있다.
화소 전극(PE)은 TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 또는 MgO(magnesium oxide)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조로 이루어질 수 있다.
화소 전극(PE)은 제2 비아막(VIA2)을 관통하는 제2 콘택홀(CTH2)을 통해 애노드 연결 전극(ANDE)에 연결될 수 있다.
더미 패턴(DMP)은 화소 전극(PE)의 단차로 인한 발광소자(LE)의 틸팅 불량을 방지하기 위한 것이다. 이에 따라, 더미 패턴(DMP)과 화소 전극(PE)에 걸쳐진 발광소자(LE)의 기울어짐을 방지하기 위해, 더미 패턴(DMP)은 화소 전극(PE)과 나란하게 배치되도록, 화소 전극(PE)과 동등 범위의 두께로 이루어질 필요가 있다.
이러한 더미 패턴(DMP)은 화소 전극(PE)과 동일한 재료로 이루어질 수 있다. 이 경우, 더미 패턴(DMP)은 불필요한 전기적 신호를 유발시키지 않도록, 플로팅 상태를 유지할 수 있다. 즉, 더미 패턴(DMP)은 화소 전극(PE)과 전기적으로 연결되지 않는 플로팅 상태이며, 화소 전극(PE)으로부터 이격된 섬 형태로 이루어질 수 있다.
또는, 더미 패턴(DMP)은 화소 전극(PE)과 동등 범위의 두께를 갖는 절연 재료로 이루어질 수도 있다. 이 경우, 더미 패턴(DMP)의 배치를 위한 패터닝 공정에 의해 비아막(VIA)이 손상되는 것을 방지하기 위해, 더미 패턴(DMP)은 무기 절연 재료로 이루어질 수 있다.
도 49의 도시와 같이, 복수의 발광소자(LE)로 이루어진 발광소자 어레이층(EML)은 복수의 화소 전극(PE) 상에 배치된다.
또는, 도 53, 도 54 및 도 55의 도시와 같이, 발광소자 어레이층(EML)의 정렬 오차로 인해, 일부의 발광소자(LE)는 비발광 영역(NEA)의 더미 패턴(DMP)에 걸쳐질 수 있다.
도 10을 참조하면, 복수의 발광소자(LE) 각각은 제3 방향(DR3)으로 상호 마주하는 화소 전극(PE)과 공통 전극(CE) 사이에 연결되는 수직형 발광 다이오드 소자일 수 있다.
그리고, 복수의 발광소자(LE) 각각은 마이크로 발광 다이오드(micro light emitting diode) 소자일 수 있다. 일 예로, 발광소자(LE)의 제3 방향(DR3)의 길이는 대략 1㎛ 내지 5㎛일 수 있다.
복수의 발광소자(LE) 각각은 제1 방향(DR1) 및 제2 방향(DR2)의 너비가 제3 방향(DR3)의 길이보다 작은 기둥 형태로 이루어질 수 있다. 일 예로, 복수의 발광소자(LE) 각각은 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 복수의 발광소자(LE) 각각의 형상은 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥이거나, 또는 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등과 같이 다양하게 변형될 수 있다.
복수의 발광소자(LE) 각각은 서로 다른 도전형의 도펀트로 도핑된 제1 반도체층(SEM1)과 제2 반도체층(SEM2), 및 제1 반도체층(SEM1)과 제2 반도체층(SEM2) 사이에 개재된 활성층(MQW)을 포함할 수 있다. 이러한 발광소자(LE)에 있어서, 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 전달된 정공과 전자에 의해 활성층(MQW)에서 전자-정공 쌍이 발생되고, 전자-정공 쌍에 의해 광자(Photon)가 발생될 수 있다.
복수의 발광소자(LE) 각각은 제3 방향(DR3)에서 순차적으로 배치되는 연결 전극(CNE), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2) 및 제3 반도체층(SEM3)을 포함할 수 있다.
제1 반도체층(SEM1)은 연결 전극(CNE) 및 접촉 전극(CTE)을 통해 화소 전극(PE)에 연결되고, 제2 반도체층(SEM2)은 제3 반도체층(SEM3)을 통해 공통 전극(CE)에 연결될 수 있다. 이로써, 화소 전극(PE)과 공통 전극(CE) 사이의 구동 전류에 의한 전자와 정공이 제1 반도체층(SEM1) 및 제2 반도체층(SEM2)으로 전달될 수 있다.
복수의 발광소자(LE) 각각은 연결 전극(CNE)과 화소 전극(PE) 사이에 배치되는 접촉 전극(CTE)을 더 포함할 수 있다.
접촉 전극(CTE)은 연결 전극(CNE)과 화소 전극(PE) 간의 접착 특성 및/또는 계면 특성을 개선시키기 위한 것이다.
상세히 도시되지 않았으나, 접촉 전극(CTE)은 도전성 재료의 다중층 구조로 이루어질 수 있다. 일 예로, 접촉 전극(CTE)은 화소 전극(PE)과 접하는 제1 접촉층, 및 연결 전극(CNE)과 접하는 제2 접촉층을 포함할 수 있다.
예시적으로, 화소 전극(PE)의 최상부가 ITO로 이루어진 경우, 제1 접촉층은 티타늄(Ti)을 포함할 수 있다. 다만, 이는 단지 예시일 뿐이며, 제1 접촉층은 화소 전극(PE)에 대한 접착 특성이 우수한 금속 재료라면 어느 것으로든 선택될 수 있다.
제2 접촉층은 연결 전극(CNE)과의 접착 특성이 우수한 금속 물질로 이루어질 수 있다. 일 예로, 연결 전극(CNE)이 구리, 은 및 주석의 합금(SAC305)인 경우, 제2 접촉층은 구리(Cu) 또는 금(Au)을 포함할 수 있다.
연결 전극(CNE)은 접촉 전극(CTE)과 접하는 연결층, 및 제1 반도체층(SEM1)에 접하는 반사층을 포함할 수 있다.
연결층은 화소 전극(PE)과 제1 반도체층(SEM1) 사이의 저항을 줄이기 위한 것으로, 오믹(Ohmic) 연결 전극 또는 쇼트키(Schottky) 연결 전극일 수 있다. 이러한 연결층은 금(Au), 구리(Cu), 주석(Sn), 은(Ag), 알루미늄(Al), 티타늄(Ti) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 연결층은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
반사층은 활성층(MQW)의 광을 제2 반도체층(SEM2) 측으로 반사시키기 위한 것이다. 이러한 반사층은 알루미늄(Al) 또는 은(Ag)을 포함할 수 있으며, 이들의 합금일 수도 있다. 또는 반사층은 ITO를 더 포함할 수 있다.
연결 전극(CNE) 상의 제1 반도체층(SEM1)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함하고, p형 도펀트로 도핑된 p형 반도체일 수 있다.
일 예로, 제1 반도체층(SEM1)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 어느 하나로 이루어질 수 있다.
제1 반도체층(SEM1)의 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등에서 선택될 수 있다.
예를 들어, 제1 반도체층(SEM1)은 Mg로 도핑된 p-GaN일 수 있다.
제1 반도체층(SEM1)의 두께는 30㎚ 내지 200㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체층(SEM1) 상의 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 것이며, 제1 반도체층(SEM1) 및 활성층(MQW)의 특성에 따라 생략될 수도 있다.
전자 저지층(EBL)은 Mg로 도핑된 p-AlGaN일 수 있다.
전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
활성층(MQW)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제1 색상의 광, 즉 청색 파장 대역의 광을 방출할 수 있다. 또는, 활성층(MQW)은 중심 파장대역이 400㎚ 내지 420㎚의 범위를 갖는 광, 즉 자외선 대역(UV)의 광을 방출할 수도 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3㎚ 내지 10㎚일 수 있다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층(MQW)에서 방출되는 광의 파장대역은 활성층(MQW)의 성분비에 대응될 수 있다.
일 예로, 활성층(MQW)의 반도체 물질들 중 일부가 인듐을 포함하는 경우, 인듐의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐의 함량이 약 15%이면 청색 파장 대역의 광을 발광할 수 있고, 인듐의 함량이 약 25%이면 녹색 파장 대역의 광을 발광할 수 있으며, 인듐의 함량이 약 35% 이상이면 적색 파장 대역의 광을 발광할 수 있다.
활성층(MQW) 상의 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 것으로, 제2 반도체층(SEM2) 및 활성층(MQW)의 계면 특성에 따라 생략될 수 있다.
일 예로, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다.
초격자층(SLT) 상의 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함하고, n형 도펀트로 도핑된 n형 반도체일 수 있다.
일 예로, 제2 반도체층(SEM2)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상으로 이루어질 수 있다.
제2 반도체층(SEM2)의 n형 도펀트는 Si, Ge, Sn 등에서 선택될 수 있다.
예를 들어, 제2 반도체층(SEM2)은 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
제2 반도체층(SEM2)과 공통 전극(CE) 사이의 제3 반도체층(SEM3)은 도핑되지 않은 언도프드(Undoped) 반도체일 수 있다.
즉, 제3 반도체층(SEM3)은 제2 반도체(SEM2)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 일 예로, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
평탄화층(PLL)은 복수의 발광소자(LE) 상에 배치되는 공통 전극(CE)이 복수의 발광소자(LE)의 제3 방향(DR3)의 길이에 대응한 단차로 인해 단선되는 것을 방지하기 위한 것이다. 이러한 평탄화층(PLL)은 복수의 발광소자(LE) 사이에 배치되고 복수의 화소 전극(PE) 및 복수의 더미 패턴(DMP)을 덮는다.
평탄화층(PLL)은 두껍게 배치되기에 비교적 용이한 유기 절연 재료로 이루어질 수 있다. 즉, 평탄화층(PLL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등으로 이루어질 수 있다.
평탄화층(PLL)은 복수의 발광소자(LE)를 완전히 덮지 않도록, 복수의 발광소자(LE)보다 작은 두께로 이루어진다. 이로써, 복수의 발광소자(LE) 각각의 일단은 화소 전극(PE)과 전기적으로 연결되고, 다른 일단은 공통 전극(CE)과 전기적으로 연결될 수 있다.
공통 전극(CE)은 복수의 발광 영역(LEA)에 대응되며, 복수의 발광소자(LE)를 포함한 발광소자 어레이(EML) 및 평탄화층(PLL) 상에 배치된다. 일 예로, 공통 전극(CE)은 적어도 표시 영역(DPA) 전체에 배치될 수 있다.
복수의 발광소자(LE)는 평탄화층(PLL)으로 완전히 덮이지 않으므로, 공통 전극(CE)은 복수의 발광소자(LE) 각각의 적어도 제3 반도체층(SEM3)에 접하며, 복수의 발광소자(LE) 각각의 제2 반도체층(SEM2)과 전기적으로 연결될 수 있다.
복수의 발광소자(LE)의 광은 공통 전극(CE)을 통해 방출되므로, 공통 전극(CE)은 광이 투과될 수 있을 정도의 얇은 두께로 이루어질 수 있다.
일 예로, 공통 전극(CE)의 두께는 대략 10Å 내지 200Å 일 수 있으나 이에 한정되지 않는다.
또한, 공통 전극(CE)은 화소 전극(PE)에 비해 넓은 너비로 이루어지므로, 면저항을 경감시키기 위해 비교적 낮은 저항의 재료를 포함할 수 있다.
일 예로, 공통 전극(CE)은 알루미늄(Al), 은(Ag), 구리(Cu) 등과 같은 낮은 저항을 갖는 물질을 포함할 수 있다.
도 49의 도시와 같이, 다른 일 실시예에 따른 표시 장치(10)는 공통 전극(CE) 상에 배치되는 색변환 어레이층(CCAL), 및 색변환 어레이층(CCAL) 상에 배치되는 컬러필터층(CFL)을 더 포함할 수 있다.
색변환 어레이층(CCAL)은 복수의 발광 영역(LEA)이 각각에 대응되는 색상을 표시할 수 있도록, 발광소자(LE)의 광을 더 높은 파장 대역의 광으로 변환하기 위한 것이다.
컬러필터층(CFL)은 복수의 발광 영역(LEA)이 각각에 대응되는 색상을 더욱 선명하게 표시할 수 있도록, 색변환 어레이층(CCAL)의 광 중 각 발광 영역(LEA)의 색상에 대응한 파장 대역의 광을 선택적으로 투과하기 위한 것이다.
이로써, 발광소자 어레이(EML)가 동일한 파장 대역의 광을 방출하는 복수의 발광소자(LE)를 포함하더라도, 표시 장치(10)는 단색이 아닌 다양한 색상을 표시할 수 있다.
일 예로, 도 49의 도시와 같이, 복수의 발광소자(LE)가 제3 색상의 광을 방출하는 경우, 색변환 어레이층(CCAL)은 제1 발광 영역(LEA1)에 대응한 제1 색변환패턴(CCP1), 제2 발광 영역(LEA2)에 대응한 제2 색변환패턴(CCP2), 제3 발광 영역(LEA3)에 대응한 투과 패턴(TRP), 및 비발광 영역(NEA)에 대응한 격벽패턴(WLP)을 포함할 수 있다.
제1 색상에 대응한 제1 발광 영역(LEA1)의 제1 색변환패턴(CCP1)은 발광소자(LE)의 광 중 적어도 일부를 제3 색상보다 높은 파장 대역인 제1 색상의 광으로 변환하는 제1 색변환부재(WCP1)를 포함할 수 있다.
제2 색상에 대응한 제2 발광 영역(LEA2)의 제2 색변환패턴(CCP2)은 발광소자(LE)의 광 중 적어도 일부를 제3 색상보다 높은 파장 대역인 제2 색상의 광으로 변환하는 제2 색변환부재(WCP2)를 포함할 수 있다.
제3 색상에 대응한 제3 발광 영역(LEA3)의 투과 패턴(TRP)은 발광소자(LE)의 광을 컬러필터층(CFL) 측으로 가이드한다.
일 예로, 제1 색변환패턴(CCP1)은 투광성을 갖는 소정의 베이스 수지(BRS)와, 베이스 수지(BRS) 내에 분산된 제1 색변환부재(WCP1)를 포함할 수 있다.
마찬가지로, 제2 색변환패턴(CCP2)은 투광성을 갖는 소정의 베이스 수지(BRS)와, 베이스 수지(BRS) 내에 분산된 제2 색변환부재(WCP2)를 포함할 수 있다.
베이스 수지(BRS)는 자외선 또는 열에 의해 경화되고 투광성을 갖는 유기물질로 이루어질 수 있다. 일 예로, 베이스 수지(BRS)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
제1 색변환부재(WCP1) 및 제2 색변환부재(WCP2) 각각은 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 여기서, 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
구체적으로, 양자점은 반도체 나노 결정 물질일 수 있다. 즉, 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 빛을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 일 예로, 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; InZnP, AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InAlP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
다른 일 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 양자점의 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 쉘은 단층 또는 다중층일 수 있다. 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또한, 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 이에 제한되는 것은 아니다.
또는, 제1 색변환부재(WCP1)와 제2 색변환부재(WCP2)는 발광소자(LE)에 의한 제3 색상의 광을 제1 색상과 제2 색상 사이의 파장 대역에 의한 제4 색상으로 변환하는 것일 수도 있다.
또는, 제1 색변환부재(WCP1)는 발광소자(LE)에 의한 제3 색상의 광을 제1 색상으로 변환하는 제1 색상의 형광체로 이루어질 수 있다. 일 예로, 제3 색상이 청색이고 제1 색상이 적색인 경우, 제1 색상의 형광체는 (Sr, Ca)AlSiN3:Eu2+ 또는 K2(Si, Ge, Ti)F6:Mn4+으로 선택될 수 있다.
그리고, 제2 색변환부재(WCP2)는 발광소자(LE)에 의한 제3 색상의 광을 제2 색상으로 변환하는 제2 색상의 형광체로 이루어질 수 있다. 일 예로, 제3 색상이 청색이고 제2 색상이 녹색인 경우, 제2 색상의 형광체는 Beta-SiAlON:Eu2+, SrGa2S4:Eu2+, BaAlMg10O17:Eu2+, Mn2+ , (Sr, Ba, Mg)2SiO4:Eu2+ 및 (Lu,Y)3(Al, Ga)5O12:Ce3+중 적어도 어느 하나로 선택될 수 있다.
투과 패턴(TRP)은 투광성을 갖는 소정의 베이스 수지(BRS)로 이루어질 수 있다. 또는, 투과 패턴(TRP)은 산란입자를 더 포함할 수 있다.
일 예로, 산란입자는 10㎚~500㎚ 범위의 크기로 이루어질 수 있다. 그리고, 산란입자는 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 알루미늄(Al2O3) 및 산화 지르코늄(ZrO2) 중 적어도 하나의 금속산화물로 이루어질 수 있다.
더불어, 제1 색변환패턴(CCP1) 및 제2 색변환패턴(CCP2) 각각은 베이스 수지(BRS) 내에 분산된 산란입자를 더 포함할 수 있다.
격벽패턴(WLP)은 제1 색변환패턴(CCP1), 제2 색변환패턴(CCP2) 및 투과 패턴(TRP)의 배치를 위한 공간을 구획하기 위한 것이다. 이러한 격벽패턴(WLP)은 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 절연 재료로 이루어질 수 있다.
격벽패턴(WLP)의 제1 방향(DR1) 또는 제2 방향(DR2)의 너비는 1㎛ 내지 10㎛의 범위일 수 있다.
컬러필터층(CFL)은 제1 발광 영역(LEA1)에 대응하고 제1 색상의 광을 투과하는 제1 컬러필터(CF1), 제2 발광 영역(LEA2)에 대응하고 제2 색상의 광을 투과하는 제2 컬러필터(CF2), 제3 발광 영역(LEA3)에 대응하고 제3 색상의 광을 투과하는 제3 컬러필터(CF3), 및 비발광 영역(NEA)에 대응하는 광차단패턴(LBP)을 포함할 수 있다.
이러한 컬러필터층(CFL)에 의해, 복수의 발광 영역(LEA) 각각에서 방출되는 광의 색순도가 개선될 수 있다.
또한, 광차단패턴(LBP)에 의해 비발광 영역(NEA)에서의 외부광 반사가 방지될 수 있고, 이웃한 발광 영역(LEA) 간의 혼색이 방지될 수 있으므로, 색 재현율이 개선될 수 있다.
더불어, 다른 일 실시예에 따른 표시 장치(10)는 컬러필터층(CFL)을 덮는 보호층(PTL)을 더 포함할 수 있다.
보호층(PTL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN) 등의 무기 절연 재료로 이루어질 수 있다.
보호층(PTL)은 0.01 내지 1㎛ 범위의 두께로 이루어질 수 있으나, 이는 단지 예시일 뿐이다.
한편, 도 49는 복수의 발광소자(LE)가 제3 발광 영역(LEA3)에 대응한 제3 색상의 광을 방출하는 경우의 일 예시를 도시한다.
이와 달리, 복수의 발광소자(LE)가 제3 색상보다 낮은 파장대역, 즉 자외선 대역의 광을 방출할 수 있다. 이 경우, 색변환 어레이층(CCAL)은 투과 패턴(TRP) 대신 제3 색변환패턴(도 52의 CCP3)을 포함할 수 있다.
도 52는 도 48의 C-C'를 따라 절단한 면의 다른 일 예시를 나타낸 단면도이다.
도 52에 도시된 다른 일 예시는 복수의 발광소자(LE')가 제3 색상보다 낮은 파장대역의 광을 방출하는 점과, 색변환 어레이층(CCAL)이 투과 패턴(도 49의 TRP)을 포함하지 않고 대신 제3 발광 영역(LEA3)에 대응하는 제3 색변환패턴(CCP3)을 포함하는 점을 제외하면, 도 49 내지 도 10에 도시된 일 예시와 동일하므로, 중복 설명을 생략한다.
제3 색변환패턴(CCP3)은 소정의 베이스 수지(BRS)와, 베이스 수지(BRS) 내에 분산되고 발광소자(LE)의 광을 제3 색상의 광으로 변환하는 제3 색변환부재(WCP3)를 포함할 수 있다.
제3 색변환부재(WCP3)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다.
일 예로, 제3 색변환부재(WCP3)는 BaAlMg10O17:Eu2+의 형광 물질로 이루어질 수 있다.
앞서 언급한 바와 같이, 복수의 발광소자(LE)를 배치하는 공정은 복수의 발광소자(LE) 각각에 대해 개별적으로 실시되는 것이 아니라, 복수의 발광소자(LE)에 대해 일괄적으로 실시된다.
그로 인해, 복수의 발광소자(LE)와 복수의 화소 전극(PE) 간의 정렬에 다소의 오차가 발생될 수 있다. 즉, 정렬 오차로 인해, 복수의 발광소자(LE)가 모두 복수의 화소 전극(PE) 상에 배치되는 것이 아니라, 복수의 발광소자(LE) 중 일부는 비발광 영역(NEA)에 걸쳐질 수 있다.
도 53 및 도 54는 도 6에 도시된 발광소자들의 정렬 오차에 관한 예시들을 나타낸 평면도이다.
도 53을 참조하면, 복수의 화소 전극(PE)과의 정렬에 관한 정상 기준치에 비해, 복수의 발광소자(LE)가 제1 방향(DR1)의 일측(도 53의 우측)으로 쉬프트되는 제1 정렬 오차(AE1)가 발생될 수 있다.
제1 정렬 오차(AE1)의 너비가 화소 전극(PE)과 더미 패턴(DMP) 간의 제2 간격(G2)보다 큰 경우, 각 화소 전극(PE) 상에 배치되는 둘 이상의 발광소자(LE) 중 제1 정렬 오차(AE1)에 의해 비발광 영역(NEA)에 걸쳐지는 일부는 각 화소 전극(PE)의 제1 방향(DR1)의 일측에 이웃한 더미 패턴(DMP)에 의해 지지될 수 있다.
또는, 도 54를 참조하면, 복수의 화소 전극(PE)과의 정렬에 관한 정상 기준치에 비해, 복수의 발광소자(LE)가 제1 방향(DR1)의 다른 일측(도 54의 좌측)으로 쉬프트되는 제2 정렬 오차(AE2)가 발생될 수 있다.
제2 정렬 오차(AE2)의 너비가 화소 전극(PE)과 더미 패턴(DMP) 간의 제2 간격(G2)보다 큰 경우, 각 화소 전극(PE) 상에 배치되는 둘 이상의 발광소자(LE) 중 제2 정렬 오차(AE2)에 의해 비발광 영역(NEA)에 걸쳐지는 일부는 각 화소 전극(PE)의 제1 방향(DR1)의 다른 일측에 이웃한 더미 패턴(DMP)에 의해 지지될 수 있다.
도 55는 도 53의 D-D'를 따라 절단한 면의 일 예시를 나타낸 단면도이다. 도 56은 도 55의 비교예를 나타낸 단면도이다.
먼저, 도 56을 참조하면, 복수의 더미 패턴(DMP)을 포함하지 않는 비교예(REF)의 경우, 제1 정렬 오차(AE1) 또는 제2 정렬 오차(AE2)로 인해 비발광 영역(NEA)에 비정상적으로 돌출 배치되는 다른 일부의 발광소자(E_LE')는 화소 전극(PE)의 가장자리에 걸쳐지면서, 화소 전극(PE)의 단차로 인해 기울어지는 틸팅 불량이 되는 점을 확인할 수 있다.
이와 같이, 틸팅 불량의 발광소자(E_LE')는 다른 정상 배치의 발광소자(N_LE)와 나란한 높낮이를 가질 수 없다. 이는 발광소자(N_LE, E_LE') 상에 배치되는 공통 전극(CE)의 단선을 유발시키는 요인이 될 수 있다.
즉, 공통 전극(CE)이 틸팅 불량의 발광소자(E_LE')에 대응되는 기울어진 면 상에 배치됨에 따라, 복수의 발광소자(LE) 각각 상에서 일정한 두께로 이루어지기 어려우므로, 공통 전극(CE)의 면저항이 국부적으로 변동될 수 있다. 그로 인해, 복수의 발광소자(LE)의 휘도 특성에 대한 균일도가 저하됨으로써, 표시 장치(10)의 표시 품질이 저하될 수 있다.
그에 반해, 도 55를 참조하면, 제1 방향(DR1)에 대응되는 제1 정렬 오차(AE1) 또는 제2 정렬 오차(AE2)의 발생 시, 각 화소 전극(PE)에 대응되는 둘 이상의 발광소자(LE)는 각 화소 전극(PE) 상에 정상적으로 배치되는 일부의 발광 소자(N_LE)와, 각 화소 전극(PE)에 제1 방향(DR1)으로 이웃한 비발광 영역(NEA)에 비정상적으로 돌출 배치되는 다른 일부의 발광소자(E_LE)를 포함할 수 있다.
이때, 다른 일 실시예에 따르면, 복수의 더미 패턴(DMP)이 복수의 화소 전극(PE)과 동일층에, 복수의 화소 전극(PE)과 제1 방향(DR1)으로 교번하여 배치된다. 그로 인해, 비발광 영역(NEA)에 비정상적으로 돌출 배치되는 다른 일부의 발광소자(E_LE)는 더미 패턴(DMP)으로 지지될 수 있다. 이로써, 비발광 영역(NEA)에 비정상적으로 돌출 배치되는 다른 일부의 발광소자(E_LE)가 화소 전극(PE)의 단차로 인해 기울어지는 틸팅 불량이 방지될 수 있다.
그로 인해, 복수의 발광소자(LE) 각각 상에서 공통 전극(CE)이 균일한 두께로 배치될 수 있으므로, 복수의 발광소자(LE)의 휘도 특성에 대한 균일도 저하가 방지될 수 있고, 표시 품질의 저하가 방지될 수 있다.
다음, 다른 일 실시예에 따른 더미 패턴의 다른 예시들을 설명한다.
도 57 내지 도 63은 도 6의 B 부분에 대응한 화소 전극 및 더미 패턴의 다른 예시들을 나타낸 평면도이다.
도 57을 참조하면, 제2 예시(B2)는 화소 전극(PE)과 더미 패턴(DMP) 간의 제2 간격(G22)이 틸팅 불량의 임계값인 발광 소자(LE)의 제1 너비(W1)의 이등분 값과 동등 범위인 점을 제외하면, 도 48 내지 도 55의 제1 예시(B1)와 사실상 동일하므로, 중복 설명을 생략한다.
제2 예시(B2)에 따르면, 더미 패턴(DMP)의 제2 너비(W22)는 화소 전극(PE) 간의 제1 간격(G1)에서 더미 패턴(DMP)의 제1 방향(DR1)의 양측에 배치된 두 개의 화소 전극(PE)과의 제2 간격들을 뺀 값에 대응될 수 있다. (W22 = G1 - (G22 * 2))
이러한 제2 예시(B2)에 따르면, 화소 전극(PE)과 더미 패턴(DMP) 간의 제2 간격(W22)이 틸팅 불량의 임계값에 대응되어 틸팅 불량을 방지할 수 있으면서도, 표시 영역(DPA) 중 복수의 더미 패턴(DMP)이 배치되는 비율이 감소될 수 있다.
도 58을 참조하면, 제3 예시(B3)는 이웃한 두 개의 화소 전극(PE) 사이에 배치된 하나의 더미 패턴(DMP)이 두 개의 화소 전극(PE) 중 어느 하나에 더 인접하게 배치되는 점을 제외하면, 도 48 내지 도 55의 제1 예시(B1)와 사실상 동일하므로, 중복 설명을 생략한다.
도 58에 도시된 제3 예시(B3)는 복수의 화소 전극(PE)과의 정렬에 관한 정상 기준치에 비해, 복수의 발광소자(LE)가 제1 방향(DR1)의 일측(도 58의 우측)으로 쉬프트되는 제1 정렬 오차(AE1)에 대응되는 것일 수 있다.
즉, 도 59의 도시와 같이, 제1 정렬 오차(AE1)에 대응한 제3 예시(B3')에 따르면, 이웃한 두 개의 화소 전극(PE) 사이에 배치된 하나의 더미 패턴(DMP)은 두 개의 화소 전극(PE) 중 제1 방향(DR1)의 다른 일측에 이웃한 화소 전극(PE)과 더 인접하게 배치될 수 있다. 이로써, 제1 정렬 오차(AE1)에 의해 제1 방향(DR1)의 일측(도 53의 우측)으로 쉬프트된 발광 소자(LE)들이 더미 패턴(DMP)으로 지지될 수 있다.
제3 예시(B3)에 따르면, 두 개의 화소 전극(PE) 사이에 배치된 하나의 더미 패턴(DMP)은 두 개의 화소 전극(PE) 중 제1 방향(DR1)의 다른 일측에 이웃한 화소 전극(PE)과 제231 간격(G231)으로 이격되고, 제1 방향(DR1)의 일측에 이웃한 화소 전극(PE)과 제232 간격(G232)으로 이격될 수 있다.
여기서, 더미 패턴(DMP)이 제1 정렬 오차(AE1)에 대응되는 경우, 제231 간격(G231)은 제232 간격(G232)보다 작다. (G231 < G232)
제231 간격(G231)과 더미 패턴(DMP)의 제2 너비(W23)의 합은 발광소자(LE)의 제1 너비(W1)의 이등분 값 이상일 수 있다. ((G231 + W23) ≥ (W1)/2)
이와 같이 하면, 제1 정렬 오차(AE1)에 의한 틸팅 불량을 방지할 수 있으면서도, 표시 영역(DPA) 중 복수의 더미 패턴(DMP)이 배치되는 비율이 더욱 감소될 수 있다.
한편, 도 58 및 도 59는 제1 정렬 오차(AE1)에 대응하는 경우의 제3 예시(B3)를 예시적으로 도시한 것이다. 별도로 도시하고 있지 않으나, 제3 예시(B3)가 복수의 발광소자(LE)가 제1 방향(DR1)의 다른 일측(도 54의 좌측)으로 쉬프트되는 제2 정렬 오차(AE2)에 대응하는 경우, 이웃한 두 개의 화소 전극(PE) 사이에 배치된 하나의 더미 패턴(DMP)은 두 개의 화소 전극(PE) 중 제1 방향(DR1)의 일측에 이웃한 화소 전극(PE)과 더 인접하게 배치될 수 있다.
도 60을 참조하면, 제4 예시(B4)는 복수의 화소 전극(PE)과 제2 방향(DR2)으로 교번하여 배치되는 보조 더미 패턴(DMP')을 더 포함하는 점을 제외하면, 도 48 내지 도 14의 제1 예시(B1)와 사실상 동일하므로, 중복 설명을 생략한다.
복수의 발광소자(LE) 각각은 제2 방향(DR2)에서 소정의 너비(W4, 이하 "제4 너비"라 함)로 이루어질 수 있다. 복수의 발광소자(LE)은 제2 방향(DR2)에서 소정의 간격(G6, 이하 "제6 간격"이라 함)으로 상호 이격될 수 있다.
복수의 화소 전극(PE) 각각은 제2 방향(DR2)에서 소정의 너비(W6, 이하 "제6 너비"라 함)로 이루어질 수 있다. 복수의 화소 전극(PE)은 제2 방향(DR2)에서 소정의 간격(G4, 이하, "제4 간격"이라 함)으로 상호 이격될 수 있다.
보조 더미 패턴(DMP)은 제2 방향(DR2)에서 소정의 너비(W5, 이하, "제5 너비"라 함)로 이루어질 수 있다. 어느 하나의 발광 영역(LEA)의 화소 전극(PE)과 어느 하나의 발광 영역(LEA)에 제2 방향(DR2)으로 이웃한 보조 더미 패턴(DMP')은 제2 방향(DR2)에서 소정의 간격(G5, 이하 "제5 간격"이라 함)으로 상호 이격될 수 있다.
제2 방향(DR2)에서 이웃한 화소 전극(PE)들 간의 제4 간격(G4)은 발광소자(LE)의 제2 방향(DR2)의 제4 너비(W4)보다 클 수 있다. (G4 > W4)
이와 같이 하면, 정렬 오차로 인해 비발광 영역(NEA)에 걸쳐진 발광 소자가 제2 방향(DR2)으로 이웃한 두 개의 화소 전극(PE)에 모두 연결되는 불량이 방지될 수 있다.
제2 방향(DR2)으로 이웃한 화소 전극(PE)과 보조 더미 패턴(DMP') 간의 제5 간격(G5)은 0을 초과하고 발광소자(LE)의 제4 너비(W4)의 이등분 값보다 작은 범위에서 선택될 수 있다. (0 < G5 ≤ (W4)/2)
이와 같이 하면, 제2 방향(DR2)으로 이웃한 화소 전극(PE) 사이의 비발광 영역(NEA)에 걸쳐진 발광 소자(LE)의 틸팅 불량이 보조 더미 패턴(DMP')으로 인해 방지될 수 있다.
보조 더미 패턴(DMP')이 제2 방향(DR2)의 양측에 이웃한 두 개의 화소 전극(PE)으로부터 동일한 제5 간격(G5)으로 이격되는 경우, 보조 더미 패턴(DMP')의 제5 너비(W5)와 제5 간격(G5)의 갑절(2*G5)을 합한 값(W5+2*G5)은 제2 방향(DR2)으로 이웃한 두 개의 화소 전극(PE) 간의 제4 간격(G4)보다 작다.
또한, 제5 너비(W5)와 제5 간격(G5)의 합은 제4 너비(W4)의 이등분 값보다 큰 범위에서 선택될 수 있다. (W5 + G5 > (W4)/2, W2 > (W4)/2 - G5)
이와 같이 하면, 제2 방향(DR2)으로 이웃한 화소 전극(PE) 사이의 비발광 영역(NEA)으로 돌출된 발광소자(LE) 중 화소 전극(PE)의 가장자리에서 가장 멀리 돌출된 부분이 보조 더미 패턴(DMP')으로 지지될 수 있다. 즉, 비발광 영역(NEA)으로 돌출된 발광소자(LE) 중 제2 방향(DR2)의 일측은 화소 전극(PE)으로 지지되고, 제2 방향(DR2)의 다른 일측은 보조 더미 패턴(DMP')으로 지지될 수 있다. 이로써, 보조 더미 패턴(DMP')의 배치에 따른 발광소자(LE)의 틸팅 불량 방지에 대한 신뢰도가 향상될 수 있다.
즉, 도 61에 도시된 바와 같이, 복수의 화소 전극(PE)과의 정렬에 관한 정상 기준치에 비해, 복수의 발광소자(LE)가 제2 방향(DR2)의 일측(도 61의 상측)으로 쉬프트되는 제3 정렬 오차(AE3)가 발생된 경우, 각 화소 전극(PE) 상에 배치되는 둘 이상의 발광소자(LE) 중 제3 정렬 오차(AE3)에 의해 비발광 영역(NEA)에 걸쳐지는 일부는 각 화소 전극(PE)의 제2 방향(DR2)의 일측에 이웃한 보조 더미 패턴(DMP')에 의해 지지될 수 있다.
도 62를 참조하면, 제5 예시(B5)는 제1 방향(DR1)으로 이웃한 두 개의 화소 전극(PE) 사이에 상호 이격된 두 개의 더미 패턴(DMP)이 배치되는 점을 제외하면, 도 48 내지 도 14에 도시된 제1 예시(B1)와 동일하므로, 중복 설명을 생략한다.
일 예로, 제1 방향(DR1)으로 이웃한 어느 두 개의 화소 전극(PE_LEA1, PE_LEA2) 사이에 배치된 두 개의 더미 패턴(DMP) 중 제1 방향(DR1)의 다른 일측(예를 들면, 도 62의 좌측)에 배치된 어느 하나의 더미 패턴(DMP)은 제1 방향(DR1)의 다른 일측으로 이웃한 화소 전극(PE_LEA1)과 제251 간격(G251)으로 이격될 수 있다.
그리고, 제1 방향(DR1)으로 이웃한 두 개의 화소 전극(PE_LEA1, PE_LEA2) 사이에 배치된 두 개의 더미 패턴(DMP) 중 제1 방향(DR1)의 일측(예를 들면, 도 62의 우측)에 배치된 다른 하나의 더미 패턴(DMP)은 제1 방향(DR1)의 일측으로 이웃한 화소 전극(PE_LEA2)과 제252 간격(G252)으로 이격될 수 있다. 여기서, 제251 간격(G251)과 제252 간격(G252)은 동등 범위일 수 있으나, 이에 한정되지 않는다.
제251 간격(G251)과 제252 간격(G252) 각각은 발광소자(LE)의 제1 너비(W1)의 이등분 값보다 작을 수 있다. (G251, G252 ≤ (W1)/2)
제1 방향(DR1)으로 이웃한 두 개의 화소 전극(PE_LEA1, PE_LEA2) 사이에 배치된 두 개의 더미 패턴(DMP) 각각은 제1 방향(DR1)에서 소정의 제25 너비(W25)로 이루어질 수 있다.
일 예로, 제251 간격(G251)과 제25 너비(W25)의 합은 발광소자(LE)의 제1 너비(W1)의 이등분 값보다 작을 수 있다. ((G251 + W25) ≤ (W1)/2) 이와 같이 하면, 복수의 발광소자(LE)가 제1 방향(DR1)의 일측(도 53의 우측)으로 쉬프트되는 제1 정렬 오차(AE1)의 발생 시, 발광소자(LE)가 제1 너비(W1)의 이등분 값 이상이 비발광 영역(NEA)으로 돌출되더라도, 발광소자(LE)의 적어도 일부는 더미 패턴(DMP)으로 지지될 수 있으므로, 틸팅 불량이 방지될 수 있다.
마찬가지로, 제252 간격(G252)과 제25 너비(W25)의 합은 발광소자(LE)의 제1 너비(W1)의 이등분 값보다 작을 수 있다. ((G252 + W25) ≤ (W1)/2) 이와 같이 하면, 복수의 발광소자(LE)가 제1 방향(DR1)의 다른 일측(도 53의 좌측)으로 쉬프트되는 제2 정렬 오차(AE2)의 발생 시, 발광소자(LE)가 제1 너비(W1)의 이등분 값 이상이 비발광 영역(NEA)으로 돌출되더라도, 발광소자(LE)의 적어도 일부는 더미 패턴(DMP)으로 지지될 수 있으므로, 틸팅 불량이 방지될 수 있다.
제1 방향(DR1)으로 이웃한 두 개의 화소 전극(PE_LEA1, PE_LEA2) 사이에 배치된 두 개의 더미 패턴(DMP)은 제253 간격(G253)으로 상호 이격될 수 있다. 제253 간격(G253)은 더미 패턴(DMP)의 패터닝 마진에 대응될 수 있다.
이러한 제5 예시(B5)에 따르면, 제1 방향(DR1)에 대응한 제1 정렬 오차(AE1) 또는 제2 정렬 오차(AE2)의 발생 시, 비발광 영역(NEA)으로 돌출된 발광소자(LE)는 어느 하나의 화소 전극(PE)과 어느 하나의 더미 패턴(DMP)에 걸쳐지거나, 또는 이웃한 두 개의 더미 패턴(DMP)에 걸쳐질 수 있다. 그러므로, 틸팅 불량이 방지되면서도, 비발광 영역(NEA)의 발광소자(LE)가 두 개의 화소 전극(PE)에 연결되는 불량이 방지될 수 있다.
도 63을 참조하면, 제6 예시(B6)는 두 개의 화소 전극(PE) 사이에 배치된 더미 패턴(DMP)이 두 개의 화소 전극(PE) 측으로 돌출된 메인부(DMPM)와 메인부(DMPM)들을 잇는 라인부(DMPL)를 포함하는 형태인 점을 제외하면, 도 48 내지 도 14의 제1 예시(B1)와 사실상 동일하므로, 중복 설명을 생략한다.
더미 패턴(DMP)의 메인부(DMPM)들은 제1 방향(DR1)의 양측에서 발광소자(LE)들과 각각 마주할 수 있다.
메인부(DMPM)의 제2 방향(DR2)의 제7 너비(W7)는 발광소자(LE)의 제2 방향(DR2)의 제4 너비(W4) 이상일 수 있다. 이와 같이 하면, 비발광 영역(NEA)에 돌출된 발광소자(LE)가 메인부(DMPM)에 의해 지지되기가 용이해질 수 있다.
메인부(DMPM)는 제1 방향(DR1)으로 이웃한 화소 전극(PE)으로부터 제261 간격(G261)으로 이격될 수 있다.
메인부(DMPM)의 제261 간격(G261)은 0을 초과하고, 발광소자(LE)의 제1 너비(W1)의 이등분 값보다 작은 범위에서 선택될 수 있다. (0 < G261 ≤ (W1)/2)
메인부(DMPM)는 제1 방향(DR1)에서 소정의 제261 너비(W261)로 이루어질 수 있다.
메인부(DMPM)의 제261 너비(W261)와 제261 간격(G261)의 갑절(2*G261)을 합한 값(W261+2*G261)은 제1 방향(DR1)으로 이웃한 두 개의 화소 전극(PE) 간의 제1 간격(G1)에 대응될 수 있다.
그리고, 메인부(DMPM)의 제261 너비(W261)와 제261 간격(G261)의 합은 제1 너비(W1)의 이등분 값보다 큰 범위에서 선택될 수 있다. (W261 + G261 > (W1)/2)
이와 같이 하면, 비발광 영역(NEA)으로 돌출된 발광소자(LE) 중 제1 방향(DR1)의 일측은 화소 전극(PE)으로 지지되고, 제1 방향(DR1)의 다른 일측은 더미 패턴(DMP)의 메인부(DMPM)로 지지될 수 있다.
더미 패턴(DMP)의 라인부(DMPL)는 제1 방향(DR1)에서 소정의 제262 너비(W262)로 이루어질 수 있다. 여기서, 라인부(DMPL)의 제262 너비(W262)는 메인부(DMPM)의 제261 너비(W261)보다 작다. 이로써, 더미 패턴(DMP)에 의해 틸팅 불량을 방지할 수 있으면서도, 표시 영역(DPA) 중 복수의 더미 패턴(DMP)이 배치되는 비율이 감소될 수 있다.
도 64는 도 42의 A 부분에 대응한 복수의 발광 영역에 관한 다른 일 예시를 나타낸 평면도이다. 도 65 및 도 66은 도 64의 F 부분에 대응한 화소 전극 및 더미 패턴의 예시들을 나타낸 평면도이다.
도 64에 도시된 바와 같이, 다른 일 예시에 따른 복수의 발광 영역(LEA)의 배열 형태는 제1 발광 영역(LEA1)과 제3 발광 영역(LEA3)이 제1 방향(DR1)에서 번갈아 배열되는 제1 열과, 제2 발광 영역(LEA2)이 제1 방향(DR1)에서 나란하게 배열되는 제2 열을 포함할 수 있다. 제1 열과 제2 열은 제2 방향(DR2)에서 번갈아 배열될 수 있다. 그리고, 제1 열의 제1 및 제3 발광 영역(LEA1, LEA3)들은 제2 열의 제2 발광 영역(LEA2)들과 제2 방향(DR2)으로 나란하지 않고, 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 대각 방향으로 이웃할 수 있다.
이 경우, 복수의 화소(PX) 각각은 제1 방향(DR1)으로 인접한 하나의 제1 발광 영역(LEA1)과 하나의 제3 발광 영역(LEA3), 및 이들과 대각 방향으로 인접한 두 개의 제2 발광 영역(LEA2)의 조합으로 이루어질 수 있다. 다만, 이는 단지 예시일 뿐이고, 다른 일 실시예에 따른 각 화소(PX)의 구성은 도 64의 도시에 한정되지 않으며 얼마든지 변경될 수 있다.
도 65를 참조하면, 도 64에 도시된 복수의 발광 영역(LEA)을 포함한 표시 장치(10)는 복수의 발광 영역(LEA)에 각각 대응되는 복수의 화소 전극(PE_LEA1, PE_LEA2, PE_LEA3)과, 비발광 영역(NEA) 중 제1 방향(DR1)으로 이웃한 화소 전극(PE)들 사이마다 배치되는 복수의 더미 패턴(DMP)과, 복수의 발광소자(LE)를 포함할 수 있다.
또는, 도 66을 참조하면, 도 64에 도시된 복수의 발광 영역(LEA)을 포함한 표시 장치(10)는 제1 및 제3 발광 영역(LEA1, LEA3)의 화소 전극(PE_LEA1, PE_LEA3) 각각의 제2 방향(DR2)의 양측에 배치되는 보조 더미 패턴(DMP')을 더 포함할 수도 있다.
또는, 별도로 도시되지 않았으나, 보조 더미 패턴(DMP')은 도 66의 도시와 달리, 제2 발광 영역(LEA2)의 화소 전극(PE_LEA2)의 제2 방향(DR2)의 양측에 배치될 수도 있다.
다음, 다른 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 67은 다른 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다. 도 68은 도 67의 발광소자 어레이층을 마련하는 단계를 나타낸 순서도이다. 도 69 내지 도 84는 도 67 및 도 68의 각 단계를 나타낸 공정도이다.
도 67을 참조하면, 다른 일 실시예에 따른 표시 장치(10)의 제조 방법은 복수의 발광 영역(LEA)이 배열된 표시 영역(DPA)을 포함한 기판(SUB)을 마련하고, 복수의 발광 영역(LEA)에 대응되는 복수의 박막트랜지스터(DTR)와 복수의 박막트랜지스터를 덮는 비아막(VIA)을 포함한 트랜지스터 어레이층(TFTL)을 기판(SUB) 상에 배치하는 단계(S10), 비아막(VIA) 상에 복수의 발광 영역(LEA)에 대응되는 복수의 화소 전극(PE)과 복수의 발광 영역(LEA) 간의 이격영역인 비발광 영역(NEA)에 대응되는 복수의 더미 패턴(DMP)을 비아막(VIA) 상에 배치하는 단계(S20), 보조 기판 상에 배치되고 복수의 발광 영역(LEA)에 대응한 복수의 발광소자(LE)를 포함한 발광소자 어레이층(EML)을 마련하는 단계(S30), 복수의 화소 전극(PE) 상에 발광소자 어레이층(EML)을 배치하고 보조 기판을 제거하는 단계(S40), 복수의 발광소자(LE) 사이를 채우고 복수의 화소 전극(PE) 및 복수의 더미 패턴(DMP)을 덮는 평탄화층(PLL)을 배치하는 단계(S50), 복수의 발광소자(LE) 및 평탄화층(PLL) 상에 복수의 발광 영역(LEA)에 대응되는 공통 전극(CE)을 배치하는 단계(S60), 공통 전극(CE) 상에 색변환 어레이층(CCAL)을 배치하는 단계(S70), 및 색변환 어레이층(CCAL) 상에 컬러필터층(CFL)을 배치하는 단계(S80)를 포함한다.
복수의 화소 전극(PE) 및 복수의 더미 패턴(DMP)을 배치하는 단계(S20)에서, 복수의 화소 전극(PE)은 일 방향에서 소정의 제1 간격(G1)으로 상호 이격될 수 있다.
그리고, 복수의 화소 전극(PE) 및 복수의 더미 패턴(DMP)을 배치하는 단계(S20)에서, 일 방향에서 이웃한 어느 하나의 화소 전극(PE)과 어느 하나의 더미 패턴(DMP)은 소정의 제2 간격(G2)으로 상호 이격될 수 있다.
도 68을 참조하면, 발광소자 어레이층(EML)을 마련하는 단계(S30)는 성장 기판 상에 반도체 에피택셜층을 배치하는 단계(S31), 반도체 에피택셜층을 패터닝하여 일 방향에서 제1 너비(W1)로 각각 이루어진 복수의 반도체 구조물을 마련하는 단계(S32), 복수의 반도체 구조물에 보조 기판을 부착하는 단계(S33), 복수의 반도체 구조물에서 성장 기판을 제거하는 단계(S34), 복수의 반도체 구조물 각각에 연결 전극(CNE)을 배치하여 복수의 발광소자(LE)를 마련하는 단계(S35), 보조 기판을 인장하여 복수의 발광소자(LE) 간의 간격을 확장시키는 단계(S36), 및 복수의 발광소자(LE)가 일 방향에서 소정의 제3 간격(G3)으로 상호 이격되면(S37), 발광소자 어레이층(EML)을 마련하는 단계(S38)를 포함할 수 있다.
반도체 에피택셜층을 배치하는 단계(S31)에서, 반도체 에피택셜층은 성장 기판 상에 순차 적층된 제1 도전형의 제1 반도체층, 양자 우물 구조의 활성층, 제2 도전형의 제2 반도체층, 언도프트 반도체의 제3 반도체층을 포함할 수 있다.
도 69 및 도 70을 참조하면, 표시 영역(DPA)을 포함한 기판(SUB)이 마련되고, 복수의 박막트랜지스터(DTR, STR1)와 이를 덮는 비아막(VIA)을 포함하는 트랜지스터 어레이층(TFTL)이 기판(SUB) 상에 배치된다. (S10)
도 69의 도시와 같이, 트랜지스터 어레이층(TFTL)은 기판(SUB) 상에 배치되는 버퍼층(BFL), 버퍼층(BFL) 상의 액티브층(ACT)을 덮는 제1 게이트 절연막(GI1), 제1 게이트 절연막(GI1) 상의 게이트 전극(G)을 덮는 제2 게이트 절연막(GI2), 제2 게이트 절연막(GI2) 상의 커패시터 전극(CAE)을 덮는 층간 절연막(ILI), 및 층간 절연막(ILI) 상의 소스 전극(S) 및 드레인 전극(D)을 덮는 제1 비아막(VIA1)을 포함할 수 있다.
트랜지스터 어레이층(TFTL)에 포함된 복수의 박막트랜지스터 중 어느 하나의 구동 트랜지스터(DTR)는 버퍼막(BFL) 상에 배치되고 채널 영역(CHA)과 이의 양측에 이어진 제1 및 제2 도전 영역(COA1, COA2)을 포함하는 액티브층(ACT), 제1 게이트 절연막(GI1) 상에 배치되고 액티브층(ACT)의 채널 영역(CHA)에 중첩되는 게이트 전극(G), 및 층간 절연막(ILI) 상에 배치되는 드레인 전극(D)과 소스 전극(S)을 포함할 수 있다.
드레인 전극(D)은 층간 절연막(ILI), 제2 게이트 절연막(GI2) 및 제1 게이트 절연막(GI1)을 관통하는 홀을 통해 액티브층(ACT)의 제1 도전 영역(COA1)에 연결될 수 있다.
소스 전극(S)은 층간 절연막(ILI), 제2 게이트 절연막(GI2) 및 제1 게이트 절연막(GI1)을 관통하는 홀을 통해 액티브층(ACT)의 제2 도전 영역(COA2)에 연결될 수 있다.
제2 게이트 절연막(GI2) 상의 커패시터 전극(CAE)은 구동 트랜지스터(DTR)의 게이트 전극(G)의 적어도 일부와 중첩될 수 있고, 층간 절연막(ILI)을 관통하는 홀을 통해 구동 트랜지스터(DTR)의 소스 전극(S)과 연결될 수 있다.
도 70의 도시와 같이, 트랜지스터 어레이층(TFTL)은 제1 비아막(VIA2) 상에 배치되는 애노드 연결 전극(ANDE) 및 애노드 연결 전극(ANDE)을 덮는 제2 비아막(VIA2)을 더 포함할 수 있다.
애노드 연결 전극(ANDE)은 제1 비아막(VIA1)을 관통하는 제1 콘택홀(CTH1)을 통해 구동 트랜지스터(DTR)의 소스 전극(S)에 연결될 수 있다.
제1 비아막(VIA1) 상에는 데이터 배선(DTL)이 더 배치될 수 있다.
다음, 트랜지스터 어레이층(TFTL)의 제2 비아막(VIA2) 상에 복수의 화소 전극(PE) 및 복수의 더미 패턴(DMP)이 배치된다. (S20)
복수의 화소 전극(PE)은 복수의 발광 영역(LEA1, LEA2, LEA3)에 각각 대응되고, 제2 비아막(VIA2)을 관통하는 제2 콘택홀(CTH2)을 통해 복수의 발광 영역(LEA1, LEA2, LEA3)의 애노드 연결 전극(ANDE)과 각각 연결될 수 있다.
복수의 화소 전극(PE)은 제1 방향(DR1)에서 소정의 제1 간격(도 76의 G1)으로 상호 이격될 수 있다.
복수의 화소 전극(PE) 각각은 제1 방향(DR1)에서 소정의 제3 너비(도 76의 W3)로 이루어질 수 있다.
복수의 더미 패턴(DMP) 각각은 비발광 영역(NEA)에 배치되고, 제1 방향(DR1)에서 소정의 제2 너비(도 76의 W2)로 이루어질 수 있다.
복수의 더미 패턴(DMP)은 복수의 화소 전극(PE)과 나란하게 배치되도록, 복수의 화소 전극(PE)과 동일층 및 동등 범위의 두께로 이루어질 수 있다.
제1 방향(DR1)에서 이웃한 어느 하나의 화소 전극(PE)과 어느 하나의 더미 패턴(DMP)은 소정의 제2 간격(G2)으로 상호 이격될 수 있다.
만일 제1 방향(DR1)에서 이웃한 두 개의 화소 전극(PE) 사이에 하나의 더미 패턴(DMP)이 배치되는 경우, 제2 간격(G2)의 곱절과 제2 너비(W2)의 합은 제1 간격(G1)에 대응될 수 있다.
도 71을 참조하면, 발광소자 어레이층(EML)을 마련하기 위해, 먼저 성장 기판(G_SUB) 상에 반도체 에피택셜층(EPTL)이 배치된다. (S31)
반도체 에피택셜층(EPTL)은 제3 방향(DR3)으로 순차 적층된 제1 도전형의 제1 반도체층(SEM1), 양자 우물 구조의 활성층(MQW), 제2 도전형의 제2 반도체층(SEM2) 및 도핑되지 않은 언도프트 반도체의 제3 반도체층(SEM3)을 포함할 수 있다.
반도체 에피택셜층(EPTL)은 제1 반도체층(SEM1)과 활성층(MQW) 사이에 배치되는 전자 저지층(EBL), 및 활성층(MQW)과 제2 반도체층(SEM2) 사이에 배치되는 초격자층(SLT)을 더 포함할 수 있다.
제1 도전형은 p형이고, 제2 도전형은 n형일 수 있다.
도 72를 참조하면, 반도체 에피택셜층(도 71의 EPTL)을 패터닝하여, 소정의 제1 너비(W1)로 각각 이루어진 복수의 반도체 구조물(SEMS)이 마련될 수 있다. (S32)
복수의 반도체 구조물(SEMS)은 적어도 일 방향(예를 들면, 제1 방향(DR1))에서 초기간격(IG)으로 상호 이격될 수 있다.
도 73을 참조하면, 복수의 반도체 구조물(SEMS)의 제3 반도체층(SEM3) 상에 보조 기판(S_SUB)이 부착될 수 있다. (S33)
보조 기판(S_SUB)은 복수의 반도체 구조물(SEMS)의 배열에 대응한 제1 방향(DR1) 및 제2 방향(DR2)으로 인장될 수 있는 재료로 이루어질 수 있다.
도 74를 참조하면, 복수의 반도체 구조물(SEMS)로부터 성장 기판(G_SUB)이 제거된다. (S34) 그리고, 복수의 반도체 구조물(SEMS) 각각에 연결 전극(CNE)을 배치하여 복수의 발광소자(LE)가 마련될 수 있다. (S35)
연결 전극(CNE)은 복수의 반도체 구조물(SEMS)의 제1 반도체층(SEM1)에 배치될 수 있다.
그리고, 복수의 발광소자(LE) 각각은 연결 전극(CNE)에 배치된 접촉 전극(CTE)을 더 포함할 수 있다.
즉, 복수의 발광소자(LE) 각각은 반도체 구조물(SEMS)과, 반도체 구조물(SEMS)의 제1 반도체층(SEM1) 상의 연결 전극(CNE)과, 연결 전극(CNE) 상의 접촉 전극(CTE)을 포함할 수 있다.
도 75를 참조하면, 보조 기판(S_SUB)을 인장하여 복수의 발광소자(LE) 간의 간격이 확장될 수 있다. (S36) 이때, 복수의 발광소자(LE) 간의 간격이 소정의 제3 간격(G3)이 되기까지(S37), 보조 기판(S_SUB)을 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나로 인장시킬 수 있다.
이로써, 일 방향에서 초기간격(도 74의 IG)보다 큰 제3 간격(G3)으로 상호 이격된 복수의 발광소자(LE)를 포함한 발광소자 어레이층(EML)이 마련될 수 있다. (S38)
이어서, 복수의 화소 전극(PE) 상에 발광소자 어레이층(EML)이 배치되고, 발광소자 어레이층(EML)으로부터 보조 기판이 제거된다. (S40)
도 76을 참조하면, 보조 기판(S_SUB) 상의 복수의 발광소자(LE)와 복수의 화소 전극(PE)이 상호 정렬될 수 있다. 이때, 복수의 발광소자(LE)는 제3 방향(DR3)에서 보조 기판(S_SUB)과 복수의 화소 전극(PE) 사이에 정렬될 수 있다. 그리고, 각 화소 전극(PE) 상에는 복수의 발광소자(LE) 중 적어도 하나가 마주할 수 있다.
도 77을 참조하면, 복수의 발광소자(LE)가 복수의 화소 전극(PE) 상에 고정될 수 있다. 이때, 복수의 발광소자(LE)의 접촉 전극(도 75의 CTE)이 복수의 화소 전극(PE) 상에 접할 수 있다.
도 78을 참조하면, 복수의 화소 전극(PE) 상에 고정된 복수의 발광소자(LE)의 제3 반도체층(SEM3)로부터 보조 기판(S_SUB)이 제거될 수 있다.
한편, 도 79의 도시와 같이, 보조 기판(S_SUB) 상의 복수의 발광소자(LE)와 복수의 화소 전극(PE)이 상호 정렬되는 과정에서, 복수의 발광소자(LE)가 정상치보다 제1 방향(DR1)의 일측(도 79의 우측)으로 치우치는 제1 정렬 오차(AE1)가 발생될 수 있다.
도 80의 도시와 같이, 제1 정렬 오차(AE1)가 반영된 상태로 복수의 발광소자(LE)가 복수의 화소 전극(PE) 상에 접하는 경우, 복수의 발광소자(LE) 중 일부는 제1 정렬 오차(AE1)로 인해 비발광 영역(NEA)으로 돌출될 수 있다.
그런데, 다른 일 실시예에 따르면, 복수의 화소 전극(PE)과 동일층 및 동등 범위의 두께로 이루어진 복수의 더미 패턴(DMP)이 배치되므로, 복수의 발광소자(LE) 중 비발광 영역(NEA)으로 돌출된 일부의 발광소자(LE)는 더미 패턴(DMP)에 의해 지지될 수 있다. 이에 따라, 정렬 오차로 인해 비발광 영역(NEA)으로 돌출된 발광소자(LE)의 틸팅 불량이 방지될 수 있다.
다음, 도 81을 참조하면, 복수의 발광소자(LE) 사이를 채우고 복수의 화소 전극(PE) 및 복수의 더미 패턴(DMP)을 덮는 평탄화층(PLL)이 배치될 수 있다. (S50)
이때, 복수의 발광소자(LE)는 평탄화층(PLL)으로 완전히 덮이지 않으며, 복수의 발광소자(LE) 각각의 적어도 제3 반도체층(SEM3)은 평탄화층(PLL) 밖으로 노출되도록 배치될 수 있다.
도 82를 참조하면, 복수의 발광소자(LE) 및 평탄화층(PLL) 상에 공통 전극(CE)이 배치될 수 있다. (S60) 공통 전극(CE)은 복수의 발광소자(LE)의 노출된 제3 반도체층(SEM3)과 전기적으로 연결될 수 있다.
도 83을 참조하면, 공통 전극(CE) 상에 색변환 어레이층(CCAL)이 배치될 수 있다. (S70)
색변환 어레이층(CCAL)은 제1 발광 영역(LEA1)에 대응하는 제1 색변환패턴(CCP1), 제2 발광 영역(LEA2)에 대응하는 제2 색변환패턴(CCP2), 및 비발광 영역(NEA)에 대응하는 격벽패턴(WLP)을 포함할 수 있다.
제1 색변환패턴(CCP1)은 발광소자(LE)의 광 중 적어도 일부를 제1 색상의 광으로 변환하는 제1 색변환 부재(WCP1)를 포함할 수 있다.
제2 색변환패턴(CCP2)은 발광소자(LE)의 광 중 적어도 일부를 제2 색상의 광으로 변환하는 제2 색변환 부재(WCP2)를 포함할 수 있다.
발광소자(LE)가 제3 색상의 광을 방출하는 경우, 색변환 어레이층(CCAL)은 제3 발광 영역(LEA3)에 대응하고 발광소자(LE)의 광을 투과하는 투과패턴(TRP)을 더 포함할 수 있다.
또는, 발광소자(LE)가 제3 색상보다 낮은 파장 대역의 광을 방출하는 경우, 색변환 어레이층(CCAL)은 제3 발광 영역(LEA3)에 대응하는 제3 색변환패턴(도 52의 CCP3)을 더 포함할 수 있다. 제3 색변환패턴(CCP3)은 발광소자(LE)의 광 중 적어도 일부를 제3 색상의 광으로 변환하는 제3 색변환 부재(WCP3)를 포함할 수 있다.
도 84를 참조하면, 색변환 어레이층(CCAL) 상에 컬러필터층(CFL)이 배치될 수 있다. (S80)
컬러필터층(CFL)은 제1 발광 영역(LEA1)에 대응하고 제1 색상의 광을 투과하는 제1 컬러필터(CF1), 제2 발광 영역(LEA2)에 대응하고 제2 색상의 광을 투과하는 제2 컬러필터(CF2), 제3 발광 영역(LEA3)에 대응하고 제3 색상의 광을 투과하는 제3 컬러필터(CF3), 및 비발광 영역(NEA)에 대응되는 광차단패턴(LBP)을 포함할 수 있다.
그리고, 컬러필터층(CFL)은 소정의 보호층(PTL)으로 덮일 수 있다.
이상과 같이, 다른 일 실시예에 따른 표시 장치(10)는 복수의 화소 전극(PE)과 나란하게 비발광 영역(NEA)에 배치되는 복수의 더미 패턴(DMP)을 포함한다. 이로써, 복수의 발광소자(LE)를 일괄적으로 복수의 화소 전극(PE) 상에 배치하는 과정에서, 복수의 발광소자(LE) 중 일부가 정렬 오차로 인해 비발광 영역(NEA)에 배치되더라도, 더미 패턴(DMP)에 의해 발광소자(LE)의 틸팅 불량이 방지될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100a-k: 일 실시예의 표시 장치 DA: 표시 영역
EA: 발광 영역 PX: 화소
110: 기판 120: 회로 어레이층
CCE: 공통 연결 전극 CE: 공통 전극
130: 발광부 140, 140': 격벽부
LE: 발광소자 LCL: 광조절층
131a, 131i: 광방출면 132a-j: 배면
141: 판부
142a-c, 142f-j, 142h1-2: 기둥부
1421: 사이드 기둥부 1422: 모서리 기둥부
142e1-4: 제1, 제2, 제3, 제4 기둥부 142h3: 완충부
143: 내부 격벽부 144: 외부 격벽부
PE: 화소 전극 PCE: 화소 연결 전극
INS: 절연층 PLL: 평탄화층
RL: 반사층
10: 다른 일 실시예의 표시 장치 DPA: 표시 영역
PX: 화소 DTR: 구동 트랜지스터
STR1, STR2: 제1, 제2 트랜지스터
LEA: 발광 영역 NEA: 비발광 영역
LEA1, LEA2, LEA3: 제1, 제2, 제3 발광 영역
PE: 화소 전극 DMP: 더미 패턴
LE, LE': 발광소자
W1: 발광소자의 제1 너비 W2: 더미 패턴의 제2 너비
W3: 화소 전극의 제3 너비 G1: 화소 전극 간의 제1 간격
G2: 화소 전극과 더미 패턴 간의 제2 간격
G3: 발광소자 간의 제3 간격
SUB: 기판
TFTL: 트랜지스터 어레이층 VIA: 비아막
EML: 발광소자 어레이층 PLL: 평탄화층
CE: 공통 전극 CCAL: 색변환 어레이층
CCP1, CCP2, CCP3: 제1, 제2, 제3 색변환패턴
WCP1, WCP2, WCP3: 제1, 제2, 제3 색변환부재
TRP: 투과패턴 WLP: 격벽패턴
CFL: 컬러필터층 LBP: 광차단패턴
CF1, CF2, CF3: 제1, 제2, 제3 컬러필터
PTL: 보호층 ACT: 액티브층
GI1, GI2: 제1, 제2 게이트 절연막
ILI: 층간 절연막 VIA1, VIA2: 제1, 제2 비아막
SEM1, SEM2, SEM3: 제1, 제2, 제3 반도체층
MQW: 활성층 CNE: 연결 전극
CTE: 접촉 전극 DMP': 보조 더미 패턴
G_SUB: 성장 기판 EPTL: 반도체 에피택셜층
SEMS: 반도체 구조물 IG: 초기 간격

Claims (42)

  1. 영상 표시를 위한 각각의 광을 방출하는 복수의 발광 영역이 배열된 표시 영역을 포함하는 기판;
    상기 기판 상에 배치되고 상기 복수의 발광 영역에 각각 대응하는 복수의 발광부; 및
    상기 기판 상에 배치되고 상기 복수의 발광 영역 간의 경계인 비발광 영역에 대응하며 적어도 일 방향에서 가변하는 너비로 이루어지는 격벽부를 포함하며,
    상기 격벽부는
    상기 비발광 영역에 대응하는 판부; 및
    상기 판부의 적어도 일부로부터 상기 복수의 발광 영역 각각으로 돌출되고 상기 판부보다 큰 너비로 이루어지는 기둥부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 발광부 각각은
    상기 기판 상에 배치되는 발광소자; 및
    상기 기판 상에 배치되며 상기 발광소자를 덮고 상기 발광소자로부터 방출된 광의 특성을 조절하는 광조절층을 포함하고,
    상기 복수의 발광부 각각은 상기 광조절층에 대응되고 광을 방출하는 광방출면과, 상기 광방출면에 반대되는 배면을 가지며,
    상기 복수의 발광부 각각의 상기 배면은 적어도 하나의 모서리 또는 적어도 일변이 상기 격벽부에 대응되는 형태로 이루어지는 표시 장치.
  3. 제2 항에 있어서,
    상기 복수의 발광부 중 어느 하나의 양측에 대응한 기둥부들 간의 최소 간격은 상기 발광소자의 너비보다 큰 표시 장치.
  4. 제3 항에 있어서,
    상기 기둥부의 높이는 상기 판부의 높이와 동일하고,
    상기 복수의 발광부 각각의 상기 광방출면은 적어도 하나의 모서리 또는 적어도 일변이 상기 기둥부에 대응되는 형태로 이루어지는 표시 장치.
  5. 제4 항에 있어서,
    상기 기둥부는 이웃한 네 개의 발광부의 모서리들에 대응되고,
    상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 기둥부에 의해 각 모서리가 변형된 사각형 형태로 이루어지는 표시 장치.
  6. 제4 항에 있어서,
    상기 기둥부는 일 방향에서 이웃한 두 개의 발광부의 모서리들에 대응되고,
    상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 일 방향으로 연장되는 일변의 양단에 대응한 모서리들이 상기 기둥부에 의해 변형된 사각형 형태로 이루어지는 표시 장치.
  7. 제4 항에 있어서,
    상기 기둥부는 일 방향에서 이웃한 두 개의 발광부의 모서리들, 및 상기 이웃한 두 개의 발광부의 모서리들과 다른 일 방향에서 이웃한 한 개의 발광부의 일변의 일부에 대응되고,
    상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 일 방향으로 연장되는 일변의 양단에 대응한 모서리들과 상기 일 방향으로 연장되는 다른 일변의 일부가 상기 기둥부에 의해 변형된 사각형 형태로 이루어지는 표시 장치.
  8. 제4 항에 있어서,
    상기 기둥부는 이웃한 두 개의 발광부 사이에 배치되며,
    상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 발광부의 중앙을 향해 볼록한 곡선 형태의 변들이 조합된 형태로 이루어지는 표시 장치.
  9. 제4 항에 있어서,
    2n개의 상기 기둥부(여기서, n은 1 이상의 자연수)가 이웃한 두 개의 발광부 사이에 나란하게 배치되며,
    상기 2n개의 기둥부는 상기 이웃한 두 개의 발광부 중 어느 하나를 향해 볼록한 단면 형태를 갖는 제1 기둥부와, 상기 이웃한 두 개의 발광부 중 다른 나머지 하나를 향해 볼록한 단면 형태를 갖는 제2 기둥부를 포함하고,
    상기 제1 기둥부와 상기 제2 기둥부는 상기 이웃한 두 개의 발광부 사이에서 번갈아 배치되며,
    이웃한 제1 기둥부와 제2 기둥부는 상호 점대칭하는 표시 장치.
  10. 제9 항에 있어서,
    상기 판부는 이웃한 네 개의 발광 영역의 모서리들, 및 상기 제1 기둥부와 상기 제2 기둥부 사이에 대응되고,
    상기 복수의 발광부 각각의 상기 광방출면 및 상기 배면은 상기 제1 기둥부에 의해 변형된 일변과, 상기 일변에 마주하고 상기 제2 기둥부에 의해 변형된 다른 일변을 포함하는 사각형 형태로 이루어지는 표시 장치.
  11. 제3 항에 있어서,
    상기 기둥부의 높이는 상기 판부의 높이보다 작고,
    상기 복수의 발광부 각각의 상기 배면은 상기 기둥부로 둘러싸이며,
    상기 복수의 발광부 각각의 상기 광방출면은 상기 판부로 둘러싸이고 상기 배면보다 큰 너비로 이루어지는 표시 장치.
  12. 제11 항에 있어서,
    상기 기둥부의 높이는 상기 발광소자의 광 방사 높이보다 작고,
    상기 광 방사 높이는 상기 발광소자의 광이 방사되는 각도에 대응하는 표시 장치.
  13. 제12 항에 있어서,
    상기 기둥부는 소정 너비로 이루어지는 표시 장치.
  14. 제12 항에 있어서,
    상기 기둥부는 상기 발광소자에 마주하는 경사면을 포함하며, 상기 판부에 인접할수록 점차 작아지는 너비로 이루어지는 표시 장치.
  15. 제12 항에 있어서,
    상기 기둥부는 상기 발광소자에 마주하는 곡면을 포함하며, 상기 판부에 인접할수록 점차 작아지는 너비로 이루어지는 표시 장치.
  16. 제12 항에 있어서,
    상기 격벽부는
    상기 기둥부와 상기 판부 사이에 배치되는 완충부를 더 포함하고,
    상기 완충부는 상기 기둥부보다 작고 상기 판부보다 큰 너비로 이루어지는 표시 장치.
  17. 제3 항에 있어서,
    상기 기둥부의 높이는 상기 판부의 높이보다 작고,
    상기 복수의 발광부 각각의 상기 배면은 상기 판부 및 상기 기둥부로 둘러싸이며,
    상기 복수의 발광부 각각의 상기 광방출면은 상기 판부로 둘러싸이고 상기 배면보다 큰 너비로 이루어지는 표시 장치.
  18. 제17 항에 있어서,
    상기 기둥부는 이웃한 네 개의 발광부의 모서리들에 대응되고,
    상기 복수의 발광부 각각의 상기 배면은 상기 기둥부에 의해 각 모서리가 변형된 사각형 형태로 이루어지는 표시 장치.
  19. 제3 항에 있어서,
    상기 기판 상에 배치되고 상기 복수의 발광 영역 각각에 대응하는 화소 전극;
    상기 화소 전극과 상기 발광소자 사이에 배치되는 화소 연결 전극;
    상기 기판 상에 배치되고 상기 비발광 영역에 대응하는 공통 연결 전극;
    상기 공통 연결 전극과 상기 격벽부 사이에 배치되는 평탄화층;
    상기 화소 전극, 상기 화소 연결 전극, 상기 발광소자, 상기 공통 연결 전극, 상기 평탄화층 및 상기 격벽부 각각의 측면을 덮는 절연층;
    상기 복수의 발광 영역에 대응하고 상기 제2 절연층을 덮는 공통 전극; 및
    상기 화소 전극, 상기 화소 연결 전극, 상기 발광소자, 상기 공통 연결 전극, 상기 제1 절연층 및 상기 격벽부 각각의 측면에 대응되고 상기 공통 전극 상에 배치되는 반사층을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 격벽부 중 일부는 상기 발광소자와 동일층으로 이루어지는 표시 장치.
  21. 복수의 발광 영역이 배열된 표시 영역을 포함하는 기판;
    상기 기판 상에 배치되고 상기 복수의 발광 영역에 각각 대응되는 복수의 화소 전극;
    상기 기판 상에 배치되고 상기 복수의 발광 영역 간의 이격 영역인 비발광 영역에 대응되는 복수의 더미 패턴;
    상기 복수의 발광 영역에 대응되는 복수의 발광소자;
    상기 복수의 발광소자 사이에 배치되고 상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 덮는 평탄화층; 및
    상기 복수의 발광소자 및 상기 평탄화층 상에 배치되고 상기 복수의 발광 영역에 대응되는 공통 전극을 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 복수의 발광소자는 적어도 일 방향에서 동일 범위의 간격으로 상호 이격되고,
    상기 복수의 발광 영역 각각은 상기 복수의 발광소자 중 둘 이상의 발광소자와 대응되며,
    어느 하나의 발광 영역에 대응한 둘 이상의 발광소자는 상기 어느 하나의 발광 영역의 상기 화소 전극 상에 배치되는 표시 장치.
  23. 제22 항에 있어서,
    상기 어느 하나의 발광 영역에 대응한 둘 이상의 발광소자 중 상기 어느 하나의 발광 영역의 가장자리에 걸쳐진 일부는 상기 어느 하나의 발광 영역의 가장자리에 인접한 더미 패턴으로 지지되는 표시 장치.
  24. 제23 항에 있어서,
    상기 더미 패턴은 상기 복수의 화소 전극 중 상기 일 방향에서 이웃한 두 개의 화소 전극 사이마다 하나 이상 배치되고,
    상기 일 방향에서 이웃한 어느 두 개의 화소 전극 사이의 더미 패턴은 상기 어느 두 개의 화소 전극과 나란하게 배열되며 상기 어느 두 개의 화소 전극으로부터 이격되는 표시 장치.
  25. 제24 항에 있어서,
    상기 복수의 발광소자 각각은 상기 일 방향에서 소정의 제1 너비로 이루어지고,
    상기 복수의 화소 전극은 상기 일 방향에서 소정의 제1 간격으로 상호 이격되며,
    상기 제1 간격은 상기 제1 너비보다 큰 표시 장치.
  26. 제25 항에 있어서,
    상기 어느 하나의 발광 영역의 화소 전극과 상기 어느 하나의 발광 영역에 이웃한 더미 패턴은 상기 일 방향에서 소정의 제2 간격으로 상호 이격되고,
    상기 제2 간격은 상기 제1 너비의 이등분 값보다 작은 표시 장치.
  27. 제26 항에 있어서,
    상기 복수의 더미 패턴 각각은 상기 일 방향에서 소정의 제2 너비로 이루어지고,
    상기 제2 너비와 상기 제2 간격의 합은 상기 제1 너비의 이등분 값보다 큰 표시 장치.
  28. 제27 항에 있어서,
    상기 일 방향에서 상호 이웃한 어느 두 개의 화소 전극 사이에 한 개의 더미 패턴이 배치되는 경우, 상기 제2 너비의 갑절 값과 상기 제2 너비의 합은 상기 제1 간격보다 작은 표시 장치.
  29. 제23 항에 있어서,
    상기 어느 하나의 발광 영역에 인접한 더미 패턴은 상기 어느 하나의 발광 영역의 상기 화소 전극과 동등 범위의 두께로 이루어지는 표시 장치.
  30. 제29 항에 있어서,
    상기 복수의 더미 패턴은 상기 복수의 화소 전극과 동일한 재료로 이루어지는 표시 장치.
  31. 제29 항에 있어서,
    상기 복수의 더미 패턴은 절연 재료로 이루어지는 표시 장치.
  32. 제22 항에 있어서,
    상기 기판 상에 배치되고 상기 복수의 발광 영역에 대응되는 복수의 박막트랜지스터와, 상기 복수의 박막트랜지스터를 덮는 비아막을 포함한 트랜지스터 어레이층을 더 포함하며,
    상기 복수의 화소 전극 및 상기 복수의 더미 패턴은 상기 트랜지스터 어레이층의 상기 비아막 상에 배치되는 표시 장치.
  33. 제22 항에 있어서,
    상기 공통 전극 상에 배치되는 색변환 어레이층; 및
    상기 색변환 어레이층 상에 배치되는 컬러필터층을 더 포함하고,
    상기 복수의 발광 영역은
    소정의 파장 대역에 의한 제1 색상에 대응되는 제1 발광 영역;
    상기 제1 색상보다 낮은 파장 대역에 의한 제2 색상에 대응되는 제2 발광 영역; 및
    상기 제2 색상보다 낮은 파장 대역에 의한 제3 색상에 대응되는 제3 발광 영역을 포함하며,
    상기 색변환 어레이층은
    상기 제1 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제1 색상의 광으로 변환하는 제1 색변환부재를 포함한 제1 색변환패턴;
    상기 제2 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제2 색상의 광으로 변환하는 제2 색변환부재를 포함한 제2 색변환패턴; 및
    상기 비발광 영역에 대응하는 격벽패턴을 포함하고,
    상기 컬러필터층은
    상기 제1 발광 영역에 대응하고 상기 제1 색상의 광을 투과하는 제1 컬러필터;
    상기 제2 발광 영역에 대응하고 상기 제2 색상의 광을 투과하는 제2 컬러필터;
    상기 제3 발광 영역에 대응하고 상기 제3 색상의 광을 투과하는 제3 컬러필터; 및
    상기 비발광 영역에 대응하는 광차단패턴을 포함하는 표시 장치.
  34. 제33 항에 있어서,
    상기 복수의 발광소자는 상기 제3 색상의 광을 방출하고,
    상기 색변환 어레이층은 상기 제3 발광 영역에 대응하고 상기 발광소자의 광을 투과하는 투과 패턴을 더 포함하는 표시 장치.
  35. 제33 항에 있어서,
    상기 복수의 발광소자는 상기 제3 색상보다 낮은 파장대역의 광을 방출하고,
    상기 색변환 어레이층은 상기 제3 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제3 색상의 광으로 변환하는 제3 색변환부재를 포함한 제3 색변환패턴을 더 포함하는 표시 장치.
  36. 복수의 발광 영역이 배열된 표시 영역을 포함한 기판을 마련하고, 상기 복수의 발광 영역에 대응되는 복수의 박막트랜지스터와 상기 복수의 박막트랜지스터를 덮는 비아막을 포함한 트랜지스터 어레이층을 상기 기판 상에 배치하는 단계;
    상기 복수의 발광 영역에 대응되는 복수의 화소 전극과, 상기 복수의 발광 영역 간의 이격 영역인 비발광 영역에 대응되는 복수의 더미 패턴을 상기 비아막 상에 배치하는 단계;
    보조 기판 상에 배치되고 상기 복수의 발광 영역에 대응되는 복수의 발광소자를 포함한 발광소자 어레이층을 마련하는 단계;
    상기 복수의 화소 전극 상에 상기 발광소자 어레이층을 배치하고, 상기 보조 기판을 제거하는 단계;
    상기 복수의 발광소자 사이를 채우고 상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 덮는 평탄화층을 배치하는 단계;
    상기 복수의 발광소자 및 상기 평탄화층 상에 상기 복수의 발광 영역에 대응되는 공통 전극을 배치하는 단계;
    상기 공통 전극 상에 색변환 어레이층을 배치하는 단계; 및
    상기 색변환 어레이층 상에 컬러필터층을 배치하는 단계를 포함하는 표시 장치의 제조 방법.
  37. 제36 항에 있어서,
    상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 배치하는 단계에서, 상기 복수의 화소 전극은 일 방향에서 소정의 제1 간격으로 상호 이격되며, 상기 일 방향에서 이웃한 어느 하나의 화소 전극과 어느 하나의 더미 패턴은 소정의 제2 간격으로 상호 이격되고,
    상기 발광소자 어레이층을 마련하는 단계는
    소정의 성장 기판 상에 순차 적층된 제1 도전형의 제1 반도체층, 양자 우물 구조의 활성층, 제2 도전형의 제2 반도체층, 및 언도프드 반도체의 제3 반도체층을 포함한 반도체 에피택셜층을 배치하는 단계;
    상기 반도체 에피택셜층을 패터닝하여 상기 일 방향에서 소정의 제1 너비로 각각 이루어진 복수의 반도체 구조물을 마련하는 단계;
    상기 복수의 반도체 구조물에 상기 보조 기판을 부착하는 단계;
    상기 복수의 반도체 구조물에서 상기 성장 기판을 제거하는 단계;
    상기 복수의 반도체 구조물 각각에 연결 전극을 배치하여 상기 복수의 발광소자를 마련하는 단계;
    상기 보조 기판을 인장하여 상기 복수의 발광소자 간의 간격을 확장시키는 단계; 및
    상기 복수의 발광소자가 상기 일 방향에서 소정의 제3 간격으로 상호 이격되는 상기 발광소자 어레이층을 마련하는 단계를 포함하는 표시 장치의 제조 방법.
  38. 제37 항에 있어서,
    상기 복수의 화소 전극 상에 상기 발광소자 어레이층을 배치하는 단계에서, 상기 복수의 발광 영역 중 어느 하나의 발광 영역에 대응되는 둘 이상의 발광소자가 상기 어느 하나의 발광 영역의 상기 화소 전극 상에 배치되고,
    상기 제1 간격은 상기 제1 너비보다 큰 표시 장치의 제조 방법.
  39. 제38 항에 있어서,
    상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 배치하는 단계에서,
    상기 복수의 더미 패턴 각각은 상기 일 방향에서 소정의 제2 너비로 이루어지며,
    상기 더미 패턴은 상기 복수의 화소 전극 중 상기 일 방향에서 이웃한 두 개의 화소 전극 사이마다 하나 이상 배치되고,
    상기 일 방향에서 이웃한 어느 두 개의 화소 전극 사이의 더미 패턴은 상기 어느 두 개의 화소 전극과 나란하게 배열되며, 상기 어느 두 개의 화소 전극 각각으로부터 이격되고,
    상기 어느 두 개의 화소 전극 사이의 더미 패턴은 상기 어느 두 개의 화소 전극 중 어느 하나로부터 상기 일 방향에서 상기 제2 간격으로 이격되며,
    상기 복수의 화소 전극 상에 상기 발광소자 어레이층을 배치하는 단계에서, 상기 어느 하나의 발광 영역에 대응되는 둘 이상의 발광소자 중 상기 어느 하나의 발광 영역의 가장자리에 걸쳐진 일부는 상기 어느 하나의 발광 영역의 가장자리에 인접한 더미 패턴으로 지지되는 표시 장치의 제조 방법.
  40. 제39 항에 있어서,
    상기 제2 간격은 상기 제1 너비의 이등분 값보다 작고,
    상기 제2 너비와 상기 제2 간격의 합은 상기 제1 너비의 이등분 값보다 크며,
    상기 일 방향에서 상호 이웃한 어느 두 개의 화소 전극 사이에 한 개의 더미 패턴이 배치되는 경우, 상기 제2 너비의 갑절 값과 상기 제2 너비의 합은 상기 제1 간격보다 작은 표시 장치의 제조 방법.
  41. 제39 항에 있어서,
    상기 복수의 화소 전극 및 상기 복수의 더미 패턴을 배치하는 단계에서,
    상기 어느 하나의 발광 영역에 인접한 더미 패턴은 상기 어느 하나의 발광 영역의 상기 화소 전극과 동등 범위의 두께로 이루어지는 표시 장치의 제조 방법.
  42. 제36 항에 있어서,
    상기 색변환 어레이층을 배치하는 단계에서, 상기 색변환 어레이층은
    상기 제1 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제1 색상의 광으로 변환하는 제1 색변환부재를 포함한 제1 색변환패턴;
    상기 제2 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제2 색상의 광으로 변환하는 제2 색변환부재를 포함한 제2 색변환패턴; 및
    상기 비발광 영역에 대응되는 격벽패턴을 포함하며,
    상기 컬러필터층을 배치하는 단계에서, 상기 컬러필터층은
    상기 제1 발광 영역에 대응하고 상기 제1 색상의 광을 투과하는 제1 컬러필터;
    상기 제2 발광 영역에 대응하고 상기 제2 색상의 광을 투과하는 제2 컬러필터;
    상기 제3 발광 영역에 대응하고 상기 제3 색상의 광을 투과하는 제3 컬러필터; 및
    상기 비발광 영역에 대응되는 광차단패턴을 포함하고,
    상기 색변환 어레이층은 상기 제3 발광 영역에 대응하고 상기 발광소자의 광을 투과하는 투과 패턴 및 상기 제3 발광 영역에 대응하고 상기 발광소자의 광 중 적어도 일부를 상기 제3 색상의 광으로 변환하는 제3 색변환부재 중 어느 하나를 더 포함하는 표시 장치의 제조 방법.
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