KR20240090953A - 광전자 컴포넌트를 처리하기 위한 방법 및 광전자 컴포넌트 - Google Patents

광전자 컴포넌트를 처리하기 위한 방법 및 광전자 컴포넌트 Download PDF

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KR20240090953A
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탄센 바르게세
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에이엠에스-오스람 인터내셔널 게엠베하
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Abstract

본 발명은 인듐을 포함하는 반도체 재료를 갖는 광전자 컴포넌트를 처리하기 위한 방법에 관한 것으로, 제1 격자 상수를 갖는 성장 기판을 제공하는 단계, 및 제1 격자 상수와는 상이한 제2 격자 상수를 갖는 1e18 atoms/cm³보다 높은 도펀트 농도를 갖는 GaN에 기초한 희생 층의 에피택셜 퇴적을 제공하는 단계를 포함한다. 그 다음, GaN에 기초한 희생 층의 도핑 농도보다 낮은 도핑 농도를 갖고 제1 격자 상수와는 상이한 제3 격자 상수를 갖는 상단 층이 퇴적되며, 여기서 희생 층 및 상단 층의 성장은 상단 층의 표면 상에 복수의 전위를 생성한다. 구조화된 마스크가 상단 층의 표면 상에 제공되며, 여기서 표면의 제1 부분들이 노출되고 표면의 제2 부분들이 덮이며, 희생 층은 노출된 부분들 상의 전위들을 통해 전기화학적으로 다공화되어, 제2 부분들 아래의 희생 층이 적어도 부분적으로 다공화되게 한다. 마지막으로, 기능성 층 스택이 형성된다.

Description

광전자 컴포넌트를 처리하기 위한 방법 및 광전자 컴포넌트
본 발명은 2021년 10월 29일자 독일 특허 출원 DE 10 2021 212 220.5의 우선권을 주장한다. 그 개시내용 전체는 참조에 의해 본 명세서에 포함된다.
본 발명은, 반도체 재료, 특히 인듐을 포함하는 재료를 갖는 광전자 컴포넌트를 처리하기 위한 방법에 관한 것이다. 본 발명은 또한 광전자 디바이스에 관한 것이다.
GaN 재료 시스템에 기초하는 광전자 컴포넌트들의 처리는, 이러한 컴포넌트들의 전반적인 IQE 및 기타의 관련 특성들을 제한하는 다양한 과제를 포함한다. 부분적으로 이들 과제들은 성장 기판 또는 캐리어 기판과 후속해서 퇴적된 GaN 기반의 층들 사이의 격자 부정합에 의해 야기된다. 격자 부정합은 성장된 재료의 결정 구조에서 변형을 증가시켜, 소정의 한계를 초과하면, 결정 결함들, 전위(dislocation)들 및 기타의 영향을 초래한다.
격자 부정합 문제는, GaN 기본 재료를 다른 원소들로 조정함으로써 적색 또는 UV 등의 더 길거나 더 짧은 파장들로 이동할 때 악화된다. 예를 들어, 더 긴 파장을 획득하기 위해, 인듐이 추가되면, InGaN 재료가 된다. 그러나, 균질하게 충분한 인듐을 혼입하는 것은, 변형으로 인해 인듐 혼입이 감소되기 때문에 어렵다. 예를 들어 격자 조정된 성장 기판들을 이용하거나 나노막대 등의 더 이색적인 구성들을 이용하는 등의, 여러 가지 방법이 제안되었지만, 더 긴 파장으로의 이동을 야기하는 인듐의 혼입은 여전히 어려운 과제임을 보여준다.
이들 및 기타의 과제들은 독립항의 주제에 의해 충족된다. 양태들 및 추가적인 개발들은 종속항들의 주제이다.
기능성 층 스택을 성장시키기 전에 하나 이상의 희생 층을 이용한 변형 감소는, 위에서 언급된 문제를 감소시킬 수 있다고 알려져 있다. 이러한 변형 감소는, 희생층에 에칭제를 제공하는 전기화학적 다공화를 이용하여 달성될 수 있다.
다공화 프로세스 동안 에칭제에 의해 에칭되도록 의도되지 않는 상단 층의 표면에 에칭제를 접촉시키는 것으로 충분하다는 것이 밝혀졌다. 그러나, 에칭제는, 다공화 프로세스가 주로 발생하는 희생 층에 도달할 때까지 상단 층의 전위들을 통해 에칭한다. 그러나, 그럼에도 불구하고 이러한 전위들의 위치들에서 에칭제에 의해 구멍들이 발생하여 불균일하고 열화된 표면이 초래된다는 것이 또한 밝혀졌다. 1cm²당 1e8 범위의 전위 밀도에 비추어, 에칭제에 의해 상단 표면 상에 생성된 캐비티들 또는 구멍들은 추가적인 디바이스 층들을 성장시킬 고품질 표면을 생성하는데 있어서 과제를 제공한다. 이것은 또한, 후속 칩 처리를 더욱 어렵게 만든다.
따라서, 본 발명자는 반도체 재료를 포함하는 광전자 컴포넌트를 처리하는 개선된 방법을 제안한다. 이 방법은 제1 격자 상수를 갖는 성장 기판을 제공하는 단계를 포함한다. 상기 성장 기판 상에 희생 층이 에피택셜 퇴적된다. 이들은 GaN 재료에 기초한다. 희생 층은 약 1e18 원자/cm³보다 높은 도펀트 농도를 포함한다. 희생 층은 제1 격자 상수와는 상이한 제2 격자 상수를 포함한다. 그 결과, 희생 층에서 전위들이 유도되어 무작위 방식으로 층을 통해 확장된다. 그 다음, 희생 층보다 낮은 도핑 농도를 갖는 GaN 재료에 기초한 상단 층이 에피택셜 성장된다. 상단 층은 희생 층보다 낮은 도핑 농도를 포함하고 또한 제1 격자 상수와는 상이한 제3 격자 상수를 가질 수 있다. 위에서 언급된 전위들은 상단 층을 통해 그 표면까지 확장될 수 있다.
제안된 방법의 일부 사례에서, 희생 층과 상단 층은 동일한 재료를 포함할 수 있지만 상이한 도핑 농도들을 가질 수 있다. 특히, 상단 층은 희생 층의 도펀트 농도보다 적어도 10배 작은 도펀트 농도를 포함하는 도핑되지 않은(undoped) 층 또는 약간 도핑된 층일 수 있다.
본 출원의 목적상, "GaN 기반의" 재료라는 표현은, 상응하는 층이 순수한 형태의 GaN도 포함하고 있을 뿐만 아니라 피할 수 없는 불순물도 포함하고 있다는 의미로 이해되어야 한다. 마찬가지로, 명시적으로 배제되지 않는 한, GaN 기반의 재료는, 다양한 Al 또는 In 함량을 갖는 AlGaN 또는 InGaN 등의 3원소 반도체 재료뿐만 아니라 AlInGaN 등의 4원소 반도체도 포함할 수 있다.
후속 단계에서, 구조화된 마스크가 상단 층 표면 상에 생성되고, 여기서 표면의 제1 부분들은 노출되고 표면의 제2 부분들은 덮인다. 희생 층의 전기화학적 다공화를 위해 구성된 에칭제가 제공되고 노출된 영역들에 도포되어, 전기화학적 다공화가 수행된다. 희생 층은 노출된 부분들의 전위들을 통해 전기화학적으로 다공화되어, 제2 부분들 아래의 희생 층도 적어도 부분적으로 다공화되게 한다.
다공화 프로세스는 노출된 표면들 바로 아래뿐만 아니라 측방향으로도 발생하는 것으로 밝혀졌다. 특히, 에칭제는 덮인 부분들 아래의 희생 층에 대해서도 측방향 다공화를 수행할 것이다. 이러한 측방향 다공화는 수십 내지 수백 마이크로미터까지 확장될 수 있으므로, 덮인 제1 부분 아래의 희생 층을 프로세스가 실질적으로 다공화할 수 있게 한다.
마지막으로, 마스크가 제거될 수 있고 제2 부분들 상에 기능성 층 스택이 형성된다. 기능성 층 스택은 AlInGaN 반도체 재료에 기초하며, 적어도 하나의 활성 층 영역을 포함한다. 다공화 프로세스로 인해, 상단 층과 기능성 층 스택의 변형이 감소되고 결정 격자 응력이 완화된다. 이것은, 격자 결함들이나 추가 변형 없이 더 많은 인듐 또는 알루미늄을 결정 격자에 혼입시키는 것을 허용할 것이다. 또한, 다공화 프로세스 동안 제2 부분들은 덮여 있기 때문에, 상단 층 표면의 전위는 에칭제에 의해 영향받지 않는다. 오히려, 이제 표면은 기능성 층 스택에 대한 고품질 기초로서 작용하는 균일한 재료로 과성장될 수 있다.
일부 양태에서, 노출된 부분들 상의 전위들을 통한 전기화학적 다공화는, 10nm 내지 200nm, 특히 10nm 내지 100nm의 직경을 갖는 구멍들을 상단 층에 생성하는 것으로 밝혀졌다. 구멍들의 크기는 에칭제에 따라 달라질 수 있다.
일부 경우에, 희생 층의 다공화 정도를 설정하기 위해, 에칭제뿐만 아니라, 타이밍, 온도, 전압, 반도체 재료를 통해 흐르는 전류 및 희생 층의 도핑 중 적어도 하나가 조정된다. 다공화된 층의 안정성이 저하되면 웨이퍼와 기능성 층 스택의 취급이 어려워지므로, 다공화 정도를 90% 미만으로 유지하는 것이 유용하다. 일부 경우에, 희생 층은, 30%보다 큰 다공화 정도, 특히 70% 내지 90%의 다공화 정도를 포함한다. 일부 경우에, 이것은 50% 내지 80%의 범위일 수도 있다. 이러한 다공화 정도는, 희생 층에 의해 가해지는 접착력이 상당히 감소되기 때문에 일부 사례에서는 더 간단한 리프트 오프를 제공한다. 다른 경우들에서, 희생 층은, 예를 들어 상단에 금속 콘택들을 형성하거나 구조물을 재본딩(rebonding)한 후 층을 추가로 처리함으로써 콘택으로서 이용될 수 있다.
희생 층은, 예를 들어, 약 1e18 원자/cm³ 초과, 특히 3e18 원자/cm³ 내지 1e20 원자/cm³ 범위에서 고농도 도핑된다. 일반적으로, 희생 층은 고농도 도핑되거나, 상단 층보다 더 작은 밴드갭을 포함해야 한다. 이것은, 에칭제가 주로, 다공화 프로세스에 전반에 걸쳐 상단 층이 아니라 희생 층을 에칭하거나 부식시키는 것을 보장할 것이다. 마찬가지로, 상단 층은 희생 층의 도펀트 농도보다 약 10배 낮은 도펀트 농도를 포함할 수 있다. 일부 경우에는, 상단 층이 도핑되지 않은 층이다.
도펀트는 대개 n형일 수 있지만, 성장이 p형 희생 층과 함께 수행되는 경우, p형일 수도 있다. 가능한 도펀트들의 예들로는, 에피택셜 퇴적 단계들 동안에 추가될 수 있는 Si 및 Ge, Se, Sn, C, Zn, Be 또는 Mg가 있다. 일부 경우에, 도펀트 농도는 희생 층의 퇴적 동안에 조정될 수 있다. 다양한 도펀트 농도는 다공화 단계 동안 덮인 부분들 아래의 측방향 다공화를 지원할 수 있다.
일부 추가 양태들은 성장 기판을 제공하는 단계와 관련이 있다. 일부 경우, 초기 버퍼 층이 퇴적되는 지지 캐리어가 제공될 수 있다. 퇴적은 에피택시 또는 기타 임의의 적합한 프로세스를 이용하여 수행될 수 있다. 일부 예에서, 지지 캐리어는 초기 버퍼 층과는 상이한 격자 상수를 포함하므로, 격자 부정합 및 후속적으로 결정 결함들 및 초기 버퍼 층을 통해 확장되는 전위들을 유도한다. 초기 버퍼 층은 도핑되지 않은 GaN을 포함할 수 있다. 그 다음, 희생 층이 초기 버퍼 층 상에 퇴적된다. 동일한 기본 재료, 예컨대, 상이한 도핑 레벨들을 갖는 GaN을 이용하면, 성장 속도와 파라미터 제어 양쪽 모두의 측면에서 유리할 수 있다. 위에서 언급된 유도된 전위들은 대개 표면 전반에 걸쳐 무작위로 분포한다. 전위들의 평균 밀도는, 5e7 전위/cm² 내지 1e9 전위/cm² 범위, 특히 8e7 전위/cm²내지 6e8 전위/cm² 범위에 있다.
일부 양태에서, 상단 층들 표면 상의 제2 부분을 덮는 구조화된 마스크는 유전체 마스크이다. 다른 양태들에서, 이것은, 다공화 프로세스를 견딜 수 있는 유기 포토 레지스트이다. 구조화된 마스크의 제거 후, 제2 부분들 상에 기능성 층 스택이 형성된다. 이를 위해, 하나 이상의 상이하게 도핑된 층, 예컨대, n형 도핑된 층과 p형 도핑된 층이 적어도 하나의 활성 층 영역을 사이에 두고 제2 부분들 상에 퇴적된다.
일부 양태에서, 유전체 층이 제1 부분들 상에 제공된다. 유전체 마스크는 노출된 전위들로 인해 에칭제에 의해 야기되는 캐비티들과 구멍들을 채우고 덮을 것이다. 이 단계는 구조화된 마스크를 제거하기 전에 수행될 수 있다. 유전체 마스크는, 제2 부분들 상에 버퍼 층들 또는 도핑된 층들을 퇴적하기 전에 포토 레지스트 또는 기타 임의의 적합한 재료로 덮일 수 있다. 일부 경우에, 제2 부분들 상에는 AlInGaN 기반의 재료의 도핑된 층이 형성된다. 일부 예에서, 기능성 층 스택의 InGaN, InGaAlN, InGaAlP 또는 InGaP 반도체 재료는, 0.0001 질량% 내지 25 질량% 범위의 인듐 함량, 특히, 0.5 질량% 내지 20 질량%의 인듐 함량을 포함할 수 있다.
일부 다른 양태에서, 예컨대, 적어도 다공화된 희생 층에 도달할 때까지 습식 에칭 프로세스에 의해, 제1 부분들이 에칭된다. 대안으로서, 제2 부분들의 가파른 엣지들과 가파른 측면 표면들을 보장하기 위해 이방성 에칭 프로세스가 이용될 수 있다. 예를 들어, SiO2 등의 유전체 절연 재료가 에칭된 제1 부분들을 덮는다. 에칭은 제2 부분들을 돌출부들로서 노출시키고, 이 돌출부들은 구조화된 마스크를 제거한 후 후속해서 처리될 수 있다. 이들 단계들은 첫번째 구조화를 정의 마스크로서 이용하여 이루어질 수 있다. 연마, 및 리프트 오프를 위한 선택적 에칭 등의 다른 단계들이 이용될 수 있다.
일부 추가 양태들에서, 기능성 층 스택은 적어도 부분적으로 다공화된 희생 층에 접근하기 위해 재본딩될 수 있다. 이미 언급했듯이, 나머지 다공화된 층은 전용 기능을 제공하기 위해 제거되거나 처리될 수 있다.
일부 추가 양태에서, 적어도 하나의 활성 층 영역은 하나 이상의 양자 우물을 포함한다. 비-방사성 재결합에 추가되는 추가적인 격자 부정합 및 결정 결함들을 방지하기 위해, 적어도 하나의 활성 층 영역의 격자 상수는, 0.5% 내지 5%의 범위, 특히 0.5% 내지 3% 또는 약간 더 적은, 예컨대, 2.7% 범위에서 상단 층의 격자 상수로부터 벗어난다.
일부 추가 양태에서, 다공성 층은 게다가, 박막 디바이스의 경우 디바이스 처리 동안에 완전히 제거될 수 있다(캐리어에 본딩되고 기판이 제거됨). 대안으로서, 이것은, (박막 또는 비-박막 디바이스들 양쪽 모두에서) 광 산란 층으로서 디바이스에 남아 있을 수 있다. 따라서, 다공성 층이 항상 희생 층인 것은 아니다.
또 다른 양태는 광전자 컴포넌트와 관련이 있다. 상기 컴포넌트는, 초기 버퍼 층을 갖는 성장 기판뿐만 아니라, 초기 버퍼 층 상에 퇴적된 도핑된 다공화된 희생 층을 포함한다. 제안된 원리의 일부 양태에 따르면, 제1 부분들 및 제2 부분들을 포함하는 도핑되지 않은 상단 층이 도핑된 다공화된 희생 층 상에 배열된다. InGaN 반도체 재료에 기초하는 기능성 층 스택이 제2 부분들 상에 퇴적되고, 기능성 층 스택은 적어도 하나의 활성 층 영역을 포함한다. 선택사항적인 유전체 마스크가 상단 층의 제1 부분들 상에 형성된다. 도핑된 희생 층은 제1 부분들 및 제2 부분들 아래에서 다공화된다.
광전자 컴포넌트는 일부 양태에서 상단 층의 제2 부분들에 무작위로 위치한 전위들을 포함한다. 전위들은 5e7 전위/cm² 내지 1e9 전위/cm²의 범위, 특히 8e7 전위/cm² 내지 6e8 전위들/cm²의 범위의 평균 밀도를 갖는다. 또한, 도핑된 희생 층은 30%보다 큰 다공화 정도, 특히 70% 내지 90%의 다공화 정도를 포함한다. 도핑 농도는 1e18 원자/cm³보다 큰 범위에 있을 수 있고, 특히 3e18 원자/cm³ 내지 1e19 원자/cm³이 있을 수 있다. 일부 다른 양태에서, 기능성 층 스택은 0.0001 질량% 내지 25 질량%의 범위, 특히 0.5 질량% 내지 20 질량% 범위의 인듐 함량을 포함할 수 있다.
제안된 원리에 따른 추가 양태들 및 실시예들은, 첨부된 도면과 연계하여 상세하게 설명된 다양한 실시예 및 예와 관련하여 명백해질 것이다.
도 1은 제안된 원리의 일부 양태를 나타내는 전위들을 갖는 반도체 층 스택의 개략도를 나타낸다;
도 2a 및 도 2b는 제안된 원리의 일부 양태에 따라 광전자 컴포넌트를 처리하기 위한 방법의 처음 2개의 단계를 도시한다;
도 3a 내지 도 3d는 제안된 원리의 일부 양태에 따라 광전자 컴포넌트를 처리하기 위한 방법의 후속 단계들을 나타낸다;
도 4a 내지 도 4c는 제안된 원리의 일부 양태에 따라 광전자 컴포넌트를 처리하기 위한 방법의 일부 단계를 나타낸다;
도 5a 내지 도 5c는 제안된 원리의 일부 양태에 따라 광전자 컴포넌트를 처리하기 위한 방법의 일부 단계를 나타낸다.
이하의 실시예들과 예들은 제안된 원리에 따른 상이한 양태들 및 그들의 조합을 개시한다. 실시예들과 예들이 항상 축척비율을 따르는 것은 아니다. 마찬가지로, 상이한 요소들은 개개의 양태들을 강조하기 위해 크기에 있어서 확대되거나 축소되어 표시될 수 있다. 도면들에 도시된 실시예들 및 예들의 개개의 양태들은, 본 발명에 따른 원리와 상반되지 않고, 더 이상의 어려움 없이 서로 조합될 수 있음은 물론이다. 일부 양태는 규칙적인 구조 또는 형태를 보여준다. 그러나, 실제로 이상적인 형태 또는 형상으로부터의 약간의 차이들 및 편차들은 본 발명의 개념과는 상반되지 않고 발생할 수 있다는 점에 유의해야 한다.
또한, 개개의 도면들 및 양태들이 반드시 정확한 크기 또는 치수들로 도시된 것은 아니며, 개개의 요소들 간의 비율들이 본질적으로 정확할 필요도 없다. 일부 양태는 확대하여 도시함으로써 강조되어 있다. 그러나, "위", "위", "아래", "아래", "더 큰", "더 작은" 등의 용어들은 도면들의 요소들에 관하여 정확하게 표현된다. 따라서, 도면들에 기초하여 이러한 요소들 사이의 관계들을 추론하는 것이 가능하다.
도 1은 제안된 원리의 일부 양태를 나타내는 전위들을 갖는 반도체 층 스택의 개략도를 나타낸다.
층 스택은, 이 실시예에서는 GaN 재료에 기초하는 복수의 상이한 반도체 층(20, 30 및 60)을 포함한다. 그러나, 본 출원의 맥락에서, 3원 및 4원 반도체 재료를 포함하는 상이한 재료들이 각각의 층들에 대해 이용될 수 있다는 것을 이해할 것이다. 마찬가지로, 층을 위한 재료는 그들 각각의 퇴적 동안 도핑될 수 있다.
반도체 층들(20, 30, 60) 중 일부는 인접한 반도체 층들과는 상이한 격자 상수를 포함한다. 예를 들어, 성장 기판(도 1에 도시되지 않음)은 그 위에 퇴적된 층 스택(20)의 격자 상수보다 작은 격자 상수를 포함할 수 있다. 예를 들어, 사파이어 성장 기판의 격자 상수는 대개 2.8 옹스트롬의 범위에 있는 반면, GaN 층에 대한 각각의 격자 상수는 더 크고 3 옹스트롬보다 더 큰 범위에 있을 수 있다.
그러나, 다양한 격자 상수들은 성장 기판 및 후속 버퍼 층들의 각자의 결정 구조에 따라 달라질 수 있다. 마찬가지로, 성장 기판의 상이한 배향들은 또한, 전체 격자 상수를 변화시킬 수 있다.
제안된 원리에 따르면, 성장 기판 상에 퇴적된 층(20)은, 성장 기판에 관한 격자 부정합을 포함하고, 이로써 층(20)의 퇴적된 결정 구조에서 변형을 유도한다. 이러한 변형의 결과로서, 퇴적된 반도체 재료(20)에서 전위들 및 결정 결함들(31)이 발생할 수 있다. 전위들은 층(20)의 퇴적 및 성장 동안 발생되고, 더 많은 반도체 재료를 과성장시킴으로써 항상 경화되는 것은 아니다. 오히려, 격자 부정합에 의해 야기된 전위들은 더 많은 재료가 층을 통해 추가될 때 성장하고 확장된다. 이들은 또한, 퇴적 재료가 변경될 때, 즉, 제2 층(30)이 상단 층(20) 상에 퇴적될 때 계속 확장된다.
두 번째로, 층(30)은 상이한 격자 상수를 갖는 상이한 재료를 포함할 수 있다. 대안으로서, 동일한 재료가 이용될 수 있지만, 예를 들어 상이한 도핑 농도들 또는 상이한 도펀트를 가질 수도 있다. 마찬가지로, 층(60)은 상이한 재료 및 상이한 도핑을 포함할 수 있다. 어쨌든, 내부에 예시된 전위들은 상이한 층들을 통해 확장될 수 있고, 상단 층(60)의 표면 상에서도 가시적일 수 있거나 가시화될 수 있다.
전위들(31)은 상단 층의 표면을 따라 무작위로 분포되고, 10e8 전위들/cm² 범위의 밀도를 포함할 수 있다. 밀도는 약 1 전위/μm²에 대응한다. 이들 무작위로 국부화된 전위들의 결과로서, 광전자 디바이스들을 제조하기 위한 활성 영역을 포함하는 추가 반도체 층들의 에피택셜 성장은 어려울 수 있다. 또한, 후속적으로 성장된 재료에 대한 격자 상수의 변화는 추가적인 변형을 야기할 수 있고, 따라서 상단 층에서 추가 전위들을 초래한다.
예를 들어, 이러한 격자 상수의 변화는 인듐 기반의 반도체 시스템들에서 발생하며, 여기서, 인듐은 갈륨-질화물, GaN, 갈륨-인화물, GaP 또는 알루미늄-갈륨-질화물, AlGaN 또는 알루미늄-갈륨-인화물, AlGaP에 추가되어 밴드 갭을 더 낮은 에너지들로 이동시키고 그에 따라 더 붉은 파장으로 이동시킨다.
이러한 전위들이 고품질의 인듐 함유 층의 성장을 저해하는 것을 방지하기 위한 다양한 솔루션이 제안되었다. 이러한 솔루션들 중 하나는 상단 층 아래에서 소위 희생 층의 다공화를 이용하는 것이다. 다공화는 희생 층의 탄성 팽창 및 수축의 정도를 증가시킴으로써 상이한 격자 상수들에 의해 유도된 응력 및 변형을 완화시키는 것으로 밝혀졌다. 따라서, 상이한 격자 상수들을 갖는 층들(양쪽 모두 성장 기판 또는 버퍼 층의 격자 상수보다 더 작거나 더 큼)은, 유도된 응력으로 인해 더 많은 전위들을 생성하지 않고 성장될 수 있다.
도 2a 및 도 2b 뿐만 아니라 도 3a 내지 도 3d는 제안된 원리의 일부 양태에 따라 희생 다공화 층을 이용하는 다양한 방법 단계들을 나타낸다.
도 2a는, 초기 버퍼 층(20)이 성장 기판(10) 위에 퇴적되는, 광전자 디바이스를 처리하기 위한 방법의 제1 단계를 나타낸다. 앞서 설명된 바와 같이, 성장 기판(10)은 초기 버퍼 층(20)의 격자 상수와는 상이한 격자 상수를 포함한다. 그 결과, 성장 기판 결정 구조는 초기 버퍼 층의 재료의 에피택셜 퇴적 동안 초기 버퍼 층에 변형을 유도한다. 변형이 소정의 임계값에 도달하거나 이를 초과할 때, 퇴적된 재료에서 결정 결함들이 발생된다. 결함들은, 라인 결함들, 포인트 결함들, 체적 결함들 및 표면 결함들을 포함하지만 이것으로 제한되는 것은 아니다. 결함의 유형뿐만 아니라 그 크기는 다소 무작위로 분포되지만, 예를 들어 성장 배향 및 기타의 프로세스 파라미터들에 기초하여 1개 또는 2개의 유형들로 편향될 수 있다. 초기 버퍼 층(20)은 대규모로 매끄럽고 평탄한 표면을 획득하기 위해 수백 나노미터 내지 수 마이크로미터의 두께를 포함할 수 있다.
초기 버퍼 층(20)의 상단 상에는 희생 층(30)이 퇴적된다. 희생 층(30)과 초기 버퍼 층(20)은 동일한 기본 재료, 예를 들어 GaN을 포함한다. 대안으로서, 알루미늄은 갈륨의 일부를 대체하여, 3원소 재료 시스템 AlGaN을 형성할 수 있다. 초기 버퍼 층(20)과는 대조적으로, 희생 층(30)은 고농도로 도핑되어 비교적 낮은 저항과 우수한 도전성을 포함한다. 희생 층의 위치 동안의 도핑은, 성장 동안 기체 상의 도펀트를 추가함으로써 수행된다. 도핑은 기본 재료 시스템을 변경하지 않고 쉽게 변경될 수 있다. 희생 층의 도핑 농도는 약 1e18 원자/cm³보다 높을 수 있다.
성장 기판(10), 초기 버퍼 층(20) 및 p-도핑된 희생 층(30) 사이의 상이한 격자 구조의 결과로서, 초기 버퍼(20) 내에서 여러 전위들이 발생한다. 이들 전위들은, 희생 층(30), 및 p-도핑된 희생 층(30)과 역시 동일한 재료 시스템으로 형성된 상단 및 도핑되지 않은 층(60)을 통해 확장된다.
도 3a는 이러한 방식으로 처리된 층 스택의 개략도를 나타낸다. 도 3a에 따른 층 스택은, 초기 버퍼 층(20)으로부터 희생 층(30) 및 상단 층(60)을 통해 확장되는 다양한 전위들(31, 32 및 33)을 포함한다. 특히, 참조번호 31로 마킹된 일부 전위들은 다양한 층을 통해 상단 층(60)의 표면까지 확장된다. 전위들은 결정 결함들 및 다른 변형들을 형성하여, 아래에서 추가로 상세히 설명된 후속 단계들에서 유용하다.
다른 전위들(32)은 다양한 층들을 통해 확장될 수 있다. 예를 들어, 전위들(32)은 초기 층(20)에서 그들의 시작점을 갖고 희생 층(30)을 통해 확장되지만, 표시된 바와 같이 실제로 과잉 성장될 수 있다. 그 결과, 이들 전위들(32)은 상단 층(60)의 표면에 도달하지 않을 수 있다. 추가의 전위들(33)은 기존의 라인 또는 포인트 결함들로부터 분기되거나, 또는 본 예에서와 같이, 층을 통해 확장되는 상이한 결함들 및 전위들과 병합된다. 전위들의 분기화 및 병합은 희생 층(30)에서 뿐만 아니라 초기 층(20)에서도 발생할 수 있고, 일부 드문 경우들에서는 상단 층(60)에서도 발생할 수 있다. 상단 층(60)은 약 100 나노미터까지의 두께를 가질 수 있고, 희생 층(30)에 비해 상당히 낮은 도핑 레벨을 포함한다. 본 실시예에서, 층(60)은 도핑되지 않고 GaN 재료를 포함한다.
구조화된 마스크는 광전자 디바이스를 처리하는 준비를 위해 다양한 층의 퇴적 후에 상단 층(60)의 표면에 도포된다. 제안된 방법의 도 3b에 나타낸 바와 같이, 구조화된 마스크는 상단 층(60)의 표면을 덮는 마스크 요소들(40)을 포함한다. 층(60)의 상단 표면은 마스크 요소들(40) 사이의 부분들(63)에서 노출된다. 마스크 요소들(40)은 또한, 층(60)의 상단 표면 상의 수개의 전위들을 덮어, 노출된 영역들(63)에서만 무작위로 위치한 전위들을 남긴다. 따라서, 노출된 영역의 이들 전위들은 여전히 접근가능하다. 구조화된 마스크(40)는 하드 마스크로 형성된다. SiO2 또는 기타 임의의 유전체 재료는 후속 다공화 프로세스를 견디기 때문에 이러한 마스크를 형성하기에 적합하다. 대안으로서, 마스크는 또한, 각각의 재료가 후속 다공화 프로세스를 견디는 한, 포토레지스트 또는 기타의 재료로 형성될 수 있다.
상단 층(60)의 표면의 노출된 영역(63) 상의 다른 전위들의 위치들은 무작위이고, 또한 약 1e8 전위/cm²의 밀도를 포함하기 때문에, 각각의 마스크의 구조화 시에 전위들의 위치를 고려할 필요가 없다. 오히려, 덮인 부분들 및 구조화된 마스크는, 예를 들어 광전자 디바이스를 위한 기능성 층 스택의 후속 퇴적에 적합한 임의의 방식으로 도포될 수 있다
후속해서, 구조화된 마스크의 도포 후에, 웨이퍼 레벨에서 전기화학적 처리 프로세스(prosecution process)가 적용된다. 이를 위해, 상단 표면, 특히 상단 표면 층(60)의 노출된 영역 상에 에칭제가 도포된다. 노출된 부분들에서 무작위로 위치된 전위들로 인해, 에칭제는 상단 층(60)의 노출된 부분들을 통과하여 희생 층(30) 내로 들어간다. 실제의 전기화학적 다공화 프로세스는 초기에 상단 층(60) 바로 아래의 소정의 영역들을 다공화함으로써 희생 층(30)에서 시작된다. 도 3c는 다공화 프로세스의 초기 국면을 나타낸다.
다공화 프로세스는, 에칭제 농도, 웨이퍼 및 희생 층(30)에 인가되는 전압 및 전류를 포함한 그러나 이것으로 제한되지 않는 다양한 파라미터를 조정함으로써 부분적으로 제어될 수 있다. 놀랍게도, 다공화는, 희생 층을 통한 전위들을 따라, 즉, 주로 수직으로(성장 방향)뿐만 아니라 측방향으로, 특히 상단 층(60)의 표면의 덮인 부분들 아래에서 발생하는 것으로 밝혀졌다. 즉, 에칭제는 희생 층(30) 내의 연속적인 다공화 층(37)에 도달할 때까지, 희생 층을 수직으로 뿐만 아니라 측방향으로 다공화시킨다.
다공화 프로세스는 희생 층을 통해 측방향으로 및 수직으로 확장되고, 특히, 각각, 희생 층과 초기 도핑되지 않은 버퍼(20) 사이의 계면들에서 뿐만 아니라 상단 층(60)에서 정지한다. 그러나, 에칭제는, 도 3c 및 도 3d에 나타낸 바와 같이, 상단 층(60)에서 10 nm 내지 약 100 nm 범위의 작은 구멍들 및 캐비티들(61)을 야기한다. 구멍들(61)은 상단 층(60)의 표면의 각각의 전위들에 위치하고, 다공화 프로세스 동안 거의 피할 수 없다. 결과적으로, 상단 층(60)의 노출된 부분들 상의 표면은 불균일하고 거칠어서, 표면 상에 퇴적된 추가의 버퍼 층들을 이용하여 표면을 평활화하는 것을 더 어렵게 만든다.
그러나, 표면의 덮인 부분들 아래에서 구멍들이 발생하는 것이 방지되어, 전위들이 손상되지 않는다. 결과적으로, 구조화된 마스크 재료의 제거 후에, 이전에 덮인 부분들은 층(60)의 매끄럽고 방해받지 않은 상단 표면을 포함하는 반면, 노출된 부분들에서, 전위들 밀도 범위 내의 밀도를 갖는 복수의 구멍들 및 캐비티들(61)이 발생되어, 노출된 영역들에서 상단 층 부분(60)의 불균일한 표면을 초래한다.
일단 다공화 프로세스가 종료되고 에칭제가 세정 및 제거되고 나면, 제안된 원리에 따른 디바이스의 추가 처리를 위한 다양한 옵션들이 가능하다. 도 4a 내지 도 4c는 이러한 추가적인 구조화의 제1 실시예를 나타낸다.
도 4a는, 노출된 영역들(61)의 구멍들을 덮는 상단 층(60)의 표면 상에 유전체 마스크(50)가 도포되는, 이러한 후속 프로세스의 제1 단계를 나타낸다. 도시된 바와 같이, 층(60)이 완전히 다공화된 상태로 다공화 프로세스가 종료된다. 일부 양태에서, 다공화는 부분적으로만 완료될 수 있어서, 인접한 층들에 가까운 더 작은 부분이 여전히 다공화되지 않거나 덜 다공화된다. 이러한 경우에도, 본 출원의 이점들이 적용되고, 추가로, 다공화 프로세스가 더 양호하게 제어될 수 있다.
유전체 마스크(50)는 SiO2를 포함하고, 또한 구조화된 마스크(40) 위로 확장될 수 있다. 이것은 또한, 구조화된 마스크(40)를 제거한 후에 퇴적될 수 있다. 유전체 마스크를 위한 다른 재료들은 적합한 비전도성 재료들을 포함할 수 있고 역시 적합하다. 유전체 마스크의 재료는, 일부 양태에서, 상이한 처리 단계들 동안 나중에 이용될 수 있도록 선택될 수 있다. 이것은 또한, 기저 재료를 위한 보호 덮개로서 이용될 수 있다.
유전체 마스크(50)는, 이전에 노출된 영역들 상에 에칭제에 의해 생성된 구멍들 및 캐비티들(61)을 덮는다. 이것은, 이전의 노출된 영역들에 더 많거나 더 적은 균일한 표면을 제공하기 위해 수십 또는 수백 나노미터의 두께를 포함할 수 있다. 그러나, 이전에 노출된 영역들은 과성장되지 않을 것이므로, 높은 품질의 표면 구조 및 거칠기가 요구되지 않는다.
유전체 재료(50)의 퇴적 후에, 구조화된 마스크(40)가 제거되어, 이전에 덮인 영역들(63)이 개방되고 추가 처리 단계들에 접근될 수 있게 된다. 유전체 재료는 이제 이전에 노출된 부분들(64)을 덮는다. 도 4b는 결과적인 층 구조를 나타낸다. 지금 노출된 표면(63)은 무작위로 국부화된 전위들을 포함할 수 있지만, 아래의 다공화된 희생 층은 변형을 상당히 감소시킨다. 유전체 재료(51)는 지금 노출된 부분들을 서로 절연시킨다. 유전체 층의 두께 및 높이는 이전 단계에서 조정될 수 있어서, 다양한 노출된 영역들(63) 사이의 적절한 격리를 가능케한다.
추가의 단계들에서, 하나 이상의 상이하게 도핑된 층뿐만 아니라 그 사이의 활성 영역(72)을 포함하는 기능성 층 스택(70)이 지금 노출된 부분들(66) 상에 퇴적된다. 특히 도 4c에 나타낸 바와 같이, 상단 층(60)의 표면은, 예를 들어, 제1 도핑된 인듐-알루미늄-갈륨-질화물 층 InAlGaN에 의해 덮이고, 그 위에 후속하여, 더 고농도로 도핑된 인듐-알루미늄-갈륨-질화물, InAlGaN을 포함하는 층 스택뿐만 아니라 상이한 알루미늄 및 인듐 함량들을 갖는 인듐-알루미늄-갈륨-질화물로 구성된 다중 양자 우물 구조물(72)로 구성된 활성 영역이 도포된다. 이 4원소 또는 3원소 활성 영역 내의 인듐의 양은, 더 큰 인듐 함량을 이용하여 파장을 조정해 밴드갭을 더 작은 값들로 이동시키고 그에 따라 광자들의 파장을 증가시키는데 이용된다. 마찬가지로, 단일 활성 영역 또는 단일 양자 우물이 성장될 수 있다. 일부 경우에, 알루미늄은 이용되지 않고, 층 스택(70)의 반도체 재료는 상이한 도펀트 및 In 농도들을 갖는 InGaN에 기초한다.
기능성 층 스택(70) 내의 인듐 함량으로 인해, 스택은, 희생 층(30) 뿐만 아니라 초기 버퍼 층(20)의 격자 상수와는 상이한 격자 상수를 포함한다. 그러나, 다공화 프로세스로 인해, 희생 층(30)의 다공화된 부분은 이제, 상이한 격자 상수 및 그에 가해지는 응력을 보상한다. 결과적으로, 다양한 함량의 인듐이 스택의 품질을 손상시키지 않고 기능성 층 스택 내에 도입될 수 있다.
도 5a 내지 도 5c는 제안된 원리들에 따른 상이한 예시적인 실시예를 나타낸다. 다공화 프로세스는 유사하지만, 이 예에서는 다공화 프로세스가 완료된 후에 추가적인 처리 단계들이 포함된다.
도 5a에 나타낸 제1 단계에서, 다공화 프로세스를 위해 이미 도포된 구조화된 마스크(40)는 이제 추가 에칭 프로세스를 위해 이용된다. 에칭 프로세스는 상단 층(60)의 노출된 부분들을 제거하여 상단 층(60)을 통해 희생 층(30)의 다공화된 영역들 내로 캐비티들(61)을 형성한다. 캐비티들(61)은 각각의 필요성들 및 미래의 프로세스 단계들에 따라 상단 층(60)을 통해 다공화된 층(37) 내로 및 이를 지나서 도달할 수 있다. 본 예에서, 캐비티들(61)은 다공화된 층 재료(37)에 도달하는 것을 보장하기 위해 희생 층(30)의 상위 표면 영역의 약간 아래에 형성된다.
후속 단계에서, 유전체 재료는 구조화된 마스크 부분들(40) 상에 뿐만 아니라 캐비티들(61) 내로 등방성으로 퇴적되지만, 구조화된 마스크의 측벽들 상에는 부분적으로만 퇴적된다. 유전체 재료(50)는 SiO2 또는 기타 임의의 적합한 유전체 재료를 포함할 수 있다. 구조화된 마스크(40)는 제거되어, 상단 층(60)의 이전에 덮인 표면을 노출시킨다.
기능성 층 스택은 후속하여, 이전의 처리 방법과 유사한 인듐 기반의 재료를 포함하는 상단 층(60)의 노출된 영역들 상에 생성된다. 이러한 목적을 위해, 전위들을 갖는 노출된 표면은, 평탄 및 평활화를 위해, 특히 상단 층(60) 상의 나머지 전위들을 덮고 클리어링하기 위해, 제1 인듐 기반의 재료 층(71)(예컨대, 도핑된 InGaN)으로 덮인다. 강화된 탄성 속성들로 인해, 희생 층(30)의 다공화된 층 재료(37)는 인듐 기반의 재료 시스템의 성장에 의해 유도된 변형을 보상한다.
기능성 층 스택이 생성된 후에, 디바이스는 재본딩될 수 있고, 초기 성장 기판(10) 및 초기 버퍼(20)는 희생 층(30)이 노출될 때까지 제거된다. 각각의 응용에 따라, 도핑된 희생 층(30)은 각각의 기능성 층 스택을 위한 접촉 영역으로서 이용된다. 또한, 각각의 기능성 층 스택은 노출된 영역들을 따라 분리될 수 있다. 체적 발광 LED들, 직립 LED들(마이크로 LED들을 포함함) 또는 박막 LED들 및 마이크로 LED들 등의 디바이스들의 상이한 구성들을 획득하기 위해 다른 표준 웨이퍼 제작 단계들이 이용될 수 있다.
유사하게, 유전체 재료(51)는 상이한 층 스택들을 서로 분리한다. 또한, 다공화된 층 재료(37)는 또한, 기능성 층 스택이 각각의 재료(37)를 통해 광을 방출하는 광 아웃커플링을 강화하기 위해, 응용들에서 확산 재료로서 작용할 수 있다. 이 실시예에 추가로, 기능성 층 스택으로부터의 방출된 광을 상이한 파장으로 변환하기 위해 다공화된 재료(37) 내에 변환기 재료가 도입될 수 있다. 이러한 응용들은, 인듐을 재료 시스템 내에 도입함으로써 기능성 층 스택이 이미 더 긴 파장으로 이동되지 않는 경우들에 유용할 수 있지만, 이 경우에 기능성 층은 청색 또는 심지어 자외선 범위의 파장을 갖는 갈륨-질화물 재료에 기초한다.
본 출원 및 제안된 방법은 에칭제가 표면 상의 전위들을 통해 확산될 수 있고, 그에 따라 아래의 덮인 희생 층에 도달할 수 있다는 사실을 이용한다. 또한, 구조화된 마스크가 바로 아래의 상단 층 내의 전위들을 덮을 수 있지만, 다공화에 이용되는 에칭제는 희생 층 재료를 다공화하기 위해 덮인 영역들 아래에서 측방향으로 확산될 수 있다는 것이 발견되었다. 다시 말해서, 에칭제는 상단 표면 상의 일부 전위들을 통해 희생 층에 도달할 수 있고, 희생 층을 측방향 및 수직으로 다공화하지만, 마스크 재료에 의해 덮인 전위들을 통해 다시 "위로 이동"하지 않는다.
이 효과는 실제로 구조화된 마스크를 제공하여 전위들을 덮는 것을 허용함으로써, 상단 층에서 작은 구멍들의 생성을 방지하며, 나중의 프로세스 단계들에서 과성장하기 어렵게 하고, 광전자 디바이스의 전체 품질을 제한하고 감소시킨다. 그러나, 본 발명에 따른 덮인 영역들은 매끄럽고 균일한 표면을 제공하여, 파장을 이동시키기 위한 인듐을 포함하는 각각의 재료 시스템의 퇴적에 특히 적합하다. 다공화 정도 및 프로세스는 다양한 파라미터에 의해 제어될 수 있다. 기능성 층 스택의 원하는 인듐 함량 및 그에 따른 격자 상수의 각각의 변화들을 수용하도록 다공화 정도를 조정할 수 있다.
10 성장 기판
20 초기 버퍼 층
30 희생 층
31, 32, 33 전위들
36, 37 다공화된 층 재료
40 구조화된 마스크
50 유전체 층
51 유전체 층
60 상단 층
61 캐비티
63 제1 부분들
64 제2 부분들
70 기능성 층 스택
71 도핑된 InGaN 층
72 활성 층 영역

Claims (20)

  1. 인듐을 포함하는 반도체 재료를 갖는 광전자 컴포넌트를 처리하기 위한 방법으로서,
    - 제1 격자 상수를 갖는 성장 기판(10)을 제공하는 단계;
    - 1e18 atoms/cm³보다 높은 도펀트 농도를 갖는 GaN에 기초하여 상기 제1 격자 상수와는 상이한 제2 격자 상수를 갖는 희생 층(30)을 에피택셜 퇴적하는 단계;
    - 상기 제1 격자 상수와는 상이한 제3 격자 상수를 갖는 GaN에 기초하여 상기 희생 층(30)보다 낮은 도핑 농도를 갖는 상단 층(60)을 에피택셜 퇴적하는 단계, ―상기 희생 층(30) 및 상기 상단 층의 성장은 상기 상단 층의 표면 상에 복수의 전위(31, 32, 33)를 생성함― ;
    - 상기 상단 층(60)의 표면 상에 구조화된 마스크(40)를 제공하는 단계, ―상기 표면의 제1 부분들(63)은 노출되고 상기 표면의 제2 부분들(64)은 덮임―;
    - 상기 희생 층의 전기화학적 다공화를 위해 구성된 에칭제를 제공하는 단계;
    - 상기 제2 부분들(64) 아래의 희생 층(30)이 적어도 부분적으로 다공화되도록, 상기 노출된 제1 부분들(63) 상의 전위들(31, 32, 33)을 통해 전기화학적으로 희생 층(30)을 다공화하는 단계; 및
    - InGaN 반도체 재료에 기초하여 상기 제2 부분들 상에 기능성 층 스택(70)을 형성하는 단계 ―상기 기능성 층 스택은 적어도 하나의 활성 층 영역(72)을 포함함―
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 노출된 제1 부분들(63) 상의 전위들(31, 32, 33)을 통한 전기화학적 다공화는 10nm 내지 100nm, 특히 10nm 내지 70nm의 직경을 갖는 구멍들을 상기 상단 층에서 생성하는, 방법.
  3. 제1항 또는 제2항에 있어서, 상기 에칭제는 희생 층(30)을 상기 덮인 제2 부분(64) 아래에서 측방향으로 다공화하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 희생 층(30)은, 30%보다 큰 다공화 정도, 특히 70% 내지 90%의 다공화 정도를 포함하는, 방법.
  5. 제1항 또는 제2항에 있어서, 상기 희생 층(30) 및/또는 상기 상단 층(60)은,
    - GaN;
    - GaP;
    - AlGaN;
    - InGaN;
    - AlInGaN;
    - AlInGaP; 및
    - AlGaAs
    중에서 적어도 하나를 포함하고,
    상기 희생 층(30)에는, 상기 에피택셜 퇴적 동안, 도펀트, 특히 Si, Ge, Se, Sn, C, Zn, Be 또는 Mg가 제공되는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 상단 층(60)은, 도핑되지 않은 층, 또는 상기 희생 층(30) 내의 도펀트 농도보다 적어도 10배 더 낮은 도펀트 농도를 갖는 층을 포함하는, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 성장 기판(10)을 제공하는 단계는,
    상기 성장 기판(10) 또는 상기 희생 층(30)과는 상이한 격자 상수를 갖는 GaN에 기초한 버퍼 층(20), 특히 도핑되지 않은 버퍼 층의 에피택셜 퇴적을 포함하는, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 전위들(31, 32, 33)은 표면에 걸쳐 무작위로 위치하고, 5e7 내지 1e9 전위/cm² 범위, 특히 8e7 내지 6e8 전위/cm² 범위의 평균 밀도를 포함하는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 구조화된 마스크(40)를 제공하는 단계는 상기 상단 층(60)의 표면 상에 유전체 마스크(50, 51)를 제공하는 단계를 포함하는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 제2 부분들 상에 상기 기능성 층 스택(70)을 형성하는 단계는, n형 도핑된 층 및 p형 도핑된 층을, 상기 적어도 하나의 활성 층 영역을 사이에 두고 퇴적하는 단계를 포함하는, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 기능성 층 스택을 형성하는 단계는,
    - 상기 구조화된 마스크(40)를 제거하는 단계;
    - 상기 제1 부분들 상에 유전체 층(51)을 제공하는 단계;
    - 상기 제2 부분들(64) 상에 InGaN-기반 재료의 도핑된 층(71)을 형성하는 단계
    를 포함하는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 기능성 층 스택(70)을 형성하는 단계는,
    - 적어도 상기 다공화된 희생 층(30)이 캐비티를 형성할 때까지 상기 상단 층의 상기 제1 부분들(63)을 에칭하는 단계;
    - 상기 캐비티의 표면 영역들에 유전체 층(51)을 퇴적하는 단계;
    - 상기 구조화된 마스크를 제거하는 단계
    를 포함하는, 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    - 상기 기능성 층 스택(70)을 재본딩하는 단계; 및
    - 상기 희생 다공화된 층(37)을 적어도 부분적으로 제거하는 단계
    를 더 포함하는 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 기능성 층 스택 내의 InGaN 반도체 재료는, 0.0001 질량% 내지 25 질량%, 특히 0.5 질량% 내지 20 질량% 범위의 In을 포함하는, 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 적어도 하나의 활성 층 영역은 하나 이상의 양자 우물을 포함하는, 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 적어도 하나의 활성 층 영역의 격자 상수는 상기 상단 층의 격자 상수로부터 0.5% 내지 2.7% 범위에서 벗어나는, 방법.
  17. 광전자 컴포넌트로서,
    - 초기 버퍼 층(20)을 갖는 성장 기판(10),
    - 상기 초기 버퍼 층(20) 상에 퇴적된 도핑된 희생 층(30);
    - 상기 도핑된 희생 층(30) 상에 배열된 제1 부분들 및 제2 부분들을 포함하는 도핑되지 않은 상단 층
    을 포함하고,
    - InGaN 반도체 재료에 기초한 기능성 층 스택(70)이 상기 제2 부분들(64) 상에 퇴적되고, 상기 기능성 층 스택(70)은 적어도 하나의 활성 층 영역(72)을 포함하며;
    - 상기 제1 부분들(63) 상에 유전체 층(51)이 형성되고;
    - 상기 도핑된 희생 층(30)은 제1 및 제2 부분들(63, 64) 아래에 다공화되는, 광전자 컴포넌트.
  18. 제17항에 있어서, 5e7 내지 1e9 전위/cm² 범위, 특히 8e7 내지 6e8 전위들/cm² 범위의 평균 밀도를 갖는 상기 상단 층(60)의 제2 부분들(64)에서 무작위로 위치한 전위들(31, 32, 33)을 더 포함하는 광전자 컴포넌트.
  19. 제17항 또는 제18항에 있어서, 상기 희생 층(30)은, 30%보다 큰, 특히 70% 내지 90%의 다공화 정도를 포함하는, 광전자 컴포넌트.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 기능성 층 스택(70) 내의 InGaN 반도체 재료는, 0.0001 질량% 내지 25 질량%, 특히, 0.5 질량% 내지 20 질량% 범위 인듐 함량을 포함하는, 광전자 컴포넌트.
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