KR20240087785A - 전계 효과 트랜지스터 및 그 제조 방법 그리고 전계 효과 트랜지스터 제조용 스퍼터링 타깃재 - Google Patents

전계 효과 트랜지스터 및 그 제조 방법 그리고 전계 효과 트랜지스터 제조용 스퍼터링 타깃재 Download PDF

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Abstract

250℃ 이하의 유리 전이점을 갖는 기재와, 해당 기재 상에 마련된 산화물 반도체층을 구비한 전계 효과 트랜지스터이다. 상기 산화물 반도체층은, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성된다. 첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소이다. 각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족한다.
0.4≤(In+X)/(In+Zn+X)≤0.8 (1);
0.2≤Zn/(In+Zn+X)≤0.6 (2);
0.001≤X/(In+Zn+X)≤0.015 (3)

Description

전계 효과 트랜지스터 및 그 제조 방법 그리고 전계 효과 트랜지스터 제조용 스퍼터링 타깃재
본 발명은 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다. 또한 본 발명은, 전계 효과 트랜지스터 제조용 스퍼터링 타깃재에 관한 것이다.
플랫 패널 디스플레이(이하, 「FPD」라고도 함)에 사용되는 박막 트랜지스터(이하, 「TFT」라고도 함)의 기술 분야에서는, FPD의 고기능화에 수반하여, 종래의 아몰퍼스 실리콘 대신에 In-Ga-Zn 복합 산화물(이하, 「IGZO」라고도 함)로 대표되는 산화물 반도체가 주목받고 있으며, 실용화가 진행되어 있다. IGZO는, 높은 전계 효과 이동도와 낮은 누설 전류를 나타낸다는 이점을 갖는다. 근년에는 FPD의 더한층의 고기능화가 진행됨에 따라서, IGZO가 나타내는 전계 효과 이동도보다 더 높은 전계 효과 이동도를 나타내는 재료가 제안되어 있다.
FPD의 하나인 플렉시블 디스플레이는, 얇고, 가볍고, 유연하다는 기능에 의해 폭넓은 응용 전개가 가능하다고 해서 근년 주목받고 있다. 특히 표시 소자에 유기 EL을 사용한 플렉시블 유기 EL 디스플레이(OLED)는 백라이트를 필요로 하지 않으므로, 원리적으로 플렉시블 디스플레이에 적합하다.
플렉시블 디스플레이를 구성하는 중요한 부재의 하나로서, 유연성이 있는 기재를 들 수 있다. 플렉시블 디스플레이에 사용되는 기재로서는, 폴리에틸렌테레프탈레이트 및 폴리에틸렌나프탈레이트 등의 플라스틱 필름이, 얇고, 경량이며, 게다가 유연성이 우수하므로 적합하다. 그러나 플라스틱 필름은 내열성에 과제가 있다. 기재 상에 TFT를 형성하기 위해서는, 성막 후에, 전기 특성 개선을 위해서 포스트 어닐 처리가 요구되는 바, 플라스틱 필름과 같은 내열성이 낮은 기재를 사용한 경우에는 포스트 어닐 처리를 저온에서 행할 필요가 있다. 그러나 IGZO로 이루어지는 막을 저온에서 포스트 어닐 처리하면, 당해 막이 저저항화를 일으켜서, 반도체로서 기능시키는 것이 어려워진다. 그래서 특허문헌 1에서는, IGZO계 산화물 반도체 박막의 제조에 있어서, 저온에서의 포스트 어닐 처리에 기인하는 저저항화가 일어나지 않도록 하는 기술이 제안되어 있다.
일본 특허 공개 제2012-049209호
특허문헌 1에 기재된 기술에 의하면, 저온에서 포스트 어닐 처리를 행해도 IGZO계 박막의 저저항화는 방지되지만, 포스트 어닐 처리 후의 박막은, 그 전계 효과 이동도가 낮으므로, 해당 박막을 상술한 OLED를 구동시키기 위한 반도체로서 사용하기에는 불충분하다.
따라서 본 발명의 과제는, 상술한 종래 기술이 갖는 다양한 결점을 해소할 수 있는 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명은, 250℃ 이하의 유리 전이점을 갖는 기재 또는 플렉시블 배선판에 사용되는 기재와, 해당 기재 상에 마련된 산화물 반도체층을 구비한, 전계 효과 트랜지스터로서,
상기 산화물 반도체층은, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성되고,
첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소이며,
각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는 전계 효과 트랜지스터(식 중의 X는, 상기 첨가 원소의 함유비의 총합으로 함)를 제공하는 것이다.
0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
0.2≤Zn/(In+Zn+X)≤0.6 (2)
0.001≤X/(In+Zn+X)≤0.015 (3)
또한 본 발명은, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물을 포함하는 스퍼터링 타깃재를 사용하여(첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소임), 산소 농도가 21vol％ 이상 49vol％ 이하인 분위기 하에, 플렉시블 배선판에 사용되는 기재 또는 250℃ 이하의 유리 전이점을 갖는 기재에 대해서 스퍼터링을 행하여, 상기 타깃재에서 유래하는 산화물 반도체를 형성하고,
상기 산화물 반도체를 50℃ 이상 250℃ 이하에서 어닐 처리하는, 공정을 갖는 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
또한 본 발명은, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성되고,
첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소이며,
각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는 스퍼터링 타깃재로서,
플렉시블 배선판에 사용되는 기재 또는 250℃ 이하의 유리 전이점을 갖는 기재 상에 설치되고 또한 상기 스퍼터링 타깃재에서 유래하는 산화물 반도체층을 구비한 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재를 제공하는 것이다.
0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
0.2≤Zn/(In+Zn+X)≤0.6 (2)
0.001≤X/(In+Zn+X)≤0.015 (3)
도 1은 본 발명의 전계 효과 트랜지스터의 구조를 도시하는 모식도이다.
도 2는 실시예 1에서 얻어진 타깃재의 주사형 전자 현미경 상이다.
이하 본 발명을, 그 바람직한 실시 형태에 기초하여 설명한다. 본 발명은 전계 효과 트랜지스터(이하, 「FET」라고도 함)에 관한 것이다. 본 발명의 FET는, 기재와, 해당 기재 상에 마련된 산화물 반도체층을 구비해서 구성되어 있다.
본 발명의 FET는, 후술하는 바와 같이, 적합하게는, 스퍼터링법에 의해 기재 상에 산화물 반도체층을 형성하는 공정과, 산화물 반도체층을 형성한 후에, 전기 특성 개선을 위해서 포스트 어닐하는 공정을 구비한 방법에 의해 제조된다. 일반적으로, 산화물 반도체층을 형성 후에 포스트 어닐할 경우, 종래의 산화물 반도체층은, 고온에서 처리해야 하기 때문에, 내열성이 낮은 기재가 변형 내지 용융해 버리므로, 소자로서 기능시킬 수 없다. 그러나 본 발명에 따르면, 내열성이 충분히 높지 않은 재료, 예를 들어 플렉시블 배선판에 사용되는 재료나, 유리 전이점이 낮은 재료(예를 들어 250℃ 이하의 유리 전이점을 갖는 재료)를 기재로서 사용한 경우라도, 스퍼터링에 의해 막을 형성한 후, 비교적 낮은 온도에 의해 어닐하는 것이 가능하게 되므로, 산화물 반도체층을 형성하는 것이 가능하다.
도 1에는 본 발명의 FET의 일 실시 형태가 모식적으로 도시되어 있다. 또한, 동 도면에 도시하는 구조의 FET는, 본 발명의 실시 형태의 일례이며, 본 발명의 FET가 동 도면에 도시하는 구조의 것에 한정되지 않는 것은 물론이다.
동 도면에 도시하는 FET(1)는, 기재(10)의 한 면에 형성되어 있다. 기재(10)의 한 면에는 채널층(20), 소스 전극(30) 및 드레인 전극(31)이 배치되어 있고, 이것을 덮도록 게이트 절연막(40)이 형성되어 있다. 게이트 절연막(40) 상에는, 게이트 전극(50)이 배치되어 있다. 그리고 가장 상부에 보호층(60)이 배치되어 있다. 이 구조를 갖는 FET(1)에 있어서, 예를 들어 채널층(20)이, 산화물 반도체층으로 구성되어 있다. 따라서, 본 발명에서 말하는 「기재 상에 마련된 산화물 반도체층」이란, (i) 기재의 표면에 접해서 마련된 다른 하나 또는 2 이상의 층을 개재하여 산화물 반도체층이 마련되어 있는 경우와, (ii) 산화물 반도체층이, 기재의 표면에 접해서 마련되어 있는 경우의 양쪽을 포함한다.
본 발명의 FET에서의 산화물 반도체층(이하, 본 발명의 FET에서의 산화물 반도체층을 편의적으로 「본 발명의 산화물 반도체층」이라고도 함) 은, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성되는 것이다. 첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 하나의 원소로 이루어진다. 본 발명의 산화물 반도체층은, 이것을 구성하는 금속 원소로서 In, Zn 및 첨가 원소(X)를 포함하는 것이지만, 본 발명의 효과를 손상시키지 않는 범위에서, 이들 원소 이외에, 의도적으로 또는 불가피하게, 미량 원소를 포함하고 있어도 된다. 미량 원소로서는, 예를 들어 후술하는 유기 첨가물에 포함되는 원소나 타깃재 제조 시에 혼입하는 볼 밀 등의 미디어 원료를 들 수 있다. 본 발명의 산화물 반도체층에 포함되는 미량 원소로서는, 예를 들어 Fe, Cr, Ni, Al, Si, W, Zr, Na, Mg, K, Ca, Ti, Y, Ga, Sn, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 Pb 등을 들 수 있다. 그것들의 함유량은, 본 발명의 산화물 반도체층이 포함하는, In, Zn 및 X를 포함하는 산화물의 합계 질량에 대해서, 각각 통상 100질량ppm(이하, 「ppm」이라고도 함) 이하인 것이 바람직하고, 보다 바람직하게는 80ppm 이하, 더욱 바람직하게는 50ppm 이하이다. 이러한 미량 원소의 합계량은 500ppm 이하인 것이 바람직하고, 보다 바람직하게는 300ppm 이하, 더욱 바람직하게는 100ppm 이이하다. 본 발명의 산화물 반도체층에 미량 원소가 포함되는 경우는, 상기 합계 질량에는 미량 원소의 질량도 포함된다.
본 발명의 산화물 반도체층은, 이것을 구성하는 금속 원소, 즉 In, Zn 및 X의 원자비가 특정 범위인 것이, 본 발명의 FET의 성능이 향상되는 점에서 바람직하다.
구체적으로는, In 및 X에 관해서는 이하의 식 (1)로 표현되는 원자비를 충족하는 것이 바람직하다(식 중의 X는, 상기 첨가 원소의 함유비의 총합으로 한다. 이하, 식 (2) 및 (3)에 대해서도 동일하다.).
0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
Zn에 관해서는 이하의 식 (2)로 표현되는 원자비를 충족하는 것이 바람직하다.
0.2≤Zn/(In+Zn+X)≤0.6 (2)
X에 관해서는 이하의 식 (3)으로 표현되는 원자비를 충족하는 것이 바람직하다.
0.001≤X/(In+Zn+X)≤0.015 (3)
산화물 반도체층에서의 In, Zn 및 X의 원자비가 상기 식 (1) 내지 (3) 모두를 충족함으로써, 본 발명의 FET는, 높은 전계 효과 이동도, 낮은 누설 전류 및 0V에 가까운 임계 전압을 나타내는 것으로 된다. 이러한 이점을 한층 현저한 것으로 하는 관점에서, In 및 X에 관해서는 하기 식 (1-2) 내지 (1-6)을 충족하는 것이 더욱 바람직하다.
0.43≤(In+X)/(In+Zn+X)≤0.79 (1-2)
0.48≤(In+X)/(In+Zn+X)≤0.78 (1-3)
0.53≤(In+X)/(In+Zn+X)≤0.75 (1-4)
0.54≤(In+X)/(In+Zn+X)≤0.74 (1-5)
0.58≤(In+X)/(In+Zn+X)≤0.70 (1-6)
상기와 마찬가지의 관점에서, Zn에 관해서는 하기 식 (2-2) 내지 (2-6)을 충족하는 것이 더욱 바람직하고, X에 관해서는 하기 식 (3-2) 내지 (3-5)를 충족하는 것이 더욱 바람직하다.
0.21≤Zn/(In+Zn+X)≤0.57 (2-2)
0.22≤Zn/(In+Zn+X)≤0.52 (2-3)
0.25≤Zn/(In+Zn+X)≤0.47 (2-4)
0.26≤Zn/(In+Zn+X)≤0.46 (2-5)
0.30≤Zn/(In+Zn+X)≤0.42 (2-6)
0.0015≤X/(In+Zn+X)≤0.013 (3-2)
0.002 <X/(In+Zn+X)≤0.012 (3-3)
0.0025≤X/(In+Zn+X)≤0.010 (3-4)
0.003≤X/(In+Zn+X)≤0.009 (3-5)
첨가 원소(X)는, 상술한 바와 같이 Ta, Sr 및 Nb에서 선택되는 1종 이상이 사용된다. 이들 원소는, 각각 단독으로 사용할 수 있고, 혹은 2종 이상을 조합해서 사용할 수도 있다. 특히 첨가 원소(X)로서 Ta를 사용하는 것이, 본 발명의 FET의 종합적인 성능의 관점, 및 산화물 반도체층을 스퍼터링법에 의해 제조할 때 사용되는 스퍼터링 타깃재를 제조함에 있어서의 경제성이 점에서 바람직하다.
이들 첨가 원소 중, Ta, Sr 및 Nb 중 어느 1종류를 사용하는 것이, 본 발명의 소기의 효과가 충분히 발휘되는 점에서 바람직하고, 특히 바람직하게는 Ta 또는 Nb만을 사용하고, 특히 바람직하게는 Ta만을 사용한다. 단, Ta, Sr 및 Nb의 3종류를 사용해도 된다.
본 발명의 FET는, 상술한 (1) 내지 (3)의 관계에 더하여, In과 X의 원자비에 관해서 이하의 식 (4)를 충족하는 것이, 본 발명의 타깃재로부터 형성되는 산화물 반도체 소자의 전계 효과 이동도를 한층 높이는 점, 및 0V에 가까운 임계 전압을 나타내는 점에서 바람직하다.
0.970≤In/(In+X)≤0.999 (4)
식 (4)로부터 명백해진 바와 같이, 본 발명의 FET에서는, In의 양에 대해서 극히 소량의 X를 사용함으로써, FET의 전계 효과 이동도가 높아진다. 이것은 본 발명자가 처음으로 알아낸 것이다.
본 발명의 FET의 전계 효과 이동도가 한층 높아지는 관점, 및 0V에 가까운 임계 전압을 나타내는 관점에서, In과 X의 원자비는 이하의 식 (4-2) 내지 (4-4)를 충족하는 것이 더욱 바람직하다.
0.980≤In/(In+X)≤0.997 (4-2)
0.990≤In/(In+X)≤0.995 (4-3)
0.990 <In/(In+X)≤0.993 (4-4)
본 발명의 FET에서의 산화물 반도체층은, In, Zn, 첨가 원소 X 및 산소를 포함하고, 그에 더하여 다른 원소를 포함하고 있어도 되지만, FET의 전계 효과 이동도가 한층 높아지는 관점에서는, 상기 산화물 반도체층은, In, Zn, 첨가 원소 X 및 산소를 포함하고, 잔부 불가피 불순물을 포함하는 것이 바람직하다.
본 발명의 산화물 반도체층에 포함되는 각 금속의 비율은, 예를 들어 X선 광전자 분광법(XPS: X-Ray Photoelectron Spectroscopy)이나, ICP 발광 분광 측정에 의해 측정된다.
본 발명의 FET의 전계 효과 이동도의 값이 큰 것은, 해당 FET의 전달 특성이 양호해지는 것에 기인하는 FPD의 고기능화 점에서 바람직하다. 상세하게는 본 발명의 TFT는, 그 전계 효과 이동도(㎠/Vs)가, 20㎠/Vs 이상인 것이 바람직하고, 30㎠/Vs 이상인 것이 더욱 바람직하고, 50㎠/Vs 이상인 것이 보다 바람직하고, 60㎠/Vs 이상인 것이 한층 바람직하고, 70㎠/Vs 이상인 것이 더욱 한층 바람직하고, 80㎠/Vs 이상인 것이 보다 한층 바람직하고, 100㎠/Vs 이상인 것이 특히 바람직하다. 전계 효과 이동도의 값은 크면 클수록, FPD의 고기능화 점에서 바람직하지만, 전계 효과 이동도가 200㎠/Vs 정도로 높으면, 충분히 만족할만한 정도의 성능이 얻어진다.
전계 효과 이동도를 더욱 높이는 관점에서, 본 발명의 FET에서의 산화물 반도체층은 아몰퍼스 구조를 갖는 것이 바람직하다.
본 발명의 FET에서의 기재는, 플렉시블 배선판에 사용되는 재료로 구성되어 있거나 또는 250℃ 이하의 유리 전이점을 갖는 재료로 구성되어 있다. 이들 재료로 구성되는 기재를 사용하는 것은, 본 발명의 FET를 사용하여 예를 들어 플렉시블 디스플레이를 용이하게 제조할 수 있는 점에서 유리하다.
기재를 구성하는 재료로서는, 수지 기재가 바람직하고, 예를 들어 폴리에스테르계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자 및 이들의 공중합체로 이루어지는 군에서 선택되는 1종 또는 2종 이상을 들 수 있다. 또한 이들 수지 기재는 250℃ 이하의 유리 전이점을 갖는 재료로 구성되어 있는 것이 보다 바람직하다. 이들 재료는 예를 들어 필름의 형태를 하고 있다.
기재를 구성하는 재료의 구체예로서는, 폴리에틸렌나프탈레이트(PEN), 폴리에틸렌테레프탈레이트(PET), 폴리페닐렌술피드(PPS), 폴리에테르에테르케톤(PEEK), 폴리스티렌(PS), 폴리에테르술폰(PES), 폴리카르보네이트(PC), 트리아세틸셀룰로오스(TAC), 폴리부틸렌테레프탈레이트(PBT), 폴리실란(polysilane), 폴리실록산(polysiloxane), 폴리실라잔(polysilazane), 폴리카르보실란(polycarbosilane), 폴리아크릴레이트(polyacrylate), 폴리메타크릴레이트(polymethacrylate), 폴리메틸아크릴레이트(polymethylacrylate), 폴리에틸아크릴레이트(polyethylacrylate), 폴리에틸메타크릴레이트(polyethylmetacrylate), 시클로올레핀 코폴리머(COC), 시클로올레핀 폴리머(COP), 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리메틸메타크릴레이트(PMMA), 폴리아세탈(POM), 폴리테트라플루오로에틸렌(PTFE), 폴리염화비닐(PVC), 폴리비닐리덴플루오라이드(PVDF), 퍼플루오로알킬 고분자(PFA) 및 스티렌아크릴니트릴 코폴포리머(SAN) 등을 들 수 있다. 이들 재료는 1종을 단독으로 사용할 수 있고, 혹은 2종 이상을 조합해서 사용할 수 있다.
본 발명에 따르면, 기재 상에의 산화물 반도체층의 형성에, 후술하는 타깃재를 사용한 스퍼터링법을 사용함으로써, 플렉시블 배선판에 사용되는 재료, 바꾸어 말하면 내열성이 충분히 높지 않은 재료로 구성되는 기재이어도, 전계 효과 이동도가 높은 산화물 반도체층을 순조롭게 형성할 수 있다. 이 관점에서, 기재로서, 유리 전이점이 바람직하게는 250℃ 이하, 더욱 바람직하게는 200℃ 이하, 한층 바람직하게는 180℃ 이하인 재료로 구성되는 것을 사용하는 것이 가능하다. 한편, 어닐 공정에서의 최저한의 내열성 유지의 관점에서, 전형적으로는, 기재를 구성하는 재료의 유리 전이점은 0℃ 이상이 바람직하고, 25℃ 이상이 보다 바람직하고, 80℃ 이상인 것이 더욱 바람직하고, 85℃ 이상인 것이 한층 바람직하고, 90℃ 이상인 것이 더욱 한층 바람직하다. 기재의 유리 전이점의 측정 방법은 이하에 설명하는 바와 같다.
〔유리 전이점의 측정법〕
본 발명에서, 유리 전이점은 JIS-K-7121-1987(플라스틱의 전이 온도 측정 방법)에 준거하여, DTA법에 의해 구한다. 측정 장치로서는, 전형적으로는 NETZSCH사제 STA 2500 Regulus 등을 사용하여, 중간점 유리 전이 온도를 측정한다.
본 발명의 FET에서의 기재는, 플렉시블성을 높이는 관점에서, 그 두께가 1㎛ 이상 500㎛ 이하인 것이 바람직하고, 1㎛ 이상 300㎛ 이하인 것이 더욱 바람직하고, 1㎛ 이상 100㎛ 이하인 것이 한층 바람직하다.
마찬가지의 관점에서, 본 발명의 FET에서의 기재는, 열팽창 계수가, 5ppm/℃ 이상 80ppm/℃ 이하인 것이 바람직하고, 5ppm/℃ 이상 50ppm/℃ 이하인 것이 더욱 바람직하고, 5ppm/℃ 이상 20ppm/℃ 이하인 것이 한층 바람직하다.
본 발명에 따르면, 본 발명의 FET를 구비한 반도체 장치도 제공된다. 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하며, 예를 들어 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다. 특히 본 발명의 반도체 장치는, FPD에 사용되는 박막 트랜지스터로서 유용하다.
이어서, 본 발명의 FET의 적합한 제조 방법에 대해서 설명한다. 본 발명의 FET는, 공지의 포토리소그래피법을 사용하여 제조할 수 있고, 특히 본 발명의 산화물 반도체층을 제조하는 경우에는, 후술하는 스퍼터링 타깃재를 사용하여, 이하의 조건에서 스퍼터링을 행할 수 있다.
스퍼터링법에 대해서는, 예를 들어 DC 스퍼터링법을 사용할 수 있다.
스퍼터링 시의 기재의 온도는, 예를 들어 10℃ 이상 250℃ 이하로 설정할 수 있다. 또한 기재의 유리 전이점을 초과하지 않는 기재 온도에서 스퍼터링을 해도 된다.
스퍼터링 시의 도달 진공도는 예를 들어 0.001Pa 미만으로 설정할 수 있다.
스퍼터 가스(분위기)로서는 예를 들어 Ar과 O2의 혼합 가스를 사용할 수 있다. 이 경우, 스퍼터 가스에서의 O2 가스 농도는 21vol％ 이상 49vol％ 이하, 특히 22vol％ 이상 45vol％ 이하로 설정할 수 있다. O2 가스 농도를 이 범위로 설정함으로써, 스퍼터층을 순조롭게 반도체화할 수 있다.
스퍼터 가스압은 예를 들어 0.1Pa 이상 3Pa 이하로 설정할 수 있다.
스퍼터링 전력은 예를 들어 0.1W/㎠ 이상 10W/㎠ 이하로 설정할 수 있다.
이상의 조건에서 스퍼터링을 행함으로써, 내열성이 충분히 높지 않은 재료로 구성되는 기재이어도, 그 위에 산화물 반도체층을 순조롭게 제조할 수 있다.
스퍼터링법에 의해 산화물 반도체층이 형성되면, 해당 산화물 반도체층을 어닐 처리하는 것이 바람직하다. 어닐 처리의 목적은, 해당 산화물 반도체층에 소기의 성능을 부여하는 것에 있다. 이 목적을 위해서, 어닐 처리의 온도는 50℃ 이상 250℃ 이하인 것이 바람직하고, 80℃ 이상 200℃ 이하인 것이 더욱 바람직하고, 100℃ 이상 180℃ 이하인 것이 한층 바람직하고, 100℃ 이상 150℃ 이하인 것이 보다 한층 바람직하다. 어닐 처리의 시간은, 1분 이상 180분 이하인 것이 바람직하고, 2분 이상 120분 이하인 것이 더욱 바람직하고, 3분 이상 60분 이하인 것이 한층 바람직하다. 어닐의 분위기는, 대기압을 포함하는 산소 분위기 등인 것이 바람직하다.
산화물 반도체층에 대한 어닐 처리는, 해당 산화물 반도체층의 형성 직후에 행할 수 있다. 혹은, 산화물 반도체층을 형성한 후에 또 다른 층을 하나 또는 2 이상 형성하고, 그 후에 어닐 처리를 행해도 된다.
스퍼터링법에 의해 본 발명의 산화물 반도체층을 제조하는 경우, 이론적으로는, 스퍼터링에 사용하는 타깃재의 조성이 그대로 산화물 반도체층의 조성에 반영된다. 즉 타깃재에서 유래하는 산화물 반도체층이 형성된다. 따라서, 상술한 조성을 갖는 본 발명의 산화물 반도체층을 형성하기 위해서는, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 이루어지는 스퍼터링 타깃재(첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소임)를 사용하면 된다. 즉, 이 스퍼터링 타깃재는, 플렉시블 배선판에 사용되는 기재 또는 250℃ 이하의 유리 전이점을 갖는 기재 상에 마련되고 또한 해당 스퍼터링 타깃재에서 유래하는 산화물 반도체층을 구비한 FET의 제조에 적합하게 사용되는 것이다. 이하의 설명에서는, FET 제조용 스퍼터링 타깃재를 편의적으로 「본 발명의 타깃재」라고도 한다.
구체적으로는, 각 원소의 원자비가 이하의 식 (1) 내지 (3) 모두를 충족하는 FET 제조용 스퍼터링 타깃재(식 중의 X는, 상기 첨가 원소의 함유비의 총합으로 함)를 사용하면 된다.
0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
0.2≤Zn/(In+Zn+X)≤0.6 (2)
0.001≤X/(In+Zn+X)≤0.015 (3)
상기 FET 제조용 스퍼터링 타깃재는, 해당 타깃재를 구성하는 각 원소의 원자비가, 식 (4)를 또한 충족하는 것이 적합하다.
0.970≤In/(In+X)≤0.999 (4)
상기 식 (1) 내지 (4)의 바람직한 범위는, 본 발명의 산화물 반도체층에 대해서 상술한 범위, 즉 식 (1-2) 내지 (4-4)와 동일하다.
본 발명의 타깃재는, 상술한 바와 같이 In, Zn 및 X를 포함하는 산화물로 구성되어 있다. 이 산화물은, In의 산화물, Zn의 산화물 또는 X의 산화물일 수 있다. 혹은 이 산화물은, In, Zn 및 X로 이루어지는 군에서 선택되는 임의의 2종 이상의 원소의 복합 산화물일 수 있다. 복합 산화물의 구체적인 예로서는, In-Zn 복합 산화물, Zn-Ta 복합 산화물, In-Ta 복합 산화물, In-Nb 복합 산화물, Zn-Nb 복합 산화물, In-Sr 복합 산화물, Zn-Sr 복합 산화물, In-Zn-Ta 복합 산화물, In-Zn-Nb 복합 산화물, In-Zn-Sr 복합 산화물 등을 들 수 있지만, 이들에 한정되는 것은 아니다.
본 발명의 타깃재는, 특히 In의 산화물인 In2O3상 및 In과 Zn의 복합 산화물인 Zn3In2O6상을 포함하는 것이, 해당 타깃재의 밀도 및 강도를 높이고 또한 저항을 저감시키는 관점에서 바람직하다. 본 발명의 타깃재가 In2O3상 및 Zn3In2O6상을 포함하는 것은, 본 발명의 타깃재를 대상으로 한 X선 회절(이하, 「XRD」라고도 함) 측정에 의해 In2O3상 및 Zn3In2O6상이 관찰되는지 여부에 의해 판단할 수 있다. 또한, 본 발명에서의 In2O3상은 미량으로 Zn 원소를 포함할 수 있다.
상세하게는, X선원으로서 CuKα선을 사용한 XRD 측정에 있어서 In2O3상은 2θ=30.38° 이상 30.78° 이하의 범위에 메인 피크가 관찰된다. Zn3In2O6상은 2θ=34.00° 이상 34.40° 이하의 범위에 메인 피크가 관찰된다.
또한 본 발명의 타깃재에서는, In2O3상 및 Zn3In2O6상 양쪽에 첨가 원소(X)가 포함되는 것이 바람직하다. 특히, 타깃재 전체에 균질하게 첨가 원소(X)가 분산되어 포함되면, 본 발명의 타깃재로부터 형성되는 산화물 반도체에 균일하게 첨가 원소(X)가 포함되게 되어, 균질한 산화물 반도체막을 얻을 수 있다. In2O3상 및 Zn3In2O6상 양쪽에 첨가 원소(X)가 포함되는 것은, 예를 들어 에너지 분산형 X선 분광법(이하, 「EDX」라고도 함) 등에 의해 측정할 수 있다.
XRD 측정에 의해 본 발명의 타깃재에 In2O3상이 관찰되는 경우, In2O3상은 그 결정립의 사이즈가 특정 범위를 충족하는 것이, 본 발명의 타깃재의 밀도 및 강도를 높이고 또한 저항을 저감시키는 점에서 바람직하다. 상세하게는, In2O3상의 결정립 사이즈는, 3.0㎛ 이하인 것이 바람직하고, 2.7㎛ 이하인 것이 더욱 바람직하고, 2.5㎛ 이하인 것이 한층 바람직하다. 결정립의 사이즈는 작을수록 바람직하고 하한값은 특별히 정하는 것은 아니지만, 통상 0.1㎛ 이상이다.
XRD 측정에 의해 본 발명의 타깃재에 Zn3In2O6상이 관찰되는 경우, Zn3In2O6상에 관해서도, 그 결정립의 사이즈가 특정 범위를 충족하는 것이, 본 발명의 타깃재의 밀도 및 강도를 높이고 또한 저항을 저감시키는 점에서 바람직하다. 상세하게는, Zn3In2O6상의 결정립 사이즈는, 3.9㎛ 이하인 것이 바람직하고, 3.5㎛ 이하인 것이 보다 바람직하고, 3.0㎛ 이하인 것이 더욱 바람직하고, 2.5㎛ 이하인 것이 한층 바람직하고, 2.3㎛ 이하인 것이 더욱 한층 바람직하고, 2.0㎛ 이하인 것이 특히 바람직하고, 1.9㎛ 이하인 것이 특히 더 바람직하다. 결정립 사이즈는 작을수록 바람직하고 하한값은 특별히 정하는 것은 아니지만, 통상 0.1㎛ 이상이다.
In2O3상의 결정립 사이즈 및 Zn3In2O6상의 결정립 사이즈를 상술한 범위로 설정하기 위해서는, 예를 들어 후술하는 방법에 의해 타깃재를 제조하면 된다.
In2O3상의 결정립 사이즈 및 Zn3In2O6상의 결정립 사이즈는, 본 발명의 타깃재를 주사형 전자 현미경(이하, 「SEM」이라고도 함)에 의해 관찰함으로써 측정된다. 구체적인 측정 방법은 후술하는 실시예에서 상세하게 설명한다.
본 발명의 타깃재는, In, Zn, 첨가 원소 X 및 산소를 포함하고, 그에 더하여 다른 원소를 포함하고 있어도 되지만, 상기 타깃재를 사용하여 제조되는 FET의 전계 효과 이동도가 한층 높아지는 관점에서는, 상기 타깃재는, In, Zn, 첨가 원소 X 및 산소를 포함하고, 잔부 불가피 불순물을 포함하는 것이 바람직하다.
이어서, 본 발명의 타깃재의 적합한 제조 방법에 대해서 설명한다. 본 제조 방법에서는, 타깃재의 원료가 되는 산화물 분말을 소정의 형상으로 성형해서 성형체를 얻고, 이 성형체를 소성함으로써, 소결체로 이루어지는 타깃재를 얻는다. 성형체를 얻기 위해서는, 당해 기술 분야에 있어서 지금까지 알려져 있는 방법, 예를 들어 주입 성형법을 채용할 수 있다. 특히 CIP 성형법을 채용하는 것이, 치밀한 타깃재를 제조할 수 있는 점에서 바람직하다.
CIP 성형법에서는, 주입 성형법에서 사용한 슬러리와 마찬가지의 슬러리를 분무 건조해서 건조 분말을 얻는다. 얻어진 건조 분말을 형틀에 충전해서 CIP 성형을 행한다.
이와 같이 하여 성형체가 얻어지면, 다음으로 이것을 소성한다. 성형체의 소성은 일반적으로 산소 함유 분위기 중에서 행할 수 있다. 특히 대기 분위기 중에서 소성하는 것이 간편하다. 소성 온도는 1200℃ 이상 1600℃ 이하인 것이 바람직하고, 1300℃ 이상 1500℃ 이하인 것이 더욱 바람직하고, 1350℃ 이상 1450℃ 이하인 것이 한층 바람직하다. 소성 시간은, 1시간 이상 100시간 이하인 것이 바람직하고, 2시간 이상 50시간 이하인 것이 더욱 바람직하고, 3시간 이상 30시간 이하인 것이 한층 바람직하다. 승온 속도는 5℃/시간 이상 500℃/시간 이하인 것이 바람직하고, 10℃/시간 이상 200℃/시간 이하인 것이 더욱 바람직하고, 20℃/시간 이상 100℃/시간 이하인 것이 한층 바람직하다.
성형체의 소성에서는, 소성 과정에서 In과 Zn의 복합 산화물, 예를 들어 Zn5In2O8의 상이 생성되는 온도를 일정 시간 유지하는 것이, 소결의 촉진 및 치밀한 타깃재의 생성 관점에서 바람직하다. 상세하게는, 원료 분말에 In2O3분 및 ZnO분이 포함되어 있는 경우, 승온에 따라서 이들이 반응하여 Zn5In2O8의 상이 생성되고, 그 후 Zn4In2O7의 상으로 변화하고, Zn3In2O6의 상으로 변화한다. 특히 Zn5In2O8의 상이 생성될 때 체적 확산이 진행되어 치밀화가 촉진되므로, Zn5In2O8의 상을 확실하게 생성시키는 것이 바람직하다. 이러한 관점에서, 소성의 승온 과정에서, 온도를 1000℃ 이상 1250℃ 이하의 범위에서 일정 시간 유지하는 것이 바람직하고, 1050℃ 이상 1200℃ 이하의 범위에서 일정 시간 유지하는 것이 더욱 바람직하다. 유지하는 온도는, 반드시 어떤 특정 한 점의 온도에 한정되는 것이 아니라, 어느 정도의 폭을 갖는 온도 범위이어도 된다. 구체적으로는, 1000℃ 이상 1250℃ 이하의 범위에서 선택되는 어떤 특정 온도를 T(℃)로 할 때, 1000℃ 이상 1250℃ 이하의 범위에 포함되는 한, 예를 들어 T±10℃이어도 되고, 바람직하게는 T±5℃이고, 보다 바람직하게는 T±3℃이고, 더욱 바람직하게는 T±1℃도이다. 이 온도 범위를 유지하는 시간은, 바람직하게는 1시간 이상 40시간 이하이며, 더욱 바람직하게는 2시간 이상 20시간 이하이다.
이와 같이 하여 얻어진 타깃재는, 연삭 가공 등에 의해, 소정의 치수로 가공할 수 있다. 이것을 기재에 접합함으로써 스퍼터링 타깃이 얻어진다. 타깃재의 형상에 특별히 제한은 없고, 종래 공지의 형상, 예를 들어 평판형 및 원통형 등을 채용할 수 있다.
이상, 본 발명을 그 바람직한 실시 형태에 기초하여 설명하였지만, 본 발명은 상기 실시 형태에 제한되지 않는다.
상술한 실시 형태에 관하여, 본 발명은 또한 이하의 전계 효과 트랜지스터 및 그 제조 방법 그리고 전계 효과 트랜지스터 제조용 스퍼터링 타깃재를 개시한다.
〔1〕 250℃ 이하의 유리 전이점을 갖는 기재와, 해당 기재 상에 마련된 산화물 반도체층을 구비한 전계 효과 트랜지스터로서,
상기 산화물 반도체층은, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성되고,
첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소이며,
각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는 전계 효과 트랜지스터(식 중의 X는, 상기 첨가 원소의 함유비의 총합으로 함).
0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
0.2≤Zn/(In+Zn+X)≤0.6 (2)
0.001≤X/(In+Zn+X)≤0.015 (3)
〔2〕 플렉시블 배선판에 사용되는 기재와, 해당 기재 상에 마련된 산화물 반도체층을 구비한 전계 효과 트랜지스터로서,
상기 산화물 반도체층은, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성되고,
첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소이며,
각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는 전계 효과 트랜지스터(식 중의 X는, 상기 첨가 원소의 함유비의 총합으로 함).
0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
0.2≤Zn/(In+Zn+X)≤0.6 (2)
0.001≤X/(In+Zn+X)≤0.015 (3)
〔3〕 상기 첨가 원소(X)가, 탄탈(Ta) 원소 또는 니오븀(Nb) 원소인, 〔1〕 또는 〔2〕에 기재된 전계 효과 트랜지스터.
〔4〕 상기 첨가 원소(X)가, 탄탈(Ta) 원소인, 〔3〕에 기재된 전계 효과 트랜지스터.
〔5〕 상기 산화물 반도체층을 구성하는 각 원소의 원자비가, 식 (4)를 또한 충족하는, 〔1〕 내지 〔4〕의 어느 하나에 기재된 전계 효과 트랜지스터.
0.970≤In/(In+X)≤0.999 (4)
〔6〕 상기 전계 효과 트랜지스터의 전계 효과 이동도가 20㎠/Vs 이상인, 〔1〕 내지 〔5〕의 어느 하나에 기재된 전계 효과 트랜지스터.
〔7〕 상기 전계 효과 트랜지스터의 전계 효과 이동도가 30㎠/Vs 이상인, 〔6〕에 기재된 전계 효과 트랜지스터.
〔8〕 상기 전계 효과 트랜지스터의 전계 효과 이동도가 50㎠/Vs 이상인, 〔7〕에 기재된 전계 효과 트랜지스터.
〔9〕 상기 기재가 폴리에틸렌나프탈레이트(PEN), 폴리에틸렌테레프탈레이트(PET), 폴리페닐렌술피드(PPS), 폴리에테르에테르케톤(PEEK), 폴리스티렌(PS), 폴리에테르술폰(PES), 폴리카르보네이트(PC), 트리아세틸셀룰로오스(TAC), 시클로올레핀 폴리머(COP)인, 〔1〕 내지 〔8〕의 어느 하나에 기재된 전계 효과 트랜지스터.
〔10〕 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 이루어지는 스퍼터링 타깃재를 사용하여(첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소임), 산소 농도가 21vol％ 이상 49vol％ 이하인 분위기 하에, 플렉시블 배선판에 사용되는 기재 또는 250℃ 이하의 유리 전이점을 갖는 기재에 대해서 스퍼터링을 행하여, 상기 타깃재에서 유래하는 산화물 반도체를 형성하고,
상기 산화물 반도체를 50℃ 이상 250℃ 이하에서 어닐 처리하는, 공정을 갖는 전계 효과 트랜지스터의 제조 방법.
〔11〕 상기 첨가 원소(X)가, 탄탈(Ta) 원소 또는 니오븀(Nb) 원소인, 〔10〕에 기재된 제조 방법.
〔12〕 상기 첨가 원소(X)가, 탄탈(Ta) 원소인, 〔11〕에 기재된 제조 방법.
〔13〕 상기 타깃재에서의 각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는, 〔10〕 내지 〔12〕의 어느 하나에 기재된 제조 방법(식 중의 X는, 상기 첨가 원소의 함유비의 총합으로 함).
0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
0.2≤Zn/(In+Zn+X)≤0.6 (2)
0.001≤X/(In+Zn+X)≤0.015 (3)
〔14〕 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성되고,
첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소이며,
각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는 스퍼터링 타깃재로서,
플렉시블 배선판에 사용되는 기재 또는 250℃ 이하의 유리 전이점을 갖는 기재 상에 마련되고 또한 상기 스퍼터링 타깃재에서 유래하는 산화물 반도체층을 구비한 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재.
0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
0.2≤Zn/(In+Zn+X)≤0.6 (2)
0.001≤X/(In+Zn+X)≤0.015 (3)
〔15〕 상기 첨가 원소(X)가, 탄탈(Ta) 원소 또는 니오븀(Nb) 원소인, 〔14〕에 기재된 스퍼터링 타깃재.
〔16〕 상기 첨가 원소(X)가, 탄탈(Ta) 원소인, 〔15〕에 기재된 스퍼터링 타깃재.
〔17〕 상기 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재가 In2O3상 및 Zn3In2O6상을 포함하는, 〔14〕 내지 〔16〕의 어느 하나에 기재된 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재.
〔18〕 In2O3상 및 Zn3In2O6상 양쪽에 첨가 원소(X)가 포함되는, 〔17〕에 기재된 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재.
〔19〕 In2O3상의 결정립 사이즈가 0.1㎛ 이상 3.0㎛ 이하이며,
Zn3In2O6상의 결정립 사이즈가 0.1㎛ 이상 3.9㎛ 이하인, 〔17〕 또는 〔18〕에 기재된 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재.
〔20〕 〔1〕 내지 〔9〕의 어느 하나에 기재된 전계 효과 트랜지스터를 사용한 반도체 장치.
실시예
이하, 실시예에 의해 본 발명을 더욱 상세하게 설명한다. 그러나 본 발명의 범위는, 이러한 실시예에 제한되지 않는다.
〔실시예 1〕
In2O3 분말과, ZnO 분말과, Ta2O5 분말을, In과 Zn과 Ta의 원자비가, 이하의 표 1에 나타내는 값이 되도록 한 타깃재를 사용하여, 도 1에 도시하는 FET(1)를 포토리소그래피법에 의해 제작하였다.
FET(1)의 제작에 있어서는, 기재(10)로서 폴리에틸렌나프탈레이트 필름(도요보 가부시키가이샤제 테오넥스(등록 상표))(유리 전이점: 155℃)을 사용하였다. 기재(10) 상에 소스 전극(30) 및 드레인 전극(31)으로서 Mo 박막을, DC 스퍼터링 장치를 사용하여 성막하고, 상술한 방법으로 얻어진 타깃재를 사용하여, 하기 조건에서 스퍼터링 성막을 행하여, 두께 약 30nm의 채널층(20)을 성막하였다.
·성막 장치: DC 스퍼터링 장치 토키 가부시키가이샤제 SML-464
·도달 진공도: 1×10-4Pa 미만
·스퍼터 가스: Ar/O2 혼합 가스
·스퍼터 가스압: 0.4Pa
·O2 가스 농도: 이하의 표 1에 나타내는 바와 같음
·기재 온도: 실온
·스퍼터링 전력: 3W/㎠
이어서, 게이트 절연막(40)으로서 SiOx 박막을 하기의 조건에서 성막하였다.
·성막 장치: 플라스마 CVD 장치 삼코 가부시키가이샤제 PD-2202L
·성막 가스: SiH4/N2O/N2 혼합 가스
·성막 압력: 110Pa
·기재 온도: 150℃
이어서, 게이트 전극(50)으로서 Mo 박막을, 상기 DC 스퍼터링 장치를 사용하여 성막하였다.
보호층(60)으로서, SiOx 박막을, 상기 플라스마 CVD 장치를 사용하여 성막하였다. 마지막으로, 150℃에서 어닐 처리를 실시하였다. 어닐 처리의 시간은 60분으로 하였다. 이와 같이 하여 FET(1)를 제조하였다.
얻어진 FET(1)에서의 채널층(20)의 조성이 타깃재의 조성과 동일한 것을, X선 광전자 분광법(XPS: X-Ray Photoelectron Spectroscopy)에 의해 확인하였다(이하의 실시예 및 비교예에 대해서도 동일함). XPS는, 시료 표면에 X선을 조사함으로써 생기는 광전자 에너지를 측정하여, 시료의 구성 원소와, 그 전자 상태를 분석할 수 있는 측정 방법이다. 따라서, 표 1에 나타내는 각 원소의 조성은, 채널층(20)과 타깃재에서 동일하다.
〔실시예 2 내지 12 및 비교예 1 내지 15〕
실시예 1에서, In과 Zn과 Ta, 또는 In과 Zn과 Nb의 원자비가, 이하의 표 1 및 표 2에 나타내는 값이 되도록 각 원료 분말을 혼합해서 타깃재를 제조하였다. 또한, 스퍼터링을, 이하의 표 1 및 표 2에 나타내는 조건에서 행하였다. 이들 이외는 실시예 1과 마찬가지로 하여 FET(1)를 얻었다.
〔평가 1〕
실시예 및 비교예에서 얻어진 타깃재에 대해서 SEM 관찰을 행하고, 이하의 방법으로 In2O3상의 결정립 사이즈 및 Zn3In2O6상의 결정립 사이즈를 측정하였다. 그것들의 결과를 이하의 표 1 및 표 2에 나타낸다.
히타치 하이테크놀러지즈제의 주사형 전자 현미경 SU3500을 사용하여, 타깃재의 표면을 SEM 관찰함과 함께, 결정의 구성상이나 결정 형상의 평가를 행하였다.
구체적으로는, 타깃재를 절단해서 얻어진 절단면을, 에머리지 #180, #400, #800, #1000, #2000을 사용하여 단계적으로 연마하고, 마지막으로 버프 연마해서 경면으로 마무리하였다. 경면 마무리면을 SEM 관찰하였다. 결정 형상의 평가에서는, 배율 1000배, 87.5㎛×125㎛의 범위의 BSE-COMP상을 무작위로 10시야 촬영해서 SEM상을 얻었다.
얻어진 SEM상을, 화상 처리 소프트웨어: ImageJ 1.51k(http://imageJ.nih.gov/ij/, 제공원: 미국 국립 위생 연구소(NIH: National Institutes of Health))에 의해 해석하였다. 구체적인 수순은 이하와 같다.
SEM상 촬영 시에 사용한 샘플을, 1100℃에서 1시간 서멀 에칭을 실시하여, SEM 관찰을 행함으로써 도 2에 도시하는 입계가 나타난 화상을 얻었다. 얻어진 화상에 대해서, 우선 In2O3상(도 2 중, 희게 보이는 영역 A)의 입계를 따라 묘화를 행하였다. 모든 묘화가 완료된 후, 입자 해석을 실시(Analyze→Analyze Particles)하고, 각 입자에서의 면적을 얻었다. 그 후, 얻어진 각 입자에서의 면적으로부터, 면적 원 상당 직경을 산출하였다. 10시야에서 산출된 전체 입자의 면적 원 상당 직경의 산술 평균값을, In2O3상의 결정립 사이즈로 하였다. 계속해서 Zn3In2O6상의 입계를 따라 묘화를 행하고, 마찬가지로 해석을 실시함으로써 얻어진 각 입자에서의 면적으로부터, 면적 원 상당 직경을 산출하였다. 10시야에서 산출된 전체 입자의 면적 원 상당 직경의 산술 평균값을, Zn3In2O6상의 결정립 사이즈로 하였다.
또한, 서멀 에칭 전의 입계가 없는 BSE-COMP상에 대해서, 입자 해석을 행함으로써 총 면적에서의 In2O3상의 면적 비율을 산출하였다. 10시야에서 산출된 전체 입자의 그것들의 산술 평균값을, In2O3상 면적률로 하였다. 또한 100에서 In2O3상 면적률을 차감함으로써, Zn3In2O6상 면적률을 산출하였다.
〔평가 2〕
실시예 및 비교예에서 얻어진 FET(1)에 대해서, 드레인 전압 Vd=5V에서의 전달 특성의 측정을 행하였다. 측정한 전달 특성은, 전계 효과 이동도 μ(㎠/Vs), SS(Subthreshold Swing)값(V/dec) 및 임계 전압 Vth(V)이다. 전달 특성은, Agilent Technologies 가부시키가이샤제 Semiconductor Device Analyzer B1500A에 의해 측정하였다. 측정 결과를 표 1 및 표 2에 나타낸다. 또한 표에 나타내고 있지 않지만, 각 실시예에서 얻어진 FET(1)의 채널층(20)이 아몰퍼스 구조인 것을 XRD 측정에 의해 본 발명자는 확인하였다.
전계 효과 이동도란, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 동작의 포화 영역에서, 드레인 전압을 일정하게 했을 때의 게이트 전압에 대한 드레인 전류의 변화로부터 구한 채널 이동도이며, 값이 클수록 전달 특성이 양호하다.
SS값이란, 임계 전압 근방에서 드레인 전류를 1자릿수 상승시키는데 필요한 게이트 전압이며, 값이 작을수록 전달 특성이 양호하다.
임계 전압이란, 드레인 전극에 정전압을 걸고, 게이트 전극에 정부 어느 것의 전압을 걸었을 때 드레인 전류가 흘러, 1nA로 되었을 경우의 전압이며, 값이 0V에 가까운 것이 바람직하다. 상세하게는, -2V 이상인 것이 더욱 바람직하고, -1V 이상인 것이 한층 바람직하고, 0V 이상인 것이 더욱 한층 바람직하다. 또한, 3V 이하인 것이 더욱 바람직하고, 2V 이하인 것이 한층 바람직하고, 1V 이하인 것이 더욱 한층 바람직하다. 구체적으로는, -2V 이상 3V 이하인 것이 더욱 바람직하고, -1V 이상 2V 이하인 것이 한층 바람직하고, 0V 이상 1V 이하인 것이 더욱 한층 바람직하다.
Figure pct00001
Figure pct00002
표 1 및 표 2에 나타내는 결과로부터 명백해진 바와 같이, 각 실시예에서 얻어진 FET(1)는, 플렉시블 배선판에 사용되는 기재 또는 250℃ 이하의 유리 전이점을 갖는 기재 상에서 우수한 전달 특성을 나타내고 있는 것을 알 수 있다. 한편, 비교예에서는 전계 효과 이동도 μ, 임계 전압 Vth, SS값 모두가 불량해서, 양호한 전달 특성이 얻어지지 않았다. 「불량」이란, 채널층이 도체화 또는 절연화해 버려, 양호한 전달 특성이 얻어지지 않아, 전계 효과 트랜지스터로서 기능하지 못한 것을 의미한다.
또한, 표에 나타내고 있지 않지만, 실시예의 타깃재에서는, In2O3상 및 Zn3In2O6상 양쪽에 첨가 원소(X)가 포함되는 것을, EDX 측정에 의해 본 발명자는 확인하였다.
본 발명에 따르면, 내열성이 낮은 기재 상에 형성되어 있으면서도, 높은 전계 효과 이동도를 갖는 전계 효과 트랜지스터 및 그 제조 방법이 제공된다. 또한 본 발명에 따르면, 그러한 전계 효과 트랜지스터의 제조에 적합한 스퍼터링 타깃재가 제공된다.
본 발명에 관한 타깃재를 사용하여 스퍼터링을 행하면, 종래의 타깃재를 사용한 경우와 비교하여 스퍼터링 후에 저온에서 포스트 어닐 처리해도, 높은 전계 효과 이동도를 갖는 것이 가능하므로, 충분한 전계 효과 이동도를 나타내지 않는 불량품의 발생을 억제할 수 있고, 나아가, 폐기물의 발생을 저감할 수 있다. 즉, 그러한 폐기물 처분에서의 에너지 비용을 삭감하는 것이 가능해진다. 또한 저온에서의 포스트 어닐 공정 자체가 제조 시의 에너지 비용을 저감시키는 것도 가능하게 하고 있다. 이것은 천연 자원의 지속 가능한 관리 및 효율적인 이용, 그리고 탈탄소(카본 뉴트럴)화를 달성하는 것으로 이어진다.

Claims (20)

  1. 250℃ 이하의 유리 전이점을 갖는 기재와, 해당 기재 상에 마련된 산화물 반도체층을 구비한 전계 효과 트랜지스터로서,
    상기 산화물 반도체층은, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성되고,
    첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소이며,
    각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는 전계 효과 트랜지스터(식 중의 X는, 상기 첨가 원소의 함유비의 총합으로 함).
    0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
    0.2≤Zn/(In+Zn+X)≤0.6 (2)
    0.001≤X/(In+Zn+X)≤0.015 (3)
  2. 플렉시블 배선판에 사용되는 기재와, 해당 기재 상에 마련된 산화물 반도체층을 구비한 전계 효과 트랜지스터로서,
    상기 산화물 반도체층은, 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성되고,
    첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소이며,
    각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는 전계 효과 트랜지스터(식 중의 X는, 상기 첨가 원소의 함유비의 총합으로 함).
    0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
    0.2≤Zn/(In+Zn+X)≤0.6 (2)
    0.001≤X/(In+Zn+X)≤0.015 (3)
  3. 제1항 또는 제2항에 있어서, 상기 첨가 원소(X)가, 탄탈(Ta) 원소 또는 니오븀(Nb) 원소인, 전계 효과 트랜지스터.
  4. 제3항에 있어서, 상기 첨가 원소(X)가, 탄탈(Ta) 원소인, 전계 효과 트랜지스터.
  5. 제1항 또는 제2항에 있어서, 상기 산화물 반도체층을 구성하는 각 원소의 원자비가, 식 (4)를 또한 충족하는, 전계 효과 트랜지스터.
    0.970≤In/(In+X)≤0.999 (4)
  6. 제1항 또는 제2항에 있어서, 상기 전계 효과 트랜지스터의 전계 효과 이동도가 20㎠/Vs 이상인, 전계 효과 트랜지스터.
  7. 제6항에 있어서, 상기 전계 효과 트랜지스터의 전계 효과 이동도가 30㎠/Vs 이상인, 전계 효과 트랜지스터.
  8. 제7항에 있어서, 상기 전계 효과 트랜지스터의 전계 효과 이동도가 50㎠/Vs 이상인, 전계 효과 트랜지스터.
  9. 제1항 또는 제2항에 있어서, 상기 기재가 폴리에틸렌나프탈레이트(PEN), 폴리에틸렌테레프탈레이트(PET), 폴리페닐렌술피드(PPS), 폴리에테르에테르케톤(PEEK), 폴리스티렌(PS), 폴리에테르술폰(PES), 폴리카르보네이트(PC), 트리아세틸셀룰로오스(TAC), 시클로올레핀 폴리머(COP)인, 전계 효과 트랜지스터.
  10. 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 이루어지는 스퍼터링 타깃재를 사용하여(첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소임), 산소 농도가 21vol％ 이상 49vol％ 이하인 분위기 하에, 플렉시블 배선판에 사용되는 기재 또는 250℃ 이하의 유리 전이점을 갖는 기재에 대해서 스퍼터링을 행하여, 상기 타깃재에서 유래하는 산화물 반도체를 형성하고,
    상기 산화물 반도체를 50℃ 이상 250℃ 이하에서 어닐 처리하는, 공정을 갖는 전계 효과 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 상기 첨가 원소(X)가, 탄탈(Ta) 원소 또는 니오븀(Nb) 원소인, 제조 방법.
  12. 제11항에 있어서, 상기 첨가 원소(X)가, 탄탈(Ta) 원소인, 제조 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 타깃재에서의 각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는, 제조 방법(식 중의 X는, 상기 첨가 원소의 함유비의 총합으로 함).
    0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
    0.2≤Zn/(In+Zn+X)≤0.6 (2)
    0.001≤X/(In+Zn+X)≤0.015 (3)
  14. 인듐(In) 원소, 아연(Zn) 원소 및 첨가 원소(X)를 포함하는 산화물로 구성되고,
    첨가 원소(X)는 탄탈(Ta) 원소, 스트론튬(Sr) 원소 및 니오븀(Nb) 원소에서 선택되는 적어도 1종의 원소이며,
    각 원소의 원자비가 식 (1) 내지 (3) 모두를 충족하는 스퍼터링 타깃재로서,
    플렉시블 배선판에 사용되는 기재 또는 250℃ 이하의 유리 전이점을 갖는 기재 상에 마련되고 또한 상기 스퍼터링 타깃재에서 유래하는 산화물 반도체층을 구비한 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재.
    0.4≤(In+X)/(In+Zn+X)≤0.8 (1)
    0.2≤Zn/(In+Zn+X)≤0.6 (2)
    0.001≤X/(In+Zn+X)≤0.015 (3)
  15. 제14항에 있어서, 상기 첨가 원소(X)가, 탄탈(Ta) 원소 또는 니오븀(Nb) 원소인, 스퍼터링 타깃재.
  16. 제15항에 있어서, 상기 첨가 원소(X)가, 탄탈(Ta) 원소인, 스퍼터링 타깃재.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재가 In2O3상 및 Zn3In2O6상을 포함하는, 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재.
  18. 제17항에 있어서, In2O3상 및 Zn3In2O6상 양쪽에 첨가 원소(X)가 포함되는, 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재.
  19. 제17항에 있어서, In2O3상의 결정립 사이즈가 0.1㎛ 이상 3.0㎛ 이하이며,
    Zn3In2O6상의 결정립 사이즈가 0.1㎛ 이상 3.9㎛ 이하인, 전계 효과 트랜지스터의 제조용 스퍼터링 타깃재.
  20. 제1항 또는 제2항에 기재된 전계 효과 트랜지스터를 사용한 반도체 장치.
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