KR20240085422A - 반도체 패키지 - Google Patents

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KR20240085422A
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semiconductor chips
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정다운
백승덕
이동훈
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Abstract

본 발명의 일 실시예는, 베이스 구조물; 및 상기 베이스 구조물의 상면의 일부 영역 상에 배치되며, 각각 서로 동일한 면적을 갖는 칩 영역과, 상기 칩 영역을 부분적으로 관통하는 복수의 관통 전극을 갖는 복수의 반도체 칩;을 포함하고, 상기 복수의 반도체 칩은 각각의 칩 영역이 서로 중첩되도록 수직 방향으로 적층(stack)되며, 상기 복수의 반도체 칩의 스택에서, 상기 복수의 반도체 칩은 각각 제1 방향으로의 제1 폭과 상기 제1 방향과 수직인 제2 방향으로의 제2 폭을 가지고, 상기 복수의 반도체 칩은 각각의 칩 영역의 서로 다른 변에 위치한 스크라이브 영역을 갖는 제1 반도체 칩 및 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩의 제1 폭은 상기 제2 반도체 칩의 제1 폭보다 크고, 상기 제1 반도체 칩의 제2 폭은 상기 제2 반도체 칩의 제2 폭과 동일하거나 그보다 작은 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있고, 전자기기에 사용되는 반도체 패키지는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, 관통 전극(through silicon via, TSV)을 포함하는 반도체 칩들 및 상기 반도체 칩들이 적층된 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 기술적 과제들 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예는, 베이스 구조물; 및 상기 베이스 구조물의 상면의 일부 영역 상에 배치되며, 각각 서로 동일한 면적을 갖는 칩 영역과, 상기 칩 영역을 부분적으로 관통하는 복수의 관통 전극을 갖는 복수의 반도체 칩;을 포함하고, 상기 복수의 반도체 칩은 각각의 칩 영역이 서로 중첩되도록 수직 방향으로 적층(stack)되며, 상기 복수의 반도체 칩의 스택에서, 상기 복수의 반도체 칩은 각각 제1 방향으로의 제1 폭과 상기 제1 방향과 수직인 제2 방향으로의 제2 폭을 가지고, 상기 복수의 반도체 칩은 각각의 칩 영역의 서로 다른 변에 위치한 스크라이브 영역을 갖는 제1 반도체 칩 및 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩의 제1 폭은 상기 제2 반도체 칩의 제1 폭보다 크고, 상기 제1 반도체 칩의 제2 폭은 상기 제2 반도체 칩의 제2 폭과 동일하거나 그보다 작은 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 베이스 구조물; 및 상기 베이스 구조물의 상면의 일부 영역 상에 수직 방향으로 적층되며, 각각 서로 동일한 면적의 칩 영역과 상기 칩 영역을 관통하는 복수의 관통 전극을 갖는 복수의 반도체 칩;을 포함하고, 상기 복수의 반도체 칩은 상기 칩 영역이 서로 중첩되도록 상기 수직 방향으로 적층되고, 상기 칩 영역은 제1 방향으로 이격된 제1 변 및 제2 변과, 상기 제1 방향과 수직인 제2 방향으로 이격된 제3 변 및 제4 변에 의해 정의되고, 상기 복수의 반도체 칩은 상기 칩 영역의 주위에 스크라이브 영역이 없는 제1 반도체 칩과, 상기 칩 영역의 제1 변 및 제2 변에 각각 위치한 제1 및 제2 스크라이브 영역들을 갖는 제2 반도체 칩과, 상기 칩 영역의 제3 변 및 제4 변에 각각 위치한 제3 및 제4 스크라이브 영역들을 갖는 제3 반도체 칩과, 상기 칩 영역의 제1 변 내지 제4 변을 둘러싸는 스크라이브 영역을 갖는 제4 반도체 칩을 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 하부 반도체 칩; 및 상기 하부 반도체 칩의 상면의 일부 영역 상에 수직 방향으로 적층되며, 각각 칩 영역과 상기 칩 영역을 부분적으로 관통하는 관통 비아들을 갖는 복수의 상부 반도체 칩;을 포함하고, 상기 복수의 상부 반도체 칩의 칩 영역들은 서로 동일한 면적을 가지며, 상기 복수의 상부 반도체 칩은 상기 칩 영역들이 중첩되도록 상기 수직 방향으로 적층되고, 상기 복수의 상부 반도체 칩의 스택에서, 상기 복수의 반도체 칩 각각은 제1 방향으로의 제1 폭과 상기 제1 방향과 수직인 제2 방향으로의 제2 폭을 가지며, 상기 복수의 상부 반도체 칩은 상기 칩 영역의 변들 중 서로 다른 변에 위치한 스크라이브 영역을 갖는 제1 반도체 칩 및 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩의 제1 폭은 상기 제2 반도체 칩의 제1 폭보다 크고, 상기 제1 반도체 칩의 제2 폭은 상기 제2 반도체 칩의 제2 폭과 동일하거나 그보다 작은 반도체 패키지를 제공한다.
웨이퍼를 절단하는 과정에서, 칩 영역에 잔류하는 스크라이브 레인 영역(이하, "스크라이브 영역"이라 함)을 달리 조절함으로써 서로 다른 폭을 갖는 반도체 칩들을 마련할 수 있다. 상대적으로 큰 면적을 갖는 베이스 구조물 상에 서로 다른 폭을 갖는 반도체 칩들을 적층함으로써 베이스 구조물이 휠 때에 발생되는 응력을 분산시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 각각 제1 방향(D1) 및 제2 방향(D2)에 따라 절개하여 본 측단면도들이다.
도 2a 및 도 2b는 각각 도 1a의 반도체 패키지에서 "A1" 부분 및 "A2" 부분을 확대하여 나타내는 단면도들이다.
도 3은 도 1a 및 도 1b의 반도체 패키지에 채용되는 제1 내지 제4 반도체 칩들의 평면도들이다.
도 4는 도 1a 및 도 1b의 반도체 패키지에 채용된 제1 내지 제4 반도체 칩들을 얻기 위한 웨이퍼 절단 공정을 설명하기 위한 웨이퍼의 평면도이다.
도 5는 도 4의 웨이퍼를 D1a-D1b로 절개하여 본 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지에 채용되는 반도체 칩들(2 종)을 얻기 위한 웨이퍼 절단 공정을 설명하기 위한 웨이퍼의 평면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 패키지를 각각 제1 방향(D1) 및 제2 방향(D2)에 따라 절개하여 본 측단면도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 패키지를 각각 제1 방향(D1) 및 제2 방향(D2)에 따라 절개하여 본 측단면도들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 패키지를 각각 제1 방향(D1) 및 제2 방향(D2)에 따라 절개하여 본 측단면도들이다.
도 10은 도 9a 및 도 9b의 반도체 패키지에 채용되는 반도체 칩들(6 종)의 평면도들이다.
도 11은 도 9a 및 도 9b의 반도체 패키지에 채용되는 반도체 칩들(6 종)을 얻기 위한 웨이퍼 절단 공정을 설명하기 위한 웨이퍼의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 각각 제1 방향(D1) 및 제2 방향(D2)에 따라 절개하여 본 측단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(300)는 베이스 구조물(200)과, 베이스 구조물(200) 상에 수직 방향으로 적층된 복수의 반도체 칩(100A,100B,100C,100D,100M)을 포함한다.
베이스 구조물(200)은 인터포저 또는 반도체 칩일 수 있다. 상기 베이스 구조물(200)은 복수의 반도체 칩(100A,100B,100C,100D,100M) 각각의 면적보다 큰 면적을 가질 수 있다. 베이스 구조물(200)이 인터포저인 경우에, 베이스 구조물(200)은 기판 본체(210)과, 기판 본체(210)의 상면 및 하면에 각각 배치된 제1 패드(252) 및 제2 패드(254)를 포함할 수 있다. 예를 들어, 상기 기판 본체(210)는 실리콘 웨이퍼로부터 형성될 수 있다. 상기 기판 본체(210)은 그 내부에 제1 패드(252) 및 제2 패드(254)를 연결하는 회로 배선(미도시) 및/또는 관통 비아(미도시)를 포함할 수 있다.
베이스 구조물(200)의 하면에서 연결 범프(270)가 배치될 수 있다. 연결 범프(270)는 제1 패드(252) 상에 부착될 수 있다. 연결 범프(270)는 예를 들면, 솔더볼 또는 도전성 범프일 수 있다. 연결 범프(270)는 반도체 패키지(300)와 마더 보더와 같은 다른 인쇄 회로 기판에 전기적으로 연결시킬 수 있다.
복수의 반도체 칩은 제1 반도체 칩(100A), 제2 반도체 칩(100B), 제3 반도체 칩(100C), 제4 반도체 칩(100D), 및 제5 반도체 칩(100M)(또는 "최상부 반도체 칩(uppermost semiconductor chip)"이라고도 함)을 포함할 수 있다.
복수의 반도체 칩(100A,100B,100C,100D,100E)은, 각각 반대되는 하면(또는 "활성면" 또는 "전면"이라고도 함) 및 상면(또는 "비활성면" 또는 "후면"이라고도 함)을 갖는 반도체 기판(110)을 포함한다. 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은, 반도체 기판(110)의 하면 상에 배치된 디바이스층(120), 반도체 기판(110)을 관통하는 관통 전극(130), 디바이스층(120) 상에 배치된 전면 패드(152), 및 반도체 기판(110)의 상면에 배치된 후면 패드(154)를 포함할 수 있다. 다만, 본 실시예와 같이, 최상부 반도체 칩(100M))은 관통 전극(130)을 포함하지 않을 수 있다. 또한, 최상부 반도체 칩(100M)은 상대적으로 두꺼운 반도체 기판(110')을 포함할 수 있다.
도 2와 함께, 도 1을 참조하면, 디바이스층(120)은 각각 반도체 기판의 하면에 형성된 복수의 개별 소자들(미도시 또는 도 5의 "125" 참조)과, 복수의 개별 소자들에 연결된 배선 구조(140)를 포함하도록 형성될 수 있다. 배선 구조(140)는 금속 배선층(142) 및 비아(145)를 포함할 수 있다. 예를 들어, 배선 구조(140)는 2개 이상의 금속 배선층(142) 및/또는 2개 이상의 비아(145)가 교대로 적층되는 다층 구조일 수 있다. 배선 구조(140)는 복수의 반도체 칩들(100A,100B,100C,100D,100M)각각의 하면에 배치된 전면 패드(152)에 연결될 수 있다.
관통 전극(130)은 각각 반도체 기판(110)의 상면의 후면 패드들(154)로부터 하면을 향하여 연장되며, 배선 구조(140)에 연결될 수 있다. 관통 전극(130)의 적어도 일부는 기둥 형상일 수 있다. 관통 전극(130)은 비아 플러그(135)와 상기 바이 플러그(135) 주위를 둘러싸는 측면 절연막(131)을 포함할 수 있다. 측면 절연막(131)은 비아 플러그(135)를 반도체 기판(110)으로부터 전기적으로 분리시킬 수 있다. 앞서 설명한 바와 같이, 최상부 반도체 칩(100M)은 관통 전극(130)을 포함하지 않을 수 있다.
이와 같이, 관통 전극(130)은 배선 구조(140)에 연결되어, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에서 전면 패드(152)와 전면 패드(154)를 전기적으로 각각 연결할 수 있다.
복수의 반도체 칩(100A,100B,100C,100D)의 후면 패드들(154)은 각각 그 상부에 위치한 다른 반도체 칩(100B,100C,100D,100M)의 전면 패드들(152)과 각각 연결될 수 있다. 최하위의 제1 반도체 칩(100A)의 전면 패드들(152)은 각각 베이스 구조물(200)의 제2 패드들(254)과 각각 연결될 수 있다.
본 실시예에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 후면 패드(154)는 각각 제2 내지 제5 반도체 칩들(100B,100C,100D,100M)의 전면 패드(152)에 직접 접합(direct-bonding)될 수 있다.
도 2a 및 도 2b는 각각 도 1a의 반도체 패키지에서 "A1" 부분 및 "A2" 부분을 확대하여 나타내는 단면도들이다.
도 2a에 도시된 바와 같이, 인접한 제1 및 제2 반도체 칩들(100A,100B) 사이에서 후면 패드(154)와 전면 패드(152)는 직접 접합하여 메탈 본딩(DB1)을 제공함으로써 제1 및 제2 반도체 칩들(100A,100B) 간의 전기적인 연결과 함께, 제1 및 제2 반도체 칩들(100A,100B)은 서로 고정될 수 있다. 이와 유사하게, 제2 및 제3 반도체 칩(100B,100C) 사이와, 제3 및 제4 반도체 칩(100C,100D) 사이와, 제4 및 제5 반도체 칩(100D,100M) 사이에서도 후면 패드(154)와 전면 패드(152)의 메탈 본딩(DB1)을 형성할 수 있다.
후면 패드(154)와 전면 패드(152)는 서로 동일한 금속, 예를 들어 구리(Cu)를 포함할 수 있다. 직접적으로 접촉하는 후면 패드(154)와 전면 패드(152)는 고온의 어닐링 공정을 통하여 구리의 상호 확산에 의해 결합될 수 있다. 전면 패드(154)와 후면 패드(152)를 형성하는 금속은 구리에 한정되지 않고 상호 결합될 수 있는 물질(예, Au)이면 모두 포함할 수 있다.
이러한 메탈 본딩을 통해서 스택된 반도체 칩들의 견고한 본딩과 함께, 별도의 연결 범프 없이도 전기적인 연결을 도모할 수 있다. 제1 내지 제5 반도체 칩들(100A,100B,100C,100D,100M) 간에서 제어 신호, 전원 신호, 접지 신호 및 데이터 신호 중 적어도 하나를 송수신하기 위한 경로를 제공할 수 있다. 솔더와 같은 연결 범프를 사용하지 않으므로, 전송 손실을 저감시킬 수 있다.
제1 내지 제4 반도체 칩들(100A,100B,100C,100D) 각각은 그 상면에 각각 배치된 후면 절연층(164)을 포함하며, 제1 내지 제5 반도체 칩들(100A,100B,100C,100D,100M) 각각은 그 하면에 각각 배치되며, 후면 절연층(164)에 유전체 본딩(DB2)되는 전면 절연층(162)을 포함할 수 있다. 후면 절연층(164)과 전면 절연층(162)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 후면 절연층(164)과 전면 절연층(162)은 실리콘 산화물을 포함할 수 있다. 후면 절연층(164)과 전면 절연층(162)의 유전체 본딩(DB2)은 직접 접촉된 상태에서 고온의 어닐링 공정에 의해 수행될 수 있다. 상기 유전체 본딩(DB2)은 공유결합에 의해 더욱 견고한 접합 강도를 가질 수 있다. 후면 절연층(164)과 상면 절연층(162)을 형성하는 절연 물질은 실리콘 산화물에 한정되지 않고, 상호 결합될 수 있는 물질(예, SiCN)을 모두 포함할 수 있다.
본 실시예에 채용된 후면 절연층(164)은 도 2a에 도시된 바와 같이, 상기 제1 내지 제4 반도체 칩(100A,100B,100C,100D)의 상면에 순차적으로 배치된 제1 후면 절연층(164a)과 제2 후면 절연층(164b)을 포함할 수 있다. 관통 전극(130)은 제1 후면 절연층(164a)을 관통하고, 상기 제1 후면 절연층(164a)의 상면과 실질적으로 평탄한 상면을 가질 수 있다. 후면 패드(154)는 상기 제1 후면 절연층(164a) 상에 형성되어 관통 전극(130)과 연결될 수 있다. 제1 후면 절연층(164a)은 패시베이션층으로서 후면 패드(154)와 반도체 기판(110)의 원하지 않는 전기적인 접속을 방지할 수 있다. 또한, 상기 후면 패드(154)는 그 상면이 노출되도록 상기 제2 후면 절연층(164b)에 매립될 수 있다. 후면 패드(154)는 상기 제2 후면 절연층(164b)의 상면과 실질적으로 평탄한 상면을 가질 수 있다.
제1 및 제2 후면 절연층(164a,164b)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않고 다른 물질로 형성될 수도 있다. 예를 들어, 제1 후면 절연층(164a)은 실리콘 질화물 또는 실리콘 산질화물을 포함하며, 제2 후면 절연층(164b)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 후면 절연층(164a,164b)이 서로 다른 물질로 형성된 경우에, 전면 절연층(162)과 직접 접합되는 제2 후면 절연층(164b)은 상술된 바와 같이, 전면 절연층(162)과 동일한 물질로 형성될 수 있다.
도 2b에 도시된 바와 같이, 본 실시예에 채용된 베이스 구조물(200)의 상면에는 베이스 절연층(264)이 형성되고, 베이스 절연층(264)은 연결 패드(254)와 실질적으로 평탄한 상면을 가질 수 있다. 베이스 구조물(200)와 제1 반도체 칩(100A)은 인접한 반도체 칩들간의 본딩과 유사하게 하이브리드 본딩(hybrid-bonding structure) 방식으로 접합될 수 있다.
상기 베이스 구조물(200)의 연결 패드(252)과 제1 반도체 칩(100A)의 전면 패드(152)는 직접 접합되어 메탈 본딩(DB1)을 가질 수 있다. 이러한 메탈 본딩(DB1)과 함께, 베이스 절연층(264)과 제1 반도체 칩(100A)의 전면 절연층(152)은 직접 접합되어 유전체 본딩(DB2)을 가질 수 있다. 앞서 설명한 바와 같이, 베이스 구조물(200)은 반도체 칩들의 면적보다 큰 면적을 가질 수 있다. 베이스 절연층(264)도 반도체 칩들에 덮여지지 않는 부분을 가질 수 있다.
이와 같이, 본 실시예에서, 유전체 본딩(DB2)은 전면 패드(152)와 후면 패드(154)가 직접 접합된 메탈 본딩(DB1)과 함께, 스택된 제1 내지 제5 반도체 칩들(100A,100B,100C,100D,100M)은 물론 베이스 구조물은 하이브리드 본딩 방식에 의해 견고하게 접합되는 동시에 손실(loss)을 감소시키는 전기적인 경로를 형성할 수 있다.
본 실시예에 채용된 칩간 본딩은 하이브리드 본딩으로 예시되어 있으나, 이에 한정되지 않는다. 일부 실시에에서, 다른 형태의 본딩, 예를 들어, 비전도성 필름(NCF)에 의한 본딩)로 구현할 수 있다(도 7 내지 도 9 참조).
본 실시예에서, 복수의 반도체 칩들(100A,100B,100C,100D,100M)은 서로 다른 크기를 가질 수 있다. 구체적으로, 복수의 반도체 칩들(100A,100B,100C,100D,100M)은 서로 동일한 면적을 갖는 칩 영역(CA)을 갖지만, 칩 영역(CA)의 각 변에 위치한 스크라이브 영역(SL)의 유무에 따라 다른 폭을 가질 수 있다.
본 명세서에서, "칩 영역(CA)"은 복수의 개별 소자들 및 관통 전극들(130)이 형성된 영역을 말한다. 이러한 칩 영역(CA)은 반도체 칩으로 절단되기 전의 웨이퍼 레벨에서 스크라이브 레인 영역을 제외한 영역이며, 절단된 후의 반도체 칩 레벨에서, 칩 영역(CA)의 적어도 하나의 변에 잔류하는 스크라이브 레인 부분을 "스크라이브 영역(SL)"이라 말한다. 웨이퍼(도 4의 100W1)를 개별 칩으로 절단되는 과정에서, 칩 영역(CA)의 적어도 하나의 변에 스크라이브 영역(SL)을 선택적으로 잔류시킴으로써 반도체 칩들(100A,100B,100C,100D,100M)의 폭을 조절할 수 있다.
도 1a 및 도 1b는 각각 반도체 패키지(300)를 제1 방향(D1)으로 보는 단면과 제2 방향(D2)으로 보는 단면이 도시되어 있다.
도 1a 및 도 1b를 참조하면, 상기 복수의 반도체 칩(100A,100B,100C,100D,100M)은 각각의 칩 영역(CA)이 서로 중첩되도록 수직 방향(D3)으로 적층될 수 있다.
베이스 구조물(200) 상의 반도체 칩들(100A,100B,100C,100D,100M)의 스택은 각 반도체 칩들(100A,100B,100C,100D,100M)의 서로 다른 폭(W1A,W1 또는 W2B,W2)에 의해 지그재그 형상의 측면 프로파일을 갖는다. 복수의 반도체 칩(100A,100B,100C,100D,100M) 중 적어도 하나의 반도체 칩은 그 하부에 위치한 반도체 칩의 폭보다 작은 폭을 가질 수 있다. 이하, 복수의 반도체 칩(100A,100B,100C,100D,100M)의 폭은 각각 제1 방향(D1)으로의 제1 폭과, 제2 방향(D2)으로의 제2 폭으로 정의될 수 있다.
이러한 배열은 상대적으로 큰 면적을 갖는 베이스 구조물(200)의 휨으로 인한 응력을 일부 반도체 칩(100A,100C)의 상면으로 분산시킴으로써 기계적 손상을 방지할 수 있다. 구체적으로, 베이스 구조물(200)에 스마일 형상의 휨이 발생될 때에, 베이스 구조물(200)과 칩 스택의 하단 모서리에 집중되는 응력은 그 상부에 위치한 반도체 칩의 폭보다 큰 폭의 반도체 칩(100A.100C)의 상면으로 분산시킬 수 있다. 예를 들어, 도 1a에서는 제1 반도체 칩(100A)의 상면의 양 측 영역에, 도 1b에서는 제1 반도체 칩(100A)의 상면 및 제3 반도체 칩(100C)의 상면 각각의 양 측 영역에 베이스 구조물(200)의 휨에 의한 응력이 분산될 수 있다.
도 1a 및 도 1b에 도시된 바와 같이, 제1 방향(D1)에서 보는 제1 측면 프로파일(도 1b 참조)과, 제1 방향(D1)과 수직인 제2 방향(D2)에서 보는 제2 측면 프로파일(도 1a 참조)은 서로 상이할 수 있다. 서로 다른 제1 및 제2 측면 프로파일은 제3 반도체 칩(100C)과 제4 반도체 칩(100D)의 서로 다른 비대칭 평면 형상에 기인한다.
구체적으로, 도 1a를 참조하면, 제3 반도체 칩(100C)은 제1 방향(D1)으로의 양 변에 스크라이브 영역(SL)을 갖지 않는 반면에, 제4 반도체 칩(100D)은 제1 방향(D1)으로의 양 변에는 스크라이브 영역(SL)을 갖는다. 따라서, 제4 반도체 칩(100D)의 제1 폭(W1A)은 제3 반도체 칩(100C)의 제1 폭(W1)보다 크다. 이와 달리, 도 1b을 참조하면, 제3 반도체 칩(100C)은 제2 방향(D2)으로의 양 변에는 스크라이브 영역(SL)을 갖는 반면에, 제4 반도체 칩(100D)은 제2 방향(D2)으로의 양 변에 스크라이브 영역(SL)을 갖지 않는다. 따라서, 제3 반도체 칩(100C)의 제2 폭(W2B)은 제3 반도체 칩(100C)의 제2 폭(W2)보다 크다.
이와 같이, 일 반도체 칩의 제1 폭은 다른 반도체 칩의 제1 폭보다 크고, 상기 일 반도체 칩의 제2 폭은 상기 다른 반도체 칩의 제2 폭보다 작을 수 있다. 일부 실시예에서, 상기 일 반도체 칩의 제2 폭은 상기 다른 반도체 칩의 제2 폭과 동일할 수도 있다. 이와 반대로, 일 반도체 칩의 제2 폭은 다른 반도체 칩의 제2 폭보다 크고, 상기 일 반도체 칩의 제1 폭은 상기 다른 반도체 칩의 제1 폭과 동일하거나 작을 수 있다.
본 실시예에서, 제3 및 제4 반도체 칩들(100C,100D) 외에도 제1 및 제2 반도체 칩들(100A,100B)의 다양한 폭 조건을 가질 수 있다. 도 3에는 본 실시예에서 채용된 제1 내지 제4 반도체 칩(100A,100B.100C,100D)의 평면이 도시되어 있다.
제1 내지 제4 반도체 칩(100A,100B.100C,100D)은 앞서 설명한 바와 같이 동일한 면적의 칩 영역을 갖는다. 각각의 칩 영역의 제1 폭은 서로 동일하며, 제2 폭도 서로 동일할 수 있다. 칩 영역(CA)의 제1 폭(W1) 및 제2 폭(W2)은 서로 동일하거나 유사할 수 있으나, 일부 실시예에서는 서로 상이할 수도 있다.
실질적으로 동일한 면적의 칩 영역(CA)을 갖는 제1 내지 제4 반도체 칩(100A,100B.100C,100D)은 스크라이브 영역(SL)의 선택적 잔류에 의해 서로 다른 폭을 가질 수 있다.
제1 반도체 칩(100A)은 칩 영역(CA)의 네 변 모두를 둘러싸는 스크라이브 영역(SL)을 가질 수 있다. 제1 반도체 칩(100A)은 칩 영역(CA)의 제1 폭(W1)보다 제1 및 제2 스크라이브 영역들(SL1,SL2)의 폭(Wa×2)만큼 큰 제1 폭(W1A)을 가질 수 있다. 이와 유사하게, 제1 반도체 칩(100A)은 칩 영역(CA)의 제2 폭(W2)보다 제3 및 제4 스크라이브 영역들(SL3,SL4)의 폭(Wb×2)만큼 큰 제2 폭(W1B)을 가질 수 있다.
제2 반도체 칩(100B)은 잔류하는 스크라이브 영역 없이 칩 영역(CA)만을 포함할 수 있다. 제2 반도체 칩(100B)은 칩 영역(CA)의 폭들과 동일한 제1 폭(W1) 및 제2 폭(W2)을 가질 수 있다.
앞서 설명한 바와 같이, 제3 반도체 칩(100C)은 제2 방향(D2)으로의 양 변에는 제3 및 제4 스크라이브 영역(SL3,SL4)을 가질 수 있다. 제3 반도체 칩(100C)의 제1 폭(W1)은 칩 영역(CA)과 동일하며, 제3 반도체 칩(100C)의 제2 폭(W2B)은 칩 영역(CA)의 제2 폭(W2)보다 제3 및 제4 스크라이브 영역들(SL3,SL4)의 폭(Wb×2)만큼 크다.
제4 반도체 칩(100D)은 제1 방향(D1)으로의 양 변에는 제1 및 제2 스크라이브 영역(SL1,SL2)을 가질 수 있다. 제4 반도체 칩(100D)의 제2 폭(W2)은 칩 영역(CA)과 동일하며, 제4 반도체 칩(100D)의 제1 폭(W1A)은 칩 영역(CA)의 제1 폭(W1)보다 제1 및 제2 스크라이브 영역들(SL1,SL2)의 폭(Wa×2)만큼 크다.
본 실시예에 따른 제1 내지 제4 반도체 칩들(100A,100B.100C,100D)을 위한 스크라이브 영역(SL)의 잔류는 웨이퍼를 절단하는 컷라인을 이용하여 얻을 수 있다. 도 4는 도 1a 및 도 1b의 반도체 패키지(300)에 채용된 제1 내지 제4 반도체 칩들(100A,100B.100C,100D)을 얻기 위한 웨이퍼 절단 공정을 설명하기 위한 웨이퍼(100W1)의 평면도이다.
도 4를 참조하면, 복수의 반도체 칩을 위한 웨이퍼(100W)가 도시되어 있다. 상기 웨이퍼(100W)는 복수의 행과 복수의 열로 배열된 복수의 칩 영역들(CA)과 그 사이에 스크라이브 레인들(SL_A,SL_B)을 포함한다.
도 5는 도 4의 웨이퍼를 D1a-D1b로 절개하여 본 단면도이다. 도 5를 참조하면, 서로 반대에 위치한 활성면(110A) 및 비활성면(110B)을 갖는 반도체 기판(110)이 도시되어 있다. 반도체 기판(110)의 활성면(110A) 상에는 앞서 설명한 바와 같이, 층간 절연막(121)을 갖는 디바이스층(120)과 저유전체막(141)을 갖는 배선 구조(140)가 배치된다. 다만, 칩 영역(CA)에는 활성면(110A)에 개별 소자들(125) 및 이와 연결된 배선 패턴들(142,145)가 형성되는 반면에, 스크라이브 레인(SL_A)에는 개별 소자들(125)가 형성되지 않은 더미 영역으로 제공될 수 있다.
스크라이브 레인들은 제1 방향(D1)에 따른 제1 스크라이브 레인들(SL_A)과 제2 방향(D2)에 따른 제2 스크라이브 레인들(SL_B)을 포함한다. 제1 스크라이브 레인들(SL_A)과 제2 스크라이브 레인들(SL_B)은 각각 일정한 폭을 가질 수 있다. 일부 실시예에서는, 제1 스크라이브 레인들(SL_A)과 제2 스크라이브 레인들(SL_B)은 서로 동일한 폭을 가질 수 있다.
제1 및 제2 스크라이브 레인들(SL_A,SL_B)에서 실제 절단되는 컷 라인(CL1,CL2)의 위치를 조절함으로써 절단된 개별 칩 영역(CA) 주위에 스크라이브 레인을 선택적으로 잔류시킬 수 있다.
구체적으로, 도 4에 도시된 바와 같이, 제1 방향(D1)에 따른 제1 컷 라인(CL1)은 칩 영역(CA)에 대응되는 제1 피치(P1a)와, 칩 영역(CA)과 2개의 제1 스크라이브 레인들(SL_A)에 대응되는 제2 피치(P1b)의 주기로 반복될 수 있으며, 제2 방향(D2)에 따른 제2 컷 라인(CL2)은 칩 영역(CA)에 대응되는 제3 피치(P2a)와, 칩 영역(CA)과 2개의 제2 스크라이브 레인들(SL_B)에 대응되는 제4 피치(P2b)의 주기로 반복될 수 있다. 실제 잔류하는 스크라이브 영역의 폭(Wb,Wa)은 제1 및 제2 스크라이브 레인(SL_A,SL_B)에서 절단시 소모되는 커프(kerf) 영역의 폭을 제외한 폭일 수 있다. 제1 및 제2 컷 라인(CL1,CL2)은 상술된 피치의 주기로 이동되어 원활한 절단 공정을 수행할 수 있으며, 도 4의 확대도에 도시된 바와 같이, 도 3에서 설명된 서로 다른 폭을 갖는 제1 내지 제4 반도체 칩(100A,100B,100C,100D)을 제조할 수 있다.
상술된 피치 주기로 이동되는 컷 라인에 의해 일정한 폭의 제1 및 제2 스크라이브 레인(SL1,SL2)이 절단되므로, 동일한 방향에 위치한 스크라이브 영역들(SL1,SL2 및 SL3,SL4)은 실질적으로 동일한 폭(Wa,Wb)을 가질 수 있다.
본 실시예에서, 도 3을 참조하면, 제4 반도체 칩(100D)의 제1 및 제2 스크라이브 영역(SL1,SL2)은 서로 실질적으로 동일한 폭(Wa)을 갖는다. 제1 반도체 칩(100A)의 제1 및 제2 스크라이브 영역들(SL1,SL2)의 폭(Wa)도 서로 실질적으로 동일하며, 제1 및 제2 스크라이브 영역(SL1,SL2)의 폭과도 서로 실질적으로 동일할 수 있다. 이와 유사하게, 제3 반도체 칩(100C)의 제3 및 제4 스크라이브 영역(SL3,SL4)은 실질적으로 동일한 폭(Wb)을 가지며, 그 폭(Wb)은 제1 반도체 칩(100A)의 제3 및 제4 스크라이브 영역들(SL3,SL4)의 폭(Wb)과 실질적으로 동일할 수 있다.
본 실시예에서, 서로 다른 폭을 갖도록 절단되는 반도체 칩은 제1 내지 제4 반도체 칩(100A,100B,100C,100D)으로 한정하여 설명하고, 최상부 반도체 칩(100M)은 제1 반도체 칩(100A)의 대응되는 폭을 갖는 칩으로 예시하였으나, 이에 한정되지 않고, 최상부 반도체 칩(100M)도 다른 크기를 가질 수 있다. 예를 들어, 최상부 반도체 칩(100M)은 칩 영역(CA)의 인접한 두 변에 위치한 스크라이브 영역(SL)을 가질 수 있으며, 별도의 웨이퍼를 이용하여 제조될 수 있다.
또한, 본 실시예에서는, 5개의 반도체 칩(100A,100B,100C,100D,100M)이 적층된 스택을 예시하였으나, 제1 내지 제4 반도체 칩(100A,100B,100C,100D)의 스택만을 포함할 수 있다. 이 경우에, 제4 반도체 칩(100D)은 최상부 반도체 칩(100M)과 유사하게 관통 전극(130)을 포함하지 않을 수 있다. 이 경우에, 반도체 칩을 위차한 웨이퍼(도 4의 "100W1")를 제조할 때에, 제4 반도체 칩(100D)의 칩 영역들에만 관통 전극의 형성을 생략할 수 있다.
복수의 반도체 칩들(100A,100B,100C,100D,100M)은 메모리 칩 또는 로직 칩일 수 있다. 일 예에서, 복수의 반도체 칩들(100A,100B,100C,100D,100M)은 모두 동일한 종류의 메모리 칩일 수도 있고, 다른 예에서, 복수의 반도체 칩들(100A,100B,100C,100D,100M) 중 일부는 메모리 칩이고, 다른 일부는 로직 칩일 수 있다.
예를 들어, 상기 메모리 칩은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 복수의 반도체 칩들(100A,100B,100C,100D,100M)은 HBM(High Bandwidth Memory) DRAM일 수 있다.
또한, 로직 칩은 예를 들면, 마이크로 프로세서, 아날로그 소자 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
본 실시예에서, 베이스 구조물(200)은 인터포저로 예시되어 있으나, 일부 실시예에서, 베이스 구조물(200)은 반도체 칩일 수 있다. 예를 들어, 복수의 반도체 칩들(100A,100B,100C,100D,100M)은 메모리 칩들이며, 베이스 구조물(200)은 마이크로 프로세서와 같은 로직 칩일 수 있다.
본 실시예에서는, 복수의 반도체 칩들(100A,100B,100C,100D,100M)이 적층된 반도체 패키지(300)를 예시하고 있지만, 반도체 패키지(300) 내에 적층되는 반도체 칩의 개수가 이에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(300) 내에 2개, 4개 또는 그 이상의 반도체 칩들(예, 8개 또는 12개)이 적층될 수도 있다.
베이스 구조물(200) 상에는 복수의 반도체 칩들(100A,100B,100C,100D,100M)의 일부 또는 전부를 감싸는 몰딩부(290)가 형성될 수 있다. 몰딩부(290)는 예를 들면, 에폭시 몰드 컴파운드를 포함할 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 몰딩부(290)의 상면에 최상부 반도체 칩(100M)의 상면이 노출되며, 최상부 반도체 칩(100M)의 상면은 몰딩부(290)의 상면과 실질적으로 평탄한 공면(coplanar)을 가질 수 있다. 몰딩부(290)는 베이스 구조물(200) 상에 배치되며, 상기 베이스 구조물(200)의 측면과 실질적으로 평탄한 공면을 가질 수 있다. 이러한 공면인 측면들은 동일한 절단 공정에 의해 얻어진 측면으로 이해될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지에 채용되는 반도체 칩들(2 종)을 얻기 위한 웨이퍼 절단 공정을 설명하기 위한 웨이퍼의 평면도이다.
도 6을 참조하면, 제5 및 제6 반도체 칩들(100E,100F)을 위해 웨이퍼(100W2)를 절단하는 제1 및 제2 컷라인(CL1,CL2)이 도시되어 있다. 상기 웨이퍼(100W2)는 복수의 행과 복수의 열로 배열된 복수의 칩 영역들(CA)과 그 사이에 제1 방향(D1)에 따른 제1 스크라이브 레인들(SL_A)과 제2 방향(D2)에 따른 제2 스크라이브 레인들(SL_B)을 포함한다.
본 실시예에서, 제1 방향(D1)에 따른 제1 컷 라인(CL1)은 칩 영역(CA)과 1개의 제1 스크라이브 레인들(SL_A)에 대응되는 피치(P1)의 주기로 반복될 수 있으며, 제2 방향(D2)에 따른 제2 컷 라인(CL2)은 도 4와 유사하게 칩 영역(CA)에 대응되는 제3 피치(P2a)와, 칩 영역(CA)과 2개의 제2 스크라이브 레인들(SL_B)에 대응되는 제4 피치(P2b)의 주기로 반복될 수 있다.
제1 및 제2 컷 라인(CL1,CL2)에 따른 웨이퍼(100W2)를 절단한 후에, 앞서 설명된 제1 내지 제4 반도체 칩(100A,100B,100C,100D)과 다른 폭 조건을 갖는 제5 및 제6 반도체 칩(100E,100F)을 얻을 수 있다. 제5 반도체 칩(100E)은 칩 영역(CA)의 일 변에 위치한 제5 스크라이브 영역을 가지며, 제6 반도체 칩(100F)은 칩 영역(CA)의 상기 일 변을 제외한 다른 세 변을 둘러싸는 제6 스크라이브 영역을 가질 수 있다.
본 실시예에서, 제6 반도체 칩(100F)의 제1 폭은 제5 반도체 칩(100E)의 제1 폭보다 크며, 제6 반도체 칩(100F)의 제2 폭은 제5 반도체 칩(100E)의 제2 폭과 동일할 수 있다.
본 실시예에 따른 제5 반도체 칩(100E) 및 제6 반도체 칩(100F)은 도 1a 및 도 1b에 도시된 반도체 패키지(300)의 칩 스택을 대체하거나, 제1 내지 제4 반도체 칩(100A,100B,100C,100D)의 칩 스택과 결합하여 적층될 수도 있다(도 8a 및 도 8b 참조).
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 패키지를 각각 제1 방향(D1) 및 제2 방향(D2)에 따라 절개하여 본 측단면도들이다.
도 7a 및 도 7b을 참조하면, 본 실시예에 따른 반도체 패키지(300A)는, 베이스 구조물(200) 및 반도체 칩들(100A,100B,100C,100D,100M) 사이에 각각 비전도성 필름(180)이 배치되는 점과, 칩 스택 상에 방열판(320)이 배치되는 점을 제외하고, 도 1a 및 도 1b에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1a 및 도 1b에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 반도체 패키지(300A)는, 앞선 실시예와 유사하게, 베이스 구조물(200) 상에 수직 방향(D3)으로 적층된 제1 반도체 칩(100A), 제2 반도체 칩(100B), 제3 반도체 칩(100C), 제4 반도체 칩(100D) 및 제5 반도체 칩(100M)을 포함할 수 있다.
제1 내지 제5 반도체 칩들(100A,100B,100C,100D,100M)은 앞선 실시예에 채용된 반도체 칩들과 유사하게, 반도체 기판(110 또는 110')과, 디바이스층(120)을 포함할 수 있다. 디바이스층(120)은 반도체 기판((110 또는 110')의 하면에 배치된 복수의 개별 소자들(125)과, 앞선 실시예와 유사한 배선 구조(140)를 포함할 수 있다. 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 전면 패드들(152)과 후면 패드들(154)을 전기적으로 연결하도록 반도체 기판(110)을 관통하는 관통 전극(130)을 포함할 수 있다. 다만, 제5 반도체 칩(100M))은 관통 전극(130)을 포함하지 않을 수 있다. 또한, 제5 반도체 칩(100M)은 상대적으로 두꺼운 반도체 기판(110')을 포함할 수 있다.
제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 후면 패드들(154)은 각각 그 상부에 위치한 제2 내지 제5 반도체 칩(100B,100C,100D,100M)의 전면 패드들(152)에 도전성 범프(170)에 의해 각각 연결될 수 있다. 이와 유사하게, 베이스 구조물(200)의 후면 패드들(254)은 각각 그 상부에 위치한 제1 반도체 칩(100A)의 전면 패드들(152)에 도전성 범프(170)에 의해 연결될 수 있다.
본 실시예에서, 제1 내지 제5 반도체 칩들(100A,100B,100C,100D,100M)은 비전도성 필름들(non-conductive film)(180)에 의하여 서로 부착될 수 있다. 상기 비전도성 필름들(180)은 도전성 범프를 둘러싸도록 형성될 수 있다. 예를 들어, 비전도성 필름들(180)은 스택된 반도체 칩들(100A,100B,100C,100D,100M)에 접착하는 역할을 할 수 있다. 이와 유사하게, 베이스 구조물(200)과 제1 반도체 칩(100A) 사이에도 비전도성 필름(180)이 배치될 수 있다. 비전도성 필름들(180)는 접착 수지를 포함할 수 있다. 접착 수지는 열경화성 수지일 수 있다. 접착 수지는 예를 들면, 비스페놀형 에폭시 수지, 노블락형 에폭시 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스테르 수지 및 레조시놀 수지 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 비전도성 필름들(180)은 인접한 반도체 칩들(100A,100B,100C,100D,100M)의 측면들보다 내부로 인입된 오목한 측면을 가질 수 있다.
본 실시예에 채용된 반도체 칩들(100A,100B,100C,100D,100M)은 각각 서로 동일한 면적을 갖는 칩 영역(CA)을 가지며, 칩 영역(CA)이 서로 중첩되도록 수직 방향(D3)으로 적층될 수 있다. 복수의 반도체 칩(100A,100B,100C,100D,100M) 각각은 앞선 실시예와 유사하게 칩 영역(CA)의 각 변에 위치한 스크라이브 영역(SL)의 유무에 따라 다른 폭을 가질 수 있다. 도 7a 및 도 7b는 각각 반도체 패키지(300A)를 제1 방향(D1)으로 보는 단면과 제2 방향(D2)으로 보는 단면이 도시되어 있다.
도 7a 및 도 7b를 참조하면, 베이스 구조물(200) 상의 반도체 칩들(100A,100B,100C,100D,100M)의 스택은 앞선 실시예와 유사하게, 각 반도체 칩들(100A,100B,100C,100D,100M)의 서로 다른 폭(W1A,W1 또는 W2B,W2)에 의해 지그재그 형상의 측면 프로파일을 갖는다. 제1 방향(D1)에서 보는 제1 측면 프로파일(도 7b 참조)과, 제1 방향(D1)과 수직인 제2 방향(D2)에서 보는 제2 측면 프로파일(도 7a 참조)은 서로 상이할 수 있다. 이러한 스택에서, 상대적으로 큰 면적을 갖는 베이스 구조물(200)의 휨으로 인한 응력은 일부 반도체 칩(100A,100C)의 상면으로 분산될 수 있다.
본 실시예에 따른 반도체 패키지(300B)는 최상부 반도체 칩(100M)의 상면 상에 순차적으로 배치된 열전도 물질층(310) 및 방열판(320)을 더 포함한다.
열전도 물질층(310)은 방열판(320)과 최상부 반도체 칩(100M) 사이에 배치될 수 있으며, 최상부 반도체 칩(100M)의 상면을 덮을 수 있다. 열전도 물질층(310)은 제1 내지 제5 반도체 칩들(100A,100B,100C,100D,100M)에서 발생된 열이 방열판(320)으로 원활하게 방출되는 것을 도울 수 있다. 열전도 물질층(310)은 방열 계면 물질(thermal interface material, TIM)로 이루어질 수 있다. 예를 들어, 열전도 물질층(310)은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 상기 열전도 물질층(310)은 예를 들면, 에폭시 수지를 포함할 수 있다. 상기 열전도 물질층(310)의 구체적인 예로는, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상 변화 겔(phase change gel), 상 변화 물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)이 있을 수 있다.
방열판(320)은 열전도 물질층(310) 상에 배치될 수 있다. 상기 방열판(320)은 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 패키지를 각각 제1 방향(D1) 및 제2 방향(D2)에 따라 절개하여 본 측단면도들이다.
도 8a 및 도 8b을 참조하면, 본 실시예에 따른 반도체 패키지(300B)는, 칩 스택을 구성하는 반도체 칩들의 개수와 적층 순서가 변경된 점을 제외하고, 도 7a 및 도 7b에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1a 및 도 1b와 도 7a 및 도 7b에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 반도체 패키지(300B)는 스크라이브 영역(SL)에 잔류한 형태에 따라, 두 쌍의 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)과 최상부 반도체 칩(100M)을 포함한다. 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에 도입된 스크라이브 영역(SL)에 잔류한 형태는 도 3 및 도 4를 참조하여 설명된 사항을 참조하여 이해될 수 있다. 구체적으로, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 도 3 및 도 4에서 설명된 바와 같이, 웨이퍼(도 4의 100W1)의 컷 라인을 조절함으로써, 스크라이브 영역(SL)의 유무를 이용하여, 서로 다른 폭 조건을 갖는 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)을 마련할 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 두 쌍의 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 앞선 실시예와 달리, 제1 반도체 칩(100A), 제3 반도체 칩(100C), 제2 반도체 칩(100B) 및 제4 반도체 칩(100D)의 순서로 2회 반복적으로 적층될 수 있다.
도 8a 및 도 8b는 각각 반도체 패키지(300B)를 제1 방향(D1)으로 보는 단면과 제2 방향(D2)으로 보는 단면이 도시되어 있다.
본 실시예에 채용된 반도체 칩들(100A,100B,100C,100D,100M)은 서로 동일한 면적을 갖는 칩 영역(CA)을 가지며, 각각의 칩 영역(CA)이 서로 중첩되도록 수직 방향(D3)으로 적층될 수 있다. 베이스 구조물(200) 상의 칩 스택은 스크라이브 영역(SL)의 유무에 따른 서로 다른 폭(W1A,W1 또는 W2B,W2)에 의해 지그재그 형상의 측면 프로파일을 갖는다.
특히, 앞선 실시예와 유사하게, 제1 방향(D1)에서 보는 제1 측면 프로파일(도 1b 참조)과, 제1 방향(D1)과 수직인 제2 방향(D2)에서 보는 제2 측면 프로파일(도 1a 참조)은 서로 상이할 수 있다. 서로 다른 제1 및 제2 측면 프로파일은 제3 반도체 칩(100C)과 제4 반도체 칩(100D)의 서로 다른 비대칭 평면 형상에 기인한다.
구체적으로, 도 8a를 참조하면, 제4 반도체 칩(100D)은 각각 제1 방향(D1)으로의 양 변에 스크라이브 영역(SL)을 갖는 반면에, 제2 반도체 칩(100B)은 각각 제1 방향(D1)으로의 양 변에는 스크라이브 영역(SL)을 갖지 않으므로, 각각의 제4 반도체 칩(100D)의 제1 폭(W1A)은 제2 반도체 칩(100B)의 제1 폭(W1)보다 크다. 이와 달리, 도 8b을 참조하면, 제2 및 제4 반도체 칩(100B,100D)은 제2 방향(D2)으로의 양 변에는 스크라이브 영역(SL)을 갖지 않으므로, 제2 및 제4 반도체 칩(100B,100D)의 제2 폭(W2)은 실질적으로 동일하다.
예를 들어, 도 8a를 참조하면, 인접한 제2 및 제3 반도체 칩(100B,100C)은 각각 제1 방향(D1)으로의 양 변에는 스크라이브 영역(SL)을 갖지 않으므로, 제2 및 제3 반도체 칩(100B,100C)의 제1 폭(W1)은 실질적으로 동일하며, 이와 달리, 도 8b을 참조하면, 제2 반도체 칩(100B)은 제2 방향(D2)으로의 양 변에 스크라이브 영역(SL)을 갖지 않는 반면에, 제3 반도체 칩(100C)은 제2 방향(D2)으로의 양 변에는 스크라이브 영역(SL)을 가지므로, 제3 반도체 칩(100C)의 제2 폭(W2B)은 제2 반도체 칩(100B)의 제2 폭(W2)보다 크다.
또한, 도 8a를 참조하면, 제3 반도체 칩(100C)은 제1 방향(D1)으로의 양 변에 스크라이브 영역(SL)을 갖지 않는 반면에, 제1 반도체 칩(100A)은 제1 방향(D1)으로의 양 변에는 스크라이브 영역(SL)을 가지므로, 제1 반도체 칩(100A)의 제1 폭(W1A)은 제3 반도체 칩(100C)의 제1 폭(W1)보다 크지만, 도 8b을 참조하면, 제1 및 제3 반도체 칩(100A,100C)은 각각 제1 방향(D1)으로의 양 변에는 스크라이브 영역(SL)을 가지므로, 제1 및 제3 반도체 칩(100A,100C)의 제2 폭(W2B)은 실질적으로 동일하다.
이와 같이, 일 반도체 칩의 제1 폭은 다른 반도체 칩의 제1 폭보다 크고, 상기 일 반도체 칩의 제2 폭은 상기 다른 반도체 칩의 제2 폭과 동일하거나 작을 수 있다. 이와 반대로, 일 반도체 칩의 제2 폭은 다른 반도체 칩의 제2 폭보다 크고, 상기 일 반도체 칩의 제1 폭은 상기 다른 반도체 칩의 제1 폭과 동일하거나 작을 수도 있다.
이러한 배열은 상대적으로 큰 면적을 갖는 베이스 구조물(200)의 휨으로 인한 응력을 일부 반도체 칩(100A,100C)의 상면으로 분산시킴으로써 기계적 손상을 방지할 수 있다. 도 8a 및 도 8b에 도시된 바와 같이, 베이스 구조물(200)에 스마일 형상의 휨이 발생될 때에, 베이스 구조물(200)과 칩 스택의 하단 모서리에 집중되는 응력(SP0)은 그 상부에 위치한 반도체 칩의 폭보다 큰 폭의 반도체 칩(100A.100C)의 상면으로 분산시킬 수 있다. 예를 들어, 도 8a에서는 제1 반도체 칩들(100A) 각각의 상면의 양 측 영역(SP1,SP3)에, 도 8b에서는 제3 반도체 칩들(100C) 각각의 양 측 영역(SP2,SP4)에 베이스 구조물(200)의 휨에 의한 응력이 분산될 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 패키지를 각각 제1 방향(D1) 및 제2 방향(D2)에 따라 절개하여 본 측단면도들이다.
도 9a 및 도 9b을 참조하면, 본 실시예에 따른 반도체 패키지(300C)는, 칩 스택을 구성하는 반도체 칩들의 종류(6종) 및 개수와 적층 순서가 변경된 점을 제외하고, 도 7a 및 도 7b에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1a 및 도 1b와, 도 7a 및 도 7b와, 도 8a 및 도 8b에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 반도체 패키지(300C)는 스크라이브 영역(SL)에 잔류한 형태에 따라, 두 쌍의 제1 내지 제6 반도체 칩들(100A,100B,100C,100D,100E,100F)과 최상부 반도체 칩(100M)을 포함한다. 에 도입된 스크라이브 영역(SL)에 잔류한 형태는 도 10에 도시된 바와 같이 마련될 수 있다. 일부 실시예에서, 제1 내지 제6 반도체 칩들(100A,100B,100C,100D,100E,100F)은 도 3 및 도 4과, 도 6를 참조하여 설명된 사항을 참조하여 이해될 수 있다. 구체적으로, 도 4의 웨이퍼(100W1)로부터 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)를 마련하고, 도 6의 웨이퍼(100W2)로부터 제5 및 제6 반도체 칩들(100E,100F)을 마련할 수 있다.
이와 달리, 제1 내지 제6 반도체 칩들(100A,100B,100C,100D,100E,100F)은 도 11에 도시된 바와 같이, 컷 라인의 위치를 조절함으로써 하나의 웨이퍼(100W2)로부터 마련될 수 있다. 도 11은 도 10의 제1 내지 제6 반도체 칩들(100A,100B.100C,100D,100E,100F)을 얻기 위한 웨이퍼 절단 공정을 설명하기 위한 웨이퍼(100W2)의 평면도이다.
도 11을 참조하면, 복수의 반도체 칩을 위한 웨이퍼(100W2)가 도시되어 있다. 상기 웨이퍼(100W2)는 복수의 행과 복수의 열로 배열된 복수의 칩 영역들(CA)과 칩 영역들(CA) 사이의 제1 방향(D1)에 따른 제1 스크라이브 레인들(SL_A)과, 칩 영역들(CA)의 제2 방향(D2)에 따른 제2 스크라이브 레인들(SL_B)을 포함한다. 앞선 실시예와 유사하게, 제1 스크라이브 레인들(SL_A)과 제2 스크라이브 레인들(SL_B)은 각각 일정한 폭을 가질 수 있다.
제1 및 제2 스크라이브 레인들(SL_A,SL_B)에서 실제 절단되는 컷 라인(CL1,CL2)의 위치를 조절함으로써 절단된 개별 칩 영역(CA) 주위에 스크라이브 레인을 선택적으로 잔류시킬 수 있다.
도 11에 도시된 바와 같이, 제1 방향(D1)에 따른 제1 컷 라인(CL1)은 칩 영역(CA)에 대응되는 제1 피치(P1a)와, 칩 영역(CA)과 2개의 제1 스크라이브 레인들(SL_A)에 대응되는 제2 피치(P1b)와, 칩 영역(CA)과 1개의 제1 스크라이브 레인들(SL_A)에 대응되는 제3 피치(P2c)의 주기로 반복될 수 있으며, 제2 방향(D2)에 따른 제2 컷 라인(CL2)은 칩 영역(CA)에 대응되는 제4 피치(P2a)와, 칩 영역(CA)과 2개의 제2 스크라이브 레인들(SL_B)에 대응되는 제5 피치(P2b)의 주기로 반복될 수 있다. 실제 잔류하는 스크라이브 영역의 폭(Wb,Wa)은 제1 및 제2 스크라이브 레인(SL_A,SL_B)에서 절단시 소모되는 커프 영역의 폭을 제외한 폭일 수 있다. 제1 및 제2 컷 라인(CL1,CL2)은 상술된 피치의 주기로 이동되어 원활한 절단 공정을 수행할 수 있으며, 도 11의 확대도에 도시된 바와 같이, 도 10에 도시된 서로 다른 폭을 갖는 제1 내지 제6 반도체 칩(100A,100B,100C,100D,100E,100F)을 제조할 수 있다.
상술된 피치 주기로 이동되는 컷 라인에 의해 개별 반도체 칩에서 스크라이브 영역의 폭을 일정할 수 있다.
구체적으로, 도 10을 참조하면, 제1, 제4 및 제6 반도체 칩(100A,100D,100F)의 제1 및 제2 스크라이브 영역(SL1,SL2)은 서로 실질적으로 동일한 폭(Wa)을 가질 수 있다. 이와 유사하게, 제1 및 제3 반도체 칩(100A,100C)의 제3 및 제4 스크라이브 영역(SL3,SL4)은 서로 실질적으로 동일한 폭(Wb)을 가질 수 있다. 제5 및 제6 반도체 칩(100E,100F)의 제3 스크라이브 영역(SL3)은 제3 및 제4 스크라이브 영역(SL3,SL4) 각각의 폭(Wb)과 실질적으로 동일한 폭을 가질 수 있다.
도 11에 도시된 바와 같이, 제1 내지 제6 반도체 칩들(100A,100B,100C,100D,100E,100F)은 웨이퍼(100W2)의 제1 및 제2 컷 라인(CL1,CL2)의 피치 주기를 조절함으로써, 서로 다른 폭 조건을 갖는 제1 내지 제6 반도체 칩들(100A,100B,100C,100D,100E,100F)을 마련할 수 있다.
도 9a 및 도 9b는 각각 본 실시예에 따른 반도체 패키지(300C)를 제1 방향(D1)으로 보는 단면과 제2 방향(D2)으로 보는 단면이 도시되어 있다.
도 9a 및 도 9b을 참조하면, 두 쌍의 제1 내지 제6 반도체 칩들(100A,100B,100C,100D,100E,100F)은 제1 반도체 칩(100A), 제2 반도체 칩(100B), 제5 반도체 칩(100E), 제3 반도체 칩(100C), 제4 반도체 칩(100D), 제6 반도체 칩의 순서로 2회 반복적으로 적층될 수 있다.
본 실시예에 채용된 반도체 칩들(100A,100B,100C,100D,100M)은 서로 동일한 면적을 갖는 칩 영역(CA)을 가지며, 각각의 칩 영역(CA)이 서로 중첩되도록 수직 방향(D3)으로 적층될 수 있다. 베이스 구조물(200) 상의 칩 스택은 스크라이브 영역(SL)의 유무에 따른 서로 다른 폭(W1A,W1 또는 W2B,W2)에 의해 지그재그 형상의 측면 프로파일을 갖는다.
앞선 실시예와 유사하게, 제1 방향(D1)에서 보는 제1 측면 프로파일(도 9b 참조)과, 제1 방향(D1)과 수직인 제2 방향(D2)에서 보는 제2 측면 프로파일(도 9a 참조)은 서로 상이할 수 있다. 서로 다른 제1 및 제2 측면 프로파일은 제3 반도체 칩(100C)과 제4 반도체 칩(100D) 뿐만 아니라, 제5 반도체 칩(100E)과 제6 반도체 칩(100F)의 서로 다른 비대칭 평면 형상에 기인한다.
예를 들어, 도 8a를 참조하면, 인접한 제6 및 제4 반도체 칩(100F,100D)은 각각 제1 방향(D1)으로의 양 변에는 스크라이브 영역(SL)을 가지므로, 제6 및 제4 반도체 칩(100F,100D)의 제1 폭(W1A)은 실질적으로 동일하다. 이와 달리, 도 8b를 참조하면, 제6 반도체 칩(100E)은 제2 방향(D2)으로의 일 변(좌측 변)에만 스크라이브 영역(SL)을 갖는 반면에, 제4 반도체 칩(100D)은 제2 방향(D2)으로의 양 변 모두에 스크라이브 영역(SL)을 갖지 않으므로, 제6 반도체 칩(100E)의 제2 폭(W2B')은 제4 반도체 칩(100D)의 제2 폭(W2)보다 크다.
또한, 도 8a를 참조하면, 인접한 제3 및 제5 반도체 칩(100C,100E)은 각각 제1 방향(D1)으로의 양 변에는 스크라이브 영역(SL)을 갖지 않으므로, 제3 및 제5 반도체 칩(100C,100F)의 제1 폭(W1)은 실질적으로 동일하다. 이와 달리, 도 8b를 참조하면, 제3 반도체 칩(100C)은 제2 방향(D2)으로의 양 측 모두에 스크라이브 영역(SL)을 갖는 반면에, 제5 반도체 칩(100E)은 제2 방향(D2)으로의 일 변(좌측 변)에만 스크라이브 영역(SL)을 가지므로, 제3 반도체 칩(100C)의 제2 폭(W2B)은 제5 반도체 칩(100E)의 제2 폭(W2B')보다 크다.
이와 같이, 일 반도체 칩의 제1 폭은 다른 반도체 칩의 제1 폭과 동일하고, 상기 일 반도체 칩의 제2 폭은 상기 다른 반도체 칩의 제2 폭과 클 수도 있다. 또한, 일 반도체 칩의 하부에 위치한 다른 반도체 칩의 폭을 일 반도체 칩의 폭보다 큰 폭을 갖도록 배열할 수 있다.
이러한 배열은 상대적으로 큰 면적을 갖는 베이스 구조물(200)의 휨으로 인한 응력을 일부 반도체 칩(100A,100C)의 상면으로 분산시킴으로써 기계적 손상을 방지할 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 베이스 구조물(200)에 스마일 형상의 휨이 발생될 때에, 베이스 구조물(200)과 칩 스택의 하단 모서리에 집중되는 응력은 그 상부에 위치한 반도체 칩의 폭보다 큰 폭의 반도체 칩의 상면으로 분산시킬 수 있다. 예를 들어, 도 9a에서는 제1 반도체 칩들(100A) 각각의 상면의 양 측 영역에, 도 9b에서는 제1 반도체 칩들(100A) 및 제3 반도체 칩들(100C) 각각의 양 측 영역에 베이스 구조물(200)의 휨에 의한 응력이 분산될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
300,300A,300B,300C: 반도체 패키지
100A,100B,100C,100D,100E,100F,100M: 반도체 칩
110: 반도체 기판 120: 디바이스층
130: 관통 전극 140: 배선 구조물
152: 전면 패드 154: 후면 패드
162: 전면 절연층 164: 후면 절연층
170: 도전성 범프 180: 비전도성 필름
200: 베이스 구조체 280: 몰딩부
310: 방열체 320: 열전도 물질층

Claims (10)

  1. 베이스 구조물; 및
    상기 베이스 구조물의 상면의 일부 영역 상에 배치되며, 각각 서로 동일한 면적을 갖는 칩 영역과, 상기 칩 영역을 부분적으로 관통하는 복수의 관통 전극을 갖는 복수의 반도체 칩;을 포함하고,
    상기 복수의 반도체 칩은 각각의 칩 영역이 서로 중첩되도록 수직 방향으로 적층(stack)되며, 상기 복수의 반도체 칩의 스택에서, 상기 복수의 반도체 칩은 각각 제1 방향으로의 제1 폭과 상기 제1 방향과 수직인 제2 방향으로의 제2 폭을 가지고,
    상기 복수의 반도체 칩은 각각의 칩 영역의 서로 다른 변에 위치한 스크라이브 영역을 갖는 제1 반도체 칩 및 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩의 제1 폭은 상기 제2 반도체 칩의 제1 폭보다 크고, 상기 제1 반도체 칩의 제2 폭은 상기 제2 반도체 칩의 제2 폭과 동일하거나 그보다 작은 반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 반도체 칩의 스택은 상기 제1 방향에서 보는 제1 측면 프로파일과 상기 제2 방향에서 보는 제2 측면 프로파일을 가지며, 상기 제1 측면 프로파일 및 상기 제2 측면 프로파일을 서로 상이한 반도체 패키지.
  3. 제1항에 있어서,
    상기 칩 영역은 상기 제1 방향으로 이격된 제1 변 및 제2 변과, 상기 제2 방향으로 이격된 제3 변 및 제4 변에 의해 둘러싸이며,
    상기 제1 반도체 칩은 상기 칩 영역의 제1 변 및 제2 변에 각각 위치하는 제1 및 제2 스크라이브 영역들을 포함하고, 상기 제2 반도체 칩은 상기 칩 영역의 제3 변 및 제4 변에 각각 위치한 제3 및 제4 스크라이브 영역들을 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 및 제2 스크라이브 영역들은 서로 동일한 폭을 가지며, 상기 제3 및 제4 스크라이브 영역들은 서로 동일한 폭을 갖는 반도체 패키지.
  5. 제3항에 있어서,
    상기 복수의 반도체 칩은,
    상기 칩 영역의 주위에 스크라이브 영역이 없는 제3 반도체 칩과,
    상기 칩 영역의 제1 변 내지 제4 변을 둘러싸는 주위 스크라이브 영역을 갖는 제4 반도체 칩을 더 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 복수의 반도체 칩은 상기 제1 내지 제4 반도체 칩 중 적어도 1종의 반도체 칩을 2개 이상으로 포함하는 반도체 패키지.
  7. 제5항에 있어서,
    상기 복수의 반도체 칩은
    상기 칩 영역의 제4 변에 위치한 제5 스크라이브 영역을 갖는 제5 반도체 칩과,
    상기 칩 영역의 제1 변 내지 제3 변을 둘러싸는 제6 스크라이브 영역을 갖는 제6 반도체 칩을 더 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 복수의 반도체 칩 중 적어도 하나의 반도체 칩은 그 하부에 위치한 반도체 칩의 상기 제1 방향에 따른 폭보다 작은 상기 제1 방향에 따른 폭을 가지거나, 그 하부에 위치한 반도체 칩의 상기 제2 방향에 따른 폭보다 작은 상기 제2 방향에 따른 폭을 갖는 반도체 패키지.
  9. 베이스 구조물; 및
    상기 베이스 구조물의 상면의 일부 영역 상에 수직 방향으로 적층되며, 각각 서로 동일한 면적의 칩 영역과 상기 칩 영역을 관통하는 복수의 관통 전극을 갖는 복수의 반도체 칩;을 포함하고,
    상기 복수의 반도체 칩은 상기 칩 영역이 서로 중첩되도록 상기 수직 방향으로 적층되고, 상기 칩 영역은 제1 방향으로 이격된 제1 변 및 제2 변과, 상기 제1 방향과 수직인 제2 방향으로 이격된 제3 변 및 제4 변에 의해 정의되고,
    상기 복수의 반도체 칩은
    상기 칩 영역의 주위에 스크라이브 영역이 없는 제1 반도체 칩과,
    상기 칩 영역의 제1 변 및 제2 변에 각각 위치한 제1 및 제2 스크라이브 영역들을 갖는 제2 반도체 칩과,
    상기 칩 영역의 제3 변 및 제4 변에 각각 위치한 제3 및 제4 스크라이브 영역들을 갖는 제3 반도체 칩과,
    상기 칩 영역의 제1 변 내지 제4 변을 둘러싸는 스크라이브 영역을 갖는 제4 반도체 칩을 포함하는 반도체 패키지.
  10. 하부 반도체 칩; 및
    상기 하부 반도체 칩의 상면의 일부 영역 상에 수직 방향으로 적층되며, 각각 칩 영역과 상기 칩 영역을 부분적으로 관통하는 관통 비아들을 갖는 복수의 상부 반도체 칩;을 포함하고,
    상기 복수의 상부 반도체 칩의 칩 영역들은 서로 동일한 면적을 가지며, 상기 복수의 상부 반도체 칩은 상기 칩 영역들이 중첩되도록 상기 수직 방향으로 적층되고,
    상기 복수의 상부 반도체 칩의 스택에서, 상기 복수의 반도체 칩 각각은 제1 방향으로의 제1 폭과 상기 제1 방향과 수직인 제2 방향으로의 제2 폭을 가지며,
    상기 복수의 상부 반도체 칩은 상기 칩 영역의 변들 중 서로 다른 변에 위치한 스크라이브 영역을 갖는 제1 반도체 칩 및 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩의 제1 폭은 상기 제2 반도체 칩의 제1 폭보다 크고, 상기 제1 반도체 칩의 제2 폭은 상기 제2 반도체 칩의 제2 폭과 동일하거나 그보다 작은 반도체 패키지.




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