KR20240078509A - 발광 소자, 이를 포함하는 표시장치 및 표시장치의 제조방법 - Google Patents

발광 소자, 이를 포함하는 표시장치 및 표시장치의 제조방법 Download PDF

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Abstract

본 명세서의 일 실시예에 따른 표시 장치는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물 및 질화물 반도체 구조물의 외측면부에 위치하는 패시베이션 패턴을 포함하되, 제1 반도체층은 표면으로부터 돌출된 돌기부를 포함하는 것을 특징으로 한다.

Description

발광 소자, 이를 포함하는 표시장치 및 표시장치의 제조방법{LIGHT EMITTING DEVICE, DISPLAY DEVICE INCLUDING THE SAME AND THE METHOD FOR MANUFACTURING OF THE SAME}
본 명세서는 발광 소자에 관한 것으로, 보다 상세하게는 발광 소자의 손상을 방지할 수 있는 구조를 포함하는 발광소자, 이를 포함하는 표시장치 및 표시장치의 제조방법을 제공하는 것이다.
표시장치는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다.
표시장치 가운데 발광형 표시장치는 발광 소자 또는 광원을 표시장치에 내장하고, 내장된 자체 발광 소자 또는 광원에서 발생하는 빛을 사용하여 정보를 표시한다. 자체 발광 소자를 포함하는 표시장치는 광원을 내장하는 표시장치보다 얇게 구현될 수 있고, 유연하여 접고 구부리거나 말 수 있는 표시장치를 구현할 수 있는 장점이 있다.
자체 발광 소자가 내장된 표시장치는, 예를 들어, 발광층으로 유기물을 포함하는 유기 발광 표시장치(OLED; Organic light emitting device) 또는 발광층으로 무기물을 포함하는 마이크로 엘이디 표시장치(Micro LED display; Micro light emitting diode display)등을 포함한다. 여기서 유기물을 발광층으로 사용하는 유기 발광 표시장치는 별도의 광원이 필요하지는 않으나, 수분과 산소에 취약한 유기물의 재료적 특성에 의해 외부 환경에 의해 불량 화소가 발생하기 쉬운 문제가 있다. 이에 대해, 마이크로 엘이디 표시장치는 수분과 산소에 강한 무기물을 발광층으로 사용함에 따라, 외부 환경에 영향을 받지 않아 고신뢰성과 고화질을 가지는 장점이 있다.
또한, 마이크로 엘이디 표시장치는 외부 환경에 강하기 때문에, 밀봉재와 같은 보호 구조물을 필요로 하지 않고, 다양한 종류의 소재를 기판으로 사용할 수 있어 유기 발광 표시장치보다 더 얇은 구조를 가지면서도 플렉서블한 표시장치를 구현하거나 또는 복수 개의 마이크로 엘이디를 연결하여 대면적의 표시장치로 구현하는데 더 유리함에 따라, 차세대 표시장치로서 각광받고 있다.
이에 따라, 마이크로 엘이디 표시장치의 발광 효율을 증가시키면서 소자의 특성을 향상시키기 위한 연구가 이루어지고 있다.
본 명세서의 일 실시예에 따른 해결 과제는 레이저 리프트 오프 공정에서 발생하는 크랙 불량 등에 의해 발광 소자 칩의 특성이 저하되는 것을 방지할 수 있는 발광 소자를 제공하기 위한 것이다.
또한, 본 명세서의 일 실시예에 따른 해결 과제는 질화물 반도체 구조물과 성장 기판 사이의 접촉 면적을 감소시킴으로써 비교적 두꺼운 두께의 패시베이션 패턴을 마련할 수 있어 질화물 반도체 구조물의 측면부를 보호할 수 있으므로 외부양자효율이 감소하는 것을 보완하는 것을 목적으로 한다.
또한, 본 명세서의 일 실시예에 따른 해결 과제는 질화물 반도체 구조물과 성장 기판 사이의 접촉 면적을 감소시킴으로써 인접하는 발광 소자 칩들 사이의 공간 마진을 감소시킬 수 있어 발광 소자 칩의 밀도를 증가시켜 수율을 향상시키고 공정최적화하는 것을 목적으로 한다.
또한, 본 명세서의 일 실시예에 따른 해결 과제는 질화물 반도체 구조물의 형상에 의해 패키지 기판과 합착시 개구부 영역에 끼워지는 형태로 고정시킬 수 있어 복수 개의 발광 소자 칩을 패키지 기판 상에 용이하게 정렬시키면서도 오정렬을 방지하는 것을 목적으로 한다.
본 명세서의 일 실시예에 따른 해결 과제는 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 명세서의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 명세서의 일 실시예에 따른 발광 소자는, 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물 및 질화물 반도체 구조물의 외측면부에 위치하는 패시베이션 패턴을 포함하고, 제1 반도체층은 표면으로부터 돌출된 돌기부를 포함한다.
본 명세서의 일 실시예에 따른 발광 소자를 포함하는 표시장치는 복수의 회로 소자가 배치되고, 홀더 영역을 포함하는 패키지 기판; 홀더 영역에 배치된 발광 소자를 포함하고, 발광 소자는 돌기부를 포함하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물 및 질화물 반도체 구조물의 외측면부에 위치하는 패시베이션 패턴을 포함한다. 그리고, 돌기부는 홀더 영역 내에 배치되는 것을 포함한다.
그리고, 본 명세서의 일 실시예에 따른 표시장치의 제조방법을 설명한다. 표시장치는 하부 부분 및 상부 부분을 포함하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물 및 질화물 반도체 구조물의 외측면부에 위치하는 패시베이션 패턴을 포함한다. 이러한 표시장치의 제조방법은 제1 반도체층은 표면으로부터 돌출된 돌기부를 포함하는 발광 소자를 준비하는 단계 및 발광 소자가 정렬되는 홀더 영역을 구비하고 발광 소자를 구동시키는 복수의 회로 소자가 구비된 패키지 기판을 포함하되, 발광 소자의 돌기부가 홀더 영역에 정렬되어 패키지 기판과 합착되는 단계를 포함한다.
본 명세서의 일 실시예에 따르면, 성장 기판과 질화물 반도체 구조물 사이에 마스크 패턴을 배치함으로써, 성장 기판과 질화물 반도체 구조물이 접촉하는 면적을 감소시킬 수 있다. 이에 따라, 레이저 리프트 오프 공정에서 성장 기판과 질화물 반도체 구조물 사이에 발생하는 크랙 불량을 감소시킬 수 있는 효과가 있다.
또한, 성장 기판과 질화물 반도체 구조물이 상호 접촉하는 면적이 감소됨으로써 레이저 리프트 오프 공정을 진행하는 과정에서 레이저가 닿는 면적이 감소됨에 따라, 인접하는 발광 소자 칩들 사이의 공간 마진을 감소시킬 수 있어 발광 소자 칩의 밀도를 증가시켜 수율을 향상시킬 수 있다.
또한, 질화물 반도체 구조물의 외측면부를 보호하는 패시베이션 패턴이 성장 기판과 이격된 위치에 배치됨에 따라, 레이저 리프트 오프 공정에서 패시베이션 패턴으로부터 유발되는 이물 불량 등을 방지할 수 있는 이점을 제공한다.
또한, 패시베이션 패턴이 성장 기판과 이격된 위치에 배치됨에 따라, 패시베이션 패턴의 두께를 충분한 두께로 확보할 수 있다. 이에 따라, 패시베이션 패턴의 두께는 건식 식각 공정에서 질화물 반도체 구조물의 측면부에 발생될 수 있는 손상을 방지할 수 있을 만큼 충분한 두께를 가질 수 있어 외부양자효율(EQE)이 감소하는 것을 보완할 수 있다.
아울러, 질화물 반도체 구조물의 제1 반도체층 하부 부분에 광 산란 패턴이 배치되어 광 산란을 유도함으로써 광 추출 효율을 향상시켜 발광 소자 칩의 성능을 향상시킬 수 있는 효과가 있다. 이에 따라 발광 소자 칩을 구동하는데 상대적으로 적은 전류를 필요로 함에 따라, 저전력 효과가 있을 수 있다.
더불어, 질화물 반도체 구조물의 제1 반도체 하부 부분이 돌출된 형상을 포함하고 있음에 따라, 패키지 기판과 합착시 개구부 영역에 끼워지는 형태로 고정시킬 수 있어 복수 개의 발광 소자 칩을 패키지 기판 상에 용이하게 정렬시키면서도 오정렬을 방지할 수 있다. 이에 따라, 복수 개의 발광 소자 칩을 패키지 기판 상에 정렬시키는 시간을 감소시켜 공정단순화 효과가 있을 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 제1 실시예에 따른 발광 소자를 나타낸 도면이다.
도 2a 내지 도 2c는 본 명세서의 제2 실시예에 따른 발광 소자를 나타낸 도면이다.
도 3은 본 명세서의 제3 실시예에 따른 발광 소자를 나타낸 도면이다.
도 4는 본 명세서의 제4 실시예에 따른 발광 소자를 나타낸 도면이다.
도 5는 본 명세서의 일 실시예에 따른 표시장치를 나타낸 도면들이다.
도 6은 본 명세서의 다른 실시예에 따른 표시장치를 나타낸 도면들이다.
도 7은 본 명세서의 또 다른 실시예에 따른 표시장치를 나타낸 도면들이다.
도 8 내지 도 21은 본 명세서의 실시예에 따른 발광 소자가 배치된 표시장치의 제조방법을 설명하기 위한 도면들이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 발명의 각 실시예에 따른 표시장치에 대하여 첨부한 도면을 참고로 하여 설명한다.
도 1은 본 명세서의 제1 실시예에 따른 발광 소자를 나타낸 도면이다.
도 1을 참조하면, 제1 실시예에 따른 발광 소자(100)는 성장 기판(105) 상에 배치될 수 있다. 도 1에서는 설명의 편의를 위해 하나의 발광 소자(100)만을 도시하고 있으나, 성장 기판(105) 상에는 복수 개의 발광 소자가 상호 간에 이격하여 배치되어 있다. 발광 소자(100)는 질화물 반도체 구조물(130)과, 질화물 반도체 구조물(130)의 외측면부를 둘러싸는 패시베이션 패턴(135), 제1 전극(145) 및 제2 전극(150)를 포함할 수 있다. 질화물 반도체 구조물(130)은 버퍼반도체층(110), 제1 반도체층(115), 활성층(120) 및 제2 반도체층(125)을 포함할 수 있다. 질화물 반도체 구조물(130)은 제2 반도체층(125) 및 활성층(120)을 관통하여 제1 반도체층(115)의 표면을 일부 노출시키는 트렌치홀(140)을 포함할 수 있다.
패시베이션 패턴(135)은 질화물 반도체 구조물(130)의 외측면부와 트렌치홀(140)의 측면을 덮을 수 있다. 패시베이션 패턴(135)은 질화물 반도체 구조물(130)을 형성하기 위해 진행하는 건식 식각 공정에서 질화물 반도체 구조물(130)의 측면부에 발생할 수 있는 손상을 방지하여 소자의 특성을 보완하는 역할을 한다. 패시베이션 패턴(135)은 매우 얇은 두께로 형성된다. 예를 들어, 패시베이션 패턴(135)은 100nm 내지 120nm의 두께를 가지며, 120nm의 두께를 넘지 않게 형성될 수 있다.
또한, 패시베이션 패턴(135)은 제1 반도체층(115)의 표면 일부를 노출시키는 제1 오픈 영역(141) 및 제2 반도체층(125)의 표면 일부를 노출시키는 제2 오픈 영역(142)을 포함할 수 있다. 제1 전극(145)은 제1 오픈 영역(141)에 의해 노출된 제1 반도체층(115)과 접속하고, 제2 전극(150)은 제2 오픈 영역(142)에 의해 노출된 제2 반도체층(125)과 접속한다. 제1 전극(145) 및 제2 전극(150)은 하부에 위치한 패시베이션 패턴(135)에 의해 상호 절연될 수 있다.
한편, 질화물 반도체 구조물(130)의 최하단부에 위치하는 버퍼반도체층(110)은 성장 기판(105)과 전체 면이 접촉하고 있는 형상을 가진다.
질화물 반도체 구조물(130)을 포함하는 발광 소자(100)는 레이저 리프트 오프(Laser Lift off) 공정을 이용하여 성장 기판(105)으로부터 개개의 발광 소자로 분리될 수 있다. 그런데 레이저 리프트 오프 공정을 진행하는 과정에서 크랙(crack) 불량이 발생할 수 있다. 예를 들어, 패시베이션 패턴(135)은 질화물 반도체 구조물(130)을 보호하고 발광 소자의 특성을 개선하기 위해 필수적으로 필요한 구성이지만, 전술한 바와 같이, 100nm 내지 120nm의 얇은 두께로 형성해야 한다.
패시베이션 패턴(135)의 두께가 두꺼워지면, 예를 들어 120nm보다 두꺼운 경우, 레이저 리프트 오프 공정을 진행하는 과정에서 크랙(crack)이 시작하는 시작점이 될 수 있다. 패시베이션 패턴(135)의 바닥면(S.P)은 성장 기판(105)과 접촉된 형상을 가지는데, 패시베이션 패턴(135)의 바닥면(S.P)이 성장 기판(105)과 접촉되어 있는 상태에서 크랙이 발생하면 패시베이션 패턴(135)의 일부분이 질화물 반도체 구조물(130)로부터 떨어져 나가 잔여물이 될 수 있다. 크랙에 의해 질화물 반도체 구조물(130)로부터 떨어져 나간 패시베이션 패턴(135)의 잔여물은 후공정에서 이물로 작용하여 이후 패키지 기판으로 발광 소자를 전사시 불량의 원인으로 작용하여 소자의 신뢰성을 저하시키게 된다.
이러한 불량을 방지하기 위해 패시베이션 패턴(135)을 얇은 두께, 예를 들어 120nm 이하의 두께로 형성한다. 하지만, 패시베이션 패턴(135)의 두께가 얇아질수록 건식 식각 공정에서 질화물 반도체 구조물(130)의 측면부에 발생할 수 있는 손상을 방지하는데 한계가 있다. 질화물 반도체 구조물(130)의 측면부에 손상이 방지되지 않고 잔류하는 경우, 발광에 참여하지 않는 전자-정공의 비정상 결합이 질화물 반도체 구조물(130)의 외측면부에 다수 발생하면서 발광 영역이 감소하게 된다. 발광 영역이 감소하면 동일 전류를 인가하더라도 외부양자효율(EQE; External quantum efficiency)이 감소함에 따라, 휘도가 낮아져 발광 효율이 크게 감소하는 문제가 발생할 수 있다.
이에 따라, 본 명세서의 실시예에서는 레이저 리프트 오프 공정을 진행하는 과정에서 크랙(crack) 불량이 발생하는 것을 방지하여 발광 효율을 증가시킬 수 있는 발광 소자, 발광 소자를 포함하는 표시장치 및 그 제조방법을 설명하기로 한다. 이하 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 명세서의 제2 실시예에 따른 발광 소자를 나타낸 도면이다. 여기서 도 2a 는 발광 소자의 평면도이고, 도 2b는 도 2a의 선 I-I'의 단면도이다. 그리고 도 2c는 제2 실시예의 다른 예에서 광 산란 패턴을 더 포함하는 발광 소자를 나타낸 단면도이다.
도 2a 내지 도 2c를 참조하면, 본 명세서의 제2 실시예에 따른 발광 소자(200)는 질화물 반도체 구조물(230), 패시베이션 패턴(235), 제1 전극(245) 및 제2 전극(250)를 포함할 수 있다. 질화물 반도체 구조물(230)은 성장 기판(205) 상에 배치될 수 있다. 발광 소자(200)는 성장 기판(205)을 제외한 구성요소들을 일컫는다.
질화물 반도체 구조물(230)은 버퍼반도체층(210), 제1 반도체층(215), 활성층(220) 및 제2 반도체층(225)을 포함할 수 있다. 질화물 반도체 구조물(230)의 제1 반도체층(215)은 제1 폭(W1)을 가지는 하부 부분(212) 및 제1 폭(W1)보다 넓은 제2 폭(W2)을 가지는 상부 부분(214)을 포함할 수 있다. 제1 반도체층(215)은 돌기부를 포함할 수 있다. 제1 반도체층(215)의 돌기부는 하부 부분(212)일 수 있다. 제1 반도체층(215)의 하부에 위치한 버퍼반도체층(210)은 제1 반도체층(215)의 하부 부분(212)의 제1 폭(W1)과 동일한 폭을 가질 수 있다. 또한 제1 반도체층(215)의 상부에 위치한 활성층(220) 및 제2 반도체층(225)은 제1 반도체층(215)의 상부 부분(214)의 제2 폭(W2)보다는 좁은 폭을 가질 수 있다. 이에 따라, 제1 반도체층(215)의 하부 부분(212)은 제1 반도체층(215)의 상부 부분(214)과 동일한 물질을 포함하고 상부 부분(214)으로부터 돌출된 일체형의 돌기부로도 이해될 수 있다. 본 명세서에 따른 실시예에 따른 발광 소자(200)의 제1 반도체층(215)은 표면으로부터 돌출된 돌기부를 포함할 수 있다.
예를 들어, 질화물 반도체 구조물(230)은 도 2b 에서 나타낸 바와 같이, 단면에서 바라볼 때 'T'자 형상을 가질 수 있다.
패시베이션 패턴(235)은 질화물 반도체 구조물(230)의 외측면부 일부 및 상부면 일부를 덮는 형상을 가질 수 있다. 예를 들어, 패시베이션 패턴(235)은 제2 반도체층(225), 활성층(220) 및 제1 반도체층(215)의 상부 부분(214)의 외측면을 둘러싸는 형상을 가질 수 있다. 이에 따라, 제1 반도체층(215)의 하부 부분(212)의 외측면부는 외부에 노출될 수 있다. 패시베이션 패턴(235)은 질화물 반도체 구조물(230)의 측면을 덮으면서, 제1 반도체층(215)의 돌기부의 외측면을 노출시킬 수 있다. 또한, 패시베이션 패턴(235)은 제1 반도체층(215)의 표면 일부를 노출시키는 제1 오픈 영역(241) 및 제2 반도체층(225)의 표면 일부를 노출시키는 제2 오픈 영역(242)을 포함할 수 있다.
제1 전극(245)은 제1 오픈 영역(241)에 의해 노출된 제1 반도체층(215)과 접속하고, 제2 전극(250)는 제2 오픈 영역(242)에 의해 노출된 제2 반도체층(225)과 접속하게 배치될 수 있다. 제1 전극(245) 및 제2 전극(250)은 패시베이션 패턴(235)에 의해 상호 절연될 수 있다.
질화물 반도체 구조물(230)의 최하단부에 위치하는 버퍼반도체층(210)은 성장 기판(205)과 전면이 접촉하고 있는 형상을 가진다. 이 경우, 버퍼반도체층(210)은 제1 반도체층(215)의 하부 부분(212)과 동일한 폭을 가짐에 따라, 제2 폭(W2)보다 작은 제1 폭(W1)의 크기만큼 성장 기판(205)과 접촉하고 있다. 또한, 패시베이션 패턴(235)의 바닥면(235b)은 성장 기판(205)의 표면으로부터 제1 반도체층(215)의 하부 부분(212)의 높이(H1)만큼 이격하여 위치함에 따라 성장 기판(205)과 접촉하는 면이 발생하지 않는다. 이에 따라, 레이저 리프트 오프 공정에서 패시베이션 패턴(235)으로부터 크랙이 발생하는 것을 방지할 수 있다. 또한, 패시베이션 패턴(235)이 성장 기판(205)의 표면과 접촉하지 않고 이격하여 위치함에 따라, 패시베이션 패턴(235)은 제1 반도체층(215)의 하부 부분(212)이 없는 구조에서의 패시베이션 패턴(135) 보다 두꺼운 두께를 가질 수 있다. 예를 들어 패시베이션 패턴(235)의 두께는 120nm 초과일 수 있다. 이에 따라, 패시베이션 패턴(235)은 질화물 반도체 구조물(230)의 측면의 손상을 방지할 수 있을 정도로 충분한 두께를 가질 수 있다. 이 경우, 제1 반도체층(215)의 하부 부분(212)의 높이(H1)는 제1 반도체층(215)의 높이보다 작다.
충분한 두께를 가지는 패시베이션 패턴(235)에 의해 질화물 구조물(230)의 측면의 플라즈마에 의한 손상이 방지됨에 따라, 전자-정공의 비정상 결합을 억제할 수 있을 수 있어 발광 소자(200)의 발광 효율을 증가시킬 수 있다.
다른 예에서는, 도 2의 (c)에 도시한 바와 같이, 제1 반도체층(215)의 하부 부분(212)의 외측면에 광 산란 패턴(255)을 더 포함할 수 있다. 광 산란 패턴(255)은 울퉁불퉁하고 불규칙한 표면을 가질 수 있다. 제1 반도체층(215)의 하부 부분(212)의 외측면에 형성된 광 산란 패턴(255)은 발광된 빛의 광 산란을 유도하여 발광 소자(200)의 광 추출 효율을 향상시킬 수 있다.예를 들어, 질화물 반도체 구조물(230)을 구성하고 있는 GaN계 질화물의 굴절율은 2.4일 수 있다. 이 경우 내부 전반사가 발생하여 내부에서 소멸되는 빛이 다수 발생됨에 따라, 광 추출 효율이 감소될 수 있다.
이에 대해, 본 명세서의 실시예와 같이, 제1 반도체층(215)의 하부 부분(212)이 광 산란 패턴(255)을 포함하면, 광 산란 패턴(255)의 불규칙한 표면에서 광 산란이 반복적으로 발생하면서 외부로 출광하는 빛의 양이 증가하여 내부 전반사율이 감소될 수 있다. 그 결과, 외부로 출광되는 광 추출 효율이 증가하여 발광 소자의 성능을 향상시킬 수 있다.
도 3은 본 명세서의 제3 실시예에 따른 발광 소자를 나타낸 도면이다.
도 3을 참조하면, 발광 소자(300)는 질화물 반도체 구조물(330), 패시베이션 패턴(335), 제1 전극(345) 및 제2 전극(350)을 포함할 수 있다. 질화물 반도체 구조물(330)은 성장 기판(305)상에 배치될 수 있다. 본 명세서의 제3 실시예에 따른 발광 소자(300)는 메사(mesa) 구조를 가지는 점을 제외하고 도 2의 제2 실시예에 따른 발광 소자와 동일하므로, 차이점이 있는 부분에 대해 설명하고 동일한 구성요소에 대해서는 생략할 수 있다.
질화물 반도체 구조물(330)은 버퍼반도체층(310), 제1 반도체층(315), 활성층(320) 및 제2 반도체층(325)을 포함할 수 있다. 질화물 반도체 구조물(330)의 제1 반도체층(315)은 제1 폭(W3)을 가지는 하부 부분(312) 및 제1 폭(W3)보다 넓은 제2 폭(W4)을 가지는 상부 부분(314)을 포함할 수 있다. 질화물 반도체 구조물(330)의 활성층(320) 및 제2 반도체층(325)은 제1 반도체층(315)의 일 측면에 배치되고, 일 측면과 대향하는 타 측면은 제1 반도체층(315)의 상부 부분(314)이 메사 식각에 의해 표면 일부가 노출됨에 따라, 단차를 가진다. 제1 반도체층(315)은 하부 부분(312)과 상부 부분(314)을 포함한다.
질화물 반도체 구조물(330)의 최하단부에 위치한 버퍼반도체층(310)은 제1 반도체층(315)의 하부 부분(312)의 제1 폭(W3)과 동일한 폭을 가질 수 있다. 제1 반도체층(315)의 상부에 위치한 활성층(320) 및 제2 반도체층(325)은 제1 반도체층(315)의 하부 부분(312)의 제1 폭(W3)보다는 넓은 폭을 가지면서 제1 반도체층(315)의 상부 부분(314)의 제2 폭(W4)보다는 좁은 폭을 가질 수 있다. 이에 따라, 제1 반도체층(315)의 하부 부분(312)은 제1 반도체층(315)의 상부 부분(314)과 동일한 물질을 포함하고 상부 부분(314)으로부터 돌출된 일체형의 돌기부로도 이해될 수 있다.
패시베이션 패턴(335)은 제1 반도체층(315)의 하부 부분(312)의 외측면부를 제외한 질화물 반도체 구조물(330)의 노출면을 덮는 형상을 가질 수 있다. 예를 들어, 패시베이션 패턴(335)은 제2 반도체층(325), 활성층(320) 및 제1 반도체층(315)의 상부 부분(314)의 외측면을 둘러싸는 형상을 가질 수 있다. 이에 따라, 제1 반도체층(315)의 하부 부분(312)의 외측면은 외부로 노출될 수 있다. 또한, 패시베이션 패턴(335)은 메사 식각으로 노출된 제1 반도체층(315)의 표면 일부를 노출시키는 제1 오픈 영역(341) 및 제2 반도체층(325)의 표면 일부를 노출시키는 제2 오픈 영역(342)을 포함할 수 있다.
제1 전극(345)은 제1 오픈 영역(341)에 의해 노출된 제1 반도체층(315)과 접속하고, 제2 전극(350)은 제2 오픈 영역(342)에 의해 노출된 제2 반도체층(325)과 접속하도록 배치될 수 있다. 제1 전극(345) 및 제2 전극(350)은 패시베이션 패턴(335)에 의해 절연될 수 있다.
질화물 반도체 구조물(330)의 최하단부에 위치하는 버퍼반도체층(310)은 제1 반도체층(315)의 하부 부분(312)과 동일한 폭을 가지고 있음에 따라, 제1 폭(W3)의 크기만큼 성장 기판(305)과 접촉하고 있다. 또한, 패시베이션 패턴(335)의 바닥면은 성장 기판(305)의 표면으로부터 제1 반도체층(315)의 하부 부분(312)의 높이(H2)만큼 이격하여 위치하고 있음에 따라, 성장 기판(305)과 접촉되는 면이 발생하지 않는다. 이에 따라, 레이저 리프트 오프 공정에서 패시베이션 패턴(335)으로부터 크랙이 발생하는 것을 방지할 수 있다. 또한, 질화물 반도체 구조물(330)의 측면의 손상을 방지할 수 있을 정도로 충분한 두께를 가지는 패시베이션 패턴(335)을 배치할 수 있다. 이에 따라, 전자-정공의 비정상 결합을 억제할 수 있을 수 있게 되어 발광 효율을 증가시킬 수 있다. 이 경우, 제1 반도체층(315)의 하부 부분(312)의 높이(H2)는 제1 반도체층(315)의 높이보다 작다.
또한, 제1 반도체층(315)의 하부 부분(312)의 외측면에 광 산란 패턴(255, 도 2의 (c) 참조)을 더 포함할 수 있다. 광 산란 패턴(255)은 울퉁불퉁하고 불규칙한 표면을 가질 수 있다. 불규칙한 표면을 가지는 광 산란 패턴(255)은 발광된 빛의 광 산란을 유도하여 발광 소자(300)의 광 추출 효율을 향상시킬 수 있다.
도 4는 본 명세서의 제4 실시예에 따른 발광 소자를 나타낸 도면이다.
도 4를 참조하면, 발광 소자(400)는 질화물 반도체 구조물(430), 패시베이션 패턴(435) 및 패드부(450)를 포함할 수 있다. 질화물 반도체 구조물(430)은 성장 기판(405) 상에 배치될 수 있다. 본 명세서의 제4 실시예에 따른 발광 소자(400)는 수직형(vertical) 구조를 가지는 점에서 도 2의 제2 실시예에 따른 발광 소자와 상이함에 따라, 차이점이 있는 부분에 대해 설명하기로 한다.
질화물 반도체 구조물(430)은 버퍼반도체층(410), 제1 반도체층(415), 활성층(420) 및 제2 반도체층(425)을 포함할 수 있다. 질화물 반도체 구조물(430)의 제1 반도체층(415)은 제1 폭(W5)을 가지는 하부 부분(412) 및 제1 폭(W5)보다 넓은 제2 폭(W6)을 가지는 상부 부분(414)을 포함할 수 있다. 질화물 반도체 구조물(430)은 제1 반도체층(415)의 상부 부분(414), 활성층(420) 및 제2 반도체층(425)이 순서대로 배치될 수 있다. 질화물 반도체 구조물(430)은 활성층(420) 및 제2 반도체층(425)이 제1 반도체층(415)의 상부 부분(414)의 외측면부에서 일렬로 정렬될 수 있다. 예를 들어, 제1 반도체층(415)의 상부 부분(414)으로부터 제2 반도체층(425) 방향으로 갈수록 점점 폭이 작아지는 형상을 가질 수 있다. 이 경우, 질화물 반도체 구조물(430)의 외측면부는 경사면을 가질 수 있다. 예를 들어, 제1 반도체층(415)의 상부 부분(414)의 바닥부를 기준으로 소정 기울기(θ)를 가지는 경사면을 가질 수 있다. 질화물 반도체 구조물(430)은 단면에서 바라볼 때 'T'자 형상을 가질 수 있다.
질화물 반도체 구조물(430)의 최하단부에 위치한 버퍼반도체층(410)은 제1 반도체층(415)의 하부 부분(412)의 폭(W5)과 동일한 폭을 가질 수 있다. 제1 반도체층(415)의 상부에 위치한 활성층(420) 및 제2 반도체층(425)은 제1 반도체층(415)의 하부 부분(412)의 제1 폭(W5)보다 넓은 폭을 가질 수 있다.
패시베이션 패턴(435)은 제1 반도체층(415)의 하부 부분(412)의 외측면부를 제외한 질화물 반도체 구조물(430)의 노출면을 덮는 형상을 가질 수 있다. 예를 들어, 패시베이션 패턴(435)은 제2 반도체층(425), 활성층(420) 및 제1 반도체층(415)의 상부 부분(414)의 외측면을 둘러싸는 형상을 가질 수 있다. 이에 따라, 제1 반도체층(415)의 하부 부분(412)의 외측면이 노출될 수 있다. 또한, 패시베이션 패턴(435)은 제2 반도체층(425)의 표면 일부를 노출시키는 오픈 영역을 포함할 수 있다. 패드부(450)는 오픈 영역에 의해 노출된 제2 반도체층(425)의 표면과 접속하게 배치될 수 있다.
질화물 반도체 구조물(430)의 최하단부에 위치하는 버퍼반도체층(410)은 제1 반도체층(415)의 하부 부분(412)과 동일한 폭을 가지고 있음에 따라, 제1 폭(W5)의 크기만큼 성장 기판(405)과 접촉하고 있다. 또한, 패시베이션 패턴(435)의 바닥면은 성장 기판(405)의 표면으로부터 제1 반도체층(415)의 하부 부분(412)의 높이만큼 이격하여 위치하고 있으며, 성장 기판(405)과 접촉되지 않는다. 이에 따라, 레이저 리프트 오프 공정에서 패시베이션 패턴(435)으로부터 크랙이 발생하는 것을 방지할 수 있다. 또한, 패시베이션 패턴(435)은 건식 식각 과정에서 발생할 수 있는 질화물 반도체 구조물(430)의 측면의 손상으로부터 보호할 수 있을 정도로 충분한 두께를 가진다. 이에 따라, 전자-정공의 비정상 결합을 억제할 수 있을 수 있어 발광 소자(400)의 발광 효율을 증가시킬 수 있다. 다른 예에서, 제1 반도체층(415)의 하부 부분(412)의 외측면에 광 산란 패턴(255, 도 2의 (c) 참조)을 더 포함할 수 있다.
도 5는 본 명세서의 일 실시예에 따른 표시장치를 나타낸 도면이다.
도 5를 참조하면, 본 명세서의 일 실시예에 따른 표시장치는 패키지 기판(P-SUB) 상에 발광 소자가 합착된 구성을 포함한다. 예를 들어 발광 소자는 본 명세서의 제2 실시예의 발광 소자(200)일 수 있다.
앞서 설명한 바와 같이, 발광 소자(200)는 질화물 반도체 구조물(230), 패시베이션 패턴(235), 제1 전극(245) 및 제2 전극(250)을 포함할 수 있다. 그리고, 질화물 반도체 구조물(230)은 단면에서 바라볼 때 'T'자 형상을 가질 수 있다.예를 들어, 질화물 반도체 구조물(230)은 제1 폭(W1)을 가지는 제1 반도체층(215)의 하부 부분이 돌출된 형상을 가질 수 있다.
패키지 기판(P-SUB)에는 발광 소자를 구동시키기 위한 복수의 회로 소자들이 배치되어 있다. 구체적으로, 패키지 기판(P-SUB) 상에 박막 트랜지스터(TFT)가 배치된다. 박막 트랜지스터(TFT)는 베이스 기판(700) 상에 형성된 반도체층(720)과, 반도체층(720) 상에 위치한 게이트 전극(730)과, 반도체층(720)과 게이트 전극(730) 사이의 게이트절연층(725), 그리고 소스/드레인 전극(760)을 포함할 수 있다. 베이스 기판(700)과 반도체층(720) 사이에는 버퍼층(705) 및 광차단막(710)이 배치될 수 있다.
버퍼층(705)은 베이스 기판(700)으로부터 박막 트랜지스터(TFT) 방향으로 불순물 또는 수분이 확산되는 것을 방지할 수 있고, 광차단층(710)은 반도체층(720)으로 유입되는 광을 차단하는 역할을 한다. 버퍼층(705), 광차단층(710)과 반도체층(720) 사이에는 제1 층간절연층(715)이 배치될 수 있다.
게이트 전극(730)은 반도체층(720)과 중첩하여 게이트 절연층(725) 상에 배치될 수 있다. 게이트 전극(730) 상에는 제2 층간절연층(735) 및 제3 층간절연층(745)이 차례로 배치될 수 있다.
제2 층간절연층(735) 상에는 복수의 연결 배선(740)이 배치될 수 있다. 제3 층간절연층(745)은 제2 층간절연층(735) 상에 위치하고 복수의 연결 배선(740)을 덮도록 형성할 수 있다. 제3 층간절연층(745) 상에는 게이트 전극(730)을 사이에 두고 소스/드레인 전극(760)이 배치될 수 있다. 제3 층간절연층(745), 제2층간절연층(735) 및 게이트절연층(725)을 관통하여 반도체층(720)의 소스/드레인영역을 일부 노출시키는 소스/드레인 콘택홀(750)을 포함할 수 있다. 소스/드레인 콘택홀(750)은 전도성 물질 또는 금속 물질로 채워져 소스/드레인 콘택(755)을 형성할 수 있다. 소스/드레인 전극(760)은 소스/드레인 콘택(755)을 통해 반도체층(720) 및 적어도 하나 이상의 연결 배선(740)과 전기적으로 연결될 수 있다. 이 경우, 소스/드레인 전극(760)의 일 측은 반도체층(720)과 연결되고 타측은 연결 배선(740)과 연결될 수 있다. 연결 배선(740)은 공통 전압 라인등의 배선 라인을 포함할 수 있다.
제3 층간절연층(745) 상에는 보호층(765)이 배치된다. 보호층(765)은 소스/드레인 전극(760)을 덮도록 형성한다. 보호층(765) 상에는 평탄화막(770)이 배치된다. 평탄화막(770)은 하부에 배치된 회로 소자들에 의해 단차를 가지는 상부 표면을 평평하게 할 수 있도록 충분한 두께를 가질 수 있다.
평탄화막(770) 상에는 제1 연결 전극(775) 및 제2 연결 전극(780)이 배치된다. 제1 연결 전극(775) 및 제2 연결 전극(780)은 제2 층간절연층(735) 상에 배치된 연결 배선(740)과 전도성 콘택(777)을 통해 연결될 수 있다. 이를 위해 평탄화막(770), 보호층(765) 및 제3 층간절연층(745)을 관통하는 콘택홀(776)을 전도성 물질 또는 금속 물질로 채워 전도성 콘택(777)을 형성할 수 있다. 전도성 콘택(777)은 제1 연결 전극(775) 및 제2 연결 전극(780) 각각의 바닥면과 접속하여 전기적으로 연결될 수 있다.
제1 연결 전극(775)과 제2 연결 전극(780) 사이에는 발광 소자(660)가 안착될 위치를 정의하는 홀더 영역(792)이 위치할 수 있다. 여기서 제1 연결 전극(775)은 연결 배선(740)과 전기적으로 연결될 수 있다. 또한, 제2 연결 전극(780)은 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다.
여기서 발광 소자(200)는 제1 반도체칩(215)의 하부 부분(212, 도 2 참조)이 돌출된 형상을 포함하고 있다. 그리고 돌출된 제1 반도체칩(215)의 하부 부분(212)이 발광 소자(200)가 안착될 홀더 영역(792)에 끼워지는 형태로 정렬될 수 있다. 패키지 기판(P-SUB)은 홀더 영역(792)을 포함할 수 있다. 돌기부인 돌출된 제1 반도체칩(215)의 하부 부분(212)은 홀더 영역(792)내에 배치될 수 있다. 이에 따라, 복수개의 발광 소자(200)를 패키지 기판(P-SUB) 상에 전사시 발광 소자들을 용이하게 정렬시킬 수 있는 효과가 있다.
발광 소자(200) 및 평탄화막(770) 상에 커버막(820)이 배치된다. 커버막(820)은 발광 소자(200)의 외측면부를 둘러싸도록 배치될 수 있다. 예를 들어, 커버막(820)은 수지일 수 있다. 커버막(820) 상에는 제1 배선 전극(800) 및 제2 배선 전극(805)이 배치될 수 있다. 제1 배선 전극(800) 및 제2 배선 전극(805)은 발광 소자(200)의 제1 반도체층(215)과 연결된 제1 전극(245) 및 제2 반도체층(225)과 연결된 제2 전극(250)를 각각 패키지 기판(P-SUB) 내에 배치된 회로 소자들과 전기적으로 연결할 수 있다. 제1 전극(245) 및 제2 전극(250) 각각은 커버막(820)을 관통하여 제1 배선 전극(800) 및 제2 배선 전극(805) 각각에 연결된 패드콘택(815a, 815b)을 통해 전기적으로 연결될 수 있다. 여기서 제1 배선 전극(800)은 제1 패드콘택(815a)을 통해 제1 연결 전극(775)과 전기적으로 연결되고, 제2 배선 전극(805)은 제2 패드콘택(815b)을 통해 제2 연결 전극(780)과 전기적으로 연결될 수 있다.
제1 배선 전극(800) 및 제2 배선 전극(805)은 각각 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, 또는 Cr 등의 금속 물질 및 그 합금 중 하나 이상을 포함한 물질로 이루어질 수 있다. 또한, 제1 배선 전극(800) 및 제2 배선 전극(805)은 인듐-주석-산화물(ITO;Indium-Tin-Oxide) 또는 인듐-아연-산화물(IZO;Indium-Zinc-Oxide)와 같은 투명한 금속 산화물을 포함할 수도 있다. 본 명세서의 실시예들은 이에 한정되지 않는다.
다른 예에서, 발광 소자는 플립칩 방식으로 패키지 기판 상에 실장될 수도 있다. 이하 도면을 참조하여 설명하기로 한다.
도 6은 본 명세서의 다른 실시예에 따른 표시장치를 나타낸 도면이다. 여기서 도 6에서 도시하고 있는 발광 소자 및 패키지 기판은 도 5와 동일한 구성요소를 포함함에 따라, 차이가 있는 부분에 대해서만 설명하기로 한다.
도 6을 참조하면, 본 명세서의 다른 실시예에 따른 표시장치는 패키지 기판(P-SUB) 상에 발광 소자가 합착된 구성을 포함한다. 발광 소자는 본 명세서의 제2 실시예의 발광 소자(200)일 수 있다. 이 경우, 발광 소자(200)는 제1 전극(245) 및 제2 전극(250)가 패키지 기판(P-SUB)의 제1 연결 전극(775) 및 제2 연결 전극(780)과 마주보는 방향으로 배치되는 플립칩(flip chip) 형상을 가질 수 있다.
발광 소자(200)와 패키지 기판(P-SUB)은 도전성 볼 등과 같은 전도성 접착물질(825)을 매개로 상호 합착될 수 있다. 전도성 접착물질(825)을 도전성 볼으로 배치하는 경우, 도전성 볼을 고정시키기 위해 발광 소자(200)와 패키지 기판(P-SUB) 사이에 접착성 수지층(830)을 배치할 수 있다.
도 7는 본 명세서의 또 다른 실시예에 따른 표시장치를 나타낸 도면이다. 여기서 도 7에서 제시하고 있는 발광 소자(400)는 본 명세서의 제4 실시예에 따른 발광 소자와 동일한 구성을 포함한다.
도 7을 참조하면, 본 명세서의 또 다른 실시예에 따른 표시장치는 패키지 기판(P-SUB) 상에 발광 소자(400)가 합착된 구성을 포함한다.
발광 소자(400)는 질화물 반도체 구조물(430), 패시베이션 패턴(435), 제1 전극(445) 및 제2 전극(450)를 포함할 수 있다. 질화물 반도체 구조물(430)은 버퍼반도체층(410), 제1 반도체층(415), 활성층(420) 및 제2 반도체층(425)을 포함할 수 있다. 질화물 반도체 구조물(430)의 제1 반도체층(415)은 제1 폭(W5)을 가지는 하부 부분(412, 도 4 참조) 및 제1 폭(W5)보다 넓은 제2 폭(W6)을 가지는 상부 부분(414)을 포함할 수 있다. 다시 말해, 질화물 반도체 구조물(430)은 제1 폭(W5)을 가지는 제1 반도체층(415)의 하부 부분(412)이 돌출된 형상을 가질 수 있다.
패키지 기판(P-SUB)에는 발광 소자 칩을 구동시키기 위한 복수의 회로 소자들이 배치되어 있다. 구체적으로, 패키지 기판(P-SUB) 상에 박막 트랜지스터(TFT)가 배치된다. 박막 트랜지스터(TFT)는 베이스 기판(700) 상에 형성된 반도체층(720)과, 반도체층(720) 상에 위치한 게이트 전극(730)과, 반도체층(720)과 게이트 전극(730) 사이의 게이트절연층(725), 그리고 소스/드레인 전극(760)을 포함할 수 있다. 베이스 기판(700)과 반도체층(720) 사이에는 버퍼층(705) 및 광차단막(710)이 배치될 수 있다.
버퍼층(705)은 베이스 기판(700)으로부터 박막 트랜지스터(TFT) 방향으로 불순물 또는 수분이 확산되는 것을 방지할 수 있고, 광차단층(710)은 반도체층(720)으로 유입되는 광을 차단하는 역할을 한다. 버퍼층(705), 광차단층(710)과 반도체층(720) 사이에는 제1 층간절연층(715)이 배치될 수 있다.
게이트 전극(730)은 반도체층(720)과 중첩하여 게이트절연층(725) 상에 배치될 수 있다. 게이트 전극(730) 상에는 제2 층간절연층(735) 및 제3 층간절연층(745)이 차례로 배치될 수 있다.
제2 층간절연층(735) 상에는 복수의 연결 배선(740)이 배치될 수 있다. 제3 층간절연층(745)은 제2 층간절연층(735) 상에 위치하고 복수의 연결 배선(740)을 덮도록 형성할 수 있다. 제3 층간절연층(745) 상에는 게이트 전극(730)을 사이에 두고 소스/드레인 전극(760)이 배치될 수 있다. 제3 층간절연층(745), 제2층간절연층(735) 및 게이트절연층(725)을 관통하여 반도체층(720)의 소스/드레인영역을 일부 노출시키는 소스/드레인 콘택홀(750)을 포함할 수 있다. 소스/드레인 콘택홀(750)은 전도성 물질 또는 금속 물질로 채워져 소스/드레인 콘택(755)을 형성할 수 있다. 소스/드레인 전극(760)은 소스/드레인 콘택(755)을 통해 반도체층(720) 및 적어도 하나 이상의 연결 배선(740)과 전기적으로 연결될 수 있다. 이 경우, 소스/드레인 전극(760)의 일 측은 반도체층(720)과 연결되고 타측은 연결 배선(740)과 연결될 수 있다. 연결 배선(740)은 공통 전압 라인등의 배선 라인을 포함할 수 있다.
제3 층간절연층(745) 상에는 보호층(765)이 배치된다. 보호층(765)은 소스/드레인 전극(760)을 덮도록 형성한다. 보호층(765) 상에는 평탄화막(770)이 배치된다. 평탄화막(770)은 하부에 배치된 회로 소자들에 의해 단차를 가지는 상부 표면을 평평하게 할 수 있도록 충분한 두께를 가질 수 있다.
평탄화막(770) 상에는 제1 연결 전극(775) 및 제2 연결 전극(780)이 배치된다. 제1 연결 전극(775) 및 제2 연결 전극(780)은 제2 층간절연층(735) 상에 배치된 연결 배선(740)과 전도성 콘택(777)을 통해 연결될 수 있다. 이를 위해 평탄화막(770), 보호층(765) 및 제3 층간절연층(745)을 관통하는 콘택홀(776)을 전도성 물질 또는 금속 물질로 채워 전도성 콘택(777)을 형성할 수 있다. 전도성 콘택(777)은 제1 연결 전극(775) 및 제2 연결 전극(780) 각각의 바닥면과 접속하여 전기적으로 연결될 수 있다. 여기서 제1 연결 전극(775)은 연결 배선(740)과 전기적으로 연결될 수 있다. 또한, 제2 연결 전극(780)은 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다.
제2 연결 전극(780) 상에는 발광 소자(400)가 안착될 위치를 정의하는 홀더 영역(792)이 위치하는 상부 절연층(790)을 더 포함하여 형성할 수 있다.
발광 소자(400)는 제1 반도체칩(415)의 하부 부분(412, 도 4 참조)이 돌출된 형상을 포함하고 있다. 그리고 돌출된 제1 반도체칩(415)의 하부 부분(412)이 발광 소자(400)가 안착될 홀더 영역(792)에 끼워지는 형태로 정렬될 수 있다. 이에 따라, 복수개의 발광 소자(400)를 패키지 기판(P-SUB) 상으로 전사시 발광 소자들을 용이하게 정렬시킬 수 있는 효과가 있다.
발광 소자(400)와 패키지 기판(P-SUB)은 도전성 볼과 같은 전도성 접착물질(825)을 매개로 상호 합착될 수 있다. 전도성 접착물질(825)을 도전성 볼으로 배치하는 경우, 도전성 볼을 고정시키기 위해 발광 소자(400)와 패키지 기판(P-SUB) 사이에 접착성 수지층(830)을 배치할 수 있다.
수직형 구조를 가지는 발광 소자(400)는 패드부가 수직 방향으로 서로 대향하여 위치한다. 예를 들어, 버퍼반도체층(410) 및 제1 반도체층(415)이 배치된 위치와 접속하여 제1 전극(445)가 배치되고, 제1 전극(445)와 대향하면서 제2 반도체층(425)과 접속하는 제2 전극(450)이 배치될 수 있다. 제2 전극(450) 상에는 전도성 콘택(777) 가운데 하나를 통해 연결 배선(740) 가운데 하나와 전기적으로 연결되는 배선 전극(800)이 배치될 수 있다. 배선 전극(800)은 패드 콘택(815)을 통해 제1 연결 전극(775)과 전기적으로 연결될 수 있다. 또한 제1 전극(445)은 전도성 접착물질(825)을 매개로 제2 연결 전극(780)과 전기적으로 연결되고, 제2 연결 전극(780)은 전도성 콘택(777)을 통해 박막 트랜지스터(TFT) 및 연결 배선(740) 가운데 다른 하나와 전기적으로 연결될 수 있다.
여기서 발광 소자(400)는 제1 반도체칩(415)의 하부 부분(412, 도 4 참조)이 돌출된 형상을 포함하고 있다. 그리고 돌출된 제1 반도체칩(415)의 하부 부분(412)이 홀더 영역(792)에 끼워지는 형태로 정렬될 수 있다. 이에 따라, 복수개의 발광 소자(400)를 패키지 기판(P-SUB) 상에 전사하는 경우에도 발광 소자들을 용이하게 정렬시킬 수 있는 효과가 있다.
도 8 내지 도 21은 본 명세서의 실시예에 따른 발광 소자가 배치된 표시장치의 제조방법을 설명하기 위한 도면들이다.
도 8 내지 도 10을 참조하면, 성장 기판(600) 상에 마스크 패턴(605)을 형성한다. 이를 위해 성장 기판(600) 전면에 마스크 물질층을 형성하고 마스크 물질층을 선택적으로 제거하는 패터닝 공정을 진행하여 마스크 패턴(605)을 형성한다. 여기서 도 9는 도 8 또는 도 10을 II-II' 를 따라 잘라내어 나타낸 단면도이다.
성장 기판(600)은 사파이어 기판, 실리콘(Si), 실리콘카바이드(SiC) 또는 갈륨비소(GaAs)등의 물질을 포함하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 마스크 물질층은 표면에서 질화물계 반도체가 성장하지 않는 물질을 포함하여 형성할 수 있다. 또한, 마스크 물질층은 습식 식각 용액을 이용하여 용이하게 제거할 수 있는 물질을 포함하여 형성할 수 있다. 예를 들어, 마스크 물질층은 실리콘산화물을 포함하는 절연성 물질로 형성하거나 또는 인듐-주석-산화물(ITO; Indium Tin Oxide)을 포함할 수 있다.
마스크 패턴(605)은 성장 기판(600)의 제1 방향인 Y축 방향으로 연장되고, 제1 방향과 교차하는 제2 방향인 X축 방향으로 상호 이격하여 복수의 부분 패턴들(605-1, 605-2)이 스트라이프 형상을 가지게 연속적으로 배열되어 형성할 수 있다.
예를 들어, 하나의 마스크 패턴(605a)을 구성하는 제1 부분 패턴(605-1) 및 제1 부분 패턴(605-1)과 인접하여 배치된 제2 부분 패턴(605-2)은 각각 동일한 선폭(a)을 가질 수 있다. 제2 부분 패턴(605-2)은 제1 부분 패턴(605-1)으로부터 소정 거리(d)만큼 이격하여 배치될 수 있다. 제1 부분 패턴(605-1), 제2 부분 패턴(605-2) 및 제1 부분 패턴(605-1)과 제2 부분 패턴(605-2) 사이의 거리(d)를 포함하는 크기(b)는 이후 형성될 하나의 발광 소자의 크기로 이해될 수 있다. 다시 말해, 제1 부분 패턴(605-1) 및 제2 부분 패턴(605-2)을 포함하는 하나의 마스크 패턴(605a) 상에 이후 하나의 발광 소자가 배치되는 영역으로 이해될 수 있다.
또한 제1 부분 패턴(605-1) 및 제2 부분 패턴(605-2)은 성장 기판(600)의 제2 방향인 X축 방향으로 반복하여 배열될 수 있다. 하나의 발광 소자가 배치되는 마스크 패턴(605a)과 인접하는 마스크 패턴(605b)은 이격 거리(S)를 사이에 두고 이격하여 배치될 수 있다. 이하의 도면에서는 마스크 패턴(605)은 단일 부호로 설명하기로 한다.
도 10을 참조하면, 마스크 패턴(605)은 내부에 공간(SA)을 포함하는 복수의 격자 형상을 포함하여 형성할 수 있다.본 명세서의 실시예에 따르면, 하나의 격자 형상의 마스크 패턴(605)은 수 내지 수십 마이크로미터(㎛)의 폭 및 길이를 가질 수 있다. 격자 형상에 의해 정의된 공간(SA)을 포함하여 발광 소자(C1, C2, C3, C4)가 배치될 영역이 정의될 수 있다.
도 11을 참조하면, 마스크 패턴(605)이 형성된 성장 기판(600) 상에 에피택시(epitaxy) 공정을 진행한다. 에피택시 공정은 어떤 결정의 표면에서 특정한 방위 관계를 취해 성장하는 공정으로 이해될 수 있다. 마이크로 엘이디 발광 소자의 질화물 반도체 구조물을 형성하기 위해서는 성장 기판(600)위에 GaN계 화합물 반도체를 쌓아 올려야 하는데 이때 각각의 층은 밑의 층의 결정성을 이어받아 성장하게 된다.
에피택시 공정을 진행하면 인접하는 마스크 패턴(605)의 부분 패턴들(605-1, 605-2) 사이의 공간 상에 버퍼반도체물질층(610a), 제1 반도체물질층(615a), 활성물질층(620a) 및 제2 반도체물질층(625a)이 차례로 성장할 수 있다. 여기서 마스크 패턴(605)이 배치된 부분은 에피택시 공정을 진행하는 과정에서 반도체층들이 성장하지 않는 물질을 포함하고 있음에 따라, 마스크 패턴(605)을 제외한 나머지 영역에서만 선택적으로 성장하게 된다.
최하단부에 위치하는 버퍼반도체물질층(610a)은 도핑되지 않은 질화물 반도체를 포함하여 형성될 수 있다. 예를 들어, 질화물 반도체는 GaN계 반도체 물질일 수 있다. 제1 반도체물질층(615a)은 버퍼반도체물질층(610a) 상부에 형성된다. 제1 반도체물질층(615a)은 제1 도전형 불순물을 포함하는 질화물 반도체를 포함할 수 있다. 예를 들어, 제1 도전형 불순물은 N형 불순물을 포함할 수 있다. 질화물 반도체는 GaN, AlGaN, InGaN, 또는 AlInGaN을 포함하는 GaN계 반도체 물질일 수 있다. 제1 반도체물질층(615a)의 도핑에 사용되는 N형 불순물은 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 텔레륨(Te) 또는 탄소(C)를 포함할 수 있다. 본 명세서의 실시예들은 이에 한정되지 않는다.
제1 반도체물질층(615a)은 마스크 패턴(605) 사이의 공간을 채우면서 성장하고, 공간을 모두 채운 후에도 소정 두께를 가지는 지점까지 성장할 수 있다. 예를 들어, 제1 반도체물질층(615a)은 마스크 패턴(605) 사이의 공간을 채우는 하부 부분(612a)을 포함할 수 있다. 예를 들어, 제1 반도체물질층(615)은 하부 부분(612a) 및 마스크 패턴(605) 상에 형성되는 상부 부분(614a)을 포함할 수 있다.
활성물질층(620a)은 제1 반도체물질층(615a) 상부에 위치한다. 활성물질층(620a)은 전자와 정공의 결합에 의해 빛을 발광하기 위한 층이다. 활성물질층(620a)은 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 포함할 수 있다. 예를 들어, 활성물질층(620a)은 InGaN을 우물층으로 구성하고, AlGaN층을 장벽층으로 구성할 수 있으나, 물질이 이에 한정되는 것은 아니다.
제2 반도체물질층(625a)은 활성물질층(620a) 상에 형성된다. 제2 반도체물질층(625a)은 제2 도전형 불순물을 포함하는 질화물 반도체를 포함할 수 있다. 예를 들어, 제2 도전형 불순물은 P형 불순물을 포함할 수 있다. 질화물 반도체는 GaN, AlGaN, InGaN, 또는 AlInGaN을 포함하는 GaN계 반도체 물질일 수 있다. 제2 반도체물질층(625a)에 포함되는 P형 불순물은 망간(Mg), 아연(Zn) 또는 베릴륨(Be) 등이 이용될 수 있다. 한편, 본 명세서의 실시예에서는 제1 반도체물질층(615a) 및 제2 반도체물질층(625a)이 각각 N형 불순물이 포함된 질화물 반도체 및 P형 불순물이 포함된 질화물 반도체로 설명하였으나, 이에 한정되는 것은 아니다. 일 예에서, 제1 반도체물질층(615a) 및 제2 반도체물질층(625a)은 각각 P형 불순물이 포함된 질화물 반도체 및 N형 불순물이 포함된 질화물 반도체일 수 있다.
계속해서 제2 반도체물질층(625a) 상에 후속 진행할 패터닝 공정에서 하부 막을 보호하는 식각 마스크(627)를 형성한다. 식각 마스크(627)는 질화물 반도체 구조물이 형성될 부분을 제외한 부분의 제2 반도체물질층(625a)의 표면을 노출시키는 개구부를 포함하여 형성할 수 있다.
도 12를 참조하면, 식각 마스크(627, 도 11 참조)를 이용하여 제2 반도체물질층(625a), 활성물질층(620a), 제1 반도체물질층(615a) 및 버퍼반도체층(610a)을 패터닝하여 성장 기판(600) 상에 상호 이격하여 배치된 복수의 질화물 반도체 구조물(630)을 형성한다. 패터닝 공정은 건식 식각 방식으로 진행할 수 있다. 건식 식각 방식은 반응성 가스를 이용하는 유도성결합플라즈마(ICP-RIE; Inductively coupled plasma-reactive ion etch)를 이용하여 실시될 수 있다. 패터닝 공정에 의해 식각 마스크(627)의 개구부에 의해 노출된 부분을 순차적으로 식각할 수 있다. 패터닝 공정은 성장 기판(600)의 표면이 노출되는 지점까지 진행할 수 있다. 그러면 인접하는 질화물 반도체 구조물(630)들을 상호 분리시킬 수 있다.
패터닝 공정에 의해 형성된 각각의 질화물 반도체 구조물(630)은 버퍼반도체층(610), 제1 반도체층(615), 활성층(620) 및 제2 반도체층(625)을 포함할 수 있다. 여기서 제1 반도체층(615)은 마스크 패턴(605) 사이에 위치하여 제1 폭을 가지는 하부 부분(612)과, 하부 부분(612)으로부터 마스크 패턴(605) 상부면으로 연장하여 하부 부분(612)보다 넓은 제2 폭을 가지는 상부 부분(614)을 포함하여 형성할 수 있다. 이에 따라, 질화물 반도체 구조물(630)은 단면에서 바라볼 때, 'T'자 형상을 가질 수 있다. 그리고 식각 마스크(627)는 제거한다.
도 13 및 도 14를 참조하면, 질화물 반도체 구조물(630) 상에 트렌치홀(640)을 형성한다. 여기서 도 13은 도 14를 상부에서 나타낸 평면도이다. 도 14는 도 13을 III-III'의 단면도이다. 트렌치홀(640)은 식각 공정을 통해 형성할 수 있다. 트렌치홀(640)은 질화물 반도체 구조물(630)의 최상부에 위치한 제2 반도체층(625) 및 활성층(620)을 관통하여 제1 반도체층(615) 내에 바닥면 및 측벽을 포함하는 트렌치 형상을 가지게 형성할 수 있다. 트렌치홀(640)의 바닥면에 의해 제1 반도체층(615)이 노출될 수 있다.
계속해서 트렌치홀(640)을 포함하는 질화물 반도체 구조물(630)의 외측면부를 덮는 패시베이션 패턴(635)을 형성한다. 패시베이션 패턴(635)은 절연 물질을 포함하여 형성할 수 있다. 일 예에서 패시베이션 패턴(635)은 실리콘산화물(SiOx)을 포함하여 형성할 수 있으나, 이에 한정되지는 않으며, 절연성을 가지고 있는 물질인 경우 적용할 수 있다.
패시베이션 패턴(635)은 트렌치홀(640)의 바닥면을 제외한 측벽을 덮도록 형성함에 따라, 트렌치홀(640)의 바닥면은 제1 반도체층(615)의 표면을 노출시키는 제1 오픈 영역(641)으로 형성될 수 있다. 또한, 패시베이션 패턴(635)은 제1 오픈 영역(641)과 이격한 위치의 제2 반도체층(625)의 표면을 일부 노출시키는 제2 오픈 영역(642)을 포함할 수 있다.
패시베이션 패턴(635)은 발광 소자의 특성을 개선하는 역할을 한다. 예를 들어, 인접하는 질화물 반도체 구조물(630)을 상호 분리시키기 위해 건식 식각 공정을 진행하는 과정에서 플라즈마에 의해 질화물 반도체 구조물(630)의 측면부가 손상이 발생할 수 있다. 패시베이션 패턴(635)은 손상된 질화물 반도체 구조물(630)의 측면부를 보호하는 역할을 한다. 또한, 패시베이션 패턴(635)은 이후 형성될 제1 전극 및 제2 전극 사이를 전기적으로 절연시키는 역할을 한다.
패시베이션 패턴(635)은 질화물 반도체 구조물(630)을 보호하고 발광 소자의 특성을 개선하기 위해 필수적으로 필요한 구성이지만, 도 1에서 나타낸 바와 같이, 100nm 내지 120nm의 얇은 두께로 형성해야 하는 한계가 있다. 패시베이션 패턴(135, 도 1 참조)을 120nm보다 두꺼운 두께로 형성하는 경우, 레이저 리프트 오프 공정을 진행하는 과정에서 크랙(crack)의 시발점으로 작용하거나, 크랙되어 질화물 반도체 구조물로부터 분리된 패시베이션 패턴(135)의 잔여물이 후공정에서 이물로 작용함에 따라, 패키지 기판으로 발광 소자를 전사시 불량의 원인으로 작용할 수 있다.
이에 대해 본 명세서의 실시예에서는 성장 기판(600)과 버퍼반도체층(610) 사이에 마스크 패턴(605)을 배치함에 따라, 성장 기판(605)과 버퍼반도체층(610)이 접촉하는 면적을 마스크 패턴(605)이 배치된 폭만큼 감소시킬 수 있다. 또한, 패시베이션 패턴(635)과 성장 기판(600) 사이에 마스크 패턴(605)이 배치됨에 따라, 패시베이션 패턴(635)은 성장 기판(600)과 접촉되지 않게 형성할 수 있다. 다시 말해, 패시베이션 패턴(635)은 성장 기판(600)의 표면으로부터 이격한 위치에 바닥면이 위치하게 된다.
이에 따라, 레이저 리프트 오프 공정에서 레이저가 패시베이션 패턴(635)으로 인가되는 부분을 제거시킴으로써 패시베이션 패턴(635)으로부터 크랙이 시작하는 것을 방지할 수 있다. 따라서, 패시베이션 패턴(635)은 제1 반도체층(615)의 하부 부분(612)이 없는 구조에서의 패시베이션 패턴보다 두꺼운 두께를 가질 수 있다. 예를 들어, 패시베이션 패턴(635)의 두께는 120nm 초과일 수 있다. 이에 따라, 질화물 반도체 구조물(630)의 측면의 손상을 방지할 수 있을 정도로 충분한 두께를 가질 수 있으므로 발광 소자의 특성을 개선시킬 수 있다. 이 경우, 제1 반도체층(615)의 하부 부분(612)의 높이는 제1 반도체층(615)의 상부 부분(614)의 높이보다 작다.
패시베이션 패턴(635)을 형성한 다음, 제1 오픈 영역(641)과 접속하면서 패시베이션 패턴(635)의 상부면 일부로 연장된 제1 전극(645)을 형성할 수 있다. 또한 제2 오픈 영역(642)과 접속하면서 패시베이션 패턴(635)의 상부면 일부로 연장된 제2 전극(650)을 형성할 수 있다.
도 15를 참조하면, 질화물 반도체 구조물(630) 상에 식각 방지 패턴(653)을 형성한다. 식각 방지 패턴(653)은 질화물 반도체 구조물(630)의 외측면부를 둘러싸고 있는 패시베이션 패턴(635)을 덮을 수 있는 충분한 두께로 형성할 수 있다. 식각 방지 패턴(653)은 도 15에서 도시한 바와 같이, 질화물 반도체 구조물(630)의 폭과 동일한 폭을 가지게 형성할 수 있다. 일 예에서, 식각 방지 패턴(653)은 포토레지스트 물질을 도포하고 노광 및 현상 공정을 진행하여 형성할 수 있다.
식각 방지 패턴(653)은 질화물 반도체 구조물(630)이 배치된 위치에만 선택적으로 형성됨에 따라, 상부에서 바라볼 때, 마스크 패턴(605)을 선택적으로 노출시키는 개구부 영역을 포함할 수 있다.
도 16을 참조하면, 질화물 반도체 구조물(630)의 하부에 위치하는 마스크 패턴(605, 도 15 참조)을 제거한다. 마스크 패턴(605)은 성장 기판 상에 습식 식각 공정을 진행하여 제거할 수 있다. 습식 식각 공정은 불산(HF) 및 불화암모늄(NH4F)이 혼합되어 있는 BOE(Buffered Oxide Etchabt) 용액 또는 불산을 함유하고 있는 습식 식각 용액을 사용하여 진행할 수 있다.
질화물 반도체 구조물(630)은 식각 방지 패턴(653)으로 덮여 있음에 따라, 습식 식각 용액에 대해 영향을 받지 않고 마스크 패턴(605)만 선택적으로 제거할 수 있다. 마스크 패턴(605)이 선택적으로 제거됨에 따라, 제1 반도체층(615)의 하부 부분(612)의 외측면부가 노출될 수 있다. 그리고 식각 방지 패턴(653)은 제거한다. 이후 도면에서, 하부 부분(612) 및 상부 부분(614)을 포함하는 제1 반도체층(615)은 도면에서 단일 구성으로 도시하기로 한다.
다른 예에서, 도 17에 도시한 바와 같이, 제1 반도체층(615)의 하부 부분(612)의 외측면부에 마스크 패턴이 부분적으로 남아 광 산란 패턴(655)을 포함할 수 있다. 광 산란 패턴(655)은 울퉁불퉁하고 불규칙한 표면을 가질 수 있다. 광 산란 패턴(655)의 불규칙한 표면은 예를 들어, 습식 식각 공정에서 습식 식각 용액을 적용하는 시간을 조절하여 형성할 수 있다. 예를 들어, 마스크 패턴이 완전히 제거되지 않고 제1 반도체층(615)의 하부 부분(612)의 외측면부에 부분적으로 남아 있도록 습식 식각 용액 공급 시간을 적용할 수 있다. 제1 반도체층(615)의 하부 부분(612)에 포함된 광 산란 패턴(655)은 발광된 빛의 광 산란을 유도하여 발광 소자의 광 추출 효율을 향상시킬 수 있다. 예를 들어, 질화물 반도체 구조물을 구성하고 있는 GaN계 질화물의 굴절율은 2.4일 수 있다. 이 경우 굴절율이 큰 값을 가지고 있음에 따라, 내부 전반사가 발생하여 내부에서 소멸되는 빛이 다수 발생됨에 따라, 광 추출 효율이 감소될 수 있다.
이에 대해, 본 명세서의 실시예에서와 같이, 제1 반도체층(615)의 하부 부분(612)에 광 산란 패턴(655)이 배치되면, 광 산란 패턴(655)의 불규칙한 표면을 통해 광 산란이 반복적으로 발생하면서 외부로 출광하는 빛의 양이 증가하여 내부 전반사율이 감소될 수 있다. 그 결과, 외부로 출광되는 광 추출 효율이 증가하여 발광 소자의 성능을 향상시킬 수 있다.
도 18을 참조하면, 성장 기판(600)을 질화물 반도체 구조물(630)로부터 제거하여 개개의 발광 소자들(660a, 660b, 660c, 660d)로 분리한다. 이 경우, 성장 기판(600)은 레이저 리프트 오프(LLO)등과 같이 레이저를 이용하여 제거할 수 있다. 이와 같이 분리된 개개의 발광 소자들(660a, 660b, 660c, 660d)은 이후 표시장치에 전사시, 하나의 발광 소자가 하나의 픽셀으로 이해될 수 있다.
도 19를 참조하면, 패키지 기판(P-SUB)을 준비하고 복수의 발광 소자(660)를 패키지 기판(P-SUB) 상으로 이동시킨다. 발광 소자(660)는 캐리어 기판(C-SUB)에 부착된 상태로 이동할 수 있다. 발광 소자(660)는 패키지 기판(P-SUB)의 제1 연결 전극(775)과 제2 연결 전극(780) 사이의 홀더 영역(792) 상으로 얼라인 시키는 것이 바람직하다.
패키지 기판(P-SUB)에는 발광 소자를 구동시키기 위한 복수의 회로 소자들이 배치되어 있다. 구체적으로, 패키지 기판(P-SUB) 상에 박막 트랜지스터(TFT)가 배치된다. 박막 트랜지스터(TFT)는 베이스 기판(700) 상에 형성된 반도체층(720)과, 반도체층(720) 상에 위치한 게이트 전극(730)과, 반도체층(720)과 게이트 전극(730) 사이에 위치하는 게이트절연층(725), 그리고 소스/드레인 전극(760)을 포함할 수 있다. 베이스 기판(700)과 반도체층(720) 사이에는 버퍼층(705) 및 광차단막(710)이 배치될 수 있다.
베이스 기판(700)은 유리 또는 플라스틱을 포함하는 투명한 물질을 포함할 수 있다. 버퍼층(705)은 베이스 기판(700)으로부터 박막 트랜지스터(TFT) 방향으로 불순물 또는 수분이 확산되는 것을 방지할 수 있고, 무기 절연 물질을 포함할 수 있다. 일 예에서, 버퍼층(705)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 버퍼층(705)은 단일층 또는 다중층으로 형성할 수 있다. 광차단층(710)은 반도체층(720)이 금속 산화물 반도체를 포함하는 경우, 반도체층(720)으로 유입되는 광을 차단하는 역할을 한다. 버퍼층(705), 광차단층(710)과 반도체층(720) 사이에는 제1 층간절연층(715)이 배치될 수 있다.
반도체층(720)과 게이트 전극(730) 사이에는 반도체층(720)을 덮는 게이트 절연층(725)을 포함할 수 있다. 게이트 절연층(725)은 유기 절연 물질 또는 무기 절연 물질 중 적어도 하나를 포함할 수 있다. 게이트 전극(730)은 반도체층(720)과 중첩하여 게이트 절연층(725) 상에 배치될 수 있다.
게이트 전극(730) 상에는 제2 층간절연층(735) 및 제3 층간절연층(745)이 차례로 배치될 수 있다. 제2 층간절연층(735) 또는 제3 층간절연층(745)은 유기 절연 물질 또는 무기 절연 물질 중 적어도 하나를 포함할 수 있다.
제2 층간절연층(735) 상에는 복수의 연결 배선(740)이 배치될 수 있다. 연결 배선(740)은 공통 전압 라인등의 배선 라인을 포함할 수 있다. 제3 층간절연층(745)은 제2 층간절연층(735) 상에 위치하고 복수의 연결 배선(740)을 덮으면서 형성할 수 있다. 제3 층간절연층(745) 상에는 게이트 전극(730)을 사이에 두고 소스/드레인 전극(760)이 배치될 수 있다. 제3 층간절연층(745), 제2층간절연층(735) 및 게이트절연층(725))을 관통하여 반도체층(720)의 소스/드레인영역을 일부 노출시키는 소스/드레인 콘택홀(750)을 포함할 수 있다. 소스/드레인 콘택홀(750)은 전도성 물질 또는 금속 물질로 채워져 소스/드레인 콘택(755)을 형성할 수 있다. 소스/드레인 전극(760)은 소스/드레인 콘택(755) 상에 배치되어 반도체층(720) 및 적어도 하나 이상의 연결 배선(740)과 전기적으로 연결될 수 있다. 이 경우, 소스/드레인 전극(760)의 일 측은 반도체층(720)과 연결되고 타측은 연결 배선(740)과 연결될 수 있다.
소스/드레인 전극(760)을 포함하는 제3 층간절연층(745)) 상에는 보호층(765)이 배치된다. 보호층(765)은 소스/드레인 전극(760)을 덮도록 형성한다. 보호층(765) 상에는 평탄화막(770)이 배치된다. 평탄화막(770)은 하부에 배치된 회로 소자들에 의해 단차를 가지는 상부 표면을 평평하게 할 수 있도록 충분한 두께를 가질 수 있다. 평탄화막(770)은 단차피복성(step coverage)이 우수한 절연물질을 포함하여 형성할 수 있다.
평탄화막(770) 상에는 제1 연결 전극(775) 및 제2 연결 전극(780)이 배치된다. 제1 연결 전극(775) 및 제2 연결 전극(780)은 제2 층간절연층(735) 상에 배치된 연결 배선(740)과 연결될 수 있다. 이를 위해 평탄화막(770), 보호층(765) 및 제3 층간절연층(745)을 관통하는 콘택홀(776)을 전도성 물질 또는 금속 물질로 채워 전도성 콘택(777)을 형성할 수 있다. 전도성 콘택(777)은 제1 연결 전극(775) 및 제2 연결 전극(780) 각각의 바닥면과 접속하여 전기적으로 연결될 수 있다. 제1 연결 전극(775)과 제2 연결 전극(780) 사이에는 발광 소자(660)가 안착될 위치를 정의하는 홀더 영역(792)이 위치할 수 있다. 여기서 제1 연결 전극(775)은 연결 배선(740)과 전기적으로 연결될 수 있다. 또한, 제2 연결 전극(780)은 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다.
제1 연결 전극(775) 및 제2 연결 전극(780)을 포함하는 평탄화막(770) 상에는 접착층(785)이 배치된다. 접착층(785)은 제1 연결 전극(775) 및 제2 연결 전극(780), 평탄화막(770)의 노출면을 모두 덮는 두께로 형성할 수 있다. 접착층(785)은 발광 소자(660)와 패키지 기판(P-SUB)을 합착시키는 역할을 한다. 접착층(785)은 경화되기 전에는 발광 소자(660)와 패키지 기판(P-SUB)을 합착하여 고정시킬 수 있는 점도보다 낮은 점도를 가지고 있음에 따라, 경화되기 이전에는 발광 소자(660)와 패키지 기판(P-SUB)이 접착층(785) 상에 고정되지 않고 이동할 수 있다. 계속해서 발광 소자(660)를 화살표로 나타낸 바와 같이, 패키지 기판(P-SUB) 방향으로 이동시킨다.
한편, 발광 소자(660)는 제1 연결 전극(775)과 제2 연결 전극(780) 사이에 정의된 홀더 영역(792)과 대응하는 상부에 위치하도록 정렬시키지만, 도 20에서 도시한 바와 같이, 공정 과정에서 오정렬이 발생할 수도 있다. 그러나 경화시키기 이전의 접착층(785) 상에서는 발광 소자(660)와 패키지 기판(P-SUB)이 상호 고정되지 않고 이동할 수 있음에 따라, 발광 소자(660)는 홀더 영역(792)으로 이동할 수 있다.
여기서 발광 소자(660)는 제1 반도체층 (615)의 하부 부분이 돌출된 형상을 포함하고 있다. 그리고 돌출된 제1 반도체층 (615)의 하부 부분이 홀더 영역(792)에 끼워지는 형태로 정렬될 수 있다. 이에 따라, 복수개의 발광 소자를 패키지 기판 상에 전사하는 경우에도 용이하게 정렬시킬 수 있는 효과가 있다. 다음에, 접착층(785)을 경화시켜 발광 소자(660)을 패키지 기판(P-SUB)에 고정시킨다.
도 21을 참조하면, 발광 소자(660)와 캐리어 기판(C-SUB)을 분리하고 캐리어 기판(C-SUB)은 제거한다. 계속해서 발광 소자(660) 및 평탄화막(770) 상에 커버막(820)을 형성한다. 커버막(820)은 발광 소자(660)의 외측면부를 둘러싸도록 배치될 수 있다. 예를 들어, 커버막(820)은 수지일 수 있다.
다음에 커버막(820) 상에 제1 배선 전극(800) 및 제2 배선 전극(805)을 형성한다. 제1 배선 전극(800) 및 제2 배선 전극(805)은 발광 소자(660)의 제1 반도체층(615)과 연결된 제1 전극(645) 및 제2 반도체층(625)과 연결된 제2 전극(650)를 각각 패키지 기판(P-SUB) 내에 배치된 회로 소자들과 전기적으로 연결할 수 있다. 제1 전극(245) 및 제2 전극(250) 각각은 커버막(820)을 관통하여 제1 배선 전극(800) 및 제2 전극 전극(805) 각각에 연결된 패드콘택(815a, 815b)을 통해 전기적으로 연결될 수 있다. 여기서 제1 배선 전극(800)은 제1 패드콘택(815a)을 통해 제1 연결 전극(775)과 전기적으로 연결되고, 제2 배선 전극(805)은 제2 패드콘택(815b)을 통해 제2 연결 전극(780)과 전기적으로 연결될 수 있다.
제1 배선 전극(800) 및 제2 배선 전극(805)은 각각 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, 또는 Cr 등의 금속 물질 및 그 합금 중 하나 이상을 포함한 물질로 이루어질 수 있다. 또한, 제1 배선 전극(800) 및 제2 배선 전극(805)은 인듐-주석-산화물(ITO;Indium-Tin-Oxide) 또는 인듐-아연-산화물(IZO;Indium-Zinc-Oxide)와 같은 투명한 금속 산화물을 포함할 수도 있다. 본 명세서의 실시예들은 이에 한정되지 않는다.
본 명세서의 실시예에 따르면, 성장 기판 상에 반도체층이 성장하지 않는 물질을 포함하여 마스크 패턴을 형성한 다음, 질화물 반도체층을 성장시키는 에피택시 공정을 진행함으로써, 성장 기판과 질화물 반도체 구조물이 접촉하는 면적을 감소시킬 수 있다. 이에 따라, 질화물 반도체 구조물을 성장 기판으로부터 분리시키는 레이저 리프트 오프 공정을 진행하는 과정에서 성장 기판과 질화물 반도체 구조물 사이에 발생하는 크랙 불량을 감소시킬 수 있다. 또한, 질화물 반도체 구조물의 외측면부를 보호하는 패시베이션 패턴은 성장 기판과 이격된 위치에 배치됨에 따라, 레이저 리프트 오프 공정을 진행하는 과정에서 패시베이션 패턴으로부터 유발되는 이물 불량등을 방지할 수 있다.
또한, 패시베이션 패턴이 성장 기판과 이격된 위치에 배치됨에 따라, 패시베이션 패턴이 레이저로부터 영향을 받는 것을 방지함으로써 패시베이션 패턴의 두께를 충분한 두께로 형성할 수 있음에 따라, 질화물 반도체 구조물을 형성하기 위한 건식 식각 공정에서 측면부에 발생된 손상을 큐어링할 수 있게 되어 외부양자효율(EQE; External quantum efficiency)이 감소하는 것을 보완할 수 있다.
또한, 성장 기판과 질화물 반도체 구조물 사이에 마스크 패턴이 배치되어 상호 접촉하는 면적을 감소시킴으로써 레이저 리프트 오프 공정을 진행하는 과정에서 레이저가 닿는 면적이 감소됨에 따라, 인접하는 발광 소자 칩들 사이의 공간 마진을 감소시킬 수 있어 발광 소자 칩의 밀도를 증가시켜 수율을 향상시킬 수 있다.
아울러, 질화물 반도체 구조물의 제1 반도체층 하부 부분에 광 산란 패턴이 배치되어 광 산란을 유도함으로써 광 추출 효율을 향상시켜 발광 소자 칩의 성능을 향상시킬 수 있다.
더불어, 질화물 반도체 구조물의 제1 반도체 하부 부분이 돌출된 형상을 포함하고 있음에 따라, 패키지 기판과 합착시 개구부 영역에 끼워지는 형태로 정렬되어 복수 개의 발광 소자 칩을 패키지 기판 상에 용이하게 정렬시키면서도 오정렬을 방지할 수 있다.
본 명세서의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따르면, 발광 소자는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물 및 질화물 반도체 구조물의 외측면부에 위치하는 패시베이션 패턴을 포함하며, 제1 반도체층은 표면으로부터 돌출된 돌기부를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자의 돌기부는 제1 반도체층과 동일한 물질을 포함하여 일체형으로 이루어질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자의 제1 반도체층은 제1 폭을 가지는 하부 부분 및 제1 폭을 가지는 하부 부분보다 넓은 제2 폭을 가지는 상부 부분을 포함하고, 돌기부는 하부 부분인 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자의 패시베이션 패턴은 질화물 반도체 구조물의 측면을 덮으면서 제1 반도체층의 돌기부의 외측면을 노출시킬 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자의 제1 폭을 가지는 하부 부분은 외측면에 광 산란 패턴을 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자의 질화물 반도체 구조물은 단면에서 바라볼 때, T자 형상을 가질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자의 질화물 반도체 구조물의 활성층 및 제2 반도체층은 상기 제1 반도체층의 일 측면에 배치되고, 일 측면과 대향하는 타 측면은 제1 반도체층의 상부면이 노출될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자의 질화물 반도체 구조물은 활성층 및 제2 반도체층이 제1 반도체층의 상부 부분의 외측면부에서 일렬로 정렬될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 복수의 회로 소자가 배치되고, 홀더 영역을 포함하는 패키지 기판 및 홀더 영역에 배치된 발광 소자를 포함하고, 발광 소자는 돌기부를 포함하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물 및 질화물 반도체 구조물의 외측면부에 위치하는 패시베이션 패턴을 포함하고, 돌기부는 홀더 영역 내에 배치될 수 있다.
본 명세서의 몇몇 실시예에 따른 표시 장치의 제1 반도체층은 제1 폭을 가지는 하부 부분 및 제1 폭을 가지는 하부 부분보다 넓은 제2 폭을 가지는 상부 부분을 포함하며, 돌기부는 하부 부분일 수 있다.
본 명세서의 몇몇 실시예에 따른 표시 장치의 패시베이션 패턴은 질화물 반도체 구조물의 측면을 덮으면서 돌기부의 외측면을 노출시킬 수 있다.
본 명세서의 몇몇 실시예에 따른 표시 장치의 제1 반도체층의 하부 부분은 외측면에 광 산란 패턴을 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
105, 205, 305, 405, 600: 성장 기판
110, 210, 310, 410, 610: 버퍼반도체층
115, 215, 315, 415, 615: 제1 반도체층
120, 220, 320, 420, 620: 활성층
125, 225, 325, 425, 625: 제2 반도체층
130, 230, 330, 430, 630: 질화물 반도체 구조물
135, 235, 335, 435, 635: 패시베이션 패턴
145, 245, 345, 445, 645: 제1 전극
150, 250, 350, 450, 650: 제2 전극
605: 마스크 패턴
P-SUB: 패키지 기판
255: 광 산란 패턴

Claims (19)

  1. 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물; 및
    상기 질화물 반도체 구조물의 외측면부에 위치하는 패시베이션 패턴을 포함하되,
    상기 제1 반도체층은 표면으로부터 돌출된 돌기부를 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 돌기부는 상기 제1 반도체층과 동일한 물질을 포함하여 일체형으로 이루어진 발광 소자.
  3. 제 1 항에 있어서,
    상기 제1 반도체층은 제1폭을 가지는 하부 부분; 및
    상기 제1 폭을 가지는 하부 부분보다 넓은 제2 폭을 가지는 상부 부분을 포함하고, 상기 돌기부는 상기 하부 부분인 발광 소자.
  4. 제1항에 있어서,
    상기 패시베이션 패턴은 상기 질화물 반도체 구조물의 측면을 덮으면서 상기 제1 반도체층의 돌기부의 외측면을 노출시키는 발광 소자.
  5. 제3항에 있어서,
    상기 제1 폭을 가지는 하부 부분은 외측면에 광 산란 패턴을 더 포함하는 발광 소자.
  6. 제1항에 있어서,
    상기 질화물 반도체 구조물은 단면에서 바라볼 때, T자 형상을 가지는 발광 소자.
  7. 제1항에 있어서,
    상기 질화물 반도체 구조물의 활성층 및 제2 반도체층은 상기 제1 반도체층의 일 측면에 배치되고, 상기 일 측면과 대향하는 타 측면은 상기 제1 반도체층의 상부면이 노출되는 발광 소자.
  8. 제3항에 있어서,
    상기 질화물 반도체 구조물은 상기 활성층 및 제2 반도체층이 상기 제1 반도체층의 상부 부분의 외측면부에서 일렬로 정렬되는 발광 소자.
  9. 복수의 회로 소자가 배치되고, 홀더 영역을 포함하는 패키지 기판; 및
    상기 홀더 영역에 배치된 발광 소자를 포함하고,
    상기 발광 소자는,
    돌기부를 포함하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물; 및
    상기 질화물 반도체 구조물의 외측면부에 위치하는 패시베이션 패턴을 포함하고,
    상기 돌기부는 상기 홀더 영역 내에 배치되는 표시장치.
  10. 제9항에 있어서,
    상기 제1 반도체층은 제1폭을 가지는 하부 부분; 및
    상기 제1 폭을 가지는 하부 부분보다 넓은 제2 폭을 가지는 상부 부분을 포함하며, 상기 돌기부는 상기 하부 부분인 표시장치.
  11. 제9항에 있어서,
    상기 패시베이션 패턴은 상기 질화물 반도체 구조물의 측면을 덮으면서 상기 돌기부의 외측면을 노출시키는 표시장치.
  12. 제10항에 있어서,
    상기 제1 반도체층의 하부 부분은 외측면에 광 산란 패턴을 더 포함하는 표시장치.
  13. 하부 부분 및 상부 부분을 포함하는 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물 및 상기 질화물 반도체 구조물의 외측면부에 위치하는 패시베이션 패턴을 포함하는 발광 소자를 형성하는 단계;
    상기 발광 소자가 정렬되는 홀더 영역을 형성하고 상기 발광 소자를 구동시키기 위한 복수의 회로 소자가 배치된 패키지 기판을 형성하는 단계; 및
    상기 제1 반도체층의 하부 부분을 상기 홀더 영역 내에 배치시켜 상기 패키지 기판과 합착하는 단계를 포함하는 표시장치의 제조방법.
  14. 제13항에 있어서,
    상기 발광 소자를 형성하는 단계는,
    성장 기판 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴 상에 버퍼반도체물질층, 제1 반도체물질층, 활성물질층 및 제2 반도체물질층을 형성하는 단계;
    상기 제2 반도체물질층 상에 식각 마스크를 형성하는 단계;
    상기 식각 마스크로 상기 성장 기판의 표면이 노출되는 지점까지 식각 공정을 진행하여 상기 질화물 반도체 구조물을 형성하는 단계;
    상기 질화물 반도체 구조물의 외측면부에 위치하는 상기 패시베이션 패턴을 형성하는 단계;
    상기 마스크 패턴을 제외한 상기 질화물 반도체 구조물을 덮는 식각 방지 패턴을 형성하는 단계;
    상기 마스크 패턴을 제거하여 상기 제1 반도체층의 하부 부분의 외측면부를 노출시키는 단계; 및
    상기 성장 기판을 상기 질화물 반도체 구조물로부터 분리하는 단계를 포함하는 표시장치의 제조방법.
  15. 제14항에 있어서,
    상기 마스크 패턴은 질화물 반도체가 성장하지 않고 습식 식각 용액으로 제거할 수 있는 절연성 물질을 포함하는 표시장치의 제조방법.
  16. 제14항에 있어서,
    상기 마스크 패턴은 상기 성장 기판의 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 상호 이격하여 스트라이프 형상으로 배열된 복수의 부분 패턴들을 포함하는 표시장치의 제조방법.
  17. 제14항에 있어서,
    상기 마스크 패턴은 내부에 공간을 포함하는 격자 형상을 포함하는 표시장치의 제조방법.
  18. 제14항에 있어서,
    상기 마스크 패턴 상에 버퍼반도체물질층, 제1 반도체물질층, 활성물질층 및 제2 반도체물질층을 형성하는 단계는,
    이웃하는 상기 마스크 패턴 사이에 상기 제1 반도체물질층의 하부 부분을 형성하는 단계; 및
    상기 마스크 패턴 및 상기 제1 반도체물질층의 하부 부분 상에 제1 반도체물질층의 상부 부분을 형성하는 단계를 포함하는, 표시장치의 제조방법.
  19. 제14항에 있어서,
    제1 반도체층의 하부 부분의 외측면부를 노출시키는 단계는,
    습식 식각 용액을 상기 마스크 패턴 상에 사용하여 제1 반도체층의 하부 부분의 외측면에 불규칙한 표면을 가지는 광 산란 패턴을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
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