KR20240033529A - 발광 소자, 발광 소자를 포함하는 표시장치 및 그 제조방법 - Google Patents

발광 소자, 발광 소자를 포함하는 표시장치 및 그 제조방법 Download PDF

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KR20240033529A
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Abstract

본 명세서에 따른 발광 소자는, 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물; 및 질화물 반도체 구조물의 외측면부를 둘러싸는 패시베이션 패턴을 포함하되, 질화물 반도체 구조물은 상부로 갈수록 볼록한 반구 형상을 가지는 것을 특징으로 한다.

Description

발광 소자, 발광 소자를 포함하는 표시장치 및 그 제조방법{LIGHT EMITTING DEVICE, DISPLAY DEVICE INCLUDING THE SAME AND THE MANUFACTURING METHOD THEREOF}
본 명세서는 발광 소자, 발광 소자를 포함하는 표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 발광 소자의 손상을 방지할 수 있는 발광 소자, 발광 소자를 포함하는 표시장치 및 그 제조방법을 제공하는 것이다.
표시장치는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용되고 있다.
표시장치 가운데 발광형 표시 장치는 발광 소자 또는 광원을 표시 장치에 내장하고, 내장된 자체 발광 소자 또는 광원에서 발생하는 빛을 사용하여 정보를 표시한다. 자체 발광 소자를 포함하는 표시 장치는 광원을 내장하는 표시 장치보다 얇게 구현될 수 있고, 유연하여 접고 구부리거나 말 수 있는 표시장치를 구현할 수 있는 장점이 있다.
자체 발광 소자가 내장된 표시 장치는, 예를 들어, 발광층으로 유기물을 포함하는 유기 발광 표시 장치(OLED; Organic light emitting device) 또는 발광층으로 무기물을 포함하는 마이크로 엘이디 표시 장치(Micro LED; Micro light emitting diode display)등을 포함한다. 여기서 유기물을 발광층으로 사용하는 유기 발광 표시 장치는 별도의 광원이 필요하지는 않으나, 수분과 산소에 취약한 유기물의 재료적 특성 및 외부 환경에 의해 불량 화소가 발생하기 쉬운 문제가 있다. 이에 대해, 마이크로 엘이디 표시 장치는 수분과 산소에 강한 무기물을 발광층으로 사용함에 따라, 외부 환경에 영향을 받지 않아 고신뢰성과 고화질을 가지는 장점이 있다.
또한, 마이크로 엘이디 표시 장치는 외부 환경에 강하기 때문에, 밀봉재와 같은 보호 구조물을 필요로 하지 않고, 다양한 종류의 소재를 기판으로 사용할 수 있어 유기 발광 표시 장치보다 더 얇은 구조를 가지면서도 플렉서블한 표시 장치로 구현하는데 더 유리함에 따라, 차세대 표시 장치로서 각광받고 있다.
본 명세서의 실시예들에 따른 해결 과제는 발광 소자의 질화물 반도체 구조물의 측면부가 손상되는 것을 방지하여 발광에 참여하는 전자-정공의 결합이 발생하는 면적을 확보할 수 있는 발광 소자를 제공하기 위한 것이다.
또한, 본 명세서의 실시예들에 따른 해결과제는 질화물 반도체 구조물의 형상을 다양하게 하여 발광 효율을 향상시키기 위한 것이다.
또한, 본 명세서의 실시예들에 따른 해결과제는 발광 소자를 구성하는 전극간 길이를 감소시켜 전류 주입을 용이하게 함에 따라 저항을 감소시키기 위한 것이다.
또한, 본 명세서의 실시예들에 따른 해결과제는 마이크로 사이즈의 발광 소자를 표시 장치 상에 용이하게 정렬할 수 있는 제조방법을 제공하기 위한 것이다.
본 명세서의 일 실시예에 따른 해결과제들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 명세서의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 명세서의 일 실시예에 따른 발광소자는, 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물; 및 질화물 반도체 구조물의 외측면부를 둘러싸는 패시베이션 패턴을 포함하되, 질화물 반도체 구조물은 상부로 갈수록 볼록한 반구 형상을 가지는 것을 특징으로 한다.
본 명세서의 다른 실시예에 따른 발광소자를 포함하는 표시장치는, 패키지 기판; 패키지 기판 상에 위치하는 제1 전극; 제1 전극 상에 위치하고, 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물과, 질화물 반도체 구조물의 외측면부를 둘러싸는 패시베이션 패턴을 포함하되, 질화물 반도체 구조물은 상부로 갈수록 볼록한 반구 형상을 가지는 발광 소자; 및 발광 소자의 제1 반도체층 상에 위치하는 제2 전극을 포함하는 것을 특징으로 한다.
그리고, 본 명세서의 다른 일 예시에 따른 발광 소자 제조방법은 성장 기판 상에 오목한 공간을 가지는 트렌치를 형성하는 단계; 트렌치의 내측면에 성장 기판의 표면 일부를 노출시키는 패시베이션 패턴을 형성하는 단계; 트렌치의 오목한 공간을 채우는 질화물 반도체 구조물을 형성하는 단계; 질화물 반도체 구조물 상에 전도성층을 형성하는 단계; 및 성장 기판을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 명세서의 일 실시예에 따르면, 발광 소자의 질화물 반도체 구조물의 측면부가 손상되는 것을 방지하여 발광에 참여하는 전자-정공의 결합이 발생하는 면적을 증가시킬 수 있다.
또한, 본 명세서의 일 실시예에 따른 발광 소자는 일면은 평평하고 다른 면은 볼록한 반구형상을 가지고 있음에 따라, 발광 면적이 증가하여 출광 효율을 향상시킬 수 있다.
또한 제1 반도체층, 활성층 및 제2 반도체층이 수직 방향으로 적층된 형상을 가짐에 따라, 상부 및 하부 방향으로 배선을 연결할 수 있으므로 화소를 구성하는 공정 단계를 감소시켜 공정 효율을 향상시킬 수 있다.
아울러, 발광 소자가 볼록한 반구형상을 가짐에 따라, 표시장치에 정렬시키기 위한 공정에서 용이하게 위치가 변경될 수 있어 오정렬을 방지할 수 있다.
더불어, 본 명세서의 일 실시예에 따른 발광 소자는 애노드 전극 및 캐소드 전극이 표시장치의 기판의 동일한 평면 상에 위치함으로써 화소를 구성하기 위한 증착 공정 단계를 감소시킬 수 있는 장점이 있다.
그리고 전극간 길이가 짧아 전류 주입이 용이하여 저항이 감소하는 효과가 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a 내지 1e는 본 명세서의 제1 실시예에 따른 발광 소자의 제조방법을 설명하기 위한 도면들이다.
도 2a 및 도 2b는 본 명세서의 제2 실시예에 따른 발광 소자를 설명하기 위해 나타낸 도면이다.
도 3은 본 명세서의 제3 실시예에 따른 발광 소자를 설명하기 위해 나타낸 도면이다.
도 4a 및 도 4b는 본 명세서의 제4 실시예에 따른 발광 소자를 설명하기 위해 나타낸 도면이다.
도 5 내지 도 14는 본 명세서의 제2 실시예에 따른 발광 소자의 제조방법을 설명하기 위한 도면들이다.
도 15 내지 도 19는 본 명세서의 제3 실시예에 따른 발광 소자의 제조방법을 설명하기 위한 도면들이다.
도 20 내지 도 30은 본 명세서의 제4 실시예에 따른 발광 소자의 제조방법을 설명하기 위한 도면들이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 발명의 각 실시예에 따른 발광 소자에 대하여 첨부한 도면을 참고로 하여 설명한다.
도 1a 내지 1e는 본 명세서의 제1 실시예에 따른 발광 소자의 제조방법을 설명하기 위한 도면들이다. 그리고 도 2는 제1 실시예에 따른 발광 소자의 평면도이다.
도 1a를 참조하면, 성장 기판(10) 상에 도핑되지 않은 반도체물질층(13), 제1 반도체물질층(15), 활성물질층(17), 제2 반도체물질층(19)이 순차적으로 배치된다. 여기서 도 1a는 도 2a의 I-I'를 따라 잘라 나타낸 단면도이다.
성장 기판(10)은 사파이어 기판, 실리콘(Si), 실리콘카바이드(SiC) 또는 갈륨비소(GaAs)등의 물질을 포함하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 도핑되지 않은 반도체물질층(13)은 도핑되지 않은(undoped) 질화물 반도체를 포함하여 형성될 수 있다. 예를 들어, 질화물 반도체는 GaN계 반도체 물질일 수 있다.
제1 반도체물질층(15)은 도핑되지 않은 반도체물질층(13) 상에 형성하고, 제1 도전형 불순물을 포함하는 질화물 반도체를 포함할 수 있다. 예를 들어, 제1 도전형 불순물은 N형 불순물을 포함할 수 있다. 질화물 반도체는 GaN, AlGaN, InGaN, 또는 AlInGaN을 포함하는 GaN계 반도체 물질일 수 있다. 제1 반도체 물질층(15)에 포함되는 N형 불순물은 실리콘(Si), 게르마늄(Ge), 셀레늄(Se) 또는 탄소(C)를 포함할 수 있다.
활성물질층(17)은 제1 반도체물질층(15)상에 형성된다. 활성물질층(17)은 빛을 발광하기 위한 층으로, 우물층과, 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 포함할 수 있다. 예를 들어, 활성물질층(17)은 InGaN을 우물층으로 구성하고, AlGaN층을 장벽층으로 구성할 수 있다.
제2 반도체물질층(19)은 활성물질층(17) 상에 형성된다. 제2 반도체물질층(19)은 제2 도전형 불순물을 포함하는 질화물 반도체를 포함할 수 있다. 예를 들어, 제2 도전형 불순물은 P형 불순물을 포함할 수 있다. 질화물 반도체는 GaN, AlGaN, InGaN, 또는 AlInGaN을 포함하는 GaN계 반도체 물질일 수 있다. 제2 반도체물질층(19)에 포함되는 P형 불순물은 망간(Mg), 아연(Zn) 또는 베릴륨(Be) 등이 이용될 수 있다. 한편, 본 명세서의 실시예에서는 제1 반도체물질층(15) 및 제2 반도체물질층(19)이 각각 N형 불순물이 포함된 질화물 반도체 및 P형 불순물이 포함된 질화물 반도체로 설명하였으나, 이에 한정되는 것은 아니다. 일 예에서, 제1 반도체물질층(15) 및 제2 반도체물질층(19)은 각각 P형 불순물이 포함된 질화물 반도체 및 N형 불순물이 포함된 질화물 반도체일 수 있다.
도 1b를 참조하면, 제2 반도체물질층(19), 활성물질층(17), 제1 반도체물질층(15) 및 도핑되지 않은 반도체물질층(13)을 패터닝하여 성장 기판(10) 상에 상호 이격하여 배치된 복수의 질화물 반도체 구조물(30)을 형성한다.
각각의 질화물 반도체 구조물(30)은 도핑되지 않은 반도체층(23), 제1 반도체층(25), 활성층(27) 및 제2 반도체층(29)을 포함할 수 있다. 여기서 패터닝 공정은 제1 반도체층(25)의 표면의 일부를 노출시키기 위한 메사 식각(mesa etching)으로 진행할 수 있다. 이러한 메사 식각은 건식 식각 방식으로 진행할 수 있다. 건식 식각 방식은 반응성 가스를 이용하는 유도성결합플라즈마(ICP-RIE; Inductively coupled plasma-reactive ion etch)를 이용하여 실시될 수 있다.
그런데, 이러한 건식 식각 방식으로 패터닝 공정을 진행하는 과정에서 질화물 반도체 구조물(30)의 양측면부에 손상(damage)이 발생하여 발광 효율이 저하되는 문제가 발생할 수 있다. 이에 대한 구체적인 설명은 추후 계속하기로 한다.
도 1c를 참조하면, 질화물 반도체 구조물(30) 상에 전극 물질층을 형성하고 패터닝하여 메사 식각에 의해 노출된 제1 반도체층(25)의 표면 상에 제1 전극(31)을 형성하고 제2 반도체층(29) 상에는 제2 전극(33)을 형성한다. 제1 전극(31) 및 제2 전극(33)은 각각 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, 또는 Cr 등의 금속 물질 및 그 합금 중 하나 이상을 포함한 물질로 이루어질 수 있다.
도 1d를 참조하면, 질화물 반도체 구조물(30) 상에 패시베이션층을 형성하고 식각 공정을 진행한다. 그러면, 제1 전극(31) 및 제2 전극(33)을 일부 오픈시키는 오픈 영역(31a, 33a)을 포함하는 패시베이션 패턴(35)이 형성된다. 패시베이션 패턴(35)은 질화물 반도체 구조물(30)의 외측면부를 감싸면서 제1 전극(31) 및 제2 전극(33)의 모서리부의 표면 일부를 덮도록 형성할 수 있다.
패시베이션 패턴(35)은 도 1b의 질화물 반도체 구조물(30)을 형성하기 위해 건식 식각 공정을 진행하는 과정에서 질화물 반도체 구조물(30)의 양측면부에 발생된 손상부를 큐어링하는 역할을 한다.
이어서, 성장 기판(10)을 질화물 반도체 구조물(30)으로부터 제거하여 도 1e에 도시한 바와 같이, 각각의 발광 소자(40)로 분리한다. 여기서 성장 기판(10)은 레이저 리프트 오프(LLO; Laser lift off)와 같이 레이저를 이용하여 제거할 수 있다.
한편, 도 1b에 도시한 바와 같이, 도핑되지 않은 반도체물질층(13), 제1 반도체물질층(15), 활성물질층(17) 및 제2 반도체물질층(19)이 적층된 상태에서 유도성결합플라즈마를 이용한 건식 식각을 진행하면, 도 1e에서 발광 소자 (40)의 양측면부의 일부분을 확대하여 나타낸 'A'부분과 같이, 발광 소자(40)의 양측면부에는 플라즈마에 의한 손상이 남아있게 된다.
구체적으로, 도핑되지 않은 반도체물질층(13), 제1 반도체물질층(15), 활성물질층(17) 및 제2 반도체물질층(19)이 적층된 상태에서 플라즈마가 인가되면 제1 반도체물질층(15), 활성물질층(17) 및 제2 반도체물질층(19)이 직접 플라즈마에 노출됨에 따라, 분자간 결합이 끊어지면서 캐리어 트랩 사이트(carrier trap site)가 발생하게 된다. 이러한 캐리어 트랩 사이트는 불안정한 사이트임에 따라, 이 사이트에서 발광에 참여하지 않는 전자-정공의 비발광 결합이 다수 발생할 수 있다.
마이크로 엘이디는 크기가 100마이크로미터(㎛)보다 작은 크기를 가지기 때문에 이러한 비발광 결합이 다수 발생하는 측벽 부분이 전체 면적에서 차지하는 비율이 상대적으로 크다. 이에 따라, 동일 전류를 인가하더라도 발광 효율이 크게 감소하게 된다.
이에 따라, 목표 발광 영역의 크기는 'EA1'이지만, 플라즈마 손상에 의해 발광에 참여하지 않는 전자-정공의 비정상 결합이 양측면부에 다수 발생하면서 양측면부의 외측부로부터 각각 손상 영역(DA)의 크기만큼 발광 영역이 감소된다. 그러면 실제 발광 영역의 크기는 'EA2'로 목표 발광 영역(EA1)보다 작은 크기로 형성됨에 따라, 동일 전류를 인가하더라도 실제 발광 영역(EA2)에서의 휘도보다 손상 영역(DA)에서는 상대적으로 휘도가 낮아져 발광 효율이 크게 감소하는 문제가 발생할 수 있다.
아울러, 질화물 반도체 구조물(30)을 형성한 다음에 패시베이션층을 형성하고 식각 공정을 진행하여 제1 패드전극(31) 및 제2 패드전극(33)을 일부 오픈시키는 오픈 영역(31a, 33a)을 형성함에 따라, 오픈 영역(31a, 33a)을 형성하기 위한 추가 공정이 불가피하게 발생하게 되고, 이러한 추가 공정 중 발생할 수 있는 얼라인 불량에 의해 발광 소자의 제작 수율이 감소될 수 있다.
이에 따라, 본 명세서의 다른 실시예에서는 발광에 참여하지 않는 전자-정공의 비정상 결합이 증가하는 것을 방지하여 발광 효율을 증가시킬 수 있는 발광 소자, 발광 소자를 포함하는 표시장치 및 그 제조방법을 설명하기로 한다. 이하 도면을 참조하여 설명하기로 한다.
도 2a 및 도 2b는 본 명세서의 제2 실시예에 따른 발광 소자를 설명하기 위해 나타낸 도면이다. 여기서 도 2b는 도 2a를 I-I'를 따라 잘라내어 나타낸 단면도이다.
도 2a 및 도 2b를 참조하면, 본 명세서의 제2 실시예에 따른 발광 소자(100)는 질화물 반도체 구조물(117), 질화물 반도체 구조물(117)의 일 면 상에 위치하는 전도성층(120) 및 패시베이션 패턴(130)을 포함할 수 있다.
질화물 반도체 구조물(117)은 제1 반도체층(105), 활성층(110) 및 제2 반도체층(115)이 차례로 배치된 형상을 가질 수 있다. 전도성층(120)은 질화물 반도체 구조물(117)의 최하단부에 위치한 제2 반도체층(115)의 일면에 접촉하여 배치될 수 있다.
패시베이션 패턴(130)은 전도성층(120)의 외측면부 및 질화물 반도체 구조물(117)의 외측면부의 일부를 둘러싸는 형상을 가질 수 있다. 구체적으로, 패시베이션 패턴(130)은 질화물 반도체 구조물(117)의 제2 반도체층(115) 및 활성층(110)의 외측면부를 둘러싸고, 제1 반도체층(105)의 외측면부 일부를 둘러싸는 형상을 가질 수 있다. 패시베이션 패턴(130)의 하부면은 전도성층(120)의 상부면과 동일한 레벨로 배치될 수 있다.
제1 반도체층(105)은 패시베이션 패턴(130)의 상부면을 덮으면서 돌출된 돌출부를 포함할 수 있다. 또한, 제1 반도체층(105)은 패시베이션 패턴(130)이 배치된 부분에서 상대적으로 폭이 좁아지는 오목부를 포함할 수 있다.
일 예에서, 패시베이션 패턴(130)은 평면에서 바라볼 때, 제1 반도체층(105)이 노출된 부분을 제외한 나머지 부분을 둘러싸는 링(ring) 형상을 가질 수 있다.
본 명세서의 제2 실시예에 따른 발광 소자(100)는 단면에서 바라볼 때, 하부에서 상부로 갈수록 볼록해지는 반구형의 형상을 가질 수 있다. 이에 따라, 평평한 표면을 가지고 있는 발광 소자와 비교하여 발광 면적이 증가하고, 출광 효율이 증가할 수 있다.
도 3은 본 명세서의 제3 실시예에 따른 발광 소자를 설명하기 위해 나타낸 도면이다. 도 3은 도 2의 발광 소자와 형상에서 차이점이 있으며, 다른 구성요소는 동일하거나 유사함에 따라, 도 2와 동일 또는 유사한 구성요소에 대해서는 간략하게 설명하기로 한다.
도 3을 참조하면, 본 명세서의 제3 실시예에 따른 발광 소자(200)는 질화물 반도체 구조물(217), 질화물 반도체 구조물(217)의 일 면 상에 위치하는 전도성층(220) 및 패시베이션 패턴(230)을 포함할 수 있다.
발광 소자(200)는 단면이 반구 형상을 가지는 반원통형(semi-cylindrical)으로 이루어질 수 있다. 발광 소자(200)는 길이 또는 세로 방향인 Z축 방향으로 제1 길이(d1)를 가질 수 있다. 발광 소자(200)는 10㎛를 넘지 않는 길이로 형성된다. 발광 소자(200)는 높이 또는 가로 방향인 Y축 방향으로 제1 높이(h1)를 가질 수 있다. 발광 소자(200)의 가로 및 세로 비율은 1:1 내지 1:10의 범위에서 형성될 수 있다.
질화물 반도체 구조물(217)은 높이 방향인 Y축 방향으로 제1 반도체층(205), 활성층(210) 및 제2 반도체층(215)이 차례로 적층된 형상을 가질 수 있다. 전도성층(220)은 제2 반도체층(215)의 일면에 접촉하여 배치될 수 있다.
패시베이션 패턴(230)은 반원통형으로 형성된 전도성층(220)의 외측면부 및 질화물 반도체 구조물(217)의 외측면부의 일부를 둘러싸는 형상을 가질 수 있다. 구체적으로, 패시베이션 패턴(230)은 질화물 반도체 구조물(217)의 제2 반도체층(215) 및 활성층(210)의 외측면부를 둘러싸고, 제1 반도체층(205)의 외측면부 일부를 둘러싸는 형상을 가질 수 있다. 패시베이션 패턴(230)의 하부면은 전도성층(220)의 상부면과 동일한 레벨로 배치될 수 있다.
본 명세서의 제3 실시예에 따른 발광 소자(200)는 단면에서 바라볼 때, 볼록한 렌즈 형상 또는 반구형의 형상을 가질 수 있다. 이에 따라, 평평한 표면을 가지고 있는 발광 소자보다 상대적으로 발광 면적이 증가하고, 출광 효율이 증가할 수 있다. 또한, 한 면이 평평한 반원통형 형상을 가지고 있고, 전도성층(220)이 일체형으로 구성됨에 따라, 발광 소자(200)를 표시 장치상에 용이하게 연결시킬 수 있다.
도 4a 및 도 4b는 본 명세서의 제4 실시예에 따른 발광 소자를 설명하기 위해 나타낸 도면이다.
도 4a 및 도 4b를 참조하면, 본 명세서의 제4 실시예에 따른 발광 소자(300)는 질화물 반도체 구조물(317), 질화물 반도체 구조물(317)의 일 면 상에 위치하는 전도성층(320) 및 패시베이션 패턴(330)을 포함할 수 있다.
발광 소자(300)는 단면에서 바라볼 때, 한 면은 반구 형상을 가지고 다른 한 면은 평평한 반원통형으로 이루어질 수 있다. 발광 소자(300)는 길이 또는 세로 방향인 Z축 방향으로 제2 길이(d2)를 가질 수 있다. 발광 소자(300)는 10㎛를 넘지 않는 길이로 형성될 수 있다. 발광 소자(300)는 높이 또는 가로 방향인 Y축 방향으로 제2 높이(h2)를 가질 수 있다. 발광 소자(300)의 가로 및 세로 비율은 1:1 내지 1:10의 범위에서 형성될 수 있다.
질화물 반도체 구조물(317)은 길이 방향인 Z축 방향으로 제1 반도체층(305), 활성층(310) 및 제2 반도체층(315)이 차례로 배치된 형상을 가질 수 있다. 전도성층(320)은 제2 반도체층(315)의 일면에 접촉하여 배치될 수 있다.
패시베이션 패턴(330)은 반원통형으로 형성된 질화물 반도체 구조물(317) 및 전도성층(320)의 일 외측면부를 둘러싸는 형상을 가질 수 있다. 패시베이션 패턴(330)은 볼록한 형상을 가지는 일 외측면부는 둘러싸면서 평평한 형상을 가지는 타 외측면부는 덮지 않고 노출시킬 수 있다.
본 명세서의 제4 실시예에 따른 발광 소자(300)는 하부에서 상부로 갈수록 볼록해지는 반구형의 단면 형상을 가질 수 있다. 이에 따라, 평평한 표면을 가지고 있는 발광 소자와 비교하여 발광 면적이 증가하고, 출광 효율이 증가할 수 있다. 또한, 전극간 길이가 짧아 전류 주입이 용이함에 따라 저항이 감소될 수 있는 효과가 있다.
이하 상술한 패시베이션 패턴을 이용하여 다양한 형상의 발광 소자를 형성하는 방법을 설명하기로 한다.
도 5 내지 도 14는 본 명세서의 제2 실시예에 따른 발광 소자의 제조방법을 설명하기 위한 도면들이다. 여기서 도 6은 도 5를 III-III'를 따라 잘라 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 성장 기판(400) 상에 복수의 트렌치(405)를 형성한다. 이를 위해, 성장 기판(400) 상에 개구부가 구비된 마스크 패턴을 형성한다. 마스크 패턴에 구비된 개구부는 트렌치(405)가 형성될 영역의 성장 기판(400)의 표면을 노출시킬 수 있다. 계속해서 마스크 패턴을 식각마스크로 성장 기판(400)의 노출 부분을 식각하여 복수 개의 트렌치(405)를 형성한다.
성장 기판(400)은 사파이어 기판, 실리콘(Si), 실리콘카바이드(SiC) 또는 갈륨비소(GaAs)등의 물질을 포함하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 인접하여 위치하는 트렌치(405)들은 제1 거리(S1)만큼 상호 이격하여 배열될 수 있다.
트렌치(405)는 성장 기판(200)의 표면으로부터 내부 방향으로 제1 깊이(T1)를 가지는 오목한 형상(concave-shaped)으로 형성할 수 있다. 예를 들어, 트렌치(405)는 반구형의 단면 형상을 가질 수 있다. 트렌치(405)는 반구형의 단면 형상을 가짐에 따라, 상부면에서 가장 넓은 폭을 가지고, 성장 기판(200)의 내부 방향으로 갈수록 점점 좁은 폭을 가질 수 있다.
도7을 참조하면, 성장 기판(400) 상에 형성된 트렌치(405)의 내측면에 패시베이션 패턴(130)을 형성한다. 이를 위해 트렌치(405)가 형성된 성장 기판(400) 전면에 패시베이션막을 형성한다. 패시베이션막은 표면에서 질화물계 반도체가 성장되는 것을 방지하며, 절연성 물질을 포함할 수 있다. 다음에 패시베이션막 상에 패터닝 공정을 진행하여 패시베이션 패턴(130)을 형성한다. 패터닝 공정은 패시베이션막의 표면 일부를 노출시키는 개구부가 구비된 마스크 패턴을 형성하고, 패시베이션막의 노출된 표면을 식각하여 진행할 수 있다. 패터닝 공정은 성장 기판(400)의 표면이 노출되는 지점에서 정지할 수 있다.
이러한 패터닝 공정으로 트렌치(405)의 내측면을 선택적으로 덮는 패시베이션 패턴(130)이 형성된다. 패시베이션 패턴(130)은 성장 기판(400)의 표면을 제1 폭(W1)만큼 노출시키도록 트렌치(405)의 내측면을 따라 형성된다. 일 예에서, 성장 기판(400)의 노출된 표면은 트렌치(405)의 바닥면일 수 있다. 또한, 패시베이션 패턴(130)은 인접하는 트렌치(405) 사이를 구분하는 성장 기판(400)의 상부면이 노출되지 않도록 덮는다.
도 8을 참조하면, 패시베이션 패턴(130)이 배치된 성장 기판(400) 상에 에피택시(epitaxy) 공정을 진행한다. 에피택시 공정은 어떤 결정의 표면에서 특정한 방위 관계를 취해 성장하는 공정으로 이해될 수 있다. 마이크로 엘이디 발광 소자의 발광 소자 구조물을 형성하기 위해서는 성장 기판 위에 GaN계 화합물 반도체를 쌓아올려야 하는데 이때 각각의 층은 밑의 층의 결정성을 이어받아 성장하게 된다.
에피택시 공정을 진행하면 패시베이션 패턴(130)이 형성되지 않은 부분의 트렌치(405)의 내부 공간은 질화물 반도체 구조물(117)을 포함하여 채워질 수 있다.
패시베이션 패턴(130)은 표면에서 반도체층들이 성장하지 않는 물질인 절연성 물질을 포함하고 있다. 이에 따라, 패시베이션 패턴(130)이 덮여 있지 않은 성장 기판(400)의 표면으로부터 질화물 반도체층이 성장하게 된다.
질화물 반도체 구조물(117)은 제1 반도체층(105), 활성층(110) 및 제2 반도체층(115)이 트렌치(405)의 바닥면으로부터 순서대로 배치된 구조를 가질 수 있다.
제1 반도체층(105)은 트렌치(405)에 의해 노출된 성장 기판(400)의 노출면으로부터 성장하고, 제1 도전형 불순물을 포함하는 질화물 반도체를 포함할 수 있다. 예를 들어, 제1 도전형 불순물은 N형 불순물을 포함할 수 있다. 질화물 반도체는 GaN, AlGaN, InGaN, 또는 AlInGaN을 포함하는 GaN계 반도체 물질일 수 있다. 제1 반도체 물질층(105)에 포함되는 N형 불순물은 실리콘(Si), 게르마늄(Ge), 셀레늄(Se) 또는 탄소(C)를 포함할 수 있다. 제1 반도체층(105)은 활성층(110)에 전자를 제공할 수 있다.
활성층(110)은 전자와 정공의 결합에 의해 빛을 발광하기 위한 층으로, 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW) 구조를 포함할 수 있다. 예를 들어, 활성층(110)은 InGaN을 우물층으로 구성하고, AlGaN층을 장벽층으로 구성할 수 있다.
제2 반도체층(115)은 활성층(110) 상에 형성된다. 제2 반도체층(115)은 활성층(110)에 정공을 제공한다. 제2 반도체층(115)은 제2 도전형 불순물을 포함하는 질화물 반도체일 수 있다. 예를 들어, 제2 도전형 불순물은 P형 불순물을 포함할 수 있다. 질화물 반도체는 GaN, AlGaN, InGaN, 또는 AlInGaN을 포함하는 GaN계 반도체 물질일 수 있다. 제2 반도체층(115)의 도핑에 사용되는 P형 불순물은 망간(Mg), 아연(Zn) 또는 베릴륨(Be) 등이 이용될 수 있다.
한편, 본 명세서의 실시예에서는 제1 반도체층(105) 및 제2 반도체층(115)이 각각 N형 불순물이 포함된 질화물 반도체 및 P형 불순물이 포함된 질화물 반도체로 설명하였으나, 이에 한정되는 것은 아니다. 일 예에서, 제1 반도체층(105)은 P형 불순물이 포함된 질화물 반도체를 포함하고, 제2 반도체층(115)은 N형 불순물이 포함된 질화물 반도체일 수 있다.
계속해서 제2 반도체층(115) 상에 전도성 물질층을 형성하고 패터닝하여 전도성층(120)을 형성한다. 전도성층(120)은 패시베이션 패턴(130)의 상부면과 동일한 레벨을 가지게 형성할 수 있다. 전도성층(120)은 티타늄(Ti), 크롬(Cr), 알루미늄(Al) 또는 금(Au) 등의 도전 물질로 이루어진 단일층 또는 복수층으로 형성할 수 있다. 다른 예에서, 전도성층(120)은 인듐-주석-산화물(ITO;Indium-Tin-Oxide) 또는 인듐-아연-산화물(IZO;Indium-Zinc-Oxide)와 같은 투명한 금속 산화물을 포함할 수 있다. 또 다른 예에서, 전도성층(120)은 자성을 포함하는 물질을 포함할 수 있다.
도 9를 참조하면, 성장 기판(400)을 전도성층(120)을 포함하는 질화물 반도체 구조물(117)로부터 제거하여 발광 소자(100)를 형성한다. 발광 소자(100)는 개개의 발광 소자들(100a, 100b, 100c, 100d)로 분리될 수 있다. 성장 기판(400)을 분리하는 공정은 레이저 리프트 오프(LLO) 방법과 같이 레이저를 이용하여 제거할 수 있다. 이와 같이 분리된 개개의 발광 소자들(100a, 100b, 100c, 100d)은 이후 패키지 기판으로 전사되며, 하나의 발광 소자가 하나의 픽셀 역할을 하는 것으로 이해될 수 있다.
한편, 본 명세서의 실시예에 따른 발광 소자는 활성층(110)이 패시베이션 패턴(130)으로 덮여 있고, 트렌치(405, 도 5 참조)를 이용하여 발광 소자의 형상을 미리 형성한 상태에서 에피택시 성장 방식으로 발광 소자를 형성함에 따라, 플라즈마를 이용한 건식 식각 공정을 생략할 수 있다. 이에 따라, 활성층(110)이 플라즈마 손상에 의해 발광에 참여하지 않는 전자-정공의 비정상 결합이 발생하는 것을 차단할 수 있으므로 발광 영역이 감소하여 발광 효율이 감소하는 것을 방지할 수 있다.
다음에 도 10 내지 도 13을 참조하면, 패키지 기판 상에서 분리된 발광 소자들(100a, 100b, 100c, 100d)을 공급하고 정렬하는 얼라인 공정을 진행한다.
이를 위해 먼저 도 10을 참조하면, 분리된 복수의 발광 소자들(100a, 100b, 100c, 100d … 100m, m은 자연수)을 전사용 용액(410) 내에 분산시킨다. 발광 소자들(100a, 100b, 100c, 100d … 100m)은 전사용 용액(410) 내에 불규칙한 상태로 포함되어 있다. 전사용 용액(410)은 빛 또는 열에 의해 휘발되는 열 또는 감광형 휘발성 물질을 포함할 수 있다. 다른 예에서, 발광 소자들(100a, 100b, 100c, 100d … 100m)은 전사용 잉크 내에 분산될 수도 있다.
다음에 도 11을 참조하면, 복수의 발광 소자들(100a, 100b, 100c, 100d … 100m)이 분산되어 있는 용액(410)을 잉크젯 방식 또는 분배(dispensing) 방식을 이용하여 패키지 기판(420) 상의 픽셀이 형성되는 위치에 공급한다.
복수의 발광 소자들(100a, 100b, 100c, 100d … 100m)은 패키지 기판(420) 상에 불규칙한 상태로 배치되어 있을 수 있다. 예를 들어, 도 13을 참조하면, 발광 소자(100)는 볼록한 면이 상부에 위치하고 전도성층(120)이 배치된 평평한 면이 하부에 위치하는 제1 위치(d)로 배치되어야 정상적으로 발광될 수 있다. 그러나, 패키지 기판(420) 상에 공급된 직후에 발광 소자들(100-1, 100-2, 100-3)은 일 방향으로 기울어진 제2 위치(a)로 배치되거나, 역방향인 제3 위치(b)로 뒤집어져 있거나, 또는 타 방향으로 기울어진 제4 위치(c)로 배치된 것과 같이 불규칙한 상태를 가지고 있다.
이에 따라, 각각 서로 다른 형태로 배치된 발광 소자들을 제1 위치(d)로 정렬시키는 얼라인 공정을 필요로 한다.
패키지 기판(420) 상에는 제1 전극(430)이 미리 형성되어 있을 수 있다. 또한, 제1 전극(430)과 인접하여 전원 공급 전극(425)이 형성되어 있을 수 있다. 일 예에서, 제1 전극(430)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물을 포함할 수 있다. 제1 전극(430)은 애노드 전극 또는 화소 전극으로도 지칭할 수 있다.
계속해서 전원 공급 전극(425)과 제1 전극(430) 사이에 전원을 인가하면 일정한 파장으로 전기장(E)이 생성되어 복수의 발광소자가 제1 위치(d, 도 13 참조)로 정렬될 수 있다. 예를 들어, 발광 소자(100)의 제1 반도체층(105)과 제2 반도체층(115)은 서로 상이한 유전율을 가지고 있다. 전원 공급 전극(425)과 제1 전극(430) 사이에 교류 전원을 인가하면 제1 반도체층(105)과 제2 반도체층(115)의 유전율이 상이함에 따라 한쪽 방향으로 움직일 수 있다. 다시 말해, 발광 소자는 제1 반도체층(105)과 제2 반도체층(115)의 서로 다른 유전율의 차이에 의해서 정렬될 수 있다.
그런데 발광 소자가 평평한 표면만으로 이루어지는 경우에는 뒤집어지거나 위치가 변경되는데 한계가 있을 수 있다. 이에 대해, 본 명세서의 실시예에 따른 발광 소자(100)는 반구형 형상을 가지고 있음에 따라, 플립-오버(flip-over)가 용이하다. 이에 따라, 도 13에서 도시한 바와 같이, 발광 소자들(100-1, 100-2, 100-3)이 제2 위치(a), 제3 위치(b) 또는 제4 위치(c)로 배치되어 있는 경우에도 제1 위치(d)로 용이하게 정렬될 수 있다.
다른 예에서, 전도성층(120)을 자성을 포함하는 물질을 포함하도록 형성하는 경우에도, 자성을 포함하고 있는 전도성층(120)이 위치한 평평한 면 방향으로 정렬이 이루어질 수 있다.
얼라인 공정이 완료되면 도 12에 도시한 바와 같이, 복수의 발광 소자(100)가 제1 전극(430) 상에서 정렬될 수 있다. 그리고 빛 또는 열을 인가하여 전사용 용액(410, 도 10 참조)은 제거한다.
도 14를 참조하면, 발광 소자(100)가 정렬되어 있는 제1 전극(430) 상에 평탄화막(440) 및 제2 전극(450)을 형성한다.
평탄화막(440)은 하부의 소자들을 보호하는 역할을 하면서 인접하는 발광 소자(100) 사이의 공간을 채워 단차 높이를 완만하게 할 수 있도록 충분한 두께를 가질 수 있다. 평탄화막(440)은 유기 또는 무기 절연물질을 포함할 수 있다. 평탄화막(440)은 발광 소자(100)의 패시베이션 패턴(130)의 측면을 감싸도록 형성할 수 있다. 평탄화막(440)은 발광 소자(100)의 최상부에 위치한 제1 반도체층(105)의 표면을 노출시키도록 적어도 패시베이션 패턴(130)의 높이와 동일하거나 낮은 높이를 가지게 형성할 수 있다.
제2 전극(450)은 발광 소자(100)의 제1 반도체층(105)과 접촉하게 형성할 수 있다. 제2 전극(450)은 인접하는 발광 소자(100)들과 공통적으로 접촉하여 전압을 인가할 수 있다. 제2 전극(450)은 캐소드 전극 또는 공통 전극으로도 지칭될 수 있다. 제2 전극(450)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물을 포함할 수 있다.
제1 전극(430) 하부에는 패키지 기판(420) 상에 배치된 하부 구조물(BS)을 포함할 수 있다. 하부 구조물(BS)은 버퍼층(422), 금속 배선(423) 및 보호층(424)을 포함할 수 있다.
본 명세서의 제1 실시예에 따른 발광 소자는 일면은 평평하고, 다른 면은 볼록한 반구형상을 가지고 있음에 따라, 패키지 기판에 정렬시키기 위한 공정에서 용이하게 뒤집어질 수 있다. 또한, 볼록하게 돌출된 반구 형상을 가지고 있음에 따라, 평평한 표면을 가지는 발광 소자와 비교하여 발광 영역이 상대적으로 넓어짐에 따라 출광 효율이 증가할 수 있는 장점이 있다. 또한, 발광 소자의 전도성층이 배치된 일 면이 제1 전극과 전기적으로 연결되고, 발광 소자의 제1 반도체층 상부에 제2 전극이 배치되어 발광 소자를 구동하는 전극이 수직 방향으로 위치함으로써 픽셀을 구성하기 용이함에 따라, 공정 효율이 향상할 수 있다.
아울러, 발광 소자를 형성하기 위한 틀을 미리 형성한 다음 에피택시 성장 방식으로 통해 형성함으로써, 식각 공정등의 공정을 생략할 수 있어 질화물 반도체층의 측면부 손상을 방지할 수 있다. 이에 따라, 질화물 반도체층 상에 식각 공정등을 진행하는 과정에서 발생할 수 있는 전위(dislocation)를 감소시킬 수 있어 소자의 효율을 증가시킬 수 있는 효과가 있다.
도 15 내지 도 19는 본 명세서의 제3 실시예에 따른 발광 소자의 제조방법을 설명하기 위한 도면들이다.
도 15를 참조하면, 성장 기판(500) 상에 복수의 트렌치(505)를 형성한다. 인접하여 위치하는 트렌치(505)들은 상호 이격하여 배치될 수 있다. 트렌치(505)는 성장 기판(500)의 표면으로부터 내측 방향인 Y축 방향(가로)으로 제1 깊이를 가지는 오목한 형상을 가지게 형성할 수 있다. 또한 트렌치(505)는 성장 기판(500)의 길이 방향인 Z축 방향(세로)으로 제1 길이를 가지게 형성할 수 있다. 트렌치의 바닥면은 반구형 형상을 가질 수 있다. 트렌치(505)의 가로 세로 비율은 1:1 내지 1:10의 비율을 가지는 크기로 형성할 수 있다.
도 16을 참조하면, 성장 기판(500) 상에 형성된 복수의 트렌치(505)의 내측면에 패시베이션 패턴(230)을 형성한다. 이를 위해 트렌치(505)가 형성된 성장 기판(500) 전면에 패시베이션막을 형성한다. 패시베이션막은 표면에서 질화물계 반도체가 성장되는 것을 방지하며, 절연성 물질을 포함할 수 있다. 다음에 패시베이션막 상에 패터닝 공정을 진행하여 패시베이션 패턴(230)을 형성한다. 패터닝 공정은 성장 기판(500)의 표면이 노출되는 지점에서 정지할 수 있다.
이러한 패터닝 공정으로 트렌치(505)의 내측면을 선택적으로 덮는 패시베이션 패턴(230)이 형성된다. 일 예에서, 패시베이션 패턴(230)은 트렌치(505)의 길이 방향인 Z축 방향으로 연장되면서 성장 기판(500)의 표면을 일부 노출시키도록 트렌치(500)의 내측면을 따라 형성된다. 일 예에서, 성장 기판(500)의 노출된 표면은 트렌치(505)의 볼록한 형상을 가지는 바닥면일 수 있다.
도 17을 참조하면, 패시베이션 패턴(230)이 배치된 성장 기판(500) 상에 질화물 반도체층을 성장시키는 에피택시 공정을 진행한다. 에피택시 공정으로 패시베이션 패턴(230)이 형성되지 않은 부분의 트렌치(500)의 공간이 질화물 반도체 구조물(117)을 포함하여 채워질 수 있다.
질화물 반도체 구조물(217)은 제1 반도체층(205), 활성층(210) 및 제2 반도체층(215)이 트렌치(505)의 바닥면으로부터 순서대로 배치된 구조를 가질 수 있다.
패시베이션 패턴(430)은 반도체층들이 성장하지 않는 물질을 포함하고 있음에 따라, 패시베이션 패턴(430)의 표면에는 질화물 반도체층이 성장하지 않는다. 따라서, 질화물 반도체층은 트렌치(505) 내에 노출된 성장 기판(500)의 표면으로부터 성장할 수 있다.
제1 반도체층(205)은 트렌치(505)에 의해 노출된 성장 기판(500)의 표면으로부터 성장하고, 제1 도전형 불순물을 포함하는 질화물 반도체를 포함할 수 있다. 예를 들어, 제1 도전형 불순물은 N형 불순물을 포함할 수 있다. 제1 반도체 물질층(405)에 포함되는 N형 불순물은 실리콘(Si), 게르마늄(Ge), 셀레늄(Se) 또는 탄소(C)를 포함할 수 있다.
활성층(210)은 전자와 정공의 결합에 의해 빛을 발광하기 위한 층으로, 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW) 구조를 포함할 수 있다.
제2 반도체층(215)은 활성층(210) 상에 형성된다. 제2 반도체층(215)은 제2 도전형 불순물을 포함하는 질화물 반도체일 수 있다. 예를 들어, 제2 도전형 불순물은 P형 불순물을 포함할 수 있다. 제2 반도체층(215)의 도핑에 사용되는 P형 불순물은 망간(Mg), 아연(Zn) 또는 베릴륨(Be) 등이 이용될 수 있다.
제2 반도체층(215)의 일면과 접속하는 전도성층(220)을 형성한다. 전도성층(220)은 패시베이션 패턴(230)의 상부면과 동일한 레벨을 가지게 형성할 수 있다. 전도성층(220)은 티타늄(Ti), 크롬(Cr), 알루미늄(Al) 또는 금(Au) 등의 도전 물질로 이루어진 단일층 또는 복수층으로 형성할 수 있다. 다른 예에서, 전도성층(220)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물을 포함할 수 있다. 또 다른 예에서, 전도성층(220)은 자성을 포함하는 물질을 포함할 수 있다.
도 18을 참조하면, 성장 기판(500)을 제거하여 발광 소자(200)를 형성한다. 발광 소자(200)는 개개의 발광 소자들(200a, 200b, 200c, 200d)로 분리될 수 있다. 성장 기판(500)은 레이저 리프트 오프(LLO) 방식과 같이 레이저를 이용하여 제거할 수 있다. 개개의 발광 소자들(200a, 200b, 200c, 200d)은 이후 패키지 기판으로 전사되며, 하나의 발광 소자가 하나의 픽셀 역할을 하는 것으로 이해될 수 있다.
본 명세서의 제3 실시예에 따르면, 발광 소자의 형상을 트렌치를 통해 미리 형성한 상태에서 에피택시 성장 방식으로 발광 소자를 형성할 수 있다. 이에 따라, 플라즈마를 이용한 건식 식각 공정을 생략할 수 있어 활성층이 플라즈마에 의해 손상되는 것을 방지할 수 있다. 이에 따라, 플라즈마 손상에 의해 발광에 참여하지 않는 전자-정공의 비정상 결합이 발생하는 것을 차단할 수 있으므로 발광 영역이 감소하여 발광 효율이 감소하는 것을 방지할 수 있다.
다음에 분리된 복수의 발광 소자들을 도 19에 도시한 바와 같이, 패키지 기판(420)의 제1 전극(430) 상에 정렬시킨다. 복수의 발광 소자들을 정렬시키는 방법은 상기 도 10 내지 13에서 설명하고 있는 전기력 또는 자기력을 이용한 얼라인 공정을 통해 진행할 수 있다.
여기서 복수의 발광 소자들(200a, 200b, 200c, 200d)은 길이 방향으로 반구형 형상을 가지고 있음에 따라, 패키지 기판에 정렬시키기 위한 공정에서 용이하게 뒤집어질 수 있다. 이에 따라, 원하는 방향으로의 정렬이 용이하다.
다음에 발광 소자(200)가 배치된 제1 전극(430) 상에 평탄화막(440) 및 제2 전극(450)을 형성한다.
평탄화막(440)은 발광 소자(200)의 최상부에 위치한 제1 반도체층(205)의 표면을 노출시키도록 적어도 패시베이션 패턴(230)의 높이와 동일하거나 낮은 높이를 가지게 형성할 수 있다.
제2 전극(450)은 발광 소자(200)의 제1 반도체층(205)과 접촉하게 형성할 수 있다. 제2 전극(450)은 인접하는 발광 소자(200)들과 공통적으로 접촉하여 전압을 인가할 수 있다. 제2 전극(450)은 캐소드 전극 또는 공통 전극으로도 지칭될 수 있다.
제1 전극(430) 하부에는 패키지 기판(420) 상에 배치된 하부 구조물(BS)을 포함할 수 있다. 하부 구조물(BS)은 버퍼층(422), 금속 배선(423) 및 보호층(424)을 포함할 수 있다.
본 발명의 제2 실시예에 따른 발광 소자는 길이 방향으로 볼록하게 돌출된 반구 형상을 가지고 있음에 따라, 평평한 표면을 가지고 있는 발광 소자와 비교하여 발광 면적이 증가함에 따라, 광 추출이 용이하다. 또한, 전도성층이 배치된 부분이 길이 방향으로 평평한 형상을 가지고 있음에 따라, 제1 전극과 전기적 연결이 용이하고, 발광 소자가 제1 전극 상에 배치된 상태에서 제2 전극을 형성하여 상하부로 배선을 연결시킴에 따라, 화소 구성이 간단한 장점이 있다.
도 20 내지 도 30은 본 명세서의 제4 실시예에 따른 발광 소자의 제조방법을 설명하기 위한 도면들이다.
도 20을 참조하면, 성장 기판(600) 상에 제1 반도체물질층(305a), 활성물질층(310a), 제2 반도체물질층(315a) 및 제1 전극물질층(320a)이 차례로 적층된 적층구조물을 형성한다.
제1 반도체물질층(305a)은 제1 도전형 불순물, 예를 들어, N형 불순물을 포함하는 질화물 반도체일 수 있다. 제1 반도체물질층(310a)에 포함되는 N형 불순물은 실리콘(Si), 게르마늄(Ge), 셀레늄(Se) 또는 탄소(C)를 포함할 수 있다.
활성물질층(310a)은 전자와 정공의 결합에 의해 빛을 발광하기 위한 층으로, 다중 양자 우물(MQW) 구조를 포함할 수 있다.
제2 반도체물질층(315a)은 제2 도전형 불순물, 예를 들어, 제2 도전형 불순물은 P형 불순물을 포함하는 질화물 반도체일 수 있다. 제2 반도체물질층(315a)의 도핑에 사용되는 P형 불순물은 망간(Mg), 아연(Zn) 또는 베릴륨(Be) 등이 이용될 수 있다.
제1 전극물질층(320a)은 티타늄(Ti), 크롬(Cr), 알루미늄(Al) 또는 금(Au) 등의 도전 물질로 이루어진 단일층 또는 복수층으로 형성할 수 있다. 또는 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물을 포함할 수도 있다.
다음에 제1 전극물질층(320a) 상부에 일정한 간격으로 배열된 복수의 개구부가 구비된 마스크 패턴(605)을 형성한다. 계속해서 마스크 패턴(605)을 이용하여 개구부에 의해 노출된 전도성물질층(320a), 제2 반도체물질층(315a), 활성물질층(310a) 및 제1 반도체물질층(305a)을 성장 기판(600)의 표면이 노출될 때까지 식각하여 제거한다. 마스크 패턴(605)을 이용한 식각 방식은 건식 식각 방식을 이용하여 진행할 수 있다.
그러면 도 21에 도시된 바와 같이, 예비 제1 반도체층(305b), 예비 활성층(310b), 예비 제2 반도체층(315b) 및 예비 전도성층(320b)이 적층된 스택 구조물이 성장 기판(600) 상에 형성될 수 있다. 스택 구조물 가운데 하나를 확대한 부분을 참조하면, 스택 구조물은 원기둥과 같이, 나노 로드(nano-rod) 형상을 가질 수 있다.
도 22를 참조하면, 스택 구조물상에 예비 패시베이션층(330a)을 형성한다. 예비 패시베이션층(330a)은 절연 물질을 포함하여 형성할 수 있다. 예비 패시베이션층(330a)은 스택 구조물 가운데 하나를 확대하여 나타낸 부분에서 나타낸 바와 같이, 스택 구조물의 외측면을 모두 감싸게 형성할 수 있다.
도 23을 참조하면, 예비 패시베이션층(330a) 상에 개구부(610a)가 구비된 마스크 패턴(610)을 형성한다. 마스크 패턴(610)은 각각의 스택 구조물의 중심부를 기준으로 제1 폭을 가지는 개구부(610a)를 사이에 두고 스택 구조물의 양측에 배치될 수 있다. 여기서 마스크 패턴(610)은 스택 구조물 가운데 하나를 확대하여 나타낸 부분에서 나타낸 바와 같이, 반원 형상을 가지게 형성할 수 있으나, 이에 한정되는 것은 아니다.
다음에 마스크 패턴(610)을 식각 마스크로 개구부(610a)에 의해 노출된 예비 패시베이션층(330a)으로부터 하부로 식각하는 식각 공정을 진행한다. 식각 공정은 건식 식각 방식으로 진행할 수 있다. 식각 공정이 끝나면 마스크 패턴(610)을 제거한다.
그러면 도 24에 도시한 바와 같이, 하나의 스택 구조물이 마스크 패턴(610)에 의해 덮여 있지 않은 부분에서 식각됨에 따라, 2개의 발광 소자(300a, 300b)로 분리되어 형성될 수 있다. 각각의 발광 소자(300a, 300b)의 외측면부에는 패시베이션 패턴(330)이 덮여 있다.
원기둥 형상을 가지고 있는 하나의 스택 구조물이 2개의 발광 소자(300a, 300b)로 분리됨에 따라, 발광 소자들(300a, 300b) 각각은 반원통형으로 형성될 수 있다. 이에 따라, 발광 소자들(300a, 300b)은 단면에서 바라볼 때, 일측면은 볼록한 렌즈 형상 또는 반구형의 형상을 가지고 타측면은 평평한 표면을 가질 수 있다.
각각의 발광 소자(300a, 300b)는 질화물 반도체 구조물(317), 질화물 반도체 구조물(317)의 일 면 상에 위치하는 전도성층(320) 및 패시베이션 패턴(330)을 포함할 수 있다. 질화물 반도체 구조물(317)은 제1 반도체층(305), 활성층(310) 및 제2 반도체층(315)을 포함할 수 있다.
패시베이션 패턴(330)은 볼록한 렌즈 또는 반구형의 형상을 가지는 일 측면부는 둘러싸면서 평평한 표면을 가지는 타 측면은 덮지 않고 노출시킬 수 있다.
도 25를 참조하면, 성장 기판(600)을 발광 소자들(300a, 300b)로부터 제거하여 개개의 발광 소자들(300a, 300b, 300c, 300d)로 분리한다. 이 경우, 성장 기판(600)은 레이저 리프트 오프(LLO)등과 같이 레이저를 이용하여 제거할 수 있다. 이와 같이 분리된 개개의 발광 소자들(300a, 300b, 300c, 300d)은 이후 패키지 기판으로 전사되며, 하나의 발광 소자가 하나의 픽셀 역할을 하는 것으로 이해될 수 있다.
도 26 및 도 27을 참조하면, 분리된 발광 소자들(300a, 300b, 300c, 300d)이 배치될 패키지 기판(620)을 준비한다. 패키지 기판(620) 상에는 배선 전극(630, 650)이 배치될 수 있다.
도 26의 C부분을 V-V'방향을 따라 잘라내 확대한 단면도인 도 27을 참조하면, 배선 전극(630, 650)은 제1 전극(630) 및 제2 전극(650)을 포함할 수 있다.
제1 전극(630) 및 제2 전극(650)은 패키지 기판(620)의 동일한 평면 상에 위치할 수 있다. 제2 전극(650)은 제1 전극(630)으로부터 소정 거리만큼 이격하여 배치될 수 있으며, 제1 전극(630) 및 제2 전극(650)은 동일한 공정을 진행하여 동일한 물질로 이루어질 수 있다. 이에 따라, 제1 전극(630) 및 제2 전극(650)을 구성하기 위한 증착 공정 및 식각 공정은 각각 1회만 진행하여 형성할 수 있다. 이에 대하여, 제1 전극(630) 및 제2 전극(650)이 상, 하부로 위치하는 경우에는 상기 제1 전극(630) 및 제2 전극(650)을 구성하기 위해 증착 공정 및 식각 공정은 적어도 2회 이상 요구됨에 따라, 공정 단계가 증가할 수 있다. 따라서 본 명세서의 제4 실시예에 따르면 제1 및 제2 전극(630, 650)을 구성하기 위한 증착 공정을 감소시킬 수 있어 공정을 단순화시킬 수 있다.
일 예에서, 제1 전극(630) 및 제2 전극(650)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물을 포함할 수 있다. 제1 전극(630)은 애노드 전극 또는 화소 전극으로도 지칭할 수 있다. 제2 전극(650)은 캐소드 전극 또는 공통 전극으로도 지칭될 수 있다.
제1 전극(630) 및 제2 전극(650) 상에 연결 전극(640a, 640b)을 형성한다. 연결 전극(640a, 640b)은 이후 발광 소자와 제1 전극(630) 및 제2 전극(650) 사이를 연결하는 접합 전극으로서 역할을 한다. 연결 전극(640a, 640b)은 제1 전극(630) 상부에 위치하는 제1 연결 전극(640a) 및 제2 전극(650) 상부에 위치하는 제2 연결 전극(640b)을 포함할 수 있다. 제1 및 제2 연결 전극(640a, 640b)은 전도성을 가지는 금속재료합금 또는 이방성 도전 필름(ACF; Anisotropic conductive film)을 포함하여 형성할 수 있다.
다음에 패키지 기판(620) 상에 분리된 발광 소자들(300a, 300b, 300c)을 공급하고 배선 전극(630, 650) 상에 정렬하는 얼라인 공정을 진행한다.
이를 위해 먼저 분리된 발광 소자들(300a, 300b, 300c)을 전사용 용액내에 분산시킨다. 전사용 용액은 빛 또는 열에 의해 휘발되는 열 또는 감광형 휘발성 물질을 포함할 수 있다. 다른 예에서, 발광 소자들(300a, 300b, 300c)은 전사용 잉크 내에 분산될 수도 있다.
다음에 도 28에 도시한 바와 같이, 발광 소자들(300a, 300b, 300c)이 분산되어 있는 전사용 용액(660)을 잉크젯과 같은 분배 방법을 이용하여 패키지 기판(620)의 배선 전극(630, 650) 상에 도포한다. 그리고 배선 전극(630, 650) 상에 전원을 인가하여 발광 소자들(300a, 300b, 300c)을 정렬시킨다.
도 29는 발광 소자들(300a, 300b, 300c)이 배선 전극(630, 650) 상에 정렬된 모습을 나타낸 도면이다. 그리고 도 30은 도 29의 발광 소자들 가운데 하나의 발광 소자를 V-V' 방향을 따라 잘라 나타낸 단면도이다. 도 29 및 도 30을 참조하면, 발광 소자들(300a, 300b, 300c)에 전원을 인가하면, 화살표로 표시한 바와 같이 발광 소자들(300a, 300b, 300c)이 이동하여 정렬될 수 있다. 여기서 정렬된 발광 소자들(300a, 300b, 300c)은 제1 전극(630)과 연결된 제1 연결전극(640a) 상에 각각의 발광 소자들(300a, 300b, 300c)의 일단부가 위치하고 제2 전극(650)과 연결된 제2 연결전극(640b) 상에 타단부가 위치한다.
발광 소자들 각각은 일측면은 볼록한 렌즈 형상 또는 반구형의 형상을 가지고 타측면은 평평한 표면을 가지는 반원통형의 형상을 포함한다. 그리고 패키지 기판(620) 상에 정렬된 발광 소자들 각각은 패시베이션 패턴(330)으로 덮여 있지 않고 노출되어 있으면서 평평한 표면이 제1 및 제2 연결전극(640a, 640b)과 접촉하게 위치한다.
제1 및 제2 연결전극(640a, 640b)과 접촉하여 배치된 발광 소자를 포함하는 패키지 기판(620) 상에 보호층(660)을 형성한다. 보호층(660)은 패시베이션 패턴(330)에 의해 덮여 있지 않은 제1 반도체층(305)의 일 측부를 보호할 수 있다. 보호층(660)은 절연 물질을 포함할 수 있다.
한편, 제1 전극(630) 및 제2 전극(650)은 발광 소자의 하부에 각각 제1 연결 전극(640a) 및 제2 연결 전극(640b)을 통해 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(630)으로부터 발광 소자 방향으로 공급되는 전류가 주입되는 거리는 제1 연결전극(640a)의 두께와 동일하고, 제2 전극(650)으로부터 발광 소자 방향으로 공급되는 전류가 주입되는 거리는 제2 연결전극(640b)의 두께와 동일하다. 다시 말해, 전자 또는 정공을 포함하는 캐리어들의 이동거리가 제1 연결전극(640a) 또는 제2 연결전극(640b)의 두께 정도로 짧아지게 된다. 캐리어들의 이동거리가 길어지면 이동하는 동안 저항이 상승하게 될 수 있다. 이에 따라, 전류 주입이 용이하여 저항이 감소하는 효과가 있다.
본 명세서에 따른 발광 소자는 볼록한 렌즈 형상 또는 반구형의 형상을 가지는 반원통형의 형상을 포함한다. 이에 따라, 발광 소자들(300a, 300b, 300c)이 패키지 기판(620) 상에 뒤집어진 상태로 도포되는 경우에도 얼라인 공정에서 용이하게 뒤집어질 수 있으므로, 정렬이 용이한 효과가 있다.
또한, 발광 소자를 구동하기 위한 구동 전극인 제1 전극 및 제2 전극은 발광 소자의 하부에 배치되면서 동일한 평면 상에 위치한다. 다시 말해, 제1 전극 및 제2 전극은 동일한 공정을 통해 형성될 수 있다. 이에 따라, 제1 전극 및 제2 전극을 구성하기 위한 증착 공정을 감소시킬 수 있어 공정을 단순화시킬 수 있다. 또한, 제1 전극 및 제2 전극은 발광 소자의 하부에 배치됨에 따라, 전극간 길이가 짧아 전류 주입이 용이하여 저항이 감소하는 효과가 있다.
40, 100, 200, 300: 발광 소자
30, 117, 217, 317: 질화물 반도체 구조물
120, 220, 320: 전도성층
130, 230, 330: 패시베이션 패턴
25, 105, 205, 305: 제1 반도체층
27, 110, 210, 310: 활성층
29, 115, 215, 325: 제2 반도체층
420: 패키지 기판
430: 제1 전극
450: 제2 전극

Claims (24)

  1. 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물; 및
    상기 질화물 반도체 구조물의 외측면부를 둘러싸는 패시베이션 패턴을 포함하되,
    상기 질화물 반도체 구조물은 상부로 갈수록 볼록한 반구 형상을 가지는 발광 소자.
  2. 제1항에 있어서,
    상기 제2 반도체층의 일면과 접하는 전도성층을 더 포함하는 발광 소자.
  3. 제2항에 있어서,
    상기 전도성층은 상기 패시베이션 패턴의 하부면과 동일한 레벨에 위치하는 발광 소자.
  4. 제1항에 있어서,
    상기 패시베이션 패턴은 상기 활성층 및 제2 반도체층의 외측면부를 모두 둘러싸고 상기 제1 반도체층의 외측면부의 일부는 둘러싸고 일부는 노출시키는 발광 소자.
  5. 제4항에 있어서,
    상기 패시베이션 패턴은 평면에서 바라볼 때, 상기 제1 반도체층이 노출된 부분을 제외한 나머지 부분을 둘러싸는 링(ring) 형상을 가지는 발광 소자.
  6. 제1항에 있어서,
    상기 제1 반도체층은 상기 패시베이션 패턴의 상부면을 덮으면서 돌출된 돌출부와, 상기 패시베이션 패턴이 배치된 부분의 폭이 상기 패시베이션 패턴이 배치되지 않은 부분의 폭보다 작은 크기를 가지는 발광 소자.
  7. 제1항에 있어서,
    상기 질화물 반도체 구조물은
    상기 제2 반도체층의 일면과 접하는 전도성층을 더 포함하고, 제1 길이로 연장되면서 제1 높이를 가지는 반원통형상을 가지는 발광 소자.
  8. 제7항에 있어서,
    상기 질화물 반도체 구조물 및 전도성층은 1:1 내지 1:10의 범위의 가로 및 세로 비율을 가지는 발광 소자.
  9. 제7항에 있어서,
    상기 질화물 반도체 구조물은 상기 제1 높이 방향으로 상기 제1 반도체층, 활성층 및 제2 반도체층이 차례로 배치되고, 상기 전도성층은 상기 제2 반도체층의 일면에 접촉하여 배치되는 발광 소자.
  10. 제7항에 있어서,
    상기 질화물 반도체 구조물은 상기 제1 길이 방향으로 상기 제1 반도체층, 활성층 및 제2 반도체층이 차례로 배치되고, 상기 전도성층은 상기 제2 반도체층의 일면에 접촉하여 배치되는 발광 소자.
  11. 제7항에 있어서,
    상기 패시베이션 패턴은 상기 반원통형상의 상기 질화물 반도체 구조물 및 전도성층의 볼록한 일 외측면부를 둘러싸면서 평평한 타 외측면부는 노출시키는 발광 소자.
  12. 패키지 기판;
    상기 패키지 기판 상에 위치하는 제1 전극;
    상기 제1 전극 상에 위치하고, 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 질화물 반도체 구조물과, 상기 질화물 반도체 구조물의 외측면부를 둘러싸는 패시베이션 패턴을 포함하되, 상기 질화물 반도체 구조물은 상부로 갈수록 볼록한 반구 형상을 가지는 발광 소자; 및
    상기 발광 소자의 상기 제1 반도체층 상에 위치하는 제2 전극을 포함하는 표시 장치.
  13. 제12항에 있어서,
    일면은 상기 제2 반도체층과 접하고 타면은 상기 제1 전극과 접하는 전도성층을 더 포함하는 표시 장치.
  14. 제12항에 있어서,
    상기 질화물 반도체 구조물은
    상기 제2 반도체층의 일면과 접하는 전도성층을 더 포함하고, 제1 길이로 연장되면서 제1 높이를 가지는 반원통형상을 가지는 표시 장치.
  15. 제14항에 있어서,
    상기 질화물 반도체 구조물 및 전도성층은 1:1 내지 1:10의 범위의 가로 및 세로 비율을 가지는 표시 장치.
  16. 제14항에 있어서,
    상기 상기 질화물 반도체 구조물은 상기 제1 높이 방향으로 상기 제1 반도체층, 활성층 및 제2 반도체층이 차례로 배치되고, 상기 전도성층은 상기 제2 반도체층의 일면에 접촉하여 배치되는 표시 장치.
  17. 제14항에 있어서,
    상기 질화물 반도체 구조물은 상기 제1 길이 방향으로 상기 제1 반도체층, 활성층 및 제2 반도체층이 차례로 배치되고, 상기 전도성층은 상기 제2 반도체층의 일면에 접촉하여 배치되는 표시 장치.
  18. 제12항에 있어서,
    상기 패시베이션 패턴은 상기 활성층 및 제2 반도체층의 외측면부를 모두 둘러싸고 상기 제1 반도체층의 외측면부의 일부는 둘러싸고 일부는 노출시키는 표시 장치.
  19. 성장 기판 상에 오목한 공간을 가지는 트렌치를 형성하는 단계;
    상기 트렌치의 내측면에 상기 성장 기판의 표면 일부를 노출시키는 패시베이션 패턴을 형성하는 단계;
    상기 트렌치의 오목한 공간을 채우는 질화물 반도체 구조물을 형성하는 단계;
    상기 질화물 반도체 구조물 상에 전도성층을 형성하는 단계; 및
    상기 성장 기판을 제거하는 단계를 포함하는 발광 소자의 제조방법.
  20. 제19항에 있어서,
    상기 질화물 반도체 구조물은 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 발광 소자의 제조방법.
  21. 제20항에 있어서,
    상기 제2 반도체층은 상기 전도성층과 일 면이 접하는 발광 소자의 제조방법.
  22. 제19항에 있어서,
    상기 질화물 반도체 구조물은 제1 길이로 연장되면서 제1 높이를 가지는 반원통형상을 가지는 발광 소자의 제조방법.
  23. 제22항에 있어서,
    상기 질화물 반도체 구조물은 상기 제1 높이 방향으로 제1 반도체층, 활성층 및 제2 반도체층이 차례로 배치되고,
    상기 전도성층은 상기 제2 반도체층의 일면에 접촉하도록 형성하는 발광 소자의 제조방법.
  24. 제22항에 있어서,
    상기 질화물 반도체 구조물은 상기 제1 길이 방향으로 제1 반도체층, 활성층 및 제2 반도체층이 차례로 배치되고,
    상기 전도성층은 상기 제2 반도체층의 일면에 접촉하도록 형성하는 발광 소자의 제조방법.
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