KR20240075132A - Lead frame and semiconductor package comprising the lead frame - Google Patents

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박광렬
한명진
홍민영
류호준
홍인표
배인섭
강성일
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Abstract

본 발명의 일 측면에 따르면, 반도체 칩을 지지하는 다이 패드와, 상기 다이 패드와 이웃하여 배치되는 리드와, 상기 다이 패드와 상기 리드에 배치되는 기저 도금층과, 상기 리드의 일부를 덮도록 배치되는 은 도금층과, 상기 은 도금층을 덮도록 배치되는 금속 산화층을 포함하는 리드 프레임을 제공한다.According to one aspect of the present invention, a die pad supporting a semiconductor chip, a lead disposed adjacent to the die pad, a base plating layer disposed on the die pad and the lead, and disposed to cover a portion of the lead. A lead frame is provided including a silver plating layer and a metal oxide layer disposed to cover the silver plating layer.

Description

리드 프레임 및 그 리드 프레임을 포함하는 반도체 패키지{Lead frame and semiconductor package comprising the lead frame}Lead frame and semiconductor package comprising the lead frame}

본 발명은 리드 프레임과 반도체 패키지에 대한 것이다.The present invention relates to lead frames and semiconductor packages.

전자 제품의 소형, 경량화, 고속화 및 고용량화 추세가 진전됨에 따라 전자 제품에 사용되는 반도체 패키지의 발전이 가속화되고 있다. As electronic products become smaller, lighter, faster, and have higher capacity, the development of semiconductor packages used in electronic products is accelerating.

반도체 패키지에 리드 프레임이 포함되는 경우, 리드 프레임과 몰드 수지의 계면 접착력은 반도체 패키지의 실장 신뢰성에 큰 영향을 준다.When a semiconductor package includes a lead frame, the interfacial adhesion between the lead frame and mold resin greatly affects the mounting reliability of the semiconductor package.

특히, 차량용 반도체 패키지와 같이 충격이 많이 발생하는 곳에 사용되는 반도체 패키지의 경우에 리드 프레임과 몰드 수지의 박리는 고장의 원인이 되므로, 고장을 방지하고 실장 신뢰성을 충족시킬 수 있는 반도체 패키지의 개발이 활발히 진행되고 있다.In particular, in the case of semiconductor packages used in places where a lot of impact occurs, such as automotive semiconductor packages, delamination of the lead frame and mold resin can cause failure, so the development of a semiconductor package that can prevent failure and meet mounting reliability is important. It is actively underway.

등록실용신안공보 20-0180001호에는 리드 프레임의 패드에 열 흡수홈을 형성하여 몰드 컴파운드와의 결합력 보강이 이루어지는 반도체 리드 프레임의 패드 구조가 개시되어 있다.Registered Utility Model Publication No. 20-0180001 discloses a pad structure of a semiconductor lead frame in which heat absorption grooves are formed in the pads of the lead frame to strengthen the bonding force with the mold compound.

본 발명의 일 측면에 따르면, 개선된 구조를 가지는 리드 프레임과 반도체 패키지를 제공하는 것을 주된 과제로 한다.According to one aspect of the present invention, the main object is to provide a lead frame and a semiconductor package having an improved structure.

본 발명의 일 측면에 따르면, 반도체 칩을 지지하는 다이 패드;와, 상기 다이 패드와 이웃하여 배치되는 리드;와, 상기 다이 패드와 상기 리드에 배치되는 기저 도금층;과, 상기 리드의 일부를 덮도록 배치되는 은 도금층;과, 상기 은 도금층을 덮도록 배치되는 금속 산화층을 포함하는 리드 프레임을 제공한다.According to one aspect of the present invention, a die pad supporting a semiconductor chip; a lead disposed adjacent to the die pad; a base plating layer disposed on the die pad and the lead; and a portion covering a portion of the lead. A lead frame including a silver plating layer disposed so as to cover the silver plating layer and a metal oxide layer disposed to cover the silver plating layer are provided.

여기서, 상기 기저 도금층은 적어도 하나의 기본 도금층으로 이루어져 있으며, 상기 기본 도금층은 니켈 도금층, 니켈-인 도금층, 팔라듐 도금층 중 하나로 이루어질 수 있다.Here, the base plating layer consists of at least one basic plating layer, and the basic plating layer may be made of one of a nickel plating layer, a nickel-phosphorus plating layer, and a palladium plating layer.

여기서, 상기 은 도금층은 상기 다이 패드의 적어도 일부를 덮도록 배치될 수 있다.Here, the silver plating layer may be disposed to cover at least a portion of the die pad.

여기서, 상기 금속 산화층은, 알칼리 토금속 수산화물, 알칼리 토금속 산화물, 전이금속 수산화물, 전이금속 산화물 중 적어도 하나를 포함할 수 있다.Here, the metal oxide layer may include at least one of alkaline earth metal hydroxide, alkaline earth metal oxide, transition metal hydroxide, and transition metal oxide.

또한, 본 발명의 다른 측면에 따르면, 반도체 칩;과, 상기 반도체 칩이 배치되는 리드 프레임;과, 상기 반도체 칩의 적어도 일부를 둘러싸는 몰드 수지를 포함하고, 상기 리드 프레임은, 상기 반도체 칩을 지지하는 다이 패드;와, 상기 다이 패드와 이웃하여 배치되는 리드;와, 상기 다이 패드와 상기 리드에 배치되는 기저 도금층;과, 상기 리드의 일부를 덮도록 배치되는 은 도금층;과, 상기 은 도금층을 덮도록 배치되고, 상기 몰드 수지와 접촉하도록 배치되는 금속 산화층을 포함하는 반도체 패키지를 제공한다.Additionally, according to another aspect of the present invention, it includes a semiconductor chip; a lead frame on which the semiconductor chip is disposed; and a mold resin surrounding at least a portion of the semiconductor chip, wherein the lead frame holds the semiconductor chip. A supporting die pad; A lead disposed adjacent to the die pad; A base plating layer disposed on the die pad and the lead; A silver plating layer disposed to cover a portion of the lead; And, The silver plating layer It provides a semiconductor package including a metal oxide layer arranged to cover and in contact with the mold resin.

여기서, 상기 기저 도금층은 적어도 하나의 기본 도금층으로 이루어져 있으며, 상기 기본 도금층은 니켈 도금층, 니켈-인 도금층, 팔라듐 도금층 중 하나로 이루어질 수 있다.Here, the base plating layer consists of at least one basic plating layer, and the basic plating layer may be made of one of a nickel plating layer, a nickel-phosphorus plating layer, and a palladium plating layer.

여기서, 상기 은 도금층은 상기 다이 패드의 적어도 일부를 덮도록 배치될 수 있다.Here, the silver plating layer may be disposed to cover at least a portion of the die pad.

여기서, 상기 금속 산화층은, 알칼리 토금속 수산화물, 알칼리 토금속 산화물, 전이금속 수산화물, 전이금속 산화물 중 적어도 하나를 포함할 수 있다.Here, the metal oxide layer may include at least one of alkaline earth metal hydroxide, alkaline earth metal oxide, transition metal hydroxide, and transition metal oxide.

본 발명의 일 측면에 따른 리드 프레임은 기저 도금층을 포함함으로써, 내식성과 내산화성이 향상되고, 실장 시 납땜 젖음성 등 솔더링성이 향상될 수 있다.The lead frame according to one aspect of the present invention includes a base plating layer, thereby improving corrosion resistance and oxidation resistance, and soldering properties such as solder wettability during mounting.

또한, 본 발명의 일 측면에 따른 반도체 패키지는, 리드 프레임에 은 도금층을 배치하고, 배치된 은 도금층을 덮도록 금속 산화층을 배치하여 몰드 수지와 접촉하도록 구성함으로써, 몰드 수지와의 계면 접착력을 향상시켜 고신뢰성의 반도체 패키지를 구현할 수 있다.In addition, the semiconductor package according to one aspect of the present invention is configured to contact the mold resin by disposing a silver plating layer on a lead frame and disposing a metal oxide layer to cover the disposed silver plating layer, thereby improving the interfacial adhesion with the mold resin. It is possible to implement a highly reliable semiconductor package.

도 1은 본 발명의 일 실시예에 대한 반도체 패키지의 단면도이다.
도 2는 도 1의 A 부분의 확대 단면도이다.
도 3 내지 도 6은, 본 발명의 일 실시예에 대한 반도체 패키지의 제조 공정을 순차적으로 도시한 단면도들이다.
도 7 내지 도 9는, 본 발명의 다른 실시예들에 대한 리드 프레임의 모습을 도시한 단면도들이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
Figure 2 is an enlarged cross-sectional view of portion A of Figure 1.
3 to 6 are cross-sectional views sequentially showing the manufacturing process of a semiconductor package according to an embodiment of the present invention.
7 to 9 are cross-sectional views showing lead frames according to other embodiments of the present invention.

이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 사용함으로써 중복 설명을 생략하며, 도면에는 이해를 돕기 위해 크기, 길이의 비율 등에서 과장된 부분이 존재할 수 있다. Hereinafter, the present invention according to preferred embodiments will be described in detail with reference to the attached drawings. Additionally, in this specification and drawings, components having substantially the same configuration are given the same reference numerals, thereby omitting redundant description, and the drawings may contain exaggerated portions in terms of size, length ratio, etc. to aid understanding.

본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The present invention will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.

한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Meanwhile, the terms used in this specification are for describing embodiments and are not intended to limit the present invention. As used herein, singular forms also include plural forms, unless specifically stated otherwise in the context. As used herein, “comprises” and/or “comprising” refers to the presence of one or more other components, steps, operations and/or elements. or does not rule out addition. Terms such as first, second, etc. may be used to describe various components, but the components should not be limited by the terms. Terms are used only to distinguish one component from another.

도 1은 본 발명의 일 실시예에 대한 반도체 패키지의 단면도이고, 도 2는 도 1의 A 부분의 확대 단면도이며, 도 3 내지 도 6은, 본 발명의 일 실시예에 대한 반도체 패키지의 제조 공정을 순차적으로 도시한 단면도들이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, FIG. 2 is an enlarged cross-sectional view of portion A of FIG. 1, and FIGS. 3 to 6 are a manufacturing process of a semiconductor package according to an embodiment of the present invention. These are cross-sectional views showing sequentially.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 대한 반도체 패키지(100)는, 반도체 칩(110), 리드 프레임(120), 몰드 수지(130)를 포함한다.As shown in FIG. 1, the semiconductor package 100 according to an embodiment of the present invention includes a semiconductor chip 110, a lead frame 120, and a mold resin 130.

반도체 칩(110)은 상부에 복수개의 단자부(111)를 구비하고 있고, 리드 프레임(120)에 배치되어 있다.The semiconductor chip 110 has a plurality of terminal portions 111 at the top and is disposed on the lead frame 120.

리드 프레임(120)은 기저 금속의 소재를 스탬핑 또는 에칭(etching)함으로써 그 형상을 만들 수 있는데, 여기서, 기저 금속의 소재로는 철, 니켈, 얼로이42(alloy42), 구리, 구리합금 등을 포함하여 구성될 수 있다.The lead frame 120 can be shaped by stamping or etching the base metal material, where the base metal material includes iron, nickel, alloy42, copper, copper alloy, etc. It can be configured to include.

리드 프레임(120)은 다이 패드(121), 리드(122), 기저 도금층(123), 은 도금층(124), 금속 산화층(125)을 포함한다.The lead frame 120 includes a die pad 121, a lead 122, a base plating layer 123, a silver plating layer 124, and a metal oxide layer 125.

다이 패드(121)는 반도체 칩(110)을 지지하도록 구성되어 있는데, 반도체 칩(110)과는 접착재(S) 등으로 부착될 수 있다. The die pad 121 is configured to support the semiconductor chip 110, and may be attached to the semiconductor chip 110 using an adhesive (S) or the like.

반도체 칩(110)은 다이 패드(121)에 배치된 금속 산화층(125)에 배치될 수 있는데, 후술하는 바와 같이 은 도금층(124)은 다이 패드(121)의 적어도 일부를 덮도록 배치될 수 있고, 금속 산화층(125)은 은 도금층(124)을 덮도록 배치될 수 있다. The semiconductor chip 110 may be disposed on the metal oxide layer 125 disposed on the die pad 121. As described later, the silver plating layer 124 may be disposed to cover at least a portion of the die pad 121. , the metal oxide layer 125 may be disposed to cover the silver plating layer 124.

다이 패드(121)에 배치된 금속 산화층(125)의 부분 중 반도체 칩(110)이 배치되는 부분에는 Anti-EBO(Anti epoxy bleed out) 물질의 도포, 코팅 등의 Anti-EBO 처리가 수행될 수 있다.Among the portions of the metal oxide layer 125 disposed on the die pad 121, anti-EBO treatment such as application or coating of an anti-epoxy bleed out (Anti-EBO) material may be performed on the portion where the semiconductor chip 110 is disposed. there is.

한편, 리드(122)는 다이 패드(121)와 이웃하여 배치되는데, 내부 리드(122a) 및 외부 리드(122b)로 이루어진다.Meanwhile, the lead 122 is disposed adjacent to the die pad 121 and consists of an internal lead 122a and an external lead 122b.

내부 리드(122a)는 몰드 수지(130)의 내부에 배치되는 부분이며, 도전성 와이어(W)로 반도체 칩(110)의 단자부(111)와 전기적으로 연결됨으로써, 반도체 칩(110)으로 입력되거나 반도체 칩(110)에서 출력된 전기적 신호를 외부 리드(122b)로 전달하는 기능을 수행한다.The internal lead 122a is a part disposed inside the mold resin 130 and is electrically connected to the terminal portion 111 of the semiconductor chip 110 with a conductive wire (W), thereby being input to the semiconductor chip 110 or connected to the semiconductor chip 110. It performs the function of transmitting the electrical signal output from the chip 110 to the external lead 122b.

도전성 와이어(W)는, 반도체 칩(110)의 단자부(111)와 내부 리드(122a)를 전기적으로 연결하는 기능을 수행하는데, 와이어 본딩 공정으로 설치된다.The conductive wire W serves to electrically connect the terminal portion 111 of the semiconductor chip 110 and the internal lead 122a, and is installed through a wire bonding process.

도전성 와이어(W)는 금(Au), 금 합금, 구리(Cu), 구리 합금 등을 포함한 와이어로 이루어지는데, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 도전성 와이어는 전기 전도성이 뛰어난 소재로 이루어지면 되고, 소재 선정에 있어서 그 외의 특별한 제한이 없다.The conductive wire W is made of a wire containing gold (Au), gold alloy, copper (Cu), copper alloy, etc., but the present invention is not limited thereto. That is, the conductive wire according to the present invention can be made of a material with excellent electrical conductivity, and there are no particular restrictions on material selection.

아울러 본 실시예에 따른 반도체 패키지(100)는 와이어 본딩 방식으로 반도체 칩과 리드의 전기적 연결이 수행되지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 반도체 패키지는, 리드 프레임을 포함하고, 몰드 수지가 리드 프레임의 적어도 일부를 감싸고 있는 구조를 포함하기만 하면 되고, 반도체 칩의 전기적 연결 구조에 대해서는 특별한 제한이 없다. 예를 들면, 본 발명은 리드를 포함하는 캐리어 구조의 플립칩 본딩 구조, 전기적 연결을 클립으로 수행하는 구조 등에도 적용할 수 있다. In addition, in the semiconductor package 100 according to this embodiment, the semiconductor chip and the leads are electrically connected using a wire bonding method, but the present invention is not limited to this. That is, the semiconductor package according to the present invention need only include a lead frame and a structure in which mold resin surrounds at least a portion of the lead frame, and there are no particular restrictions on the electrical connection structure of the semiconductor chip. For example, the present invention can be applied to a flip chip bonding structure of a carrier structure including a lead, a structure in which electrical connection is made using a clip, etc.

외부 리드(122b)는 몰드 수지(130)의 외부에 배치되는 부분이며, 내부 리드(122a)와 전기적으로 연결되어 있다. 외부 리드(122b)는 내부 리드(122a)로부터 연장되어 형성되며, 기판의 회로 패턴과 전기적으로 연결된다.The external lead 122b is a part disposed on the outside of the mold resin 130 and is electrically connected to the internal lead 122a. The external lead 122b extends from the internal lead 122a and is electrically connected to the circuit pattern of the board.

한편, 기저 도금층(123)은 다이 패드(121)와 리드(122)에 배치된다.Meanwhile, the base plating layer 123 is disposed on the die pad 121 and the lead 122.

본 실시예에 따른 기저 도금층(123)은 다이 패드(121)의 전체와 리드(122)의 전체에 배치되는데, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 기저 도금층(123)은 다이 패드(121)의 일부에 배치되지 않을 수 있고, 리드(122)의 일부에 배치되지 않을 수도 있다. The base plating layer 123 according to this embodiment is disposed on the entire die pad 121 and the entire lead 122, but the present invention is not limited to this. That is, the base plating layer 123 according to the present invention may not be disposed on a portion of the die pad 121 and may not be disposed on a portion of the lead 122.

도 2에 도시된 바와 같이, 기저 도금층(123)은 3개의 기본 도금층(123a)(123b)(123c)을 포함하고 있다.As shown in FIG. 2, the base plating layer 123 includes three basic plating layers 123a, 123b, and 123c.

기본 도금층(123a)은 니켈(Ni) 도금층으로 이루어져 있고, 기본 도금층(123b)은 니켈-인(Ni-P) 도금층으로 이루어져 있고, 기본 도금층(123c)은 팔라듐(Pd) 도금층으로 이루어져 있다. The basic plating layer 123a is made of a nickel (Ni) plating layer, the basic plating layer 123b is made of a nickel-phosphorus (Ni-P) plating layer, and the basic plating layer 123c is made of a palladium (Pd) plating layer.

기본 도금층(123a)(123b)(123c)은 일반 전해 도금, 무전해 도금 등의 방식으로 형성될 수 있는데, 각각의 기본 도금층(123a)(123b)(123c)의 두께는 약 0.1㎛~10㎛의 두께로 형성할 수 있다.The basic plating layers 123a, 123b, and 123c may be formed by general electrolytic plating, electroless plating, etc., and the thickness of each basic plating layer 123a, 123b, and 123c is about 0.1 μm to 10 μm. It can be formed to a thickness of .

본 실시예에 따르면, 기저 도금층(123)은 3개의 기본 도금층(123a)(123b)(123c)을 포함하고 있지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면 기저 도금층(123)을 이루는 층의 개수에는 특별한 제한이 없다. 예를 들어, 기저 도금층(123)은 단일의 기본 도금층으로 이루어질 수 있으며, 그 경우 단일의 기본 도금층은 니켈 도금층, 팔라듐 도금층 등으로 구성할 수 있다. According to this embodiment, the base plating layer 123 includes three basic plating layers 123a, 123b, and 123c, but the present invention is not limited thereto. That is, according to the present invention, there is no particular limitation on the number of layers forming the base plating layer 123. For example, the base plating layer 123 may be composed of a single basic plating layer, and in this case, the single basic plating layer may be composed of a nickel plating layer, a palladium plating layer, or the like.

아울러, 기저 도금층(123)은 2개의 기본 도금층으로 이루어질 수 있다. 기저 도금층(123)이 2개의 기본 도금층으로 이루어지는 경우에, 안쪽의 기본 도금층은 니켈 도금층이 될 수 있고, 바깥쪽의 기본 도금층은 니켈-인 도금층이 될 수 있는데, 그러한 구성은 바깥쪽의 니켈-인 도금층이 안쪽의 니켈 도금층의 산화를 방지할 수 있다.In addition, the base plating layer 123 may be composed of two basic plating layers. When the base plating layer 123 is composed of two basic plating layers, the inner basic plating layer may be a nickel plating layer, and the outer basic plating layer may be a nickel-phosphorus plating layer, such a configuration being the outer nickel-phosphorus plating layer. The phosphorus plating layer can prevent oxidation of the inner nickel plating layer.

또한, 기저 도금층(123)이 2개의 기본 도금층들로 이루어지는 경우 안쪽의 기본 도금층은 니켈 도금층이 될 수 있고, 바깥쪽의 기본 도금층은 팔라듐 도금층이 될 수 있다. Additionally, when the base plating layer 123 is composed of two basic plating layers, the inner basic plating layer may be a nickel plating layer, and the outer basic plating layer may be a palladium plating layer.

본 실시예에 따르면, 기본 도금층(123a)(123b)(123c)을 각각 니켈 도금층, 니켈-인 도금층, 팔라듐 도금층으로 구성하고 있지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 기본 도금층은 니켈 도금층, 니켈-인 도금층, 팔라듐 도금층 중 하나로 이루어질 수 있으며, 그 외에도 다양한 소재의 도금층이 제한 없이 적용될 수 있다. According to this embodiment, the basic plating layers 123a, 123b, and 123c are each composed of a nickel plating layer, a nickel-phosphorus plating layer, and a palladium plating layer, but the present invention is not limited thereto. That is, the basic plating layer according to the present invention may be made of one of a nickel plating layer, a nickel-phosphorus plating layer, and a palladium plating layer, and plating layers of various materials may be applied without limitation.

또한, 본 발명에 따르면, 기저 도금층(123)의 기본 도금층의 표면의 거칠기를 크게 부여하여 접착성을 향상시킬 수도 있다. Additionally, according to the present invention, adhesion can be improved by increasing the roughness of the surface of the basic plating layer of the base plating layer 123.

본 발명에 따른 기저 도금층(123)은 다이 패드(121)와 리드(122)의 기저 금속에 배치되어 있으므로, 기저 금속을 보호하여 내식성 및 내산화성을 향상시킨다. 아울러 기저 도금층(123)은 반도체 패키지(100)를 PCB 기판 등에 실장시킬 때, 납땜 젖음성(solder wettability) 등의 솔더링성(solderability)을 향상시켜 실장 신뢰성을 높일 수 있다. Since the base plating layer 123 according to the present invention is disposed on the base metal of the die pad 121 and the lead 122, it protects the base metal and improves corrosion resistance and oxidation resistance. In addition, the base plating layer 123 can improve solderability such as solder wettability when mounting the semiconductor package 100 on a PCB board, thereby increasing mounting reliability.

한편, 은 도금층(124)은 리드(122)의 일부와 다이 패드(121)의 전체를 덮도록 배치된다. 구체적으로 은 도금층(124)이 배치되는 리드(122)의 일부는 내부 리드(122a)의 면으로서, 은 도금층(124)이 배치되는 리드(122)의 일부 면은 몰드 수지(130)의 내부에 위치한다. 여기서, 은 도금층(124)의 이온 마이그레이션(Ion migration)을 방지하기 위해서, 은 도금층(124)의 부분 중 외부 리드(122b)와 가장 가까운 부분과 외부 리드(122b) 사이의 간격이 0.1㎛~100㎛이 되도록, 은 도금층(124)의 배치 위치를 결정할 수 있다. 즉, 리드(122)에 배치되는 은 도금층(124)의 배치 위치와 면적에는 특별한 제한이 없고 제조자가 적절히 결정할 수 있다.Meanwhile, the silver plating layer 124 is disposed to cover a portion of the lead 122 and the entire die pad 121. Specifically, a portion of the lead 122 on which the silver plating layer 124 is disposed is the surface of the internal lead 122a, and a portion of the surface of the lead 122 on which the silver plating layer 124 is disposed is inside the mold resin 130. Located. Here, in order to prevent ion migration of the silver plating layer 124, the gap between the portion of the silver plating layer 124 closest to the external lead 122b and the external lead 122b is 0.1 μm to 100 μm. The arrangement position of the silver plating layer 124 can be determined to be ㎛. That is, there is no particular limitation on the arrangement position and area of the silver plating layer 124 disposed on the lead 122 and the manufacturer can determine it appropriately.

은 도금층(124)은 은, 은 합금, 은 혼합물 등 은(Ag)을 포함하는 소재이면 본 발명에 제한 없이 적용될 수 있다. The silver plating layer 124 can be applied to the present invention without limitation as long as it is made of a material containing silver (Ag), such as silver, a silver alloy, or a silver mixture.

은 도금층(124)은 일반 전해 도금, 스팟 도금, 스트라이크 도금 등의 방법으로 형성될 수 있는데, 일반 전해 도금의 경우 약 3㎛~10㎛의 두께로 형성할 수 있으며, 스트라이크 도금의 경우 약 0.1㎛~5㎛의 두께로 형성할 수 있다. 스트라이크 도금을 수행한 경우에는 와이어 본딩이 수행되는 부분에 추가로 은 도금층을 형성할 수 있다. The silver plating layer 124 can be formed by methods such as general electrolytic plating, spot plating, and strike plating. In the case of general electrolytic plating, it can be formed to a thickness of about 3㎛ to 10㎛, and in the case of strike plating, it can be formed to a thickness of about 0.1㎛. It can be formed to a thickness of ~5㎛. When strike plating is performed, an additional silver plating layer can be formed in the area where wire bonding is performed.

본 실시예에 따르면 은 도금층(124)이 다이 패드(121)의 전체를 덮도록 배치되지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 은 도금층(124)은 다이 패드(121)의 일부를 덮도록 배치될 수 있다. 아울러 은 도금층(124)은 리드(122)에만 배치되고, 다이 패드(121)에는 배치되지 않을 수 있다.According to this embodiment, the silver plating layer 124 is disposed to cover the entire die pad 121, but the present invention is not limited to this. That is, the silver plating layer 124 according to the present invention may be disposed to cover a portion of the die pad 121. In addition, the silver plating layer 124 may be disposed only on the lead 122 and not on the die pad 121.

이하, 도 7 내지 도 9를 참조로 하여, 은 도금층(124)의 배치 구성에 따른 리드 프레임의 여러 실시예들을 살펴본다. 여기에 기재된 여러 실시예들은 단지 예시들일 뿐이고, 얼마든지 더 많은 변형이 존재할 수 있음은 당연하다.Hereinafter, with reference to FIGS. 7 to 9 , various embodiments of the lead frame according to the arrangement of the silver plating layer 124 will be looked at. The various embodiments described herein are merely examples, and it is natural that many more variations may exist.

도 7에 도시된 리드 프레임(220)은, 다이 패드(221), 리드(222), 기저 도금층(223), 은 도금층(224), 금속 산화층(225)을 포함하며, 은 도금층(224)은 리드(222)의 일부에만 배치된다. 즉, 도 7에 도시된 리드 프레임(220)의 경우, 다이 패드(221)에는 은 도금층이 배치되지 않는다. The lead frame 220 shown in FIG. 7 includes a die pad 221, a lead 222, a base plating layer 223, a silver plating layer 224, and a metal oxide layer 225, and the silver plating layer 224 is It is disposed only on part of the lead 222. That is, in the case of the lead frame 220 shown in FIG. 7, a silver plating layer is not disposed on the die pad 221.

도 7에 도시된 리드 프레임(220)의 은 도금층(224)의 배치 형상은, 위에서 아래를 향하여 리드 프레임(220)을 내려다보았을 때 단일 고리의 형상을 가질 수 있다.The arrangement shape of the silver plating layer 224 of the lead frame 220 shown in FIG. 7 may have the shape of a single ring when looking down at the lead frame 220 from above.

도 8에 도시된 리드 프레임(320)은, 다이 패드(321), 리드(322), 기저 도금층(323), 은 도금층(324), 금속 산화층(325)을 포함한다. 여기서, 은 도금층(324)은, 리드(322)의 일부에 배치되고, 아울러 다이 패드(321)의 상면의 가장자리를 따라 배치된다. 즉, 도 8에 도시된 리드 프레임(320)의 경우, 다이 패드(321)의 일부에도 은 도금층(324)이 배치된다.The lead frame 320 shown in FIG. 8 includes a die pad 321, a lead 322, a base plating layer 323, a silver plating layer 324, and a metal oxide layer 325. Here, the silver plating layer 324 is disposed on a portion of the lead 322 and along the edge of the upper surface of the die pad 321. That is, in the case of the lead frame 320 shown in FIG. 8, the silver plating layer 324 is also disposed on a portion of the die pad 321.

도 8에 도시된 리드 프레임(320)의 은 도금층(324)의 배치 형상은, 위에서 아래를 향하여 리드 프레임(320)을 내려다보았을 때 이중 고리의 형상을 가질 수 있다. 즉, 그 경우 리드(322)의 일부에 배치된 은 도금층(324)은 바깥 고리 형상이 될 수 있고, 다이 패드(321)의 일부에 배치된 은 도금층(324)은 안쪽 고리 형상이 될 수 있다.The arrangement shape of the silver plating layer 324 of the lead frame 320 shown in FIG. 8 may have a double ring shape when looking down at the lead frame 320 from above. That is, in that case, the silver plating layer 324 disposed on a portion of the lead 322 may have an outer ring shape, and the silver plating layer 324 disposed on a portion of the die pad 321 may have an inner ring shape. .

도 9에 도시된 리드 프레임(420)은, 다이 패드(421), 리드(422), 기저 도금층(423), 은 도금층(424), 금속 산화층(425)을 포함한다. 여기서, 은 도금층(424)은 리드(422)의 일부에 배치되고, 아울러 다이 패드(421)의 상면 전체에 배치된다. 즉, 도 9에 도시된 리드 프레임(320)의 경우, 다이 패드(321)의 상면 전체에도 은 도금층(424)이 배치된다.The lead frame 420 shown in FIG. 9 includes a die pad 421, a lead 422, a base plating layer 423, a silver plating layer 424, and a metal oxide layer 425. Here, the silver plating layer 424 is disposed on a portion of the lead 422 and also on the entire upper surface of the die pad 421. That is, in the case of the lead frame 320 shown in FIG. 9, the silver plating layer 424 is also disposed on the entire upper surface of the die pad 321.

도 9에 도시된 리드 프레임(420)의 은 도금층(324)의 배치 형상은, 위에서 아래를 향하여 리드 프레임(420)을 내려다보았을 때 바깥 고리와 그 안쪽의 다각형 형상을 가질 수 있다. 즉, 그 경우 리드(422)의 일부에 배치된 은 도금층(424)은 바깥 고리 형상이 될 수 있고, 다이 패드(421)의 상면에 배치된 은 도금층(424)은 다각형 형상이 될 수 있다.The arrangement shape of the silver plating layer 324 of the lead frame 420 shown in FIG. 9 may have an outer ring and an inner polygonal shape when looking down at the lead frame 420 from above. That is, in this case, the silver plating layer 424 disposed on a portion of the lead 422 may have an outer ring shape, and the silver plating layer 424 disposed on the upper surface of the die pad 421 may have a polygonal shape.

한편, 금속 산화층(125)은 은 도금층(124)을 덮도록 배치되어 몰드 수지(130)와 접촉하도록 배치된다. 즉, 금속 산화층(125)은 몰드 수지(130)와 직접 접촉하여 몰드 수지(130)와의 계면 접착력을 향상시킨다. 즉, 은 도금층(124)은 에폭시 소재의 몰드 수지(130)와 접착력이 좋지 않아 계면 박리의 원인이 될 수 있으므로, 은 도금층(124)을 덮도록 금속 산화층(125)을 배치함으로써 몰드 수지(130)와의 계면 접착력을 향상시킬 수 있다.Meanwhile, the metal oxide layer 125 is disposed to cover the silver plating layer 124 and is disposed to contact the mold resin 130. That is, the metal oxide layer 125 directly contacts the mold resin 130 and improves the interfacial adhesion with the mold resin 130. That is, the silver plating layer 124 has poor adhesion to the mold resin 130 made of epoxy, which may cause interfacial peeling, so the mold resin 130 is placed by placing the metal oxide layer 125 to cover the silver plating layer 124. ) can improve the interfacial adhesion with.

금속 산화층(125)은 다양한 금속 산화물을 포함하여 형성될 수 있다. 예를 들면 금속 산화층은, 알칼리 토금속 수산화물, 알칼리 토금속 산화물, 전이금속 수산화물, 전이금속 산화물 등을 적어도 하나 포함할 수 있다. 금속 산화층(125) 소재의 구체적인 예로는 AgO, MgO, ZnO, Cr(OH)3 등이 될 수 있다. The metal oxide layer 125 may be formed including various metal oxides. For example, the metal oxide layer may include at least one of alkaline earth metal hydroxide, alkaline earth metal oxide, transition metal hydroxide, and transition metal oxide. Specific examples of the material for the metal oxide layer 125 may be AgO, MgO, ZnO, Cr(OH) 3 , etc.

금속 산화층(125)은 전해 공법, 디핑(dipping) 공법 등으로 형성될 수 있으며, 금속 산화층(125)은 약 10㎚ 이하의 두께로 형성할 수 있다.The metal oxide layer 125 may be formed by an electrolytic method, a dipping method, etc., and the metal oxide layer 125 may be formed to a thickness of about 10 nm or less.

한편, 몰드 수지(130)는 반도체 칩(110)의 적어도 일부를 둘러싸 보호한다. Meanwhile, the mold resin 130 surrounds and protects at least a portion of the semiconductor chip 110.

몰드 수지(130)는, 반도체 칩(110), 다이 패드(121), 내부 리드(122a), 도전성 와이어(W)를 엔켑슐레이션하기 위한 것으로, 에폭시 소재를 포함한 에폭시 몰딩 컴파운드를 포함하여 이루어진다.The mold resin 130 is used to encapsulate the semiconductor chip 110, die pad 121, internal lead 122a, and conductive wire (W), and includes an epoxy molding compound containing an epoxy material.

본 실시예에 따르면, 몰드 수지(130)로서 에폭시 소재를 포함하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 몰드 수지의 소재는 특별한 제한이 없다. 즉, 본 발명에 따른 몰드 수지의 소재는, 비도전성의 성질을 가지고, 반도체 칩 등을 보호할 수 있으면, 에폭시 외의 재질로도 이루어질 수 있다.According to this embodiment, the mold resin 130 includes an epoxy material, but the present invention is not limited thereto. That is, there is no particular limitation on the material of the mold resin according to the present invention. That is, the material of the mold resin according to the present invention can be made of a material other than epoxy as long as it has non-conductive properties and can protect semiconductor chips, etc.

이하, 도 3 내지 도 6을 참조하여, 본 실시예에 대한 반도체 패키지(100)의 제조 방법에 대해 살펴보기로 한다.Hereinafter, with reference to FIGS. 3 to 6 , a method of manufacturing the semiconductor package 100 according to this embodiment will be described.

도 3에 도시된 바와 같이, 제조자는 기저 금속의 소재를 스탬핑 또는 에칭을 수행하여 다이 패드(121)와 리드(122)의 형상을 만들고, 이어, 기저 도금층(123)을 배치한다.As shown in FIG. 3, the manufacturer creates the shapes of the die pad 121 and the lead 122 by stamping or etching the base metal material, and then places the base plating layer 123.

전술한 바와 같이, 기저 도금층(123)은 다이 패드(121)의 전체와 리드(122)의 전체에 배치될 수 있는데, 일반 전해 도금, 무전해 도금 등의 방식으로 형성될 수 있다. As described above, the base plating layer 123 may be disposed on the entire die pad 121 and the entire lead 122, and may be formed using general electrolytic plating, electroless plating, etc.

이어, 도 4에 도시된 바와 같이, 다이 패드(121)와 내부 리드(122a)에 은 도금층(124)을 형성한다. 전술한 바와 같이, 은 도금층(124)은 리드(122)의 일부와 다이 패드(121)의 전체를 덮도록 배치될 수 있는데, 은 도금층(124)을 형성함에 있어서는 마스크 플레이트, 체인 마스크, 감광성 포토 레지스트 등을 이용하여 원하는 위치에 은 도금층(124)을 형성할 수 있다.Next, as shown in FIG. 4, a silver plating layer 124 is formed on the die pad 121 and the internal lead 122a. As described above, the silver plating layer 124 may be disposed to cover a portion of the lead 122 and the entire die pad 121. In forming the silver plating layer 124, a mask plate, a chain mask, and a photosensitive photo are used. The silver plating layer 124 can be formed at a desired location using a resist, etc.

그 다음, 도 5에 도시된 바와 같이, 은 도금층(124)을 덮도록 전해 공법, 디핑 공법 등으로 금속 산화층(125)을 형성함으로써, 리드 프레임(120)을 제조한다. Next, as shown in FIG. 5, the lead frame 120 is manufactured by forming a metal oxide layer 125 using an electrolytic method, a dipping method, etc. to cover the silver plating layer 124.

그 다음, 도 6에 도시된 바와 같이, 다이 패드(121)에 배치된 금속 산화층(125)에 반도체 칩(110)을 배치하고, 반도체 칩(110)의 단자부(111)와 내부 리드(122a)를 와이어(W)로 연결한다. 와이어 본딩 시 와이어(W)는 구리, 구리 합금, 금, 금 합금 등의 와이어 소재를 이용할 수 있다. 이 때 와이어 본딩 공정을 위해 내부 리드(122a)에 배치된 금속 산화층(125) 및/또는 은 도금층(124)의 일부를 제거할 수 있다.Next, as shown in FIG. 6, the semiconductor chip 110 is placed on the metal oxide layer 125 disposed on the die pad 121, and the terminal portion 111 and the internal lead 122a of the semiconductor chip 110 are connected. Connect with wire (W). During wire bonding, the wire (W) can be made of wire materials such as copper, copper alloy, gold, and gold alloy. At this time, a portion of the metal oxide layer 125 and/or the silver plating layer 124 disposed on the internal lead 122a may be removed for the wire bonding process.

그 다음, 몰드 수지(130)를 이용하여 엔켑슐레이션 공정을 수행하여 도 1에 도시된 바와 같은 반도체 패키지(100)를 제조한다.Next, an encapsulation process is performed using the mold resin 130 to manufacture the semiconductor package 100 as shown in FIG. 1.

이상과 같이, 본 실시예에 따른 리드 프레임(120)에 따르면, 기저 도금층(123)이 다이 패드(121)와 리드(122)의 기저 금속에 배치되어 있으므로, 기저 도금층(123)이 기저 금속을 보호하여 내식성 및 내산화성을 향상시킨다. 아울러 기저 도금층(123)은 반도체 패키지(100)를 PCB 기판 등에 실장시킬 때, 납땜 젖음성 등의 솔더링성을 향상시켜 실장 신뢰성을 높일 수 있다. As described above, according to the lead frame 120 according to the present embodiment, the base plating layer 123 is disposed on the base metal of the die pad 121 and the lead 122, so the base plating layer 123 covers the base metal. Protects and improves corrosion resistance and oxidation resistance. In addition, the base plating layer 123 can improve solderability such as solder wettability when mounting the semiconductor package 100 on a PCB board, thereby increasing mounting reliability.

아울러, 본 실시예에 따른 반도체 패키지(100)에 따르면, 금속 산화층(125)이 몰드 수지(130)와 직접 접촉하여 몰드 수지(130)와의 계면 접착력을 향상시키므로, 반도체 패키지(100)의 내구성을 증가시켜 고신뢰성의 반도체 패키지(100)를 구현할 수 있다.In addition, according to the semiconductor package 100 according to this embodiment, the metal oxide layer 125 is in direct contact with the mold resin 130 to improve the interfacial adhesion with the mold resin 130, thereby improving the durability of the semiconductor package 100. By increasing this, a highly reliable semiconductor package 100 can be implemented.

본 발명의 일 측면들은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다. One aspect of the present invention has been described with reference to the embodiments shown in the accompanying drawings, but these are merely illustrative, and various modifications and equivalent embodiments can be made by those skilled in the art. You will understand the point. Accordingly, the true scope of protection of the present invention should be determined only by the appended claims.

본 실시예에 따른 반도체 패키지는, 리드 프레임과 반도체 패키지를 제조하는 산업에 적용될 수 있다. The semiconductor package according to this embodiment can be applied to industries that manufacture lead frames and semiconductor packages.

100: 반도체 패키지 110: 반도체 칩
120, 220, 320, 420: 리드 프레임 130: 몰드 수지
124, 224, 324, 424: 은 도금층 125, 225, 325, 425: 금속 산화층100: semiconductor package 110: semiconductor chip
120, 220, 320, 420: Lead frame 130: Mold resin
124, 224, 324, 424: silver plating layer 125, 225, 325, 425: metal oxide layer

Claims (8)

반도체 칩을 지지하는 다이 패드;
상기 다이 패드와 이웃하여 배치되는 리드;
상기 다이 패드와 상기 리드에 배치되는 기저 도금층;
상기 리드의 일부를 덮도록 배치되는 은 도금층; 및
상기 은 도금층을 덮도록 배치되는 금속 산화층을 포함하는, 리드 프레임.A die pad supporting a semiconductor chip;
a lead disposed adjacent to the die pad;
a base plating layer disposed on the die pad and the lead;
a silver plating layer disposed to cover a portion of the lead; and
A lead frame comprising a metal oxide layer disposed to cover the silver plating layer. 제1항에 있어서,
상기 기저 도금층은 적어도 하나의 기본 도금층으로 이루어져 있으며, 상기 기본 도금층은 니켈 도금층, 니켈-인 도금층, 팔라듐 도금층 중 하나로 이루어진, 리드 프레임.According to paragraph 1,
The base plating layer is comprised of at least one basic plating layer, and the basic plating layer is comprised of one of a nickel plating layer, a nickel-phosphorus plating layer, and a palladium plating layer. 제1항에 있어서,
상기 은 도금층은 상기 다이 패드의 적어도 일부를 덮도록 배치되는, 리드 프레임.According to paragraph 1,
A lead frame wherein the silver plating layer is disposed to cover at least a portion of the die pad. 제1항에 있어서,
상기 금속 산화층은, 알칼리 토금속 수산화물, 알칼리 토금속 산화물, 전이금속 수산화물, 전이금속 산화물 중 적어도 하나를 포함하는, 리드 프레임.According to paragraph 1,
The metal oxide layer includes at least one of alkaline earth metal hydroxide, alkaline earth metal oxide, transition metal hydroxide, and transition metal oxide. 반도체 칩;
상기 반도체 칩이 배치되는 리드 프레임; 및
상기 반도체 칩의 적어도 일부를 둘러싸는 몰드 수지를 포함하고,
상기 리드 프레임은,
상기 반도체 칩을 지지하는 다이 패드;
상기 다이 패드와 이웃하여 배치되는 리드;
상기 다이 패드와 상기 리드에 배치되는 기저 도금층;
상기 리드의 일부를 덮도록 배치되는 은 도금층; 및
상기 은 도금층을 덮도록 배치되고, 상기 몰드 수지와 접촉하도록 배치되는 금속 산화층을 포함하는, 반도체 패키지.semiconductor chip;
a lead frame on which the semiconductor chip is placed; and
Comprising a mold resin surrounding at least a portion of the semiconductor chip,
The lead frame is,
a die pad supporting the semiconductor chip;
a lead disposed adjacent to the die pad;
a base plating layer disposed on the die pad and the lead;
a silver plating layer disposed to cover a portion of the lead; and
A semiconductor package comprising a metal oxide layer disposed to cover the silver plating layer and in contact with the mold resin. 제5항에 있어서,
상기 기저 도금층은 적어도 하나의 기본 도금층으로 이루어져 있으며, 상기 기본 도금층은 니켈 도금층, 니켈-인 도금층, 팔라듐 도금층 중 하나로 이루어진, 반도체 패키지.According to clause 5,
The base plating layer is comprised of at least one basic plating layer, and the basic plating layer is comprised of one of a nickel plating layer, a nickel-phosphorus plating layer, and a palladium plating layer. 제5항에 있어서,
상기 은 도금층은 상기 다이 패드의 적어도 일부를 덮도록 배치되는, 반도체 패키지.According to clause 5,
The silver plating layer is disposed to cover at least a portion of the die pad. 제5항에 있어서,
상기 금속 산화층은, 알칼리 토금속 수산화물, 알칼리 토금속 산화물, 전이금속 수산화물, 전이금속 산화물 중 적어도 하나를 포함하는, 반도체 패키지.According to clause 5,
The metal oxide layer includes at least one of alkaline earth metal hydroxide, alkaline earth metal oxide, transition metal hydroxide, and transition metal oxide.
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