KR20240069842A - 표시 장치 - Google Patents

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capacitor
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김율국
박재현
이진우
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Abstract

표시 장치는 영상을 표시하는 표시 영역을 포함하는 기판, 기판 상에 배치되는 제1 커패시터 전극, 제1 커패시터 전극 상에 배치되고, 제1 커패시터 전극과 함께 제1 커패시터를 구성하는 제2 커패시터 전극, 제2 커패시터 전극 상에 배치되고, 제2 커패시터 전극과 함께 제2 커패시터를 구성하는 제3 커패시터 전극, 제3 커패시터 전극과 다른 층에 배치되고, 각각이 제1 내지 제3 커패시터 전극들과 평면 상에서 이격되는 제1 부분 및 제2 부분을 포함하는 제1 전압 배선 및 제1 전압 배선과 다른 층에 배치되고, 제1 전압 배선의 제1 부분 및 제2 부분을 연결하는 제1 브릿지 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 더욱 상세하게는, 본 발명은 시각 정보를 제공하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시 장치의 중요성이 부각되고 있다. 이에 따라, 액정 표시 장치(liquid crystal display device), 유기 발광 표시 장치(organic light emitting display device), 플라즈마 표시 장치(plasma display device) 등과 같은 표시 장치의 사용이 증가하고 있다.
한편, 표시 장치는 적어도 하나의 트랜지스터 및 적어도 하나의 트랜지스터에 전기적으로 연결되는 발광 소자를 포함할 수 있다. 예를 들어, 트랜지스터의 액티브층은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다. 최근에는, 비정질 실리콘보다 전하 이동도가 높고, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 금속 산화물 반도체를 사용하는 트랜지스터에 대한 연구가 진행되고 있다.
본 발명의 목적은 표시 품질이 개선된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 영상을 표시하는 표시 영역을 포함하는 기판, 상기 기판 상에 배치되는 제1 커패시터 전극, 상기 제1 커패시터 전극 상에 배치되고, 상기 제1 커패시터 전극과 함께 제1 커패시터를 구성하는 제2 커패시터 전극, 상기 제2 커패시터 전극 상에 배치되고, 상기 제2 커패시터 전극과 함께 제2 커패시터를 구성하는 제3 커패시터 전극, 상기 제3 커패시터 전극과 다른 층에 배치되고, 각각이 상기 제1 및 제2 커패시터들과 평면 상에서 이격되는 제1 부분 및 제2 부분을 포함하는 제1 전압 배선 및 상기 제1 전압 배선과 다른 층에 배치되고, 상기 제1 전압 배선의 상기 제1 부분 및 상기 제2 부분을 연결하는 제1 브릿지 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 커패시터는 스토리지 커패시터이고, 상기 제2 커패시터는 홀드 커패시터일 수 있다.
일 실시예에 있어서, 상기 제1 내지 제3 커패시터 전극들은 평면 상에서 서로 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 전압 배선은 공통 전압이 인가되는 공통 전압 배선을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 브릿지 패턴은 평면 상에서 "C"자 형상을 가질 수 있다.
일 실시예에 있어서, 상기 제1 브릿지 패턴 및 상기 제1 전압 배선 각각은 저항이 낮은 금속을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제3 커패시터 전극과 다른 층에 배치되고, 각각이 상기 제1 및 제2 커패시터들과 평면 상에서 이격되는 제1 부분 및 제2 부분을 포함하는 제2 전압 배선 및 상기 제2 전압 배선과 다른 층에 배치되고, 상기 제2 전압 배선의 상기 제1 부분 및 상기 제2 부분을 연결하는 제2 브릿지 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 전압 배선은 기준 전압이 인가되는 기준 전압 배선을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 브릿지 패턴은 평면 상에서 180도 회전된 "C"자 형상을 가질 수 있다.
일 실시예에 있어서, 상기 제1 브릿지 패턴 및 상기 제2 브릿지 패턴 각각은 평면 상에서 상기 제1 및 제2 커패시터들과 이격될 수 있다.
일 실시예에 있어서, 상기 제2 브릿지 패턴 및 상기 제2 전압 배선 각각은 저항이 낮은 금속을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상에 배치되는 하부 금속층, 상기 하부 금속층 상에 배치되고, 금속 산화물 반도체를 포함하는 액티브층, 상기 액티브층 상에 배치되는 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되는 상부 게이트 전극, 상기 상부 게이트 전극 상에 배치되는 하부 연결 전극 및 상기 하부 연결 전극 상에 배치되는 상부 연결 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 커패시터 전극은 상기 하부 금속층과 동일한 층에 배치되고, 상기 제2 커패시터 전극은 상기 하부 게이트 전극과 동일한 층에 배치되며, 상기 제3 커패시터 전극은 상기 상부 게이트 전극과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 전압 배선은 상기 하부 연결 전극과 동일한 층에 배치되고, 상기 제1 브릿지 패턴은 상기 상부 연결 전극과 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 상부 연결 전극 상에 순차적으로 배치되는 화소 전극, 발광층 및 공통 전극을 포함하는 발광 소자를 더 포함하고, 상기 발광층은 발광 물질 및 상기 발광 물질에 분산된 복수의 양자점들을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 발광 소자 상에 배치되고, 상기 발광층과 중첩하는 개구부가 정의되는 차광층 및 상기 개구부에 배치되는 컬러 필터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 하부 연결 전극을 커버하는 제1 비아 절연층 및 상기 제1 비아 절연층 상에 배치되고, 상기 상부 연결 전극을 커버하는 제2 비아 절연층을 더 포함하고, 상기 제1 비아 절연층 및 상기 제2 비아 절연층 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 영상을 표시하는 표시 영역을 포함하는 기판, 상기 기판 상에 배치되는 제1 커패시터 전극, 상기 제1 커패시터 전극 상에 배치되고, 상기 제1 커패시터 전극과 함께 제1 커패시터를 구성하는 제2 커패시터 전극, 상기 제2 커패시터 전극 상에 배치되고, 상기 제2 커패시터 전극과 함께 제2 커패시터를 구성하는 제3 커패시터 전극, 상기 제3 커패시터 전극과 다른 층에 배치되고, 각각이 상기 제1 및 제2 커패시터들과 평면 상에서 이격되고 제1 방향으로 연장되는 제1 부분 및 제2 부분을 포함하는 제1 전압 배선 및 상기 제1 전압 배선과 다른 층에 배치되고, 상기 제1 전압 배선의 상기 제1 부분 및 상기 제2 부분을 연결하며, 상기 제1 및 제2 커패시터들과 평면 상에서 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 브릿지 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 전압 배선은 공통 전압이 인가되는 공통 전압 배선을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제3 커패시터 전극과 다른 층에 배치되고, 각각이 상기 제1 및 제2 커패시터들과 평면 상에서 이격되고 상기 제1 방향으로 연장되는 제1 부분 및 제2 부분을 포함하는 제2 전압 배선 및 상기 제2 전압 배선과 다른 층에 배치되고, 상기 제2 전압 배선의 상기 제1 부분 및 상기 제2 부분을 연결하며, 상기 제1 및 제2 커패시터들과 평면 상에서 상기 제2 방향으로 이격되는 제2 브릿지 패턴을 더 포함하고, 상기 제2 전압 배선은 기준 전압이 인가되는 기준 전압 배선을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 기판 상에 배치되는 제1 커패시터 전극, 제1 커패시터 전극과 중첩하고 제1 커패시터 전극과 함께 제1 커패시터(예를 들어, 스토리지 커패시터)를 구성하는 제2 커패시터 전극, 제2 커패시터 전극과 중첩하고 제2 커패시터 전극과 함께 제2 커패시터(예를 들어, 홀드 커패시터)를 구성하는 제3 커패시터 전극, 각각이 제1 및 제2 커패시터들과 평면 상에서 이격되는 제1 부분 및 제2 부분을 포함하는 전압 배선, 및 전압 배선과 다른 층에 배치되고, 전압 배선의 제1 부분 및 제2 부분을 연결하는 브릿지 패턴을 포함할 수 있다. 이에 따라, 커패시터가 배치된 영역과 커패시터과 배치되지 않은 영역 사이의 단차가 개선될 수 있다. 또한, 발광층의 두께 제어가 용이해지고, 표시 장치의 표시 품질이 개선될 수 있다.
다만, 본 발명의 효과가 상기 효과들로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치의 일 서브 화소를 나타내는 회로도이다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 단면도이다.
도 4 내지 도 14는 도 1의 표시 장치의 일 서브 화소를 설명하기 위한 레이아웃 도면들이다.
도 15는 도 14의 A 영역을 확대 도시한 평면도이다.
도 16은 도 15의 I-I' 라인을 따라 자른 단면도이다.
도 17은 도 15의 II-II' 라인을 따라 자른 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치에 대하여 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 표시 영역(DA) 및 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 광을 생성하거나, 외부의 광원으로부터 제공된 광의 투과율을 조절하여 영상을 표시할 수 있는 영역으로 정의될 수 있다. 주변 영역(PA)은 영상을 표시하지 않는 영역으로 정의될 수 있다. 또한, 주변 영역(PA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 주변 영역(PA)은 표시 영역(DA)을 전체적으로 둘러쌀 수 있다.
표시 장치(DD)는 직사각형의 평면 형상을 가질 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 표시 장치(DD)는 다양한 평면 형상을 가질 수도 있다.
표시 영역(DA)에는 복수의 화소들(PX)이 배치될 수 있다. 이와 같이, 표시 장치(DD)는 복수의 화소들(PX)이 광을 방출함으로써, 표시 영역(DA)은 영상을 표시할 수 있다.
복수의 화소들(PX) 각각은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3) 각각은 반도체 소자(예를 들어, 트랜지스터 등) 및 상기 반도체 소자와 전기적으로 연결되는 발광 소자(예를 들어, 발광 다이오드 등)를 포함할 수 있다. 상기 발광 소자는 상기 반도체 소자로부터 신호를 전달 받아 광을 방출할 수 있다.
일 실시예에 있어서, 제1 서브 화소(SPX1)는 적색 광을 방출하는 적색 서브 화소이고, 제2 서브 화소(SPX2)는 녹색 광을 방출하는 녹색 서브 화소이며, 제3 서브 화소(SPX3)는 청색 광을 방출하는 청색 서브 화소일 수 있다. 다만, 각 서브 화소들(SPX1, SPX2, SPX3)이 방출하는 광의 색은 이에 한정되는 것은 아니다. 또한, 서브 화소들(SPX1, SPX2, SPX3)은 3개인 것으로 도시되었으나, 이에 한정되는 아니다. 예를 들어, 화소들(PX) 각각은 백색 광을 방출하는 제4 서브 화소를 더 포함할 수도 있다.
복수의 화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 매트릭스 형태로 배열될 수 있다. 따라서, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3) 각각은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열될 수 있다.
주변 영역(PA)에는 복수의 화소들(PX)을 구동하기 위한 구동부가 배치될 수 있다. 예를 들어, 상기 구동부는 데이터 구동부, 게이트 구동부, 발광 구동부, 전원 전압 생성부, 타이밍 컨트롤러 등을 포함할 수 있다. 복수의 화소들(PX)은 상기 구동부들로부터 전달 받은 신호에 기초하여 광을 방출할 수 있다.
본 명세서에서, 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 평면이 정의될 수 있다. 예를 들어, 제1 방향(DR1)은 제2 방향(DR2)과 수직일 수 있다.
도 2는 도 1의 표시 장치의 일 서브 화소를 나타내는 회로도이다. 예를 들어, 도 2에 도시된 서브 화소(SPX)는 도 1에 도시된 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나에 대응될 수 있다.
도 2를 참조하면, 서브 화소(SPX)는 화소 회로(PC) 및 발광 소자(LED)를 포함할 수 있다. 화소 회로(PC)는 발광 소자(LED)에 전기적으로 연결될 수 있다. 여기서, 화소 회로(PC)는 제1 내지 제8 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 발광 소자(LED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제6 트랜지스터(T6)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제7 트랜지스터(T7)의 제1 전극에 연결될 수 있다.
제2 트랜지스터(T2)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극에는 데이터 전압(DATA)이 인가될 수 있다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T2)의 게이트 전극에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극에는 제1 제어 신호(GW)가 인가될 수 있다.
제3 트랜지스터(T3)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극에 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극에는 기준 전압(VREF)이 인가될 수 있다. 제3 트랜지스터(T3)의 게이트 전극에는 제2 제어 신호(GR)가 인가될 수 있다.
제4 트랜지스터(T4)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)의 제1 전극에는 제1 초기화 전압(VINT1)이 인가될 수 있다. 제4 트랜지스터(T4)의 제2 전극은 제7 트랜지스터(T7)의 제1 전극에 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극에는 제4 제어 신호(GI)가 인가될 수 있다.
제5 트랜지스터(T5)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제5 트랜지스터(T5)의 제1 전극에는 제2 초기화 전압(VINT2)이 인가될 수 있다. 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극에는 제3 제어 신호(GC)가 인가될 수 있다.
제6 트랜지스터(T6)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제6 트랜지스터(T6)의 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결될 수 있다. 제6 트랜지스터(T6)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극에는 발광 제어 신호(EM)가 인가될 수 있다.
제7 트랜지스터(T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제7 트랜지스터(T7)의 제1전극은 저1 트랜지스터(T1)의 제2 전극에 연결될 수 있다. 제7 트랜지스터(T7)의 제2 전극에는 공통 전압(ELVSS)이 인가될 수 있다. 제7 트랜지스터(T7)의 게이트 전극에는 발광 제어 신호(EM)가 인가될 수 있다.
제8 트랜지스터(T8)는 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제8 트랜지스터(T8)의 제1 전극에는 제2 초기화 전압(VINT2)이 인가될 수 있다. 제8 트랜지스터(T8)의 제2 전극은 제6 트랜지스터(T6)의 제1 전극에 연결될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제5 트랜지스터(T5)의 게이트 전극에 연결될 수 있다.
제1 커패시터(C1)는 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다. 제1 커패시터(C1)의 제2 전극은 제4 트랜지스터(T4)의 제2 전극에 연결될 수 있다. 일 실시예에 있어서, 제1 커패시터(C1)는 스토리지 커패시터일 수 있다.
제2 커패시터(C2)는 제1 전극 및 제2 전극을 포함할 수 있다. 예를 들어, 제2 커패시터(C2)의 제1 전극은 제1 커패시터(C1)의 제2 전극에 연결될 수 있다. 제2 커패시터(C2)의 제2 전극에는 공통 전압(ELVSS)이 인가될 수 있다. 일 실시예에 있어서, 제2 커패시터(C2)는 홀드 커패시터일 수 있다.
발광 소자(LED)는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 예를 들어, 발광 소자(LED)의 애노드 전극에는 구동 전압(ELVDD)이 인가될 수 있다. 발광 소자(LED)의 캐소드 전극은 제6 트랜지스터(T6)의 제1 전극에 연결될 수 있다. 구동 전압(EVLDD)의 전압 레벨은 공통 전압(ELVSS)의 전압 레벨보다 높을 수 있다.
다만, 본 발명의 서브 화소(SPX)가 8개의 트랜지스터들 및 2개의 커패시터들을 포함하는 것으로 설명하였지만, 본 발명의 구성은 이에 한정되는 것은 아니다. 예를 들어, 서브 화소(SPX)는 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함하는 구성을 가질 수도 있다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 단면도이다. 예를 들어, 도 3은 하나의 서브 화소(SPX)의 단 면의 일 예를 개략적으로 나타내는 단면도이다. 하나의 서브 화소(SPX)는 도 1에 도시된 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나에 대응될 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 기판(SUB), 배리어층(BAR), 제1 및 제2 하부 금속층들(110, 120), 버퍼층(BUF), 제1 및 제2 액티브층들(210, 220), 제1 게이트 절연층(GI1), 제1 및 제2 하부 게이트 전극들(310, 320), 제2 게이트 절연층(GI2), 상부 게이트 전극(410), 층간 절연층(ILD), 제1 내지 제5 하부 연결 전극들(510, 520, 530, 540, 550), 제1 비아 절연층(VIA1), 제1 및 제2 상부 연결 전극들(610, 620), 제2 비아 절연층(VIA2), 제3 비아 절연층(VIA3), 화소 정의막(PDL), 화소 전극(PE), 발광층(EML), 공통 전극(CME), 봉지층(ENC), 차광층(BM) 및 컬러 필터(CF)를 포함할 수 있다.
기판(SUB)은 투명한 물질 또는 불투명한 물질을 포함할 수 있다. 기판(SUB)은 투명 수지 기판으로 이루어질 수 있다. 상기 투명 수지 기판의 예로는, 폴리이미드 기판 등을 들 수 있다. 선택적으로, 기판(SUB)은 석영(quartz) 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘(calcium fluoride) 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임 유리(soda-lime) 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수도 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
기판(SUB) 상에 배리어층(BAR)이 배치될 수 있다. 배리어층(BAR)은 외기의 침투를 차단할 수 있다. 예를 들어, 배리어층(BAR)은 실리콘 산화물, 실리콘 질화물 등과 같은 무기 물질을 포함할 수 있다.
배리어층(BAR) 상에 제1 및 제2 하부 금속층들(510, 520)이 배치될 수 있다. 제1 및 제2 하부 금속층들(510, 520) 각각은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 상기 금속의 예로는, 은(Ag), 몰리브데늄(Mo), 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐(In) 등을 들 수 있다. 또한, 상기 도전성 금속 산화물의 예로는, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO) 등을 들 수 있다. 이들은 각각 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 및 제2 하부 금속층들(510, 520)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
배리어층(BAR) 및 제1 및 제2 하부 금속층들(510, 520) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 제1 및 제2 하부 금속층들(110, 120)을 커버할 수 있다. 버퍼층(BUF)은 기판(SUB)으로부터 제1 및 제2 액티브층들(210, 220)로 불순물이 확산되는 것을 방지할 수 있다. 또한, 버퍼층(BUF)은 제1 및 제2 액티브층들(210, 220)을 형성하는 공정에서 발생되는 열의 전달 속도를 조절할 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 산화물, 실리콘 질화물 등과 같은 무기 물질을 포함할 수 있다.
버퍼층(BUF) 상에 제1 및 제2 액티브층들(210, 220)이 배치될 수 있다. 일 실시예에 있어서, 제1 및 제2 액티브층들(210, 220) 각각은 금속 산화물 반도체를 포함할 수 있다. 상기 금속 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함할 수 있다. 예를 들어, 상기 금속 산화물 반도체는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 인듐 아연 주석 산화물(IZTO), 인듐 갈륨 아연 산화물(IGZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 및 제2 액티브층들(210, 220)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
제1 액티브층(210)은 제1 영역(A1), 제2 영역(A2) 및 제1 채널 영역(CA1)을 포함할 수 있다. 제1 채널 영역(CA1)은 제1 영역(A1) 및 제2 영역(A2) 사이에 위치할 수 있다. 예를 들어, 제1 영역(A1) 및 제2 영역(A2) 각각은 불순물이 도핑된 도핑 영역으로 정의될 수 있다.
제2 액티브층(220)은 제3 영역(A3), 제4 영역(A4) 및 제2 채널 영역(CA2)을 포함할 수 있다. 제2 채널 영역(CA2)은 제3 영역(A3) 및 제4 영역(A4) 사이에 위치할 수 있다. 예를 들어, 제3 영역(A3) 및 제4 영역(A4) 각각은 불순물이 도핑된 도핑 영역으로 정의될 수 있다.
버퍼층(BUF) 및 제1 및 제2 액티브층들(210, 220) 상에 제1 게이트 절연층(GI1)이 배치될 수 있다. 제1 게이트 절연층(GI1)은 제1 및 제2 액티브층들(210, 220)을 커버할 수 있다. 예를 들어, 제1 게이트 절연층(GI1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 탄화물(SiCx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy) 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 게이트 절연층(GI1) 상에 제1 및 제2 하부 게이트 전극들(310, 320)이 배치될 수 있다. 제1 하부 게이트 전극(310)은 제1 액티브층(210)의 제1 채널 영역(CA1)과 중첩하고, 제2 하부 게이트 전극(320)은 제2 액티브층(220)의 제2 채널 영역(CA2)과 중첩할 수 있다. 예를 들어, 제1 및 제2 하부 게이트 전극들(310, 320) 각각은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 및 제2 하부 게이트 전극들(310, 320)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
이에 따라, 제1 액티브층(210) 및 제1 하부 게이트 전극(310)을 포함하는 제1 반도체 소자(TR1)가 정의되고, 제2 액티브층(220) 및 제2 하부 게이트 전극(320)을 포함하는 제2 반도체 소자(TR2)가 정의될 수 있다. 예를 들어, 제1 반도체 소자(TR1)는 구동 트랜지스터이고, 제2 반도체 소자(TR2)는 스위칭 트랜지스터일 수 있다. 제1 반도체 소자(TR1)는 도 2 및 도 8에 도시된 제1 트랜지스터(T1)에 대응되고, 제2 반도체 소자(TR2)는 도 2 및 도 8에 도시된 제2 내지 제8 트랜지스터들(T2, T3, T4, T5, T6, T7, T8) 중 어느 하나에 대응될 수 있다.
제1 게이트 절연층(GI1), 제1 하부 게이트 전극(310) 및 제2 하부 게이트 전극(320) 상에 제2 게이트 절연층(GI2)이 배치될 수 있다. 제2 게이트 절연층(GI2)은 제1 하부 게이트 전극(310) 및 제2 하부 게이트 전극(320)을 커버할 수 있다. 예를 들어, 제2 게이트 절연층(GI2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 탄화물(SiCx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy) 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 게이트 절연층(GI2) 상에 상부 게이트 전극(410)이 배치될 수 있다. 예를 들어, 상부 게이트 전극(410)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 게이트 절연층(GI2) 및 상부 게이트 전극(410) 상에 층간 절연층(ILD)이 배치될 수 있다. 층간 절연층(ILD)은 상부 게이트 전극(410)을 커버할 수 있다. 예를 들어, 층간 절연층(ILD)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 탄화물(SiCx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy) 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
층간 절연층(ILD) 상에 제1 내지 제5 하부 연결 전극들(510, 520, 530, 540, 550)이 배치될 수 있다. 예를 들어, 제1 내지 제5 하부 연결 전극들(510, 520, 530, 540, 550) 각각은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 제1 내지 제5 하부 연결 전극들(510, 520, 530, 540, 550) 각각은 저항이 낮은 금속(예를 들어, 알루미늄, 구리 등)을 포함할 수 있다.
제1 내지 제5 하부 연결 전극들(510, 520, 530, 540, 550)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
제1 하부 연결 전극(510)은 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)을 관통하는 콘택홀을 통해 제1 액티브층(210)의 제1 영역(A1)에 접속될 수 있다. 또한, 제1 하부 연결 전극(510)은 버퍼층(BUF), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)을 관통하는 콘택홀을 통해 제1 하부 금속층(110)과 접속될 수 있다.
제2 하부 연결 전극(520)은 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)을 관통하는 콘택홀을 통해 제1 액티브층(210)의 제2 영역(A2)에 접속될 수 있다. 제3 하부 연결 전극(530)은 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)을 관통하는 콘택홀을 통해 제1 하부 게이트 전극(310)에 접속될 수 있다.
제4 하부 연결 전극(540)은 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)을 관통하는 콘택홀을 통해 제2 하부 게이트 전극(320)에 접속될 수 있다. 또한, 제4 하부 연결 전극(540)은 버퍼층(BUF), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)을 관통하는 콘택홀을 통해 제2 하부 금속층(120)과 접속될 수 있다.
제5 하부 연결 전극(550)은 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)을 관통하는 콘택홀을 통해 제2 액티브층(220)의 제4 영역(A4)에 접속될 수 있다.
층간 절연층(ILD) 및 제1 내지 제5 하부 연결 전극들(510, 520, 530, 540, 550) 상에 제1 비아 절연층(VIA1)이 배치될 수 있다. 제1 비아 절연층(VIA1)은 제1 내지 제5 하부 연결 전극들(510, 520, 530, 540, 550)을 충분히 커버할 수 있다. 예를 들어, 제1 비아 절연층(VIA1)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등과 같은 유기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 비아 절연층(VIA1) 상에 제1 및 제2 상부 연결 전극들(610, 620)이 배치될 수 있다. 제1 상부 연결 전극(610)은 제1 비아 절연층(VIA1)을 관통하는 콘택홀을 통해 제2 하부 연결 전극(520)에 접속될 수 있다. 제2 상부 연결 전극(620)은 제1 비아 절연층(VIA1)을 관통하는 콘택홀을 통해 제5 하부 연결 전극(550)에 접속될 수 있다.
예를 들어, 제1 및 제2 상부 연결 전극들(610, 620) 각각은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 제1 및 제2 상부 연결 전극들(610, 620) 각각은 저항이 낮은 금속(예를 들어, 알루미늄, 구리 등)을 포함할 수 있다.
제1 및 제2 상부 연결 전극들(610, 620)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
제1 비아 절연층(VIA1), 제1 상부 연결 전극(610) 및 제2 상부 연결 전극(620) 상에 제2 비아 절연층(VIA2)이 배치될 수 있다. 제2 비아 절연층(VIA2)은 제1 및 제2 상부 연결 전극들(610, 620)을 충분히 커버할 수 있다. 예를 들어, 제2 비아 절연층(VIA2)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등과 같은 유기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 비아 절연층(VIA2) 상에 제3 비아 절연층(VIA3)이 배치될 수 있다. 예를 들어, 제3 비아 절연층(VIA3)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등과 같은 유기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
일 실시예에 있어서, 제1 내지 제3 비아 절연층들(VIA1, VIA2, VIA3) 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다. 다른 실시예에 있어서, 제1 내지 제3 비아 절연층들(VIA1, VIA2, VIA3) 각각에는 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정이 수행될 수 있다. 이에 따라, 제1 내지 제3 비아 절연층들(VIA1, VIA2, VIA3) 의 평탄화도가 개선될 수 있다. 또한, 발광층(EML)의 두께 제어가 용이해지고, 표시 장치(DD)의 표시 품질이 개선될 수 있다.
제3 비아 절연층(VIA3) 상에 화소 전극(PE)이 배치될 수 있다. 화소 전극(PE)은 제2 및 제3 비아 절연층들(VIA2, VIA3)을 관통하는 콘택홀을 통해 제1 상부 연결 전극(610)에 접속될 수 있다. 예를 들어, 화소 전극(PE)은 금속, 합금, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 화소 전극(PE)은 애노드(anode) 전극일 수 있다. 선택적으로, 화소 전극(PE)은 캐소드(cathode) 전극일 수도 있다.
제3 비아 절연층(VIA3) 및 화소 전극(PE) 상에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PE)의 일부를 노출시키는 개구부를 가질 수 있다. 화소 정의막(PDL)이 상기 개구부를 가짐으로써, 화소 정의막(PDL)은 광을 방출하는 서브 화소(SPX)를 정의할 수 있다. 화소 정의막(PDL)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예를 들어, 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등과 같은 유기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
화소 전극(PE) 상에 발광층(EML)이 배치될 수 있다. 구체적으로, 발광층(EML)은 화소 정의막(PDL)의 상기 개구부 내에 배치될 수 있다. 발광층(EML)은 광을 방출하기 위한 발광 물질을 포함할 수 있다. 일 실시예에 있어서, 발광층(EML)은 잉크젯 프린팅 공정을 통해 형성될 수 있다.
예를 들어, 발광층(EML)은 유기 발광 물질 및/또는 무기 발광 물질을 포함할 수 있다. 일 실시예에 있어서, 발광층(EML)은 상기 유기 발광 물질 및/또는 상기 무기 발광 물질에 분산된 복수의 양자점들(QD)을 더 포함할 수 있다.
화소 정의막(PDL) 및 발광층(EML) 상에 공통 전극(CME)이 배치될 수 있다. 예를 들어, 공통 전극(CME)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 공통 전극(CME)은 캐소드 전극일 수 있다. 선택적으로, 공통 전극(CME)은 애노드 전극일 수도 있다.
이에 따라, 화소 전극(PE), 발광층(EML) 및 공통 전극(CME)을 포함하는 발광 소자(LED)가 정의될 수 있다.
공통 전극(CME) 상에 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 외부로부터 발광 소자(LED)에 불순물, 수분 등이 침투하는 것을 방지할 수 있다. 봉지층(ENC)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 예를 들어, 상기 무기 봉지층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 상기 유기 봉지층은 폴리아크릴레이트 등과 같은 고분자 경화물을 포함할 수 있다.
봉지층(ENC) 상에 차광층(BM)이 배치될 수 있다. 차광층(BM)은 화소 정의막(PDL)과 중첩할 수 있다. 차광층(BM)에는 발광층(EML)과 중첩하는 개구부가 정의될 수 있다. 예를 들어, 차광층(BM)은 블랙 안료, 블랙 염료, 카본 블랙 등을 함유하는 차광 물질을 함유하는 무기 물질 및/또는 유기 물질을 포함할 수 있다.
봉지층(ENC) 상에 컬러 필터(CF)가 배치될 수 있다. 구체적으로, 컬러 필터(CF)는 차광층(BM)의 상기 개구부에 배치될 수 있다. 예를 들어, 컬러 필터(CF)는 적색 컬러 필터, 청색 컬러 필터 및 적색 컬러 필터 중 어느 하나일 수 있다. 컬러 필터(CF)는 감광성 수지 또는 컬러 포토레지스트를 포함할 수 있다.
도 4 내지 도 14는 도 1의 표시 장치의 일 서브 화소를 설명하기 위한 레이아웃 도면들이다. 예를 들어, 도 14에 도시된 서브 화소(SPX)는 도 1의 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나를 나타내는 평면도의 일 예일 수 있다.
도 1 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 기판(SUB) 상에 배치되는 제1 도전층(100)을 포함할 수 있다.
제1 도전층(100)은 제1 내지 제8 하부 배선들(BML1, BML2, BML3, BML4, BML5, BML7, BML8, BML9), 연결 패턴(BML6) 및 제1 커패시터 전극(CE1)을 포함할 수 있다. 제1 내지 제8 하부 배선들(BML1, BML2, BML3, BML4, BML5, BML7, BML8, BML9), 연결 패턴(BML6) 및 제1 커패시터 전극(CE1)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
제1 하부 배선(EML1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 하부 배선(EML1)에는 기준 전압(예를 들어, 도 2의 기준 전압(VREF))이 인가될 수 있다.
제2 하부 배선(EML2)은 제1 방향(DR1)으로 연장되는 제1 부분 및 상기 제1 부분에서 제2 방향(DR2)으로 돌출된 제2 부분을 포함할 수 있다. 제2 하부 배선(EML2)에는 제1 제어 신호(예를 들어, 도 2의 제1 제어 신호(GW))가 인가될 수 있다.
제3 하부 배선(EML3)은 제1 방향(DR1)으로 연장되는 제1 부분 및 상기 제1 부분에서 제2 방향으로 돌출된 제2 부분을 포함할 수 있다. 제3 하부 배선(EML3)에는 제2 제어 신호(예를 들어, 도 2의 제2 제어 신호(GR))가 인가될 수 있다.
제4 하부 배선(EML4)은 제1 방향(DR1)으로 연장될 수 있다. 제4 하부 배선(EML4)에는 제2 초기화 전압(예를 들어, 도 2의 제2 초기화 전압(VINT2))이 인가될 수 있다.
제5 하부 배선(EML5)은 제1 방향(DR1)으로 연장될 수 있다. 제5 하부 배선(EML5)에는 제3 제어 신호(예를 들어, 도 2의 제3 제어 신호(GC))가 인가될 수 있다.
제1 커패시터 전극(CE1) 및 연결 패턴(BML6) 각각은 평면 상에서 섬(island) 형상을 가질 수 있다.
제6 하부 배선(EML7)은 제1 방향(DR1)으로 연장되는 제1 부분 및 상기 제1 부분에서 제2 방향(DR2)으로 돌출된 제2 부분을 포함할 수 있다. 제6 하부 배선(EML7)에는 발광 제어 신호(예를 들어, 도 2의 발광 제어 신호(EM))가 인가될 수 있다.
제7 하부 배선(EML8)은 제1 방향(DR1)으로 연장될 수 있다. 제7 하부 배선(EML8)에는 제4 제어 신호(예를 들어, 도 2의 제4 제어 신호(GI))가 인가될 수 있다.
제8 하부 배선(EML9)은 제1 방향(DR1)으로 연장될 수 있다. 제8 하부 배선(EML9)에는 제1 초기화 전압(예를 들어, 도 2의 제1 초기화 전압(VINT1))이 인가될 수 있다.
제1 도전층(100)은 도 3에 도시된 제1 및 제2 하부 금속층들(110, 120)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
도 1 및 도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 액티브층(200)을 더 포함할 수 있다. 액티브층(200)은 제1 도전층(100) 상에 배치될 수 있다. 구체적으로, 제1 도전층(100) 상에 버퍼층(예를 들어, 도 3의 버퍼층(BUF))이 배치되고, 액티브층(200)은 상기 버퍼층 상에 배치될 수 있다.
액티브층(200)은 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2)을 포함할 수 있다. 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
제1 액티브 패턴(ACT1)은 제1 방향으로 연장될 수 있다. 또한, 제1 액티브 패턴(ACT1)은 제2 및 제3 하부 배선들(EML2, EML3) 각각과 평면 상에서 부분적으로 중첩할 수 있다. 제2 액티브 패턴(ACT2)은 제4 내지 제8 하부 배선들(EML4, EML5, EML7, EML8, EML9) 및 연결 패턴(EML6) 각각과 평면 상에서 부분적으로 중첩할 수 있다.
액티브층(200)은 도 3에 도시된 제1 및 제2 액티브층들(210, 220)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다. 즉, 액티브층(200)은 금속 산화물 반도체를 포함할 수 있다.
도 1 및 도 4 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 제2 도전층(300)을 더 포함할 수 있다. 제2 도전층(300)은 액티브층(200) 상에 배치될 수 있다. 구체적으로, 액티브층(200) 상에 제1 게이트 절연층(예를 들어, 도 3의 제1 게이트 절연층(GI1))이 배치되고, 제2 도전층(300)은 상기 제1 게이트 절연층 상에 배치될 수 있다.
제2 도전층(300)은 제1 내지 제7 하부 게이트 패턴들(GE1a, GE1b, GE1c, GE1d, GE1e, GE1f, GE1g) 및 제2 커패시터 전극(CE2)을 포함할 수 있다. 제1 내지 제7 하부 게이트 패턴들(GE1a, GE1b, GE1c, GE1d, GE1e, GE1f, GE1g) 및 제2 커패시터 전극(CE2)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
제1 하부 게이트 패턴(GE1a)은 제1 방향(DR1)으로 연장되는 부분 및 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 하부 게이트 패턴(GE1a)은 연결 패턴(BML6) 및 제2 액티브 패턴(ACT2)과 각각 평면 상에서 부분적으로 중첩할 수 있다. 제1 하부 게이트 패턴(GE1a) 및 제1 하부 게이트 패턴(GE1a)과 중첩하는 제2 액티브 패턴(ACT2)의 부분은 제1 트랜지스터(T1)를 구성할 수 있다.
제2 하부 게이트 패턴(GE1b)은 제2 방향(DR2)으로 연장될 수 있다. 제2 하부 게이트 패턴(GE1b)은 제2 하부 배선 및 제1 액티브 패턴(ACT1) 각각과 평면 상에서 부분적으로 중첩할 수 있다. 제2 하부 게이트 패턴(GE1b) 및 제2 하부 게이트 패턴(GE1b)과 중첩하는 제1 액티브 패턴(ACT1)의 부분은 제2 트랜지스터(T2)를 구성할 수 있다.
제3 하부 게이트 패턴(GE1c)은 제2 방향(DR2)으로 연장될 수 있다. 제3 하부 게이트 패턴(GE1c)은 제3 하부 배선(EML3) 및 제1 액티브 패턴(ACT1) 각각과 평면 상에서 부분적으로 중첩할 수 있다. 제3 하부 게이트 패턴(GE1c) 및 제3 하부 게이트 패턴(GE1c)과 중첩하는 제1 액티브 패턴(ACT1)의 부분은 제3 트랜지스터(T3)를 구성할 수 있다.
제4 하부 게이트 패턴(GE1d)은 제1 방향(DR1)으로 연장될 수 있다. 제4 하부 게이트 패턴(GE1d)은 제7 하부 배선(BML8) 및 제2 액티브 패턴(ACT2) 각각과 평면 상에서 부분적으로 중첩할 수 있다. 제4 하부 게이트 패턴(GE1d) 및 제4 하부 게이트 패턴(GE1d)과 중첩하는 제2 액티브 패턴(ACT2)의 부분은 제4 트랜지스터(T4)를 구성할 수 있다.
제5 하부 게이트 패턴(GE1e)은 제1 방향(DR1)으로 연장될 수 있다. 제5 하부 게이트 패턴(GE1e)은 제5 하부 배선(BML5) 및 제2 액티브 패턴(ACT2) 각각과 평면 상에서 부분적으로 중첩할 수 있다. 제5 하부 게이트 패턴(GE1e) 및 제5 하부 게이트 패턴(GE1e)과 중첩하는 제2 액티브 패턴(ACT2)의 부분은 제5 트랜지스터(T5)를 구성할 수 있다.
제6 하부 게이트 패턴(GE1f)은 제2 방향(DR2)으로 연장될 수 있다. 제6 하부 게이트 패턴(GE1f)은 제6 하부 배선(EML7) 및 제2 액티브 패턴(ACT2) 각각과 평면 상에서 부분적으로 중첩할 수 있다. 제6 하부 게이트 패턴(GE1f) 및 제6 하부 게이트 패턴(GE1f)과 중첩하는 제2 액티브 패턴의 제1 부분은 제6 트랜지스터(T6)를 구성할 수 있다. 또한, 제6 하부 게이트 패턴(GE1f) 및 제6 하부 게이트 패턴(GE1f)과 중첩하는 제2 액티브 패턴(ACT2)의 제2 부분은 제7 트랜지스터(T7)를 구성할 수 있다.
제7 하부 게이트 패턴(GE1g)은 제1 방향(DR1)으로 연장될 수 있다. 제7 하부 게이트 패턴(GE1g)은 제5 하부 배선(EML5) 및 제2 액티브 패턴(ACT2)과 각각 평면 상에서 부분적으로 중첩할 수 있다. 제7 하부 게이트 패턴(GE1g) 및 제7 하부 게이트 패턴(GE1g)과 중첩하는 제2 액티브 패턴(ACT2)의 부분은 제8 트랜지스터(T8)를 구성할 수 있다.
제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1)과 평면 상에서 중첩할 수 있다. 제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1)과 함께 제1 커패시터(C1)를 구성할 수 있다. 일 실시예에 있어서, 제1 커패시터(C1)는 스토리지 커패시터일 수 있다.
제2 도전층(300)은 도 3에 도시된 제1 및 제2 하부 게이트 전극들(310, 320)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
도 1 및 도 4 내지 도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 제3 도전층(400)을 더 포함할 수 있다. 제3 도전층(400)은 제2 도전층(300) 상에 배치될 수 있다. 구체적으로, 제2 도전층(300) 상에 제2 게이트 절연층(예를 들어, 도 3의 제2 게이트 절연층(GI2))이 배치되고, 제3 도전층(400)은 상기 제2 게이트 절연층 상에 배치될 수 있다.
제3 도전층(400)은 제1 상부 게이트 패턴(GE2a), 제2 상부 게이트 패턴(GE2b) 및 제3 커패시터 전극(CE3)을 포함할 수 있다. 제1 상부 게이트 패턴(GE2a), 제2 상부 게이트 패턴(GE2b) 및 제3 커패시터 전극(CE3)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
제1 및 제2 상부 게이트 패턴들(GE2a, GE2b) 각각은 제2 방향(DR2)으로 연장될 수 있다. 제1 상부 게이트 패턴(GE2a)은 제1 액티브 패턴(ACT1)의 일부와 평면 상에서 중첩하고, 제2 상부 게이트 패턴(GE2b)은 제2 액티브 패턴(ACT2)의 일부와 평면 상에서 중첩할 수 있다.
제3 커패시터 전극(CE3)은 제1 및 제2 커패시터 전극들(CE1, CE2)과 평면 상에서 중첩할 수 있다. 제3 커패시터 전극(CE3)은 제2 커패시터 전극(CE2)과 함께 제2 커패시터(C2)를 구성할 수 있다. 일 실시예에 있어서, 제2 커패시터(C2)는 홀드 커패시터일 수 있다.
제3 커패시터 전극(CE3)에는 제3 커패시터 전극(CE3)을 관통하는 홀(H)이 형성될 수 있다. 홀(H)은 제1 및 제2 커패시터 전극들(CE1, CE2)과 평면 상에서 중첩할 수 있다.
제3 도전층(400)은 도 3에 도시된 상부 게이트 전극(410)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
도 1, 도 4 내지 도 12를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 제4 도전층(500)을 더 포함할 수 있다. 제4 도전층(500)은 제3 도전층(400) 상에 배치될 수 있다. 구체적으로, 제3 도전층(400) 상에 층간 절연층(예를 들어, 도 3의 층간 절연층(ILD))이 배치되고, 제4 도전층(500)은 상기 층간 절연층 상에 배치될 수 있다.
제4 도전층(500)은 제1 내지 제5 하부 연결 배선들(SD1a, SD1b, SD1o, SD1p, SD1q), 제1 내지 제11 하부 연결 패턴들(SD1c, SD1d, SD1e, SD1f, SD1g, SD1h, SD1i, SD1j, SD1k, SD1l, SD1m, SD1n), 제1 브릿지 패턴(BR1) 및 제2 브릿지 패턴(BR2)을 포함할 수 있다. 제1 내지 제5 하부 연결 배선들(SD1a, SD1b, SD1o, SD1p, SD1q), 제1 내지 제11 하부 연결 패턴들(SD1c, SD1d, SD1e, SD1f, SD1g, SD1h, SD1i, SD1j, SD1k, SD1l, SD1m, SD1n), 제1 브릿지 패턴(BR1) 및 제2 브릿지 패턴(BR2)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
제1 하부 연결 배선(SD1a)은 제1 방향(DR1)으로 연장될 수 있다. 제1 하부 연결 배선(SD1a)은 제1 하부 배선(BML1)과 평면 상에서 전체적으로 중첩할 수 있다. 제1 하부 연결 배선(SD1a)은 제1 하부 배선(BML1) 및 제1 상부 게이트 패턴(GE2a)과 각각 접촉할 수 있다. 제1 하부 연결 배선(SD1a)은 제1 액티브 패턴(ACT1)에 기준 전압(예를 들어, 도 2의 기준 전압(VREF)을 제공할 수 있다.
제2 하부 연결 배선(SD1b)은 제1 방향(DR1)으로 연장될 수 있다. 제2 하부 연결 배선(SD1b)은 제2 하부 배선(EML2)과 평면 상에서 전체적으로 중첩할 수 있다. 제2 하부 연결 배선(SD1b)은 제2 하부 배선(EML2) 및 제2 하부 게이트 패턴(GE2a)과 각각 접촉할 수 있다. 제2 하부 연결 배선(SD1b)은 제2 하부 배선(EML2)을 통해 제1 제어 신호(예를 들어, 도 2의 제1 제어 신호(GW))를 제공받을 수 있다. 상기 제1 제어 신호는 제2 하부 연결 배선(SD1b)을 통해 제2 하부 게이트 패턴(GE2a)에 인가될 수 있다.
제3 하부 연결 배선(SD1o)은 제1 방향(DR1)으로 연장될 수 있다. 제3 하부 연결 배선(SD1o)은 제6 하부 배선(EML7)과 평면 상에서 전체적으로 중첩할 수 있다. 제3 하부 연결 배선(SD1o)은 제6 하부 배선(EML7) 및 제6 하부 게이트 패턴(GE1f)과 각각 접촉할 수 있다. 제3 하부 연결 배선(SD1o)은 제6 하부 배선(EML7)을 통해 발광 제어 신호(예를 들어, 도 2의 발광 제어 신호(EM))를 제공받을 수 있다. 상기 발광 제어 신호는 제3 하부 연결 배선(SD1o)을 통해 제6 하부 게이트 패턴(GE1f)에 인가될 수 있다.
제4 하부 연결 배선(SD1p)은 제1 방향(DR1)으로 연장될 수 있다. 제4 하부 연결 배선(SD1p)은 제7 하부 배선(EML8)과 평면 상에서 전체적으로 중첩할 수 있다. 제4 하부 연결 배선(SD1p)은 제7 하부 배선(EML8) 및 제4 하부 게이트 패턴(GE1d)과 각각 접촉할 수 있다. 제4 하부 연결 배선(SD1p)은 제7 하부 배선(EML8)을 통해 제4 제어 신호(예를 들어, 도 2의 제4 제어 신호(GI)를 제공받을 수 있다. 상기 제4 제어 신호는 제4 하부 연결 배선(SD1p)을 통해 제4 하부 게이트 패턴(GE1d)에 인가될 수 있다.
제5 하부 연결 배선(SD1q)은 제1 방향(DR1)으로 연장될 수 있다. 제5 하부 연결 배선(SD1q)은 제8 하부 배선(EML9)과 평면 상에서 전체적으로 중첩할 수 있다. 제5 하부 연결 배선(SD1q)은 제8 하부 배선(EML9) 및 제2 액티브 패턴(ACT2) 각각과 접촉할 수 잇다. 제5 하부 연결 배선(SD1q)은 제2 액티브 패턴(ACT2)에 제1 초기화 전압(예를 들어, 제1 초기화 전압(VINT1))을 제공할 수 있다.
제1 하부 연결 패턴(SD1c)은 제1 액티브 패턴(ACT1)에 접촉할 수 있다. 제2 하부 연결 패턴(SD1d)은 제1 액티브 패턴(ACT1) 및 제1 상부 게이트 패턴(GE2a)에 각각 접촉할 수 있다.
제3 하부 연결 패턴(SD1e)은 제1 액티브 패턴(ACT1) 및 제1 커패시터 전극(CE1)에 각각 접촉할 수 있다. 제4 하부 연결 패턴(SD1f)은 제3 하부 배선(EML3) 및 제3 하부 게이트 패턴(GE1c)과 각각 접촉할 수 있다.
제5 하부 연결 패턴(SD1g)은 제3 커패시터 전극(CE3)의 홀(H)을 통해 제2 커패시터 전극(CE2)과 접촉할 수 있다. 또한, 제5 하부 연결 패턴(SD1g)은 제2 상부 게이트 패턴(GE2b)과 접촉할 수 있다.
제6 하부 연결 패턴(SD1h)은 제2 액티브 패턴(ACT2) 및 제4 하부 배선(EML4)과 각각 접촉할 수 있다. 제6 하부 연결 패턴(SD1h)은 제2 액티브 패턴(ACT2)에 제2 초기화 전압(예를 들어, 제2 초기화 전압(VINT2))을 제공할 수 있다.
제7 하부 연결 패턴(SD1i)은 제4 하부 배선(EML4)과 평면 상에서 부분적으로 중첩할 수 있다. 제8 하부 연결 패턴(SD1j)은 제1 커패시터 전극(CE1) 및 제1 하부 게이트 패턴(GE1a)과 각각 접촉할 수 있다.
제8 하부 연결 패턴(SD1k)은 제5 하부 배선(EML5), 제5 하부 게이트 패턴(GE1e) 및 제7 하부 게이트 패턴(GE1g)과 각각 접촉할 수 있다. 제9 하부 연결 패턴(SD1l)은 제2 액티브 패턴(ACT2)과 접촉할 수 있다.
제10 하부 연결 패턴(SD1m)은 제2 액티브 패턴(ACT2)과 접촉할 수 있다. 제11 하부 연결 패턴(SD1n)은 연결 패턴(BML6), 제2 액티브 패턴(ACT2) 및 제2 상부 게이트 패턴(GE2b)과 각각 접촉할 수 있다.
제1 브릿지 패턴(BR1) 및 제2 브릿지 패턴(BR2) 각각은 제2 방향(DR2)으로 연장될 수 있다. 제1 브릿지 패턴(BR1) 및 제2 브릿지 패턴(BR2)은 게이트와 애노드 사이의 커플링을 방지할 수 있다. 제1 브릿지 패턴(BR1) 및 제2 브릿지 패턴(BR2)에 대한 구체적인 설명은 후술하기로 한다.
제4 도전층(500)은 도 3에 도시된 제1 내지 제5 하부 연결 전극들(510, 520, 530, 540, 550)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다. 일 실시예에 있어서, 제4 도전층(500)은 저항이 낮은 금속(예를 들어, 알루미늄, 구리 등)을 포함할 수 있다.
도 1, 도 4 내지 도 14를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 제5 도전층(600)을 더 포함할 수 있다. 제5 도전층(600)은 제4 도전층(500) 상에 배치될 수 있다. 구체적으로, 제4 도전층(500) 상에 제1 비아 절연층(예를 들어, 도 3의 제1 비아 절연층(VIA1))이 배치되고, 제5 도전층(600)은 상기 제1 비아 절연층 상에 배치될 수 있다.
제5 도전층(600)은 데이터 배선(SD2a), 제1 내지 제3 전압 배선들(SD2b, SD2c, SD2e) 및 애노드 연결 패턴(SD2d)을 포함할 수 있다. 데이터 배선(SD2a), 제1 내지 제3 전압 배선들(SD2b, SD2c, SD2e) 및 애노드 연결 패턴(SD2d)은 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
데이터 배선(SD2a)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 배선(SD2a)은 제1 하부 연결 패턴(SD1c)과 접촉할 수 있다. 데이터 배선(SD2a)은 제1 액티브 패턴(ACT1)에 데이터 전압(예를 들어, 도 2의 데이터 전압(DATA))을 제공할 수 있다.
제1 전압 배선(SD2b)은 각각이 제2 방향(DR2)으로 연장되는 제1 부분(SD21b) 및 제2 부분(SD22b)을 포함할 수 있다. 제1 전압 배선(SD2b)의 제1 부분(SD21b) 및 제2 부분(SD22b) 각각은 제1 브릿지 패턴(BR1)에 접촉할 수 있다. 또한, 제1 전압 배선(SD2b)의 제2 부분(SD22b)은 제10 하부 연결 패턴(SD1m)과 접촉할 수 있다. 제1 전압 배선(SD2b)은 제2 액티브 패턴(ACT2)에 공통 전압(예를 들어, 도 2의 공통 전압(ELVSS))을 제공할 수 있다. 즉, 제1 전압 배선(SD2b)은 상기 공통 전압이 인가되는 공통 전압 배선으로 정의될 수 있다. 제1 전압 배선(SD2b)에 대한 구체적인 설명은 후술하기로 한다.
제2 전압 배선은(SD2c)은 각각이 제2 방향(DR2)으로 연장되는 제1 부분(SD21c) 및 제2 부분(SD22c)을 포함할 수 있다. 제2 전압 배선(SD2c)의 제1 부분(SD21c) 및 제2 부분(SD22c) 각각은 제2 브릿지 패턴(BR2)에 접촉할 수 있다. 또한, 제2 전압 배선(SD2c)의 제1 부분(SD21c)은 제1 하부 연결 배선(SD1a)과 접촉할 수 있다. 제2 전압 배선(SD2c)은 제1 액티브 패턴(ACT1)에 기준 전압(예를 들어, 도 2의 기준 전압(VREF))을 제공할 수 있다. 제2 전압 배선(SD2c)은 상기 기준 전압이 인가되는 기준 전압 배선으로 정의될 수 있다. 제2 전압 배선(SD2c)에 대한 구체적인 설명은 후술하기로 한다.
제3 전압 배선(SD2e)은 제2 방향(DR2)으로 연장될 수 있다. 제3 전압 배선(SD2e)은 제7 하부 연결 패턴(SD1i)과 접촉할 수 있다. 제3 전압 배선(SD2e)은 제2 액티브 패턴(ACT2)에 제2 초기화 전압(예를 들어, 도 2의 제2 초기화 전압(VINT2))을 제공할 있다.
애노드 연결 패턴(SD2d)은 제9 하부 연결 패턴(SD1l)과 접촉할 수 있다. 또한, 애노드 연결 패턴(SD2d)은 도 3에 도시된 화소 전극(PE)과 접촉할 수 있다. 따라서, 애노드 연결 패턴(SD2d)은 제2 액티브 패턴(ACT2)과 발광 소자(LED)를 전기적으로 연결시킬 수 있다. 즉, 도 14에 도시된 레이아웃 도면 상에 도 3에 도시된 발광 소자(LED)가 배치될 수 있다.
제5 도전층(600)은 도 3에 도시된 제1 및 제2 상부 연결 전극들(610, 620)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다. 일 실시예에 있어서, 제5 도전층(600)은 저항이 낮은 금속(예를 들어, 알루미늄, 구리 등)을 포함할 수 있다.
도 15는 도 14의 A 영역을 확대 도시한 평면도이다. 도 16은 도 15의 I-I' 라인을 따라 자른 단면도이다. 도 17은 도 15의 II-II' 라인을 따라 자른 단면도이다. 예를 들어, 도 15는 도 14의 제1 내지 제3 커패시터 전극들(CE1, CE2, CE3), 제1 및 제2 브릿지 패턴들(BR1, BR2) 제1 전압 배선(SD2b) 및 제2 전압 배선(SD2c)을 확대 도시한 평면도이다. 이하에서, 도 4 내지 도 14를 참조하여 설명한 표시 장치(DD)와 중복되는 설명은 생략하거나 간략화한다.
도 15, 도 16 및 도 17을 참조하면, 상술한 바와 같이, 제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1)과 함께 제1 커패시터(C1)를 구성하고, 제3 커패시터 전극(CE3)은 제2 커패시터 전극(CE2)과 함께 제2 커패시터(C2)를 구성할 수 있다. 일 실시예에 있어서, 제1 내지 제3 커패시터 전극들(CE1, CE2, CE3)은 평면 상에서 서로 중첩할 수 있다. 이에 따라, 제1 커패시터(C1) 및 제2 커패시터(C2)는 하나의 커패시터(CAP)를 정의할 수 있다.
제1 전압 배선(SD2b)은 제1 비아 절연층(VIA1) 상에 배치되고, 제1 부분(SD21b) 및 제2 부분(SD22b)을 포함할 수 있다. 일 실시예에 있어서, 제1 전압 배선(SD2b)의 제1 부분(SD21b) 및 제2 부분(SD22b) 각각은 제1 및 제2 커패시터들(C1, C2)과 평면 상에서 이격될 수 있다. 즉, 제1 전압 배선의 제1 부분(SD21b) 및 제2 부분(SD22b)은 제1 및 제2 커패시터들(C1, C2)과 평면 상에서 중첩하지 않을 수 있다.
제2 전압 배선(SD2c)은 제1 비아 절연층(VIA1) 상에 배치되고, 제1 부분(SD21c) 및 제2 부분(SD22c)을 포함할 수 있다. 일 실시예에 있어서, 제2 전압 배선(SD2c)의 제1 부분(SD21c) 및 제2 부분(SD22c) 각각은 제1 및 제2 커패시터들(C1, C2)과 평면 상에서 이격될 수 있다. 즉, 제2 전압 배선(SD2c)의 제1 부분(SD21c) 및 제2 부분(SD22c)은 제1 및 제2 커패시터들(C1, C2)과 평면 상에서 중첩하지 않을 수 있다.
제1 및 제2 전압 배선들(SD2b, SD2c)이 커패시터(CAP)와 평면 상에서 이격됨에 따라, 커패시터(CAP)가 배치된 영역과 커패시터(CAP)가 배치되지 않는 영역 사이의 단차가 개선될 수 있다.
제1 브릿지 패턴(BR1)은 층간 절연층(ILD) 상에 배치되고, 제1 전압 배선(SD2b)의 제1 부분(SD21b) 및 제2 부분(SD22b)을 연결할 수 있다. 구체적으로, 제1 전압 배선(SD2b)이 제1 비아 절연층(VIA1)을 관통하는 콘택홀들(CNT1, CNT2)을 통해 제1 브릿지 패턴(BR1)에 연결될 수 있다. 일 실시예에 있어서, 제1 브릿지 패턴(BR1)은 제1 및 제2 커패시터들(C1, C2)과 평면 상에서 제1 방향(DR1)으로 이격될 수 있다. 예를 들어, 제1 브릿지 패턴(BR1)은 평면 상에서 "C"자 형상을 가질 수 있다.
제2 브릿지 패턴(BR2)은 층간 절연층(ILD) 상에 배치되고, 제2 전압 배선(SD2c)의 제1 부분(SD21c) 및 제2 부분(SD22c)을 연결할 수 있다. 구체적으로, 제2 전압 배선(SD2c)이 제1 비아 절연층(VIA1)을 관통하는 콘택홀들(CNT3, CNT24을 통해 제2 브릿지 패턴(BR2)에 연결될 수 있다. 일 실시예에 있어서, 제2 브릿지 패턴(BR2)은 제1 및 제2 커패시터들(C1, C2)과 평면 상에서 제1 방향(DR1)으로 이격될 수 있다. 예를 들어, 제2 브릿지 패턴(BR2)은 평면 상에서 180도 회전된 "C"자 형상을 가질 수 있다.
도 1 내지 도 17을 다시 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 기판(SUB) 상에 배치되는 제1 커패시터 전극(CE1), 제1 커패시터 전극(CE1)과 중첩하고 제1 커패시터 전극(CE1)과 함께 제1 커패시터(C1)(예를 들어, 스토리지 커패시터)를 구성하는 제2 커패시터 전극(CE2), 제2 커패시터 전극(CE2)과 중첩하고 제2 커패시터 전극(CE2)과 함께 제2 커패시터(C2)(예를 들어, 홀드 커패시터)를 구성하는 제3 커패시터 전극(CE3), 각각이 제1 및 제2 커패시터들(C1, C2)과 평면 상에서 이격되는 제1 부분(SD21b, SD21c) 및 제2 부분(SD22b, SD22c)을 포함하는 전압 배선(SD2b, SD2c), 및 전압 배선(SD2b, SD2c)과 다른 층에 배치되고, 전압 배선(SD2b, SD2c)의 제1 부분(SD21b, SD21c) 및 제2 부분(SD22b, SD22c)을 연결하는 브릿지 패턴(BR1, BR2)을 포함할 수 있다. 이에 따라, 커패시터(CAP)가 배치된 영역과 커패시터(CAP)가 배치되지 않은 영역 사이의 단차가 개선될 수 있다. 또한, 발광층(EML)의 두께 제어가 용이해지고, 표시 장치(DD)의 표시 품질이 개선될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
DD: 표시 장치 DA: 표시 영역
PA: 주변 영역 SUB: 기판
CE1: 제1 커패시터 전극 CE2: 제2 커패시터 전극
CE3: 제3 커패시터 전극 C1: 제1 커패시터
C2: 제2 커패시터 SD2b: 제1 전압 배선
SD2c: 제2 전압 배선 BR1: 제1 브릿지 패턴
BR2: 제2 브릿지 패턴
110, 120: 제1 및 제2 하부 금속층들
210, 220: 제1 및 제2 액티브층들
310, 320: 제1 및 제2 하부 게이트 전극들
410: 상부 게이트 전극
510, 520, 530, 540, 550: 제1 내지 제5 하부 연결 전극들
610, 620: 제1 및 제2 상부 연결 전극들

Claims (20)

  1. 영상을 표시하는 표시 영역을 포함하는 기판;
    상기 기판 상에 배치되는 제1 커패시터 전극;
    상기 제1 커패시터 전극 상에 배치되고, 상기 제1 커패시터 전극과 함께 제1 커패시터를 구성하는 제2 커패시터 전극;
    상기 제2 커패시터 전극 상에 배치되고, 상기 제2 커패시터 전극과 함께 제2 커패시터를 구성하는 제3 커패시터 전극;
    상기 제3 커패시터 전극과 다른 층에 배치되고, 각각이 상기 제1 및 제2 커패시터들과 평면 상에서 이격되는 제1 부분 및 제2 부분을 포함하는 제1 전압 배선; 및
    상기 제1 전압 배선과 다른 층에 배치되고, 상기 제1 전압 배선의 상기 제1 부분 및 상기 제2 부분을 연결하는 제1 브릿지 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 제1 커패시터는 스토리지 커패시터이고, 상기 제2 커패시터는 홀드 커패시터인 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서, 상기 제1 내지 제3 커패시터 전극들은 평면 상에서 서로 중첩하는 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서, 상기 제1 전압 배선은 공통 전압이 인가되는 공통 전압 배선을 포함하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서, 상기 제1 브릿지 패턴은 평면 상에서 "C"자 형상을 갖는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서, 상기 제1 브릿지 패턴 및 상기 제1 전압 배선 각각은 저항이 낮은 금속을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제3 커패시터 전극과 다른 층에 배치되고, 각각이 상기 제1 및 제2 커패시터들과 평면 상에서 이격되는 제1 부분 및 제2 부분을 포함하는 제2 전압 배선; 및
    상기 제2 전압 배선과 다른 층에 배치되고, 상기 제2 전압 배선의 상기 제1 부분 및 상기 제2 부분을 연결하는 제2 브릿지 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서, 상기 제2 전압 배선은 기준 전압이 인가되는 기준 전압 배선을 포함하는 것을 특징으로 하는 표시 장치.
  9. 제7 항에 있어서, 상기 제2 브릿지 패턴은 평면 상에서 180도 회전된 "C"자 형상을 갖는 것을 특징으로 하는 표시 장치.
  10. 제7 항에 있어서, 상기 제1 브릿지 패턴 및 상기 제2 브릿지 패턴 각각은 평면 상에서 상기 제1 및 제2 커패시터들과 이격되는 것을 특징으로 하는 표시 장치.
  11. 제7 항에 있어서, 상기 제2 브릿지 패턴 및 상기 제2 전압 배선 각각은 저항이 낮은 금속을 포함하는 것을 특징으로 하는 표시 장치.
  12. 제1 항에 있어서,
    상기 기판 상에 배치되는 하부 금속층;
    상기 하부 금속층 상에 배치되고, 금속 산화물 반도체를 포함하는 액티브층;
    상기 액티브층 상에 배치되는 하부 게이트 전극;
    상기 하부 게이트 전극 상에 배치되는 상부 게이트 전극;
    상기 상부 게이트 전극 상에 배치되는 하부 연결 전극; 및
    상기 하부 연결 전극 상에 배치되는 상부 연결 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서, 상기 제1 커패시터 전극은 상기 하부 금속층과 동일한 층에 배치되고, 상기 제2 커패시터 전극은 상기 하부 게이트 전극과 동일한 층에 배치되며, 상기 제3 커패시터 전극은 상기 상부 게이트 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  14. 제12 항에 있어서, 상기 제1 전압 배선은 상기 하부 연결 전극과 동일한 층에 배치되고, 상기 제1 브릿지 패턴은 상기 상부 연결 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  15. 제12 항에 있어서,
    상기 상부 연결 전극 상에 순차적으로 배치되는 화소 전극, 발광층 및 공통 전극을 포함하는 발광 소자를 더 포함하고,
    상기 발광층은 발광 물질 및 상기 발광 물질에 분산된 복수의 양자점들을 포함하는 것을 특징으로 하는 표시 장치.
  16. 제15 항에 있어서,
    상기 발광 소자 상에 배치되고, 상기 발광층과 중첩하는 개구부가 정의되는 차광층; 및
    상기 개구부에 배치되는 컬러 필터를 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제12 항에 있어서,
    상기 하부 연결 전극을 커버하는 제1 비아 절연층; 및
    상기 제1 비아 절연층 상에 배치되고, 상기 상부 연결 전극을 커버하는 제2 비아 절연층을 더 포함하고,
    상기 제1 비아 절연층 및 상기 제2 비아 절연층 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함하는 것을 특징으로 하는 표시 장치.
  18. 영상을 표시하는 표시 영역을 포함하는 기판;
    상기 기판 상에 배치되는 제1 커패시터 전극;
    상기 제1 커패시터 전극 상에 배치되고, 상기 제1 커패시터 전극과 함께 제1 커패시터를 구성하는 제2 커패시터 전극;
    상기 제2 커패시터 전극 상에 배치되고, 상기 제2 커패시터 전극과 함께 제2 커패시터를 구성하는 제3 커패시터 전극;
    상기 제3 커패시터 전극과 다른 층에 배치되고, 각각이 상기 제1 및 제2 커패시터들과 평면 상에서 이격되고 제1 방향으로 연장되는 제1 부분 및 제2 부분을 포함하는 제1 전압 배선; 및
    상기 제1 전압 배선과 다른 층에 배치되고, 상기 제1 전압 배선의 상기 제1 부분 및 상기 제2 부분을 연결하며, 상기 제1 및 제2 커패시터들과 평면 상에서 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 브릿지 패턴을 포함하는 표시 장치.
  19. 제18 항에 있어서, 상기 제1 전압 배선은 공통 전압이 인가되는 공통 전압 배선을 포함하는 것을 특징으로 하는 표시 장치.
  20. 제18 항에 있어서, 상기 제3 커패시터 전극과 다른 층에 배치되고, 각각이 상기 제1 및 제2 커패시터들과 평면 상에서 이격되고 상기 제1 방향으로 연장되는 제1 부분 및 제2 부분을 포함하는 제2 전압 배선; 및
    상기 제2 전압 배선과 다른 층에 배치되고, 상기 제2 전압 배선의 상기 제1 부분 및 상기 제2 부분을 연결하며, 상기 제1 및 제2 커패시터들과 평면 상에서 상기 제2 방향으로 이격되는 제2 브릿지 패턴을 더 포함하고,
    상기 제2 전압 배선은 기준 전압이 인가되는 기준 전압 배선을 포함하는 것을 특징으로 하는 표시 장치.
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