KR20240064598A - 클럭 스위치 장치 및 이를 포함하는 시스템-온-칩 - Google Patents

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KR20240064598A
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박동욱
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배상우
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Abstract

클럭 스위치 장치는 제어 회로 및 삼상태 버퍼(tri-state buffer)를 포함한다. 제어 회로는 클럭 신호를 수신하고, 클럭 신호의 주파수가 변동하는 경우 출력 인에이블 신호를 비활성화시키고, 클럭 신호의 주파수가 일정하게 유지되는 경우 출력 인에이블 신호를 활성화시킨다. 삼상태 버퍼는 클럭 신호를 수신하고, 출력 인에이블 신호가 비활성화되는 경우 출력 단자를 하이 임피던스(high impedance) 상태로 유지하고, 출력 인에이블 신호가 활성화되는 경우 클럭 신호를 버퍼링하여 출력 단자를 통해 출력 클럭 신호로서 출력한다.

Description

클럭 스위치 장치 및 이를 포함하는 시스템-온-칩{CLOCK SWITCH DEVICE AND SYSTEM-ON-CHIP HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 클럭 스위치(clock switch) 장치 및 이를 포함하는 시스템-온-칩(system-on-chip)에 관한 것이다.
일반적으로 클럭 신호 생성기가 클럭 신호를 생성하는 경우, 안정화 시간 동안 상기 클럭 신호의 주파수가 변동하고, 상기 안정화 시간이 경과한 이후에 상기 클럭 신호의 주파수를 목표 주파수로 안정화된다.
그런데 클럭 신호에 동기되어 동작하는 반도체 장치는 상기 클럭 신호의 주파수의 허용 범위가 정해져 있다. 상기 클럭 신호가 상기 허용 범위를 벗어나는 주파수를 갖는 경우, 상기 반도체 장치의 동작 신뢰성은 떨어지는 문제점이 있다.
따라서 클럭 신호 생성기로부터 생성되는 클럭 신호의 주파수가 목표 주파수로 안정화되기 이전에 상기 클럭 신호가 반도체 장치에 제공되는 경우, 상기 반도체 장치의 동작 신뢰성이 떨어질 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 클럭 신호의 주파수가 안정화되지 않은 경우 상기 클럭 신호의 출력을 차단하고, 상기 클럭 신호의 주파수가 안정화된 경우 상기 클럭 신호를 출력하는 클럭 스위치 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 클럭 스위치 장치를 포함하는 시스템-온-칩(system-on-chip)을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 클럭 스위치 장치는 제어 회로 및 삼상태 버퍼(tri-state buffer)를 포함한다. 상기 제어 회로는 클럭 신호를 수신하고, 상기 클럭 신호의 주파수가 변동하는 경우 출력 인에이블 신호를 비활성화시키고, 상기 클럭 신호의 주파수가 일정하게 유지되는 경우 상기 출력 인에이블 신호를 활성화시킨다. 상기 삼상태 버퍼는 상기 클럭 신호를 수신하고, 상기 출력 인에이블 신호가 비활성화되는 경우 출력 단자를 하이 임피던스(high impedance) 상태로 유지하고, 상기 출력 인에이블 신호가 활성화되는 경우 상기 클럭 신호를 버퍼링하여 상기 출력 단자를 통해 출력 클럭 신호로서 출력한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 시스템-온-칩은 클럭 생성기, 클럭 스위치 장치, 및 기능 블록을 포함한다. 상기 클럭 생성기는 클럭 신호를 생성한다. 상기 클럭 스위치 장치는 상기 클럭 신호를 수신하고, 상기 클럭 신호의 주파수가 변동하는 경우 상기 클럭 신호의 출력을 차단하고, 상기 클럭 신호의 주파수가 일정하게 유지되는 경우 상기 클럭 신호를 버퍼링하여 출력 클럭 신호로서 출력한다. 상기 기능 블록은 상기 출력 클럭 신호에 동기되어 동작한다.
본 발명의 실시예들에 따른 클럭 스위치 장치는 클럭 신호의 생성 초기에 상기 클럭 신호의 주파수가 변동되는 동안 상기 클럭 신호의 출력을 차단하고, 상기 클럭 신호의 주파수가 목표 주파수로 안정화된 이후에 상기 클럭 신호를 버퍼링하여 출력 클럭 신호로서 출력하므로, 상기 클럭 스위치 장치로부터 출력되는 상기 출력 클럭 신호의 주파수는 상기 목표 주파수로 일정하게 유지된다. 따라서 상기 출력 클럭 신호에 동기되어 동작하는 기능 블록의 신뢰성은 효과적으로 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 클럭 스위치 장치를 나타내는 블록도이다.
도 2는 도 1의 클럭 스위치 장치에 제공되는 클럭 신호의 주파수 변동을 나타내는 그래프이다.
도 3은 도 1에 도시된 클럭 스위치 장치의 동작의 일 예를 설명하기 위한 도면이다.
도 4는 도 1에 도시된 클럭 스위치 장치의 동작의 다른 예를 설명하기 위한 도면이다.
도 5는 도 1의 클럭 스위치 장치에 포함되는 삼상태 버퍼의 일 예를 나타내는 블록도이다.
도 6은 도 5에 도시된 삼상태 버퍼의 일 예를 나타내는 회로도이다.
도 7은 도 1의 클럭 스위치 장치에 포함되는 삼상태 버퍼의 일 예를 나타내는 블록도이다.
도 8은 도 7에 도시된 삼상태 버퍼의 일 예를 나타내는 회로도이다.
도 9는 도 1의 클럭 스위치 장치에 포함되는 삼상태 버퍼의 일 예를 나타내는 블록도이다.
도 10은 도 9에 도시된 삼상태 버퍼의 일 예를 나타내는 회로도이다.
도 11은 도 1의 클럭 스위치 장치에 포함되는 삼상태 버퍼의 일 예를 나타내는 블록도이다.
도 12는 도 11에 도시된 삼상태 버퍼의 일 예를 나타내는 회로도이다.
도 13은 본 발명의 일 실시예에 따른 시스템-온-칩(system-on-chip)을 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 클럭 스위치 장치를 나타내는 블록도이다.
도 1에 도시된 클럭 스위치 장치(10)는 외부로부터 클럭 신호(CLK)를 수신한다. 예를 들어, 클럭 스위치 장치(10)는 위상 고정 루프(Phase Locked Loop; PLL)와 같은 클럭 신호 생성기로부터 생성되는 클럭 신호(CLK)를 수신할 수 있다.
클럭 스위치 장치(10)는 클럭 신호(CLK)의 주파수가 변동하는 경우 클럭 신호(CLK)의 출력을 차단하고, 클럭 신호(CLK)의 주파수가 일정하게 유지되는 경우 클럭 신호(CLK)를 버퍼링하여 출력 클럭 신호(O_CLK)로서 출력한다.
따라서 클럭 스위치 장치(10)로부터 출력되는 출력 클럭 신호(O_CLK)는 일정한 주파수를 가질 수 있다.
도 13을 참조하여 후술하는 바와 같이, 클럭 스위치 장치(10)로부터 출력되는 출력 클럭 신호(O_CLK)는 임의의 기능 블록에 제공되고, 상기 기능 블록은 출력 클럭 신호(O_CLK)에 동기되어 동작할 수 있다.
도 1을 참조하면, 클럭 스위치 장치(10)는 삼상태 버퍼(tri-state buffer)(100) 및 제어 회로(200)를 포함할 수 있다.
제어 회로(200)는 클럭 신호(CLK)를 수신할 수 있다. 제어 회로(200)는 클럭 신호(CLK)의 주파수가 변동하는 경우 출력 인에이블 신호(EN)를 비활성화시킬 수 있다. 한편, 제어 회로(200)는 클럭 신호(CLK)의 주파수가 일정하게 유지되는 경우 출력 인에이블 신호(EN)를 활성화시킬 수 있다.
삼상태 버퍼(100)는 클럭 신호(CLK)를 수신할 수 있다. 삼상태 버퍼(100)는 출력 인에이블 신호(EN)가 비활성화되는 경우 출력 단자를 하이 임피던스(high impedance) 상태로 유지할 수 있다. 한편, 삼상태 버퍼(100)는 출력 인에이블 신호(EN)가 활성화되는 경우 클럭 신호(CLK)를 버퍼링하여 상기 출력 단자를 통해 출력 클럭 신호(O_CLK)로서 출력할 수 있다.
도 2는 도 1의 클럭 스위치 장치에 제공되는 클럭 신호의 주파수 변동을 나타내는 그래프이다.
상술한 바와 같이, 클럭 스위치 장치(10)는 위상 고정 루프(PLL)와 같은 클럭 신호 생성기로부터 생성되는 클럭 신호(CLK)를 수신할 수 있다.
도 2에 도시된 바와 같이, 상기 클럭 신호 생성기로부터 클럭 신호(CLK)가 생성되는 초기에 안정화 시간 동안 클럭 신호(CLK)의 주파수는 변동하다가 상기 안정화 시간이 경과한 이후에 클럭 신호(CLK)의 주파수는 목표 주파수로 안정화될 수 있다.
이 때, 상기 클럭 신호 생성기로부터 생성되는 클럭 신호(CLK)가 트랜지스터와 같은 반도체 소자를 포함하는 기능 블록에 직접 제공되는 경우, 상기 기능 블록은 상기 안정화 시간 동안 목표 주파수보다 높은 주파수를 갖는 클럭 신호(CLK)를 수신할 수 있다.
일반적으로, 반도체 장치는 클럭 신호의 허용되는 주파수 범위가 정해져 있으며, 상기 클럭 신호의 주파수가 상기 허용되는 주파수의 범위보다 큰 경우 HCI(Hot Carrier Injection) 현상이 발생할 수 있다.
따라서 상기 클럭 신호 생성기로부터 생성되는 클럭 신호(CLK)가 상기 기능 블록에 직접 제공되는 경우, 상기 안정화 시간 동안 높은 주파수를 갖는 클럭 신호(CLK)로 인해 상기 기능 블록에 HCI(Hot Carrier Injection) 현상이 발생하여 상기 기능 블록의 신뢰성이 떨어질 수 있다.
이에 반해, 본 발명에 따른 클럭 스위치 장치(10)는 클럭 신호(CLK)의 생성 초기에 클럭 신호(CLK)의 주파수가 변동되는 동안 클럭 신호(CLK)의 출력을 차단하고, 클럭 신호(CLK)의 주파수가 목표 주파수로 안정화된 이후에 클럭 신호(CLK)를 버퍼링하여 출력 클럭 신호(O_CLK)로서 출력할 수 있다.
따라서 클럭 스위치 장치(10)로부터 출력되는 출력 클럭 신호(O_CLK)의 주파수는 상기 목표 주파수로 일정하게 유지되므로, 상기 출력 클럭 신호(O_CLK)에 동기되어 동작하는 상기 기능 블록의 신뢰성은 효과적으로 향상될 수 있다.
도 3은 도 1에 도시된 클럭 스위치 장치의 동작의 일 예를 설명하기 위한 도면이다.
도 3을 참조하면, 제어 회로(200)는 제1 시각(T1)에 외부로부터 클럭 신호(CLK)를 수신하기 시작할 수 있다. 제어 회로(200)는 클럭 신호(CLK)를 수신하기 시작하는 경우 출력 인에이블 신호(EN)를 비활성화시킬 수 있다.
한편, 제어 회로(200)는 클럭 신호(CLK)를 수신하기 시작하는 제1 시각(T1)으로부터 제1 시간(TD1) 이후에 상응하는 제2 시각(T2)에 출력 인에이블 신호(EN)를 활성화시킬 수 있다.
제1 시간(TD1)의 길이는 클럭 신호(CLK)의 주파수가 목표 주파수로 안정화되는 데에 소요되는 시간 보다 길게 설정될 수 있다.
일 실시예에 있어서, 제1 시간(TD1)의 길이는 제어 회로(200)에 포함되는 레지스터에 미리 저장될 수 있다.
다른 실시예에 있어서, 제어 회로(200)는 제1 시간(TD1)의 길이를 외부로부터 수신할 수 있다.
삼상태 버퍼(100)는 출력 인에이블 신호(EN)가 비활성화 상태에 있는 제2 시각(T2) 이전에 클럭 신호(CLK)의 출력을 차단하고 상기 출력 단자를 하이 임피던스 상태로 유지하고, 출력 인에이블 신호(EN)가 활성화되는 제2 시각(T2)에 클럭 신호(CLK)를 버퍼링하여 상기 출력 단자를 통해 출력 클럭 신호(O_CLK)로서 출력할 수 있다.
따라서, 도 3에 도시된 바와 같이, 삼상태 버퍼(100)는 출력 인에이블 신호(EN)가 비활성화 상태에 있는 제2 시각(T2) 이전에는 출력 클럭 신호(O_CLK)를 출력하지 않고, 출력 인에이블 신호(EN)가 활성화되는 제2 시각(T2) 이후에 일정한 주파수를 갖는 출력 클럭 신호(O_CLK)를 출력할 수 있다.
도 4는 도 1에 도시된 클럭 스위치 장치의 동작의 다른 예를 설명하기 위한 도면이다.
도 4를 참조하면, 제어 회로(200)는 제1 시각(T1)에 외부로부터 클럭 신호(CLK)를 수신하기 시작할 수 있다.
제어 회로(200)는 클럭 신호(CLK)를 수신하는 경우 클럭 신호(CLK)의 주파수를 탐지할 수 있다. 제어 회로(200)가 클럭 신호(CLK)의 주파수를 탐지하는 방법은 다양한 방식으로 구현될 수 있다.
제어 회로(200)는 클럭 신호(CLK)의 단위 시간당 주파수의 변화량이 기준 변화량(VR)보다 크거나 같은 경우 출력 인에이블 신호(EN)를 비활성화시킬 수 있다. 한편, 제어 회로(200)는 클럭 신호(CLK)의 단위 시간당 주파수의 변화량이 기준 변화량(VR)보다 작은 경우 출력 인에이블 신호(EN)를 활성화시킬 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 제어 회로(200)가 클럭 신호(CLK)를 수신하는 제1 시각(T1)으로부터 제3 시각(T3)까지는 클럭 신호(CLK)의 단위 시간당 주파수의 변화량이 기준 변화량(VR)보다 클 수 있다. 따라서 제어 회로(200)는 제1 시각(T1)으로부터 제3 시각(T3)까지는 출력 인에이블 신호(EN)를 비활성화시킬 수 있다.
한편, 도 4에 도시된 바와 같이, 제3 시각(T3) 이후 클럭 신호(CLK)의 단위 시간당 주파수의 변화량은 기준 변화량(VR)보다 작을 수 있다. 따라서 제어 회로(200)는 제3 시각(T3)에 출력 인에이블 신호(EN)를 활성화시킬 수 있다.
일 실시예에 있어서, 기준 변화량(VR)은 제어 회로(200)에 포함되는 레지스터에 미리 저장될 수 있다.
다른 실시예에 있어서, 제어 회로(200)는 기준 변화량(VR)을 외부로부터 수신할 수 있다.
삼상태 버퍼(100)는 출력 인에이블 신호(EN)가 비활성화 상태에 있는 제3 시각(T3) 이전에 클럭 신호(CLK)의 출력을 차단하고 상기 출력 단자를 하이 임피던스 상태로 유지하고, 출력 인에이블 신호(EN)가 활성화되는 제3 시각(T3)에 클럭 신호(CLK)를 버퍼링하여 상기 출력 단자를 통해 출력 클럭 신호(O_CLK)로서 출력할 수 있다.
따라서, 도 4에 도시된 바와 같이, 삼상태 버퍼(100)는 출력 인에이블 신호(EN)가 비활성화 상태에 있는 제3 시각(T3) 이전에는 출력 클럭 신호(O_CLK)를 출력하지 않고, 출력 인에이블 신호(EN)가 활성화되는 제3 시각(T3) 이후에 일정한 주파수를 갖는 출력 클럭 신호(O_CLK)를 출력할 수 있다.
도 5는 도 1의 클럭 스위치 장치에 포함되는 삼상태 버퍼의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 삼상태 버퍼(100a)는 출력 인에이블 신호(EN) 및 출력 인에이블 신호의 반전 신호(ENB)에 기초하여 턴온되는 경우 클럭 신호(CLK)를 반전시켜 출력 클럭 신호(O_CLK)를 생성하는 제1 인버터(INV1)를 포함할 수 있다.
일 실시예에 있어서, 제어 회로(200)가 출력 인에이블 신호(EN) 및 출력 인에이블 신호의 반전 신호(ENB)를 삼상태 버퍼(100a)에 제공할 수 있다.
다른 실시예에 있어서, 삼상태 버퍼(100a)가 내부적으로 제어 회로(200)로부터 수신되는 출력 인에이블 신호(EN)를 반전시켜 출력 인에이블 신호의 반전 신호(ENB)를 생성할 수 있다.
출력 인에이블 신호(EN) 및 출력 인에이블 신호의 반전 신호(ENB)가 비활성화되는 경우, 제1 인버터(INV1)는 턴오프될 수 있다. 이 경우, 제1 인버터(INV1)는 출력 클럭 신호(O_CLK)를 생성하지 않을 수 있다.
반면에, 출력 인에이블 신호(EN) 및 출력 인에이블 신호의 반전 신호(ENB)가 활성화되는 경우, 제1 인버터(INV1)는 턴온될 수 있다. 이 경우, 제1 인버터(INV1)는 클럭 신호(CLK)를 반전시켜 출력 클럭 신호(O_CLK)를 생성할 수 있다.
도 6은 도 5에 도시된 삼상태 버퍼의 일 예를 나타내는 회로도이다.
도 5에 도시된 삼상태 버퍼(100a)는 도 6의 회로를 통해 구현될 수 있다.
도 6을 참조하면, 삼상태 버퍼(100a)는 제1 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 제1 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터(MN1), 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다.
제1 PMOS 트랜지스터(MP1)는 전원 전압(VDD)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인, 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
제2 PMOS 트랜지스터(MP2)는 제1 노드(N1)에 연결되는 소스, 상기 출력 단자에 상응하는 제2 노드(N2)에 연결되는 드레인, 및 출력 인에이블 신호의 반전 신호(ENB)가 인가되는 게이트를 포함할 수 있다.
제1 NMOS 트랜지스터(MN1)는 접지 전압(GND)에 연결되는 소스, 제3 노드(N3)에 연결되는 드레인, 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
제2 NMOS 트랜지스터(MN2)는 제3 노드(N3)에 연결되는 소스, 제2 노드(N2)에 연결되는 드레인, 및 출력 인에이블 신호(EN)가 인가되는 게이트를 포함할 수 있다.
출력 인에이블 신호(EN)가 논리 로우 레벨로 비활성화되고, 출력 인에이블 신호의 반전 신호(ENB)가 논리 하이 레벨로 비활성화되는 경우, 제2 NMOS 트랜지스터(MN2) 및 제2 PMOS 트랜지스터(MP2)는 턴오프될 수 있다. 이 경우, 삼상태 버퍼(100a)의 상기 출력 단자에 상응하는 제2 노드(N2)는 하이 임피던스 상태로 유지될 수 있다.
반면에, 출력 인에이블 신호(EN)가 논리 하이 레벨로 활성화되고, 출력 인에이블 신호의 반전 신호(ENB)가 논리 로우 레벨로 활성화되는 경우, 제2 NMOS 트랜지스터(MN2) 및 제2 PMOS 트랜지스터(MP2)는 턴온될 수 있다. 이 경우, 삼상태 버퍼(100a)는 클럭 신호(CLK)를 반전시켜 제2 노드(N2)를 통해 출력 클럭 신호(O_CLK)로서 출력할 수 있다.
도 7은 도 1의 클럭 스위치 장치에 포함되는 삼상태 버퍼의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 삼상태 버퍼(100b)는 출력 인에이블 신호의 반전 신호(ENB)에 기초하여 턴온되는 경우 클럭 신호(CLK)를 반전시켜 출력 클럭 신호(O_CLK)를 생성하는 제2 인버터(INV2)를 포함할 수 있다.
일 실시예에 있어서, 제어 회로(200)가 출력 인에이블 신호의 반전 신호(ENB)를 삼상태 버퍼(100b)에 제공할 수 있다.
다른 실시예에 있어서, 삼상태 버퍼(100b)가 내부적으로 제어 회로(200)로부터 수신되는 출력 인에이블 신호(EN)를 반전시켜 출력 인에이블 신호의 반전 신호(ENB)를 생성할 수 있다.
출력 인에이블 신호의 반전 신호(ENB)가 비활성화되는 경우, 제2 인버터(INV2)는 턴오프될 수 있다. 이 경우, 제2 인버터(INV2)는 출력 클럭 신호(O_CLK)를 생성하지 않을 수 있다.
반면에, 출력 인에이블 신호의 반전 신호(ENB)가 활성화되는 경우, 제2 인버터(INV2)는 턴온될 수 있다. 이 경우, 제2 인버터(INV2)는 클럭 신호(CLK)를 반전시켜 출력 클럭 신호(O_CLK)를 생성할 수 있다.
도 8은 도 7에 도시된 삼상태 버퍼의 일 예를 나타내는 회로도이다.
도 7에 도시된 삼상태 버퍼(100b)는 도 8의 회로를 통해 구현될 수 있다.
도 8을 참조하면, 삼상태 버퍼(100b)는 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 및 제1 NMOS 트랜지스터(MN1)를 포함할 수 있다.
제1 PMOS 트랜지스터(MP1)는 전원 전압(VDD)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인, 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
제2 PMOS 트랜지스터(MP2)는 제1 노드(N1)에 연결되는 소스, 상기 출력 단자에 상응하는 제2 노드(N2)에 연결되는 드레인, 및 출력 인에이블 신호의 반전 신호(ENB)가 인가되는 게이트를 포함할 수 있다.
제1 NMOS 트랜지스터(MN1)는 접지 전압(GND)에 연결되는 소스, 제2 노드(N2)에 연결되는 드레인, 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
출력 인에이블 신호의 반전 신호(ENB)가 논리 하이 레벨로 비활성화되는 경우, 제2 PMOS 트랜지스터(MP2)는 턴오프될 수 있다. 이 경우, 삼상태 버퍼(100b)의 상기 출력 단자에 상응하는 제2 노드(N2)는 하이 임피던스 상태로 유지될 수 있다.
반면에, 출력 인에이블 신호의 반전 신호(ENB)가 논리 로우 레벨로 활성화되는 경우, 제2 PMOS 트랜지스터(MP2)는 턴온될 수 있다. 이 경우, 삼상태 버퍼(100b)는 클럭 신호(CLK)를 반전시켜 제2 노드(N2)를 통해 출력 클럭 신호(O_CLK)로서 출력할 수 있다.
도 9는 도 1의 클럭 스위치 장치에 포함되는 삼상태 버퍼의 일 예를 나타내는 블록도이다.
도 9를 참조하면, 삼상태 버퍼(100c)는 출력 인에이블 신호(EN)에 기초하여 턴온되는 경우 클럭 신호(CLK)를 반전시켜 출력 클럭 신호(O_CLK)를 생성하는 제3 인버터(INV3)를 포함할 수 있다.
출력 인에이블 신호(EN)가 비활성화되는 경우, 제3 인버터(INV3)는 턴오프될 수 있다. 이 경우, 제3 인버터(INV3)는 출력 클럭 신호(O_CLK)를 생성하지 않을 수 있다.
반면에, 출력 인에이블 신호(EN)가 활성화되는 경우, 제3 인버터(INV3)는 턴온될 수 있다. 이 경우, 제3 인버터(INV3)는 클럭 신호(CLK)를 반전시켜 출력 클럭 신호(O_CLK)를 생성할 수 있다.
도 10은 도 9에 도시된 삼상태 버퍼의 일 예를 나타내는 회로도이다.
도 9에 도시된 삼상태 버퍼(100c)는 도 10의 회로를 통해 구현될 수 있다.
도 10을 참조하면, 삼상태 버퍼(100c)는 제1 PMOS 트랜지스터(MP1), 제1 NMOS 트랜지스터(MN1), 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다.
제1 PMOS 트랜지스터(MP1)는 전원 전압(VDD)에 연결되는 소스, 상기 출력 단자에 상응하는 제1 노드(N1)에 연결되는 드레인, 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
제1 NMOS 트랜지스터(MN1)는 접지 전압(GND)에 연결되는 소스, 제2 노드(N2)에 연결되는 드레인, 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
제2 NMOS 트랜지스터(MN2)는 제2 노드(N2)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인, 및 출력 인에이블 신호(EN)가 인가되는 게이트를 포함할 수 있다.
출력 인에이블 신호(EN)가 논리 로우 레벨로 비활성화되는 경우, 제2 NMOS 트랜지스터(MN2)는 턴오프될 수 있다. 이 경우, 삼상태 버퍼(100c)의 상기 출력 단자에 상응하는 제1 노드(N1)는 하이 임피던스 상태로 유지될 수 있다.
반면에, 출력 인에이블 신호(EN)가 논리 하이 레벨로 활성화되는 경우, 제2 NMOS 트랜지스터(MN2)는 턴온될 수 있다. 이 경우, 삼상태 버퍼(100c)는 클럭 신호(CLK)를 반전시켜 제1 노드(N1)를 통해 출력 클럭 신호(O_CLK)로서 출력할 수 있다.
도 11은 도 1의 클럭 스위치 장치에 포함되는 삼상태 버퍼의 일 예를 나타내는 블록도이다.
도 11을 참조하면, 삼상태 버퍼(100d)는 클럭 신호(CLK)를 반전시켜 출력하는 제4 인버터(INV4)와 출력 인에이블 신호(EN) 및 출력 인에이블 신호의 반전 신호(ENB)에 기초하여 턴온되는 경우 제4 인버터(INV4)의 출력 신호를 통과시켜 출력 클럭 신호(O_CLK)로서 출력하는 제1 스위치(SW1)를 포함할 수 있다.
일 실시예에 있어서, 제어 회로(200)가 출력 인에이블 신호(EN) 및 출력 인에이블 신호의 반전 신호(ENB)를 삼상태 버퍼(100d)에 제공할 수 있다.
다른 실시예에 있어서, 삼상태 버퍼(100d)가 내부적으로 제어 회로(200)로부터 수신되는 출력 인에이블 신호(EN)를 반전시켜 출력 인에이블 신호의 반전 신호(ENB)를 생성할 수 있다.
출력 인에이블 신호(EN) 및 출력 인에이블 신호의 반전 신호(ENB)가 비활성화되는 경우, 제1 스위치(SW1)는 턴오프될 수 있다. 이 경우, 삼상태 버퍼(100d)는 출력 클럭 신호(O_CLK)를 생성하지 않을 수 있다.
반면에, 출력 인에이블 신호(EN) 및 출력 인에이블 신호의 반전 신호(ENB)가 활성화되는 경우, 제1 스위치(SW1)는 턴온될 수 있다. 이 경우, 제4 인버터(INV4)로부터 출력되는 클럭 신호(CLK)의 반전 신호는 제1 스위치(SW1)를 통해 출력 클럭 신호(O_CLK)로서 출력될 수 있다.
도 12는 도 11에 도시된 삼상태 버퍼의 일 예를 나타내는 회로도이다.
도 11에 도시된 삼상태 버퍼(100d)는 도 12의 회로를 통해 구현될 수 있다.
도 12를 참조하면, 삼상태 버퍼(100d)는 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 제1 NMOS 트랜지스터(MN1), 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다.
제1 PMOS 트랜지스터(MP1)는 전원 전압(VDD)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인, 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
제1 NMOS 트랜지스터(MN1)는 접지 전압(GND)에 연결되는 소스, 제1 노드(N1)에 연결되는 드레인, 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
도 12에 도시된 바와 같이, 제1 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)는 제4 인버터(INV4)를 형성할 수 있다.
제2 PMOS 트랜지스터(MP2)는 제1 노드(N1)에 연결되는 소스, 상기 출력 단자에 상응하는 제2 노드(N2)에 연결되는 드레인, 및 출력 인에이블 신호의 반전 신호(ENB)가 인가되는 게이트를 포함할 수 있다.
제2 NMOS 트랜지스터(MN2)는 제1 노드(N1)에 연결되는 소스, 제2 노드(N2)에 연결되는 드레인, 및 출력 인에이블 신호(EN)가 인가되는 게이트를 포함할 수 있다.
도 12에 도시된 바와 같이, 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)는 제1 스위치(SW1)를 형성할 수 있다.
출력 인에이블 신호(EN)가 논리 로우 레벨로 비활성화되고, 출력 인에이블 신호의 반전 신호(ENB)가 논리 하이 레벨로 비활성화되는 경우, 제2 NMOS 트랜지스터(MN2) 및 제2 PMOS 트랜지스터(MP2)는 턴오프될 수 있다. 이 경우, 삼상태 버퍼(100d)의 상기 출력 단자에 상응하는 제2 노드(N2)는 하이 임피던스 상태로 유지될 수 있다.
반면에, 출력 인에이블 신호(EN)가 논리 하이 레벨로 활성화되고, 출력 인에이블 신호의 반전 신호(ENB)가 논리 로우 레벨로 활성화되는 경우, 제2 NMOS 트랜지스터(MN2) 및 제2 PMOS 트랜지스터(MP2)는 턴온될 수 있다. 이 경우, 삼상태 버퍼(100d)는 클럭 신호(CLK)를 반전시켜 제2 노드(N2)를 통해 출력 클럭 신호(O_CLK)로서 출력할 수 있다.
도 13은 본 발명의 일 실시예에 따른 시스템-온-칩(system-on-chip)을 나타내는 블록도이다.
도 13을 참조하면, 시스템-온-칩(300)은 클럭 신호 생성기(310), 클럭 스위치 장치(320), 및 기능 블록(330)을 포함한다.
클럭 신호 생성기(310)는 클럭 신호(CLK)를 생성한다.
일 실시예에 있어서, 클럭 신호 생성기(310)는 위상 고정 루프(Phase Locked Loop; PLL)에 상응할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 클럭 신호 생성기(310)는 클럭 신호(CLK)를 생성하는 다양한 형태로 구현될 수 있다.
도 2를 참조하여 상술한 바와 같이, 클럭 신호 생성기(310)로부터 클럭 신호(CLK)가 생성되는 초기에 안정화 시간 동안 클럭 신호(CLK)의 주파수는 변동하다가 상기 안정화 시간이 경과한 이후에 클럭 신호(CLK)의 주파수는 목표 주파수로 안정화될 수 있다.
클럭 스위치 장치(320)는 클럭 신호 생성기(310)로부터 생성되는 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)의 주파수가 변동하는 경우 클럭 신호(CLK)의 출력을 차단하고, 클럭 신호(CLK)의 주파수가 일정하게 유지되는 경우 클럭 신호(CLK)를 버퍼링하여 출력 클럭 신호(O_CLK)로서 출력한다.
따라서 클럭 스위치 장치(320)로부터 출력되는 출력 클럭 신호(O_CLK)의 주파수는 상기 목표 주파수로 일정하게 유지될 수 있다.
도 13의 시스템-온-칩(300)에 포함되는 클럭 스위치 장치(320)는 도 1에 도시된 클럭 스위치 장치(10)로 구현될 수 있다. 도 1의 클럭 스위치 장치(10)의 구성 및 동작에 대해서는 도 1 내지 12를 참조하여 상술하였으므로, 클럭 스위치 장치(320)에 대한 상세한 설명은 생략한다.
기능 블록(330)은 출력 클럭 신호(O_CLK)에 동기되어 동작한다.
기능 블록(330)은 출력 클럭 신호(O_CLK)에 동기되어 동작하는 임의의 반도체 장치일 수 있다.
예를 들어, 기능 블록(330)은 마이크로프로세서(microprocessor), 중앙 처리 장치(Central Processing Unit; CPU), 이미지 센서, 디스플레이 구동 회로, 등을 포함할 수 있다.
일반적으로, 반도체 장치는 클럭 신호의 허용되는 주파수 범위가 정해져 있으며, 상기 클럭 신호의 주파수가 상기 허용되는 주파수의 범위보다 큰 경우 HCI(Hot Carrier Injection) 현상이 발생할 수 있다.
따라서 클럭 신호 생성기(310)로부터 생성되는 클럭 신호(CLK)가 기능 블록(330)에 직접 제공되는 경우, 클럭 신호(CLK)의 생성 초기에 클럭 신호(CLK)는 높은 주파수를 가질 수 있으므로, 높은 주파수를 갖는 클럭 신호(CLK)로 인해 기능 블록에 HCI(Hot Carrier Injection) 현상이 발생하여 기능 블록(330)의 신뢰성이 떨어질 수 있다.
이에 반해, 본 발명에 따른 시스템-온-칩(300)의 경우, 기능 블록(330)은 클럭 스위치 장치(320)로부터 제공되는 일정한 주파수를 갖는 출력 클럭 신호(O_CLK)에 동기되어 동작하므로, 기능 블록(330)의 신뢰성은 효과적으로 향상될 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(900)은 시스템-온-칩(SOC)(910), 모뎀(920), 저장 장치(930), 메모리 장치(940), 입출력 장치(I/O DEVICE)(950), 및 전원 장치(960)를 포함한다.
시스템-온-칩(910)은 컴퓨팅 시스템(900)의 전반적인 동작을 제어한다. 모뎀(920)은 외부 장치와 유무선 통신을 통해 데이터를 송수신할 수 있다.
시스템-온-칩(910)은 도 13에 도시된 시스템-온-칩(300)으로 구현될 수 있다. 따라서 시스템-온-칩(910)에 포함되는 기능 블록(330)은 클럭 스위치 장치(320)로부터 제공되는 일정한 주파수를 갖는 출력 클럭 신호(O_CLK)에 동기되어 동작하므로, 시스템-온-칩(910)의 신뢰성은 효과적으로 향상될 수 있다.
도 13에 도시된 시스템-온-칩(300)의 구성 및 동작에 대해서는 도 1 내지 13을 참조하여 상세히 설명하였으므로 여기서는 시스템-온-칩(910)에 대한 상세한 설명은 생략한다.
저장 장치(930)는 모뎀(920)을 통해 수신된 데이터 및 모뎀(920)을 통해 송신할 데이터를 저장할 수 있다. 메모리 장치(940)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 입출력 장치(950)는 터치스크린, 키패드 등과 같은 입력 수단 및 스피커, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(960)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.
한편, 컴퓨팅 시스템(900)은 시스템-온-칩(910)을 포함하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩탑 컴퓨터(laptop computer) 등과 같은 임의의 모바일 시스템일 수 있다.
본 발명은 클럭 신호에 동기되어 동작하는 시스템-온-칩(system-on-chip)을 구비하는 임의의 컴퓨팅 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 랩톱 컴퓨터(laptop computer) 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 안정화 시간 동안 주파수가 변동하다가 상기 안정화 시간이 경과한 이후에 목표 주파수로 안정화되는 클럭 신호를 수신하고, 상기 클럭 신호의 주파수가 변동하는 경우 출력 인에이블 신호를 비활성화시키고, 상기 클럭 신호의 주파수가 상기 목표 주파수로 안정화되는 경우 상기 출력 인에이블 신호를 활성화시키는 제어 회로; 및
    상기 클럭 신호를 수신하고, 상기 출력 인에이블 신호가 비활성화되는 경우 출력 단자를 하이 임피던스(high impedance) 상태로 유지하고, 상기 출력 인에이블 신호가 활성화되는 경우 상기 클럭 신호를 버퍼링하여 상기 출력 단자를 통해 출력 클럭 신호로서 출력하는 삼상태 버퍼(tri-state buffer)를 포함하고,
    상기 안정화 시간 동안 상기 클럭 신호는 상기 목표 주파수보다 높은 주파수를 가지고,
    상기 삼상태 버퍼는,
    전원 전압에 연결되는 소스, 제1 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 제1 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터;
    상기 제1 노드에 연결되는 소스, 상기 출력 단자에 상응하는 제2 노드에 연결되는 드레인, 및 상기 출력 인에이블 신호의 반전 신호가 인가되는 게이트를 포함하는 제2 PMOS 트랜지스터;
    접지 전압에 연결되는 소스, 제3 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 제1 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터; 및
    상기 제3 노드에 연결되는 소스, 상기 제2 노드에 연결되는 드레인, 및 상기 출력 인에이블 신호가 인가되는 게이트를 포함하는 제2 NMOS 트랜지스터를 포함하는 클럭 스위치 장치.
  2. 제1 항에 있어서, 상기 제어 회로는 상기 클럭 신호를 수신하기 시작하는 경우 상기 출력 인에이블 신호를 비활성화시키고, 상기 클럭 신호를 수신하기 시작한 시각으로부터 제1 시간 이후에 상기 출력 인에이블 신호를 활성화시키는 클럭 스위치 장치.
  3. 제1 항에 있어서, 상기 제어 회로는 상기 클럭 신호의 주파수를 탐지하고, 상기 클럭 신호의 주파수의 변화량이 기준 변화량보다 크거나 같은 경우 상기 출력 인에이블 신호를 비활성화시키고, 상기 클럭 신호의 주파수의 변화량이 기준 변화량보다 작은 경우 상기 출력 인에이블 신호를 활성화시키는 클럭 스위치 장치.
  4. 안정화 시간 동안 주파수가 변동하다가 상기 안정화 시간이 경과한 이후에 목표 주파수로 안정화되는 클럭 신호를 수신하고, 상기 클럭 신호의 주파수가 변동하는 경우 출력 인에이블 신호를 비활성화시키고, 상기 클럭 신호의 주파수가 상기 목표 주파수로 안정화되는 경우 상기 출력 인에이블 신호를 활성화시키는 제어 회로; 및
    상기 클럭 신호를 수신하고, 상기 출력 인에이블 신호가 비활성화되는 경우 출력 단자를 하이 임피던스(high impedance) 상태로 유지하고, 상기 출력 인에이블 신호가 활성화되는 경우 상기 클럭 신호를 버퍼링하여 상기 출력 단자를 통해 출력 클럭 신호로서 출력하는 삼상태 버퍼(tri-state buffer)를 포함하고,
    상기 안정화 시간 동안 상기 클럭 신호는 상기 목표 주파수보다 높은 주파수를 가지고,
    상기 삼상태 버퍼는,
    전원 전압에 연결되는 소스, 제1 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 제1 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터;
    상기 제1 노드에 연결되는 소스, 상기 출력 단자에 상응하는 제2 노드에 연결되는 드레인, 및 상기 출력 인에이블 신호의 반전 신호가 인가되는 게이트를 포함하는 제2 PMOS 트랜지스터; 및
    접지 전압에 연결되는 소스, 상기 제2 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터를 포함하는 클럭 스위치 장치.
  5. 안정화 시간 동안 주파수가 변동하다가 상기 안정화 시간이 경과한 이후에 목표 주파수로 안정화되는 클럭 신호를 수신하고, 상기 클럭 신호의 주파수가 변동하는 경우 출력 인에이블 신호를 비활성화시키고, 상기 클럭 신호의 주파수가 상기 목표 주파수로 안정화되는 경우 상기 출력 인에이블 신호를 활성화시키는 제어 회로; 및
    상기 클럭 신호를 수신하고, 상기 출력 인에이블 신호가 비활성화되는 경우 출력 단자를 하이 임피던스(high impedance) 상태로 유지하고, 상기 출력 인에이블 신호가 활성화되는 경우 상기 클럭 신호를 버퍼링하여 상기 출력 단자를 통해 출력 클럭 신호로서 출력하는 삼상태 버퍼(tri-state buffer)를 포함하고,
    상기 안정화 시간 동안 상기 클럭 신호는 상기 목표 주파수보다 높은 주파수를 가지고,
    상기 삼상태 버퍼는,
    전원 전압에 연결되는 소스, 상기 출력 단자에 상응하는 제1 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터;
    접지 전압에 연결되는 소스, 제2 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 제1 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터; 및
    상기 제2 노드에 연결되는 소스, 상기 제1 노드에 연결되는 드레인, 및 상기 출력 인에이블 신호가 인가되는 게이트를 포함하는 제2 NMOS 트랜지스터를 포함하는 클럭 스위치 장치.
  6. 안정화 시간 동안 주파수가 변동하다가 상기 안정화 시간이 경과한 이후에 목표 주파수로 안정화되는 클럭 신호를 수신하고, 상기 클럭 신호의 주파수가 변동하는 경우 출력 인에이블 신호를 비활성화시키고, 상기 클럭 신호의 주파수가 상기 목표 주파수로 안정화되는 경우 상기 출력 인에이블 신호를 활성화시키는 제어 회로; 및
    상기 클럭 신호를 수신하고, 상기 출력 인에이블 신호가 비활성화되는 경우 출력 단자를 하이 임피던스(high impedance) 상태로 유지하고, 상기 출력 인에이블 신호가 활성화되는 경우 상기 클럭 신호를 버퍼링하여 상기 출력 단자를 통해 출력 클럭 신호로서 출력하는 삼상태 버퍼(tri-state buffer)를 포함하고,
    상기 안정화 시간 동안 상기 클럭 신호는 상기 목표 주파수보다 높은 주파수를 가지고,
    상기 삼상태 버퍼는,
    전원 전압에 연결되는 소스, 제1 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 제1 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터;
    접지 전압에 연결되는 소스, 상기 제1 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 제1 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터;
    상기 제1 노드에 연결되는 소스, 상기 출력 단자에 상응하는 제2 노드에 연결되는 드레인, 및 상기 출력 인에이블 신호의 반전 신호가 인가되는 게이트를 포함하는 제2 PMOS 트랜지스터; 및
    상기 제1 노드에 연결되는 소스, 상기 제2 노드에 연결되는 드레인, 및 상기 출력 인에이블 신호가 인가되는 게이트를 포함하는 제2 NMOS 트랜지스터를 포함하는 클럭 스위치 장치.
  7. 안정화 시간 동안 주파수가 변동하다가 상기 안정화 시간이 경과한 이후에 목표 주파수로 안정화되는 클럭 신호를 생성하는 클럭 생성기;
    상기 클럭 신호를 수신하고, 상기 클럭 신호의 주파수가 변동하는 경우 상기 클럭 신호의 출력을 차단하고, 상기 클럭 신호의 주파수가 상기 목표 주파수로 안정화되는 경우 상기 클럭 신호를 버퍼링하여 출력 클럭 신호로서 출력하는 클럭 스위치 장치; 및
    상기 출력 클럭 신호에 동기되어 동작하는 기능 블록을 포함하고,
    상기 클럭 스위치 장치는,
    상기 클럭 신호의 주파수가 변동하는 경우 출력 인에이블 신호를 비활성화시키고, 상기 클럭 신호의 주파수가 상기 목표 주파수로 안정화되는 경우 상기 출력 인에이블 신호를 활성화시키는 제어 회로; 및
    상기 클럭 신호를 수신하고, 상기 출력 인에이블 신호가 비활성화되는 경우 출력 단자를 하이 임피던스(high impedance) 상태로 유지하고, 상기 출력 인에이블 신호가 활성화되는 경우 상기 클럭 신호를 버퍼링하여 상기 출력 단자를 통해 출력 클럭 신호로서 출력하는 삼상태 버퍼(tri-state buffer)를 포함하고,
    상기 안정화 시간 동안 상기 클럭 신호는 상기 목표 주파수보다 높은 주파수를 가지고,
    상기 삼상태 버퍼는,
    전원 전압에 연결되는 소스, 제1 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 제1 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터;
    상기 제1 노드에 연결되는 소스, 상기 출력 단자에 상응하는 제2 노드에 연결되는 드레인, 및 상기 출력 인에이블 신호의 반전 신호가 인가되는 게이트를 포함하는 제2 PMOS 트랜지스터; 및
    접지 전압에 연결되는 소스, 상기 제2 노드에 연결되는 드레인, 및 상기 클럭 신호가 인가되는 게이트를 포함하는 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터를 포함하는 시스템-온-칩.
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