KR20240059686A - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

표시 장치는 기판의 일면 상에 배치된 제1 전극; 상기 제1 전극 상에 위치하여 상기 제1 전극과 전기적으로 연결되며, 상기 제1 전극과 접촉하는 제1 단부 및 상기 기판의 일면의 수직 방향으로 상기 제1 단부와 마주보는 제2 단부를 각각 포함하는 발광 소자들; 상기 발광 소자들 상에 위치하고, 상기 발광 소자들 각각의 상기 제2 단부를 노출하는 중간층; 및 상기 중간층 상에 배치되고, 상기 발광 소자들 각각의 상기 제2 단부에 접촉하여 상기 제2 단부와 전기적으로 연결되는 제2 전극을 포함할 수 있다. 상기 발광 소자들 각각은, 상기 제1 전극으로부터 상기 제2 전극을 향하는 방향으로 배치된 본딩 전극, 제2 레이어, 활성층, 제1 레이어, 및 제3 레이어를 포함할 수 있다. 상기 제3 레이어는 진성 반도체층에 불순물을 도핑하여 전도성을 가질 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은, 신뢰성이 향상된 표시 장치를 제공할 수 있다.
또한, 본 발명은 상술한 표시 장치의 제조 방법을 제공할 수 있다.
실시예에 따른 표시 장치는, 기판의 일면 상에 배치된 제1 전극; 상기 제1 전극 상에 위치하여 상기 제1 전극과 전기적으로 연결되며, 상기 제1 전극과 접촉하는 제1 단부 및 상기 기판의 일면의 수직 방향으로 상기 제1 단부와 마주보는 제2 단부를 각각 포함하는 발광 소자들; 상기 발광 소자들 상에 위치하고, 상기 발광 소자들 각각의 상기 제2 단부를 노출하는 중간층; 및 상기 중간층 상에 배치되고, 상기 발광 소자들 각각의 상기 제2 단부에 접촉하여 상기 제2 단부와 전기적으로 연결되는 제2 전극을 포함할 수 있다. 상기 발광 소자들 각각은, 상기 제1 전극으로부터 상기 제2 전극을 향하는 방향으로 배치된 본딩 전극, 제2 레이어, 활성층, 제1 레이어, 및 제3 레이어를 포함할 수 있다. 상기 제3 레이어는 진성 반도체층에 불순물을 도핑하여 전도성을 가질 수 있다.
실시예에 있어서, 상기 본딩 전극은 상기 제1 단부에 위치하여 상기 제1 전극과 전기적으로 연결되고, 상기 제3 레이어는 상기 제2 단부에 위치하여 상기 제2 전극과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1 레이어는 n형 반도체층을 포함하고, 상기 제2 레이어는 p형 반도체층을 포함할 수 있다.
실시예에 있어서, 상기 중간층은 유기막을 포함할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제1 전극 상에 배치되어 상기 제1 전극의 일 영역을 노출하는 개구를 포함한 제1 뱅크; 및 상기 제2 전극 상에 배치된 커버층을 더 포함할 수 있다.
실시예에 있어서, 상기 중간층은 상기 제1 뱅크 및 상기 제1 뱅크의 상기 개구 내에서 상기 발광 소자들 사이에 위치하여 상기 발광 소자들을 고정하고 평탄한 표면을 가질 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 발광 소자들과 대응하도록 상기 커버층 상에 배치되는 색 변환 패턴과 상기 색 변환 패턴에 인접하고 상기 제1 뱅크와 대응하도록 상기 커버층 상에 배치된 제2 뱅크를 포함한 색 변환층; 및 상기 색 변환층 상에 위치하여 상기 색 변환층에서 방출된 광을 선택적으로 투과하는 컬러 필터층을 더 포함할 수 있다.
실시예에 있어서, 상기 제1 전극과 상기 발광 소자들 각각의 상기 제1 단부 사이에 제공된 도전 패턴을 더 포함할 수 있다.
실시예에 따른 표시 장치는 발광 영역 및 비발광 영역을 포함한 기판; 상기 기판의 일면 상에 배치된 패시베이션층; 상기 패시베이션층 상에 위치하며, 서로 이격되게 배치된 제1-1 전극, 제1-2 전극, 및 제1-3 전극; 상기 제1-1 전극, 상기 제1-2 전극, 상기 제1-3 전극, 및 상기 패시베이션층 상에 위치하고, 상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극 각각의 일 영역을 노출하는 개구를 포함한 제1 뱅크; 상기 제1-1 전극 상에 위치하여 상기 제1-1 전극과 전기적으로 연결되며, 상기 제1-1 전극과 접촉하는 제1 단부 및 상기 기판의 일면의 수직 방향으로 상기 제1 단부와 마주보는 제2 단부를 각각 포함하는 제1 발광 소자들; 상기 제1-2 전극 상에 위치하여 상기 제1-2 전극과 전기적으로 연결되며, 상기 제1-2 전극과 접촉하는 제1 단부 및 상기 기판의 일면의 수직 방향으로 상기 제1 단부와 마주보는 제2 단부를 각각 포함하는 제2 발광 소자들; 상기 제1-3 전극 상에 위치하여 상기 제1-3 전극과 전기적으로 연결되며, 상기 제1-3 전극과 접촉하는 제1 단부 및 상기 기판의 일면의 수직 방향으로 상기 제1 단부와 마주보는 제2 단부를 각각 포함하는 제3 발광 소자들; 상기 제1 발광 소자들, 상기 제2 발광 소자들, 상기 제3 발광 소자들, 및 상기 제1 뱅크 상에 위치하고, 상기 제1, 제2, 및 제3 발광 소자들 각각의 상기 제2 단부를 노출하는 중간층; 및 상기 중간층 상에 배치되고, 상기 제1, 제2, 및 제3 발광 소자들 각각의 상기 제2 단부에 접촉하여 상기 제1, 제2, 및 제3 발광 소자들 각각과 전기적으로 연결된 제2 전극을 포함할 수 있다.
실시예에 있어서, 상기 제1 발광 소자들, 상기 제2 발광 소자들, 및 상기 제3 발광 소자들 각각은, 상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극 각각으로부터 상기 제2 전극을 향하는 방향으로 배치된 본딩 전극, 제2 레이어, 활성층, 제1 레이어, 및 제3 레이어를 포함할 수 있다. 상기 제3 레이어는 진성 반도체층에 불순물을 도핑하여 전도성을 가질 수 있다.
실시예에 있어서, 상기 본딩 전극은 상기 제1 발광 소자들, 상기 제2 발광 소자들, 및 상기 제3 발광 소자들 각각의 상기 제1 단부에 위치하여 상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극과 전기적으로 연결될 수 있다. 상기 제3 레이어는 상기 제1 발광 소자들, 상기 제2 발광 소자들, 및 상기 제3 발광 소자들 각각의 상기 제2 단부에 위치하여 상기 제2 전극과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1 레이어는 n형 반도체층을 포함하며, 상기 제2 레이어는 p형 반도체층을 포함할 수 있다.
상술한 표시 장치는 기판의 일면 상에 제1 전극을 형성하는 단계; 상기 제1 전극 상에 상기 제1 전극의 일 영역을 노출하는 개구를 포함한 제1 뱅크를 형성하는 단계; 상기 기판의 일면의 수직 방향으로 서로 마주보는 제1 단부와 제2 단부를 포함한 발광 소자들을 준비하여 상기 제1 단부가 상기 제1 전극과 접촉하도록 상기 제1 뱅크 상에 상기 발광 소자들을 전사하는 단계; 상기 발광 소자들 상에 금속층을 형성하는 단계; 상기 금속층 상에 상기 발광 소자들 각각의 제2 단부에 대응하는 상기 금속층의 일 영역을 노출하는 감광성 패턴을 형성하는 단계; 상기 감광성 패턴을 식각 마스크로 사용한 식각 공정을 진행하여 상기 금속층의 일 영역을 제거하여 상기 발광 소자들 각각의 제2 단부를 노출하는 금속 패턴을 형성하는 단계; 상기 감광성 패턴을 제거하여 상기 금속 패턴을 노출하는 단계; 상기 금속 패턴 및 상기 발광 소자들 각각의 제2 단부 상에 불순물을 도핑하는 단계; 상기 금속 패턴을 제거하여 상기 발광 소자들 및 상기 제1 뱅크를 노출하는 단계; 및 상기 발광 소자들 및 상기 제1 뱅크 상에 중간층을 형성하는 단계를 포함하여 제조될 수 있다.
실시예에 있어서, 상기 중간층을 형성하는 단계는, 상기 발광 소자들 및 상기 제1 뱅크 상에 전면적으로 중간 베이스층 도포한 후 경화하는 단계; 및 애싱(ashing) 공정으로 상기 중간 베이스층의 일부를 제거하여 상기 발광 소자들 각각의 제2 단부를 노출하는 단계를 포함할 수 있다.
실시예에 있어서, 상기 중간층은 유기막을 포함할 수 있다.
실시예에 있어서, 상기 중간층 상에 상기 발광 소자들 각각의 제2 단부와 접촉하여 상기 발광 소자들과 전기적으로 연결되는 제2 전극을 형성하는 단계를 더 포함할 수 있다.
실시예에 있어서, 상기 발광 소자들 각각은 상기 제1 전극에 접촉하는 상기 제1 단부에 위치하는 본딩 전극, 상기 본딩 전극 상에 배치된 제2 레이어, 상기 제2 레이어 상에 배치된 활성층, 상기 활성층 상에 배치된 제1 레이어, 및 상기 제1 레이어 상에 배치된 제3 레이어를 포함할 수 있다. 상기 제3 레이어는 상기 제2 전극과 접촉하는 상기 제2 단부에 위치할 수 있다.
실시예에 있어서, 상기 발광 소자들을 전사하는 단계에서, 상기 제1 레이어는 n형 반도체층을 포함하고, 상기 제2 레이어는 p형 반도체층을 포함하며, 상기 제3 레이어는 진성 반도체층을 포함할 수 있다.
실시예에 있어서, 상기 불순물을 도핑하는 단계에서, 상기 제3 레이어는 상기 진성 반도체층에 상기 불순물이 도핑되어 전도성을 가질 수 있다.
실시예에 있어서, 상기 불순물을 도핑하는 단계에서, 상기 금속 패턴은 상기 제1 뱅크, 상기 제1 전극, 및 상기 발광 소자들 각각의 측면을 커버하는 배리어층일 수 있다.
실시예에 있어서, 상기 금속층은 인듐 아연 산화물, 알루미늄, 인듐 갈륨 아연 산화물 중 적어도 하나를 포함할 수 있다.
실시예에 따르면, 제2 전극(또는 캐소드)과 접촉하는 발광 소자의 제2 단부에 위치한 반도체층에 불순물을 도핑하여 전도성을 갖게 함으로써 제2 전극과의 접촉 저항을 개선하여 발광 소자와 제2 전극 사이의 컨택 불량을 줄여 표시 장치의 신뢰성을 향상시킬 수 있다.
실시예에 따르면 제2 전극의 스텝 커버리지를 개선하여 표시 장치의 신뢰성을 더욱 향상시킬 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 표시 장치를 도시한 개략적인 평면도이다.
도 2 및 도 3은 도 1의 표시 패널을 도시한 개략적인 단면도들이다.
도 4는 도 1에 도시된 각 화소에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 개략적인 회로도이다.
도 5는 성장 기판에 성장된 발광 소자들을 도시한 개략적인 도면이다.
도 6은 실시예에 따른 화소를 도시한 개략적인 단면도이다.
도 7 및 도 8은 도 6에 도시된 각 발광 소자를 도시한 개략적인 도면들이다.
도 9 및 도 10은 도 7의 발광 소자를 포함한 화소를 도시한 개략적인 단면도들이다.
도 11 내지 도 13은 실시예에 따른 화소를 도시한 개략적인 단면도들이다.
도 14 내지 도 23은 실시예에 따른 화소의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 24는 도 1의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 25 내지 도 28은 실시예에 따른 표시 장치의 적용예를 나타낸 개략적인 도면들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 표시 장치(DD)를 도시한 개략적인 평면도이며, 도 2 및 도 3은 도 1의 표시 패널(DP)을 도시한 개략적인 단면도들이다.
도 1에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 특히 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참조하면, 표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다.
표시 패널(DP)(또는 표시 장치(DD))은 기판(SUB) 및 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 각각의 화소(PXL)에 연결된 배선부 및 배선부에 연결되며 상기 화소(PXL)를 구동하기 위한 구동부가 제공될 수 있다.
화소들(PXL) 각각은 기판(SUB)의 표시 영역(DA) 내에 제공될 수 있다. 실시예에서, 화소들(PXL)은 스트라이프 배열 구조 등으로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되는 것은 아니다.
표시 패널(DP)은, 기판(SUB) 상에 순차적으로 위치한 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 제공되며, 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 라인들을 포함할 수 있다. 예를 들어, 각 트랜지스터는 반도체층, 게이트 전극, 제1 단자, 및 제2 단자가 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon) 및 유기 반도체를 포함할 수 있다. 게이트 전극, 제1 단자, 및 제2 단자는 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 중 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 광을 방출하는 발광 소자를 포함할 수 있다. 발광 소자는 예를 들어 유기 발광 다이오드 또는 무기 발광 재료를 포함하는 무기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자일 수도 있다.
표시 소자층(DPL) 상에는 커버층(CVL)이 선택적으로 배치될 수 있다. 커버층(CVL)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 커버층(CVL)이 상기 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 커버층(CVL)은 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 커버층(CVL)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지할 수 있다.
실시예에 따라, 커버층(CVL) 상에는 도 3에 도시된 바와 같이 광학층(LCL)이 배치될 수 있다. 광학층(LCL)은 양자점을 이용하여 표시 소자층(DPL)으로부터 출사되는 광의 파장(또는 색상)을 변화시키며, 또한 컬러 필터를 이용하여 특정 파장(또는, 특정 색상)의 광을 표시 장치(DD)의 화상 표시 방향으로 선택적으로 투과시킬 수 있다. 광학층(LCL)은 표시 소자층(DPL) 상에 연속적인 공정으로 형성되거나 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 광학층(LCL)에 대해서는 도 11 내지 도 13을 참조하여 후술하기로 한다.
도 4는 도 1에 도시된 각 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 개략적인 회로도이다.
예를 들어, 도 4는 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함되는 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 실시예에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 1 내지 도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 포함할 수 있다.
발광부(EMU)는 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 배선(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 배선(PL2) 사이에 연결된 발광 소자(LD)를 포함할 수 있다. 일 예로, 발광부(EMU)는, 제1 전극(AE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에 연결된 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 실시예에 있어서, 제1 전극(AE)은 애노드이고, 제2 전극(CE)은 캐소드일 수 있다.
발광부(EMU)에 포함된 발광 소자(LD)는, 제1 전극(AE)을 통해 제1 구동 전원(VDD)에 전기적으로 연결된 제1 단부(EP1) 및 제2 전극(CE)을 통해 제2 구동 전원(VSS)에 전기적으로 연결된 제2 단부(EP2)를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(AE)과 제2 전극(CE) 사이에 전기적으로 연결된 발광 소자(LD)는 유효 광원을 구성하며 각 화소(PXL)의 발광부(EMU)를 구현할 수 있다.
발광 소자(LD)는 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자(LD)에 흐를 수 있다. 이에 따라, 발광 소자(LD)가 구동 전류에 상응하는 휘도로 발광하면서 발광부(EMU)가 광을 방출할 수 있다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 패널(DP)(또는 기판(SUB))의 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 4에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 발광부(EMU)와 제1 구동 전원(VDD) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 발광부(EMU)와 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제1 전원 배선(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 연결되는 전압에 따라 제1 구동 전원(VDD)에서 발광 소자(LD)로 흐르는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2)는 스캔 라인(Si)으로 인가되는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 전기적으로 연결될 수 있고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 전기적으로 연결될 수 있으며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 트랜지스터(T1)의 제2 단자(또는 구동 전원(VDD))에 전기적으로 연결될 수 있고, 다른 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 4에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(PXC)를 도시하였으나, 이에 한정되는 것은 아니며 화소 회로(PXC)의 구조는 다양하게 변경될 수 있다.
도 5는 성장 기판(101)에 성장된 발광 소자들(LD)을 도시한 개략적인 도면이다.
도 1 내지 도 5를 참조하면, 각 발광 소자(LD)는 성장 기판(101) 위에서 제작되어 위치할 수 있다.
성장 기판(101)은 전도성 기판 또는 절연성 기판으로 이루어질 수 있다. 예를 들어, 성장 기판(101)은 사파이어, SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 적어도 어느 하나로 형성될 수 있다.
각 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 광을 방출할 수 있다. 이러한 원리를 이용하여 각 발광 소자(LD)는 화소(PXL)를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
각 발광 소자(LD)는 제1 레이어(11), 제2 레이어(13), 제1 레이어(11)와 제2 레이어(13) 사이에 개재된 활성층(12)을 포함할 수 있다. 발광 소자(LD)는 본딩 전극(BDE) 및 버퍼 반도체층(15')을 더 포함할 수 있다. 각 발광 소자(LD)는 성장 기판(101) 상에 버퍼 반도체층(15'), 제1 레이어(11), 활성층(12), 제2 레이어(13), 및 본딩 전극(BDE)이 순차적으로 적층된 수직형 발광 적층체(또는 수직형 발광 적층 패턴)를 구현할 수 있다.
발광 소자(LD)는 일 방향(또는 성장 기판(101)의 두께 방향)으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면 발광 소자(LD)는 길이 방향을 따라 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 실시예에 있어서, 상기 길이 방향은 성장 기판(101)의 두께 방향과 평행할 수 있다. 각 발광 소자(LD)의 제1 단부(EP1)에는 본딩 전극(BDE)이 위치할 수 있고, 해당 발광 소자(LD)의 제2 단부(EP2)에는 버퍼 반도체층(15')이 위치할 수 있다.
상술한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경 및/또는 길이(L)를 갖도록 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다. 실시예에 있어서, 발광 소자(LD)는 5㎛ 정도의 폭(W) 및 5.5㎛ 정도의 길이(L)를 가질 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)의 크기는 각 발광 소자(LD)가 적용되는 조명 장치 및 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 다양하게 변경될 수 있다.
버퍼 반도체층(15')은 성장 기판(101)의 상부에 적층되는 층으로 불순물이 도핑되지 않은(undoped)-GaN로 형성될 수 있다. 일 예로, 버퍼 반도체층(15')은 진성 반도체층일 수 있다. 버퍼 반도체층(15')은 발광 소자(LD)를 제작하는 과정에서 레이저 리프트-오프 등에 의한 레이저로부터 활성층(12)을 보호하기 위하여 마련될 수 있으나, 이에 한정되는 것은 아니다. 버퍼 반도체층(15')은 활성층(12)이 갖는 밴드갭 에너지 보다 작은 밴드갭 에너지를 가질 수 있으나, 이에 한정되는 것은 아니다. 버퍼 반도체층(15')은 화소(PXL)의 표시 소자층(도 6의 "DPL" 참고)에 배치된 제1 전극(도 6의 "AE" 참고)에 전사된 이후에 불순물이 도핑되어 전도성을 가질 수 있다. 이에 대한 자세한 설명은 도 19를 참고하여 후술하기로 한다.
제1 레이어(11)(또는 제1 반도체층)는 버퍼 반도체층(15') 상에 형성되며, 일 예로 적어도 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 레이어(11)는 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 레이어(11)를 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 레이어(11)를 구성할 수 있다. 실시예에 있어서, 제1 레이어(11)는 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
활성층(12)은 성장 기판(101)의 두께 방향을 따라 제1 레이어(11) 상에 형성되며, 전자와 정공이 재결합되는 영역일 수 있다. 활성층(12)에서 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며 그에 상응하는 파장을 갖는 광(또는 빛)이 생성될 수 있다. 활성층(12)은, 예를 들어, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다. 활성층(12)은 제1 레이어(11)와 접촉하는 제1 면 및 제2 레이어(13)와 접촉하는 제2 면을 포함할 수 있다.
제2 레이어(13)(또는 제2 반도체층)는 활성층(12)의 제2 면 상에 형성되며, 활성층(12)에 정공을 제공한다. 제2 레이어(13)는 제1 레이어(11)와 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 레이어(13)는 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 레이어(13)는 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 레이어(13)를 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 레이어(13)를 구성할 수 있다. 실시예에 있어서, 제2 레이어(13)는 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
본딩 전극(BDE)은 제2 레이어(13) 상에 형성되며, 표시 소자층(DPL)의 제1 전극(AE)과 본딩 결합할 수 있다. 실시예에 따라, 각 발광 소자(LD)는 제2 레이어(13)와 본딩 전극(BDE) 사이에 제2 레이어(13)와 오믹 컨택하는 별도의 컨택 전극을 선택적으로 구비할 수도 있다.
각 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 절연막(14)은 수직형 발광 적층체의 외주면(또는 표면)을 커버할 수 있다. 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다. 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 수직형 발광 적층체의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 절연 레이어와 제2 절연 레이어를 포함한 이중층으로 구성될 경우, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
성장 기판(101) 위에 형성된 복수의 발광 소자들(LD)을 커팅 라인에 따라 레이저 등을 이용하여 커팅하거나 에칭 공정을 통해 낱개로 분리하고, 레이저 리프트 오프 공정으로 복수의 발광 소자들(LD)을 성장 기판(101)으로부터 분리 가능한 상태가 되도록 할 수 있다.
도 5에서 "P"는 발광 소자(LD) 간의 피치 간격을 의미하고, "S"는 발광 소자(LD) 간의 이격 거리를 의미하며, "W"는 발광 소자(LD)의 폭을 의미할 수 있다. 도 5에는 발광 소자(LD)의 단면 형상이 사각 형상인 것을 예시하고 있으나 이에 한정되는 것은 아니고 원형 단면 등과 같이 성장 기판(101)에서 제작되는 방법에 따라 사각 형상의 단면이 아닌 다른 단면 형상을 가질 수 있다.
도 6은 실시예에 따른 화소(PXL)를 도시한 개략적인 단면도이며, 도 7 및 도 8은 도 6에 도시된 각 발광 소자(LD)를 도시한 개략적인 도면들이다.
도 6에서는 화소(PXL)를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
도 6 내지 도 8의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 8을 참조하면, 실시예에 따른 화소(PXL)는 기판(SUB)에 마련된 화소 영역(PXA)에 배치될 수 있다. 화소 영역(PXA)은 표시 영역(DA)의 일 영역이며, 발광 영역(EMA)과 비발광 영역(NEA)을 포함할 수 있다.
화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있다.
화소 회로층(PCL)에는 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터(T)) 및 상기 회로 소자들에 전기적으로 연결된 신호 라인들이 배치될 수 있다. 화소 회로층(PCL)은 회로 소자들과 신호 라인들 외에도 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제3 방향(DR3)(또는 기판(SUB)의 두께 방향)을 따라 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 패시베이션층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터들(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
게이트 절연층(GI)은 버퍼층(BFL) 상에 전면적으로 배치될 수 있다. 게이트 절연층(GI)은 상술한 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 물질을 포함할 수 있다. 일 예로, 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.
층간 절연층(ILD)은 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다.
패시베이션층(PSV)은 층간 절연층(ILD)상에 전면적으로 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 실시예에서, 패시베이션층(PSV)은 유기 절연막일 수 있다.
화소 회로(PXC)는 버퍼층(BFL) 상에 배치된 적어도 하나 이상의 트랜지스터(T)를 포함할 수 있다. 상기 트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 구동 트랜지스터로, 도 4를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있다.
트랜지스터(T)는 반도체 패턴(SCL), 반도체 패턴(SCL)의 일부와 중첩하는 게이트 전극(GE), 반도체 패턴(SCL)과 전기적으로 연결된 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 반도체 패턴(SCL)의 일부와 중첩할 수 있다. 일 예로, 게이트 전극(GE)은 반도체 패턴(SCL)의 액티브 패턴과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 적합한 단독 또는 이들의 혼합물로 단일층을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 일 예로, 반도체 패턴(SCL)은 버퍼층(BFL)과 게이트 절연층(GI) 사이에 위치할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루질 수 있다. 반도체 패턴(SCL)은 액티브 패턴, 제1 접촉 영역, 및 제2 접촉 영역을 포함할 수 있다. 상기 액티브 패턴, 상기 제1 접촉 영역, 및 상기 제2 접촉 영역은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일 예로, 제1 접촉 영역 및 제2 접촉 영역은 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
반도체 패턴(SCL)의 액티브 패턴은 트랜지스터(T)의 게이트 전극(GE)과 중첩되는 영역으로, 채널 영역일 수 있다. 반도체 패턴(SCL)의 제1 접촉 영역은 상기 액티브 패턴의 일 단에 접촉될 수 있다. 또한, 상기 제1 접촉 영역은 제1 단자(ET1)와 전기적으로 연결될 수 있다. 반도체 패턴(SCL)의 제2 접촉 영역은 상기 액티브 패턴의 타 단에 접촉될 수 있다. 또한, 상기 제2 접촉 영역은 제2 단자(ET2)와 전기적으로 연결될 수 있다.
제1 단자(ET1)(또는 소스 전극)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 제1 단자(ET1)는 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCL)의 제1 접촉 영역과 접촉할 수 있다.
제2 단자(ET2)(또는 드레인 전극)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 제2 단자(ET2)는 층간 절연층(ILD) 상에서 제1 단자(ET1)와 이격되게 배치될 수 있다. 제2 단자(ET2)는 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCL)의 제2 접촉 영역과 접촉할 수 있다.
상술한 실시예에서는 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터(T)의 구조는 다양하게 변경될 수 있다.
화소 회로층(PCL)은 트랜지스터(T)와 전기적으로 연결된 신호 라인들(일 예로, 스캔 라인 및 데이터 라인 등을 포함) 및 전원 배선들(일 예로, 도 4를 참고하여 설명한 제1 및 제2 전원 배선들(PL1, PL2))을 더 포함할 수 있다.
상술한 트랜지스터(T) 상에 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은 트랜지스터(T)의 제1 단자(ET1)를 외부로 노출하도록 부분적으로 개구될 수 있다.
패시베이션층(PSV) 상에는 표시 소자층(DPL)이 위치할 수 있다.
표시 소자층(DPL)에는 발광부(EMU)를 구성하는 제1 전극(AE), 발광 소자들(LD), 및 제2 전극(CE)이 배치될 수 있다.
제1 전극(AE)("화소 전극" 또는 "애노드")은 화소 회로층(PCL) 상에 제공 및/또는 형성될 수 있다. 제1 전극(AE)은 발광 소자들(LD)의 하부에 위치하며 발광 소자들(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다. 제2 전극(CE)("공통 전극" 또는 "캐소드")은 발광 소자(LD)의 상부에 위치하며, 발광 소자들(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다. 단면 상에서 볼 때, 제1 전극(AE)과 제2 전극(CE)은 제3 방향(DR3)으로 발광 소자들(LD)을 사이에 두고 서로 마주볼 수 있다.
제1 전극(AE)은 패시베이션층(PSV)을 관통하는 컨택홀을 통해 트랜지스터(T)의 제1 단자(ET1)와 전기적으로 연결될 수 있다. 실시예에 있어서, 제1 전극(AE)은 애노드일 수 있다.
제1 전극(AE)은 발광 소자들(LD)에서 방출된 광을 표시 장치(DD)의 화상 표시 방향(또는 정면 방향)으로 진행되도록 하기 위하여 반사율을 갖는 도전 물질로 구성될 수 있다. 도전 물질로는, 발광 소자들(LD)에서 방출된 광을 표시 장치(DD)의 화상 표시 방향(또는 목적하는 방향)으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 전극(AE)은 투명 도전성 물질(또는 재료)을 포함할 수도 있다. 투명 도전 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 전극(AE)이 투명 도전 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 전극(AE)의 재료가 상술한 재료들에 한정되는 것은 아니다.
제1 전극(AE)은 단일층으로 제공 및/또는 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(AE)은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중층으로 제공 및/또는 형성될 수 있다. 제1 전극(AE)은 발광 소자들(LD)의 제1 단부(EP1)로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 줄이거나 최소화하기 위하여 적어도 이중층 이상의 다중층으로 형성될 수도 있다. 일 예로, 제1 전극(AE)은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중층으로 형성될 수도 있다. 제1 전극(AE)이 다중층으로 형성되는 경우, 상기 다중층 중에서 최상층에 위치한 레이어가 발광 소자들(LD)과 본딩 결합하는 본딩 메탈로 활용될 수 있으나, 이에 한정되는 것은 아니다.
제1 전극(AE) 상에는 제1 뱅크(BNK)가 제공 및/또는 형성될 수 있다.
제1 뱅크(BNK1)는 비발광 영역(NEA)에 위치하여 화소(PXL)의 발광 영역(EMA)을 정의(또는 구획)하는 화소 정의막일 수 있다. 제1 뱅크(BNK1)는 제1 전극(AE)의 일부를 노출하는 개구(OP)를 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 제1 전극(AE)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 실시예에 있어서, 화소(PXL)의 발광 영역(EMA)과 제1 뱅크(BNK1)의 개구(OP)는 서로 대응할 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 인접한 화소들(PXL) 사이에서 빛이 새는 빛샘 불량을 방지할 수 있다. 실시예에서, 제1 뱅크(BNK1)는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제1 뱅크(BNK1)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연막으로 이루어질 수 있다. 또한, 실시예에 따라, 제1 뱅크(BNK1)는 투명 물질을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 제1 뱅크(BNK1) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
제1 뱅크(BNK1)의 개구(OP)에 의해 노출된 제1 전극(AE) 상에는 발광 소자들(LD)이 배치될 수 있다. 반송 기구 등에 의해 전사 기재에 전사(transfer)된 발광 소자들(LD)이 제1 뱅크(BNK1)의 개구(OP)에 대응하도록 제1 뱅크(BNK1) 상부로 이동된 후, 상기 개구(OP) 내로 재전사될 수 있다. 발광 소자들(LD) 각각의 제1 단부(EP1)가 제1 전극(AE)과 접촉할 수 있다.
발광 소자들(LD) 각각은 도 7 및 도 8에 도시된 바와 같이, 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자들(LD) 각각의 연장 방향을 길이 방향이라고 하면, 각 발광 소자(LD)는 길이 방향을 따라 서로 마주보는 제1 단부(EP1)(또는 하 단부)와 제2 단부(EP2)(또는 상 단부)를 포함할 수 있다. 실시예에서, 길이 방향은 제3 방향(DR3)과 평행하고, 기판(SUB)의 주요면(또는 화소 회로층(PCL)이 배치되는 일 면)과 수직할 수 있다. 일 예로, 각 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)는 기판(SUB)의 일면(또는 주요면)의 수직 방향으로 서로 마주볼 수 있다.
발광 소자들(LD) 각각은, 제1 전극(AE)으로부터 제2 전극(CE)을 향하는 방향(또는 제3 방향(DR3))을 따라 본딩 전극(BDE), 제2 레이어(13), 활성층(12), 제1 레이어(11), 및 제3 레이어(15)의 순으로 적층된 수직형 발광 적층체 및 상기 수직형 발광 적층체의 외주면(또는 표면)을 둘러싸는 절연막(14)을 포함할 수 있다. 발광 소자들(LD) 각각의 제1 단부(EP1)에는 본딩 전극(BDE)이 위치하고, 해당 발광 소자(LD)의 제2 단부(EP2)에는 제3 레이어(15)가 배치될 수 있다.
발광 소자들(LD) 각각은 다양한 형상을 가질 수 있다. 일 예로, 발광 소자들(LD) 각각은 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 실시예에 있어서, 발광 소자들(LD) 각각은 제1 단부(EP1)의 직경(DD1)과 제2 단부(EP2)의 직경(DD2)이 서로 상이한 기둥 형상을 가질 수 있다. 일 예로, 발광 소자들(LD) 각각은 제1 단부(EP1)의 직경(DD1)이 제2 단부(EP2)의 직경(DD2)보다 작은 기둥 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 7의 실시예에서, 각각의 발광 소자(LD)는 제3 레이어(15), 제1 레이어(11), 활성층(12), 및 제2 레이어(13)가 서로 동일한 직경을 갖고, 본딩 전극(BDE)이 상기 제2 레이어(13)의 직경보다 작은 직경을 갖는 기둥 형상을 가질 수 있다.
도 8의 실시예에서, 각각의 발광 소자(LD)는 역테이퍼 형상을 가질 수 있다. 이 경우, 상기 발광 소자(LD)의 제2 단부(EP2)에 위치한 제3 레이어(15)의 직경이 가장 크고, 상기 발광 소자(LD)의 제1 단부(EP1)에 위치한 본딩 전극(BDE)의 직경이 가장 작을 수 있다. 상기 발광 소자(LD)의 제1 레이어(11)는 상기 제3 레이어(15)보다 작고 상기 본딩 전극(BDE)보다 큰 직경을 가질 수 있다. 상기 발광 소자(LD)의 활성층(12)은 상기 제1 레이어(11)보다 작고 상기 본딩 전극(BDE)보다 큰 직경을 가질 수 있다. 상기 발광 소자(LD)의 제2 레이어(13)는 상기 활성층(12)보다 작고 상기 본딩 전극(BDE)보다 큰 직경을 가질 수 있다.
연장 방향(또는 길이 방향)으로의 각 발광 소자(LD)의 길이(L)는, 제1 단부(EP1)의 직경(DD1)(또는 제1 횡단면의 폭) 또는 제2 단부(EP2)의 직경(DD2)(또는 제2 횡단면의 폭)보다 크거나 작을 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라, 각 발광 소자(LD)의 길이(L)는 제1 단부(EP1)의 직경(DD1)과 동일하거나 또는 제2 단부(EP2)의 직경(DD2)과 동일할 수도 있다. 상술한 발광 소자들(LD)은 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(DD1, DD2) 및/또는 길이(L)를 갖도록 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다. 실시예에서, 발광 소자(LD)는 청색 계열의 광을 방출하는 수직형 발광 다이오드를 포함할 수 있으나, 이에 한정되는 것은 아니다.
본딩 전극(BDE)은 제1 전극(AE)과 본딩 결합할 수 있다. 본딩 전극(BDE)은 금속간 화합물(Iintermetallic compound)의 생성 및 성장이 용이해지도록 결합력(또는 접착력)이 우수한 금(Au) 및 주석(Sn) 등에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
제2 레이어(13)는 본딩 전극(BDE) 상에 형성되며, p형 반도체층을 포함할 수 있다. 제2 레이어(13)는 본딩 전극(BDE)과 접하는(또는 맞닿는) 하부 면 및 상기 하부 면과 마주보며 활성층(12)과 접하는(또는 맞닿는) 상부 면을 포함할 수 있다.
활성층(12)은 제2 레이어(13) 상에 형성되며, 전자와 정공이 재결합되는 영역으로 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)은 제2 레이어(13)와 접하는(또는 맞닿는) 제2 면 및 상기 제2 면과 마주보며 제1 레이어(11)와 접하는(또는 맞닿는) 제1 면을 포함할 수 있다.
제1 레이어(11)는 활성층(12) 상에 형성되며, n형 반도체층을 포함할 수 있다. 제1 레이어(11)는 활성층(12)과 접하는(또는 맞닿는) 하부 면 및 상기 하부 면과 마주보며 제3 레이어(15)와 접하는(또는 맞닿는) 상부 면을 포함할 수 있다.
제3 레이어(15)는 제1 레이어(11) 상에 형성되며, 제2 전극(CE)에 접촉하여 상기 제2 전극(CE)과 전기적으로 연결될 수 있다. 제3 레이어(15)는 불순물이 도핑되지 않은 반도체층, 일 예로, 진성 반도체층에 불순물이 도핑되어 전도성을 갖는 반도체층일 수 있다. 상기 진성 반도체층은 도 5를 참고하여 설명한 버퍼 반도체층(15')일 수 있다. 실시예에서, 각각의 발광 소자(LD)와 제1 전극(AE)을 본딩 결합한 이후에 해당 발광 소자(LD)의 제2 단부(EP2)에 위치하는 버퍼 반도체층(15')이 외부로 노출된 후 불순물이 도핑되어 전도성을 갖는 제3 레이어(15)로 형성될 수 있다.
발광 소자들(LD)과 제1 전극(AE)을 전기적으로 연결하기 위하여 본딩 방식이 이용될 수 있다. 본딩 방식으로는, AFC(anisotropic conductive film) 본딩 방식, 레이저를 이용한 LAB(Laser assist bonding) 방식, 초음파 본딩 방식, 범프-볼 표면 실장 방식(Ball Grid Array, BGA), 가압 및 가열 본딩 방식(TC, Thermo compression bonding) 등이 이용될 수 있다. 가압 및 가열 본딩 방식은 발광 소자들(LD) 각각의 제1 단부(EP1)에 위치한 본딩 전극(BDE)과 제1 전극(AE)의 녹는점(melting point) 보다 높은 온도로 가열한 후 압력을 가하여 발광 소자들(LD)과 제1 전극(AE)을 전기적 및 물리적으로 연결하는 방식을 의미할 수 있다.
제1 뱅크(BNK1)의 개구(OP) 내에 발광 소자들(LD)이 위치하여 본딩 전극(BDE)과 제1 전극(AE)을 접촉시킨 후, 가압 및 가열 등의 본딩 방식을 이용한 본딩 공정을 진행하여 발광 소자들(LD)과 제1 전극(AE)을 전기적으로 연결할 수 있다. 상기 본딩 전극(BDE)과 상기 제1 전극(AE)의 접합을 위하여 열과 압력을 가하면, 상기 본딩 전극(BDE)과 상기 제1 전극(AE) 사이에 금속간 화합물이 생성 및 성장될 수 있다. 이러한 금속간 화합물로 발광 소자들(LD)과 제1 전극(AE)은 전기적 및 물리적으로 연결될 수 있다. 다만, 발광 소자들(LD)과 제1 전극(AE)을 본딩 결합하는 방식이 상술한 실시예에 한정되는 것은 아니다.
제1 뱅크(BNK1) 및 발광 소자들(LD) 상에는 중간층(CTL)이 제공 및/또는 형성될 수 있다.
중간층(CTL)은 스핀 코팅 등을 통해 제1 뱅크(BNK1) 상에 전면적으로 도포될 수 있다. 실시예에 있어, 중간층(CTL)은 제1 뱅크(BNK1)의 개구(OP)를 채우는 형태로 제1 뱅크(BNK1) 상에 제공될 수 있다. 중간층(CTL)은 제1 뱅크(BNK1)의 개구(OP) 내에서 인접한 발광 소자들(LD) 사이에 제공될 수 있다.
중간층(CTL)은 발광 소자들(LD)을 안정적으로 고정하면서 발광 소자들(LD)과 제2 전극(CE) 사이의 접착력(또는 결합력)을 강화하는 유기 물질을 포함할 수 있다. 유기 물질은, 일 예로, UV 등과 같은 광에 의해 가교 및 경화되는 광중합 개시제를 포함한 광경화성 수지 또는 열에 의해 경화 반응을 개시하는 열중합 개시제를 포함한 열경화성 고분자 수지 중 적어도 하나를 포함할 수 있다. 예를 들어, 열 경화성 수지는 유기물로 구성된 에폭시 수지, 아미노 수지, 페놀 수지, 폴리에스테르 수지 등을 포함할 수 있다.
중간층(CTL)은 발광 소자들(LD)과 제1 전극(AE)이 본딩 결합한 이후 발광 소자들(LD) 및 제1 뱅크(BNK1) 상에 전면 도포되고, 광 또는 열에 의해 경화될 수 있다. 경화된 이후, 중간층(CTL)은 애싱(ashing) 공정을 통해 적어도 제1 뱅크(BNK1)의 개구(OP) 내에서 발광 소자들(LD) 각각의 길이(L)에 대응하는 높이를 갖도록 그 일부가 제거될 수 있다. 실시예에서, 중간층(CTL)은 제3 방향(DR3)에 수직을 이루는 일 방향(일 예로, 단면 상에서의 X축 방향)으로 발광 소자들(LD) 각각의 제2 단부(EP2)와 동일 선상에 위치하는 표면(SF)을 가질 수 있다.
실시예에 있어서, 중간층(CTL)은 유기 물질을 포함한 유기 절연막일 수 있다. 이에 따라, 중간층(CTL)은 일정 수준 이상의 두께를 가질 수 있고 평탄한 표면(SF)(또는 상면)을 가질 수 있다. 이 경우, 중간층(CTL)의 상부에 배치될 구성들(또는 상부 부재들)의 스텝 커버리지가 향상될 수 있다. 중간층(CTL) 상에는 제2 전극(CE)이 제공 및/또는 형성될 수 있다.
제2 전극(CE)은 발광 소자들(LD) 각각의 제2 단부(EP2) 및 중간층(CTL) 상에 제공 및/또는 형성될 수 있다. 제2 전극(CE)은 발광 소자들(LD) 각각의 제2 단부(EP2)에 직접 접촉하여 발광 소자들(LD) 각각의 제2 단부(EP2)와 전기적으로 연결될 수 있다. 일 예로, 제2 전극(CE)은 발광 소자들(LD) 각각의 제2 단부(EP2)에 위치하는 제3 레이어(15)에 직접 접촉하여 상기 발광 소자들(LD) 각각의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
제2 전극(CE)은 발광 소자들(LD)로부터 방출된 광을 손실없이 표시 장치(DD)의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제2 전극(CE)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제2 전극(CE)의 재료가 상술한 실시예에 한정되는 것은 아니다.
상술한 제2 전극(CE)은 도 4를 참조하여 설명한 제2 전원 배선(PL2)과 전기적으로 연결될 수 있다. 이에 따라, 제2 전원 배선(PL2)으로 인가된 제2 구동 전원(VSS)의 전압이 제2 전극(CE)으로 전달될 수 있다.
제1 전극(AE)과 제2 전극(CE)은 제3 방향(DR3)으로 서로 마주볼 수 있다. 제1 전극(AE)과 제2 전극(CE) 사이에는 발광 소자들(LD)이 위치할 수 있다. 실시예에서, 제2 전극(CE)은 발광 소자들(LD)을 사이에 두고 제1 전극(AE)과 마주볼 수 있다.
상술한 실시예에 따르면, 제2 전극(CE)이 평탄한 표면(SF)을 갖는 중간층(CTL) 상에 형성되어 그 하부에 위치한 구성들에 의한 단차로 인하여 발생할 수 있는 끊김 불량(일 예로, 단선)을 줄이거나 방지할 수 있다. 이에 따라, 제2 전극(CE)의 스텝 커버리지가 개선되어 상기 제2 전극(CE)의 신뢰성이 향상될 수 있다.
상술한 실시예에 따르면, 중간층(CTL)의 표면(SF)과 동일 선상(또는 동일 면상)에 위치하는 발광 소자들(LD) 각각의 제2 단부(EP2)에 위치하는 제3 레이어(15)가 전도성을 갖는 반도체층으로 구성됨에 따라 발광 소자들(LD) 각각의 제2 단부(EP2)(또는 제3 레이어(15))와 제2 전극(CE) 사이의 접촉 저항이 개선되어 발광 소자들(LD) 각각과 제2 전극(CE)의 접촉 불량이 줄어들 수 있다.
도 9 및 도 10은 도 7의 발광 소자(LD)를 포함한 화소(PXL)를 도시한 개략적인 단면도들이다.
도 10의 실시예는, 제1 전극(AE) 상에 배치되는 구성 등과 관련하여 도 9의 변형예를 나타낸다.
도 9 및 도 10의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 5, 도 7, 도 9 및 도 10을 참조하면, 실시예에 따른 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
상기 화소 회로층(PCL)은 도 5를 참조하여 설명한 화소 회로층(PCL)의 구성들을 포함할 수 있다.
상기 표시 소자층(DPL)은 도 5를 참고하여 설명한 표시 소자층(DPL)의 구성들을 포함할 수 있다. 일 예로, 표시 소자층(DPL)은 제1 전극(AE), 발광 소자들(LD), 제1 뱅크(BNK1), 중간층(CTL), 제2 전극(CE), 및 커버층(CVL)을 포함할 수 있다.
제1 전극(AE)은 화소 회로층(PCL)(또는 패시베이션층(PSV)) 상에 위치하며 패시베이션층(PSV)을 관통하는 컨택홀을 통하여 화소 회로층(PCL)의 트랜지스터(T)와 전기적으로 연결될 수 있다. 일 예로, 제1 전극(AE)은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중층으로 형성될 수 있다.
적어도 발광 영역(EMA)에서 제1 뱅크(BNK1)의 개구(OP)를 통해 노출된 제1 전극(AE) 상에 발광 소자들(LD)이 전사되고 본딩 공정을 진행하여 상기 제1 전극(AE)과 상기 발광 소자들(LD)이 전기적으로 연결될 수 있다.
발광 소자들(LD)은 제3 방향(DR3)을 따라 서로 마주보는 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다. 상기 제1 단부(EP1)는 각 발광 소자(LD)의 연장 방향(또는 길이 방향)을 기준으로 하 단부에 위치하고, 상기 제2 단부(EP2)는 해당 발광 소자(LD)의 상 단부에 위치할 수 있다. 일 예로, 상기 제1 단부(EP1)는 발광 소자들(LD)의 하부에 위치하는 제1 전극(AE)에 인접하게 위치하고, 상기 제2 단부(EP2)는 상기 발광 소자들(LD)의 상부에 위치하는 제2 전극(CE)에 인접하게 위치할 수 있다.
실시예에 있어서, 발광 소자들(LD)은 제3 방향(DR3)을 따라 본딩 전극(BDE), 제2 레이어(13), 활성층(12), 제1 레이어(11), 제3 레이어(15)를 포함한 수직형 발광 적층체 및 상기 수직형 발광 적층체의 외주면을 둘러싸는 절연막(14)을 포함할 수 있다. 상기 본딩 전극(BDE)이 발광 소자들(LD) 각각의 제1 단부(EP1)에 위치하고, 상기 제3 레이어(15)가 발광 소자들(LD) 각각의 제2 단부(EP2)에 위치할 수 있다.
본딩 전극(BDE)이 제1 전극(AE)과 접촉하여 본딩 공정을 통해 상기 제1 전극(AE)과 전기적으로 연결될 수 있다.
실시예에 따라, 제1 전극(AE) 상에는 도 10에 도시된 바와 같이, 도전 패턴(CP)이 배치될 수 있다. 상기 도전 패턴(CP)은 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 유도하는 반사 부재로 활용될 수 있다. 이를 위해, 도전 패턴(CP)은 반사율을 갖는 불투명 금속을 포함할 수 있다. 실시예에 따라, 도전 패턴(CP)은 도 6 내지 도 8을 참고하여 설명한 제1 전극(AE)과 동일한 물질을 포함하거나 상기 제1 전극(AE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 제1 전극(AE) 상에 도전 패턴(CP)이 배치될 경우, 상기 도전 패턴(CP)이 발광 소자들(LD)과 본딩 결합하는 본딩 메탈로 활용될 수 있다. 이 경우, 발광 소자들(LD)의 제1 단부(EP1)에 위치하는 본딩 전극(BDE)이 도전 패턴(CP)에 접촉하여 본딩 공정을 통해 상기 도전 패턴(CP)과 전기적으로 연결될 수 있다. 도전 패턴(CP)은 발광 소자들(LD)과 제1 전극(AE) 사이에 위치하여 제1 전극(AE)과 발광 소자들(LD)을 전기적으로 연결하는 연결 수단으로 활용될 수 있다.
본딩 공정을 통하여 전기적으로 연결된 제1 전극(AE)과 발광 소자들(LD) 상에 중간층(CTL)이 배치될 수 있다. 중간층(CTL)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 동일 선상에 위치하며 평탄한 표면을 가질 수 있다. 실시예에서, 중간층(CTL)은 경화 가능한 유기 물질을 포함할 수 있다.
중간층(CTL) 상에는 제2 전극(CE)이 배치될 수 있다. 제2 전극(CE)은 그 하부에 위치한 중간층(CTL)이 평탄한 표면 가짐에 따라 개선된 스텝 커버리지를 가질 수 있다.
제2 전극(CE) 상에는 커버층(CVL)이 배치될 수 있다. 커버층(CVL)은 봉지 기판이거나 다중층으로 이루어진 봉지막일 수 있다. 이 경우, 커버층(CVL)은 외부의 산소 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 유입되는 것을 방지할 수 있다. 실시예에 따라, 커버층(CVL)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화하는 평탄화층일 수도 있다.
실시예에 따라, 표시 소자층(DPL) 상부에는 광학층(도 3의 "LCL"참고)이 선택적으로 배치될 수도 있다. 광학층(LCL)에 대한 상세한 설명은 도 11 내지 도 13을 참고하여 후술하기로 한다.
도 11 내지 도 13은 실시예에 따른 화소(PXL)를 도시한 개략적인 단면도들이다.
도 11 내지 도 13의 실시예들은 색 변환층(CCL)의 위치와 관련하여 서로 다른 변형 예들을 나타낸다. 예를 들어, 도 11에서는 커버층(CVL) 상에 연속적인 공정으로 색 변환층(CCL) 및 컬러 필터층(CFL)을 형성하는 실시예를 개시하고, 도 12에서는 색 변환층(CCL) 및 컬러 필터층(CFL)을 포함한 상부 기판(U-SUB)이 접착 공정을 통해 커버층(CVL) 상에 위치하는 실시예를 개시하며, 도 13에서는 커버층(CVL) 상에 연속적인 공정으로 색 변환층(CCL)을 형성하고, 그 상부에 컬러 필터층(CFL)을 포함한 상부 기판(U-SUB)이 접착 공정을 통해 상기 색 변환층(CCL) 상에 위치하는 실시예를 개시한다.
도 11 내지 도 13의 실시예들과 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 5, 도 9, 및 도 11을 참조하면, 실시예에 따른 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 색 변환층(CCL), 컬러 필터층(CFL), 및 인캡층(ENC)을 포함할 수 있다. 색 변환층(CCL) 및 컬러 필터층(CFL)은 화소(PXL)의 광학층(LCL)을 구성할 수 있다.
색 변환층(CCL)은 표시 소자층(DPL)(또는 커버층(CVL)) 상에 제공 및/또는 형성될 수 있다. 색 변환층(CCL)은 비발광 영역(NEA)에 위치하는 제2 뱅크(BNK2) 및 발광 영역(EMA)에 위치하는 색 변환 패턴(CCP)을 포함할 수 있다.
제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 대응하도록 커버층(CVL)의 일면 상에 배치될 수 있다. 제2 뱅크(BNK2)는 화소(PXL)의 비발광 영역(NEA)에 위치하며, 색 변환 패턴(CCP)이 공급되어야 할 위치를 정의하여 각 화소(PXL)의 발광 영역(EMA)을 최종적으로 정의하는 댐 구조물일 수 있다.
제2 뱅크(BNK2)는 차광 물질을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 블랙 매트릭스일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 뱅크(BNK2)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 색 변환 패턴(CCP)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 더욱 진행되게 하여 색 변환 패턴(CCP)의 출광 효율을 더욱 향상시킬 수 있다.
색 변환 패턴(CCP)은 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 색 변환 패턴(CCP)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광(특정 색의 광 또는 색 재현율이 우수한 광)으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 적색 화소(또는 적색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환 패턴(CCP)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 적색의 광)으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 녹색 화소(또는 녹색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환 패턴(CCP)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 녹색의 광)으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환 패턴(CCP)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 청색의 광)으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 화소(PXL)가 청색 화소인 경우, 실시예에 따라, 색 변환 입자들(QD)을 포함한 색 변환 패턴(CCP)을 대신하여 광 산란 입자들(SCT)을 포함하는 광 산란층이 구비될 수도 있다. 일 예로, 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 화소(PXL)는 광 산란 입자들(SCT)을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 화소(PXL)가 청색 화소인 경우, 다른 실시예에 따라 색 변환 패턴(CCP)을 대신하여 투명 폴리머가 제공될 수도 있다.
제2 뱅크(BNK2) 및 색 변환 패턴(CCP)을 포함한 색 변환층(CCL) 상에 캡핑층(CPL)이 제공 및/또는 형성될 수 있다.
캡핑층(CPL)은 무기 재료를 포함한 무기 절연막일 수 있다. 캡핑층(CPL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 캡핑층(CPL)은 색 변환층(CCL)을 전체적으로 커버하여 외부로부터 수분 또는 산소 등이 색 변환층(CCL)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 캡핑층(CPL)은 그 하부에 배치된 구성들에 의해 발생된 단차를 완화시키며 평탄한 표면을 가질 수 있다. 일 예로, 캡핑층(CPL)은 유기 재료를 포함한 유기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 캡핑층(CPL)은 표시 영역(DA)에 공통으로 제공되는 공통층일 수 있다.
캡핑층(CPL) 상에 컬러 필터층(CFL)이 제공 및/또는 형성될 수 있다.
컬러 필터층(CFL)은 화소(PXL)의 발광 영역(EMA)에 위치하는 컬러 필터(CF) 및 화소(PXL)의 비발광 영역(NEA)에 위치하는 차광 패턴(LBP)을 포함할 수 있다.
컬러 필터(CF)는 색 변환 패턴(CCP)에 대응하도록 캡핑층(CPL)의 일면 상에 위치할 수 있다. 컬러 필터(CF)는 색 변환 패턴(CCP)에서 변환된 제2 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 화소(PXL)가 적색 화소인 경우, 컬러 필터(CF)는 적색 컬러 필터일 수 있다. 화소(PXL)가 녹색 화소인 경우, 컬러 필터(CF)는 녹색 컬러 필터일 수 있다. 화소(PXL)가 청색 화소인 경우, 컬러 필터(CF)는 청색 컬러 필터일 수 있다.
차광 패턴(LBP)은 제2 뱅크(BNK2)와 대응하도록 캡핑층(CPL)의 일면 상에 위치할 수 있다. 차광 패턴(LBP)은 인접한 컬러 필터들(CF) 사이에서 광이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 일 예로, 차광 패턴(LBP)은 블랙 매트릭스를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 차광 패턴(LBP)은 인접한 컬러 필터들(CF) 각각에서 방출되는 광의 혼색을 방지할 수 있다.
컬러 필터(CF) 및 차광 패턴(LBP)을 포함한 컬러 필터층(CFL) 상에는 인캡층(ENC)이 제공 및/또는 형성될 수 있다.
인캡층(ENC)은 절연층(INS)을 포함할 수 있다. 절연층(INS)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 절연층(INS)은 그 하부에 위치한 구성들을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 컬러 필터층(CFL) 및 그 하부에 위치한 구성들로 유입되는 것을 차단할 수 있다. 실시예에 따라 절연층(INS)은 그 하부에 위치한 구성들에 의해 발생된 단차를 완화하는 평탄화층으로 활용될 수 있다.
절연층(INS)은 다중층으로 형성될 수 있다. 예를 들어, 절연층(INS)은, 적어도 두 층의 무기 절연막들과, 상기 적어도 두 층의 무기 절연막들 사이에 개재된 적어도 한 층의 유기 절연막을 포함할 수 있다. 다만, 절연층(INS)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는, 절연층(INS)의 상부에 적어도 한 층의 오버 코트층, 충진재층, 및/또는 다른 기판 등이 더 배치될 수도 있다.
상술한 실시예에 따른 화소(PXL)는 표시 소자층(DPL) 상에 색 변환층(CCL) 및 컬러 필터층(CFL)을 포함한 광학층(LCL)을 연속적인 공정을 통해 배치하여 상기 광학층(LCL)을 통해 우수한 색 재현성을 갖는 광을 출사함으로써 출광 효율을 향상시킬 수 있다.
실시예에 따라, 광학층(LCL)은 도 12에 도시된 바와 같이 베이스층(BSL)의 일면 상에서 연속적인 공정으로 형성되어 표시 소자층(DPL)이 형성된 기판(SUB)과 별도의 기판인 상부 기판(U-SUB)을 구성할 수 있다. 상기 상부 기판(U-SUB)은 커버층(CVL)을 통해 표시 소자층(DPL)과 결합할 수 있다. 이를 위하여 커버층(CVL)은 표시 소자층(DPL)과 상부 기판(U-SUB) 사이의 접착력을 강화하기 위한 절연성 및 접착성을 갖는 절연 물질을 포함할 수 있다.
상부 기판(U-SUB)은 베이스층(BSL), 컬러 필터층(CFL), 및 색 변환층(CCL)을 포함할 수 있다. 제3 방향(DR3)의 반대 방향을 따라 베이스층(BSL), 컬러 필터층(CFL), 및 색 변환층(CCL)의 순으로 형성될 수 있다.
베이스층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 베이스층(BSL)은 기판(SUB)과 동일한 물질로 구성되거나, 또는 기판(SUB)과 상이한 물질로 구성될 수도 있다.
컬러 필터층(CFL)은 표시 소자층(DPL)과 마주보도록 베이스층(BSL)의 일면 상에 배치될 수 있다. 컬러 필터층(CFL)의 컬러 필터(CF)는 발광 영역(EMA)에서 표시 소자층(DPL)의 발광 소자들(LD)과 대응하도록 베이스층(BSL)의 일면 상에 제공될 수 있다. 컬러 필터층(CFL)의 차광 패턴(LBP)은 비발광 영역(NEA)에서 표시 소자층(DPL)의 제1 뱅크(BNK1)와 대응하도록 베이스층(BSL)의 일면 상에 제공될 수 있다.
상부 기판(U-SUB)은 컬러 필터층(CFL)과 색 변환층(CCL) 사이에 위치하며, 컬러 필터층(CFL)을 덮어 상기 컬러 필터층(CFL)을 보호하는 제1 캡핑층(CPL1)을 더 포함할 수 있다.
제1 캡핑층(CPL1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.
색 변환층(CCL)은 표시 소자층(DPL)과 마주보도록 제1 캡핑층(CPL1)의 일면 상에 배치될 수 있다. 색 변환층(CCL)의 색 변환 패턴(CCP)은 발광 영역(EMA)에서 발광 소자들(LD)과 대응하도록 제1 캡핑층(CPL1)의 일면 상에 제공될 수 있다. 색 변환층(CCL)의 제2 뱅크(BNK2)는 비발광 영역(NEA)에서 제1 뱅크(BNK1)와 대응하도록 제1 캡핑층(CPL1)의 일면 상에 제공될 수 있다.
상부 기판(U-SUB)은 색 변환층(CCL)과 표시 소자층(DPL) 사이에 위치하며, 색 변환층(CCL)을 덮어 상기 색 변환층(CCL)을 보호하는 제2 캡핑층(CPL2)을 더 포함할 수 있다.
제2 캡핑층(CPL2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상술한 상부 기판(U-SUB)은 커버층(CVL)을 이용하여 표시 소자층(DPL)과 결합할 수 있다.
다른 실시예에 따라, 도 13에 도시된 바와 같이, 표시 소자층(DPL)의 일면 상에 연속적인 공정을 통하여 색 변환층(CCL)을 형성하고, 베이스층(BSL) 및 컬러 필터층(CFL)을 포함한 상부 기판(U-SUB)이 접착 공정을 통하여 상기 색 변환층(CCL) 상에 위치할 수도 있다. 이 경우, 제1 뱅크(BNK1)와 대응하도록 커버층(CVL)의 일면 상에 제2 뱅크(BNK2)가 형성되고, 발광 소자들(LD)과 대응하도록 커버층(CVL)의 일면 상에 색 변환 패턴(CCP)이 형성될 수 있다. 상기 제2 뱅크(BNK2)와 상기 색 변환 패턴(CCP)을 포함한 색 변환층(CCL) 상에 제2 캡핑층(CPL2)이 배치될 수 있다. 상기 제2 캡핑층(CPL2)은 색 변환층(CCL)과 상부 기판(U-SUB)의 접착력을 강화하기 위하여 접착성을 갖는 물질을 포함할 수 있다. 상술한 제2 캡핑층(CPL2) 상에 상부 기판(U-SUB)이 제공 및/또는 형성될 수 있다. 상기 상부 기판(U-SUB)은 제3 방향(DR3)의 반대 방향으로 순차적으로 형성된 베이스층(BSL), 컬러 필터층(CFL), 및 제1 캡핑층(CPL1)을 포함할 수 있다. 상기 제1 캡핑층(CPL1)은 상기 제2 캡핑층(CPL2) 상에 위치할 수 있다.
도 14 내지 도 23은 실시예에 따른 화소(PXL)의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
이하에서는, 도 14 내지 도 23을 참조하여 실시예에 따른 화소(PXL)를 제조 방법에 따라 순차적으로 설명한다.
실시예에서, 단면도에 따라 화소(PXL)의 제조 단계가 차례로 수행되는 것으로 설명하지만, 본 발명의 기술 영역이 변경되지 않는 한, 연속하여 수행되는 것으로 도시한 일부 단계들이 동시에 수행되거나, 각 단계의 순서가 변경되거나, 일부 단계가 생략되거나, 또는 각 단계 사이에 다른 단계가 더 포함될 수 있음은 자명하다.
도 14 내지 도 23에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 1 내지 도 5, 도 9, 도 14를 참조하면, 화소 영역(PXA)의 기판(SUB) 상에 화소 회로층(PCL)을 형성한다.
화소 회로층(PCL) 상에 제1 전극(AE)을 형성하고, 상기 제1 전극(AE) 상에 상기 제1 전극(AE)의 일 영역을 노출하는 개구(OP)를 포함한 제1 뱅크(BNK1)를 형성한다.
성장 기판(도 5의 "101" 참고)에서 분리되어 전사 기재에 전사된 발광 소자들(LD)을 화소(PXL) 내에 기 설정된 위치에 배치한다. 일 예로, 발광 소자들(LD)의 본딩 전극(BED)이 제1 전극(AE)을 향하도록 발광 소자들(LD)이 전사된 전사 기재를 화소(PXL) 내에 배치한다. 상기 발광 소자들(LD)은 제3 방향(DR3)으로 본딩 전극(BDE), 제2 레이어(13), 활성층(12), 제1 레이어(11), 및 버퍼 반도체층(15')의 순으로 배치된 수직형 발광 적층체 및 상기 수직형 발광 적층체의 외주면을 감싸는 절연막(14)을 포함할 수 있다. 상기 버퍼 반도체층(15')은 성장 기판(101) 상에 형성되며 불순물이 도핑되지 않은 진성 반도체층일 수 있다.
전사 기재에 전사된 발광 소자들(LD)은 제1 뱅크(BNK1)의 개구(OP) 내에 위치할 수 있다. 이때, 발광 소자들(LD) 각각의 본딩 전극(BDE)이 제1 전극(AE)과 접촉하고, 해당 발광 소자(LD)의 버퍼 반도체층(15')이 전사 기재와 접촉할 수 있다. 상기 본딩 전극(BDE)은 각 발광 소자(LD)의 제1 단부(EP1)에 위치하고, 상기 버퍼 반도체층(15')은 각 발광 소자(LD)의 제2 단부(EP2)에 위치할 수 있다.
전사 기재는, 사파이어, 글라스(glass), 폴리이미드 등을 포함하는 투광성 기판일 수 있다. 이에 따라, 전사 기재는 상부 및/또는 하부에서 조사되는 레이저 광을 투과할 수 있다. 전사 기재와 발광 소자들(LD) 사이에 희생층이 제공될 수 있다. 상기 희생층은 접착성(또는 점착성)을 갖는 물질들 중 조사되는 레이저에 의해 용이하게 박리되는 물질들이 선택될 수 있다. 발광 소자들(LD)의 본딩 전극(BDE)과 제1 전극(AE)을 본딩 결합한 후 전사 기재 상부로 레이저가 조사되면, 희생층과 발광 소자들(LD)이 물리적으로 분리될 수 있다. 예시적으로, 상기 희생층은 레이저가 조사되면 점착 기능을 잃을 수 있다. 이에 따라, 버퍼 반도체층(15')이 외부로 노출될 수 있다. 버퍼 반도체층(15')은 실시예에 따라 희생층으로 활용될 수도 있다.
도 1 내지 도 5, 도 9, 도 14, 및 도 15를 참조하면, 제1 뱅크(BNK1), 발광 소자들(LD), 및 제1 전극(AE) 상에 금속층(MTL)을 전면적으로 형성한다.
금속층(MTL)은 인듐 아연 산화물, 알루미늄, 인듐 갈륨 아연 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 금속층(MTL)은 도 19를 참고하여 설명할 공정에서 도핑되는 불순물에 의해 그 하부에 위치하는 구성들, 일 예로, 제1 뱅크(BNK1) 및 제1 전극(AE)을 완전히 커버하여 보호할 수 있는 범위 내에서 그 물질(또는 재료)의 종류가 다양하게 선택될 수 있다.
실시예에서, 발광 소자들(LD) 상에 위치한 금속층(MTL)은 발광 소자들(LD) 각각의 절연막(14) 및 버퍼 반도체층(15')을 감쌀 수 있다.
도 1 내지 도 5, 도 9, 도 14 내지 도 16을 참조하면, 금속층(MTL) 상에 감광성 물질을 전면적으로 도포한 후, 마스크를 이용한 포토리소그래피 공정을 진행하여 상기 감광성 물질의 일부를 제거하여 발광 소자들(LD)의 제2 단부(EP2) 상에 위치한 금속층(MTL)을 외부로 노출하는 감광성 패턴(PRP)을 형성한다.
도 1 내지 도 5, 도 9, 도 14 내지 도 17을 참조하면, 감광성 패턴(PRP)을 식각 마스크로 활용한 일차 식각 공정을 진행하여 외부로 노출된 금속층(MTL)을 제거하여 발광 소자들(LD) 각각의 제2 단부(EP2)에 위치한 버퍼 반도체층(15')을 외부로 노출하는 금속 패턴(MTP)을 형성한다.
상술한 일차 식각 공정은 습식 식각 공정일 수 있다.
도 1 내지 도 5, 도 9, 도 14 내지 도 18을 참조하면, 스트립 공정을 진행하여 감광성 패턴(PRP)을 제거하고 금속 패턴(MTP) 및 발광 소자들(LD) 각각의 버퍼 반도체층(15')(또는 제2 단부(EP2))을 노출한다.
도 1 내지 도 5, 도 9, 도 14 내지 도 19를 참조하면, 외부로 노출된 금속 패턴(MTP) 및 각 발광 소자(LD)의 버퍼 반도체층(15') 상에 불순물을 도핑한다. 상기 불순물로는 저농도의 n형 불순물 또는 고농도의 n형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
불순물이 도핑됨에 따라, 진성 반도체층인 각 발광 소자(LD)의 버퍼 반도체층(15')이 상기 불순물과 반응하여 전도성을 갖는 제3 레이어(15)가 형성될 수 있다. 일 예로, 상술한 공정을 통하여, 각 발광 소자(LD)의 버퍼 반도체층(15')이 전도성을 갖는 반도체층인 제3 레이어(15)로 형성될 수 있다.
금속 패턴(MTP)은 상기 불순물에 영향을 받지 않을 수 있다. 이에 따라, 금속 패턴(MTP)은 불순물을 도핑하는 과정에서 그 하부에 위치한 제1 뱅크(BNK1), 제1 전극(AE), 및 각 발광 소자(LD)의 절연막(14)을 커버하는 배리어층으로 활용될 수 있다.
도 1 내지 도 5, 도 9, 도 14 내지 도 20을 참조하면, 이차 식각 공정을 진행하여 금속 패턴(MTP)을 제거하여 제1 뱅크(BNK1), 발광 소자들(LD), 및 제1 뱅크(BNK1)의 개구(OP) 내에 위치한 제1 전극(AE)을 노출한다.
상술한 이차 식각 공정은 습식 식각 공정일 수 있다.
도 1 내지 도 5, 도 9, 도 14 내지 도 21을 참조하면, 제1 뱅크(BNK1), 발광 소자들(LD), 및 제1 전극(AE) 상에 중간 베이스층(CTL')을 전면적으로 형성한다. 상기 중간 베이스층(CTL')은 중간층(CTL)의 베이스 물질일 수 있으며, 상기 제1 뱅크(BNK1), 상기 발광 소자들(LD), 및 상기 제1 전극(AE)을 충분히 덮도록 각 발광 소자(LD)의 길이(도 7의 "L" 참고)보다 두꺼운 두께를 가질 수 있다.
중간 베이스층(CTL')은 제1 뱅크(BNK1)의 개구(OP)를 채우는 형태로 제공되며 상기 개구(OP) 내에 위치한 발광 소자들(LD) 사이에도 형성될 수 있다. 중간 베이스층(CTL')은 열 또는 광에 의해 경화되어 상기 발광 소자들(LD)을 안정적으로 고정할 수 있다.
도 1 내지 도 5, 도 9, 도 14 내지 도 22를 참조하면, 애싱(ashing) 공정을 진행하여 중간 베이스층(CTL')의 일부를 제거하여 발광 소자들(LD) 각각의 제2 단부(EP2)에 위치한 제3 레이어(15)를 외부로 노출하는 중간층(CTL)을 형성한다.
상술한 공정을 통해, 중간층(CTL)은 제3 방향(DR3)에 수직인 방향으로 각 발광 소자(LD)의 제2 단부(EP2)와 동일 선상에 위치하고 평탄한 표면(SF)을 가질 수 있다. 실시예에서, 중간층(CTL)의 표면(SF)은 각 발광 소자(LD)의 제2 단부(EP2)(또는 제3 레이어(15)의 상부 면)와 일치할 수 있다.
도 1 내지 도 5, 도 9, 도 14 내지 도 23을 참조하면, 중간층(CTL) 상에 제2 전극(CE)을 형성한다. 제2 전극(CE)은 각 발광 소자(LD)의 제2 단부(EP2)에 위치한 제3 레이어(15)에 접촉하여 해당 발광 소자(LD)의 제3 레이어(15)와 전기적으로 연결될 수 있다.
한편, 기존과 같이 애노드 상에 발광 소자들이 전사되어 본딩된 이후 건식 식각 공정을 진행하여 발광 소자들의 제2 단부에 위치한 진성 반도체층을 제거하면, 상기 진성 반도체층을 제거하는 과정에서 발광 소자들 상에 위치한 유기막(일 예로, 실시예의 중간층(CTL))이 함께 제거되어 발광 소자들의 길이보다 유기막의 두께가 얇아질 수 있다. 이 경우, 상기 유기막 상에 위치하는 캐소드의 스텝 커버리지가 저하되어 상기 캐소드의 하부에 위치한 구성들의 단차로 인하여 상기 캐소드의 끊김 현상 등이 발생함으로써, 상기 캐소드의 신뢰성이 저하될 수 있다.
이에, 상술한 제조 방법을 통하여 형성된 화소(PXL)(또는 표시 장치(DD))는, 발광 소자들(LD)이 제1 전극(AE) 상에 전사되어 본딩된 이후에 상기 발광 소자들(LD) 각각의 버퍼 반도체층(15')을 제거하지 않고 금속층(MTL)(또는 금속 패턴(MTP))을 배리어층으로 활용한 불순물 도핑 공정을 진행하여 상기 버퍼 반도체층(15')에 불순물을 도핑하여 전도성을 갖는 제3 레이어(15)를 형성한다. 이어, 상기 제3 레이어(15)를 포함한 발광 소자들(LD)의 제2 단부(EP2)와 동일 선상에 위치하고 평탄한 표면(SF)을 갖는 중간층(CTL)을 형성하고, 상기 중간층(CTL) 상에 제2 전극(CE)을 형성함에 따라 상기 제2 전극(CE)의 스텝 커버리지가 개선되어 신뢰성이 향상될 수 있다.
또한, 상술한 제조 방법을 통하여 형성된 화소(PXL)(또는 표시 장치(DD))는 전도성을 갖는 각 발광 소자(LD)의 제3 레이어(15)와 제2 전극(CE)이 직접 접촉하여 연결됨에 따라 발광 소자들(LD)과 제2 전극(CE) 사이의 접촉 저항이 개선될 수 있다. 이에 따라, 상기 화소(PXL)는 발광 소자들(LD)과 제2 전극(CE)의 접촉 불량을 줄여 신뢰성이 향상될 수 있다.
도 24는 도 1의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 24의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다. 실시예에서 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1 및 도 24를 참조하면, 제1 방향(DR1)으로 제1 화소(PXL1)(또는 제1 서브 화소), 제2 화소(PXL2)(또는 제2 서브 화소), 및 제3 화소(PXL3)(또는 제3 서브 화소)가 배열될 수 있다. 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각은 도 9 및 도 11을 참고하여 설명한 화소(PXL)일 수 있다. 제1 화소(PXL1)는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색 화소일 수 있으나, 이에 한정되는 것은 아니다.
제1 화소(PXL1)는 기판(SUB)의 표시 영역(DA)에 마련된 제1 화소 영역(PXA1)에 위치할 수 있다. 제1 화소 영역(PXA1)은 제1 발광 영역(EMA1) 및 제1 발광 영역(EMA1)의 적어도 일측에 위치한(또는 제1 발광 영역(EMA1)에 인접한) 비발광 영역(NEA)을 포함할 수 있다.
제2 화소(PXL2)는 상기 표시 영역(DA)에 마련된 제2 화소 영역(PXA2)에 위치할 수 있다. 제2 화소 영역(PXA2)은 제2 발광 영역(EMA2) 및 제2 발광 영역(EMA2)의 적어도 일측에 위치한(또는 제2 발광 영역(EMA2)에 인접한) 비발광 영역(NEA)을 포함할 수 있다.
제3 화소(PXL3)는 상기 표시 영역(DA)에 마련된 제3 화소 영역(PXA3)에 위치할 수 있다. 제3 화소 영역(PXA3)은 제3 발광 영역(EMA3) 및 제3 발광 영역(EMA3)의 적어도 일측에 위치한(또는 제3 발광 영역(EMA3)에 인접한) 비발광 영역(NEA)을 포함할 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 색 변환층(CCL), 컬러 필터층(CFL), 및 인캡층(ENC)을 포함할 수 있다.
제1 화소(PXL1)의 표시 소자층(DPL)은 제1-1 전극(AE1)과 제2 전극(CE) 사이에서 적어도 제1 발광 영역(EMA1)에 배치된 제1 발광 소자들(LD1)을 포함할 수 있다. 상기 제1 발광 소자들(LD1) 각각은 제1 뱅크(BNK1)의 개구(OP)에 의해 노출된 제1-1 전극(AE1) 상에 위치할 수 있다. 상기 제1 발광 소자들(LD1) 각각은 제3 방향(DR3)을 따라 본딩 전극(BDE), 제2 레이어(13), 활성층(12), 제1 레이어(11), 및 제3 레이어(15)의 순으로 적층된 수직형 발광 적층체 및 상기 수직형 발광 적층체의 외주면을 둘러싸는 절연막(14)을 포함할 수 있다. 상기 본딩 전극(BDE)은 상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)에 위치하여 제1-1 전극(AE1)과 접촉하고, 상기 제3 레이어(15)는 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)에 위치하여 제2 전극(CE)과 접촉할 수 있다.
제2 화소(PXL2)의 표시 소자층(DPL)은 제1-2 전극(AE2)과 제2 전극(CE) 사이에서 적어도 제2 발광 영역(EMA2)에 배치된 제2 발광 소자들(LD2)을 포함할 수 있다. 상기 제2 발광 소자들(LD2)은 제1 뱅크(BNK1)의 개구(OP)에 의해 노출된 제1-2 전극(AE2) 상에 위치할 수 있다. 상기 제2 발광 소자들(LD2) 각각은 제3 방향(DR3)을 따라 본딩 전극(BDE), 제2 레이어(13), 활성층(12), 제1 레이어(11), 및 제3 레이어(15)의 순으로 적층된 수직형 발광 적층체 및 상기 수직형 발광 적층체의 외주면을 둘러싸는 절연막(14)을 포함할 수 있다. 상기 본딩 전극(BDE)은 상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)에 위치하여 제1-2 전극(AE2)과 접촉하고, 상기 제3 레이어(15)는 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)에 위치하여 제2 전극(CE)과 접촉할 수 있다.
제3 화소(PXL3)의 표시 소자층(DPL)은 제1-3 전극(AE3)과 제2 전극(CE) 사이에서 적어도 제3 발광 영역(EMA3)에 배치된 제3 발광 소자들(LD3)을 포함할 수 있다. 상기 제3 발광 소자들(LD3) 각각은 제1 뱅크(BNK1)의 개구(OP)에 의해 노출된 제1-3 전극(AE3) 상에 위치할 수 있다. 상기 제3 발광 소자들(LD) 각각은 제3 방향(DR3)을 따라 본딩 전극(BDE), 제2 레이어(13), 활성층(12), 제1 레이어(11), 및 제3 레이어(15)의 순으로 적층된 수직형 발광 적층체 및 상기 수직형 발광 적층체의 외주면을 둘러싸는 절연막(14)을 포함할 수 있다. 상기 본딩 전극(BDE)은 상기 제3 발광 소자들(LD3) 각각의 제1 단부(EP1)에 위치하여 제1-3 전극(AE3)과 접촉하고, 상기 제3 레이어(15)는 상기 제3 발광 소자들(LD3) 각각의 제2 단부(EP2)에 위치하여 제2 전극(CE)과 접촉할 수 있다.
제1 화소(PXL1)의 색 변환층(CCL)은 제1 발광 영역(EMA1)에 위치한 제1 색 변환 패턴(CCP1)을 포함할 수 있다. 제1 색 변환 패턴(CCP1)은 제1 색 변환 입자들(QD1)을 포함할 수 있다. 예를 들어, 제1 색 변환 입자들(QD1)은 적색 퀀텀 닷일 수 있다. 제1 색 변환 패턴(CCP1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 색 변환 입자들(QD1)을 포함할 수 있다. 상술한 제1 색 변환 패턴(CCP1)은 제1 발광 소자들(LD1)과 대응하도록 표시 소자층(DPL)(또는 커버층(CVL)) 상에 배치될 수 있다.
제2 화소(PXL2)의 색 변환층(CCL)은 제2 발광 영역(EMA2)에 위치한 제2 색 변환 패턴(CCP2)을 포함할 수 있다. 제2 색 변환 패턴(CCP2)은 제2 색 변환 입자들(QD2)을 포함할 수 있다. 예를 들어, 제2 색 변환 입자들(QD2)은 녹색 퀀텀 닷일 수 있다. 제2 색 변환 패턴(CCP2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 색 변환 입자들(QD2)을 포함할 수 있다. 상술한 제2 색 변환 패턴(CCP2)은 제2 발광 소자들(LD2)과 대응하도록 표시 소자층(DPL)(또는 커버층(CVL)) 상에 배치될 수 있다.
제3 화소(PXL3)의 색 변환층(CCL)은 제3 발광 영역(EMA3)에 위치한 광 산란층(LSP)을 포함할 수 있다. 광 산란층(LSP)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 광 산란층(LSP)은 실리카(silica)와 같은 광 산란 입자들(SCT)을 포함할 수 있으나, 광 산란 입자들(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 실시예에 따라, 광 산란 입자들(SCT)이 생략되어 투명 폴리머로 구성된 광 산란층(LSP)이 제공될 수도 있다. 상술한 광 산란층(LSP)은 제3 발광 소자들(LD3)과 대응하도록 표시 소자층(DPL)(또는 커버층(CVL)) 상에 배치될 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 색 변환층(CCL)은 제2 뱅크(BNK2)를 포함할 수 있다. 제2 뱅크(BNK2)는 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 비발광 영역(NEA)에 위치할 수 있다. 제2 뱅크(BNK2)는 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3)을 둘러싸며, 제1 색 변환 패턴(CCP1), 제2 색 변환 패턴(CCP2), 및 광 산란층(LSP) 각각이 공급되어야 할 위치를 정의하여 상기 제1 발광 영역(EMA1), 상기 제2 발광 영역(EMA2), 및 상기 제3 발광 영역(EMA3)을 최종적으로 정의하는 구조물일 수 있다. 제2 뱅크(BNK2)는 블랙 매트릭스일 수 있으나, 이에 한정되는 것은 아니다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 색 변환층(CCL) 상에 캡핑층(CPL)이 제공 및/또는 형성될 수 있다.
제1 화소(PXL1)의 컬러 필터층(CFL)은 제1 발광 영역(EMA1)에 위치한 제1 컬러 필터(CF1)를 포함할 수 있다. 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있다. 제1 컬러 필터(CF1)는 제1 색 변환 패턴(CCP1)과 대응하도록 캡핑층(CPL) 상에 배치될 수 있다.
제2 화소(PXL2)의 컬러 필터층(CFL)은 제2 발광 영역(EMA2)에 위치한 제2 컬러 필터(CF2)를 포함할 수 있다. 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있다. 제2 컬러 필터(CF2)는 제2 색 변환 패턴(CCP2)과 대응하도록 캡핑층(CPL) 상에 배치될 수 있다.
제3 화소(PXL3)의 컬러 필터층(CFL)은 제3 발광 영역(EMA3)에 위치한 제3 컬러 필터(CF3)를 포함할 수 있다. 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다. 제3 컬러 필터(CF3)는 광 산란층(LSP)과 대응하도록 캡핑층(CPL) 상에 배치될 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 컬러 필터층(CFL)은 차광 패턴(LBP)을 포함할 수 있다. 차광 패턴(LBP)은 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 사이에 위치하여 상기 제1 컬러 필터(CF1), 상기 제2 컬러 필터(CF2), 및 상기 제3 컬러 필터(CF3) 각각을 투과한 광의 혼색을 방지할 수 있다. 차광 패턴(LBP)은 블랙 매트릭스를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 비발광 영역(NEA)에서 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)을 서로 중첩되게 배치한 후, 이를 차광 부재로 활용하여 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3) 각각을 투과한 광의 혼색을 방지할 수 있다.
제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 컬러 필터층(CFL) 상에 절연층(INS)을 포함한 인캡층(ENC)이 제공 및/또는 형성될 수 있다.
이하에서는, 도 25내지 도 28을 참조하여, 실시예에 따른 표시 장치(DD)의 적용 분야에 관하여 설명한다.
도 25 내지 도 28은 실시예에 따른 표시 장치의 적용예를 나타낸 개략적인 도면들이다.
먼저, 도 1 및 도 25를 참조하면, 표시 장치(DD)는 디스플레이부(1220) 및 스트랩부(1240)를 포함한 스마트 와치(1200)에 적용될 수 있다.
스마트 와치(1200)는 웨어러블 전자 장치로서, 스트랩부(1240)가 사용자의 손목에 장착되는 구조를 가질 수 있다. 여기서, 디스플레이부(1220)에는 표시 장치(DD)가 적용되어, 시간 정보를 포함한 이미지 데이터가 사용자에게 제공될 수 있다.
도 1 및 도 26을 참조하면, 표시 장치(DD)는 오토모티브 디스플레이(1300, automotive display)에 적용될 수 있다. 여기서, 오토모티브 디스플레이(1300)는 차량 내외부에 구비되어 이미지 데이터를 제공하는 전자 장치를 의미할 수 있다.
예를 들어, 표시 장치(DD)는 차량에 구비된, 인포테인먼트 패널(1310, infortainment panel), 클러스터(1320, cluster), 코-드라이버 디스플레이(1330, co-driver display), 헤드-업 디스플레이(1340, head-up display), 사이드 미러 디스플레이(1350, side mirror display), 및 리어-시트 디스플레이(1360, rear seat display) 중 적어도 어느 하나에 적용될 수 있다.
도 1 및 도 27을 참조하면, 표시 장치(DD)는 프레임(170) 및 렌즈부(171)를 포함하는 스마트 글라스에 적용될 수 있다. 스마트 글라스는 사용자의 얼굴에 착용가능한 웨어러블 전자 장치로서, 프레임(170)의 일부가 폴딩되거나 언폴딩되는 구조일 수 있다. 예를 들면, 스마트 글라스는 증강 현실(AR; Augmented Reality)용 웨어러블 장치일 수 있다.
프레임(170)은 렌즈부(171)를 지지하는 하우징(170b) 및 사용자의 착용을 위한 다리부(170a)를 포함할 수 있다. 다리부(170a)는 힌지에 의해 하우징(170b)에 연결되어 폴딩되거나 언폴딩될 수 있다.
프레임(170)에는 배터리, 터치 패드, 마이크, 카메라 등이 내장될 수 있다. 또한, 프레임(170)에는 광을 출력하는 프로젝터, 광 신호 등을 제어하는 프로세서 등이 내장될 수 있다.
렌즈부(171)는 광을 투과시키거나 광을 반사시키는 광학 부재일 수 있다. 렌즈부(171)는 유리, 투명한 합성 수지 등을 포함할 수 있다.
또한, 렌즈부(171)는 프레임(170)의 프로젝터에서 송출된 광 신호에 의한 영상을 렌즈부(171)의 후면(예를 들면, 사용자 눈을 향하는 방향의 면)에 의해 반사시켜 사용자의 눈에서 인식할 수 있게 할 수 있다. 예를 들면, 사용자는 도면에 도시된 바와 같이, 렌즈부(171)에 표시된 시간, 날짜 등의 정보를 인식할 수 있다. 즉, 렌즈부(171)는 일종의 표시 장치로서, 표시 장치(DD)는 렌즈부(171)에 적용될 수 있다.
도 1 및 도 28을 참조하면, 표시 장치(DD)는 헤드 장착 밴드(180) 및 디스플레이 수납 케이스(181)를 포함하는 헤드 장착형 디스플레이(HMD; Head Mounted Display)에 적용될 수 있다. 헤드 장착형 디스플레이는 사용자의 머리에 착용가능한 웨어러블 전자 장치이다.
헤드 장착 밴드(180)는 디스플레이 수납 케이스(181)에 연결되어, 디스플레이 수납 케이스(181)를 고정시키는 부분이다. 도면에서, 헤드 장착 밴드(180)는 사용자의 머리 상면과 양측면을 둘러쌀 수 있는 것으로 도시되었으나, 이에 한정되지는 않는다. 헤드 장착 밴드(180)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태로 형성될 수도 있다.
디스플레이 수납 케이스(181)는 표시 장치(DD)를 수납하며, 적어도 하나의 렌즈를 포함할 수 있다. 적어도 하나의 렌즈는 사용자에게 영상을 제공하는 부분이다. 예를 들면, 디스플레이 수납 케이스(181)에 구현되는 좌안 렌즈 및 우안 렌즈에는 표시 장치(DD)가 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
SUB: 기판
PXL: 화소
AE, CE: 제1 및 제2 전극
LD: 발광 소자
11: 제1 레이어
12: 활성층
13: 제2 레이어
14: 절연막
15: 제3 레이어
15': 버퍼 반도체층
PCL: 화소 회로층
DPL: 표시 소자층
CTL: 중간층
BNK1, BNK2: 제1 및 제2 뱅크
CCL: 색 변환층
CFL: 컬러 필터층
CVL: 커버층
U-SUB: 상부 기판

Claims (20)

  1. 기판의 일면 상에 배치된 제1 전극;
    상기 제1 전극 상에 위치하여 상기 제1 전극과 전기적으로 연결되며, 상기 제1 전극과 접촉하는 제1 단부 및 상기 기판의 일면의 수직 방향으로 상기 제1 단부와 마주보는 제2 단부를 각각 포함하는 발광 소자들;
    상기 발광 소자들 상에 위치하고, 상기 발광 소자들 각각의 상기 제2 단부를 노출하는 중간층; 및
    상기 중간층 상에 배치되고, 상기 발광 소자들 각각의 상기 제2 단부에 접촉하여 상기 제2 단부와 전기적으로 연결되는 제2 전극을 포함하고,
    상기 발광 소자들 각각은, 상기 제1 전극으로부터 상기 제2 전극을 향하는 방향으로 배치된 본딩 전극, 제2 레이어, 활성층, 제1 레이어, 및 제3 레이어를 포함하고,
    상기 제3 레이어는 진성 반도체층에 불순물을 도핑하여 전도성을 갖는, 표시 장치.
  2. 제1 항에 있어서,
    상기 본딩 전극은 상기 제1 단부에 위치하여 상기 제1 전극과 전기적으로 연결되고, 상기 제3 레이어는 상기 제2 단부에 위치하여 상기 제2 전극과 전기적으로 연결되는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 레이어는 n형 반도체층을 포함하고, 상기 제2 레이어는 p형 반도체층을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 중간층은 유기막을 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전극 상에 배치되어 상기 제1 전극의 일 영역을 노출하는 개구를 포함한 제1 뱅크; 및
    상기 제2 전극 상에 배치된 커버층을 더 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 중간층은 상기 제1 뱅크 및 상기 제1 뱅크의 상기 개구 내에서 상기 발광 소자들 사이에 위치하여 상기 발광 소자들을 고정하고 평탄한 표면을 갖는, 표시 장치.
  7. 제5 항에 있어서,
    상기 발광 소자들과 대응하도록 상기 커버층 상에 배치되는 색 변환 패턴과 상기 색 변환 패턴에 인접하고 상기 제1 뱅크와 대응하도록 상기 커버층 상에 배치된 제2 뱅크를 포함한 색 변환층; 및
    상기 색 변환층 상에 위치하여 상기 색 변환층에서 방출된 광을 선택적으로 투과하는 컬러 필터층을 더 포함하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전극과 상기 발광 소자들 각각의 상기 제1 단부 사이에 제공된 도전 패턴을 더 포함하는, 표시 장치.
  9. 발광 영역 및 비발광 영역을 포함한 기판;
    상기 기판의 일면 상에 배치된 패시베이션층;
    상기 패시베이션층 상에 위치하며, 서로 이격되게 배치된 제1-1 전극, 제1-2 전극, 및 제1-3 전극;
    상기 제1-1 전극, 상기 제1-2 전극, 상기 제1-3 전극, 및 상기 패시베이션층 상에 위치하고, 상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극 각각의 일 영역을 노출하는 개구를 포함한 제1 뱅크;
    상기 제1-1 전극 상에 위치하여 상기 제1-1 전극과 전기적으로 연결되며, 상기 제1-1 전극과 접촉하는 제1 단부 및 상기 기판의 일면의 수직 방향으로 상기 제1 단부와 마주보는 제2 단부를 각각 포함하는 제1 발광 소자들;
    상기 제1-2 전극 상에 위치하여 상기 제1-2 전극과 전기적으로 연결되며, 상기 제1-2 전극과 접촉하는 제1 단부 및 상기 기판의 일면의 수직 방향으로 상기 제1 단부와 마주보는 제2 단부를 각각 포함하는 제2 발광 소자들;
    상기 제1-3 전극 상에 위치하여 상기 제1-3 전극과 전기적으로 연결되며, 상기 제1-3 전극과 접촉하는 제1 단부 및 상기 기판의 일면의 수직 방향으로 상기 제1 단부와 마주보는 제2 단부를 각각 포함하는 제3 발광 소자들;
    상기 제1 발광 소자들, 상기 제2 발광 소자들, 상기 제3 발광 소자들, 및 상기 제1 뱅크 상에 위치하고, 상기 제1, 제2, 및 제3 발광 소자들 각각의 상기 제2 단부를 노출하는 중간층; 및
    상기 중간층 상에 배치되고, 상기 제1, 제2, 및 제3 발광 소자들 각각의 상기 제2 단부에 접촉하여 상기 제1, 제2, 및 제3 발광 소자들 각각과 전기적으로 연결된 제2 전극을 포함하고,
    상기 제1 발광 소자들, 상기 제2 발광 소자들, 및 상기 제3 발광 소자들 각각은, 상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극 각각으로부터 상기 제2 전극을 향하는 방향으로 배치된 본딩 전극, 제2 레이어, 활성층, 제1 레이어, 및 제3 레이어를 포함하고,
    상기 제3 레이어는 진성 반도체층에 불순물을 도핑하여 전도성을 갖는, 표시 장치.
  10. 제9 항에 있어서,
    상기 본딩 전극은 상기 제1 발광 소자들, 상기 제2 발광 소자들, 및 상기 제3 발광 소자들 각각의 상기 제1 단부에 위치하여 상기 제1-1 전극, 상기 제1-2 전극, 및 상기 제1-3 전극과 전기적으로 연결되며,
    상기 제3 레이어는 상기 제1 발광 소자들, 상기 제2 발광 소자들, 및 상기 제3 발광 소자들 각각의 상기 제2 단부에 위치하여 상기 제2 전극과 전기적으로 연결되는, 표시 장치.
  11. 제9 항에 있어서,
    상기 제1 레이어는 n형 반도체층을 포함하며,
    상기 제2 레이어는 p형 반도체층을 포함하는, 표시 장치.
  12. 기판의 일면 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 상기 제1 전극의 일 영역을 노출하는 개구를 포함한 제1 뱅크를 형성하는 단계;
    상기 기판의 일면의 수직 방향으로 서로 마주보는 제1 단부와 제2 단부를 포함한 발광 소자들을 준비하여 상기 제1 단부가 상기 제1 전극과 접촉하도록 상기 제1 뱅크 상에 상기 발광 소자들을 전사하는 단계;
    상기 발광 소자들 상에 금속층을 형성하는 단계;
    상기 금속층 상에 상기 발광 소자들 각각의 제2 단부에 대응하는 상기 금속층의 일 영역을 노출하는 감광성 패턴을 형성하는 단계;
    상기 감광성 패턴을 식각 마스크로 사용한 식각 공정을 진행하여 상기 금속층의 일 영역을 제거하여 상기 발광 소자들 각각의 제2 단부를 노출하는 금속 패턴을 형성하는 단계;
    상기 감광성 패턴을 제거하여 상기 금속 패턴을 노출하는 단계;
    상기 금속 패턴 및 상기 발광 소자들 각각의 제2 단부 상에 불순물을 도핑하는 단계;
    상기 금속 패턴을 제거하여 상기 발광 소자들 및 상기 제1 뱅크를 노출하는 단계; 및
    상기 발광 소자들 및 상기 제1 뱅크 상에 중간층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 중간층을 형성하는 단계는,
    상기 발광 소자들 및 상기 제1 뱅크 상에 전면적으로 중간 베이스층 도포한 후 경화하는 단계; 및
    애싱(ashing) 공정으로 상기 중간 베이스층의 일부를 제거하여 상기 발광 소자들 각각의 제2 단부를 노출하는 단계를 포함하는, 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 중간층은 유기막을 포함하는, 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 중간층 상에 상기 발광 소자들 각각의 제2 단부와 접촉하여 상기 발광 소자들과 전기적으로 연결되는 제2 전극을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 발광 소자들 각각은 상기 제1 전극에 접촉하는 상기 제1 단부에 위치하는 본딩 전극, 상기 본딩 전극 상에 배치된 제2 레이어, 상기 제2 레이어 상에 배치된 활성층, 상기 활성층 상에 배치된 제1 레이어, 및 상기 제1 레이어 상에 배치된 제3 레이어를 포함하고,
    상기 제3 레이어는 상기 제2 전극과 접촉하는 상기 제2 단부에 위치하는, 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 발광 소자들을 전사하는 단계에서, 상기 제1 레이어는 n형 반도체층을 포함하고, 상기 제2 레이어는 p형 반도체층을 포함하며, 상기 제3 레이어는 진성 반도체층을 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 불순물을 도핑하는 단계에서, 상기 제3 레이어는 상기 진성 반도체층에 상기 불순물이 도핑되어 전도성을 갖는, 표시 장치의 제조 방법.
  19. 제12 항에 있어서,
    상기 불순물을 도핑하는 단계에서, 상기 금속 패턴은 상기 제1 뱅크, 상기 제1 전극, 및 상기 발광 소자들 각각의 측면을 커버하는 배리어층인, 표시 장치의 제조 방법.
  20. 제12 항에 있어서,
    상기 금속층은 인듐 아연 산화물, 알루미늄, 인듐 갈륨 아연 산화물 중 적어도 하나를 포함하는, 표시 장치의 제조 방법.
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