KR20240057267A - Cmos 집적 기술을 기반으로 한 시냅스 어레이 구조 및 그 제조 방법 - Google Patents

Cmos 집적 기술을 기반으로 한 시냅스 어레이 구조 및 그 제조 방법 Download PDF

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KR20240057267A
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Abstract

본 발명은 시냅스 어레이 구조 및 그 제조 방법에 관한 것이다. 상기 시냅스 어레이 구조는, 반도체 기판위에 구비된 소자 격리용 절연막에 배열 형태로 배치된 복수 개의 TFT형 시냅스 모방 소자들; 및 상기 반도체 기판위에 위치하며, PMOSFET 소자들과 NMOSFET 소자들로 이루어진 주변회로부;를 구비한다. 상기 TFT 형 시냅스 모방 소자는, 소자 격리용 절연막위에 위치하는 소스와 드레인; 소스와 드레인의 사이에 위치하며, 제1 유형과 반대인 제2 유형의 불순물이 도핑된 반도체 물질로 이루어진 반도체 바디; 상기 반도체 바디와 소스의 사이, 그리고 상기 반도체 바디와 드레인의 사이에 위치하는 산화막들; 소스와 드레인을 전기적으로 연결시키도록 구성된 채널용 반도체막; TFT 게이트 절연막; 및 TFT 게이트 전극;을 구비한다. 본 발명은, CMOS 집적 기술을 기반으로 하여, 반도체 기판상에 TFT형 시냅스 모방 소자와 주변 회로인 CMOS 소자를 함께 공정하도록 구성함으로써, 제조 공정 중의 사용되는 마스크의 개수 및 단계들을 줄일 수 있도록 한다.

Description

CMOS 집적 기술을 기반으로 한 시냅스 어레이 구조 및 그 제조 방법{Synapse array architecture based on CMOS integrated technique and method of the synapse array architecture}
본 발명은 CMOS 집적 기술을 기반으로 한 시냅스 어레이 구조 및 그 제조 방법에 관한 것으로서, 더욱 구체적으로는 반도체 기판상에 TFT형 시냅스 모방 소자와 주변 회로부의 NMOSFET 소자와 PMOSFET 소자를 함께 공정하도록 구성함으로써, 제조 공정 중의 사용되는 마스크의 개수 및 단계들을 줄일 수 있도록 한 CMOS 집적 기술을 기반으로 한 시냅스 어레이 구조 및 그 제조 방법에 관한 것이다.
도 1은 종래의 기술에 따른 TFT 소자를 도시한 단면도이다. 도 1을 참조하면, 종래의 TFT(Thin Film Transistor) 소자는 반도체 기판상에 형성된 산화막위에 소스와 드레인이 형성되고, 이들을 연결하는 채널용 반도체막이 형성되고, 그 위에 게이트 절연막 및 게이트 전극이 형성된다.
일반적으로 메모리 소자는 게이트 절연막에 전자 또는 정공을 넣거나 뺌으로써, 특정 값을 저장하게 된다. 이를 위해서, 게이트 전극에 양의 전압을 인가하여 게이트 절연막에 전자를 당겨서 넣거나 정공을 밀어서 빼냄으로써 프로그램(Program)하거나, 게이트 전극에 음의 전압을 인가하여 게이트 절연막으로부터 전자를 밀어서 빼내거나 정공을 당겨 넣음으로써 이레이즈(Erase)하게 된다.
이와 같이, 게이트 전극에 전압을 인가하는 것은 메모리 소자 근처에 위치한 주변 회로부(peripheral circuit)에 의해 수행된다. 따라서, 종래의 TFT 소자는 NMOSFET 소자와 PMOSFET 소자로 이루어진 주변 회로부를 통해, Program 동작에 사용되는 양의 전압을 구현하거나, Erase 동작에 사용되는 음의 전압을 구현하게 된다. 그리고, 주변 회로부가 음의 전압과 양의 전압을 모두 구현하여야 되므로, 주변 회로부의 크기가 커지고 이에 대한 설계도 복잡하게 되는 문제가 있다.
또한, 메모리 소자에서 이레이즈(Erase) 동작시에 TFT 소자의 게이트 절연막으로부터 전자를 밀어서 빼거나 정공을 당겨서 넣게 된다. 하지만 실제로는 정공이 채널이 형성될 반도체막 내에 거의 존재하지 않기 때문에, Erase 동작은 대부분 전자를 밀어서 빼는 동작에 한정된다. 그 결과, TFT 소자는 Erase 시의 필요 전압(VERS)이 크기 때문에, 구동시 전력 소모가 많이 발생하게 된다.
한편, 일반적으로 TFT 소자에서는 드레인에 큰 전압이 걸리면, 전기장에 의해 전자-정공 쌍(EHP)이 만들어지는 경우가 있다. 이렇게 생성된 전자는 그대로 ㄷ드레인으로 빨려 들어가게 된다. 하지만, 정공은 오랜 시간에 걸쳐 자연적으로 없어지는 경우도 있지만, 채널이 구현될 반도체막의 아래에 존재하는 절연막에 의해 아래로 가지 못하고 채널용 반도체막 아래에 누적되는 경우가 발생한다. 이러한 상황으로 인하여 Channel 아래에 정공이 계속 누적되면, 그 자체로 양의 전압을 형성하게 되고, 그 결과, 소자의 전기적 특성에 문제를 일으키게 된다. 이를 Kink effect 라고 하며, 이러한 Kink Effect는 종래의 TFT 소자들이 공통적으로 가지고 있는 문제점이다.
이러한 문제점들을 해결하기 위한 다양한 방안들이 제안되기는 하지만, 대부분의 방안들은 제조 공정 중에 사용되는 마스크의 개수가 증가되고, 제조 공정의 단계가 추가됨에 따라, 공정이 복잡해지게 되고 제조 비용도 증가된다.
한국공개특허공보 제 10-1996-0043237호 한국공개특허공보 제 10-2014-0032186호 한국공개특허공보 제 10-2018-0127153호 한국공개특허공보 제 10-2017-0138047호
전술한 기술적 과제를 달성하기 위한 본 발명의 목적은 반도체 기판상에 TFT형 시냅스 모방 소자와 주변 회로부의 NMOSFET 소자와 PMOSFET 소자를 함께 공정하도록 구성함으로써, 제조 공정 중의 사용되는 마스크의 개수 및 공정 단계들을 줄일 수 있도록 한 CMOS 집적 기술을 기반으로 한 시냅스 어레이 구조 및 그 제조 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 시냅스 어레이 구조는, 반도체 기판; 상기 반도체 기판위에 구비된 소자 격리용 절연막에 배열 형태로 배치된 복수 개의 TFT형 시냅스 모방 소자들; 및 상기 반도체 기판위에 구비된 PMOSFET 소자들과 NMOSFET 소자들로 이루어진 주변회로부;를 구비하고,
상기 TFT 형 시냅스 모방 소자는, 상기 소자 격리용 절연막위에 위치하되 서로 일정 거리 이격되어 위치하며, 제1 유형의 불순물이 고농도 도핑된 반도체 물질로 이루어진 소스와 드레인; 상기 소스와 드레인의 사이에 위치하며, 제1 유형과 반대인 제2 유형의 불순물이 도핑된 반도체 물질로 이루어진 반도체 바디; 상기 반도체 바디와 소스의 사이, 그리고 상기 반도체 바디와 드레인의 사이에 위치하는 산화막들; 상기 반도체 바디와 상기 산화막들의 상부 표면에 위치하고, 소스와 드레인을 전기적으로 연결시킬 수 있도록 구성되며, 반도체 물질로 이루어진 채널용 반도체막; 상기 채널용 반도체막의 상부 표면에 위치하며, 적어도 하나 이상의 절연막으로 이루어진 TFT 게이트 절연막; 및 상기 TFT 게이트 절연막의 상부 표면에 위치하며, 전도성 물질로 이루어진 TFT 게이트 전극;을 구비한다.
전술한 제1 특징에 따른 시냅스 어레이 구조에 있어서, 상기 주변 회로부의 PMOSFET 소자들과 NMOSFET 소자들의 게이트 전극의 두께는 상기 TFT형 시냅스 모방 소자의 소스와 드레인의 두께보다 더 두꺼운 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 어레이 구조에 있어서, 상기 TFT형 시냅스 모방 소자의 TFT 게이트 전극은 소스 및 드레인과 자기 정렬 형태로 구비된 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 어레이 구조는, TFT형 시냅스 모방 소자들에 대한 소스 라인과 드레인 라인을 병렬로 배치하여 AND 타입의 시냅스 어레이 구조를 구성하거나, TFT형 시냅스 모방 소자들에 대한 소스 라인과 드레인 라인을 서로 직교하게 배치하여 NOR 타입의 시냅스 어레이 구조를 구성한 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 어레이 구조는, TFT형 시냅스 모방 소자들을 직렬로 연결하여 셀 스트링을 구성하고, 각 TET형 시냅스 모방 소자들의 TFT 게이트 전극에 전기적으로 분리된 워드라인을 연결하여 NAND 타입의 시냅스 어레이 구조를 구성하고, 상기 셀 스트링의 양 끝단의 각각에 적어도 하나의 스위치 소자를 구비한다.
전술한 제1 특징에 따른 시냅스 어레이 구조에 있어서, 상기 TFT 게이트 절연막은 적어도 전하 저장층과 절연막을 포함하는 스택 구조로 이루어지는 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 어레이 구조에 있어서, 상기 반도체 바디는 소스 및 드레인과 서로 다른 높이로 이루어져 반도체 바디와 소스 및 드레인을 연결하는 산화막의 모서리들이 단차를 갖도록 구성되어, 상기 산화막의 상부에 위치하는 채널용 반도체막이 구부러지게 구비됨으로써, 채널용 반도체막의 유효 길이를 변화시켜 짧은 채널 효과를 억제시킨 것이 바람직하며,
상기 반도체 바디의 상부 표면은 상기 소스 및 드레인의 상부 표면보다 더 높게 형성된 것이 더욱 바람직하다.
전술한 제1 특징에 따른 시냅스 어레이 구조에 있어서, 상기 반도체 바디는 P 유형의 불순물이 도핑된 반도체 물질로 이루어지고, 이레이즈 동작시에 채널용 반도체막으로 정공을 제공하도록 구성됨으로써, 선택된 셀에 대한 이레이즈 동작시의 필요 전압(VERS)을 감소시키거나 양(+)의 전압만으로 이레이즈 동작을 가능하게 하고, 선택되지 않은 셀에 대한 이레이즈를 억제하는 것이 바람직하다.
전술한 제1 특징에 따른 시냅스 어레이 구조에 있어서, 상기 TFT형 시냅스 모방 소자는, 소스 또는 드레인과 TFT 게이트 전극이 서로 겹치게(overlap) 구비되며, 서로 겹치게 구비된 상기 소스와 TFT 게이트 전극의 사이 또는 상기 드레인과 TFT 게이트 전극의 사이에 구비된 TFT 게이트 절연막은 커패시터로 사용될 수 있다.
본 발명의 제2 특징에 따른 시냅스 어레이 제조 방법은, (a) 반도체 기판위의 제1 소정 영역에 주변 회로부의 소자용 웰(well)을 형성하고, 반도체 기판위의 제2 소정 영역에 소자 격리용 절연막을 형성하는 단계; (b) 상기 소자 격리용 절연막위에 제1 유형의 불순물이 도핑된 반도체 바디를 형성하고, 반도체 바디의 표면에 산화막을 형성하는 단계; (c) 전체 표면에 제2 유형의 불순이 고농도 도핑된 반도체 물질을 증착한 후 평탄화하여, TFT형 시냅스 모방 소자의 반도체 바디의 상부 표면을 노출시키는 단계; (d) 사진 식각 공정을 이용하여, TFT형 시냅스 모방 소자의 소스와 드레인을 형성하고, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들을 형성하는 단계; (e) 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 소스와 드레인들을 형성하는 단계; (f) TFT형 시냅스 모방 소자의 상부 표면에 채널용 반도체막 및 TFT 게이트 절연막을 순차적으로 형성하는 단계; 및 (g) TFT형 시냅스 모방 소자의 TFT 게이트 전극 및 커패시터의 전극을 형성하는 단계;를 구비하여, TFT형 시냅스 모방 소자와 주변 회로부의 NMOSFET 소자와 PMOSFET 소자를 함께 공정한다.
전술한 제2 특징에 따른 시냅스 어레이 제조 방법에 있어서, 상기 (d) 단계는, (d1) 사진 식각 공정을 이용하여, TFT형 시냅스 모방 소자의 소스와 드레인을 형성함과 동시에 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들을 형성하는 단계; 및 (d2) 별도의 마스크없이 TFT형 시냅스 모방 소자의 소스와 드레인을 일부 식각하는 단계; 를 구비하여, TFT형 시냅스 모방 소자의 반도체 바디가 소스와 드레인보다 높게 형성되도록 하는 것이 바람직하다.
전술한 제2 특징에 따른 시냅스 어레이 제조 방법에 있어서, 상기 (d) 단계의 TFT형 시냅스 모방 소자의 소스와 드레인을 형성함과 동시에 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들을 형성하는 공정에서, NMOSFET 소자와 PMOSFET의 게이트 전극 물질이 박막 형태로 형성되되 상기 반도체 기판의 표면에 구비된 NMOSFET 소자와 PMOSFET의 게이트 절연막 및 상기 게이트 절연막의 상부 표면보다 높게 형성된 상기 소자 격리용 절연막 위에 형성되고, 화학 기계적 연마(Chemical-Mechanical Polishing)를 통해 소스와 드레인을 위한 전극 및 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들을 평탄화시키고 패터닝하여, 상기 TFT형 시냅스 소자의 소스와 드레인을 위한 전극의 두께가 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들보다 더 얇아지도록 구성한 것이 바람직하다.
전술한 구성을 갖는 본 발명에 따른 시냅스 어레이 구조는, 반도체 기판상에 TFT형 시냅스 모방 소자와 주변 회로부의 NMOSFET 소자와 PMOSFET 소자를 함께 공정하도록 구성함으로써, 제조 공정 중의 사용되는 마스크의 개수 및 단계들을 줄일 수 있게 된다.
또한, 전술한 구성을 갖는 본 발명에 따른 시냅스 어레이 구조의 TFT형 시냅스 모방 소자는, 종래의 TFT 소자에 없는 반도체 바디(230)를 소스와 드레인의 사이에 더 구비함으로써, (1) 주변 회로의 부담을 줄일 수 있으며, (2) 이레이즈(Erase) 동작시에 정공을 제공함으로써 상대적으로 낮은 이레이즈 전압(VERS)이 요구되며, (3) 종래의 TFT 소자의 Kink Effect를 해결할 수 있게 된다.
또한, 본 발명에 따른 TFT형 시냅스 모방 소자는 채널용 반도체막을 구부러지게 구성함으로써, (1) Short channel effect를 감소시켜 Output resistance를 증가시킬 수 있게 되고, (2) 프로그램 및 이레이즈 동작에 대한 효율이 좋아져서 Memory Window가 커지거나, 프로그램 전압 및 이레이즈 전압을 감소시킬 수 있게 되고, (3) 전류가 낮아져서 저전력으로 동작할 수 있게 된다.
도 1은 종래의 기술에 따른 TFT 소자를 도시한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 시냅스 어레이 구조에 있어서, TFT형 시냅스 모방 소자를 도시한 모식도 및 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 시냅스 어레이 구조에 있어서, 평탄한 채널용 반도체막과 구부러진 채널용 반도체막에 대한 반도체 바디 길이와 ro의 관계를 도시한 그래프들이다.
도 4는 본 발명의 바람직한 실시예에 따른 시냅스 어레이 구조에 있어서, 평탄한 채널용 반도체막과 구부러진 채널용 반도체막에 대한 VGS-ID의 관계를 도시한 그래프들이다.
도 5는 본 발명의 바람직한 실시예에 따른 시냅스 어레이 구조에 있어서, (a)는 AND 타입의 어레이 구조에 대한 등가 회로도이며, (b)는 NOR 타입의 어레이 구조에 대한 등가 회로도이다.
도 6은 본 발명에 따른 시냅스 어레이 구조의 제조 방법에 있어서, 반도체 기판위에 시냅스 모방 소자 영역과 주변 회로부의 NMOSFET 소자와 PMOSFET 소자 영역을 형성하는 과정을 도시한 단면도들이다.
도 7은 본 발명에 따른 시냅스 어레이 구조의 제조 방법에 있어서, 시냅스 모방 소자의 반도체 바디, 소스와 드레인, 그리고, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극을 형성하는 과정을 도시한 단면도들이다.
도 8은 본 발명에 따른 시냅스 어레이 구조의 제조 방법에 있어서, 시냅스 모방 소자의 TFT 게이트 절연막과 TFT 게이트 전극을 형성하고 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 소스/드레인/배선을 형성하는 과정을 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 TFT형 시냅스 모방 소자를 기반으로 한 시냅스 어레이 구조 및 그 제조 방법에 대하여 구체적으로 설명한다.
본 발명의 바람직한 실시예에 따른 시냅스 어레이 구조는, 반도체 기판위에 어레이 형태로 배치된 복수 개의 TFT형 시냅스 모방 소자들 및 주변 회로부의 NMOSFET 소자와 PMOSFET 소자들을 구비한다. 상기 복수 개의 TFT형 시냅스 모방 소자들은 반도체 기판위에 구비된 소자 격리용 절연막위에 배열 형태로 배치된다. 상기 주변 회로부는 상기 반도체 기판위에 위치하며, PMOSFET 소자와 NMOSFET 소자를 구비한다. 본 발명에 따른 시냅스 어레이 구조를 구성하는 TFT형 시냅스 모방 소자들과 주변 회로부의 NMOSFET 소자와 PMOSFET 소자들은 동일 제조 공정에 의해 제작될 수 있다. 이하, 첨부된 도면을 참조하여 각 구성 요소들에 대하여 보다 구체적으로 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 시냅스 어레이 구조에 있어서, TFT형 시냅스 모방 소자를 도시한 모식도 및 단면도이다. 도 2를 참조하면, 본 발명에 따른 TFT형 시냅스 모방 소자(2)는, 반도체 기판(200), 절연막(210), 소스(220), 드레인(222), 반도체 바디(230), 산화막(240), 채널용 반도체막(250), TFT 게이트 절연막(260) 및 TFT 게이트 전극(270)을 구비한다.
상기 절연막(210)은 반도체 기판에 형성된 소자 격리용 절연막이며, 일반적으로 SiO2와 같은 산화막으로 구성될 수 있다. 따라서, 본 발명에 따른 시냅스 어레이 구조는 반도체 기판의 소자 격리용 절연막에는 TFT형 시냅스 모방 소자를 구비하고 반도체 기판의 다른 영역에는 주변 회로부의 NMOSFET 소자와 PMOSFET 소자들을 구비한다.
상기 소스(source;220)와 드레인(drain;222)은 상기 소자 격리용 절연막위에 위치하되 서로 일정 거리 이격되어 위치하며, 제1 유형의 불순물이 고농도 도핑된 반도체 물질로 이루어진다. 본 명세서에서는 소스와 드레인이 n형 불순문이 고농도로 도핑된 경우(n+)를 예시로 설명한다. 따라서, 상기 소스와 드레인은 n형 불순물이 고농도 도핑된 다결정 실리콘(Poly Silicon)으로 이루어질 수 있다. 이와 같이, 소스와 드레인은 도핑 농도가 높기 때문에, 소스 및 드레인의 저항을 작게 한다.
상기 반도체 바디(230)는 상기 소스와 드레인의 사이에 위치하며, 제1 유형과 반대인 제2 유형의 불순물이 도핑된 반도체 물질로 이루어진다. 따라서, 본 실시예에서는 반도체 바디가 p형 불순물로 도핑된 다결정 실리콘으로 이루어진다.
상기 산화막(240)은 상기 반도체 바디와 소스의 사이, 그리고 상기 반도체 바디와 드레인의 사이에 각각 위치하며, SiO2로 이루어질 수 있다. 따라서, 소스와 반도체 바디, 그리고 드레인과 반도체 바디는 산화막에 의해 전기적으로 격리된다.
상기 채널용 반도체막(250)은 소스와 드레인의 일부 표면, 그리고 상기 반도체 바디, 상기 산화막들의 상부 표면에 위치하여, 상기 소스와 드레인을 전기적으로 연결할 수 있도록 구성되며, 반도체 물질로 이루어진다.
상기 TFT 게이트 절연막(260)은 상기 채널용 반도체막의 상부 표면에 위치하며, 적어도 하나 이상의 전하 저장층과 절연막을 포함하는 스택 구조로 이루어지는 것이 바람직하다. 상기 TFT 게이트 절연막은 일예로 Al2O3-Si3N4-SiO2로 구성될 수 있으며, Al2O3는 동작 전압을 낮추고, Si3N4는 전자를 저장하는 메모리 기능을 하며 채널용 반도체막으로 효율적으로 전자를 전달하게 되며, SiO2는 전하 저장층인 Si3N4에 저장된 전자들이 빠져나가지 못하게 하는 역할을 한다.
상기 TFT 게이트 전극(270)은 상기 TFT 게이트 절연막의 상부 표면에 위치하며, 게이트 단자 형성을 위하여 전도성 물질로 이루어진다. 상기 TFT 게이트 전극은 일예로 TiN과 같은 금속 물질로 이루어질 수 있다. 상기 TFT 게이트 전극은 소스 및 드레인과 자기정렬 형태로 구비되는 것이 바람직하다.
한편, 상기 반도체 바디는 소스 및 드레인과 서로 다른 높이로 이루어져 반도체 바디와 소스 및 드레인을 연결하는 산화막의 모서리들이 단차를 갖도록 구성되는 것이 바람직하다. 특히, 반도체 바디의 상부 표면이 소스 및 드레인의 상부 표면보다 더 높게 구성하는 것이 더욱 바람직하다. 이와 같이, 반도체 바디와 소스 및 드레인의 높이가 달라짐에 따라, 상기 산화막의 상부 표면에 위치하는 채널용 반도체막이 모서리 영역에서 구부러지게 형성되고, 그 결과 채널용 반도체막의 유효 길이를 연장시킬 수 있게 된다. 이로 인해, Short channel effect를 감소시킬 수 있게 된다.
일반적으로, 메모리 소자는 TFT 게이트 절연막의 전하 저장층에 전자 또는 정공을 넣거나 뺌으로써, 특정 값을 저장하게 된다. 이를 위해서, TFT 게이트 전극에 양의 전압을 인가하여 TFT 게이트 절연막에 전자를 당겨서 넣거나 정공을 밀어서 빼냄으로써 프로그램(Program)하거나, TFT 게이트 전극에 음의 전압을 인가하여 TFT 게이트 절연막으로부터 전자를 밀어서 빼내거나 정공을 당겨 넣음으로써 이레이즈(Erase)하게 된다.
이와 같이, TFT 게이트 전극에 전압을 인가하는 것은 메모리 소자 근처에 위치한 주변 회로부(peripheral circuit)에 의해 수행된다. 종래의 TFT 소자는 주변 회로부를 통해, Program 동작에 사용되는 양의 전압을 구현하거나, Erase 동작에 사용되는 음의 전압을 구현하게 된다. 따라서, 종래의 TFT 소자는, 주변 회로부를 통해 음의 전압과 양의 전압을 모두 구현하여야 되므로, 주변 회로부의 크기가 커지고 설계도 복잡하게 되는 문제점이 있다.
하지만, 본 발명에 따른 TFT형 시냅스 모방 소자는 반도체 바디에 전극을 연결하고 반도체 바디에 양의 전압을 인가함으로써, TFT 게이트 전극에 음의 전압을 인가하는 것과 동일한 효과를 달성할 수 있게 된다. 이로 인해, 본 발명에 따른 구조에서는 주변 회로가 음(-)의 전압을 만들 필요가 없고, 주변 회로부를 통해 양(+)의 전압만을 구현하면 된다. 그 결과, 본 발명에 따른 구조는 TFT 게이트 전극과 반도체 바디에 각각 양의 전압을 인가하도록 구성함으로써, 기존의 소자 구조보다 설계가 간단하고 용이하며, 주변 회로부의 소요 면적도 감소시킬 수 있게 된다.
또한, 앞의 설명에서, 이레이즈(Erase) 동작시에 TFT 게이트 절연막으로부터 전자를 밀어서 빼거나 정공을 당겨서 넣는다고 설명하였다. 하지만, 실제로는 정공이 채널용 반도체막 내에 거의 존재하지 않기 때문에, Erase 동작은 대부분 전자를 밀어서 빼는 동작으로 한정될 수 있다. 이와 관련하여, 본 발명에 따른 소자의 반도체 바디는 p형 불순물이 도핑된 반도체 물질로 구성되고, 이레이즈 동작시에 채널용 반도체 막으로 정공을 제공할 수 있게 된다. 그 결과, 본 발명에 따른 TFT형 시냅스 모방 소자들 중 선택된 셀에 대한 Erase 동작시의 필요 전압(VERS)을 감소시키거나 양(+)의 전압만으로 이레이즈 동작을 가능하게 되고 선택되지 않은 셀들에 대한 이레이즈 동작을 효과적으로 억제시킬 수 있게 된다. 대부분의 소자에서 Program 전압보다 Erase 전압이 크다는 점을 고려하면, 본 발명에 따른 소자가 Erase 전압(VERS)을 감소시킬 수 있다는 것은 매우 중요하다.
한편, 본 발명에 따른 TFT형 시냅스 모방 소자는 소스 또는 드레인과 TFT 게이트 전극이 서로 겹치게(overlap) 구비되고, 서로 겹치는 소스와 TFT 게이트 전극의 사이, 및 서로 겹치는 드레인과 TFT 게이트 전극의 사이에 TFT 게이트 절연막(260)을 구비할 수 있다. 이 경우, 상기 TFT 게이트 절연막(260)은 커패시터로 사용될 수 있다.
한편, 일반적으로 TFT 소자에서는 드레인에 큰 전압이 걸리면, 전기장에 의해 전자-정공 쌍(EHP)이 생성되는 경우가 있다. 이렇게 생성된 전자는 그대로 드레인으로 빨려 들어가게 된다. 하지만, 정공은 오랜 시간에 걸쳐 자연적으로 없어지는 경우도 있지만, 채널의 아래에 존재하는 절연막으로 인해 아래로 가지 못하고 채널의 아래에 누적되는 경우가 발생한다. 이러한 상황으로 인하여 채널(Channel) 아래에 정공이 계속 누적되면, 그 자체로 양의 전압을 형성하게 되고, 그 결과, 소자의 전기적 특성에 문제를 일으키게 된다. 이를 Kink effect 라고 하며, 이러한 Kink Effect는 종래의 TFT 소자들이 공통적으로 가지고 있는 문제점이다. 하지만, 본 발명에 따른 TFT형 시냅스 모방 소자는 드레인에 큰 전압이 걸려 정공이 생성되더라도, 채널 아래의 반도체 바디를 통해 빠져나가므로, Kink 효과를 예방할 수 있다.
본 발명의 바람직한 실시예에 따른 소자에 있어서, 반도체 바디의 상부 표면이 소스 및 드레인의 상부 표면보다 높기 때문에, 상기 산화막의 상부에 위치하는 채널용 반도체막이 구부러지게 형성된 것을 특징으로 한다.
이와 관련하여, TFT 소자는 게이트에 의해서만 전류의 Conductance가 조절되어야 한다. 하지만, 실제로 종래의 TFT 소자는 드레인 전압이 커지면, 채널의 유효 길이(effective length ; 실제 길이와는 다른 길이로서, 전기적 특성에 영향을 미치는 길이)를 줄이는 효과를 가져오게 되고, 이로 인해 전류가 증가하는 현상이 발생하게 된다. 이를 단채널 효과(Short-channel effect)라고 부르며, 이러한 효과가 발생되는 것을 감소시키는 것이 필요하다.
정리하면, 전술한 구조를 갖는 본 발명에 따른 TFT형 시냅스 모방 소자는 종래의 TFT 소자에 없는 반도체 바디(230)를 더 구비함으로써, (1) 주변 회로부의 부담을 줄일 수 있으며, (2) 이레이즈(Erase) 동작시에 정공을 제공함으로써 상대적으로 낮은 이레이즈 전압(VERS)이 요구되며, (3) 종래의 TFT 소자의 Kink Effect를 해결할 수 있게 된다.
전술한 Short channel effect를 나타내는 척도가 output resistance(rO)이다. Output resistance ro = △Vds / △Ids (Vds가 변할 때, 전류 Ids가 변하는 비율의 역수)로 정의되며, 이상적인 경우 Ids는 Vds와는 관계가 없기 때문에 무한이어야 하고, 좋은 소자일수록 rO는 큰 값을 가지게 된다. 본 발명에 따른 소자와 같이, 채널용 반도체막이 구부러져 있으면, 소자를 위에서 봤을 때 길이가 같은 평면 소자와 비교했을 때 effective channel length는 더 길게 된다. 따라서, Vds가 변할 때 Ids 변화가 줄어들기 때문에, Output resistance의 값이 커지고 Short channel effect를 줄일 수 있게 된다.
도 3은 본 발명의 바람직한 실시예에 따른 시냅스 어레이 구조에 있어서, 평탄한 채널용 반도체막과 구부러진 채널용 반도체막에 대한 반도체 바디의 길이와 rO의 관계를 도시한 그래프들이다. 도 3의 (a)는 평탄한 Channel에 대한 그래프이며, (b)는 구부러진 Channel에 대한 그래프이다. 도 3을 참조하면, 구부러진 채널용 반도체막인 경우 rO가 더 큰 것을 확인할 수 있다.
또한, 본 발명에 따른 구부러진 channel은 TFT 게이트 전극에 전압을 인가하여 Program / Erase 동작시에 전기장이 Channel에 좀 더 집중되도록 한다. 그 결과, 같은 전압으로 Program / Erase할 때 종래 구조에 비하여 더 많이 Program 되거나 더 많이 Erase 되어 Memory Window (Program - Erase 간의 threshold voltage 차이, 클수록 상태가 잘 구별되어 좋음)가 늘어나는 효과를 가지게 된다. 도 4는 본 발명의 바람직한 실시예에 따른 시냅스 어레이 구조에 있어서, 평탄한 채널용 반도체막과 구부러진 채널용 반도체막에 대한 VGS-ID의 관계를 도시한 그래프들이다. 도 4의 (a)는 평탄한 Channel에 대한 그래프이며, (b)는 구부러진 Channel에 대한 그래프이다. 도 4를 참조하면, 구부러진 채널용 반도체막인 경우 가로 방향으로의 화살표가 더 넓은 것을 알 수 있으며, 이로써 구부러진 채널용 반도체막이 평탄한 채널용 반도체막보다 Memory Window가 더 큼을 확인할 수 있다.
또한, 시스템의 저전력 동작을 위해서는 시냅스 모방 소자의 동작 전류가 낮아야 한다. 이와 관련하여, 도 4의 (b)의 구부러진 채널용 반도체막을 갖는 소자는 (a)의 평탄한 채널용 반도체막을 갖는 소자에 비해 동작 전류가 낮음을 확인할 수 있다. 이는, 구부러진 채널용 반도체막을 갖는 소자가 effective channel length가 크기 때문이다.
정리하면, 본 발명에 따른 TFT형 시냅스 모방 소자는 채널용 반도체막을 구부러지게 구성함으로써, (1) Short channel effect를 감소시켜 Output resistance를 증가시킬 수 있게 되고, (2) 프로그램 및 이레이즈 동작에 대한 효율이 좋아져서 Memory Window가 커지거나, 프로그램 전압 및 이레이즈 전압을 감소시킬 수 있게 되고, (3) 전류가 낮아져서 저전력으로 동작할 수 있게 된다.
도 5는 본 발명의 바람직한 실시예에 따른 시냅스 어레이 구조에 있어서, (a)는 AND 타입의 어레이 구조에 대한 등가 회로도이며, (b)는 NOR 타입의 어레이 구조에 대한 등가 회로도이다. 도 5의 (a)에 도시된 바와 같이, 상기 시냅스 어레이 구조는, TFT형 시냅스 모방 소자들에 대한 소스 라인과 드레인 라인을 병렬로 배치하여 AND 타입의 시냅스 어레이 구조를 구성할 수 있다. 또한, 도 5의 (b)에 도시된 바와 같이, 상기 시냅스 어레이 구조는, TFT형 시냅스 모방 소자들에 대한 소스 라인과 드레인 라인을 서로 직교하게 배치하여 NOR 타입의 시냅스 어레이 구조를 구성할 수 있다.
AND 타입의 어레이 구조는, NAND 타입의 어레이 구조에 비해 값을 읽어내는 속도가 빠르고, NOR 타입의 어레이 구조에 비해 면적당 소자 개수에서 이득을 볼 수 있다. 뉴로모픽 시스템을 연구하는 입장에서는 NAND 구조는 산업계에서 많이 사용하여 성숙한 기술이라는 장점이 있으나, 구조적으로 활용할 수 있는 자유도가 떨어지고, 소자의 값을 읽어내는 속도가 느리다는 단점이 있다. NOR 구조는 구조적으로 활용할 수 있는 자유도가 가장 넓어 뉴로모픽 시스템을 구현할 때는 많이 사용되고 있다. 그러나, 면적당 소자의 개수가 적다는 단점이 존재하고, Program 동작(전자를 빼내는 작업)을 할 때 HCI (Hot - Carrier Injection) 방식을 쓰는데, 이는 채널에 전류가 흐르기 때문에 전력 소모가 커지고, 한번에 Program 할 수 있는 소자의 개수가 제한되는 단점이 있다.
AND 구조는 이를 절충하여, NOR 구조보다는 구현의 자유도가 줄어들지만, NAND 구조보다는 구현할 수 있는 기능이 많고, NOR 구조와는 달리 Program / Erase 모두 FN-Tunneling 방식을 활용하여 작은 전력으로 한번에 많은 양의 소자를 Program / Erase할 수 있다. FN(Fowler-Nordheim) Tunneling 방식은 channel에 전류가 흐르지 않는다. 또한, AND 구조는 면적당 소자 개수를 NAND 구조만큼 고집적으로 만들지는 못하지만 NOR 구조보다는 확실하게 고집적이 가능하다.
정리하면, AND 타입의 시냅스 어레이 구조는, (1) Program 및 Erase 둘다 FN-Tunneling 방식을 이용하여 Program시 HCI를 쓰는 NOR 구조에 비해 한번에 더 많은 양의 Cell은 Program 할 수 있고, 에너지 소모도 적게 들며, (2) NAND 구조에 비해 Read out (소자에 저장된 값을 읽어내는 시간) 이 더 빠르며, (3) NOR 구조에 비해 고집적이 가능하며, (4) NAND 구조에 비해 뉴로모픽 시스템 구현의 자유도가 높다는 장점을 갖는다.
한편, 전술한 구조의 TFT형 시냅스 모방 소자들을 직렬로 연결하여 셀 스트링을 구성하고, 셀 스트링을 구성하는 각 TFT형 시냅스 모방 소자의 게이트 전극에 전기적으로 분리된 워드라인을 연결함으로써, NAND 타입의 시냅스 어레이 구조를 구성할 수 있다. 이 경우, NAND 타입의 시냅스 어레이는 각 셀 스트링의 양 끝단의 각각에 적어도 하나의 스위치 소자를 추가로 구비하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여, 어레이 형태로 배열된 TFT형 시냅스 모방 소자와 CMOS 회로들을 구비하는 시냅스 어레이 구조의 제조 방법에 대하여 구체적으로 설명한다. 본 발명에 따른 시냅스 어레이 구조는 기존의 CMOS 공정에 몇 개의 추가 공정을 통해, 제작되는 것을 특징으로 한다.
도 6은 본 발명에 따른 시냅스 어레이 구조의 제조 방법에 있어서, 반도체 기판위에 시냅스 모방 소자 영역과 주변 회로부 영역을 구성하는 과정을 도시한 단면도들이다. 도 6을 참조하면, 먼저 p 타입의 반도체 기판을 준비한다(도 6의 (a)). 다음, 상기 기판에 산화막을 형성한 후 마스킹하여 n형 불순물이 도핑된 n-well을 만든다(도 6의 (b)). 본 발명에 따른 제조 공정은 주변 회로부의 NMOSFET 소자와 PMOSFET 소자와 TFT형 시냅스 모방 소자들을 같이 만드는 것이기 때문에, 주변 회로부의 소자 형성을 위해 n-well이 필요하다.
다음, 결과물의 표면에 질화막을 형성하고, 사진 식각 공정을 이용하여 소자가 없어도 되는 부분(격리 벽을 치고자 하는 부분)만 식각한다(도 6의 (c)). 다음, Photo (mask #4) 후 약한 p-type implant를 수행하여, p-type 기판으로 연결된 NMOSFET 소자들끼리 전기적으로 분리되게 한다. 다음, 산화막(Oxide)를 고온에서 길러내어 질화막이 없는 부분에만 산화막을 형성한 후, 질화막을 제거함으로써, 소자 격리용 절연막을 형성하게 된다(도 6의 (d)). 다음, 주변회로부의 NMOSFET, PMOSFET의 문턱 전압을 조절하는 implant를 수행한다. 전술한 공정을 통해, 반도체 기판에 이후 공정에서 제작될 소자들을 전기적으로 격리시키기 위한 절연막들이 형성된다.
도 7은 본 발명에 따른 시냅스 어레이 구조의 제조 방법에 있어서, 시냅스 모방 소자의 반도체 바디, 소스와 드레인, 그리고, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극을 형성하는 과정을 도시한 단면도들이다. 도 7을 참조하면, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 격리를 위해 만들어진 소자 격리용 절연막위에 P type으로 doping된 Silicon을 올리고, 마스크(mask #5)를 이용하여 반도체 바디 모양으로 깎아내어 반도체 바디를 형성하고, 반도체 바디의 표면에 산화막을 형성한다(도 7의 (a)).
종래의 공정에서 TFT 소자를 만들 때는 Si 기판위에 Insulator (Oxide)를 따로 길러서 그 위에 만든다. 하지만, 본 발명은 주변 회로부의 NMOSFET 소자와 PMOSFET 소자와 시냅스 모방 소자를 같이 공정하며 원래 만들어야 하는 소자 격리용 절연막위에 시냅스 모방 소자를 만들기 때문에, Oxide를 기르는 과정 하나를 제거할 수 있게 된다.
다음, 결과물 위에 N type으로 도핑된 폴리 실리콘을 증착한다(도 7의 (b)) 이 N type poly silicon은 TFT형 시냅스 모방 소자의 Drain과 Source Line인 동시에, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극으로 작용하게 된다. 또한 회로에서 필요한 커패시터 소자를 만드는데도 활용할 수도 있다.
다음, 표면 평탄화를 하여, 반도체 바디의 상부 표면의 N+ poly Si 부분이 제거되며 드레인과 소스가 분리된다(도 7의 (c)). 보통의 TFT 소자에서 도핑된 반도체 바디(즉, P body)를 만들면 좋기는 하나, 그렇지 못하는 이유가 P body를 만들게 되면 필요한 마스크의 수가 늘어나기 때문이다. 그러나, 본 발명에 따른 제조 방법은, 전술한 도 7의 (a)와 (b) 과정이후 마스크없이 진행되는 화학-기계적 연마(CMP) 공정에 의한 평탄화를 통해, 추가적인 mask 없이 자연적으로 소스 / 반도체 바디 / 드레인이 분리된 상태로 형성될 수 있다.
다음, 마스크(mask #6)을 사용하여 N+ poly Silicon을 깎아내서 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 Gate와 (왼쪽 파란 네모), 회로의 여러 구성요소 (커패시터 하부 전극) (중간 파란 네모)와 TFT의 소스/드레인 (오른쪽 파란 네모)을 동시에 형성한다(도 7의 (d)). 이 과정에서, mask를 하나 줄이게 된다.
다음, 도면에 도시되어 있지는 않지만, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극과 TFT형 시냅스 모방 소자의 소스와 드레인이 형성된 상태에서 마스크없이 silicon을 약간 깎아 내면, oxide로 덮여 있는 p-Si인 반도체 바디는 그대로 있고, 드러나 있는 n-Si인 소스와 드레인만 약간 낮아지게 된다. 그 결과, 최종 소자 구조에서 채널용 반도체막이 휘어 있는 구조를 구현할 수 있다.
도 8은 본 발명에 따른 시냅스 어레이 구조의 제조 방법에 있어서, 시냅스 모방 소자의 TFT 게이트 절연막과 TFT 게이트 전극을 형성하고 주변 회로부의 NMOSFET 소자와 PMOSFET 소자를 완성하는 과정을 도시한 단면도들이다. 도 8을 참조하면, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 소스/드레인 형성을 위해 마스크(mask #7, #8)를 이용하여 n type doping 과 p type doping을 순차적으로 진행한다. 이 때 LDD 형성을 위해 동일한 마스크를 사용하여 두 번의 포토리소그래피 공정과 주입(implant) 공정을 진행하고, 중간에 산화(oxidation) 과정이 삽입된다(도 8의 (a)).
다음, TFT형 시냅스 모방 소자의의 채널용 반도체막이 된 poly-Si를 덮은 뒤 마스크(mask #9)를 이용하여 패터닝하여 채널용 반도체막을 형성하고, 메모리 기능을 구현하기 위한 TFT 게이트 절연막 스택을 형성한다(도 8의 (b)).
다음, TFT형 시냅스 모방 소자의 TFT 게이트 전극과 커패시터의 상부 전극을 형성하기 위한 금속(TiN)을 증착하고, 마스크(mask #10)을 이용하여 식각한다. 이 때 기존 CMOS 공정에서도 커패시터(capacitor)를 만든다면 이 과정은 필요하기 때문에, 시냅스의 게이트 형성과 CMOS 공정 중 하나가 공유된다(도 8의 (c)).
다음, 결과물의 표면에 패시베이션(Passivation)용 산화막을 증착한 후, 금속과 N+ gate에서 금속 배선을 형성한다(도 8의 (d)).
전술한 공정을 통해, 본 발명에 따른 시냅스 어레이 구조는 TFT형 시냅스 모방 소자와 주변 회로부의 NMOSFET 소자와 PMOSFET 소자를 함께 공정할 수 있게 된다. 뉴로모픽 시스템을 만들 때 시냅스 동작을 하는 부분 (TFT형 시냅스 모방 소자들) 외에 이를 읽고 쓰기 위한 주변 회로부가 필수적으로 필요하기 때문에. 이들 공정들을 동시에 진행되어야 한다. 본 발명과 같이, 한번에 공정을 진행함으로써, 자연스럽게 각각의 공정이 서로 영향을 미칠 수 있고, 마스크의 개수와 제조 공정들을 최소화시킬 수 있게 된다.
먼저, 전술한 도 7의 (a)과정에서 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 소자 격리용 절연막인 Field Oxide위에 TFT형 시냅스 모방 소자를 공정함으로써, TFT형 시냅스 모방 소자들을 제작하기 위해 추가적인 Oxide를 기를 필요가 없어져 공정 수를 줄일 수 있게 된다. 또한, 해당 과정에서 형성된 반도체 바디 라인을 이용하면, 회로 구현에 필요한 저항소자도 만들 수도 있게 된다. 이후 Oxidation 과정에서 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 절연막과 TFT의 소스, 드레인, 바디를 절연시키기 위한 절연막 (도2b, 240)이 함께 형성된다. 또한, 전술한 도 7의 (b) 과정에서 N+ poly silicon을 덮고, 이를 TFT형 시냅스 모방 소자의 소스와 드레인, 그리고 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극으로 사용하였기에, 각각을 따로 공정할 때보다 Step수를 줄일 수 있게 된다. 또한, CMP(평탄화 공정)를 사용하여 TFT형 시냅스 모방 소자의 반도체 바디와 소스/드레인을 추가적인 마스크없이 분리해낼 수 있고, 공정의 수도 줄일 수 있게 된다.
또한, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극과 TFT 시냅스 모방 소자의 소스/드레인(S/D) 형성시에 동시에 식각함으로써, 마스크의 개수와 공정 수를 줄일 수 있게 된다. 또한 여기에서 회로적으로 필요한 커패시터도 함께 동일한 마스크를 사용하여 만들 수 있다. 또한, 컨택홀(Contact hole)과 전극(electrode)을 만들 때, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자와 TFT형 시냅스 모방 소자들이 동시에 진행함으로써, 마스크의 개수와 공정의 수를 줄일 수 있게 된다. 전술한 공정들을 통해, 본 발명에 따른 시냅스 어레이 구조는 TFT형 시냅스 모방 소자들과 주변 회로부의 NMOSFET 소자와 PMOSFET 소자들을 동시에 공정함으로써, 마스크의 개수와 제조 공정 단계들을 최소화시킬 수 있게 된다.
상기 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극의 상부 표면은 상기 TFT형 시냅스 모방 소자의 소스 및 드레인의 상부 표면보다 더 높게 형성되는 것이 바람직하다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1: TFT 소자
2 : TFT형 시냅스 모방 소자
200 : 반도체 기판
210 : 절연막
220 : 소스
222 : 드레인
230 : 반도체 바디
240 : 산화막
250 : 채널용 반도체막
260 : TFT 게이트 절연막
270 : TFT 게이트 전극

Claims (13)

  1. 반도체 기판;
    상기 반도체 기판위에 구비된 소자 격리용 절연막에 배열 형태로 배치된 복수 개의 TFT형 시냅스 모방 소자들; 및
    상기 반도체 기판위에 구비된 PMOSFET 소자들과 NMOSFET 소자들로 이루어진 주변회로부;를 구비하고,
    상기 TFT 형 시냅스 모방 소자는,
    상기 소자 격리용 절연막위에 위치하되 서로 일정 거리 이격되어 위치하며, 제1 유형의 불순물이 고농도 도핑된 반도체 물질로 이루어진 소스와 드레인;
    상기 소스와 드레인의 사이에 위치하며, 제1 유형과 반대인 제2 유형의 불순물이 도핑된 반도체 물질로 이루어진 반도체 바디;
    상기 반도체 바디와 소스의 사이, 그리고 상기 반도체 바디와 드레인의 사이에 위치하는 산화막들;
    상기 반도체 바디와 상기 산화막들의 상부 표면에 위치하고, 소스와 드레인을 전기적으로 연결시킬 수 있도록 구성되며, 반도체 물질로 이루어진 채널용 반도체막;
    상기 채널용 반도체막의 상부 표면에 위치하며, 적어도 하나 이상의 절연막으로 이루어진 TFT 게이트 절연막; 및
    상기 TFT 게이트 절연막의 상부 표면에 위치하며, 전도성 물질로 이루어진 TFT 게이트 전극;
    을 구비하는 것을 특징으로 하는 시냅스 어레이 구조.
  2. 제1항에 있어서, 상기 주변 회로부의 PMOSFET 소자들과 NMOSFET 소자들의 게이트 전극의 두께는 상기 TFT형 시냅스 모방 소자의 소스와 드레인의 두께보다 더 두꺼운 것을 특징으로 하는 시냅스 어레이 구조.
  3. 제1항에 있어서, 상기 TFT형 시냅스 모방 소자의 TFT 게이트 전극은,
    소스 및 드레인과 자기정렬형태로 구비된 것을 특징으로 하는 시냅스 어레이 구조.
  4. 제1항에 있어서, 상기 시냅스 어레이 구조는,
    TFT형 시냅스 모방 소자들에 대한 소스 라인과 드레인 라인을 병렬로 배치하여 AND 타입의 시냅스 어레이 구조를 구성하거나,
    TFT형 시냅스 모방 소자들에 대한 소스 라인과 드레인 라인을 서로 직교하게 배치하여 NOR 타입의 시냅스 어레이 구조를 구성한 것을 특징으로 하는 시냅스 어레이 구조.
  5. 제1항에 있어서, 상기 시냅스 어레이 구조는,
    TFT형 시냅스 모방 소자들을 직렬로 연결하여 셀 스트링을 구성하고, 각 TET형 시냅스 모방 소자들의 TFT 게이트 전극에 전기적으로 분리된 워드라인을 연결하여 NAND 타입의 시냅스 어레이 구조를 구성한 것을 특징으로 하며,
    상기 셀 스트링의 양 끝단의 각각에 적어도 하나의 스위치 소자를 구비하는 것을 특징으로 하는 시냅스 어레이 구조.
  6. 제1항에 있어서, 상기 TFT 게이트 절연막은
    적어도 전하 저장층과 절연막을 포함하는 스택 구조로 이루어지는 것을 특징으로 하는 시냅스 어레이 구조.
  7. 제1항에 있어서, 상기 반도체 바디는 소스 및 드레인과 서로 다른 높이로 이루어져 반도체 바디와 소스 및 드레인을 연결하는 산화막의 모서리들이 단차를 갖도록 구성되어, 상기 산화막의 상부에 위치하는 채널용 반도체막이 구부러지게 구비됨으로써, 채널용 반도체막의 유효 길이를 변화시켜 짧은 채널 효과를 억제시킨 것을 특징으로 하는 시냅스 어레이 구조.
  8. 제7항에 있어서, 상기 반도체 바디의 상부 표면은 상기 소스 및 드레인의 상부 표면보다 더 높게 형성된 것을 특징으로 하는 시냅스 어레이 구조.
  9. 제1항에 있어서, 상기 반도체 바디는
    P 유형의 불순물이 도핑된 반도체 물질로 이루어지고, 이레이즈 동작시에 채널용 반도체막으로 정공을 제공하도록 구성됨으로써, 선택된 셀에 대한 이레이즈 동작시의 필요 전압(VERS)을 감소시키거나 양(+)의 전압만으로 이레이즈 동작을 가능하게 하고, 선택되지 않은 셀에 대한 이레이즈를 억제하는 것을 특징으로 하는 시냅스 어레이 구조.
  10. 제1항에 있어서, 상기 TFT형 시냅스 모방 소자는,
    소스 또는 드레인과 TFT 게이트 전극이 서로 겹치게(overlap) 구비되며,
    서로 겹치게 구비된 상기 소스와 TFT 게이트 전극의 사이 또는 상기 드레인과 TFT 게이트 전극의 사이에 구비된 TFT 게이트 절연막은 커패시터로 사용되는 것을 특징으로 하는 시냅스 어레이 구조.
  11. (a) 반도체 기판위의 제1 소정 영역에 주변 회로부의 소자용 웰을 형성하고, 반도체 기판위의 제2 소정 영역에 소자 격리용 절연막을 형성하는 단계;
    (b) 상기 소자 격리용 절연막위에 제1 유형의 불순물이 도핑된 반도체 바디를 형성하고, 반도체 바디의 표면에 산화막을 형성하는 단계;
    (c) 전체 표면에 제2 유형의 불순이 고농도 도핑된 반도체 물질을 증착한 후 평탄화하여, TFT형 시냅스 모방 소자의 반도체 바디의 상부 표면을 노출시키는 단계;
    (d) 사진 식각 공정을 이용하여, TFT형 시냅스 모방 소자의 소스와 드레인을 형성하고, 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들을 형성하는 단계;
    (e) 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 소스와 드레인들을 형성하는 단계;
    (f) TFT형 시냅스 모방 소자의 상부 표면에 채널용 반도체막 및 TFT 게이트 절연막을 순차적으로 형성하는 단계; 및
    (g) TFT형 시냅스 모방 소자의 TFT 게이트 전극 및 커패시터의 전극을 형성하는 단계;
    를 구비하여, TFT형 시냅스 모방 소자와 주변 회로부의 NMOSFET 소자와 PMOSFET 소자를 함께 공정하는 것을 특징으로 하는 시냅스 어레이 제조 방법.
  12. 제11항에 있어서, 상기 (d) 단계는,
    (d1) 사진 식각 공정을 이용하여, TFT형 시냅스 모방 소자의 소스와 드레인을 형성함과 동시에 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들을 형성하는 단계; 및
    (d2) 별도의 마스크없이 TFT형 시냅스 모방 소자의 소스와 드레인을 일부 식각하는 단계;
    를 구비하여, TFT형 시냅스 모방 소자의 반도체 바디가 소스와 드레인보다 높게 형성되도록 하는 것을 특징으로 하는 시냅스 어레이 제조 방법.
  13. 제12항에 있어서, 상기 (d) 단계의 TFT형 시냅스 모방 소자의 소스와 드레인을 형성함과 동시에 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들을 형성하는 공정에서,
    NMOSFET 소자와 PMOSFET의 게이트 전극 물질이 박막 형태로 형성되되 상기 반도체 기판의 표면에 구비된 NMOSFET 소자와 PMOSFET의 게이트 절연막 및 상기 게이트 절연막의 상부 표면보다 높게 형성된 상기 소자 격리용 절연막 위에 형성되고,
    화학 기계적 연마(Chemical-Mechanical Polishing)를 통해 소스와 드레인을 위한 전극 및 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들을 평탄화시키고 패터닝하여, 상기 TFT형 시냅스 소자의 소스와 드레인을 위한 전극의 두께가 주변 회로부의 NMOSFET 소자와 PMOSFET 소자의 게이트 전극들보다 더 얇아지도록 구성한 것을 특징으로 하는 시냅스 어레이 제조 방법.
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