KR20240056114A

KR20240056114A - 임피던스 조정 회로

Info

Publication number: KR20240056114A
Application number: KR1020220136328A
Authority: KR
Inventors: 임천용; 서용석; 김홍민
Original assignee: 전북대학교산학협력단
Priority date: 2022-10-21
Filing date: 2022-10-21
Publication date: 2024-04-30
Also published as: WO2024085481A1

Abstract

본 실시예는 등가 커패시턴스를 조정하여 임피던스를 조정하는 임피던스 조정 회로로, 상기 임피던스 조정 회로는: 대상 커패시터와의 연결에 따라 상기 등가 커패시턴스를 변화시키는 단위 레그(leg)로, 상기 단위 레그는: 기준 전압 레일에 일 전극이 연결되고, 등가적으로 상기 대상 커패시터에 연결되어 상기 등가 커패시턴스를 조정하는 조정 커패시터와, 레그 전압원과 상기 레그 전압원과 직렬로 연결된 두 개의 스위치들과, 상기 두 개의 스위치들이 연결된 노드에 일 전극이 연결되고, 타 전극은 상기 조정 커패시터의 타 전극과 연결된 제1 인덕터 및 RF 레일과 연결되어 RF 전압이 애노드(anode)로 제공되고, 캐소드가 상기 제1 인덕터의 상기 타 전극에 연결되어 상기 애노드와 상기 캐소드 사이에 접합 커패시턴스가 형성되는 다이오드를 포함하고, 상기 단위 레그와 병렬로 연결되는 병렬 인덕터; 및 상기 등가 커패시턴스가 변화하도록 상기 레그를 제어하는 제어부를 포함하며, 상기 조정 커패시터의 커패시턴스는 상기 접합 커패시터의 커패시턴스에 비하여 5배 이상 큰 값을 가진다.

Description

임피던스 조정 회로{IMPEDANCE ADJUST CIRCUIT}

본 기술은 임피던스 조정 회로와 관련된다.

반도체 제조 공정은 여러 단위 공정들을 포함하며, 이들 단위 공정의 대표적인 예는 에칭(Etching) 공정과 증착(Deposition) 공정이 있다. 요즈음의 에칭 공정과 증착 공정은 플라즈마를 활용하는 대표적인 공정이라고 할 수 있다.

이러한 공정에서는 플라즈마 장비를 사용하며, 부하측으로 최대 전력이 전송되도록 플라즈마 장비 입력측의 임피던스와 부하측의 임피던스를 정합(matching)한다.

플라즈마 부하는 챔버에 사용되는 가스의 종류와 양 그리고 플라즈마 발생 여부에 의하여 항상 값이 변화하는 부하이기 때문에 이러한 성질에 대응하여 임피던스를 항상 입력측과 같게 맞춰주기 위한 임피던스 매칭 회로가 필수적이다.

종래의 임피던스 매칭 회로에서는 기계적으로 커패시턴스를 가변하는 진공 가변 커패시터가 사용되어 왔다. 하지만 진공 가변 커패시터는 기계적으로 커패시턴스를 가변하기 때문에 가변 시간이 느려진다는 문제점을 가지고 있다. 커패시턴스를 기계적으로 변화하는데 소요되는 시간은 총 에칭 공정 시간의 30% 을 차지한다.

또한, RF 레일을 통해 RF 전압을 제공받고 이를 이용해서 플라즈마를 형성하여 반도체 공정을 수행하는 것이 일반적이다. 그러나, 종래 기술에서는 RF 전압이 구동 회로부에 까지 침투하여 목적하지 않은 노이즈로 작용하여 구동 회로의 오동작을 야기하는 난점이 있었다.

본 실시예는 종래 기술의 난점을 해소하기 위한 것이다. 즉, 신속하게 커패시턴스를 전기적으로 변화시킬 수 있는 임피던스 조정 회로를 제공하며, RF 전압의 영향을 감소시키는 것이 본 실시예로 해결하고자 하는 과제 중 하나이다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면은 상기 병렬 인덕터와 직렬로 연결된 보상 전압원을 포함한다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 대상 커패시터는 상기 RF 레일에 일 전극이 연결되고, 상기 기준 전압 레일에 타 전극이 연결된 것이다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 레그 전압원이 제공하는 전압의 크기는, RF 레일로 제공되는 RF 전압에 비하여 큰 것이다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 조정 커패시터의 커패시턴스는, 상기 접합 커패시터의 커패시턴스에 비하여 7배 이상 큰 값을 가진다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 조정 커패시터는, 상기 다이오드를 통하여 상기 대상 커패시터와 병렬로 연결되어 상기 등가 커패시턴스가 조절된다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 두 개의 스위치들은, 상기 기준 전압 레일에 연결된 제1 스위치와, 상기 레그 전압원과 연결된 제2 스위치를 포함하며, 상기 제2 스위치가 차단되고, 상기 제1 스위치가 도통될 때 상기 조정 커패시터와 상기 대상 커패시터가 등가적으로 병렬로 연결되어 상기 등가 커패시턴스가 조절된다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 제1 스위치가 차단되고, 상기 제2 스위치가 도통될 때 상기 조정 커패시터는 상기 대상 커패시터와 연결이 등가적으로 차단된다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 단위 레그는 복수개가 병렬로 연결된다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 복수개의 상기 단위 레그들에 포함된 상기 조정 커패시터들은, 서로 다른 커패시턴스를 가진다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 복수개의 상기 단위 레그들에 포함된 상기 조정 커패시터들은, 서로 동일한 커패시턴스를 가진다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 제어부는, 상기 복수개의 상기 단위 레그들 중 어느 하나 이상에 포함된 상기 조정 커패시터를 상기 대상 커패시터에 등가적으로 연결하도록 제어한다.

본 실시예에 의한 임피던스 조정 회로의 어느 한 측면에 의하면, 상기 다이오드는 PIN 다이오드이다.

본 실시예에 의하면, 제어 신호로 신속하게 커패시턴스를 변화시킬 수 있어 반도체의 생산성을 향상시킬 수 있다는 장점이 제공된다.

도 1은 본 실시예에 의한 임피던스 조정 회로의 일 실시예를 도시한 도면이다.
도 2는 조정 커패시턴스가 보이지 않는 제1 페이즈에서 본 실시예의 동작을 설명하기 위한 도면이다.
도 3은 조정 커패시턴스가 보이는 제2 페이즈에서 본 실시예의 동작을 설명하기 위한 도면이다.
도 4는 복수의 단위 레그들을 형성한 임피던스 조정회로를 예시한 도면이다.

이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명한다. 도 1은 본 실시예에 의한 임피던스 조정 회로의 일 실시예를 도시한 도면이다. 도 1을 참조하면, 임피던스 조정 회로(10)는 등가 커패시턴스를 조정하여 임피던스를 조정하는 임피던스 조정 회로로, 대상 커패시터(C)와의 연결에 따라 상기 등가 커패시턴스를 변화시키는 단위 레그(leg, 100)와, 상기 등가 커패시턴스가 변화하도록 상기 레그를 제어하는 제어부(200)를 포함하며, 상기 레그(100)와 병렬로 연결된 인덕터(Lf)를 포함한다. 후술할 실시예와 같이 레그(100)는 복수개가 병렬로 연결될 수 있고, 인덕터(Lf)는 보상 전압원(V2, 도 2 내지 도 4 참조)과 직렬로 연결될 수 있다.

도시된 실시예에서, 레그 전압원(V1)이 제공하는 전압의 크기는 RF 레일을 통하여 제공되는 RF 전압 V_RF에 비하여 클 수 있다. 따라서, 다이오드(D)의 애노드에 RF 전압 V_RF이 인가되고, 캐소드에 레그 전압원(V1)이 제공하는 전압이 인가되는 경우에 다이오드는 차단될 수 있다.

도시된 실시예에서, 다이오드(D)는 PIN 다이오드일 수 있다. PIN 다이오드는 P 타입으로 도핑된 반도체와 N 타입으로 도핑된 반도체 사이에 진성(intrinsic) 반도체를 개재하여 형성된 다이오드이다. PIN 다이오드는 P 타입 반도체, 진성 반도체 및 N 타입 반도체가 접합되어 이루어진 다이오드이다. PIN 다이오드에 형성된 접합 커패시터의 커패시턴스는 P 타입 반도체와 N 타입 반도체가 접합되어 이루어진 PN 다이오드의 접합 커패시턴스 크기에 비하여 낮은 커패시턴스 값을 가지므로, 후술할 바와 같이 본 실시예에서 우수한 효과를 제공할 수 있다.

도 2 및 도 3은 각각 조정 커패시턴스가 보이지 않는 제1 페이즈 및 조정 커패시턴스가 보이는 제2 페이즈에서의 본 실시예에 의한 임피던스 조정 회로(10)의 동작을 설명하기 위한 도면이다. 도 2는 제1 페이즈에서 본 실시예의 동작을 설명하기 위한 도면으로, 도 2를 참조하면, 제어부(200)는 제어 신호를 제공하여 스위치 Q1, Q2를 제어한다. 도 2로 예시된 제1 페이즈에서, 제어부(200)는 제어 신호를 제공하여 스위치 Q1을 차단하고, 스위치 Q2를 도통시킨다. 도시된 실시예에서, 스위치 Q1, Q2는 NMOS 트랜지스터일 수 있으며, 도시되지 않은 다른 실시예로, 스위치 Q1, Q2는 PMOS 트랜지스터 등의 반도체 스위치로 구현될 수 있다. 도시된 실시예에서,임피던스 조정 회로(10)는 보상 전압원(V2)을 더 포함한다. 보상 전압원(V2)는 후술할 제2 페이즈에서 다이오드(D1)와 스위치 Q1에 형성되는 전압 강하를 보상하기 위하여 보상 전압을 제공한다.

제어부(200)는 논리 로우 상태의 제어 신호를 스위치 Q1의 게이트 전극에 제공하고, 논리 하이 상태의 제어 신호를 스위치 Q2의 게이트 전극에 제공하여 스위치 Q1을 차단하고, 스위치 Q2를 도통시킬 수 있다.

스위치 Q2가 도통되고, 과도 상태(transient state)를 지나 정상 상태(steady state)에 도달하면 인덕터 L1은 볼티지 - 세컨드 발란스(voltage - second balance)에 의하여 인덕터 양단의 전압 평균은 0 이다. 따라서, 정상 상태에서 인덕터 L1 양단의 A 노드와 B 노드의 전압차는 없다.

다이오드(D)의 캐소드(cathode)는 노드 B에 연결되므로 레그 전압원(V1)이 제공하는 전압이 제공되고, 다이오드(D)의 애노드(anode)에는 RF 레일로부터 RF 전압(V_RF)이 제공된다. 레그 전압원(V1)이 제공하는 전압인 V1은 RF 레일로부터 제공되는 V_RF 보다 크다. 따라서, 다이오드(D)에는 역방향 전압이 인가되어 차단된다.

상술한 바와 같이 다이오드(D)에 형성되는 기생 커패시터는 낮은 커패시턴스값을 가지므로 큰 임피던스를 형성한다. 제1 페이즈에서 다이오드(D)는 차단되나, 커패시턴스(Cj)와 조정 커패시터(Cadj)의 커패시턴스의 전압 분배에 의하여 B 노드에 RF 전압이 형성된다.

종래 기술에서 인덕터의 일 단에 형성된 고주파 전압을 접지 전압 레일(GND)로 우회시키기 위하여 RF 주파수서 공진하는 공진 회로를 두어 RF 주파수에서 RF 신호를 접지 레일로 우회하고자 하였다. 그러나, 공진 회로를 형성하는 인덕터와 커패시터의 인덕턴스 및 커패시턴스의 오차에 의하여 주파수 오차가 발생하여 목적하는 RF 신호 우회 효과를 얻을 수 없었다.

본 실시예에서, 다이오드의 접합 커패시터(Cj)와 조정 커패시터(Cadj)로 형성되는 전압 분배기(voltage divider)를 이용하여 B 노드에 형성되는 RF 전압을 제어한다. 아래의 수학식은 커패시터의 리액턴스(reactance)를 연산하는 식이다.

[수학식 1]

(j: 허수 단위, ω:각속도, C: 커패시턴스)

수학식 1에 도시된 바와 같이 커패시터의 리액턴스는 커패시터의 커패시턴스에 반비례한다. 다이오드의 접합 커패시턴스 Cj에 비하여 조정 커패시터 Cadj의 커패시턴스를 크게 형성하면 B 노드에서 형성되는 전압 VB은 전압 분배 원칙에 따라 아래의 수학식 2와 같이 표시될 수 있다.

[수학식 2]

(V_B: B 노드의 전압, Xadj: 조정 커패시터의 리액턴스, Xj: 접합 커패시터의 리액턴스)

즉, B 노드에 형성되는 RF 전압의 크기는 조정 커패시터의 커패시턴스 Cadj와 접합 커패시터의 커패시턴스 Cj의 커패시턴스 합에 대한 접합 커패시터의 커패시턴스 Cj의 크기에 상응한다. 따라서, 다이오드에 형성되는 접합 커패시터(Cj)에 비하여 더 큰 커패시턴스를 가지는 조정 커패시터(Cadj)를 사용함으로써 B 노드에 형성되는 RF 전압의 크기를 감소시킬 수 있다.

일 실시예로, 조정 커패시터(Cadj)의 커패시턴스는 접합 커패시터(Cj) 커패시턴스의 적어도 5배 이상일 수 있으며, 바람직하게는 7배 이상의 커패시턴스 값을 가질 수 있다. 이와 같이 조정 커패시터의 커패시턴스를 조절하여 RF 전압이 구동회로에서 노이즈로 작용하여 미치는 영향을 감소시킬 수 있다.

도 3은 제2 페이즈에서 본 실시예의 동작을 설명하기 위한 도면이다. 도 3을 참조하면, 제2 페이즈에서 제어부(200)는 제어 신호를 제공하여 스위치 Q2를 차단하고 스위치 Q1을 도통시킨다. 인덕터 L1에는 RF 전류 I_RF 의 최대값보다 크거나 같은 인덕터 전류 I_L1이 직류의 형태로 흐르고 다이오드(D)에는 RF 전류 I_RF 와 I_L1이 더해져서 흐른다. 따라서 다이오드(D)에는 항상 0 보다 큰 전류가 흘러 도통된다.

다이오드(D)가 도통됨에 따라 커패시터(C)와 조정 커패시터(Cadj)는 병렬로 연결된다. 따라서, 등가 커패시턴스(Ceq)는 두 커패시터의 커패시턴스의 합인 C + Cadj 로 형성되어 등가 커패시턴스를 목적하는 커패시턴스로 형성할 수 있으며, 임피던스 조정을 수행할 수 있다.

제2 페이즈에서, 다이오드(D), 인덕터 및 스위치 Q1이 연결된 경로에서, 다이오드(D1)은 도통시 순방향 전압 강하가 형성되며, 스위치 Q1을 통하여 전류가 흐를 때에는 도통 저항에 의한 전압 강하가 형성된다.

보상 전압원(V2)는 다이오드(D1)와 스위치 Q1에 형성되는 전압 강하를 보상하기 위하여 보상 전압을 제공한다. 보상 전압의 크기는 다이오드(D1)의 순방향 전압 강하와 스위치 Q1의 도통 저항에 의한 전압 강하의 합에 상응할 수 있다. 또한, 보상 전압원(V2)는 인덕터 Lf와 직렬로 연결된다. 제2 페이즈에서 레그(100)가 정상 상태에 있으면 인덕터 Lf는 볼티지 - 세컨드 밸런스에 의하여 양단의 전압 평균은 0이다.

도 4는 복수의 단위 레그(100)들을 형성한 임피던스 조정회로를 예시한 도면이다. 도 4를 참조하면, 예시된 임피던스 조정 회로는 복수의 단위 레그들(100a, 100b, ..., 100n)들을 포함한다. 각각의 단위 레그들(100a, 100b, ..., 100n)에 포함된 조정 커패시터들(Cadja, Cadjb, ..., Cadjn)의 커패시턴스들은 서로 다르거나 같을 수 있다.

따라서, 제어부(200)는 부하(미도시)의 임피던스에 따라 최대의 전력이 전달될 수 있도록 부하의 임피던스에 정합되는 커패시턴스를 포함하는 단위 레그를 선택하고, 선택된 레그를 활성화도록 제어 신호를 제공하여 커패시터(C)와 해당 조정 커패시터를 병렬로 연결함으로써 임피던스 매칭(impedance matching)을 수행할 수 있다. 일 실시예로, 복수개의 조정 커패시터가 대상 커패시터(C)와 연결될 수 있다.

종래 기술에 의하면, 각각의 단위 커패시턴스 조절부 내에 독립 전원을 형성하였다. 그러나, 종래 기술의 독립 전원은 노이즈로부터의 영향을 감소시키기 위하여 절연 변압기(isolation transformer)를 이용하는 것으로, 각각의 단위 커패시턴스 조절부 내에 포함되는 경우에는 부품수가 증가하여 부피의 증가, 회로의 생성 비용 증가 등의 난점이 있었다.

그러나, 본 실시예에 의하면 단일한 인덕터 및 보상 전압원을 두어 선택된 단위 레그에서 형성되는 전압강하를 보상할 수 있어 종래 기술에 비하여 제품 부피를 감소시킬 수 있으며, 회로에 포함되는 소자의 수를 감소시켜 경제적이라는 장점이 제공된다.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

10: 임피던스 조정 회로
100: 단위 레그 200: 제어부

Claims

등가 커패시턴스를 조정하여 임피던스를 조정하는 임피던스 조정 회로로, 상기 임피던스 조정 회로는:
대상 커패시터와의 연결에 따라 상기 등가 커패시턴스를 변화시키는 단위 레그(leg)로, 상기 단위 레그는:
기준 전압 레일에 일 전극이 연결되고, 등가적으로 상기 대상 커패시터에 연결되어 상기 등가 커패시턴스를 조정하는 조정 커패시터와, 레그 전압원과 상기 레그 전압원과 직렬로 연결된 두 개의 스위치들과, 상기 두 개의 스위치들이 연결된 노드에 일 전극이 연결되고, 타 전극은 상기 조정 커패시터의 타 전극과 연결된 제1 인덕터 및 RF 레일과 연결되어 RF 전압이 애노드(anode)로 제공되고, 캐소드가 상기 제1 인덕터의 상기 타 전극에 연결되어 상기 애노드와 상기 캐소드 사이에 접합 커패시턴스가 형성되는 다이오드를 포함하고,
상기 단위 레그와 병렬로 연결되는 병렬 인덕터; 및
상기 등가 커패시턴스가 변화하도록 상기 레그를 제어하는 제어부를 포함하며,
상기 조정 커패시터의 커패시턴스는 상기 접합 커패시터의 커패시턴스에 비하여 5배 이상 큰 값을 가지는 임피던스 조정 회로.
제1항에 있어서,
상기 임피던스 조정 회로는,
상기 병렬 인덕터와 직렬로 연결된 보상 전압원을 더 포함하는 임피던스 조정 회로.
제1항에 있어서,
상기 대상 커패시터는
상기 RF 레일에 일 전극이 연결되고, 상기 기준 전압 레일에 타 전극이 연결된 것인 임피던스 조정 회로.
제1항에 있어서,
상기 레그 전압원이 제공하는 전압의 크기는,
RF 레일로 제공되는 RF 전압에 비하여 큰 것인 임피던스 조정 회로.
제1항에 있어서,
상기 조정 커패시터의 커패시턴스는,
상기 접합 커패시터의 커패시턴스에 비하여 7배 이상 큰 값을 가지는 임피던스 조정 회로.
제1항에 있어서,
상기 조정 커패시터는,
상기 다이오드를 통하여 상기 대상 커패시터와 병렬로 연결되어 상기 등가 커패시턴스가 조절되는 임피던스 조정 회로.
제1항에 있어서,
상기 두 개의 스위치들은,
상기 기준 전압 레일에 연결된 제1 스위치와,
상기 레그 전압원과 연결된 제2 스위치를 포함하며,
상기 제2 스위치가 차단되고, 상기 제1 스위치가 도통될 때 상기 조정 커패시터와 상기 대상 커패시터가 등가적으로 병렬로 연결되어 상기 등가 커패시턴스가 조절되는 임피던스 조정 회로.
제7항에 있어서,
상기 제1 스위치가 차단되고, 상기 제2 스위치가 도통될 때 상기 조정 커패시터는 상기 대상 커패시터와 연결이 등가적으로 차단되는 임피던스 조정 회로.
제1항에 있어서,
상기 단위 레그는 복수개가 병렬로 연결된 임피던스 조정 회로.
제9항에 있어서,
상기 복수개의 상기 단위 레그들에 포함된 상기 조정 커패시터들은,
서로 다른 커패시턴스를 가지는 임피던스 조정 회로.
제9항에 있어서,
상기 복수개의 상기 단위 레그들에 포함된 상기 조정 커패시터들은,
서로 동일한 커패시턴스를 가지는 임피던스 조정 회로.
제9항에 있어서,
상기 제어부는,
상기 복수개의 상기 단위 레그들 중 어느 하나 이상에 포함된 상기 조정 커패시터를 상기 대상 커패시터에 등가적으로 연결하도록 제어하는 임피던스 조정 회로.
제1항에 있어서,
상기 다이오드는 PIN 다이오드인 임피던스 조정 회로.