KR20240049165A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법이 개시된다. 개시된 반도체 소자는, 기판에 구비되는 하부 전극, 상기 하부 전극에 구비되는 금속 산화물, 상기 금속 산화물에 구비되는 버퍼, 상기 금속 산화물에 구비되는 산화물 채널, 상기 산화물 채널에 구비되는 게이트 절연층, 상기 게이트 절연층에 구비되는 게이트 전극, 및 상기 게이트 전극에 구비되는 상부 전극을 포함하며, 상기 버퍼는 실리사이드 물질을 포함할 수 있다.
Description
예시적인 실시예는 버퍼를 포함하는 반도체 소자와 그 제조 방법에 관한 것이다.
트랜지스터는 전기적인 스위칭 역할을 하는 반도체 소자로서 메모리, 구동 IC(Integrated Circuit), 로직 소자 등을 포함하는 다양한 집적 회로 소자에 채용되고 있다. 집적 회로 소자의 집적도를 높이기 위해, 이에 구비되는 트랜지스터가 차지하는 공간이 급격히 축소되고 있어 트랜지스터의 크기를 줄이면서도 성능을 유지하기 위한 연구가 진행되고 있다.
트랜지스터에서 중요한 부분 중 하나가 게이트 전극이다. 게이트 전극에 전압을 가하면 게이트와 인접하고 있는 채널이 전류의 길을 열고 반대의 경우 전류를 차단한다. 반도체의 성능은 게이트 전극과 채널에서 누설 전류를 얼마나 줄이고 효율적으로 관리하느냐에 달려 있다. 트랜지스터에서 전류를 컨트롤하는 게이트 전극과 채널이 닿는 면적이 클수록 전력 효율성이 높아진다.
반도체 공정이 미세화 될수록 트랜지스터 크기가 줄고, 게이트 전극과 채널이 맞닿는 면적이 작아져 쇼트 채널 효과(short channel effect)에 의한 문제들이 야기된다. 예를 들어, 문턱 전압 변화(threshold voltage variation), 캐리어 속도 포화(carrier velocity saturation), 서브 문턱 특성 열화(deterioration of the subthreshold characteristics)와 같은 현상들이 있다. 이에 따라 쇼트 채널 효과를 극복하고 채널 길이를 효과적으로 줄이는 방안이 모색되고 있다.
예시적인 실시예는 버퍼를 포함하는 반도체 소자를 제공한다.
예시적인 실시예는 버퍼를 포함하는 반도체 소자 제조 방법을 제공한다.
예시적인 실시예에 따른 반도체 소자는, 기판; 상기 기판에 구비되는 하부 전극; 상기 하부 전극에 구비되는 금속 산화물; 상기 금속 산화물에 구비되는 버퍼; 상기 버퍼에 구비되는 산화물 채널; 상기 산화물 채널에 구비되는 게이트 절연층; 상기 게이트 절연층에 구비되는 게이트 전극; 및 상기 산화물 채널에 구비되는 상부 전극; 을 포함하며, 상기 버퍼는 상기 금속 산화물과 상기 산화물 채널 사이에 위치하고, 상기 버퍼는 실리사이드 물질을 포함하며, 상기 상부 전극과 상기 하부 전극이 상기 기판에 대해 수직한 방향으로 이격하게 배치되고, 상기 산화물 채널의 장방향이 상기 기판에 수직으로 배치될 수 있다.
상기 실리사이드 물질은 (tungsten silicide),(ruthenium silicide), (nickel silicide) 및/또는 (titanium silicide) 중 적어도 하나를 포함할 수 있다.
상기 버퍼는 1 이상 50 이하 두께를 가질 수 있다.
상기 반도체 소자는, 상기 상부 전극과 상기 산화물 채널 사이에 구비되고 실리사이드 물질을 포함하는 버퍼를 더 포함할 수 있다.
상기 반도체 소자는, 상기 상부 전극과 상기 산화물 채널 사이에 구비되고 Mo(molybdenum), Au(gold), Pt(platinum), Rh(rhodium), Ru(ruthenium), Ti(titanium), Ta(tantalum) 및 Ir(iridium) 중 적어도 하나를 포함하는 버퍼를 더 포함할 수 있다.
상기 버퍼가 상기 금속 산화물과 상기 산화물 채널의 양쪽에 직접적으로 접하도록 구비될 수 있다.
상기 게이트 전극이 상기 산화물 채널의 둘레를 둘러싸도록 구비될 수 있다.
상기 산화물 채널은 In(indium), Zn(zinc), Sn(tin), Ga(gallium) 및 Hf(hafnium) 중 적어도 하나를 포함할 수 있다.
상기 산화물 채널은 In 및 Zn을 포함하고, 상기 산화물 채널의 메탈 접촉부에서 상기 In의 함량은 상기 산화물 채널의 메탈 접촉부에서 상기 Zn의 함량 이상일 수 있다.
상기 산화물 채널은 InGaZnO, ZnO, ZrInZnO, InZnO, InGaZnO4, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5, TiSrO3, ZIO (zinc indium oxide), IGO (indium gallium oxide), 및 이들의 조합으로 이루어진 군으로부터 선택된 것을 포함할 수 있다.
상기 하부 전극은 W(tungsten), Co(cobalt), Ni(nickel), Fe(iron), Ti(titanium), Mo(molybdenum), Cr(chromium), Zr(zirconium), Hf(hafnium), Nb(niobium), Ta(tantalum), Ag(silver), Au(gold), Al(aluminum), Cu(copper), Sb(antimony), V(vanadium), Ru(ruthenium), Pt(platinum), Zn(zinc) 및 Mg(magnesium) 중에서 적어도 하나는 포함할 수 있다.
상기 산화물 채널, 상기 게이트 절연층 및 상기 게이트 전극이 각각 그 장방향이 상기 기판에 대해 수직한 방향으로 오도록 배치될 수 있고, 상기 산화물 채널, 상기 게이트 절연층 및 상기 게이트 전극이 각각 상기 기판에 대해 수평한 방향으로 배열될 수 있다.
상기 산화물 채널이 U 형 단면을 가질 수 있다.
상기 산화물 채널이 그 장방향이 상기 기판에 대해 수직한 방향으로 오도록 배치된 L 형상을 가진 제1 산화물 채널과, 상기 수직한 방향에 대해 상기 제1 산화물 채널과 대칭적으로 배치된 제2 산화물 채널을 포함하고, 상기 게이트 전극이 그 장방향이 상기 수직한 방향으로 오도록 배치되며, 상기 수직한 방향에 대해 상기 게이트 전극과 대칭적으로 배치된 게이트 전극을 더 포함할 수 있다.
상기 하부 전극, 상기 금속 산화물, 상기 버퍼, 상기 산화물 채널이 같은 폭을 가질 수 있다.
예시적인 실시예에 따른 반도체 소자 제조 방법은, 기판에 하부 전극을 구비하는 단계; 상기 하부 전극에 실리사이드 물질을 포함하는 버퍼를 증착하는 단계; 상기 버퍼에 산화물 채널을 증착하는 단계; 상기 산화물 채널에 게이트 절연층을 증착하는 단계; 상기 게이트 절연층에 게이트 전극을 증착하는 단계; 및 상기 산화물 채널에 상부 전극을 증착하는 단계; 를 포함하며, 상기 버퍼는 상기 하부 전극과 상기 산화물 채널 사이에 위치하고, 상기 버퍼는 실리사이드 물질을 포함하며, 상기 상부 전극과 상기 하부 전극이 상기 기판에 대해 수직한 방향으로 이격되게 배치되고, 상기 산화물 채널의 장방향이 상기 기판에 수직으로 배치될 수 있다.
상기 하부 전극에 버퍼를 증착하는 단계는, 상기 하부 전극에 금속-실리콘 복합층을 증착하는 단계; 및 상기 금속-실리콘 복합층을 열처리하여 상기 버퍼를 형성하는 단계; 를 포함할 수 있다.
상기 실리사이드 물질은 물질은 ,, 및/또는 중 적어도 하나를 포함할 수 있다.
상기 산화물 채널에 상부 전극을 증착하는 단계는, 상기 산화물 채널에 상기 상부 전극의 산화 반응성보다 낮은 산화 반응성을 가지는 물질을 포함하는 버퍼를 더 증착하는 단계; 및 상기 상부 전극의 산화 반응성보다 낮은 산화 반응성을 가지는 물질을 포함하는 버퍼에 상기 상부 전극을 증착하는 단계; 를 포함할 수 있다.
상기 산화물 채널은 In 및 Zn을 포함하고, 상기 산화물 채널의 메탈 접촉부에서 상기 In의 함량은 상기 산화물 채널의 메탈 접촉부에서 상기 Zn의 함량 이상일 수 있다.
예시적인 실시 예에 따른 반도체 소자는 전극과 산화물 채널 사이에 실리사이드 물질을 포함하는 버퍼를 구비하여, 산화물 반도체 증착 시 유도되는 부반응 및/또는 계면 조성 분리 현상을 억제할 수 있고, 개선된 컨택 특성을 제공할 수 있다. 예시적인 실시 예에 따른 반도체 소자 제조 방법은 전극과 산화물 채널 사이에 실리사이드 물질을 포함하는 버퍼를 형성할 수 있다.
도 1은 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 2는 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 3은 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 4는 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 5는 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 6은 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 7은 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자 제조 방법을 도시한 흐름도이다.
도 8은 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자 제조 방법에서 버퍼를 증착하는 단계를 도시한 흐름도이다.
도 9 내지 도 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 방법이다.
도 18 내지 도 21은 다른 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 방법이다.
도 22는 예시적인 실시 예에 따른 반도체 소자를 포함하는 디스플레이 구동 집적회로 (display driver IC: DDI) 및 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 23은 예시적인 실시 예에 따른 반도체 소자를 포함하는 CMOS 인버터의 회로도이다.
도 24는 예시적인 실시 예에 따른 반도체 소자를 포함하는 CMOS SRAM 소자의 회로도이다.
도 25는 예시적인 실시 예에 따른 반도체 소자를 포함하는 CMOS NAND 회로의 회로도이다.
도 26은 예시적인 실시 예에 따른 반도체 소자를 포함하는 전자 시스템의 블록 다이어그램이다.
도 27은 예시적인 실시 예에 따른 반도체 소자를 포함하는 전자 시스템의 블록 다이어그램이다.
도 2는 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 3은 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 4는 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 5는 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 6은 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 7은 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자 제조 방법을 도시한 흐름도이다.
도 8은 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자 제조 방법에서 버퍼를 증착하는 단계를 도시한 흐름도이다.
도 9 내지 도 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 방법이다.
도 18 내지 도 21은 다른 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 방법이다.
도 22는 예시적인 실시 예에 따른 반도체 소자를 포함하는 디스플레이 구동 집적회로 (display driver IC: DDI) 및 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 23은 예시적인 실시 예에 따른 반도체 소자를 포함하는 CMOS 인버터의 회로도이다.
도 24는 예시적인 실시 예에 따른 반도체 소자를 포함하는 CMOS SRAM 소자의 회로도이다.
도 25는 예시적인 실시 예에 따른 반도체 소자를 포함하는 CMOS NAND 회로의 회로도이다.
도 26은 예시적인 실시 예에 따른 반도체 소자를 포함하는 전자 시스템의 블록 다이어그램이다.
도 27은 예시적인 실시 예에 따른 반도체 소자를 포함하는 전자 시스템의 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 다양한 실시예에 따른 버퍼를 포함하는 반도체 소자 및 제조 방법에 대해 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 도면에서 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
최근 Si 기반의 메모리(memory) 또는 논리 소자(logic device)는 고집적화의 한계에 이르러 수십 또는 수 나노미터 수준의 채널 길이가 요구되면서 오프커런트(off-current) 줄이는 것이 매우 중요해지고 있다. 또한, on/off 상태의 구분을 명확하게 하기 위해 요구되는 특성으로 SS(subthreshold swing) 및/또는 on/off 전류비(on/off ratio) 등을 개선할 수 있다. 대면적 디스플레이 구동소자로 활용되는 산화물 반도체 트랜지스터는 상기의 요구되는 특성(예를 들어, 낮은 오프커런트, 낮은 SS 및/또는 높은 on/off 전류비)이 매우 우수할 수 있다. 따라서, 최근 이러한 장점을 갖는 산화물 반도체 소자를 메모리 또는 논리 소자에 활용하거나, 집적도를 높이는 방법이 제안되고 있다.
그러나, 스케일링 다운(scaling down)에 의한 숏 채널 효과(short-channel effect)로 인하여 디스플레이 구동소자를 반도체향 소자에 바로 적용하기 어려울 수 있으며, 성능이 달라질 수 있다. 대표적으로, 채널 층의 사이즈(예를 들어, 폭 및/또는 길이)가 감소하여 문턱전압(threshold voltage)의 제어가 어려워질 수 있고, 채널이 전극과 만나는 접촉면적이 감소하여 컨택(contact) 저항이 증가할 수 있다.
특히, 산화물 반도체를 수십 나노미터 이하의 채널 길이에 적용하기 위해 ALD(Atomic Layer Deposition) 기술을 적용하게 되면, ALD 방식과 같이 상온보다 높은 온도에서 전극 위에 산화물 반도체가 증착되는 경우, 전극의 전극의 금속과 반응물(reactant)의 부반응으로 인해 컨택 저항이 높아질 수 있다.
아래의 표 1은 스퍼터링 방식으로 증착한 경우와 ALD 방식으로 증착한 경우의 비교를 나타낸다.
위의 표 1을 참조하면, ALD 방식으로 산화물 채널을 증착한 경우에, 스퍼터링 방식으로 증착한 경우에 비하여 (saturation threshold voltage), Ion 값은 감소하고, SS 값은 증가함을 알 수 있다.
일 실시예로서, 산화물 반도체와 전극이 접하는 일부 및/또는 전체 컨택 영역에는 버퍼(buffer)가 삽입하여 산화물 반도체의 ALD 공정 중 전극의 부반응을 억제/개선하고, 소자 특성을 개선할 수 있다. 버퍼는 전극 물질보다 낮은 산화 반응성을 갖는 금속 물질 또는 실리사이드(silicide) 물질을 포함할 수 있다.
버퍼는 전극 소재보다 산소와의 반응성이 낮은 금속 기반 소재(예를 들어, TiN, Mo(molybdenum), Au(gold), Pt(platinum), Rh(rhodium), Ru(ruthenium), Ti(titanium), Ta(tantalum) 및/또는 Ir(iridium))를 포함할 수 있다. 버퍼는 산화 반응 시 형성되는 부산물이 저항이 낮은 물질이라면, 산소와 반응성이 높은 금속 소재를 포함할 수도 있다.
또는, 버퍼는 실리사이드 물질(예를 들어, (tungsten silicide),(ruthenium silicide), (nickel silicide) 및/또는 (titanium silicide))을 포함할 수 있다. 전극의 계면부에만 실리사이드 물질을 포함하거나, ITO(Indium Tin Oxide)와 같이 전도성 산화물을 포함할 수도 있다.
버퍼는 복수 물질로 구성될 수 있다. 예를 들어, 버퍼는 실리사이드 물질과 전극 소재보다 산소와의 반응성이 낮은 금속 기반 소재의 다층 구조로 이루어질 수 있다.
산화물 반도체 소재를 채널로 적용한 3D 구조 반도체 소자(예를 들어, 수직 채널 트랜지스터(Vertical Channel Transistor; VCT))에서, 산화물 반도체와 전극이 접하는 컨택 영역에 부산물 생성을 억제할 수 있는 버퍼를 도입함으로써 컨택 저항을 낮출 수 있으며, 원하는 조성의 산화물 반도체 물질을 제조할 수 있다.
도 1은 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 1을 참조하면, 반도체 소자(100)는 기판(110), 하부 전극(120), 버퍼(130), 산화물 채널(140), 게이트 전극(150), 게이트 절연층(160), 상부 전극(170), 몰드 절연물(180), 및/또는 금속 산화물(190)을 포함할 수 있다.
기판(110)은 일 평면을 따라 연장된 평판 형상으로 마련될 수 있다. 수직방향(z)은 기판(110)에 수직한 방향일 수 있다. 일 예로서, 기판(110)은 도전성 기판을 포함할 수 있다. 기판(110)은 절연성 기판일 수 있고, 또는, 표면에 절연층이 형성된 반도체기판일 수 있다.
하부 전극(120)이 기판(110)에 배치될 수 있다. 하부 전극(120)은 기판(110)의 상부에 위치하며 산화물 채널(140)보다 하부에 위치할 수 있다. 하부 전극(120)은 기판(110)의 수직방향(z)에 위치할 수 있다. 산화물 채널(140)은 채널층으로 기능할 수 있다. 하부 전극(120)은 금속 재질을 포함할 수 있다. 하부 전극(120)은 W(tungsten), Co(cobalt), Ni(nickel), Fe(iron), Ti(titanium), Mo(molybdenum), Cr(chromium), Zr(zirconium), Hf(hafnium), Nb(niobium), Ta(tantalum), Ag(silver), Au(gold), Al(aluminum), Cu(copper), Sb(antimony), V(vanadium), Ru(ruthenium), Pt(platinum), Zn(zinc) 및 Mg(magnesium)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 하부 전극(120)은 기판(110)에 직접적으로 접해 있을 수 있지만 접해 있지 않더라도 기판(110)과 전기적으로 연결되어 있을 수 있다.
산화물 채널(140)은 ALD 방식으로 증착될 수 있다. 산화물 채널(140)은 플라즈마-원자층 증착(Plasma enhanced - Atomic layer deposition; PE-ALD) 방식으로 증착될 수 있다. 산화물 채널(140)은 InGaZnO, ZnO, ZrInZnO, InZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5, TiSrO3, ZIO(zinc indium oxide), IGO(indium gallium oxide) 및 이들의 조합들로 이루어진 군으로부터 선택될 수 있다. 산화물 채널(140)은 채널층으로 기능할 수 있고, 3.0ev 이상의 밴드갭(band gap)을 가질 수 있다.
ALD 방식은 스퍼터링 공정에 비해 고온에서 수행되고, 반응성이 높은 물질을 증착 재료로 사용하여, 목적층 증착 과정 중 다른 층이 영향을 받을 수 있다. 예를 들어, 하부 전극(120)상에 ALD 방법을 통해 산화물 채널(140)을 형성시, 산화물 채널(140)의 산소 공급원(소스)이 인접한 하부 전극(120)의 금속과 반응하여 계면 저항이 증가될 수 있다.
일 실시예에 따른 반도체 소자(100)는 하부 전극(120)과 산화물 채널(140) 사이에 버퍼(130)를 포함하여, 컨택 저항 및 전극 산화가 개선된 반도체 소자를 제공할 수 있다. 예를 들어, 버퍼(130)는 실리사이드 물질 또는 하부 전극(120)보다 낮은 산화반응성을 갖는 금속을 포함하여 산소 공급원이 버퍼(130)를 통과하지 못하도록 함으로써, 산화물 채널(140)을 형성하는 과정에서, 하부 전극(120)과 산소 공급원이 반응하는 것을 실질적으로 방지할 수 있다.
하부 전극(120)에 금속 산화물(190)이 형성될 수 있다. 금속 산화물(190)에 포함된 금속은 하부 전극(120)에 포함된 금속과 동일할 수 있다. 예를 들어, 금속 산화물(190)은 W(tungsten), Co(cobalt), Ni(nickel), Fe(iron), Ti(titanium), Mo(molybdenum), Cr(chromium), Zr(zirconium), Hf(hafnium), Nb(niobium), Ta(tantalum), Ag(silver), Au(gold), Al(aluminum), Cu(copper), Sb(antimony), V(vanadium), Ru(ruthenium), Pt(platinum), Zn(zinc) 및 Mg(magnesium)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 금속 산화물(190)에 포함된 산소 함량은 하부 전극(120)에서 산화물 채널(140)로 갈수록 변할 수 있다. 예를 들어, 금속 산화물(190)에 포함된 산소 함량은 산화물 채널(140)로부터 멀어질수록 작아질 수 있다.
금속 산화물(190)은 하부 전극(120) 상에 금속 공급원(또는 소스)과 산소 공급원(또는 소스)를 반응시켜 형성되거나, 산화물 채널(140)을 형성하는 과정 에서 열 처리 등에 의해 하부 전극(120)에 포함된 금속이 산화되면서 형성될 수 있다. 금속 산화물(190)의 상면의 수직방향(z 방향) 레벨은 하부 전극(120)의 상면의 수직방향(z 방향) 레벨과 대략적으로 동일할 수 있다. 하부 전극(120)과 금속 산화물(190)간의 계면이 명확하지 않을 수 있다. 예를 들어, 금속 산화물(190)은 하부 전극(120)의 일부 영역으로 형성될 수 있다. 하부 전극(120) 상에 금속 산화물(190)이 불연속적으로 형성될 수도 있고, 연속적으로 형성될 수도 있다.
버퍼(130)가 금속 산화물(190)에 구비될 수 있다. 버퍼(130)는 금속 산화물(190)의 수직방향(z)에 위치할 수 있다. 버퍼(130)의 폭(예를 들어,도 5와 같이 x축 방향의 폭)은 금속 산화물(190)의 폭과 대략적으로 동일할 수 있다.
버퍼(130)는 실리사이드 물질(예를 들어, , , , 또는 ))을 포함할 수 있다. 여기서, x는 1보다는 크고 3보다는 작은 수를 나타낼 수 있다. 또는, 버퍼(130)는 하부 전극(120)보다 낮은 산화반응성을 가지는 금속(예를 들어, Mo, Au, Pt, Rh, Ru, Ti, Ta, 또는 Ir)을 포함할 수 있다. 버퍼(130)의 두께는 1 (Angstrom) ~ 50 일 수 있다. 버퍼(130)는 하부 전극(120)의 상부 표면의 전체 또는 일부를 덮을 수 있다. 여기서, 하부 전극(120)이 비트 라인으로 형성될 수 있고, 하부 전극(120)을 따라 버퍼(130)가 구비될 수 있다. 또한 예를 들어, 버퍼(130)의 폭은 하부 전극(120)의 폭과 대략적으로 동일할 수 있다.
산화물 채널(140)이 버퍼(130)에 배치될 수 있다. 산화물 채널(140)은 버퍼(130)의 상부 표면에 접해 있을 수 있다. 산화물 채널(140)은 버퍼(130)의 수직방향(z)에 위치할 수 있다. 산화물 채널(140)은 버퍼(130)의 상부 표면을 모두 덮을 수 있다. 예를 들어, 산화물 채널(140)의 폭(예를 들어,도 5와 같이 x축 방향의 폭)은 버퍼(130) 또는 금속 산화물(190)의 폭과 동일할 수 있다. 산화물 채널(140)은 기판(110)-하부 전극(120)-금속 산화물(190)-버퍼(130)가 순서대로 쌓인 방향으로 연장될 수 있다. 산화물 채널(140)은 하부 전극(120), 금속 산화물(190), 버퍼(130) 중 적어도 하나와 같은 폭을 가질 수 있다.
일 실시예에 따른 반도체 소자(100)는 하부 전극(120), 금속 산화물(190), 버퍼(130), 및 산화물 채널(140) 간 적절한 두께비를 가질 수 있다. 금속 산화물(190)의 두께가 일정 크기 이상일 때, 고저항 특성을 가질 수 있으며, 반도체 소자의 특성을 열화시킬 수 있다. 예를 들어, 하부 전극(120)과 산화물 채널(140)에 흐르는 온 전류 밀도를 급격히 감소시킬 수 있다. 버퍼(130)의 두께는 금속 산화물(190)의 두께를 제어할 수 있다. 예를 들어, 버퍼(130)의 두께가 클수록 금속 산화물(190)은 더 얇게 형성될 수 있다. 한편, 버퍼(130)의 두께가 커지면 반도체 소자(100)의 크기가 커지는 문제가 있는 바, 버퍼(130)의 두께는 산화물 채널(140) 두께의 1배 이하일 수 있다.
금속 산화물(190)의 두께는 하부 전극(120)의 두께보다 작을 수 있다. 금속 산화물(190)의 두께는 하부 전극(120) 두께의 약 25% 이하, 약 20% 이하, 또는 약 18% 이하일 수 있고, 하부 전극(120) 두께의 1% 이상일 수 있다.
금속 산화물(190)의 두께는 산화물 채널(140)의 두께 약 5배 이하일 수 있다. 금속 산화물(190)의 두께는 산화물 채널(140) 두께의 약 3배 이하, 약 2배 이하, 약 1.5배 이하, 약 1.0배 이하, 또는 약 0.5배 이하일 수 있고, 산화물 채널(140) 두께의 약 1%이상, 약 5%이상, 또는 약 10%이상일 수 있다.
게이트 전극(150)이 산화물 채널(140)에 이격하여 배치되어 있을 수 있다. 게이트 전극(150)은 산화물 채널(140)의 일부 혹은 전부와 마주보도록 배치될 수 있다. 게이트 전극(150)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(150)은 금속 또는 금속 화합물을 포함할 수 있다. 이때, 게이트 절연층(160)은 산화물 채널(140)과 게이트 전극(150)사이에 배치되어 산화물 채널(140)과 게이트 전극(150)을 전기적으로 단선시킬 수 있다. 게이트 절연층(160)은 절연물질을 포함할 수 있다. 예를 들어, 게이트 절연층(160)은 유전체를 포함할 수 있다. 게이트 절연층(160)의 폭은 게이트 전극(150)의 폭과 동일할 수 있다.
상부 전극(170)이 산화물 채널(140)에 배치될 수 있다. 상부 전극(170)은 금속 재질을 포함할 수 있다. 상부 전극(170)은 하부 전극(120), 금속 산화물(190), 버퍼(130), 산화물 채널(140)이 순서대로 적층된 방향을 따라 산화물 채널(140) 상에 위치할 수 있다. 상부 전극(170)은 산화물 채널(140)의 수직방향에 위치할 수 있다. 하부 전극(120), 금속 산화물(190), 버퍼(130), 산화물 채널(140), 상부 전극(170)은 다른 층의 개입 없이 각각 기판(110)에 대해 수직한 방향으로 순서대로 적층될 수 있다.
몰드 절연물(180)은 하부 전극(120), 금속 산화물(190), 버퍼(130), 산화물 채널(140), 상부 전극(170), 게이트 전극(150) 및 게이트 절연층(160)이 기판(110)상에서 고정되어 있도록 빈 공간을 채울 수 있다. 몰드 절연물(180)은 절연물질을 포함할 수 있다.
산화물 채널(140), 게이트 전극(150) 및/또는 게이트 절연층(160)은 각각 기판(110)에 수직으로 배치될 수 있고, 반도체 소자(100)는 3D 구조(예를 들어, 수직 채널 구조)를 가질 수 있다. 산화물 채널(140)의 장방향은 기판(110)에 수직으로 배치될 수 있다. 여기서, 하부 전극(120)이 먼저 증착된 후에 산화물 채널(140)이 하부 전극(120)의 표면 상부에 증착되는 경우, 하부 전극(120)의 계면의 조성이 분리될 수 있고, Zn-rich 조성이 유발될 수 있다. 즉, 산화물 채널(140)의 메탈 접촉부에서 Zn의 함량이 다른 금속 성분의 함량보다 많은 경우(예를 들어, InGaZnO 산화물에서 In, Ga, Zn 조성비가 1:1:1인 경우를 기준으로 메탈 접촉부의 조성비가 1:1:x이고, x는 1을 초과하는 실수인 경우)가 발생할 수 있다. 메탈 접촉부는 하부 전극(120) 및/또는 상부 전극(170)과 접하는 산화물 채널(140)의 접촉 경계면으로부터 0 nm ~2 nm 두께를 지칭할 수 있다. 이로 인해, 하부 전극(120)의 계면 저항이 높아질 수 있으며, 반도체 소자(100)의 소자 특성이 저하될 수 있다. 따라서, 하부 전극(120)과 산화물 채널(140) 사이에 버퍼(130)를 도입하여 하부 전극(120)의 계면 조성이 분리되는 현상을 억제할 수 있으며, 하부 전극(120)의 계면 저항을 낮출 수 있다. 하부 전극(120)과 산화물 채널(140) 사이에 버퍼(130)를 도입한 경우, 산화물 채널(140)의 메탈 접촉부에서 상기 In의 함량은 상기 산화물 채널(140)의 메탈 접촉부에서 상기 Zn의 함량 이상일 수 있다. 예를 들어, InGaZnO 산화물에서 In, Ga, Zn 조성비가 1:1:1인 경우를 기준으로 메탈 접촉부의 조성비가 y:1:1이고, y는 1 이상의 실수일 수 있다.
도 2는 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다. 도 2에서는 도 1과 동일한 참조 번호를 사용한 구성 요소는 도 1에서 설명한 것과 실질적으로 동일한 구성 및 작용 효과를 가지므로, 여기서는 상세한 설명을 생략한다.
도 2를 참조하면, 반도체 소자(200)는 기판(110)에 대해 수직한 방향(z 방향)으로 배열된 하부 전극(120), 버퍼(130), 산화물 채널(140) 및 상부 전극(170)을 포함한다. 산화물 채널(140) 둘레에 게이트 절연층(260)이 구비되고, 게이트 절연층(260) 둘레에 게이트 전극(250)이 구비될 수 있다. 게이트 전극(250)이 산화물 채널(140) 둘레에 구비되어 게이트 전극(250)과 산화물 채널(140)이 마주보는 면적을 넓힐 수 있고, 쇼트 채널 효과를 개선할 수 있다.
도 3은 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다. 도 3에서 도 2와 동일한 참조 번호를 사용한 구성 요소는 도 2에서와 동일한 구성과 작용 효과를 가지므로, 여기서는 상세한 설명을 생략한다.
도 3에서는 도 2와 비교할 때, 반도체 소자(200A)는 산화물 채널(140)과 상부 전극(170) 사이에 제2 버퍼(131)를 더 포함할 수 있다. 제2 버퍼(131)는 산화물 채널(140)의 상부 표면과 상부 전극(170)의 하부 표면 사이에 위치할 수 있다. 제2 버퍼(131)는 상부 전극(170)의 수직방향(z)에 위치할 수 있다. 제2 버퍼(131)는 실리사이드 물질(예를 들어, , , , 또는 ))을 포함할 수 있다. 여기서, x는 1보다는 크고 3보다는 작은 수를 나타낼 수 있다. 또는, 제2 버퍼(131)는 상부 전극(170)보다 산화반응성이 낮은 금속 물질(예를 들어, Mo, Au, Pt, Rh, Ru, Ti, Ta, 또는 Ir)을 포함할 수 있다. 제2 버퍼(131)의 두께는 1 ~50 일 수 있다. 제2 버퍼(131)는 상부 전극(170)의 하부 표면을 모두 덮을 수 있다. 예를 들어, 제2 버퍼(131)의 폭은 상부 전극(170)의 폭과 동일할 수 있다. 제2 버퍼(131)와 상부 전극(170) 사이에도 금속 산화물(190)이 형성될 수 있다.
도 4는 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 4를 참조하면, 반도체 소자(400)는 기판(410)과, 기판(410)에 구비된 하부 전극(420)과, 하부 전극(420)으로부터 이격되게 배치된 상부 전극(470)을 포함할 수 있다. 하부 전극(420)과 상부 전극(470)은 기판(410)에 대해 수직한 방향(z 방향)으로 이격되게 배치될 수 있다. 산화물 채널(440)이 하부 전극(420)과 상부 전극(470) 사이의 외부에 배치될 수 있다. 산화물 채널(440)이 기판(410)에 대해 평행한 제1 부분(440a), 제1 부분(440a)으로부터 제1 기판(410)에 대해 수직한 방향으로 꺾여 연장된 장방향의 제2 부분(440b), 제2 부분(440b)으로부터 제1 부분(440a)과 반대 방향으로 꺾여 연장된 제3 부분(440c)을 포함할 수 있다. 제2 부분(440b)이 하부 전극(420)과 상부 전극(470)의 측부에 오도록 배치되고, 제3 부분(440c)이 상부 전극(470)에 접하도록 배치될 수 있다. 하부 전극(420)과 산화물 채널(440)의 제2 부분(440b) 사이에 그리고 상부 전극(470)과 산화물 채널(440)의 제2 부분(440b) 사이에 각각 버퍼(430)가 구비될 수 있다. 또한, 하부 전극(420)과 버퍼(430) 사이, 또는 상부 전극(470)과 버퍼(430) 사이에 금속 산화물(490)이 형성될 수 있다. 제2 부분(440b)의 길이 방향(z 방향)이 기판(410)에 대해 수직한 방향(z 방향)으로 배치될 수 있다.
게이트 전극(450)이 산화물 채널(440)과 유사한 형상을 가지고 산화물 채널(440)으로부터 이격되게 배치될 수 있다. 다시 말하면, 게이트 전극(450)은 기판(410)에 대해 평행한 제1 부분(450a), 제1 부분(450a)으로부터 제1 기판(410)에 대해 수직한 방향으로 꺾여 연장된 장방향의 제2 부분(450b), 제2 부분(450b)으로부터 제1 부분(450a)과 반대 방향으로 꺾여 연장된 제3 부분(450c)을 포함할 수 있다. 산화물 채널(440)과 게이트 전극(450) 사이에 게이트 절연층(460)이 구비될 수 있다.
버퍼(430)와 금속 산화물(490)은 각각 도 1을 참조하여 설명한 버퍼(130)와 금속 산화물(190)과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다.
도 5는 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 5를 참조하면, 반도체 소자(500)는 기판(510), 하부 전극(520)과, 하부 전극(520)에 구비된 금속 산화물(590), 버퍼(530), 산화물 채널(540)을 포함할 수 있다.
산화물 채널(540)은 U 형 단면 형상을 가질 수 있다. 산화물 채널(540)은 버퍼(530)와 접하는 바닥부(543)와, 바닥부(543)의 일단으로부터 하부 전극(520)에 대해 수직한 방향(z 방향)으로 연장된 제1 수직 연장부(541)와, 바닥부(543)의 타단으로부터 하부 전극(520)에 대해 수직한 방향(z 방향)으로 연장된 제2 수직 연장부(542)를 포함할 수 있다. 상기 산화물 채널(540)의 장방향인 제1 수직 연장부(541) 및/또는 제2 수직 연장부(542)는 상기 기판에 수직으로 구비될 수 있다.
제1 게이트 전극(551)이 제1 수직 연장부(541)로부터 이격되어 배치되고, 제2 게이트 전극(552)이 제2 수직 연장부(542)로부터 이격되어 배치될 수 있다. 제1 수직 연장부(541)와 제1 게이트 전극(551) 사이에 제1 게이트 절연층(561)이 구비되고, 제2 수직 연장부(542)와 제2 게이트 전극(552) 사이에 제2 게이트 절연층(562)이 구비될 수 있다.
제1 게이트 전극(551) 및/또는 제2 게이트 전극(552)은 제2 수평방향(y)으로 연장될 수 있다. 제1 게이트 전극(551)과 제2 게이트 전극(552)은 이격하여 위치할 수 있다. 제1 게이트 전극(551) 및/또는 제2 게이트 전극(552)은 워드 라인(WL)을 구성할 수 있다. 제1 게이트 전극(551)에 입력되는 전기적 신호는 제2 게이트 전극(552)에 입력되는 전기적 신호와 일치하지 않을 수 있다. 제1 게이트 전극(551)은 제1 수직 연장부(541)의 채널을 컨트롤할 수 있고, 제2 게이트 전극(552)은 제2 수직 연장부(542)의 채널을 컨트롤할 수 있다.
절연 라이너(591)는 서로 이격된 제1 게이트 전극(551)과 제2 게이트 전극(552) 사이에 배치될 수 있다. 절연 라이너(591)는 제1 게이트 전극(551), 제2 게이트 전극(552)의 서로 마주 보는 측벽 및/또는 산화물 채널(540)의 상부 표면 상에 콘포멀(conformal)하게 배치될 수 있다. 절연 라이너(591)는 제1 게이트 전극(551)과 제2 게이트 전극(552)과 동일한 평면에 배치되는 상면을 가질 수 있다. 절연 라이너(591)는, 예를 들어, 실리콘 질화물을 포함할 수 있다. 매립 절연층(592)은 절연 라이너(591) 상에서 서로 이격된 제1 게이트 전극(551)과 제2 게이트 전극(552) 사이의 공간을 채울 수 있다. 매립 절연층(592)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 게이트 전극(551), 제2 게이트 전극(552) 및/또는 매립 절연층(592)의 상부 표면에는 상부 절연층(593)이 배치될 수 있다. 상부 절연층(593)의 상면은 몰드 절연물(580)의 상면과 동일한 레벨에 배치될 수 있다.
상부 전극(570)이 산화물 채널(540)의 상부에 배치될 수 있다. 상부 전극(570)은 랜딩패드 역할을 할 수 있다. 상부 전극(570)은 좌상부 전극과 우상부 전극을 포함할 수 있다. 좌상부 전극은 제1 수직 연장부(541)에 전기적으로 연결될 수 있다. 우상부 전극은 제2 수직 연장부(542)에 전기적으로 연결될 수 있다. 좌상부 전극과 우상부 전극은 전기적으로 연결되어 있지 않을 수 있다. 상부 전극(570)은 상측 부분과 하측 부분을 포함할 수 있다. 상부 전극(570)의 상측 부분은 몰드 절연물(580)의 상면보다 높은 레벨에 배치되는 상부 전극(570)의 일부분일 수 있다. 상부 전극(570)의 하측 부분은 몰드 절연물(580)과 상부 절연층(593) 사이에서 정의되는 상부 전극 리세스(recess) 내부에 배치되는 상부 전극(570)의 일부분일 수 있다. 일 실시예에서, 상부 전극(570)의 상측 부분은 제1 수평방향(x)으로 제1 폭(w1)을 가질 수 있고, 상부 전극(570)의 하측 부분은 제1 수평방향(x)으로 제1 폭(w1)보다 작은 제2 폭(w2)을 가질 수 있다. 상부 전극(570)의 하측 부분이 상부 전극 리세스 내부에 배치되고 상부 전극(570)의 상측 부분이 상부 전극(570)의 하측 부분 상에서 몰드 절연물(580) 상면 및 상부 절연층(593) 상면 상에 배치되는 바닥면을 가질 수 있고, 이에 따라 상부 전극(570)은 T 형상의 수직 단면을 가질 수 있다. 상부 전극(570)의 하측 부분의 바닥면은 제1 수직 연장부(541) 및/또는 제2 수직 연장부(542)의 표면 상부와 접촉할 수 있다. 상부 전극(570)의 하측 부분의 양 측벽은 제1 수직 연장부(541), 제2 수직 연장부(542)의 양 측벽과 정렬될 수 있다. 상부 전극(570)의 하측 부분의 바닥면은 제1 게이트전극(551) 및/또는 제2 게이트전극(552)의 상면보다 높은 레벨에 배치될 수 있고, 상부 전극(570)의 하측 부분의 측벽 일부분이 제1 게이트 절연층(561) 및/또는 제2 게이트 절연층(562)에 의해 커버될 수 있다. 몰드 절연물(580)과 상부 절연층(593)의 상부 표면에는 상부 전극(570) 주변을 둘러싸는 상부 전극 절연층(594)이 배치될 수 있다. 반도체 소자(500)는 하부 전극(520)에 수직방향(z)으로 연장되는 수직 채널 영역을 포함하는 VCT(Vertical Channel Transistor) 구조를 가질 수 있다.
버퍼(530)와 금속 산화물(590)은 각각 도 1을 참조하여 설명한 버퍼(130)와 금속 산화물(190)과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다.
도 6은 다른 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자를 도시한 도면이다.
도 6을 참조하면, 도 6에서 도 5와 동일한 참조 번호를 사용하는 구성 요소는 실질적으로 동일한 구성 및 작용 효과를 가지므로 여기서는 상세한 설명을 생략하기로 한다.
도 6은 도 5와 비교할 때, 산화물 채널의 형상이 다를 수 있다. 산화물 채널이 제1 산화물 채널(641) 및 제2 산화물 채널(642)을 포함할 수 있다. 제1 산화물 채널(641)이 L 단면 형상을 가지고, 제2 산화물 채널(642)이 제1 산화물 채널(641)과 z 방향에 대해 대칭적인 형상을 가질 수 있다. 제1 산화물 채널(641)과 제2 산화물 채널(642)이 분리되어 있다.
제1 산화물 채널(641)과 제2 산화물 채널(642)은 각각 그 장방향이 기판(미도시)에 대해 수직한 방향(z 방향)으로 배열되도록 위치할 수 있다.
도 7은 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자 제조 방법을 도시한 흐름도이다.
도 7을 참조하면, 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자 제조 방법은 기판(110)상에 하부 전극(120)을 배치하는 단계(S110); 하부 전극(120) 상에 버퍼(층)(130)를 증착하는 단계(S120); 버퍼(130) 상에 산화물 채널(층)(140)을 증착하는 단계(S130); 산화물 채널(층)(140)상에 게이트 절연층(160)을 증착하는 단계(S140); 게이트 절연층(160) 상에 게이트 전극(150)을 증착하는 단계(S150); 및 산화물 채널(층)(140)상에 상부 전극(170)을 증착하는 단계(S160); 를 포함할 수 있다. 버퍼(층)(130) 상에 산화물 채널(140)을 증착하는 단계(S130)는 스퍼터링(Sputtering), ALD 공정, 또는 PE-ALD 공정을 포함할 수 있다.
도 8은 예시적인 실시예에 따른 버퍼를 포함하는 반도체 소자 제조 방법에서 버퍼를 증착하는 단계를 도시한 흐름도이다.
도 8을 참조하면, 하부 전극(120) 상에 버퍼(130)를 증착하기 위한 단계(S120)는, 예를 들어, 하부 전극(120)이 W(tungsten)을 포함하는 경우, W 박막에 a-Si(금속-실리콘 복합층)를 증착하는 단계(S121), 열처리하는 단계(S122), 를 형성하는 단계(S123); 를 포함할 수 있다.
다음, 도 9 내지 도 17을 참조하여 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 9를 참조하면, 제1 수평방향(x)으로 연장되어 있는 하부 전극(1020) 상에 제2 수평방향(y)으로 연장하는 복수 개의 몰드 절연물(1080)을 증착할 수 있다. 몰드 절연물(1080)은 수직방향(z)을 따라 소정의 높이를 가질 때까지 적층될 수 있다. 복수 개의 몰드 절연물(1080)과 하부 전극(1020)은 개구부를 형성할 수 있다. 하부 전극(1020)에 금속 산화물(1090)이 형성될 수 있다. 후술할 산화물 채널(1040)의 증착 과정에서 산화물 채널(1040)의 전구체에 포함된 산화제와 하부 전극(1020)이 산화 반응하여 금속 산화물(1090)이 형성될 수도 있다. 하부 전극(1020)이 산화된다 하더라도 후술할 버퍼(1030)에 의해 금속 산화물(1090)의 생성이 제한적일 수 있다. 예를 들어, 금속 산화물(1090)의 두께는 약 5nm이하일 수 있다. 산화제에 포함된 산소는 버퍼(1030)의 통과하면서 일부는 버퍼(1030)에 잔존하고 일부는 하부 전극(1020)과 반응하여 금속 산화물(1090)을 형성할 수 있다.
도 10을 참조하면, 버퍼(1030)는 하부 전극(1020)(또는, 금속 산화물(1090))에 적층될 수 있다. 버퍼(1030)의 두께는 1 ~50 일 수 있다. 버퍼(1030)는 실리사이드 물질(예를 들어, 텅스텐 실리사이드(), 루테늄 실리사이드(), 니켈 실리사이드(), 티타늄 실리사이드())을 포함할 수 있다. 여기서, x는 1보다는 크고 3보다는 작은 수를 나타낼 수 있다. 또는, 버퍼(1030)는 하부 전극(1020)보다 낮은 산화반응성을 가지는 금속(예를 들어, Mo, Au, Pt, Rh)을 포함할 수 있다.
도11을 참조하면, 버퍼(1030)와 몰드 절연물(1080)에 산화물 채널(1040)이 증착될 수 있다. 산화물 채널(1040)은 스퍼터링 방식, Thermal-ALD 방식, 또는 PE-ALD 방식으로 증착될 수 있다. 산화물 채널(1040)은 U 자형 단면 형상을 가질 수 있다. 도 12를 참조하면, 게이트 전극(1050)은 산화물 채널(1040)의 표면 상에 적층될 수 있다. 도 13을 참조하면, 게이트 절연층(1060)은 게이트 전극(1050)의 표면 상에 적층될 수 있다.
도 14를 참조하면, 도 12에 도시된 구조물의 게이트 전극(1050)의 상부로부터 이방성 식각이 진행될 수 있다. 몰드 절연물(1080)의 상부방향에서 게이트 전극(1050)과 게이트 절연층(1060)과 산화물 채널(1040)이 식각되어 몰드 절연물(1080)의 상부 표면이 노출될 수 있다. 그럼으로써, 게이트 전극(1050)이 제1 게이트 전극(1051)과 제2 게이트 전극(1052)으로 분리되고, 게이트 절연층(1060)이 제1 게이트 절연층(1061)과 제2 게이트 절연층(1062)으로 분리될 수 있다. 또한, 몰드 절연물(1080)의 상부 방향에서 게이트 전극(1050)과 게이트 절연층(1060)과 산화물 채널(1040)이 식각되어 몰드 절연물(1080)의 상부 표면이 노출될 수 있다. 몰드 절연물(1080)의 상부 표면, 제1 게이트 전극(1051) 및 제2 게이트 전극(1052)의 상부 표면, 제1 게이트 절연층(1061) 및 제2 게이트 절연층(1062)의 상부 표면 레벨은 일치할 수 있다. 게이트 전극(1050)에 한번 더 식각이 진행되는 경우 제1 게이트 절연층(1061) 및 제2 게이트 절연층(1062)의 상부 표면 레벨은 몰드 절연물(1080), 제1 산화물 채널(1041) 및 제2 산화물 채널(1042)의 상부 표면, 제1 게이트 전극(1051) 및 제2 게이트 전극(1052)의 상부 표면 레벨보다 낮을 수 있다.
개구부의 바닥부 방향으로 게이트 전극(1050), 게이트 절연층(1060)이 식각되어 산화물 채널(1040)의 상부 표면이 일부 노출될 수 있다.
도 15를 참조하면, 절연라이너(1091)는 산화물 채널(1040)의 바닥부 표면에서부터 증착되어 제1 게이트 전극(1051) 및/또는 제2 게이트 전극(1052)의 상부 표면 레벨까지 적층될 수 있다. 제1 게이트 전극(1051) 및/또는 제2 게이트 전극(1052)의 상부 표면과 절연라이너(1091)의 상부 표면에서 상부절연층(1093)이 증착될 수 있다. 상부 절연라이너(1091)와 매립절연층(1092)은 구분되지 않을 수 있다. 상부절연층(1093)의 표면 레벨은 몰드 절연물(1080)의 상부 표면과 제1 산화물 채널(1041) 및 제2 산화물 채널(1042)의 상부 표면, 제1 게이트 전극(1051) 및 제2 게이트 전극(1052)의 상부 표면, 제1 게이트 절연층(1061) 및 제2 게이트 절연층(1062)의 상부 표면 레벨과 일치할 수 있다.
도 16을 참조하면, 제1 산화물 채널(1041)제1 산화물 채널(1041) 및 제2 산화물 채널(1042)의 상부 일부를 식각하고, 제1 산화물 채널(1041) 및 제2 산화물 채널(1042) 상부에 상부 전극(1070)을 증착할 수 있다. 상부 전극(1070)을 증착한 이후 상부 전극(1070)의 중앙부와 상부절연층(1093)의 상부를 일부 식각할 수 있다.
도 17을 참조하면, 상부 전극절연층(1094)은 상부 전극(1070)사이와 상부절연층(1093)의 상부 일부를 덮을 수 있다. 상부 전극절연층(1094)의 상부 표면 레벨과 상부 전극(1070)의 표면 레벨은 일치할 수 있다.
도 18 내지 도 21은 다른 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 방법이다.
도 18을 참조하면, 개구부의 바닥부 방향으로 게이트 전극(1050), 게이트 절연층(1060), 산화물 채널(1040) 일부가 식각되어 버퍼(1030)의 표면이 일부 노출될 수 있다.
도 19를 참조하면, 도 21과 유사하게 절연라이너(1091)는 버퍼(1030)의 상부 표면에서부터 증착되어 제1 게이트 전극(1051) 및/또는 제2 게이트 전극(1052)의 상부 표면 레벨까지 적층될 수 있다.
도 20을 참조하면, 도 16과 유사하게 제1 산화물 채널(1041) 및 제2 산화물 채널(1042)의 상부 일부를 식각하고, 제1 산화물 채널(1041) 및 제2 산화물 채널(1042) 상부에 상부 전극(1070)을 증착할 수 있다. 상부 전극(1070)을 증착한 이후 상부 전극(1070)의 중앙부와 상부절연층(1093)의 상부를 일부 식각할 수 있다.
도 21을 참조하면, 도 17과 유사하게 상부 전극절연층(1094)은 상부 전극(1070)사이와 상부절연층(1093)의 상부 일부를 덮을 수 있다. 상부 전극절연층(1094)의 상부 표면 레벨과 상부 전극(1070)의 표면 레벨은 일치할 수 있다.
예시적인 실시예들에 따른 반도체 소자 제조 방법은 하부 전극(1020)과 산화물 채널(1040) 사이에 버퍼(1030)를 포함하여, 컨택 저항이 개선된 반도체 소자를 제공할 수 있다. 예를 들어, 버퍼(1030)는 실리사이드 물질 또는 하부 전극(1020)보다 낮은 산화반응성을 갖는 금속을 포함하여 산소 공급원이 버퍼(1030)를 통과하지 못하도록 함으로써, 산화물 채널(1040)을 형성하는 과정에서, 하부 전극(1020)과 산소 공급원이 반응하는 것을 실질적으로 방지할 수 있다.
예시적인 실시 예에 따른 반도체 소자는 초소형의 크기를 가지며 전기적인 성능이 우수하므로 집적도가 높은 집적 회로 소자에 적용되기에 적합하다.
예시적인 실시 예에 따른 반도체 소자는 디지탈 회로 또는 아날로그 회로를 구성하는 트랜지스터를 구성할 수 있다. 일부 실시예들에서, 예시적인 반도체 소자는 고전압 트랜지스터 또는 저전압 트랜지스터로서 사용될 수 있다. 예를 들면, 예시적인 실시 예의 반도체 소자는 고전압에서 동작하는 비휘발성 메모리 소자인 플래쉬 메모리 소자, EEPROM (electrically erasable and programmable read only memory) 소자의 주변 회로를 구성하는 고전압 트랜지스터를 구성할 수 있다. 또는, 예시적인 실시 예는 LCD (liquid crystal display)용 IC 칩, LED 디스플레이 장치 또는 마이크로 LED 디스플레이 장치 등에 이용되는 IC 칩 등에 포함되는 트랜지스터를 구성할 수 있다.
도 22는 예시적인 실시 예에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 22를 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display panel) 또는 마이크로 LED 장치일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506)은 도 1 내지 도 21을 참조하여 상술한 예시적인 실시 예에 따른 반도체 소자를 포함할 수 있다.
도 23은 예시적인 실시 예에 따른 CMOS 인버터의 회로도이다.
CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. CMOS 트랜지스터(1610)는 도 1 내지 도 21을 참조하여 상술한 예시적인 실시 예에 따른 반도체 소자를 포함할 수 있다.
도 24는 예시적인 실시 예에 따른 CMOS SRAM 소자(1700)의 회로도이다.
CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함할 수 있다. 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 전송 트랜지스터(1740)의 소스가 교차 연결된다. PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 한 쌍의 전송 트랜지스터(740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결될 수 있다.
CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 1 내지 도 21을 참조하여 상술한 예시적인 실시 예에 따른 반도체 소자를 포함할 수 있다.
도 25는 예시적인 실시 예에 따른 CMOS NAND 회로(1800)의 회로도이다.
CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. CMOS NAND 회로(1800)는 도 1 내지 도 27을 참조하여 상술한 예시적인 실시 예에 따른 반도체 소자를 포함할 수 있다.
도 26은 예시적인 실시 예에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 메모리(1910)를 제어할 수 있다. 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1 내지 도 21을 참조하여 상술한 예시적인 실시 예에 따른 반도체 소자를 포함할 수 있다.
도 27은 예시적인 실시 예에 따른 전자 시스템(2000)의 블록 다이어그램이다.
전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 무선 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다. 전자 시스템(2000)은 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 무선 인터페이스(2040)를 이용할 수 있다. 무선 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 전자 시스템(1000)은 도 1 내지 도 27을 참조하여 상술한 예시적인 실시 예에 따른 반도체 소자를 포함할 수 있다.
예시적인 실시예에 따른 반도체 소자 및/또는 그 제조 방법은 반도체 증착 시 유도되는 부반응 및 계면 조성 분리 현상을 억제할 수 있다. 또한, 개선된 컨택 특성을 제공할 수 있으며, 이온 열화를 방지할 수 있다.
상기한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상을 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다. 따라서, 예시적인 실시예에 따른 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
110,410,510:기판
120,420,520:하부 전극
130,131,430,530:버퍼
140,440:540:산화물 채널
150,450,550:게이트 전극
170,470,570:상부 전극
190, 490, 590: 금속 산화물
120,420,520:하부 전극
130,131,430,530:버퍼
140,440:540:산화물 채널
150,450,550:게이트 전극
170,470,570:상부 전극
190, 490, 590: 금속 산화물
Claims (20)
- 기판;
상기 기판에 구비되는 하부 전극;
상기 하부 전극에 구비되는 금속 산화물;
상기 금속 산화물에 구비되는 버퍼;
상기 버퍼에 구비되는 산화물 채널;
상기 산화물 채널에 구비되는 게이트 절연층;
상기 게이트 절연층에 구비되는 게이트 전극; 및
상기 산화물 채널에 구비되는 상부 전극; 을 포함하며,
상기 버퍼는 상기 금속 산화물과 상기 산화물 채널 사이에 위치하고, 상기 버퍼는 실리사이드 물질을 포함하며, 상기 상부 전극과 상기 하부 전극이 상기 기판에 대해 수직한 방향으로 이격하게 배치되고, 상기 산화물 채널의 장방향이 상기 기판에 수직으로 배치된, 반도체 소자. - 제1항에 있어서,
상기 실리사이드 물질은 (tungsten silicide), (Ruthenium silicide), (nickel silicide) 및 (titanium silicide) 중 적어도 하나를 포함하는, 반도체 소자. - 제1항에 있어서,
상기 버퍼는 1 이상 50 이하 두께를 가지는, 반도체 소자. - 제1항에 있어서,
상기 반도체 소자는,
상기 상부 전극과 상기 산화물 채널 사이에 구비되고 실리사이드 물질을 포함하는 버퍼를 더 포함하하는, 반도체 소자. - 제1항에 있어서,
상기 반도체 소자는,
상기 상부 전극과 상기 산화물 채널 사이에 구비되고 Mo(molybdenum), Au(gold), Pt(platinum), Rh(rhodium), Ru(ruthenium), Ti(titanium), Ta(tantalum) 및 Ir(iridium) 중 적어도 하나를 포함하는 버퍼를 더 포함하는, 반도체 소자. - 제1항에 있어서,
상기 버퍼가 상기 금속 산화물과 상기 산화물 채널의 양쪽에 직접적으로 접하도록 구비된, 반도체 소자. - 제1항에 있어서,
상기 게이트 전극이 상기 산화물 채널의 둘레를 둘러싸도록 구비된, 반도체 소자. - 제1항에 있어서,
상기 산화물 채널은 In(indium), Zn(zinc), Sn(tin), Ga(gallium) 및 Hf(hafnium) 중 적어도 하나를 포함하는, 반도체 소자. - 제1항에 있어서,
상기 산화물 채널은 In(indium) 및 Zn(zinc)을 포함하고, 상기 산화물 채널의 메탈 접촉부에서 상기 In의 함량은 상기 산화물 채널의 메탈 접촉부에서 상기 Zn의 함량 이상인, 반도체 소자. - 제1항에 있어서,
상기 산화물 채널은 InGaZnO, ZnO, ZrInZnO, InZnO, InGaZnO4, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5, TiSrO3, ZIO (zinc indium oxide), IGO (indium gallium oxide), 및 이들의 조합으로 이루어진 군으로부터 선택된 것을 포함하는, 반도체 소자. - 제1항에 있어서,
상기 하부 전극은 W(tungsten), Co(cobalt), Ni(nickel), Fe(iron), Ti(titanium), Mo(molybdenum), Cr(chromium), Zr(zirconium), Hf(hafnium), Nb(niobium), Ta(tantalum), Ag(silver), Au(gold), Al(aluminum), Cu(copper), Sb(antimony), V(vanadium), Ru(ruthenium), Pt(platinum), Zn(zinc) 및 Mg(magnesium) 중에서 적어도 하나는 포함하는, 반도체 소자. - 제1 항에 있어서,
상기 산화물 채널, 상기 게이트 절연층 및 상기 게이트 전극이 각각 그 장방향이 상기 기판에 대해 수직한 방향으로 오도록 배치된, 반도체 소자. - 제1항에 있어서,
상기 산화물 채널이 U 형 단면을 가지는, 반도체 소자. - 제1항에 있어서,
상기 산화물 채널이 그 장방향이 상기 기판에 대해 수직한 방향으로 오도록 배치된 L 형상을 가진 제1 산화물 채널과, 상기 수직한 방향에 대해 상기 제1 산화물 채널과 대칭적으로 배치된 제2 산화물 채널을 포함하고,
상기 게이트 전극이 그 장방향이 상기 수직한 방향으로 오도록 배치되며, 상기 수직한 방향에 대해 상기 게이트 전극과 대칭적으로 배치된 게이트 전극을 더 포함한, 반도체 소자. - 제1항에 있어서,
상기 하부 전극, 상기 버퍼, 상기 산화물 채널이 같은 폭을 가지는, 반도체 소자. - 기판에 하부 전극을 구비하는 단계;
상기 하부 전극에 버퍼를 증착하는 단계;
상기 버퍼에 산화물 채널을 증착하는 단계;
상기 산화물 채널에 게이트 절연층을 증착하는 단계;
상기 게이트 절연층에 게이트 전극을 증착하는 단계; 및
상기 산화물 채널에 상부 전극을 증착하는 단계; 를 포함하며,
상기 버퍼는 상기 하부 전극과 상기 산화물 채널 사이에 위치하고, 상기 버퍼는 실리사이드 물질을 포함하며, 상기 상부 전극과 상기 하부 전극이 상기 기판에 대해 수직한 방향으로 이격되게 배치되고, 상기 산화물 채널의 장방향이 상기 기판에 수직으로 배치된, 반도체 소자 제조 방법. - 제16항에 있어서,
상기 하부 전극에 버퍼를 증착하는 단계는,
상기 하부 전극에 금속-실리콘 복합층을 증착하는 단계; 및
상기 금속-실리콘 복합층을 열처리하여 상기 버퍼를 형성하는 단계; 를 포함하는, 반도체 소자 제조 방법. - 제16항에 있어서,
상기 실리사이드 물질은 , , 및 중 적어도 하나를 포함하는, 반도체 소자 제조 방법. - 제16항에 있어서,
상기 산화물 채널은 ALD 공정을 통해 형성되는, 반도체 소자 제조 방법. - 제16항에 있어서,
상기 산화물 채널은 In 및 Zn을 포함하고, 상기 산화물 채널의 메탈 접촉부에서 상기 In의 함량은 상기 산화물 채널의 메탈 접촉부에서 상기 Zn의 함량 이상인, 반도체 소자 제조 방법.
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