KR20240049159A - 플라즈마를 이용한 반도체 제조 설비에서 고전압 비정현파 신호 제어 장치 및 방법 - Google Patents

플라즈마를 이용한 반도체 제조 설비에서 고전압 비정현파 신호 제어 장치 및 방법 Download PDF

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Abstract

본 개시는, 플라즈마를 이용한 반도체 제조 설비에서 고전압 비정현파 신호 제어 장치 및 방법에 관한 것이다.
본 개시의 일 측면에 의하면, 챔버 내에 웨이퍼가 배치되기 위한 전극에 연결된 챔버 외측 출력단으로 제1 양의 전압을 인가 가능하도록 형성된 제1 구형파 회로; 제1 음의 전압을 상기 출력단으로 인가 가능하도록 형성된 제2 구형파 회로; 상기 출력단으로 제1 톱니파 전압을 인가 가능하도록 형성된 톱니파 회로; 상기 웨이퍼에 유도되는 웨이퍼 전압을 감지하는 웨이퍼전압 감지부; 및 상기 웨이퍼 전압의 크기에 따라 상기 제1 양의 전압, 상기 제1 음의 전압 및 상기 제1 톱니파 전압 중 적어도 하나의 인가 시간을 제어하는 제어기를 포함하되, 상기 톱니파 회로는, 상기 출력단에 연결된 용량성 부하로부터 전류를 인출하도록 형성된 인덕터를 포함하는 것을 특징으로 하는 비정현파 신호 제어 장치를 제공한다.

Description

플라즈마를 이용한 반도체 제조 설비에서 고전압 비정현파 신호 제어 장치 및 방법{Method and Apparatus for Controlling High Voltage Non-sinusoidal Signal in Semiconductor Production Device Using Plasma}
본 개시는, 플라즈마를 이용한 반도체 제조 설비에서 고전압 비정현파 신호 제어 장치 및 방법에 관한 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이하에 기술되는 내용은 단순히 본 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아니다.
기존의 전압 생성기들은 일반적으로 단조로운 레벨의 출력전압을 출력단에 발생하도록 구성되어 있어서 다양한 출력 발생이 필요한 환경에서는 적용하기 어려운 문제가 있다.
또한, 전압 생성기가 여러 레벨의 전압을 생성하는 기능을 구비하도록 구현된 경우에도 가능하면 회로의 구성이 복잡하지 않은 형태의 회로 구성이 요구되는 상황이다.
그리고 전압 생성기로부터 저전압 레벨 및 고전압 레벨 등의 출력이 정밀하게 제어되어 출력되도록 함으로써 전압 생성기가 장착된 챔버 등의 장비를 경제적이면서 정밀하게 제어하여 성능을 개선할 수 있게 하는 방안이 요구된다.
또한, 전압 생성기로부터 챔버에 출력되는 경우, 실제 출력단의 전압은 회로의 과도적 특성으로 인하여 구형파가 아닌 파형을 갖는 전압이 입력될 수 있다. 이 경우 전압 생성기의 출력 신호를 이용하여 챔버 내에서 플라즈마를 생성함에 있어서 성능의 열화가 발생할 수 있다.
본 개시는, 플라즈마를 이용한 반도체 제조 설비에서 고전압 비정현파 신호 제어 장치 및 방법을 제공하는 데에 주된 목적이 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 개시의 일 측면에 의하면, 챔버 내에 웨이퍼가 배치되기 위한 전극에 연결된 챔버 외측 출력단으로 제1 양의 전압을 인가 가능하도록 형성된 제1 구형파 회로; 제1 음의 전압을 상기 출력단으로 인가 가능하도록 형성된 제2 구형파 회로; 상기 출력단으로 제1 톱니파 전압을 인가 가능하도록 형성된 톱니파 회로; 상기 웨이퍼에 유도되는 웨이퍼 전압을 감지하는 웨이퍼전압 감지부; 및 상기 웨이퍼 전압의 크기에 따라 상기 제1 양의 전압, 상기 제1 음의 전압 및 상기 제1 톱니파 전압 중 적어도 하나의 인가 시간을 제어하는 제어기를 포함하되, 상기 톱니파 회로는, 상기 출력단에 연결된 용량성 부하로부터 전류를 인출하도록 형성된 인덕터를 포함하는 것을 특징으로 하는 비정현파 신호 제어 장치를 제공한다.
본 개시의 다른 측면에 의하면, 제1 구형파 회로, 제2 구형파 회로, 톱니파 회로 및 웨이퍼전압 감지부를 구비하는 장치에서 비정현파 신호를 제어하는 방법에 있어서, 상기 제1 구형파 회로에서, 챔버 내에 웨이퍼가 배치되기 위한 전극에 연결된 챔버 외측 출력단으로 제1 양의 전압을 인가하는 과정; 상기 제2 구형파 회로에서 제1 음의 전압을 상기 출력단으로 인가하는 과정; 상기 톱니파 회로에서 상기 출력단으로 제1 톱니파 전압을 인가하는 과정; 상기 웨이퍼전압 감지부가 상기 웨이퍼에 유도되는 웨이퍼 전압을 감지하는 과정; 및 상기 웨이퍼 전압의 크기에 따라 제1 양의 전압, 제1 음의 전압 및 상기 제1 톱니파 전압 중 적어도 하나가 인가되는 시간을 제어하는 과정을 포함하되, 상기 제1 톱니파 전압을 인가하는 과정은, 상기 톱니파 회로에 포함된 인덕터를 이용하여 상기 출력단에 연결된 용량성 부하로부터 전류를 인출하는 것을 특징으로 하는 비정현파 신호 제어 방법을 제공한다.
본 개시의 또 다른 측면에 의하면, 비정현파 신호 제어 장치 및 챔버를 포함하되, 상기 비정현파 신호 제어 장치는, 상기 챔버 내의 웨이퍼가 배치되기 위한 전극과 연결된 챔버 외측 출력단으로 제1 양의 전압을 인가 가능하도록 형성된 제1 구형파 회로; 제1 음의 전압을 상기 출력단에 인가 가능하도록 형성된 제2 구형파 회로; 상기 출력단에 제1 톱니파 전압을 인가 가능하도록 형성된 톱니파 회로; 상기 웨이퍼에 유도되는 웨이퍼 전압을 감지하는 웨이퍼전압 감지부; 및 상기 웨이퍼 전압의 크기에 따라 상기 제1 양의 전압, 상기 제1 음의 전압 및 상기 제1 톱니파 전압 중 적어도 하나의 인가 시간을 제어하는 제어기를 포함하되, 상기 톱니파 회로는, 상기 출력단에 연결된 용량성 부하로부터 전류를 인출하도록 형성된 인덕터를 포함하는 것을 특징으로 하는 반도체 소자 제조 장치를 제공한다.
본 개시의 실시예에 의하면, 다중 레벨의 전압 회로에 대한 스위칭을 통해 고전압 구형파 및 톱니파 전압 외에도 상대적으로 낮은 저전압의 구형파 및 톱니파 전압의 신호를 선택적으로 발생 가능하도록 함으로써 다양한 출력 발생이 가능해지는 비정현파 신호 제어 장치 및 반도체 소자 제조 장치를 제공하는 효과가 있다.
또한, 반도체 소자 제조 장치에서의 실제 웨이퍼에 유도되는 전압 출력을 구형파에 가깝도록 제어함으로써 비정현파 신호 제어 장치를 이용하는 반도체 소자 제조 장치에서 성능의 열화를 최소화하는 효과가 있다.
본 개시의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 비정현파 신호 제어 장치 및 용량성 부하를 개략적으로 나타내는 블록도이다.
도 2는 비정현파 신호 제어 장치(100)의 구성요소 중에서 제어기(140) 및 출력전압 감지부(150)는 생략하여 도시한 제1 실시예에 따른 비정현파 신호 제어 장치(200)를 나타내는 회로도이다.
도 3a 내지 도 3f는 제1 실시예에 따른 비정현파 신호 제어 장치의 동작을 설명하기 위한 회로도이다.
도 4는 도 3a 내지 도 3f의 각 회로에 대응되는 스위칭 구간(D1, D2, D3, D4, D5, D6)에서 출력단(Nout)의 출력 Vout의 파형을 도시한 도면이다.
도 5a 내지 도 5c는 제1 실시예에 따른 비정현파 신호 제어 장치의 동작 방식을 설명하기 위한 도면이다.
도 6a 내지 도 6c는 제1 실시예에 따른 비정현파 신호 제어 장치에 포함된 인덕터(L)의 인덕턴스를 결정하는 방법을 설명하기 위한 도면이다.
도 7은 비정현파 신호 제어 장치(100)에서 출력전압 감지부(150) 및 제어기(140)를 제외하여 나타낸 제2 실시예에 따른 비정현파 신호 제어 장치(700)의 회로도이다.
도 8은 비정현파 신호 제어 장치(100)에서 출력전압 감지부(150) 및 제어기(140)를 제외하여 나타낸 제3 실시예에 따른 비정현파 신호 제어 장치(800)의 회로도이다.
도 9는 비정현파 신호 제어 장치(100)에서 출력전압 감지부(150) 및 제어기(140)를 제외하여 나타낸 제4 실시예에 따른 비정현파 신호 제어 장치(900)의 회로도이다.
도 10은 본 개시의 일 실시예에 따른 비정현파 신호 제어 방법을 흐름도로 도시한 도면이다.
도 11은 복수의 제1 구형파 회로, 복수의 제2 구형파 회로 및 복수의 톱니파 회로가 직렬로 연결되어 비정현파 신호 제어 장치가 구현된 예를 도시한 도면이다.
도 12는 복수의 제1 구형파 회로, 복수의 제2 구형파 회로 및 하나의 톱니파 회로가 병렬로 연결되어 비정현파 신호 제어 장치가 구현된 예를 도시한 도면이다.
도 13은 복수의 제1 구형파 회로, 복수의 제2 구형파 회로 및 복수의 톱니파 회로가 병렬로 연결되어 비정현파 신호 제어 장치가 구현된 예를 도시한 도면이다.
도 14a 및 도 14b는 본 개시의 일 실시예에 따른 반도체 소자 제조 장치(1400)를 설명하기 위한 블록도이다.
도 15a는 반도체 소자 제조 장치(1400)를 모델링한 도면이고, 도 15b는 웨이퍼전압 감지부(150)의 회로 구성을 예시한 도면이다.
도 16은 동작 모드에 따른 각 스위치의 온/오프 제어의 예를 도시한 도면이다.
도 17은 피드백 제어 전의 출력단 전압 및 웨이퍼 전압의 크기의 비교를 예시한 도면이다.
도 18은 피드백 제어 후의 출력단 전압 및 웨이퍼 전압의 크기의 비교를 예시한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성 요소들에 식별 부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성 요소들에 식별 부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 개시에 따른 실시예의 구성요소를 설명하는 데 있어서, 제1, 제2, i), ii), a), b) 등의 부호를 사용할 수 있다. 이러한 부호는 그 구성요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 부호에 의해 해당 구성요소의 본질 또는 차례나 순서 등이 한정되지 않는다. 명세서에서 어떤 부분이 어떤 구성요소를 '포함' 또는 '구비'한다고 할 때, 이는 명시적으로 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 개시의 예시적인 실시형태를 설명하고자 하는 것이며, 본 개시가 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.
첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 개시의 예시적인 실시형태를 설명하고자 하는 것이며, 본 개시가 실시될 수 있는 유일한 실시형태를 나타내고자 하는 것이 아니다.
이하, 도 1 내지 도 14를 함께 참조하면서 본 개시의 일 실시예에 따른 비정현파 신호 제어 장치(100)를 설명한다.
도 1은 본 개시의 일 실시예에 따른 비정현파 신호 제어 장치(100) 및 용량성 부하(20)를 개략적으로 나타내는 블록도이다.
비정현파 신호 제어 장치(100)는 사용자가 설정한 소정의 파형을 갖는 출력 전압(Vout)을 생성할 수 있고, 생성된 출력 전압(Vout)이 용량성 부하(20)에 제공될 수 있다. 예컨대, 용량성 부하(20)로는 플라즈마를 이용하여 반도체 소자 제조를 위한 설비로서 챔버(CB)를 들 수 있다.
비정현파 신호 제어 장치(100)의 출력 파형은 수 kHz 내지 수 MHz의 주파수를 가질 수 있고, 수십 V 내지 수십 kV의 임의의 가변 전압 레벨로 출력될 수 있다.
비정현파 신호 제어 장치(100)는 제1 구형파 회로(110), 제2 구형파 회로(120), 적어도 하나의 톱니파 회로(130), 제어기(140) 및 웨이퍼전압 감지부(150)를 포함할 수 있다.
도 1에서, 도 14a 및 도 14b에 도시한 바와 같이 챔버(CB)의 웨이퍼(W)가 배치되기 위한 하부전극(BE)에 제1 구형파 회로(110), 제2 구형파 회로(120) 및 적어도 하나의 톱니파 회로(130)가 전력을 공급하고, 웨이퍼전압 감지부(150)가 챔버(CB) 내의 웨이퍼 전압을 감지하고, 감지된 웨이퍼 전압에 따라 제어기(140)가 각 스위치의 온 또는 오프가 되도록 구동신호를 발생시켜 각 스위치를 제어한다.
도 2는 비정현파 신호 제어 장치(100)의 구성요소 중에서 제어기(140) 및 웨이퍼전압 감지부(150)는 생략하여 도시한 제1 실시예에 따른 비정현파 신호 제어 장치(200)를 나타낸 회로도이다.
제1 구형파 회로(110)는, 챔버(CB) 내의 하부전극(BE)에 연결된 챔버(CB) 외측의 출력단(Nout)으로 서로 다른 2개의 레벨의 양의 전압을 인가 가능하도록 형성된다.
제2 구형파 회로(120)는 서로 다른 2개의 레벨의 음의 전압을 출력단에 인가 가능하도록 형성된다.
톱니파 회로(130)는 출력단에 서로 다른 2개의 레벨의 톱니파 전압을 인가 가능하도록 형성되며, 출력단에 연결된 용량성 부하로부터 전류를 인출하도록(즉, 용량성 부하가 방전되도록) 형성된 인덕터 또는 전류원을 포함한다.
도 2를 참조하면, 제1 구형파 회로(110), 제2 구형파 회로(120) 및 톱니파 회로(130)는 출력 전압(Vout)을 출력하는 출력단(Nout)과 기준 전위를 제공하는 그라운드(GND) 사이에 병렬로 연결될 수 있다. 출력단(Nout)에 챔버(CB)가 추가로 연결될 수 있으며, 여기서 챔버(CB)는 용량성 부하, 예컨대 커패시터로 모델링 될 수 있다.
제1 구형파 회로(110)는 제1 전압원(VS1), 제2 전압원(VS2), 제1 스위치(SW1), 제2 스위치(SW2), 제7 스위치(SW7), 제8 스위치(SW8) 및 제1 다이오드(D1)를 포함할 수 있다.
제2 구형파 회로(120)는 제3 전압원(VS3), 제4 전압원(VS4), 제3 스위치(SW3), 제4 스위치(SW4), 제9 스위치(SW9), 제10 스위치(SW10), 제2 다이오드(D2) 및 제3 다이오드(D3)를 포함할 수 있다.
여기서, 제1 전압원(VS1)과 제1 스위치(SW1)가 서로 직렬로 연결된 회로를 제1 전압원 회로라고 명명하고, 제2 전압원(VS2)과 제2 스위치(SW2)가 서로 직렬로 연결된 회로를 제2 전압원 회로라고 명명하고, 제3 전압원(VS3)과 제3 스위치(SW3)가 서로 직렬로 연결된 회로를 제3 전압원 회로라고 명명하고, 제4 전압원(VS4)과 제4 스위치(SW4)가 서로 직렬로 연결된 회로를 제4 전압원 회로라고 명명한다.
서로 다른 2개의 크기의 양의 전압을 각각 발생하는 제1 및 제2 전압원회로는 제1 기준 단자(Nref1)에 연결될 수 있다. 제1 기준 단자(Nref1)는 그라운드(GND)에 연결되어 비정현파 신호 제어 장치(100)에 기준 전위(예컨대, 0 전위)가 제공될 수 있다. 제1 및 제2 전압원회로의 (-) 단자는 제1 기준 단자(Nref1)에 연결되고, 제1 및 제2 전압원회로의 (+) 단자는 제3 노드(N3)에 병렬로 연결될 수 있다.
여기서, 제1 전압원 회로의 (-) 단자는 제1 전압원 회로에서 제1 전압원(VS1)의 (-) 단자 방향의 단자를 의미하고, 제1 전압원 회로의 (+) 단자는 제1 전압원 회로에서 제1 전압원(VS1)의 (+) 단자 방향의 단자를 의미하고, 제2 전압원 회로의 (-) 단자는 제2 전압원 회로에서 제2 전압원(VS2)의 (-) 단자 방향의 단자를 의미하고, 제2 전압원 회로의 (+) 단자는 제2 전압원 회로에서 제2 전압원(VS2)의 (+) 단자 방향의 단자를 의미한다.
제1 및 제2 전압원(VS1, VS2)은 각각 서로 다른 크기를 갖는 제1 및 제2 전압(V1, V2)을 출력할 수 있다. 제1 및 제2 전압원(VS1, VS2)은 DC 전압원일 수 있으나, 가변적인 값을 가질 수도 있다. 또한, 제1 전압(V1)의 크기가 제2 전압(V2) 보다 크거나 작을 수 있다.
제2 구형파 회로(120)는, 제3 전압원 회로의 (+) 단자 및 제4 전압원 회로의 (+) 단자가 제1 기준 단자(Nref1)에 각각 연결되고, 제3 전압원 회로의 (-) 단자 및 제4 전압원 회로의 (-) 단자는 각각 제10 스위치(SW10)의 일단, 즉 제4 노드(N4)에 연결된다.
여기서, 제3 전압원 회로의 (-) 단자는 제3 전압원 회로에서 제3 전압원(VS3)의 (-) 단자 방향의 단자를 의미하고, 제3 전압원 회로의 (+) 단자는 제3 전압원 회로에서 제3 전압원(VS3)의 (+) 단자 방향의 단자를 의미하고, 제4 전압원 회로의 (-) 단자는 제4 전압원 회로에서 제4 전압원(VS4)의 (-) 단자 방향의 단자를 의미하고, 제4 전압원 회로의 (+) 단자는 제4 전압원 회로에서 제4 전압원(VS4)의 (+) 단자 방향의 단자를 의미한다.
제3 및 제4 전압원(VS3, VS4)은 각각 서로 다른 크기를 갖는 제3 및 제4 전압(V3, V4)을 출력할 수 있다. 제3 및 제4 전압원(VS3, VS4)은 DC 전압원일 수 있으나, 가변적인 값을 가질 수도 있다. 또한, 제3 전압(V3)의 크기가 제4 전압(V4) 보다 크거나 작을 수 있다.
제7 스위치(SW7)는 제3 노드(N3)와 제1 노드(N1) 사이에 연결되고, 제8 스위치(SW8)는 제1 노드(N1)와 출력단(Nout) 사이에 연결된다. 즉, 제7 스위치(SW7)의 일단에는 제1 전압원 회로의 (+) 단자(즉, 제3 노드)가 연결되고 제7 스위치(SW7)의 타단은 제1 노드(N1)에 연결된다. 또한, 제8 스위치(SW8)의 일단은 제1 노드(N1)에 연결되고 제8 스위치(SW8)의 타단은 출력단(Nout)에 연결된다.
제10 스위치(SW10)는 제3 전압원 회로의 (-) 단자(즉, 제4 노드(N4))와 제2 노드(N2) 사이에 연결되고, 제9 스위치(SW9)는 제2 노드(N2)와 출력단(Nout) 사이에 연결된다. 즉, 제10 스위치(SW10)의 일단에는 제3 전압원 회로의 (-) 단자가 연결되고 제10 스위치(SW10)의 타단은 제2 노드(N2)에 연결된다. 또한, 제9 스위치(SW9)의 일단은 제2 노드(N2)에 연결되고 제9 스위치(SW9)의 타단은 출력단(Nout)에 연결된다.
제1 다이오드(D1)는 제1 기준 단자(Nref1)와 제1 노드(N1) 사이에 연결될 수 있다. 제1 다이오드(D1)의 애노드(Anode)는 제1 기준 단자(Nref1)에 연결되고, 캐소드(Cathode)는 제1 노드(N1)에 연결될 수 있다.
제2 다이오드(D2)는 제1 기준 단자(Nref1)와 제2 노드(N2) 사이에 연결될 수 있다. 제2 다이오드(D2)의 캐소드는 제1 기준 단자(Nref1)에 연결되고, 애노드는 제2 노드(N2)에 연결될 수 있다.
제3 다이오드(D3)는 출력단(Nout)과 제9 스위치(SW9)의 타단 사이에 연결될 수 있다. 제3 다이오드(D3)의 애노드는 출력단(Nout)에 연결되고 캐소드는 제9 스위치(SW9)의 타단에 연결될 수 있다.
제7 및 제8 스위치(SW7, SW8)가 턴-온(turn-on) 되고, 제9 및 제10 스위치(SW9, SW10)가 턴-오프(turn-off) 되는 경우 출력단(Nout)에는 크기가 서로 다른 양의 크기를 갖는 제1 전압(V1) 또는 제2 전압(V2)을 출력할 수 있다. 이러한 상태에서, 제1 스위치(SW1)가 턴-온 되고 제2 스위치(SW2)가 턴-오프되는 경우 출력단(Nout)에는 양의 제1 전압(V1)이 출력될 수 있고 제1 스위치(SW1)가 턴-오프 되고 제2 스위치(SW2)가 턴-온되는 경우 출력단(Nout)에는 양의 제2 전압(V2)이 출력될 수 있다.
제9 및 제10 스위치(SW9, SW10)가 턴-온 되고, 제7 및 제8 스위치(SW7, SW8)가 턴-오프 되는 경우 출력단(Nout)에는 크기가 서로 다른 음의 크기를 갖는 제3 전압(V3) 또는 제4 전압(V4)을 출력할 수 있다. 이러한 상태에서, 제3 스위치(SW3)가 턴-온 되고 제4 스위치(SW4)가 턴-오프 되는 경우 출력단(Nout)에는 음의 제3 전압(V3)이 출력될 수 있고, 제3 스위치(SW3)가 턴-오프 되고 제4 스위치(SW4)가 턴-온 되는 경우 출력단(Nout)에는 음의 제4 전압(V4)이 출력될 수 있다.
제8 스위치(SW8)가 턴-온 되고 제7, 제10 및 제9 스위치(SW7, SW10, SW9)가 턴-오프되는 경우, 또는 제9 스위치(SW9)가 턴-온 되고 제7, 제8 및 제10 스위치(SW7, SW8, SW10)가 턴-오프 되는 경우 출력단(Nout)에는 그라운드(GND) 전압 또는 0 전압이 출력될 수 있다.
이에 따라 출력단(Nout)에는 서로 다른 5 레벨의 전압(0, V1, V2, V3, V4)이 출력될 수 있다.
톱니파 회로(130)는 제5 전압원(VS5), 제6 전압원(VS6), 제5 스위치(SW5), 제6 스위치(SW6), 제11 스위치(SW11), 제12 스위치(SW12), 제13 스위치(SW13), 제4 다이오드(D4), 제5 다이오드(D5) 및 인덕터(L)를 포함할 수 있다.
여기서, 제5 전압원(VS5)과 제5 스위치(SW5)가 서로 직렬로 연결된 회로를 제5 전압원 회로라고 명명하고, 제6 전압원(VS6)과 제6 스위치(SW6)가 서로 직렬로 연결된 회로를 제6 전압원 회로라고 명명한다.
톱니파 회로(130)는 제2 기준 단자(Nref2)에 (+) 단자가 각각 연결되어 서로 다른 2개의 크기의 음의 전압을 각각 발생하는 제5 전압원 회로 및 제6 전압원 회로가 병렬로 제11 스위치(SW11)의 일단, 즉 제5 노드(N5)에 연결된다. 여기서 제2 기준 단자(Nref2)는 기준 전위를 제공하는 그라운드(GND)에 연결될 수 있다.
참고로, 제1 기준 단자(Nref1) 및 제2 기준 단자(Nref2)가 각각 그라운드(GND)에 연결된 경우 그라운드(GND)가 기준 단자라고 표현될 수 있다.
여기서, 제5 전압원 회로의 (-) 단자는 제5 전압원 회로에서 제5 전압원(VS5)의 (-) 단자 방향의 단자를 의미하고, 제5 전압원 회로의 (+) 단자는 제5 전압원 회로에서 제5 전압원(VS3)의 (+) 단자 방향의 단자를 의미하고, 제6 전압원 회로의 (-) 단자는 제6 전압원 회로에서 제6 전압원(VS6)의 (-) 단자 방향의 단자를 의미하고, 제6 전압원 회로의 (+) 단자는 제6 전압원 회로에서 제6 전압원(VS6)의 (+) 단자 방향의 단자를 의미한다.
제5 전압원(VS5) 및 제6 전압원(VS6)은 각각 제5 전압(V5) 및 제6 전압(V6)을 출력한다. 제5 및 제6 전압(V5, V6)은 DC 전압원일 수도 있고 가변적인 전압원일 수도 있다. 또한, 제5 전압(V5)의 크기가 제6 전압(V6) 보다 크거나 작을 수 있다.
제5 전압원 회로의 (-) 단자(즉, 제5 노드(N5))에 제11 스위치(SW11)의 일단이 연결되고, 제11 스위치(SW11)의 타단(즉, 제6 노드(N6))과 제2 기준 단자(Nref2) 사이에 제4 다이오드(D4)가 연결되고, 제11 스위치(SW11)의 타단에 인덕터(L)의 일단이 연결되고, 인덕터(L)의 타단(즉, 제7 노드(N7))과 제2 기준 단자(Nref2) 사이에 제12 스위치(SW12) 및 제5 다이오드(D5)가 직렬로 연결되고, 인덕터(L)의 타단과 출력단(Nout) 사이에 제13 스위치(SW13)가 연결된다.
여기서, 제6 노드(N6)에 제4 다이오드(D4)의 애노드가 연결될 수 있고, 제2 기준 단자(Nref2)에 제4 다이오드(D4)의 캐소드가 연결될 수 있다.
톱니파 회로(130)는 후술하듯 제5 전압원(VS5) 또는 제6 전압원(VS6)을 이용하여 인덕터(L) 전류를 충전시킨 후, 챔버(CB)로부터 전류를 인출하여 챔버(CB)의 전압을 변화시킴으로써, 톱니파 전압(즉, 슬로프 전압)을 생성할 수 있다.
제6 노드(N6)와 제7 노드(N7) 사이에 인덕터(L)가 연결될 수 있다. 인덕터(L)는 제1 내지 제6 전압들(V1, V2, V3, V4, V5, V6)의 값에 따라 결정되는 인덕턴스를 가질 수 있다.
제1 내지 제13 스위치(SW1, SW2, SW3, SW4, SW5, SW6, SW7, SW8, SW9, SW10, SW11, SW12, SW13)는 전력 반도체 소자일 수 있다. 전력 반도체 소자는 전력의 변환이나 제어에 사용되는 반도체 소자로서, IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 등의 소자로서 구현 가능하다.
또한, 제어기(140)는 제1 내지 제13 스위치(SW1, SW2, SW3, SW4, SW5, SW6, SW7, SW8, SW9, SW10, SW11, SW12, SW13)를 온(on) 또는 오프(off)로 구동하기 위한 구동신호를 생성한다.
도 3a 내지 도 3f는 비정현파 신호 제어 장치(100)의 동작을 설명하기 위한 회로도이고, 도 4는 도 3a 내지 도 3f의 각 회로에 대응되는 스위칭 구간(D1, D2, D3, D4, D5, D6)에서 출력단(Nout)의 출력 Vout의 파형을 도시한 도면이다.
도 3a 내지 도 3f 및 도 4를 참조하면, 도 3a는 D1 구간, 도 3b는 D2 구간, 도 3c는 D3 구간, 도 3d는 D4 구간, 도 3e는 D5 구간, 도 3f는 D6 구간에 대한 회로의 스위칭 상태를 각각 도시한 도면이다.
도 3a에서, 제1 스위치(SW1), 제7 스위치(SW7), 제8 스위치(SW8), 제5 스위치(SW5), 제11 스위치(SW11) 및 제12 스위치(SW12)가 턴-온 상태이고, 그 외의 나머지 스위치는 모두 턴-오프 상태가 되어, 도 3a에서 굵은 선으로 도시된 회로가 형성된다.
도 3a에서, 제1 전압원(VS1)의 (+) 단자는 제1, 제7 및 제8 스위치(SW1, SW7, SW8)를 경유하여 출력단(Nout)에 연결될 수 있다. 이에 따라 제1 전압(V1)이 출력 전압(Vout)으로 인가될 수 있다. 또한, 제5 전압원(VS5), 제5 다이오드(D5), 제12 스위치(SW12), 인덕터(L), 제11 스위치(SW11) 및 제5 스위치(SW5)로 구성된 경로가 형성되어서, 이 경로로 제5 전압원(VS5)에 의해 인덕터(L)가 충전될 수 있다. 이때, 제2 전압원(VS2), 제3 전압원(VS3), 제4 전압원(VS4) 및 제6 전압원(VS6)을 경유하는 닫힌 경로는 형성되지 않아 제2 전압원(VS2), 제3 전압원(VS3), 제4 전압원(VS4) 및 제6 전압원(VS6)은 플로팅될 수 있다.
도 3b에서, 제1 스위치(SW1), 제7 스위치(SW7), 제8 스위치(SW8) 및 제12 스위치(SW12)가 온 상태이고, 그 외의 나머지 스위치는 모두 오프 상태가 되어, 도 3b에서 굵은 선으로 도시된 회로가 형성된다.
도 3b에서, 제1 전압원(VS1)의 (+) 단자는 제1, 제7 및 제8 스위치(SW1, SW7, SW8)를 경유하여 출력단(Nout)에 연결될 수 있다. 이에 따라 제1 전압(V1)이 출력 전압(Vout)으로서 인가될 수 있다. 또한, 인덕터(L), 제4 다이오드(D4), 제5 다이오드(D5) 및 제12 스위치(SW12)로 구성된 닫힌 경로가 형성되어 인덕터(L)의 전류는 연속적으로 흐를 수 있다. 이때, 제2 전압원(VS2), 제3 전압원(VS3), 제4 전압원(VS4), 제5 전압원(VS5) 및 제6 전압원(VS6)을 경유하는 닫힌 경로는 형성되지 않아 제2 전압원(VS2), 제3 전압원(VS3), 제4 전압원(VS4), 제5 전압원(VS5) 및 제6 전압원(VS6)은 플로팅될 수 있다.
도 3c에서, 제3 스위치(SW3), 제9 스위치(SW9), 제10 스위치(SW10), 제5 스위치(SW5), 제11 스위치(SW11) 및 제13 스위치(SW13)가 온 상태이고, 그 외의 나머지 스위치는 모두 오프 상태가 되어, 도 3c에서 굵은 선으로 도시된 회로가 형성된다.
도 3c에서, 제3 전압원(VS3)의 (-) 단자는 제3, 제10 및 제9 스위치(SW3, SW10, SW9)를 경유하여 출력단(Nout)에 연결될 수 있다. 이에 따라 제3 전압(V3)이 출력 전압(Vout)으로서 인가될 수 있다. 또한, 제5 전압원(VS5)의 (-) 단자가 제5 스위치(SW5), 제11 스위치(SW11), 인덕터(L) 및 제13 스위치(SW13)를 경유하여 출력단(Nout)에 연결된다. 따라서 음의 크기를 갖는 제5 전압(V5)과 인덕터(L) 전류에 의한 전압이 출력단(Nout)에 인가될 수 있다. 이때, 제1 전압원(VS1), 제2 전압원(VS2), 제4 전압원(VS4) 및 제6 전압원(VS6)을 경유하는 닫힌 경로는 형성되지 않아서 제1 전압원(VS1), 제2 전압원(VS2), 제4 전압원(VS4) 및 제6 전압원(VS6)은 플로팅될 수 있다.
도 3c에서, 인덕터 전류와 실질적으로 동일한 전류가 용량성 부하로 모델링된 챔버(CB)로부터 톱니파 회로(130)로 흘러들어갈 수 있다. 이때, 챔버(CB)에는 아래 수학식 1에 따른 전압 변화가 발생될 수 있다.
Figure pat00001
여기서, CCB는 챔버(CB)의 등가 커패시턴스이고, Is는 챔버로부터 인덕터(L)로 흐르는 전류에 해당할 수 있다.
이에 따라 챔버에 인가되는 전압이 제3 전압원(VS3)이 제공한 전압보다 낮아지므로(즉, 절대값이 더 큰 음의 전압을 가지므로) 출력 전압에 톱니파 형상(슬로프)이 형성될 수 있다.
이때, 제3 다이오드(D3)의 동작으로 인해 제2 구형파 회로(120)로부터 챔버(CB)로 전류가 실질적으로 흐르지 않을 수 있다. 구체적으로 출력 전압의 하강으로 인해, 제3 다이오드(D3)의 캐소드의 전압이 애노드의 전압보다 낮아지게 되므로 제2 구형파 회로(120)로부터 챔버(CB)로 전류가 흐르지 않을 수 있다. 따라서 챔버(CB)로부터 톱니파 회로(130)로만 전류가 흐를 수 있다.
도 5a 내지 도 5c는 비정현파 신호 제어 장치(100)의 동작 방식을 설명하기 위한 도면이다.
도 5a는 도 3a 내지 도 3c의 각 구간에 대응하는 출력단(Nout)의 출력 전압(Vout)을 시간에 따라 도시한 그래프이다. 도 5b는 도 3a 내지 도 3c의 각 구간에 대응하는 인덕터(L) 양단의 전압 VL을 시간에 따라 도시한 그래프이다. 도 5c는 도 3a 내지 도 3c의 각 구간에 대응하여 챔버로부터 톱니파 회로(130)로 흐르는 전류 Is를 시간에 따라 도시한 그래프이다.
도 3a 내지 도 3c 및 도 5a를 참조하면, 제1 및 제2 구간(D1, D2) 동안 제1 전압원(VS1)이 제1, 제7 및 제8 스위치(SW1, SW7, SW8)를 경유하여 출력단(Nout)에 연결되어 출력 전압(Vout)은 제1 전압(V1)과 실질적으로 동일할 수 있다.
이어서 제3 구간(D3) 동안 용량성 부하인 챔버(CB)로부터 흘러나오는 전류로 인해 수학식 1에 따른 출력 전압(Vout) 변화가 발생하며, 제3 구간(D3) 동안 출력 전압(Vout)의 변화의 크기, 즉 제3 구간(D3)의 출력 전압(Vout)의 최대값과 최소값의 차이를 Vt1로 지칭한다. 여기서 출력 전압(Vout)이 절대값이 더 큰 음의 값으로 변화하는 것으로 도시되었으나 이에 제한되는 것은 아니다.
도 3a 내지 도 3c 및 도 5b를 참조하면, 제1 구간(D1) 동안 인덕터(L)는 제5 전압원(VS5)에 의해 충전되므로 제5 전압원(VS5)의 전압이 인덕터(L) 양단 사이에 인가되고 제2 구간(D2) 동안에는 전압이 인가되지 않는다. 제3 구간(D3) 동안에는 출력 전압(Vout)과 제5 전압(V5) 사이의 전압 차에 해당하는 전압이 인덕터(L) 양단 사이에 인가될 수 있다.
회로가 동작하기 시작하고 충분한 시간이 경과하여 정상상태에 도달하는 경우, 인덕터(L) 전류가 주기성을 갖게 되어 수학식 2와 같이 인덕터 양단에 걸린 전압의 한 주기 적분 결과는 0일 수 있다.
Figure pat00002
이를 Vt1에 대해 정리하면, 아래 수학식 3과 같다.
Figure pat00003
따라서, 제1 구간(D1)의 길이 및 제3, 제5 전압(V3, V5)의 크기를 조정하여 Vt1의 크기가 제어될 수 있다. 제1 내지 제3 구간(D1, D2, D3)의 길이의 합이 일정할 때, 제2 구간(D2)의 길이에 따라 제3 구간(D3)에 대한 제1 구간(D1)의 길이의 비율을 변화시킬 수 있으므로 다양한 기울기를 갖는 톱니파 전압이 생성될 수 있다. 예컨대, 제1 및 제2 구간(D1, D2)의 합(D1+D2)의 길이를 일정하게 유지하고, 제2 구간(D2)의 길이를 감소시키면서 제1 구간(D1)의 길이를 증가시키는 경우 톱니파 전압의 기울기가 커질 수 있다. 반대로, 제1 및 제2 구간(D1, D2)의 합(D1+D2)의 길이를 일정하게 유지하고, 제2 구간(D2)의 길이를 증가시키면서 제1 구간(D1)의 길이를 감소시키는 경우 톱니파 전압의 기울기가 작아질 수 있다.
도 3a 내지 도 3c 및 도 5c를 참조하면, 제1 내지 제2 구간(D1, D2) 동안 챔버로부터 톱니파 회로(130)로의 전기적 경로가 형성되지 않으므로 전류가 흐르지 않을 수 있다. 제3 구간(D3) 동안, 제5 전압원(VS5), 제5 스위치(SW5), 제11 스위치(SW11), 인덕터(L), 제13 스위치(SW13) 및 챔버(CB)를 경유하는 전기적 경로가 형성되어, 챔버(CB)로부터 톱니파 회로(130)로 전류가 흐를 수 있다. 이때 제1, 제3 및 제5 전압(V1, V3, V5) 값 및 제1 내지 제3 구간(D1, D2, D3)의 길이를 고려하여 인덕터(L)의 인덕턴스를 결정함으로써, 제3 구간(D3) 동안 챔버(CB)로부터 톱니파 회로(130)로 흐르는 전류 Is의 값이 실질적으로 일정한 전류 값(I0)으로 유지될 수 있다. 하지만, 이에 제한되는 것은 아니고, 제3 구간(D3)에서 챔버(CB)로부터 톱니파 회로(130)로 흐르는 전류 값은 변할 수 있다.
도 6a 내지 도 6c는 비정현파 신호 제어 장치(100)에 포함된 인덕터(L)의 인덕턴스를 결정하는 방법을 설명하기 위한 도면이다.
도 6a는 도 3a 내지 도 3c의 제1 내지 제3 구간(D1, D2, D3)별 시간에 따른 인덕터 전류(IL)를 도시한 도면이다. 도 6a에 도시된 것과 달리 실질적인 인덕터 전류(IL)는 제1 구간(D1)에서 제1 전압(V1)의 인가에 의해 증가하고, 제2 구간(D2)에서 일정한 값을 유지하며, 제3 구간(D3)에서 그 값이 감소할 수 있다.
제어기(140)가 제1 내지 제13 스위치(SW1~SW13)를 구동하기 시작하고 충분한 시간이 지나면, 인덕터 전류(IL)는 정상상태에 도달하여, 제1 구간(D1)에서의 증가량은 제3 구간(D3)에서의 감소량과 실질적으로 동일해질 수 있다. 제1 구간(D1)이 시작할 때의 인덕터 전류(IL)값을 Ia로, 제1 구간(D1)이 끝날 때 인덕터 전류(IL) 값을 Ib라고 하면, Ia, Ib는 제5 전압(V5)에 대해 수학식 4를 만족한다.
Figure pat00004
여기서 La는 인덕터(L)의 인덕턴스이다.
도 6a 및 도 6b를 참조하면, 제3 구간(D3)에서 인덕터 전류(IL)와 챔버 전류(Is)는 동일하고, 인덕터 전류가 선형적으로 변화한다고 가정하는 경우, 아래 수학식 5로 나타낼 수 있다.
Figure pat00005
여기서 t는 시간을 의미한다.
도 6c를 참조하면, 수학식 5의 전류에 의해 변화하는 제3 구간(D3)의 출력 전압(Vout)은 도 5a의 제3 구간(D3) 출력 전압(Vout)과 달리 곡선형일 수 있으며 이를 곡선형 전압(Vcurve)라고 지칭한다.
수학식 5에 의한 곡선형 전압(Vcurve)은 시간에 대해 2차 다항식이 되며, 직선형 전압(Vdl)과 곡선형 전압(Vcurve)은 제3 구간(D3)의 시작점과 끝점에서 같은 값을 갖는다. 미분 연산을 통해 1차 식과 2차 식이 두 점에서 만날 때, 그 차이의 최대값은 두 점의 중점에서 나타난다는 것을 알 수 있다. 이에 따라, 직선형 전압(Vdl)과 곡선형 전압(Vcurve)의 차이의 최대값을 △V라고 하면, △V는 아래 수학식 6을 만족한다.
Figure pat00006
이를 인덕턴스 La에 대해 정리하면, 아래 수학식 7과 같다.
Figure pat00007
따라서, 인덕턴스 La의 값이 커질수록 제3 구간(D3)의 출력 전압(Vout)은 직선에 가까운 형태로 변화될 수 있다. 실제 출력되는 곡선형 전압(Vcurve) 직선형 전압(Vdl)과의 편차의 최댓값 또는 상한이 결정되면 그에 따라 인덕턴스 값 La가 결정될 수 있다.
도 3d 및 도 3e에서는 도 3a 및 도 3b에서와 달리, 제1 스위치(SW1)는 오프 하고 제2 스위치(SW2)는 온으로 구동하여 제1 전압원 회로인 제1 전압원(VS1) 및 제1 스위치(SW1) 대신에 제2 전압원 회로인 제2 전압원(VS2) 및 제2 스위치(SW2)가 회로에 연결되어 동작된다. 또한, 도 3d에서는 도 3a에서와 달리, 제5 스위치(SW5)는 오프 하고 제6 스위치(SW6)는 온으로 구동하여, 제5 전압원 회로인 제5 전압원(VS5) 및 제5 스위치(SW5) 대신에 제6 전압원 회로인 제6 전압원(VS6) 및 제6 스위치(SW6)가 회로에 연결되어 동작된다.
도 3d 및 도 3e에서의 동작은 도 3a 및 도 3b의 설명에서, 제1 전압원(VS1)을 제2 전압원(VS2)으로 대체하여 설명하고 제1 스위치(SW1)를 제2 스위치(SW2)로 대체하여 설명하고, 제5 전압원(VS5)을 제6 전압원(VS6)으로 대체하여 설명하고 제5 스위치(SW5)를 제6 스위치(SW6)로 대체하여 설명이 가능하므로 여기서는 더 이상의 상세한 설명은 생략한다.
도 3f에서의 동작은 도 3c의 설명에서, 제3 전압원(VS3)을 제4 전압원(VS4)으로 대체하여 설명하고 제3 스위치(SW3)를 제4 스위치(SW4)로 대체하여 설명하고 제5 전압원(VS5)을 제6 전압원(VS6)으로 대체하여 설명하고 제5 스위치(SW5)를 제6 스위치(SW6)로 대체하여 설명이 가능하므로 여기서는 더 이상의 상세한 설명은 생략한다.
다만, 도 3d 내지 도 3f의 동작과 관련하여, 제2 전압원(VS2)의 전압(V2)은 제1 전압원(VS1)의 전압(V1)보다 작을 수 있고, 제4 전압원(VS4)의 전압(V4)은 제3 전압원(VS3)의 전압(V3)보다 작을 수 있고, 제6 전압원(VS6)의 전압(V6)은 제5 전압원(VS5)의 전압(V5)보다 작을 수 있다. 또한, 제3 구간(D3)의 출력 전압(Vout)의 최대값과 최소값의 차이를 Vt1로 지칭한 것에 대응하여, 제6 구간(D6)의 출력 전압(Vout)의 최대값과 최소값의 차이를 Vt2로 지칭하며, Vt2는 Vt1보다 작은 값을 갖는다. 또한, 수학식 1 내지 수학식 7의 설명과 관련하여 D1 대신 D4, D2 대신 D5, D3 대신 D6, V3 대신 V4, Vt1 대신 Vt2를 대입하여 설명될 수 있다.
따라서, 도 3a 내지 도 3c의 동작의 결과 발생하는 비정현파 도 3d 내지 도 3f의 동작의 결과로 발생하는 비정현파가 더 작은 크기를 가짐을 알 수 있다.
한편, 본 실시예에서 일부 전압원회로가 생략되어 구현될 수 있다. 즉, 제1 구형파 회로(110) 내에서 제2 전압원 회로, 제2 구형파 회로(120) 내에서 제4 전압원회로 및 톱니파 회로(130) 내에서 제6 전압원 회로가 각각 생략되어 구현될 수 있다. 이 경우, 제1 전압원 회로, 제3 전압원 회로 및 제5 전압원 회로에서 각각 제1 스위치(SW1), 제3 스위치(SW3) 및 제5 스위치(SW5)가 생략되어 제1 전압원 회로, 제3 전압원 회로 및 제5 전압원 회로는 각각 제1 전압원(VS1), 제3 전압원(VS3) 및 제5 전압원(VS5)만으로 구현될 수 있다.
도 7은 비정현파 신호 제어 장치(100)에서 웨이퍼전압 감지부(150) 및 제어기(140)를 제외하여 나타낸 제2 실시예에 따른 비정현파 신호 제어 장치(700)의 회로도이다. 도 7에서도 웨이퍼전압 감지부(150)가 챔버(CB) 내의 웨이퍼 전압을 감지하고 감지된 웨이퍼 전압에 따라 제어기(140)가 각 스위치의 온 또는 오프가 되도록 구동신호를 발생시켜 각 스위치를 제어한다.
제2 실시예에 따른 비정현파 신호 제어 장치(700)는 제1 구형파 회로(710), 제2 구형파 회로(720) 및 톱니파 회로(730)를 포함한다.
도 2 및 도 7을 함께 참조하면, 제2 실시예에 따른 비정현파 신호 제어 장치(700)는 제1 실시예에 따른 비정현파 신호 제어 장치(100)에 비해 제1 다이오드(D1) 및 제2 다이오드(D2)가 생략되며, 제1 실시예에 따른 비정현파 신호 제어 장치(100)에서 제7 스위치(SW7) 및 제8 스위치(SW8)가 존재하는 위치에 제2 실시예에 따른 비정현파 신호 제어 장치(700)에서는 제7 스위치(SW7)만 존재하며, 제1 실시예에 따른 비정현파 신호 제어 장치(100)에서 제3 다이오드(D3), 제9 스위치(SW9) 및 제10 스위치(SW10)가 존재하는 위치에 제2 실시예에 따른 비정현파 신호 제어 장치(700)에서는 제9 스위치(SW9)만 존재한다. 이외의 나머지 구성요소는 제1 실시예에 따른 비정현파 신호 제어 장치(100) 및 제2 실시예에 따른 비정현파 신호 제어 장치(700)에서 서로 동일한 형태로 연결된다.
전술하는 도 2에 대한 설명 중에서, 도 2의 제7 스위치(SW7) 및 제8 스위치(SW8)가 동시에 오프 또는 온이 되는 경우는 각각 도 7에서는 제7 스위치(SW7)가 오프 또는 온이 되도록 제어되는 것으로 설명될 수 있다. 또한, 전술하는 도 2에 대한 설명 중에서, 도 2의 제9 스위치(SW9) 및 제10 스위치(SW10)가 동시에 오프 또는 온이 되는 경우는 각각 도 7에서는 제9 스위치(SW9)가 오프 또는 온이 되도록 제어되는 것으로 설명될 수 있다.
따라서, 도 7의 제9 스위치(SW9) 및 제10 스위치(SW10)에 대한 설명 이외에 다른 스위치의 온 또는 오프 구동 타이밍 및 나머지 구성요소에 대한 설명은 도 2에 대한 전술하는 설명과 동일하므로 이에 대한 더 이상의 상세한 설명은 생략한다.
도 8은 비정현파 신호 제어 장치(100)에서 웨이퍼전압 감지부(150) 및 제어기(140)를 제외하여 나타낸 제3 실시예에 따른 비정현파 신호 제어 장치(800)의 회로도이다. 도 8에서도 웨이퍼전압 감지부(150)가 챔버(CB) 내의 웨이퍼 전압을 감지하고 감지된 웨이퍼 전압에 따라 제어기(140)가 각 스위치의 온 또는 오프가 되도록 구동신호를 발생시켜 각 스위치를 제어한다.
비정현파 신호 제어 장치(800)는 제1 구형파 회로(810), 제2 구형파 회로(820) 및 톱니파 회로(830)를 포함한다.
도 8에서는 도 7에서와 달리 인덕터(L) 대신에 직렬 연결된 전류원(A) 및 제14 스위치(SW14)가 위치하고 나머지 구성요소는 도 8 및 도 7에서 서로 동일하게 연결된 형태가 된다. 제14 스위치(SW14)는 D3 및 D6 구간에서만 온이 되고 D1, D2, D4 및 D5 구간에서는 오프가 될 수 있다. 도 8에서 제14 스위치(SW14)를 제외한 각 스위치에 대한 온 또는 오프 구동 타이밍은 도 7에서와 동일하므로 도 8에 대한 더 이상의 상세한 설명은 생략한다.
도 9는 비정현파 신호 제어 장치(100)에서 웨이퍼전압 감지부(150) 및 제어기(140)를 제외하여 나타낸 제4 실시예에 따른 비정현파 신호 제어 장치(900)의 회로도이다. 도 9에서도 웨이퍼전압 감지부(150)가 챔버(CB) 내의 웨이퍼 전압을 감지하고 감지된 웨이퍼 전압에 따라 제어기(140)가 각 스위치의 온 또는 오프가 되도록 구동신호를 발생시켜 각 스위치를 제어한다.
비정현파 신호 제어 장치(900)는 제1 구형파 회로(910), 제2 구형파 회로(920) 및 톱니파 회로(930)를 포함한다.
제1 구형파 회로(910)는 제2 실시예에서의 제1 구형파 회로(710)의 구성 및 연결형태가 동일하며, 제2 구형파 회로(920)는 제2 실시예에서의 제2 구형파 회로(720)의 구성 및 연결형태가 동일하므로 제1 구형파 회로(910) 및 제2 구형파 회로(920)에 대한 더 이상의 설명은 생략한다.
톱니파 회로(930)는 제1 톱니파 회로(931) 및 제2 톱니파 회로(932)를 포함한다.
제1 톱니파 회로(931)는 제2 실시예에 따른 비정현파 신호 제어 장치(700)에서의 톱니파 회로(730)의 구성요소 중에서 제6 전압원(VS6) 및 제6 스위치(SW6)를 제거한 형태와 동일하다. 제1 톱니파 회로(931)에서 제5 스위치(SW5), 제11 스위치(SW11), 제12 스위치(SW12) 및 제13 스위치(SW13)의 온 오프 타이밍은 제2 실시예에 따른 비정현파 신호 제어 장치(700)에서의 제5 스위치(SW5), 제11 스위치(SW11), 제12 스위치(SW12) 및 제13 스위치(SW13)의 온 오프 타이밍과 각각 동일하다. 또한, 제2 톱니파 회로(932)는 제2 실시예에 따른 비정현파 신호 제어 장치(700)에서의 톱니파 회로(730)의 구성요소 중에서 제5 전압원(VS5) 및 제5 스위치(SW5)를 제거한 형태와 동일하다. 제2 톱니파 회로(932)에서 제6 스위치(SW6), 제14 스위치(SW14), 제15 스위치(SW15) 및 제16 스위치(SW16)의 온 오프 타이밍은 제2 실시예에 따른 비정현파 신호 제어 장치(700)에서의 제6 스위치(SW6), 제11 스위치(SW11), 제12 스위치(SW12) 및 제13 스위치(SW13)의 온 오프 타이밍과 각각 동일하다. 인덕터 L1 및 L2는 각각 제2 실시예에서의 톱니파 회로(730)의 인덕터(L)의 인덕턴스와 동일한 인덕턴스를 가질 수 있다. 따라서, 제4 실시예에서의 톱니파 회로(930)에 대한 더 이상의 상세한 설명은 생략한다.
한편, 도 2 내지 도 9의 설명에서, VS2, VS4 및 VS6이 생략되어 구현될 수 있다. 이 경우, 제1 전압원 회로, 제3 전압원 회로 및 제5 전압원 회로는 각각 제1 전압원(VS1), 제3 전압원(VS3) 및 제5 전압원(VS5)만으로 구현될 수 있으며, 따라서 제어기(140)에 의한 제1 스위치(SW1), 제3 스위치(SW3) 및 제5 스위치(SW5)에 대한 제어 기능도 생략될 수 있다.
도 15a는 반도체 소자 제조 장치(1400)를 모델링한 도면이고, 도 15b는 웨이퍼전압 감지부(150)의 회로 구성을 예시한 도면이고, 도 16은 동작 모드에 따른 각 스위치의 온/오프 제어의 예를 도시한 도면이고, 도 17은 피드백 제어 전의 출력단 전압 및 웨이퍼 전압의 크기의 비교를 예시한 도면이고, 도 18는 피드백 제어 후의 출력단 전압 및 웨이퍼 전압의 크기의 비교를 예시한 도면이다.
이하, 도 15a 내지 도 18을 함께 참조하면서 웨이퍼전압 감지부(150) 및 제어기(140)의 동작을 설명한다.
도 15a에서와 같이, 하부 전극(BE)은 블로킹 커패시터(Cbk)로, 제2 전력 생성기(1420)는 전압원(Vout)으로, 플라즈마는 저항(Rpl)으로, 플라즈마에 포함된 + 이온의 이동은 정 전류원(I_ion)으로 모델링될 수 있다. 플라즈마, 하부 전극(BE) 사이의 공간인 쉬스(Sheath)는 쉬스 커패시터(Csh)로 모델링되었으며, 이에 따라 챔버(CB)는 용량성 부하일 수 있다. 웨이퍼(W)의 전압은 웨이퍼 전압(Vwaf)으로 표기된다. 또한, 다이오드(D)는 이온들의 이동의 방향성을 나타내기 위한 것이다.
웨이퍼전압 감지부(150)는 웨이퍼(W)에 유도되는 웨이퍼 전압을 감지한다. 도 15b에 도시하듯이, 웨이퍼전압 감지부(150)는 웨이퍼 전압으로서 하부전극(BE)의 전압일 수 있으나, 구체적으로 웨이퍼 전압은 하부전극(BE)의 전압 감지에 한정되지 않고 다양한 위치의 전압일 수 있다.
도 16과 같이 각 스위치가 구동되면 비정현파 신호 제어 장치(100)는 제1 모드(D1), 제2 모드(D2) 및 제3 모드(D3) 등이 순차적으로 반복되어 동작된다.
도 17은 VS2, VS4 및 VS6가 비정현파 신호 제어 장치(100)에 포함되지 않는 경우에 동작 모드가 D1, D2 및 D3가 반복되는 경우에, 피드백 제어 전의 출력단 전압 및 웨이퍼 전압의 파형을 도시한 것이다. 따라서, VS2, VS4 및 VS6가 비정현파 신호 제어 장치(100)에 포함되는 경우의 제어기(140)의 D4, D5 및 D6에서의 동작은 D1, D2 및 D3에 대한 동작 설명으로부터 자명하게 도출될 수 있을 것이다.
도 17은, 톱니파 회로(130)는 동작시키지 않고 제1 구형파 회로(110) 및 제2 구형파 회로(120)만 동작시키는 경우 비정현파 신호 제어 장치(100)가 제공하는 전력의 출력단 전압 파형 및 웨이퍼 전압 파형을 도시한 것이다.
도 17에 도시된 바와 같이, 출력단 전압 파형이 구형파 형태로 제공되는 경우, 제3 모드에서 실제의 웨이퍼 전압은 톱니파 형태가 될 수 있다. 실제의 웨이퍼 전압은 톱니파 형태가 되는 경우 반도체 소자 제조 장치(1400) 내의 웨이퍼(W)에 대한 식각 성능이 열화될 수 있다.
따라서, 실제의 웨이퍼 전압이 구형파가 되도록 만들기 위해 제어기(140)는 웨이퍼전압 감지부(150)에서 감지하는 웨이퍼 전압을 이용하여 톱니파 회로(130)에 대한 피드백 제어를 수행한다.
도 17에 도시된 바와 같이, 일반적으로 피드백 제어 이전의 웨이퍼 전압의 파형은 제3 모드(D3)의 시작점 근처의 전압값이 제3 모드(D3)의 종료점 근처의 전압값보다 더 큰 값을 갖는 회로 특성을 갖는다.
제어기(140)는 D3 기간 동안 웨이퍼전압 감지부(150)에서 D3 구간의 좌측단에서의 웨이퍼 전압값 및 D3 구간의 우측단에서의 웨이퍼 전압값을 이용하여 제1 모드의 기간을 제어하여, 도 18에 도시된 바와 같이 제어기(140)에 의해 피드백 제어된 이후의 웨이퍼 전압의 파형이 구형파에 가깝도록 만들 수 있다.
제어기(140)는 제1 스위치(SW1), 제7 스위치(SW7), 제8 스위치(SW8), 제5 스위치(SW5), 제11 스위치(SW11) 및 제12 스위치(SW12)를 온(on) 하고 제3 스위치(SW3), 제9 스위치(SW9), 제10 스위치(SW10) 및 제13 스위치(SW13)를 포함하는 나머지 스위치를 오프(off)하여, 제1 전압원의 전류가 출력단(Nout)으로 공급되고 제5 전압원의 전류에 의해 인덕터(L)가 충전되도록 제어하는 제1 모드 동작을 제1 구간(D1) 동안 수행한다.
제어기(140)는 제1 모드 동작의 수행 후에, 제11 스위치(SW11)를 오프하고 제12 스위치(SW12)를 온 하여, 제1 전압원의 전류가 출력단(Nout)으로 공급되고 인덕터(L)에 충전된 전류가 방전되도록 제어하는 제2 모드 동작을 제2 구간(D2) 동안 수행한다.
제어기(140)는 제2 모드 동작의 수행 후에, 제3 스위치(SW3), 제9 스위치(SW9), 제10 스위치(SW10), 제5 스위치(SW5), 제11 스위치(SW11) 및 제13 스위치(SW13)를 온 하고, 제7 스위치(SW7), 제8 스위치(SW8) 및 제12 스위치(SW12)를 포함하는 나머지 스위치를 오프하여 제3 전압원의 전류가 출력단으로 공급되고 제5 전압원의 전류 및 인덕터(L)에 충전된 전류에 의해 출력단(Nout)에 연결된 용량성 부하가 방전되어 톱니파 전압이 출력단에 인가되도록 제어하는 제3 모드 동작을 제3 구간(D3) 동안 수행한다.
웨이퍼전압 감지부(150)는, 제3 모드 동작(D3)의 좌측단 지점에서 제1 웨이퍼 전압을 감지하고 제3 모드 동작(D3)의 우측단 지점에서 제2 웨이퍼 전압을 각각 Sensor_out으로서 감지한다. 여기서, 제1 웨이퍼 전압은 제3 모드 동작 구간(D3)의 좌측단 지점의 전압 중에서 최대 전압(Vmax)일 수 있고, 제2 웨이퍼 전압은 제3 모드 동작 구간(D3)의 우측단 지점의 전압 중 최저 전압(Vmin)일 수 있다.
제1 웨이퍼 전압은 제3 모드 동작 구간(D3)의 시작 시점과 제1 기설정 시간 사이(t1)에서 측정된 전압값의 절대치의 최대값일 수 있으며, 제2 웨이퍼 전압은 제1 기설정 시간 이후의 제2 기설정 시간과 제3 모드 동작 구간(D3)의 종료 시점 사이(t2)에서 측정된 전압값의 절대치의 최저값으로서 결정될 수 있다.
제1 웨이퍼 전압은 제3 모드 동작 구간(D3)의 시작 시점과 제1 기설정 시간 사이(t1)의 전압값의 적분값으로서 결정될 수 있고, 제2 웨이퍼 전압은 제1 기설정 시간 이후의 제2 기설정 시간과 제3 모드 동작 구간(D3)의 종료 시점 사이(t2) 의 전압값의 적분값으로서 결정될 수 있다.
제어기(140)는 제1 웨이퍼 전압이 제2 웨이퍼 전압보다 큰지 여부에 따라 제1 구간(D1)의 길이를 제어할 수 있다. 즉, 제어기(140)는 제7 스위치(SW7), 제8 스위치(SW8), 제11 스위치(SW11) 및 제12 스위치(SW12)를 온 하고 제9 스위치(SW9), 제10 스위치(SW10) 및 제13 스위치(SW13)를 오프하여, 제1 전압원의 전류가 출력단(Nout)으로 공급되고 제5 전압원의 전류에 의해 인덕터(L)가 충전되도록 제어하는 제1 모드 동작(D1)의 시간을 제어한다. 만일, 제1 웨이퍼 전압이 제2 웨이퍼 전압보다 큰 경우, 제어기(140)는 제1 구간(D1)의 길이가 길어지도록 제어한다.
제어기(140)는 제1 웨이퍼 전압이 제2 웨이퍼 전압보다 클수록 제2 구간(D2)의 길이 대비 제1 구간(D1)의 길이가 점차 길어지도록 제어한다. 이와 같이, D1 구간의 시간을 길게 함으로써 인덕터(L)에 에너지가 충전되는 시간을 길게 하고, 따라서 도 4에서의 D3 구간에서 Vt1의 기울기가 피드백 제어 이전보다 더 커지면서 D3 구간에서 우측단 지점으로 갈수록 웨이퍼 전압의 최저 전압(Vmin)의 값을 증가시킬 수 있게 된다.
따라서, 제1 구간(D1)의 길이를 제어함으로써 D3 구간의 우측단 지점에 가까울수록 출력단(Nout)에 더 큰 전압이 공급되므로 D3 구간의 우측단 지점에 해당하는 시점의 제2 웨이퍼 전압은 커지므로 제1 웨이퍼 전압과 제2 웨이퍼 전압의 차이는 감소되어 도 18에 도시된 바와 같이 점선으로 표시된 '피드백 제어 이후'의 웨이퍼 전압 파형이 구형파의 형태로 생성될 수 있다.
또한, 제1 웨이퍼 전압이 제2 웨이퍼 전압보다 작아진 경우에는 제어기(140)는 제1 구간(D1)의 길이가 짧아지도록 제어한다.
이와 같이, 제어기(140)는 제1 웨이퍼 전압 및 제2 웨이퍼 전압의 상대적인 크기에 따라 제1 구간(D1)의 길이를 제어함으로써 웨이퍼 전압 파형이 구형파의 형태로 생성되도록 제어할 수 있다.
도 10은 본 개시의 일 실시예에 따른 비정현파 신호 제어 방법을 흐름도로 도시한 도면이다.
제1 구형파 회로(110)에서, 챔버 내에 웨이퍼가 배치되기 위한 전극에 연결된 챔버 외측 출력단(Nout)으로 제1 양 전압을 인가한다(S1010). 제어기(140)는 비정현파 신호 제어 장치(100) 내의 스위치들을 온 오프 제어하여 출력단(Nout)에 제1 크기의 양의 전압 V1을 제공한다.
제2 구형파 회로(120)에서 제1 음 전압을 출력단(Nout)에 인가한다(S1020). 제어기(140)는 비정현파 신호 제어 장치(100) 내의 스위치들을 온 오프 제어하여 출력단(Nout)에 제1 크기의 음의 전압 V3을 제공한다.
톱니파 회로(130)에서 출력단(Nout)에 제1 톱니파 전압을 인가한다(S1030). 제어기(140)는 비정현파 신호 제어 장치(100) 내의 스위치들을 온 오프 제어하여 출력단(Nout)에 최대 (-V3 - Vt1)의 크기를 갖는 제1 톱니파 전압을 제공한다.
제1 구형파 회로(110)에서 제2 양 전압을 출력단(Nout)에 인가한다(S1040). 제어기(140)는 비정현파 신호 제어 장치(100) 내의 스위치들을 온 오프 제어하여 출력단(Nout)에 제2 크기의 양의 전압 V2를 제공한다.
제2 구형파 회로(120)에서 제2 음 전압을 출력단(Nout)에 인가한다(S1050). 제어기(140)는 비정현파 신호 제어 장치(100) 내의 스위치들을 온 오프 제어하여 출력단(Nout)에 제2 크기의 음의 전압 V4를 제공한다.
톱니파 회로(130)에서 출력단(Nout)에 제2 톱니파 전압을 인가한다(S1060). 제어기(140)는 비정현파 신호 제어 장치(100) 내의 스위치들을 온 오프 제어하여 출력단(Nout)에 최대 -V4 - Vt2의 크기를 갖는 제2 톱니파 전압을 제공한다.
제어기(140)는 제1 및 제2 톱니파 전압을 제공하는 과정에서 톱니파 회로(130)에 포함된 인덕터(L)를 이용하여 출력단에 연결된 용량성 부하로부터 전류가 인출되도록 제어한다.
웨이퍼전압 감지부(150)는 챔버(CB) 내의 웨이퍼에 유도되는 웨이퍼 전압을 감지한다(S1070).
제어기(140)는 D3 모드에서 좌측단 시점의 제1 웨이퍼 전압과 D3 모드에서 우측단 시점의 제2 웨이퍼 전압의 차이에 따라 제2 구간(D2)의 길이 대비 제1 구간(D1)의 길이를 제어한다(S1080).
제어기(140)는 D6 모드에서 좌측단 시점의 제1 웨이퍼 전압과 D6 모드에서 우측단 시점의 제2 웨이퍼 전압의 차이에 따라 제5 구간(D5)의 길이 대비 제4 구간(D4)의 길이를 제어한다(S1080). 웨이퍼 전압의 크기에 따라 제5 구간(D5)의 길이 대비 제4 구간(D4)의 길이가 길어지도록 제어하는 방법은 웨이퍼 전압의 크기에 따라 제2 구간(D2)의 길이 대비 제1 구간(D1)의 길이가 길어지도록 제어하는 방법과 동일하다.
한편, 본 실시예에 따른 비정현파 신호 제어 방법은 제2 내지 제4 실시예에 따른 비정현파 신호 제어 장치(700, 800, 900)에서도 동일하게 수행될 수 있다.
단계 S1010 내지 S1060의 설명은 제1 구형파 회로(110), 제2 구형파 회로(120) 및 톱니파 회로(130)의 설명에서 기술하였으므로 더 이상의 상세한 설명은 생략한다.
도 11은 복수의 제1 구형파 회로, 복수의 제2 구형파 회로 및 복수의 톱니파 회로가 직렬로 연결되어 비정현파 신호 제어 장치가 구현된 예를 도시한 도면이다.
도 11에 도시한 바와 같이, n개의 단위 회로(즉, 제1 회로(1110), 제2 회로(1120), ..., 제n 회로(1130))가 직렬로 연결되어 비정현파 신호 제어 장치(1100)가 구현될 수 있다. 참고로, 도 11에서 웨이퍼전압 감지부(150) 및 제어기(140)는 생략하여 도시하였다.
n개의 단위 회로(1110, 1120, 1130)는 각각 제1 구형파 회로(110), 제2 구형파 회로(120) 및 톱니파 회로(130)를 포함하며, n개의 단위 회로가 도 11과 같이 연결되어 맨 끝단의 제n 회로(1130)가 비정현파 신호를 챔버(20)로 출력시킨다.
제1 회로(1110)에서 제1 기준 단자(Nref11) 및 제2 기준 단자(Nref21)는 그라운드에 연결되고, 제2 회로(1120)에서 제1 기준 단자(Nref12)는 제1 회로(1110)의 출력단(Nout1)에 연결되고 제2 기준 단자(Nref22)는 그라운드에 연결되고, 제n 회로(1130)에서 제1 기준 단자(Nref1n)는 제(n-1) 회로(미도시)의 출력단(Nout(n-1))에 연결되고 제2 기준 단자(Nref2n)는 그라운드에 연결되고 출력단(Noutn)은 챔버(20)에 연결된다.
도 12는 복수의 제1 구형파 회로, 복수의 제2 구형파 회로 및 하나의 톱니파 회로가 병렬로 연결되어 비정현파 신호 제어 장치가 구현된 예를 도시한 도면이다.
도 12에 도시한 바와 같이, n개의 단위 회로(즉, 제1 회로(1210), 제2 회로(1220), ..., 제n 회로(1230))와 톱니파 회로(130)가 병렬로 연결되어 비정현파 신호 제어 장치(1200)가 구현될 수 있다. 참고로, 도 12에서 웨이퍼전압 감지부(150) 및 제어기(140)는 생략하여 도시하였다.
n개의 단위 회로(1210, 1220, 1230)는 각각 제1 구형파 회로(110) 및 제2 구형파 회로(120)를 포함한다.
제1 내지 제n 단위 회로(1210, 1220, 1230)의 각 제1 기준 단자(Nref11, Nref12, ..., Nref1n) 및 제2 구형파 회로(120)의 제2 기준 단자(Nref2)는 그라운드에 연결된다. 제1 내지 제n 단위 회로(1210, 1220, 1230)와 제2 구형파 회로(120)는 도 2에서와 같이 각각 출력단에 연결되어 비정현파 신호를 챔버(20)로 출력시킨다.
도 13은 복수의 제1 구형파 회로, 복수의 제2 구형파 회로 및 복수의 톱니파 회로가 병렬로 연결되어 비정현파 신호 제어 장치가 구현된 예를 도시한 도면이다.
도 13에 도시한 바와 같이, n개의 단위 회로(즉, 제1 회로(1310), 제2 회로(1320), ..., 제n 회로(1330))가 병렬로 연결되어 비정현파 신호 제어 장치(1300)가 구현될 수 있다. 참고로, 도 13에서 웨이퍼전압 감지부(150) 및 제어기(140)는 생략하여 도시하였다.
n개의 단위 회로(1310, 1320, 1330)는 각각 제1 구형파 회로(110), 제2 구형파 회로(120) 및 톱니파 회로(130)를 포함한다.
제1 내지 제n 단위 회로(1310, 1320, 1330)에서 각 제1 기준 단자(Nref11, Nref12, ..., Nref1n) 및 각 제2 기준 단자(Nref21, Nref22, ..., Nref2n)는 그라운드에 연결되고, 도 2에서와 같이 각각 출력단에 연결되어 비정현파 신호를 챔버(20)로 출력시킨다.
도 11 내지 도 13에서, 제1 구형파 회로(110), 제2 구형파 회로(120) 및 톱니파 회로(130) 대신에, 제1 구형파 회로(710), 제2 구형파 회로(720) 및 톱니파 회로(730)를 각각 사용하거나 제1 구형파 회로(810), 제2 구형파 회로(820) 및 톱니파 회로(830)를 각각 사용하거나 제1 구형파 회로(910), 제2 구형파 회로(920) 및 톱니파 회로(930)를 각각 사용할 수 있다.
도 14a 및 도 14b는 본 개시의 일 실시예에 따른 반도체 소자 제조 장치(1400)를 설명하기 위한 블록도이다.
도 14a를 참조하면, 반도체 소자 제조 장치(1400)는 챔버(CB), 제1 전력 생성기(1410) 및 제2 전력 생성기(1420)를 포함할 수 있다.
챔버(CB) 내의 상부 영역에는 상부 전극(Top Electrode)(TE)이 배치되고, 챔버(CB) 내의 하부 영역에는 하부 전극(Bottom Electrode)(BE)가 배치되며, 하부 전극(BE)의 상부에 웨이퍼(W)가 배치될 수 있다.
하부 전극(BE)은 정전력에 의해 웨이퍼(W)를 흡착하여 지지하는 정전 척(Electrostatic Chuck: ESC)일 수 있다. 또한, 챔버(CB)는 가스 공급부 및 가스 배출부를 포함할 수 있으며, 가스 공급부는 반응 가스를 챔버(CB) 내에 공급하고, 가스 배출부를 통해 가스를 배기하여 챔버(CB)를 진공 상태로 유지할 수 있다.
제1 전력 생성기(1410)는 제1 전력을 생성할 수 있고, 생성된 제1 전력을 상부 전극(TE)에 제공할 수 있다. 제1 전력은 플라즈마를 생성하기 위한 전력으로서, 소스(source) 전력이라고 명명될 수 있다. 제1 전력 생성기(1410)는 수십 MHz의 정현파 형태의 고주파 전원을 생성하는 기기일 수 있다.
제2 전력 생성기(1420)는 비정현파 형태의 제2 전력을 생성할 수 있다. 제2 전력은 플라즈마의 이온 에너지를 제어하기 위한 전력으로서, 바이어스(bias) 전력이라고 명명될 수 있다.
하부 전극(BE)에 제2 전력이 제공되면, 하부 전극(BE) 상에 배치되는 웨이퍼(W)에 전압이 유도될 수 있다. 따라서, 제2 전력에 따라 웨이퍼(W)의 전압이 제어될 수 있고, 이에 따라, 챔버(CB) 내에 생성된 플라즈마의 이온 에너지가 제어될 수 있다.
본 실시예에서, 제2 전력 생성기(1420)는 사용자가 설정한 고전압 및 고속의 임의 파형을 생성할 수 있다. 예를 들어, 제2 전력 생성기(1420)는 수 kHz 내지 수 MHz의 주파수로, 수십 V 내지 수십 kV의 전압 레벨을 갖는 소정의 파형을 갖는 전압을 생성할 수 있다. 제2 전력 생성기(1420)는 도 1, 도 2, 도 7, 도 8, 도 9, 도 11, 도 12 및 도 13의 비정현파 신호 제어 장치(100, 200, 700, 800, 900, 1100, 1200, 1300)을 이용하여 구현될 수 있으며, 도 1 내지 도 13을 참조하여 상술된 설명은 제2 전력 생성기(1420)에 적용될 수 있다.
구체적으로, 제2 전력 생성기(1420)는 적어도 하나의 제1 구형파 회로, 적어도 하나의 제2 구형파 회로 및 적어도 하나의 슬로프 회로를 포함할 수 있고, 적어도 하나의 제1 구형파 회로, 적어도 하나의 제2 구형파 회로 및 적어도 하나의 슬로프 회로는 도 1, 도 2, 도 7, 도 8, 도 9, 도 11, 도 12 및 도 13에 도시된 방식 중 어느 하나의 방식으로 연결될 수 있다. 제2 전력 생성기(1420)에서 웨이퍼전압 감지부(150) 및 제어기(140)는 생략된 형태를 가질 수 있다.
도 1 및 도 11 내지 도 13에 도시된 것과 같이 제2 전력 생성기(1420)는 복수의 제1 구형파 회로, 복수의 제2 구형파 회로 및 복수의 슬로프 회로를 포함할 수 있다.
제2 전력 생성기(1410)에 의해 발생되는 이온 에너지의 크기 분포는 제1 구형파 회로의 갯수, 복수의 제2 구형파 회로의 갯수 및 톱니파 회로의 개수를 기초로 결정될 수 있다. 따라서, 이온 에너지의 크기 분포 목표 크기에 따라, 복수의 제1 구형파 회로 및 복수의 제2 구형파 회로 중 활성화되는 제1 구형파 회로 및 제2 구형파 회로의 개수 및 복수의 톱니파 회로 중 활성화되는 톱니파 회로의 개수를 결정할 수 있다.
또한, 이온 에너지의 분포는 톱니파 회로에서 출력되는 톱니파 전압 파형에 따라 결정될 수 있다. 따라서, 이온 에너지의 목표 분포에 따라, 제2 전력 생성기(1420) 내의 제어기(예를 들어, 도 1의 제어기(140))에서 생성되는 스위치 구동 신호들을 제어할 수 있다. 예를 들어, 제2 전력 생성기(1420)는 플라즈마 이온들이 좁은 에너지 영역에 걸쳐서 분포되도록 하는 톱니파 전압의 파형을 출력하도록 스위치를 제어할 수 있다.
한편, 반도체 소자 제조 장치(1400)는 도 14a에서와는 달리, 도 14b에 도시한 바와 같이 제1 전력 생성기(1410)가 생성된 제1 전력이 하부 전극(BE)에 제공되도록 구현될 수도 있다.
도 14a 및 도 14b에서 반도체 소자 제조 장치(1400)는 제2 전력 생성기(1420)와 하부 전극(BE) 사이에 필터를 더 포함할 수 있다. 필터는 제1 전력 생성기(1410)에서 생성된 제1 전력이 제2 전력 생성기(1420)에 인가되지 못하도록 제1 전력을 차단하고, 제2 전력 생성기(1420)에서 생성된 제2 전력이 하부 전극(BE)에 인가되도록 제2 전력을 통과시킬 수 있다. 구체적으로, 필터는 제1 전력 생성기(1410)에서 생성된 RF 전력의 주파수 성분을 제거할 수 있다. 예를 들어, 필터는 로우 패스 필터, 밴드 스톱 필터 또는 로우 패스 필터와 밴드 스톱 필터의 조합으로 구성될 수 있다.
또한, 도 14a에서 반도체 소자 제조 장치(1400)는 제1 전력 생성기(1410)와 상부 전극(TE) 사이에 필터를 더 포함할 수 있다. 여기서, 필터는 제2 전력 생성기(1420)에서 생성된 제2 전력이 제1 전력 생성기(1410)에 인가되지 못하도록 제2 전력을 차단하고, 제1 전력 생성기(1410)에서 생성된 제1 전력이 상부 전극(TE)에 인가되도록 제1 전력을 통과시킬 수 있다.
또한, 도 14b에서 제1 전력 생성기(1410)와 하부 전극(BE) 사이에 필터를 더 포함할 수 있다. 여기서, 필터는 제2 전력 생성기(1420)에서 생성된 제2 전력이 제1 전력 생성기(1410)에 인가되지 못하도록 제2 전력을 차단하고, 제1 전력 생성기(1410)에서 생성된 제1 전력이 하부 전극(BE)에 인가되도록 제1 전력을 통과시킬 수 있다.
여기서, 필터는 로우 패스 필터, 밴드 스톱 필터 또는 로우 패스 필터와 밴드 스톱 필터의 조합으로 구성될 수 있다.
반응 가스는 챔버(CB) 내에 확산되고, 상부 전극(TE) 또는 하부 전극(BE)을 통해 인가되는 제1 전력 및 하부 전극(BE)을 통해 인가되는 제2 전력에 의해 플라즈마로 변환될 수 있다. 플라즈마는 웨이퍼(W) 표면과 접촉되어 물리적 또는 화학적으로 반응하게 되고, 이러한 반응을 통해 플라즈마 어닐링, 식각, 플라즈마 강화 화학적 기상 증착, 물리적 기상 증착, 플라즈마 세정 등의 웨이퍼 처리 공정을 수행할 수 있다.
반도체 소자 제조 장치(1400)가 식각 공정에 이용되는 경우, 반응 가스는 하부 전극(BE)과 상부 전극(TE) 사이의 고주파 방전에 의해 플라즈마화되고, 플라즈마에 의해 활성화된 라디칼, 전자, 이온에 의해 웨이퍼(W) 상의 피가공 막이 원하는 패턴으로 식각될 수 있다. 본 실시예에 따르면, 플라즈마의 라디칼, 전자, 이온을 정밀 제어함으로써, 식각률(etching rate), 종횡비, 식각 패턴의 치수(critical dimension), 식각 패턴의 프로파일, 선택비 등의 식각 성능을 개선할 수 있다.
본 발명에 따른 장치 또는 방법의 각 구성요소는 하드웨어 또는 소프트웨어로 구현되거나, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 각 구성요소의 기능이 소프트웨어로 구현되고 마이크로프로세서가 각 구성요소에 대응하는 소프트웨어의 기능을 실행하도록 구현될 수도 있다.
본 명세서에 설명되는 시스템들 및 기법들의 다양한 구현예들은, 디지털 전자 회로, 집적회로, FPGA(field programmable gate array), ASIC(application specific integrated circuit), 컴퓨터 하드웨어, 펌웨어, 소프트웨어, 및/또는 이들의 조합으로 실현될 수 있다. 이러한 다양한 구현예들은 프로그래밍가능 시스템 상에서 실행 가능한 하나 이상의 컴퓨터 프로그램들로 구현되는 것을 포함할 수 있다. 프로그래밍가능 시스템은, 저장 시스템, 적어도 하나의 입력 디바이스, 그리고 적어도 하나의 출력 디바이스로부터 데이터 및 명령들을 수신하고 이들에게 데이터 및 명령들을 전송하도록 결합되는 적어도 하나의 프로그래밍가능 프로세서(이것은 특수 목적 프로세서일 수 있거나 혹은 범용 프로세서일 수 있음)를 포함한다. 컴퓨터 프로그램들(이것은 또한 프로그램들, 소프트웨어, 소프트웨어 애플리케이션들 혹은 코드로서 알려져 있음)은 프로그래밍가능 프로세서에 대한 명령어들을 포함하며 "컴퓨터가 읽을 수 있는 기록매체"에 저장된다.
컴퓨터가 읽을 수 있는 기록매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 이러한 컴퓨터가 읽을 수 있는 기록매체는 ROM, CD-ROM, 자기 테이프, 플로피디스크, 메모리 카드, 하드 디스크, 광자기 디스크, 스토리지 디바이스 등의 비휘발성(non-volatile) 또는 비일시적인(non-transitory) 매체일 수 있으며, 또한 데이터 전송 매체(data transmission medium)와 같은 일시적인(transitory) 매체를 더 포함할 수도 있다. 또한, 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다.
본 명세서의 흐름도/타이밍도에서는 각 과정들을 순차적으로 실행하는 것으로 기재하고 있으나, 이는 본 개시의 일 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것이다. 다시 말해, 본 개시의 일 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 일 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 흐름도/타이밍도에 기재된 순서를 변경하여 실행하거나 각 과정들 중 하나 이상의 과정을 병렬적으로 실행하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이므로, 흐름도/타이밍도는 시계열적인 순서로 한정되는 것은 아니다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 700, 800, 900: 비정현파 신호 제어 장치
110, 710, 810, 910: 제1 구형파 회로
120, 720, 820, 920: 제2 구형파 회로
130, 730, 830, 930: 톱니파 회로
140: 제어기 150: 웨이퍼전압 감지부
20: 용량성 부하

Claims (13)

  1. 챔버 내에 웨이퍼가 배치되기 위한 전극에 연결된 챔버 외측 출력단으로 제1 양의 전압을 인가 가능하도록 형성된 제1 구형파 회로;
    제1 음의 전압을 상기 출력단으로 인가 가능하도록 형성된 제2 구형파 회로;
    상기 출력단으로 제1 톱니파 전압을 인가 가능하도록 형성된 톱니파 회로;
    상기 웨이퍼에 유도되는 웨이퍼 전압을 감지하는 웨이퍼전압 감지부; 및
    상기 웨이퍼 전압의 크기에 따라 상기 제1 양의 전압, 상기 제1 음의 전압 및 상기 제1 톱니파 전압 중 적어도 하나의 인가 시간을 제어하는 제어기
    를 포함하되,
    상기 톱니파 회로는, 상기 출력단에 연결된 용량성 부하로부터 전류를 인출하도록 형성된 인덕터를 포함하는 것을 특징으로 하는 비정현파 신호 제어 장치.
  2. 제1항에 있어서,
    상기 제1 구형파 회로는 기준 단자에 (-) 단자가 연결되어 상기 제1 양의 전압을 발생하는 제1 전압원 회로를 포함하되 상기 제1 전압원 회로는 제1 전압원을 포함하고,
    상기 제2 구형파 회로는 상기 기준 단자에 (+) 단자가 연결되어 상기 제1 음의 전압을 발생하는 제3 전압원 회로를 포함하되 상기 제3 전압원 회로는 제3 전압원을 포함하는 것을 특징으로 하는 비정현파 신호 제어 장치.
  3. 제2항에 있어서,
    상기 제1 구형파 회로는, 제7 스위치가 상기 제1 전압원 회로의 (+) 단자와 제1 노드 사이에 연결되고 상기 제1 노드와 상기 출력단 사이에 제8 스위치가 연결되고, 상기 기준 단자에 애노드(Anode)가 연결되고 상기 제1 노드에 캐소드(Cathode)가 연결된 제1 다이오드를 더 포함하고,
    상기 제2 구형파 회로는, 제10 스위치가 상기 제3 전압원 회로의 (-) 단자와 제2 노드 사이에 연결되고 제9 스위치가 상기 제2 노드와 상기 출력단 사이에 연결되고, 캐소드가 상기 기준 단자에 연결되고 애노드가 상기 제2 노드에 연결된 제2 다이오드를 포함하고, 상기 제2 노드와 상기 출력단 사이에 상기 제9 스위치와 직렬로 연결된 제3 다이오드를 포함하는 것을 특징으로 하는 비정현파 신호 제어 장치.
  4. 제3항에 있어서,
    상기 톱니파 회로는, 기준 단자에 (+) 단자가 연결되어 상기 제1 음의 전압을 발생하는 제5 전압원 회로를 포함하되 상기 제5 전압원 회로는 제5 전압원을 포함하고,
    상기 제5 전압원 회로의 (-) 단자에 제11 스위치의 일단이 연결되고, 상기 제11 스위치의 타단과 상기 기준 단자 사이에 제4 다이오드가 연결되고, 상기 제11 스위치의 타단에 상기 인덕터의 일단이 연결되고, 상기 인덕터의 타단과 상기 기준 단자 사이에 제12 스위치 및 제5 다이오드가 직렬로 연결되고, 상기 인덕터의 타단과 상기 출력단 사이에 제13 스위치가 연결되는 것을 특징으로 하는 비정현파 신호 제어 장치.
  5. 제4항에 있어서,
    상기 제어기는,
    상기 제7 스위치, 상기 제8 스위치, 상기 제11 스위치 및 상기 제12 스위치를 온 하고 상기 제9 스위치, 상기 제10 스위치 및 상기 제13 스위치를 오프하여, 상기 제1 전압원의 전류가 상기 출력단으로 공급되고 상기 제5 전압원의 전류에 의해 상기 인덕터가 충전되도록 제어하는 제1 모드 동작을 제1 구간 동안 수행하는 것을 특징으로 하는 비정현파 신호 제어 장치.
  6. 제5항에 있어서,
    상기 제어기는 상기 제1 모드 동작의 수행 후에,
    상기 제11 스위치를 오프하고 상기 제12 스위치를 온 하여, 상기 제1 전압원의 전류가 상기 출력단으로 공급되고 상기 인덕터에 충전된 전류가 방전되도록 제어하는 제2 모드 동작을 제2 구간 동안 수행하는 것을 특징으로 하는 비정현파 신호 제어 장치.
  7. 제6항에 있어서,
    상기 제어기는 상기 제2 모드 동작의 수행 후에,
    상기 제7 스위치, 상기 제8 스위치 및 상기 제12 스위치를 오프하고 상기 제9 스위치, 상기 제10 스위치, 상기 제11 스위치 및 상기 제13 스위치를 온 하여, 상기 제3 전압원의 전류가 상기 출력단으로 공급되고 상기 제5 전압원의 전류 및 상기 인덕터에 충전된 전류에 의해 상기 출력단에 연결된 용량성 부하가 방전되어 상기 톱니파 전압이 상기 출력단에 인가되도록 제어하는 제3 모드 동작을 제3 구간 동안 수행하는 것을 특징으로 하는 비정현파 신호 제어 장치.
  8. 제7항에 있어서,
    상기 웨이퍼전압 감지부는,
    상기 제3 모드 동작의 시작 시점 및 상기 제3 모드 동작의 종료 시점 사이에서 상기 출력단의 최대 전압과 상기 출력단의 최저 전압을 각각 감지하는 것을 특징으로 하는 비정현파 신호 제어 장치.
  9. 제8항에 있어서,
    상기 최대 전압은 상기 제3 모드 동작의 시작 시점과 제1 기설정 시간 사이의 상기 출력단의 전압값이고 상기 최저 전압은 상기 제1 기설정 시간 이후의 제2 기설정 시간과 상기 제3 모드 동작의 종료 시점 사이의 전압값인 것을 특징으로 하는 비정현파 신호 제어 장치.
  10. 제8항에 있어서,
    상기 제어기는,
    상기 최대 전압과 상기 최저 전압 사이의 차이에 따라 상기 제1 구간의 길이를 제어하는 것을 특징으로 하는 비정현파 신호 제어 장치.
  11. 제10항에 있어서,
    상기 제어기는,
    상기 최대 전압과 상기 최저 전압 사이의 차이가 클수록 상기 제2 구간의 길이 대비 상기 제1 구간의 길이가 길어지도록 제어하는 것을 특징으로 하는 비정현파 신호 제어 장치.
  12. 제1 구형파 회로, 제2 구형파 회로, 톱니파 회로 및 웨이퍼전압 감지부를 구비하는 장치에서 비정현파 신호를 제어하는 방법에 있어서,
    상기 제1 구형파 회로에서, 챔버 내에 웨이퍼가 배치되기 위한 전극에 연결된 챔버 외측 출력단으로 제1 양의 전압을 인가하는 과정;
    상기 제2 구형파 회로에서 제1 음의 전압을 상기 출력단으로 인가하는 과정;
    상기 톱니파 회로에서 상기 출력단으로 제1 톱니파 전압을 인가하는 과정;
    상기 웨이퍼전압 감지부가 상기 웨이퍼에 유도되는 웨이퍼 전압을 감지하는 과정; 및
    상기 웨이퍼 전압의 크기에 따라 제1 양의 전압, 제1 음의 전압 및 상기 제1 톱니파 전압 중 적어도 하나가 인가되는 시간을 제어하는 과정
    을 포함하되,
    상기 제1 톱니파 전압을 인가하는 과정은, 상기 톱니파 회로에 포함된 인덕터를 이용하여 상기 출력단에 연결된 용량성 부하로부터 전류를 인출하는 것을 특징으로 하는 비정현파 신호 제어 방법.
  13. 비정현파 신호 제어 장치 및 챔버를 포함하되,
    상기 비정현파 신호 제어 장치는,
    상기 챔버 내의 웨이퍼가 배치되기 위한 전극과 연결된 챔버 외측 출력단으로 제1 양의 전압을 인가 가능하도록 형성된 제1 구형파 회로;
    제1 음의 전압을 상기 출력단에 인가 가능하도록 형성된 제2 구형파 회로;
    상기 출력단에 제1 톱니파 전압을 인가 가능하도록 형성된 톱니파 회로;
    상기 웨이퍼에 유도되는 웨이퍼 전압을 감지하는 웨이퍼전압 감지부; 및
    상기 웨이퍼 전압의 크기에 따라 상기 제1 양의 전압, 상기 제1 음의 전압 및 상기 제1 톱니파 전압 중 적어도 하나의 인가 시간을 제어하는 제어기
    를 포함하되,
    상기 톱니파 회로는, 상기 출력단에 연결된 용량성 부하로부터 전류를 인출하도록 형성된 인덕터를 포함하는 것을 특징으로 하는 반도체 소자 제조 장치.
KR1020230127748A 2022-10-07 2023-09-25 플라즈마를 이용한 반도체 제조 설비에서 고전압 비정현파 신호 제어 장치 및 방법 KR20240049159A (ko)

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