KR20240049124A - Thin film transistor, and transistor array substrate - Google Patents

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구소영
김명화
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김형준
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삼성디스플레이 주식회사
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Abstract

박막 트랜지스터, 및 이를 포함한 트랜지스터 어레이 기판이 제공된다. 박막 트랜지스터는 기판, 상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층, 상기 액티브층의 일부 상에 배치되는 게이트 절연층, 상기 제1 도전 영역의 일부를 관통하는 제1 관통홀, 상기 제2 도전 영역의 일부를 관통하는 제2 관통홀, 상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극, 상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극, 상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함한다.A thin film transistor and a transistor array substrate including the same are provided. A thin film transistor includes a substrate, an active layer disposed on the substrate, a channel region, a first conductive region connected to one side of the channel region, and a second conductive region connected to the other side of the channel region, and a portion of the active layer. It consists of a gate insulating layer disposed on the gate insulating layer, a first through hole penetrating a portion of the first conductive region, a second through hole penetrating a portion of the second conductive region, and an electrode conductive layer on the gate insulating layer. A gate electrode overlapping the channel region of the active layer, a first electrode made of the electrode conductive layer, adjacent to one side of the first through hole and electrically connected to the first conductive region, the electrode conductive layer, and the It includes a second electrode adjacent to one side of the second through hole and electrically connected to the second conductive region, and one side of the first electrode adjacent to the first through hole is parallel to one side of the first through hole, and both ends of protrusions, and a groove portion that is recessed from the gate electrode compared to the protrusions.

Description

박막 트랜지스터 및 트랜지스터 어레이 기판{THIN FILM TRANSISTOR, AND TRANSISTOR ARRAY SUBSTRATE}Thin film transistor and transistor array substrate {THIN FILM TRANSISTOR, AND TRANSISTOR ARRAY SUBSTRATE}

본 발명은 박막 트랜지스터 및 이를 포함하는 트랜지스터 어레이 기판에 관한 것이다.The present invention relates to a thin film transistor and a transistor array substrate including the same.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. As the information society develops, the demand for display devices for displaying images is increasing in various forms. For example, display devices are applied to various electronic devices such as smartphones, digital cameras, laptop computers, navigation systems, and smart televisions.

표시 장치는 영상 표시를 위한 광을 방출하는 표시 패널과, 표시 패널의 구동을 위한 신호 또는 전원을 공급하는 구동부를 포함할 수 있다.A display device may include a display panel that emits light for displaying an image, and a driver that supplies a signal or power to drive the display panel.

표시 패널은 영상 표시를 위한 광이 방출되는 표시 영역을 포함하고, 표시 영역에 배치되는 편광 부재 또는 발광 부재를 포함할 수 있다. The display panel may include a display area through which light for displaying an image is emitted, and may include a polarizing member or a light-emitting member disposed in the display area.

표시 영역에는 각각의 휘도와 색상으로 광이 방출되는 서브 화소들이 배열될 수 있다. Sub-pixels that emit light with respective luminance and color may be arranged in the display area.

그리고, 표시 패널은 기판과, 기판 상에 배치되고 서브 화소들에 각각 대응되는 화소 구동부들을 포함한 회로층을 포함하는 트랜지스터 어레이 기판을 포함할 수 있다. 이러한 트랜지스터 어레이 기판에 의해, 표시 영역의 서브 화소들로부터 각각의 휘도와 색상으로 광이 방출될 수 있다. Additionally, the display panel may include a transistor array substrate including a substrate and a circuit layer disposed on the substrate and including pixel drivers corresponding to sub-pixels, respectively. By using this transistor array substrate, light can be emitted with each luminance and color from the sub-pixels of the display area.

트랜지스터 어레이 기판의 화소 구동부들 각각은 적어도 하나의 박막 트랜지스터를 포함할 수 있다. Each of the pixel drivers of the transistor array substrate may include at least one thin film transistor.

박막 트랜지스터는 게이트 전극, 제1 전극, 제2 전극 및 액티브층을 포함한다. 이러한 박막 트랜지스터는 게이트 전극으로 전달된 구동신호에 의해 게이트 전극과 제1 전극 간의 전압차가 임계치 이상이 되면, 액티브층의 채널 영역을 통해 전류가 흐르는 스위칭 소자일 수 있다.A thin film transistor includes a gate electrode, a first electrode, a second electrode, and an active layer. Such a thin film transistor may be a switching device in which current flows through a channel region of the active layer when the voltage difference between the gate electrode and the first electrode becomes more than a threshold due to a driving signal transmitted to the gate electrode.

한편, 박막 트랜지스터를 포함하는 트랜지스터 어레이 기판의 제조 시, 마스크 공정 수가 증가할수록 제조 비용이 증가하고 수율이 감소될 수 있다. Meanwhile, when manufacturing a transistor array substrate including thin film transistors, as the number of mask processes increases, manufacturing costs may increase and yield may decrease.

그러나, 마스크 공정 수를 감소시키는 경우, 박막 트랜지스터의 구성요소들이 각각의 특성에 맞는 마스크 공정으로 마련되지 못하므로, 박막 트랜지스터의 구성요소들이 설계대로 마련되지 않을 가능성이 높아짐으로써, 박막 트랜지스터의 전류 특성의 신뢰도 및 균일도가 저하될 수 있는 문제점이 있다. However, when the number of mask processes is reduced, the components of the thin film transistor are not prepared with a mask process appropriate for each characteristic, and the possibility that the components of the thin film transistor are not prepared as designed increases, thereby increasing the current characteristics of the thin film transistor. There is a problem that reliability and uniformity may be reduced.

이에 따라, 본 발명이 해결하고자 하는 과제는 비교적 적은 개수의 마스크 공정들로 마련될 수 있으면서도 전류 특성이 향상될 수 있는 박막 트랜지스터, 및 이를 포함하는 트랜지스터 어레이 기판을 제공하는 것이다. Accordingly, the problem to be solved by the present invention is to provide a thin film transistor that can be prepared with a relatively small number of mask processes and have improved current characteristics, and a transistor array substrate including the same.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 과제 해결을 위한 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층, 상기 액티브층의 일부 상에 배치되는 게이트 절연층, 상기 제1 도전 영역의 일부를 관통하는 제1 관통홀, 상기 제2 도전 영역의 일부를 관통하는 제2 관통홀, 상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극, 상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극, 상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함한다.A thin film transistor according to an embodiment for solving the above problem is disposed on a substrate, and includes a channel region, a first conductive region connected to one side of the channel region, and a second conductive region connected to the other side of the channel region. an active layer including an active layer, a gate insulating layer disposed on a portion of the active layer, a first through hole penetrating a portion of the first conductive region, a second through hole penetrating a portion of the second conductive region, and the gate. A gate electrode made of an electrode conductive layer on an insulating layer and overlapping the channel region of the active layer, a first electrode made of the electrode conductive layer, adjacent to one side of the first through hole, and electrically connected to the first conductive region. A second electrode made of an electrode and a conductive layer, adjacent to one side of the second through hole and electrically connected to the second conductive region, and one side of the first electrode adjacent to the first through hole is It is parallel to one side of the first through hole and includes protrusions at both ends, and a groove portion that is recessed from the gate electrode compared to the protrusions.

상기 제1 도전 영역은 상기 게이트 절연층을 관통하는 제1 전극 연결홀과 대응되고, 상기 제2 도전 영역은 상기 게이트 절연층을 관통하는 제2 전극 연결홀과 대응되며, 상기 제1 전극은 상기 제1 도전 영역으로 연장되어 상기 제1 도전 영역의 제1 컨택 영역과 접하고, 상기 제2 전극은 상기 제2 도전 영역으로 연장되어 상기 제2 도전 영역의 제2 컨택 영역과 접할 수 있다.The first conductive region corresponds to a first electrode connection hole penetrating the gate insulating layer, and the second conductive region corresponds to a second electrode connection hole penetrating the gate insulating layer. The first electrode corresponds to the first electrode connection hole penetrating the gate insulating layer. The electrode may extend into the first conductive area and contact the first contact area of the first conductive area, and the second electrode may extend into the second conductive area and contact the second contact area of the second conductive area.

상기 제1 도전 영역 중 상기 제1 관통홀의 일측과 상기 제1 컨택 영역 사이에 배치되는 제1 패스 영역의 길이는 상기 제1 관통홀의 너비보다 클 수 있다.The length of the first pass area disposed between one side of the first through hole and the first contact area among the first conductive areas may be greater than the width of the first through hole.

상기 제2 관통홀과 인접한 상기 제2 전극의 일측은 상기 제2 관통홀의 일측과 나란하고, 상기 게이트 전극을 기준으로 상기 제1 전극과 대칭되며, 돌출부들과 홈부를 포함하고, 상기 제2 도전 영역 중 상기 제2 관통홀의 일측과 상기 제2 컨택 영역 사이에 배치되는 제2 패스 영역의 길이는 상기 제2 관통홀의 일측의 너비보다 클 수 있다.One side of the second electrode adjacent to the second through hole is parallel to one side of the second through hole, is symmetrical with the first electrode with respect to the gate electrode, includes protrusions and grooves, and the second conductor The length of the second pass area disposed between one side of the second through-hole and the second contact area may be greater than the width of one side of the second through-hole.

상기 제1 도전 영역은 상기 채널 영역과 상기 제1 패스 영역 사이에 배치되는 제1 메인 영역을 더 포함하고, 상기 제2 도전 영역은 상기 채널 영역과 상기 제2 패스 영역 사이에 배치되는 제2 메인 영역을 더 포함할 수 있다.The first conductive region further includes a first main region disposed between the channel region and the first pass region, and the second conductive region includes a second main region disposed between the channel region and the second pass region. Additional areas may be included.

상기 제1 전극과 상기 게이트 전극이 상호 대향하는 제1 방향에서, 상기 제1 컨택 영역의 최대 너비는 상기 홈부의 너비보다 클 수 있다.In a first direction where the first electrode and the gate electrode face each other, the maximum width of the first contact area may be greater than the width of the groove portion.

상기 제1 방향에서, 상기 제1 컨택 영역의 최대 너비와 상기 홈부의 너비 간의 차이는 0.5㎛ 이상일 수 있다.In the first direction, the difference between the maximum width of the first contact area and the width of the groove may be 0.5 μm or more.

상기 제1 방향과 교차되는 제2 방향에서, 상기 제1 도전 영역의 너비는 상기 제1 관통홀의 너비보다 크고, 상기 제1 관통홀의 가장자리 중 상기 제1 방향의 일측은 상기 제1 패스 영역과 접하고, 상기 제1 방향의 다른 일측 및 상기 제2 방향의 양측은 상기 제1 메인 영역과 접할 수 있다.In the second direction crossing the first direction, the width of the first conductive area is greater than the width of the first through hole, and one side of the edge of the first through hole in the first direction is in contact with the first pass area. , the other side in the first direction and both sides in the second direction may be in contact with the first main area.

상기 홈부의 상기 제2 방향의 너비는 상기 제1 관통홀의 상기 제2 방향의 너비의 1/2 이하일 수 있다.The width of the groove in the second direction may be less than 1/2 of the width of the first through hole in the second direction.

상기 홈부의 상기 제2 방향의 너비는 1㎛ 이상일 수 있다.The width of the groove in the second direction may be 1 μm or more.

상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 상기 제1 방향의 너비와 대응될 수 있다.The length of the first pass area may correspond to the width of the through hole in the second direction and the width of the groove in the first direction.

상기 제1 전극의 일측은 둘 이상의 홈부들 사이에 배치되는 미들 돌출부를 더 포함할 수 있다.One side of the first electrode may further include a middle protrusion disposed between two or more grooves.

상기 미들 돌출부의 상기 제2 방향의 너비는 1㎛ 이상일 수 있다.The width of the middle protrusion in the second direction may be 1 μm or more.

상기 홈부는 곡선의 호 형태로 이루어지고, 상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 호 길이와 대응될 수 있다.The groove portion is formed in the shape of a curved arc, and the length of the first pass area may correspond to the width of the through hole in the second direction and the arc length of the groove portion.

상기 액티브층은 상기 제1 도전 영역의 상기 제1 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제1 비활성 영역, 상기 제2 도전 영역의 상기 제2 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제2 비활성 영역을 더 포함할 수 있다.The active layer includes a first passive region connected to the first contact region of the first conductive region and covered with the gate insulating layer, and a first passive region connected to the second contact region of the second conductive region and covered with the gate insulating layer. It may further include a second inactive area covered.

상기 과제 해결을 위한 일 실시예에 따른 트랜지스터 어레이 기판은 서브 화소들이 배열되는 표시 영역을 포함한 기판, 상기 기판 상에 배치되고, 상기 서브 화소들에 각각 대응하는 화소 구동부들을 포함하는 회로층을 포함하고, 상기 화소 구동부들 각각은 적어도 하나의 박막 트랜지스터를 포함하며, 상기 회로층 중 하나의 박막 트랜지스터는 상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층, 상기 액티브층의 일부 상에 배치되는 게이트 절연층, 상기 제1 도전 영역의 일부를 관통하는 제1 관통홀, 상기 제2 도전 영역의 일부를 관통하는 제2 관통홀, 상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극, 상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극, 상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함한다. A transistor array substrate according to an embodiment for solving the above problem includes a substrate including a display area in which sub-pixels are arranged, a circuit layer disposed on the substrate and including pixel drivers corresponding to each of the sub-pixels; , each of the pixel drivers includes at least one thin film transistor, one of the thin film transistors of the circuit layer is disposed on the substrate, a channel region, a first conductive region connected to one side of the channel region, and the channel region an active layer including a second conductive region connected to the other side of the active layer, a gate insulating layer disposed on a portion of the active layer, a first through hole penetrating a portion of the first conductive region, and a portion of the second conductive region. A second through hole penetrating, a gate electrode made of an electrode conductive layer on the gate insulating layer and overlapping the channel region of the active layer, and the electrode conductive layer adjacent to one side of the first through hole and the second through hole. 1 A first electrode electrically connected to a conductive region, a second electrode made of the electrode conductive layer, adjacent to one side of the second through hole, and electrically connected to the second conductive region, the first through hole One side of the first electrode adjacent to the first electrode is parallel to one side of the first through hole and includes protrusions at both ends, and a groove that is recessed from the gate electrode compared to the protrusions.

상기 제1 도전 영역은 상기 게이트 절연층을 관통하는 제1 전극 연결홀과 대응되고, 상기 제2 도전 영역은 상기 게이트 절연층을 관통하는 제2 전극 연결홀과 대응되며, 상기 제1 전극은 상기 제1 도전 영역으로 연장되어 상기 제1 도전 영역의 제1 컨택 영역과 접하고, 상기 제2 전극은 상기 제2 도전 영역으로 연장되어 상기 제2 도전 영역의 제2 컨택 영역과 접하고, 상기 제1 도전 영역 중 상기 제1 관통홀의 일측과 상기 제1 컨택 영역 사이에 배치되는 제1 패스 영역의 길이는 상기 제1 관통홀의 일측의 너비보다 크며, 상기 제2 관통홀과 인접한 상기 제2 전극의 일측은 상기 제2 관통홀의 일측과 나란하고, 상기 게이트 전극을 기준으로 상기 제1 전극과 대칭되며, 돌출부들과 홈부를 포함하고, 상기 제2 도전 영역 중 상기 제2 관통홀의 일측과 상기 제2 컨택 영역 사이에 배치되는 제2 패스 영역의 길이는 상기 제2 관통홀의 일측의 너비보다 클 수 있다.The first conductive region corresponds to a first electrode connection hole penetrating the gate insulating layer, and the second conductive region corresponds to a second electrode connection hole penetrating the gate insulating layer. The first electrode corresponds to the first electrode connection hole penetrating the gate insulating layer. The second electrode extends to the first conductive area and contacts the first contact area of the first conductive area, and the second electrode extends to the second conductive area and contacts the second contact area of the second conductive area, and the second electrode extends to the second conductive area and contacts the second contact area of the second conductive area. The length of the first pass area disposed between one side of the first through hole and the first contact area is greater than the width of one side of the first through hole, and one side of the second electrode adjacent to the second through hole is It is parallel to one side of the second through hole, is symmetrical to the first electrode with respect to the gate electrode, includes protrusions and grooves, and is in contact with one side of the second through hole among the second conductive regions and the second contact region. The length of the second pass area disposed therebetween may be greater than the width of one side of the second through hole.

상기 제1 도전 영역은 상기 채널 영역과 상기 제1 패스 영역 사이에 배치되는 제1 메인 영역을 더 포함하고, 상기 제1 전극과 상기 게이트 전극이 상호 대향하는 제1 방향에서, 상기 제1 컨택 영역의 최대 너비는 상기 홈부의 너비보다 크고, 상기 제1 방향과 교차되는 제2 방향에서, 상기 제1 도전 영역의 너비는 상기 제1 관통홀의 너비보다 크고, 상기 제1 관통홀의 가장자리 중 상기 제1 방향의 일측은 상기 제1 패스 영역과 접하고, 상기 제1 방향의 다른 일측 및 상기 제2 방향의 양측은 상기 제1 메인 영역과 접할 수 있다.The first conductive region further includes a first main region disposed between the channel region and the first pass region, and in a first direction in which the first electrode and the gate electrode face each other, the first contact region The maximum width of is greater than the width of the groove, and in the second direction crossing the first direction, the width of the first conductive region is greater than the width of the first through hole, and the first of the edges of the first through hole is One side in the direction may be in contact with the first pass area, and the other side in the first direction and both sides in the second direction may be in contact with the first main area.

상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 상기 제1 방향의 너비와 대응될 수 있다. The length of the first pass area may correspond to the width of the through hole in the second direction and the width of the groove in the first direction.

상기 액티브층은 상기 제1 도전 영역의 상기 제1 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제1 비활성 영역, 상기 제2 도전 영역의 상기 제2 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제2 비활성 영역을 더 포함할 수 있다. The active layer includes a first passive region connected to the first contact region of the first conductive region and covered with the gate insulating layer, and a first passive region connected to the second contact region of the second conductive region and covered with the gate insulating layer. It may further include a second inactive area covered.

상기 회로층은 상기 기판 상의 차광 도전층으로 이루어지고 상기 액티브층과 중첩되는 차광 전극, 상기 기판 상에 배치되고 상기 차광 도전층을 덮는 버퍼층, 상기 버퍼층 상에 배치되고 상기 박막 트랜지스터를 덮는 층간 절연층, 상기 층간 절연층 상에 배치되는 비아층을 더 포함하고, 상기 층간 절연층은 상기 제1 관통홀 및 상기 제2 관통홀 각각을 통해 상기 버퍼층과 접할 수 있다.The circuit layer consists of a light-shielding conductive layer on the substrate and a light-shielding electrode overlapping the active layer, a buffer layer disposed on the substrate and covering the light-shielding conductive layer, and an interlayer insulating layer disposed on the buffer layer and covering the thin film transistor. , further comprising a via layer disposed on the interlayer insulating layer, and the interlayer insulating layer may be in contact with the buffer layer through each of the first through hole and the second through hole.

상기 회로층의 상기 비아층 상에 배치되는 발광 소자층을 더 포함하고, 상기 발광 소자층은 상기 비아층 및 상기 층간 절연층을 관통하는 애노드 콘택홀을 통해 상기 화소 구동부들과 각각 전기적으로 연결되는 발광 소자들을 포함하며, 상기 회로층은 상기 화소 구동부들에 스캔 신호를 전달하는 스캔 게이트 배선, 상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선, 상기 화소 구동부들에 초기화 전압을 전달하는 초기화 전압 배선을 더 포함하며, 상기 화소 구동부들 중 하나의 화소 구동부는 상기 발광 소자들을 구동하기 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 배선과 제2 전원 배선 사이에, 상기 발광 소자들 중 하나의 발광 소자와 직렬로 연결되는 제1 박막 트랜지스터, 상기 데이터 배선과 상기 제1 박막 트랜지스터의 게이트 전극 사이에 전기적으로 연결되고 상기 스캔 게이트 배선의 스캔 신호에 기초하여 턴온되는 제2 박막 트랜지스터, 상기 제1 박막 트랜지스터의 게이트 전극과 상기 제2 박막 트랜지스터 사이의 제1 노드, 및 상기 제1 박막 트랜지스터와 상기 하나의 발광소자 사이의 제2 노드와 전기적으로 연결되는 화소 커패시터, 상기 초기화 전압 배선과 상기 제2 노드 사이에 전기적으로 연결되고 초기화 게이트 배선의 초기화 제어 신호에 기초하여 턴온되는 제3 박막 트랜지스터를 포함할 수 있다.Further comprising a light emitting device layer disposed on the via layer of the circuit layer, wherein the light emitting device layer is electrically connected to each of the pixel drivers through an anode contact hole penetrating the via layer and the interlayer insulating layer. It includes light emitting elements, and the circuit layer includes a scan gate line that transmits a scan signal to the pixel drivers, a data line that transmits a data signal to the pixel drivers, and an initialization voltage line that transmits an initialization voltage to the pixel drivers. It further includes, wherein one of the pixel drivers is between a first power line and a second power line that respectively transmits a first power source and a second power source for driving the light emitting devices, among the light emitting devices. A first thin film transistor connected in series with one light emitting device, a second thin film transistor electrically connected between the data line and the gate electrode of the first thin film transistor and turned on based on a scan signal of the scan gate line, A pixel capacitor electrically connected to a first node between the gate electrode of the first thin film transistor and the second thin film transistor and a second node between the first thin film transistor and the one light emitting device, the initialization voltage line, and the It may include a third thin film transistor electrically connected between the second nodes and turned on based on an initialization control signal of the initialization gate wiring.

상기 제1 전원 배선은 상기 차광 도전층으로 이루어지고, 상기 제1 박막 트랜지스터의 제1 전극은 상기 게이트 절연층과 상기 버퍼층을 관통하는 전원 연결홀을 통해 상기 제1 전원 배선과 전기적으로 연결되며, 상기 제1 박막 트랜지스터의 제2 전극은 상기 게이트 절연층과 상기 버퍼층을 관통하는 차광 연결홀을 통해 상기 차광 전극과 전기적으로 연결될 수 있다. The first power wiring is made of the light-shielding conductive layer, and the first electrode of the first thin film transistor is electrically connected to the first power wiring through a power connection hole penetrating the gate insulating layer and the buffer layer, The second electrode of the first thin film transistor may be electrically connected to the light-shielding electrode through a light-shielding connection hole penetrating the gate insulating layer and the buffer layer.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

일 실시예에 따른 박막 트랜지스터는 기판 상의 액티브층, 액티브층의 일부 상에 배치되는 게이트 절연층, 및 게이트 절연층 상의 전극 도전층으로 각각 이루어지는 게이트 전극, 제1 전극 및 제2 전극을 포함한다.A thin film transistor according to an embodiment includes a gate electrode, a first electrode, and a second electrode, each consisting of an active layer on a substrate, a gate insulating layer disposed on a portion of the active layer, and an electrode conductive layer on the gate insulating layer.

이와 같이, 게이트 전극, 제1 전극 및 제2 전극이 동일층으로 이루어짐에 따라, 박막 트랜지스터의 제조에 필요한 마스크 공정 수가 감소될 수 있다.In this way, as the gate electrode, first electrode, and second electrode are made of the same layer, the number of mask processes required for manufacturing a thin film transistor can be reduced.

그리고, 액티브층은 게이트 전극과 중첩되는 채널 영역, 채널 영역의 일측에 연결된 제1 도전 영역, 및 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함한다. Additionally, the active layer includes a channel region overlapping the gate electrode, a first conductive region connected to one side of the channel region, and a second conductive region connected to the other side of the channel region.

일 실시예에 따른 박막 트랜지스터는 감소된 마스크 공정 수의 제조 공정으로 인해, 제1 도전 영역의 일부를 관통하는 제1 관통홀, 및 제2 도전 영역의 일부를 관통하는 제2 관통홀을 더 포함한다. Due to a manufacturing process with a reduced number of mask processes, the thin film transistor according to one embodiment further includes a first through hole penetrating a portion of the first conductive region, and a second through hole penetrating a portion of the second conductive region. do.

제1 전극은 제1 관통홀의 일측에 인접하고 액티브층의 제1 도전 영역과 전기적으로 연결될 수 있다. 즉, 제1 관통홀의 일측에 인접한 제1 전극의 일측은 제1 관통홀의 일측과 나란하게 이루어진다. The first electrode is adjacent to one side of the first through-hole and may be electrically connected to the first conductive region of the active layer. That is, one side of the first electrode adjacent to one side of the first through hole is parallel to one side of the first through hole.

제1 관통홀에 의해 제1 도전 영역의 일부가 제거됨에 따라, 제1 전극은 제1 도전 영역 중 제1 관통홀의 일측과 제1 전극의 일측 사이에 배치된 제1 패스 영역에 접한다. 그로 인해, 제1 전극과 제1 도전 영역 간의 저항은 제1 패스 영역의 길이의 영향을 받을 수 있다. As a portion of the first conductive region is removed by the first through hole, the first electrode contacts the first pass region disposed between one side of the first through hole and one side of the first electrode in the first conductive region. Therefore, the resistance between the first electrode and the first conductive region may be affected by the length of the first pass region.

이에 따라, 일 실시예에 따르면, 제1 관통홀의 일측과 인접한 제1 전극의 일측은 양단의 돌출부들, 및 돌출부들에 비해 게이트 전극으로부터 오목하게 들어간 홈부를 포함한다. Accordingly, according to one embodiment, one side of the first electrode adjacent to one side of the first through hole includes protrusions at both ends, and a groove portion that is recessed from the gate electrode compared to the protrusions.

이와 같이 제1 전극의 일측이 홈부를 포함함에 따라, 제1 도전 영역 중 제1 전극과 제1 관통홀 사이에 배치되는 제1 패스 영역의 길이는 제1 관통홀의 일측의 너비 이내로 한정되지 않고, 제1 관통홀의 일측의 너비보다 커질 수 있다. As one side of the first electrode includes a groove, the length of the first pass area disposed between the first electrode and the first through hole in the first conductive region is not limited to the width of one side of the first through hole, It may be larger than the width of one side of the first through hole.

달리 설명하면, 제1 관통홀의 일측의 너비를 증가시키지 않고서도, 홈부가 돌출부들보다 오목하게 들어간 너비에 의해, 제1 패스 영역의 길이가 제1 관통홀의 일측의 너비보다 증가될 수 있다. In other words, without increasing the width of one side of the first through-hole, the length of the first pass area can be increased than the width of one side of the first through-hole due to the width of the groove being more concave than the protrusions.

또한, 제2 전극은 게이트 전극을 기준으로 제1 전극과 대칭될 수 있다. 이에 따라, 제2 도전 영역 중 제2 관통홀의 일측과 제2 전극 사이에 배치되는 제2 패스 영역의 길이는 제2 관통홀의 일측의 너비보다 커질 수 있다.Additionally, the second electrode may be symmetrical to the first electrode with respect to the gate electrode. Accordingly, the length of the second pass area disposed between one side of the second through-hole and the second electrode among the second conductive areas may be larger than the width of one side of the second through-hole.

이로써, 제1 패스 영역의 길이가 증가된 만큼, 제1 도전 영역과 제1 전극 간의 저항이 감소될 수 있다. 또한, 제2 패스 영역의 길이가 증가된 만큼, 제2 도전 영역과 제2 전극 간의 저항이 감소될 수 있다. Accordingly, as the length of the first pass area increases, the resistance between the first conductive area and the first electrode may be reduced. Additionally, as the length of the second pass area increases, the resistance between the second conductive area and the second electrode may be reduced.

따라서, 박막 트랜지스터의 전류 특성이 향상될 수 있으며, 그로 인해 박막 트랜지스터의 전류 특성의 균일도가 개선될 수 있다.Accordingly, the current characteristics of the thin film transistor can be improved, and thus the uniformity of the current characteristics of the thin film transistor can be improved.

일 실시예에 따른 트랜지스터 어레이 기판은 서브 화소들의 화소 구동부들이 제1 전극과 제2 전극 각각과 액티브층 간의 저항이 감소된 박막 트랜지스터를 포함함에 따라, 박막 트랜지스터의 전류 특성 차이로 인한 구동 전류의 차이가 경감될 수 있다. 이로써, 서브 화소 별 구동 전류 차이로 인한 휘도 차이가 경감될 수 있으므로, 트랜지스터 어레이 기판을 구비한 표시 장치의 표시 품질이 개선될 수 있다.In the transistor array substrate according to one embodiment, the pixel drivers of the sub-pixels include thin film transistors with reduced resistance between each of the first electrode and the second electrode and the active layer, so that there is a difference in driving current due to a difference in current characteristics of the thin film transistors. can be reduced. As a result, the luminance difference due to the driving current difference for each sub-pixel can be reduced, and the display quality of the display device equipped with the transistor array substrate can be improved.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the embodiments are not limited to the content exemplified above, and further various effects are included in the present specification.

도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치를 보여주는 평면도이다.
도 3은 도 1의 A-A'를 보여주는 단면도이다.
도 4는 도 3의 트랜지스터 어레이 기판의 회로층에 대한 일 예시를 보여주는 레이아웃도이다.
도 5는 도 4의 트랜지스터 어레이 기판 중 하나의 서브 화소에 대응한 하나의 화소 구동부에 대한 일 예시를 보여주는 등가 회로도이다.
도 6은 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제1 예시를 보여주는 평면도이다.
도 7은 도 6의 B-B'를 보여주는 단면도이다.
도 8은 도 6의 C 부분을 보여주는 확대도이다.
도 9는 도 6과 상이한 비교 예를 보여주는 평면도이다.
도 10은 도 9의 D 부분을 보여주는 확대도이다.
도 11은 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제2 예시를 보여주는 평면도이다.
도 12는 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제3 예시를 보여주는 평면도이다.
도 13은 일 실시예에 따른 트랜지스터 어레이 기판의 제조 방법을 나타낸 순서도이다.
도 14 내지 도 26은 도 13의 각 단계에 관한 공정도이다.1 is a perspective view showing a display device according to an embodiment.
FIG. 2 is a plan view showing the display device of FIG. 1 .
FIG. 3 is a cross-sectional view taken along line A-A' of FIG. 1.
FIG. 4 is a layout diagram showing an example of a circuit layer of the transistor array substrate of FIG. 3.
FIG. 5 is an equivalent circuit diagram showing an example of one pixel driver corresponding to one sub-pixel of the transistor array substrate of FIG. 4.
FIG. 6 is a plan view showing a first example of the first thin film transistor in the pixel driver of FIG. 5.
Figure 7 is a cross-sectional view taken along line B-B' of Figure 6.
Figure 8 is an enlarged view showing part C of Figure 6.
Figure 9 is a plan view showing a comparative example different from Figure 6.
Figure 10 is an enlarged view showing part D of Figure 9.
FIG. 11 is a plan view showing a second example of the first thin film transistor in the pixel driver of FIG. 5.
FIG. 12 is a plan view showing a third example of the first thin film transistor in the pixel driver of FIG. 5.
Figure 13 is a flowchart showing a method of manufacturing a transistor array substrate according to an embodiment.
Figures 14 to 26 are process diagrams for each step in Figure 13.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. When an element or layer is referred to as “on” another element or layer, it includes instances where the element or layer is directly on top of or intervening with the other element. Like reference numerals refer to like elements throughout the specification. The shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments are illustrative and the present invention is not limited to the details shown.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.Although first, second, etc. are used to describe various components, these components are of course not limited by these terms. These terms are merely used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may also be a second component within the technical spirit of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention can be combined or combined with each other partially or entirely, and various technical interconnections and operations are possible, and each embodiment can be implemented independently of each other or together in a related relationship. It may be possible.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.Hereinafter, specific embodiments will be described with reference to the attached drawings.

도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치를 보여주는 평면도이다. 도 3은 도 1의 A-A’를 보여주는 단면도이다.1 is a perspective view showing a display device according to an embodiment. FIG. 2 is a plan view showing the display device of FIG. 1 . Figure 3 is a cross-sectional view taken along line A-A' of Figure 1.

도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.1 and 2, the display device 1 is a device that displays moving images or still images, and is used in mobile phones, smart phones, tablet personal computers, and smart watches. (smart watch), watch phone, mobile communication terminal, electronic notebook, e-book, PMP (portable multimedia player), navigation, UMPC (Ultra Mobile PC), as well as portable electronic devices such as television, laptop, monitor, etc. , can be used as a display screen for various products such as billboards and the Internet of Things (IOT).

표시 장치(1)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(1)가 유기 발광 표시 장치인 것을 중심으로 설명한다. 그러나, 본 발명은 이에 한정되지 않으며, 유기 절연 재료, 유기 발광 재료 및 금속 재료를 포함한 표시 장치에 적용될 수 있다.The display device 1 includes an organic light emitting display device using an organic light emitting diode, a quantum dot light emitting display device including a quantum dot light emitting layer, an inorganic light emitting display device including an inorganic semiconductor, and an ultra-small light emitting diode (micro or nano light emitting diode (micro LED). It may be a light-emitting display device such as a miniature light-emitting display device using (or nano LED)). Hereinafter, the description will focus on the fact that the display device 1 is an organic light emitting display device. However, the present invention is not limited to this and can be applied to display devices including organic insulating materials, organic light-emitting materials, and metal materials.

표시 장치(1)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(1)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(1)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.The display device 1 may be formed flat, but is not limited thereto. For example, the display device 1 is formed at the left and right ends and may include curved portions having a constant curvature or a changing curvature. In addition, the display device 1 may be flexibly formed to be bent, curved, bent, folded, or rolled.

표시 장치(1)는 트랜지스터 어레이 기판(10)을 포함할 수 있다.The display device 1 may include a transistor array substrate 10 .

표시 장치(1)는 트랜지스터 어레이 기판(10)과 대향하고 발광 소자층(13)을 덮는 보호 기판(20)을 더 포함할 수 있다. The display device 1 may further include a protection substrate 20 that faces the transistor array substrate 10 and covers the light emitting device layer 13 .

더불어, 표시 장치(1)는 트랜지스터 어레이 기판(10)의 회로층(도 3의 12)의 데이터 배선(도 4의 DL)들에 각각의 데이터 신호를 공급하기 위한 표시 구동 회로(31), 및 트랜지스터 어레이 기판(10)과 표시 구동 회로(31)에 각종 신호들과 전원들을 공급하기 위한 회로 기판(32)을 더 포함할 수 있다.In addition, the display device 1 includes a display driving circuit 31 for supplying each data signal to the data lines (DL in FIG. 4) of the circuit layer (12 in FIG. 3) of the transistor array substrate 10, and It may further include a circuit board 32 for supplying various signals and power to the transistor array board 10 and the display driving circuit 31.

도 3을 참조하면, 트랜지스터 어레이 기판(10)은 기판(11)과, 기판(11) 상에 배치되는 회로층(12)을 포함할 수 있다.Referring to FIG. 3 , the transistor array substrate 10 may include a substrate 11 and a circuit layer 12 disposed on the substrate 11 .

트랜지스터 어레이 기판(10)은 회로층(12) 상에 배치되는 발광 소자층(13)을 더 포함할 수 있다.The transistor array substrate 10 may further include a light emitting device layer 13 disposed on the circuit layer 12.

즉, 발광 소자층(13)은 기판(11)과 보호 기판(20) 사이에 배치된다. That is, the light emitting device layer 13 is disposed between the substrate 11 and the protection substrate 20.

회로층(12)은 영상 신호에 대응하는 서브 화소들 각각의 구동 신호를 발광 소자층(13)에 공급한다. 발광 소자층(13)은 구동 신호에 따라 서브 화소들 각각의 광을 방출할 수 있다. 발광 소자층(13)의 광은 기판(11)과 보호 기판(20) 중 적어도 하나를 통해 외부로 방출될 수 있다. 이로써, 표시 장치(1)는 영상을 표시하는 기능을 제공할 수 있다.The circuit layer 12 supplies driving signals for each sub-pixel corresponding to the image signal to the light emitting device layer 13. The light emitting device layer 13 may emit light from each sub-pixel according to a driving signal. Light from the light emitting device layer 13 may be emitted to the outside through at least one of the substrate 11 and the protection substrate 20. As a result, the display device 1 can provide the function of displaying images.

그리고, 표시 장치(1)는 영상 표시를 위한 광이 방출되는 표시면 중 사용자가 터치한 지점의 좌표를 감지하는 터치 감지 유닛(미도시)을 더 포함할 수 있다. Additionally, the display device 1 may further include a touch detection unit (not shown) that detects the coordinates of a point touched by the user among the display surface from which light for displaying an image is emitted.

터치 감지 유닛은 커버 기판(20)의 일면에 부착되거나, 또는 트랜지스터 어레이 기판(10)과 커버 기판(20) 사이에 내장될 수 있다. The touch sensing unit may be attached to one side of the cover substrate 20 or may be embedded between the transistor array substrate 10 and the cover substrate 20.

터치 감지 유닛은 표시면에 대응한 터치 감지 영역에 배열되고 투명 도전성 재료로 이루어지는 터치 전극(미도시)을 포함할 수 있다.The touch sensing unit may include a touch electrode (not shown) arranged in a touch sensing area corresponding to the display surface and made of a transparent conductive material.

이러한 터치 감지 유닛은 터치 전극에 터치 구동 신호를 인가하는 상태에서 주기적으로 터치 전극의 정전 용량 값의 변화를 감지함으로써, 터치 입력 여부 및 터치가 입력된 지점의 좌표를 검출할 수 있다. This touch detection unit can detect whether a touch is input and the coordinates of a point where the touch is input by periodically detecting a change in the capacitance value of the touch electrode while applying a touch driving signal to the touch electrode.

커버 기판(20)은 트랜지스터 어레이 기판(10)에 대향 합착될 수 있다. The cover substrate 20 may be bonded opposite to the transistor array substrate 10 .

커버 기판(20)은 외부의 물리적, 전기적 충격에 방어하기 위한 강성을 제공하는 수단일 수 있다. 커버 기판(20)은 절연성 및 강성을 갖는 투명한 재료로 이루어질 수 있다.The cover substrate 20 may be a means of providing rigidity to protect against external physical and electrical shock. The cover substrate 20 may be made of a transparent material that has insulating properties and rigidity.

또한, 표시 장치(1)는 트랜지스터 어레이 기판(10)과 커버 기판(20) 사이의 가장자리에 배치되고 트랜지스터 어레이 기판(10)과 커버 기판(20)을 합착시키는 실링층(30)을 더 포함할 수 있다.In addition, the display device 1 may further include a sealing layer 30 disposed at an edge between the transistor array substrate 10 and the cover substrate 20 and bonding the transistor array substrate 10 and the cover substrate 20 to each other. You can.

그리고, 표시 장치(1)는 트랜지스터 어레이 기판(10)과 커버 기판(20) 사이를 메우는 충진층(미도시)을 더 포함할 수도 있다.Additionally, the display device 1 may further include a filling layer (not shown) that fills the space between the transistor array substrate 10 and the cover substrate 20.

도 1 및 도 2의 도시와 같이, 표시 장치(1)의 표시면은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태일 수 있다. 다만, 이는 단지 예시일 뿐이며, 표시 장치(1)의 표시면은 다양한 형태로 구현될 수 있다. As shown in FIGS. 1 and 2, the display surface of the display device 1 has a short side in the first direction (X-axis direction) and a short side in the second direction (Y-axis direction) that intersects the first direction (X-axis direction). It may have a rectangular shape with long sides. However, this is just an example, and the display screen of the display device 1 may be implemented in various forms.

일 예로, 표시면은 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리(corner)가 소정의 곡률을 갖도록 둥글게 이루어진 형태일 수 있다. 또는, 표시면은 다각형, 원형 및 타원형 등의 형태일 수 있다.For example, the display surface may be rounded so that a corner where a short side in the first direction (X-axis direction) and a long side in the second direction (Y-axis direction) meet has a predetermined curvature. Alternatively, the display surface may have a polygonal, circular, or oval shape.

도 1은 트랜지스터 어레이 기판(10)이 평판 형태인 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 즉, 트랜지스터 어레이 기판(10)은 Y축 방향의 양단이 구부러진 형태일 수 있다. 또는, 트랜지스터 어레이 기판(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 마련될 수 있다.Figure 1 shows that the transistor array substrate 10 is in the form of a flat plate, but the present invention is not limited thereto. That is, the transistor array substrate 10 may be bent at both ends in the Y-axis direction. Alternatively, the transistor array substrate 10 may be provided flexibly so that it can be bent, curved, bent, folded, or rolled.

표시 구동 회로(31)는 트랜지스터 어레이 기판(10)을 구동하기 위한 신호들과 전압들을 출력한다. The display driving circuit 31 outputs signals and voltages for driving the transistor array substrate 10.

예를 들어, 표시 구동 회로(31)는 트랜지스터 어레이 기판(10)의 데이터 라인(도 4의 DL)에 데이터 신호를 공급하고, 트랜지스터 어레이 기판(10)의 제1 구동전원라인(도 4의 VDL)에 제1 구동전원을 공급할 수 있다. 그리고, 표시 구동 회로(31)는 트랜지스터 어레이 기판(10)에 내장된 스캔 구동부(도 4의 33)에 스캔 제어 신호를 공급할 수 있다. For example, the display driving circuit 31 supplies a data signal to the data line (DL in FIG. 4) of the transistor array substrate 10, and the first driving power line (VDL in FIG. 4) of the transistor array substrate 10. ) can be supplied with the first driving power. Additionally, the display driving circuit 31 may supply a scan control signal to the scan driver (33 in FIG. 4) built into the transistor array substrate 10.

표시 구동 회로(31)는 집적 회로(integrated circuit, IC)로 마련될 수 있다. The display driving circuit 31 may be provided as an integrated circuit (IC).

표시 구동 회로(31)의 집적 회로 칩은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 트랜지스터 어레이 기판(10)에 직접 실장될 수 있다. 이 경우, 도 2의 도시와 같이, 표시 구동 회로(31)의 집적 회로 칩은 트랜지스터 어레이 기판(10) 중 커버 기판(20)으로 덮이지 않는 영역에 배치될 수 있다.The integrated circuit chip of the display driving circuit 31 may be directly mounted on the transistor array substrate 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method. In this case, as shown in FIG. 2, the integrated circuit chip of the display driving circuit 31 may be disposed in an area of the transistor array substrate 10 that is not covered by the cover substrate 20.

또는, 표시 구동 회로(31)의 집적 회로 칩은 회로 보드(32)에 실장될 수도 있다.Alternatively, the integrated circuit chip of the display driving circuit 31 may be mounted on the circuit board 32.

회로 보드(32)는 이방성 도전 필름(anisotropic conductive film)을 포함할 수 있다. 회로 보드(32)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.Circuit board 32 may include an anisotropic conductive film. The circuit board 32 may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film.

회로 보드(32)는 트랜지스터 어레이 기판(10)의 전극 패드들에 부착될 수 있다. 이로 인해, 회로 보드(32)의 리드 라인들이 트랜지스터 어레이 기판(10)의 전극 패드들에 전기적으로 연결될 수 있다.Circuit board 32 may be attached to electrode pads of transistor array substrate 10 . Because of this, the lead lines of the circuit board 32 may be electrically connected to the electrode pads of the transistor array substrate 10.

도 4는 도 3의 트랜지스터 어레이 기판의 회로층에 대한 일 예시를 보여주는 레이아웃도이다.FIG. 4 is a layout diagram showing an example of a circuit layer of the transistor array substrate of FIG. 3.

도 4를 참조하면, 트랜지스터 어레이 기판(10)은 영상 표시를 위한 광을 방출하는 표시 영역(DA)과, 표시 영역(DA)의 주변인 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 가장자리부터 기판(도 3의 11)의 가장자리까지의 영역으로 지시될 수 있다.Referring to FIG. 4 , the transistor array substrate 10 may include a display area DA that emits light for image display and a non-display area NDA surrounding the display area DA. The non-display area NDA may be indicated as an area from the edge of the display area DA to the edge of the substrate (11 in FIG. 3).

트랜지스터 어레이 기판(10)은 표시 영역(DA)에 종횡방향으로 매트릭스 배열되는 서브 화소(PX)들을 포함한다. 서브 화소(PX)들 각각은 개별적으로 휘도와 색상을 표시하는 단위일 수 있다. The transistor array substrate 10 includes sub-pixels (PX) arranged in a matrix in the vertical and horizontal directions in the display area (DA). Each sub-pixel (PX) may be a unit that individually displays luminance and color.

비표시 영역(NDA)은 기판(11)의 가장자리에 인접하게 배치된 표시 패드 영역(DPA)을 포함할 수 있다. 트랜지스터 어레이 기판(10)은 비표시 영역(NDA)의 표시 패드 영역(DPA)에 배치되는 신호 패드(SPD)를 더 포함할 수 있다. The non-display area NDA may include a display pad area DPA disposed adjacent to an edge of the substrate 11 . The transistor array substrate 10 may further include a signal pad (SPD) disposed in the display pad area (DPA) of the non-display area (NDA).

회로 보드(32)는 트랜지스터 어레이 기판(10)의 표시 패드 영역(DPA)에 부착되고 신호 패드(SPD)와 전기적으로 연결될 수 있다.The circuit board 32 may be attached to the display pad area (DPA) of the transistor array substrate 10 and electrically connected to the signal pad (SPD).

트랜지스터 어레이 기판(10)은 표시 영역(DA)에 배치되고 복수의 서브 화소(PX)에 신호 또는 전원을 공급하는 배선들을 더 포함한다. 트랜지스터 어레이 기판(10)의 배선들은 스캔 게이트 배선(SGL), 데이터 배선(DL) 및 제1 전원 배선(VDL)을 포함할 수 있다.The transistor array substrate 10 is disposed in the display area DA and further includes wires that supply signals or power to the plurality of sub-pixels PX. Wires of the transistor array substrate 10 may include a scan gate wire (SGL), a data wire (DL), and a first power wire (VDL).

스캔 게이트 배선(SGL)은 제1 방향(DR1)으로 연장될 수 있다.The scan gate line SGL may extend in the first direction DR1.

데이터 배선(DL)은 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장될 수 있다.The data line DL may extend in the second direction DR2 crossing the first direction DR1.

제1 전원 배선(VDL)은 제1 방향(DR1) 및 제2 방향(DR2) 중 어느 하나로 연장될 수 있다. 일 예로, 제1 전원 배선(VDL)은 데이터 배선(DL)과 같이 제2 방향(DR2)으로 연장될 수 있다. The first power line VDL may extend in either the first direction DR1 or the second direction DR2. For example, the first power line VDL may extend in the second direction DR2 like the data line DL.

또는, 회로층(12)은 제1 전원 배선(VDL)의 저항으로 인한 제1 전원 공급의 RC 지연을 감소시키기 위해, 제1 전원 배선(VDL)과 교차하는 방향으로 연장되고 제1 전원 배선(VDL)과 전기적으로 연결되는 제1 전원 보조 배선(미도시)을 더 포함할 수 있다. Alternatively, the circuit layer 12 extends in a direction intersecting the first power line (VDL) and is connected to the first power line (VDL) in order to reduce the RC delay of the first power supply due to the resistance of the first power line (VDL). It may further include a first power auxiliary wiring (not shown) electrically connected to the VDL).

스캔 게이트 배선(SGL)은 데이터 신호의 전달 여부를 제어하기 위한 스캔 신호를 서브 화소(PX)들에 전달한다. The scan gate line (SGL) transmits a scan signal for controlling whether or not to transmit a data signal to the sub-pixels (PX).

스캔 게이트 배선(SGL)은 트랜지스터 어레이 기판(10)의 비표시 영역(NDA) 중 일부에 배치된 게이트 구동부(33)에 연결될 수 있다. The scan gate wire (SGL) may be connected to the gate driver 33 disposed in a portion of the non-display area (NDA) of the transistor array substrate 10.

게이트 구동부(33)는 적어도 하나의 게이트 제어 공급 배선(GCSPL)을 통해 표시 구동 회로(31) 또는 신호 패드(SPD)들 중 적어도 하나의 신호 패드(SPD)와 전기적으로 연결될 수 있다. The gate driver 33 may be electrically connected to the display driving circuit 31 or at least one of the signal pads (SPD) through at least one gate control supply line (GCSPL).

게이트 구동부(33)는 적어도 하나의 게이트 제어 공급 배선(GCSPL)을 통해 공급된 게이트 제어 신호 및 게이트 레벨 전원 등에 기초하여 스캔 신호를 스캔 게이트 배선(SGL)들에 인가할 수 있다.The gate driver 33 may apply a scan signal to the scan gate lines SGL based on a gate control signal and gate level power supplied through at least one gate control supply line GCSPL.

도 4의 도시에 따르면, 게이트 구동부(33)는 표시 영역(DA)의 제1 방향(DR1)의 일측(즉, 도 4의 좌측)에 인접한 비표시 영역(NDA)의 일부에 배치된다. 그러나, 이는 단지 예시일 뿐이며, 게이트 구동부(33)는 표시 영역(DA)의 우측에 인접한 비표시 영역(NDA)의 다른 일부에 배치될 수 있다. 또는, 게이트 구동부(33)는 표시 영역(DA)의 좌우방향의 양측에 배치될 수도 있다. According to the illustration of FIG. 4 , the gate driver 33 is disposed in a portion of the non-display area NDA adjacent to one side of the display area DA in the first direction DR1 (i.e., the left side of FIG. 4 ). However, this is only an example, and the gate driver 33 may be disposed in another part of the non-display area NDA adjacent to the right side of the display area DA. Alternatively, the gate driver 33 may be disposed on both left and right sides of the display area DA.

데이터 배선(DL)은 표시 구동 회로(31)과 서브 화소(PX)들 사이에 전기적으로 연결되고, 표시 구동 회로(31)로부터 출력된 데이터 신호를 서브 화소(PX)들에 전달한다. The data line DL is electrically connected between the display driving circuit 31 and the sub-pixels PX, and transmits the data signal output from the display driving circuit 31 to the sub-pixels PX.

표시 구동 회로(31)는 데이터 연결 라인(DLL)을 통해 신호 패드(SPD)들 중 일부의 신호 패드(SPD)들과 전기적으로 연결될 수 있다. 즉, 표시 구동 회로(31)는 데이터 연결 라인(DLL) 및 일부의 신호 패드(SPD)들을 통해 회로 보드(31)와 전기적으로 연결될 수 있다. The display driving circuit 31 may be electrically connected to some of the signal pads SPD through a data connection line DLL. That is, the display driving circuit 31 may be electrically connected to the circuit board 31 through a data connection line (DLL) and some signal pads (SPD).

회로 보드(32)는 영상 신호에 대응하는 디지털 비디오 데이터 및 타이밍 신호들을 표시 구동 회로(31)에 공급할 수 있다. The circuit board 32 may supply digital video data and timing signals corresponding to the image signal to the display driving circuit 31.

회로층(12)은 비표시 영역(NDA)에서 표시 영역(DA)으로 연장되고 발광소자(도 5의 EMD)들의 구동을 위한 제1 전원(도 5의 ELVDD)과 제2 전원(도 5의 ELVSS)을 각각 전달하는 제1 전원 배선(VDL)과 제2 전원 배선(미도시)을 더 포함할 수 있다. 여기서, 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 낮은 전압 레벨일 수 있다.The circuit layer 12 extends from the non-display area (NDA) to the display area (DA) and includes a first power source (ELVDD in FIG. 5) and a second power source (ELVDD in FIG. 5) for driving the light emitting devices (EMD in FIG. 5). It may further include a first power line (VDL) and a second power line (not shown) that respectively transmit ELVSS). Here, the second power source (ELVSS) may have a lower voltage level than the first power source (ELVDD).

제1 전원 배선(VDL)과 제2 전원 배선(미도시) 각각은 표시 구동 회로(31) 또는 신호 패드(SPD)들 중 적어도 하나의 신호 패드(SPD)와 전기적으로 연결될 수 있다. Each of the first power line (VDL) and the second power line (not shown) may be electrically connected to the display driving circuit 31 or at least one signal pad (SPD) among the signal pads (SPD).

회로층(12)은 서브 화소(PX)들과 각각 대응하고 스캔 게이트 배선(SGL), 데이터 배선(DL) 및 제1 전원 배선(VDL)과 전기적으로 연결되는 화소 구동부(도 5의 PXD)들을 포함한다. The circuit layer 12 includes pixel drivers (PXD in FIG. 5) that correspond to the sub-pixels (PX) and are electrically connected to the scan gate line (SGL), data line (DL), and first power line (VDL). Includes.

도 5는 도 4의 트랜지스터 어레이 기판 중 하나의 서브 화소에 대응한 하나의 화소 구동부에 대한 일 예시를 보여주는 등가 회로도이다.FIG. 5 is an equivalent circuit diagram showing an example of one pixel driver corresponding to one sub-pixel of the transistor array substrate of FIG. 4.

도 5를 참조하면, 트랜지스터 어레이 기판(12)의 화소 구동부(PXD)들 중 하나의 화소 구동부(PXD)는 발광 소자층(13)의 발광 소자(EMD)들 중 하나의 발광 소자(EMD)와 전기적으로 연결된다. 즉, 하나의 화소 구동부(PXD)는 하나의 발광 소자(EMD)의 애노드 전극(도 6 및 도 7의 AND)과 전기적으로 연결되고 데이터 배선(DL)의 데이터 신호(VDATA)에 대응하는 구동 전류를 공급할 수 있다. Referring to FIG. 5, one of the pixel drivers (PXD) of the transistor array substrate 12 is connected to one of the light emitting devices (EMD) of the light emitting device layer 13. are electrically connected. That is, one pixel driver (PXD) is electrically connected to the anode electrode (AND in FIGS. 6 and 7) of one light emitting device (EMD) and drives a driving current corresponding to the data signal (VDATA) of the data line (DL). can be supplied.

하나의 발광 소자(EMD)는 유기 재료로 이루어진 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있다. 또는, 하나의 발광 소자(EMD)는 무기 재료로 이루어진 발광층을 포함할 수도 있다. 또는, 발광 소자(EMD)은 양자점(Quantum Dot) 발광층을 구비한 양자점 발광 소자일 수 있다. 또는, 발광 소자(EMD)는 마이크로 발광 다이오드(micro light emitting diode)일 수도 있다.One light emitting device (EMD) may be an organic light emitting diode (Organic Light Emitting Diode) including a light emitting layer made of organic material. Alternatively, one light emitting device (EMD) may include a light emitting layer made of an inorganic material. Alternatively, the light emitting device (EMD) may be a quantum dot light emitting device having a quantum dot light emitting layer. Alternatively, the light emitting device (EMD) may be a micro light emitting diode.

하나의 화소 구동부(PXD)는 적어도 하나의 박막 트랜지스터(T1, T2, T3)를 포함할 수 있다. One pixel driver PXD may include at least one thin film transistor T1, T2, and T3.

일 예로, 하나의 화소 구동부(PXD)는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 포함할 수 있다. 그리고, 하나의 화소 구동부(PXD)는 화소 커패시터(PC)를 더 포함할 수 있다. As an example, one pixel driver (PXD) may include a first thin film transistor (T1), a second thin film transistor (T2), and a third thin film transistor (T3). Additionally, one pixel driver (PXD) may further include a pixel capacitor (PC).

제1 박막 트랜지스터(T1)는 제1 전원 배선(VDL)과 제2 전원 배선(VSL) 사이에 발광 소자(EMD)와 직렬로 연결된다. 즉, 제1 박막 트랜지스터(T1)의 제1 전극(예를 들면, 소스 전극)은 제1 전원 배선(VDL)과 전기적으로 연결되고, 제1 박막 트랜지스터(T1)의 제2 전극(예를 들면, 드레인 전극)은 발광 소자(EMD)의 애노드 전극(AND)과 전기적으로 연결될 수 있다.The first thin film transistor T1 is connected in series with the light emitting device (EMD) between the first power line (VDL) and the second power line (VSL). That is, the first electrode (e.g., source electrode) of the first thin film transistor T1 is electrically connected to the first power line (VDL), and the second electrode (e.g., , drain electrode) may be electrically connected to the anode electrode (AND) of the light emitting device (EMD).

발광소자(EMD)의 캐소드 전극(도 7의 CTD)은 제2 전원 배선(VSL)과 전기적으로 연결될 수 있다. The cathode electrode (CTD in FIG. 7) of the light emitting device (EMD) may be electrically connected to the second power line (VSL).

그리고, 제1 박막 트랜지스터(T1)의 게이트 전극은 제2 박막 트랜지스터(T2)와 전기적으로 연결될 수 있다.Additionally, the gate electrode of the first thin film transistor T1 may be electrically connected to the second thin film transistor T2.

제2 박막 트랜지스터(T2)는 데이터 배선(DL)과 제1 박막 트랜지스터(T1)의 게이트 전극 사이에 전기적으로 연결되고 스캔 게이트 배선(SGL)의 스캔 신호(SCS)에 기초하여 턴온될 수 있다. The second thin film transistor T2 is electrically connected between the data line DL and the gate electrode of the first thin film transistor T1 and may be turned on based on the scan signal SCS of the scan gate line SGL.

즉, 스캔 게이트 배선(SGL)을 통해 스캔 신호(SCS)가 인가되면, 제2 박막 트랜지스터(T2)가 턴온되고, 데이터 배선(DL)과 제1 박막 트랜지스터(T1)의 게이트 전극이 전기적으로 연결될 수 있다. 이때, 턴온된 제2 박막 트랜지스터(T2) 및 제1 노드(ND1)를 통해, 데이터 배선(DL)의 데이터 신호(VDATA)가 화소 커패시터(PC) 및 제1 박막 트랜지스터(T1)의 게이트전극으로 공급될 수 있다. That is, when the scan signal (SCS) is applied through the scan gate line (SGL), the second thin film transistor (T2) is turned on, and the data line (DL) and the gate electrode of the first thin film transistor (T1) are electrically connected. You can. At this time, the data signal VDATA of the data line DL is transmitted to the pixel capacitor PC and the gate electrode of the first thin film transistor T1 through the turned-on second thin film transistor T2 and the first node ND1. can be supplied.

제1 박막 트랜지스터(T1)는 게이트 전극과 제1 전극 간의 전압차가 문턱 전압보다 커지면, 턴온될 수 있다. 즉, 제1 노드(ND1)를 통해 데이터 신호(VDATA)가 인가되면, 제1 전원(ELVDD)과 데이터 신호(VDATA)에 의해 제1 박막 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압차가 문턱전압보다 커져서, 제1 박막 트랜지스터(T1)가 턴온될 수 있다. 이때, 제1 박막 트랜지스터(T1)의 제1 전극과 제2 전극 사이의 전류(Ids)는 발광 소자(EMD)의 구동 전류로 공급된다. 그리고, 제1 박막 트랜지스터(T1)의 제1 전극과 제2 전극 사이의 전류(Ids)의 크기는 데이터 신호(VDATA)에 대응된다. 즉, 데이터 신호(VDATA)에 대응되는 구동 전류(Ids)가 발광 소자(EMD)에 공급됨으로써, 발광 소자(EMD)는 데이터 신호(VDATA)에 대응하는 휘도의 광을 방출할 수 있다. The first thin film transistor T1 may be turned on when the voltage difference between the gate electrode and the first electrode becomes greater than the threshold voltage. That is, when the data signal VDATA is applied through the first node ND1, the voltage difference between the gate electrode and the first electrode of the first thin film transistor T1 increases due to the first power source ELVDD and the data signal VDATA. As the threshold voltage becomes greater, the first thin film transistor T1 can be turned on. At this time, the current (Ids) between the first and second electrodes of the first thin film transistor (T1) is supplied as the driving current of the light emitting device (EMD). And, the magnitude of the current (Ids) between the first and second electrodes of the first thin film transistor (T1) corresponds to the data signal (VDATA). That is, when the driving current Ids corresponding to the data signal VDATA is supplied to the light emitting device EMD, the light emitting device EMD can emit light with a brightness corresponding to the data signal VDATA.

화소 커패시터(PC)는 제1 노드(ND1)와 제2 노드 (ND2) 사이에 전기적으로 연결될 수 있다. 제1 노드(ND1)는 제1 박막 트랜지스터(T1)의 게이트 전극과 제2 박막 트랜지스터(T2) 사이의 접점이다. 제2 노드(ND2)는 제1 박막 트랜지스터(T1)와 발광 소자(EMD) 사이의 접점이다.The pixel capacitor PC may be electrically connected between the first node ND1 and the second node ND2. The first node ND1 is a contact point between the gate electrode of the first thin film transistor T1 and the second thin film transistor T2. The second node ND2 is a contact point between the first thin film transistor T1 and the light emitting device EMD.

이러한 화소 커패시터(PC)의 배치로 인해, 데이터 신호(VDATA)에 따라 제1 노드(ND1)의 전위가 변동되기 전까지, 제1 박막 트랜지스터(T1)의 게이트 전극과 제2 전극 간의 전위차가 유지될 수 있다. Due to this arrangement of the pixel capacitor (PC), the potential difference between the gate electrode and the second electrode of the first thin film transistor (T1) is maintained until the potential of the first node (ND1) changes according to the data signal (VDATA). You can.

제3 박막 트랜지스터(T3)는 초기화 전압 배선(VIL)과 제2 노드(ND2) 사이에 전기적으로 연결될 수 있다. 제3 박막 트랜지스터(T3)의 게이트 전극은 초기화 게이트 배선(IGL)과 전기적으로 연결될 수 있다. The third thin film transistor T3 may be electrically connected between the initialization voltage line VIL and the second node ND2. The gate electrode of the third thin film transistor T3 may be electrically connected to the initialization gate line IGL.

즉, 초기화 게이트 배선(IGL)을 통해 초기화 제어 신호(ICS)가 인가되면, 제3 박막 트랜지스터(T3)가 턴온되고, 초기화 전압 배선(VIL)과 제2 노드(ND2)가 전기적으로 연결될 수 있다. 이때, 턴온된 제3 박막 트랜지스터(T3)과 제2 노드(ND2)를 통해, 초기화 전압 배선(VIL)의 초기화 전압(VINT)이 발광 소자(EMD)의 애노드 전극(AND)으로 공급될 수 있다. 이로써, 애노드 전극(AND)의 전위가 초기화 전압(VINT)으로 초기화될 수 있다. That is, when the initialization control signal (ICS) is applied through the initialization gate line (IGL), the third thin film transistor (T3) is turned on, and the initialization voltage line (VIL) and the second node (ND2) can be electrically connected. . At this time, the initialization voltage (VINT) of the initialization voltage line (VIL) may be supplied to the anode electrode (AND) of the light emitting device (EMD) through the turned-on third thin film transistor (T3) and the second node (ND2). . Accordingly, the potential of the anode electrode (AND) can be initialized to the initialization voltage (VINT).

한편, 도 5는 화소 구동부(PXD)가 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)와, 하나의 화소 커패시터(PC)를 포함한 3T1C 구조인 것을 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 일 실시예에 따른 화소 구동부(PXD)는 도 5에 도시된 3T1C 구조로 한정되지 않으며, 필요에 따라 도 5의 도시와 상이하게 변경될 수도 있다. 일 예로, 화소 구동부(PXD)는 제1 노드(ND1)의 전위를 초기화하기 위한 박막 트랜지스터를 더 포함할 수 있다.Meanwhile, Figure 5 shows that the pixel driver (PXD) has a 3T1C structure including a first thin film transistor (T1), a second thin film transistor (T2), a third thin film transistor (T3), and one pixel capacitor (PC). However, this is just an example. That is, the pixel driver PXD according to an embodiment is not limited to the 3T1C structure shown in FIG. 5, and may be changed differently from the structure shown in FIG. 5 as needed. As an example, the pixel driver PXD may further include a thin film transistor for initializing the potential of the first node ND1.

또한, 도 5는 화소 구동부(PXD)에 구비된 적어도 하나의 박막 트랜지스터(T1, T2, T3)가 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 이루어진 경우를 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 화소 구동부(PXD)에 구비된 적어도 하나의 박막 트랜지스터(T1, T2, T3) 중 적어도 하나는 P 타입 MOSFET일 수도 있다.In addition, FIG. 5 shows a case where at least one thin film transistor (T1, T2, T3) provided in the pixel driver (PXD) is made of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but this is only an example. That is, at least one of the at least one thin film transistor T1, T2, and T3 provided in the pixel driver PXD may be a P-type MOSFET.

도 6은 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제1 예시를 보여주는 평면도이다. 도 7은 도 6의 B-B'를 보여주는 단면도이다. FIG. 6 is a plan view showing a first example of the first thin film transistor in the pixel driver of FIG. 5. FIG. 7 is a cross-sectional view taken along line B-B' of FIG. 6.

도 6 및 도 7을 참조하면, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(12)의 화소 구동부(PXD)들 중 하나의 화소 구동부(PXD)에 구비되는 제1 박막 트랜지스터(T1)는 기판(11) 상에 배치되는 액티브층(ACT)과, 액티브층(ACT)을 덮는 게이트 절연층(GI) 상의 전극 도전층(ELCDL)으로 이루어지는 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한다. Referring to FIGS. 6 and 7 , a first thin film transistor (T1) provided in one of the pixel drivers (PXDs) of the circuit layer 12 of the transistor array substrate 10 according to an embodiment. ) is a gate electrode (GE) consisting of an active layer (ACT) disposed on the substrate 11, an electrode conductive layer (ELCDL) on the gate insulating layer (GI) covering the active layer (ACT), and a first electrode (ELE1) ) and a second electrode (ELE2).

도 5의 도시와 같이, 하나의 화소 구동부(PXD)가 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 더 포함하는 경우, 제2 박막 트랜지스터(T2)는 및 제3 박막 트랜지스터(T3)는 도 6 및 도 7에 도시된 제1 박막 트랜지스터(T1)과 사실상 동일 또는 유사하므로, 이하에서 중복되는 설명을 생략한다. As shown in FIG. 5, when one pixel driver (PXD) further includes a second thin film transistor (T2) and a third thin film transistor (T3), the second thin film transistor (T2) and the third thin film transistor ( Since T3) is substantially the same or similar to the first thin film transistor T1 shown in FIGS. 6 and 7, overlapping descriptions will be omitted below.

참고로, 이하의 설명에서, 도 6 및 도 7의 제1 박막 트랜지스터(T1)는 박막 트랜지스터(T1)로 간략하게 지칭될 수도 있다. For reference, in the following description, the first thin film transistor T1 of FIGS. 6 and 7 may be simply referred to as the thin film transistor T1.

또한, 이하의 도 6 내지 도 26에 대한 설명에서, 제1 방향(DR1)은 제1 전극(ELE1) 및 제2 전극(ELE2) 각각과 게이트 전극(GE)이 대향하는 방향 또는 액티브층(ACT)의 연장 방향으로 지칭되고, 제2 방향(DR2)은 제1 방향(DR1)과 교차되는 방향 또는 게이트 전극(GE)의 연장 방향으로 지칭될 수 있다. 즉, 도 6 내지 도 26에서의 제1 방향(DR1) 및 제2 방향(DR2)은 도 1 내지 도 4에서의 제1 방향(DR1)과 제2 방향(DR2)과 동일할 수 있으나, 액티브층(ACT)의 구조 등에 따라 상이할 수도 있다. In addition, in the description of FIGS. 6 to 26 below, the first direction DR1 refers to the direction in which each of the first electrode ELE1 and the second electrode ELE2 and the gate electrode GE face each other or the active layer ACT. ), and the second direction DR2 may be referred to as a direction crossing the first direction DR1 or an extension direction of the gate electrode GE. That is, the first direction DR1 and the second direction DR2 in FIGS. 6 to 26 may be the same as the first direction DR1 and the second direction DR2 in FIGS. 1 to 4, but the active It may be different depending on the structure of the layer (ACT), etc.

도 6의 도시와 같이, 액티브층(ACT)은 채널 영역(CHA), 채널 영역(CHA)의 일측에 연결된 제1 도전 영역(COA1), 및 채널 영역(CHA)의 다른 일측에 연결된 제2 도전 영역(COA2)을 포함한다. As shown in FIG. 6, the active layer (ACT) includes a channel area (CHA), a first conductive area (COA1) connected to one side of the channel area (CHA), and a second conductive area (COA1) connected to the other side of the channel area (CHA). Includes area (COA2).

액티브층(ACT) 중 채널 영역(CHA)은 게이트 전극(GE)과 중첩된다. 채널 영역(CHA)은 게이트 전극(GE) 아래의 게이트 절연층(GI)으로 덮인 상태이므로, 채널 영역(CHA)의 반도체 특성이 유지될 수 있다. 이로써, 게이트 전극(GE)의 전위에 따라 채널 영역(CHA)에 캐리어의 이동 통로인 채널이 선택적으로 발생될 수 있다. The channel area (CHA) of the active layer (ACT) overlaps the gate electrode (GE). Since the channel area CHA is covered with the gate insulating layer GI under the gate electrode GE, the semiconductor characteristics of the channel area CHA can be maintained. As a result, a channel, which is a movement path for carriers, can be selectively generated in the channel area CHA according to the potential of the gate electrode GE.

액티브층(ACT) 중 제1 도전 영역(COA1)은 게이트 절연층(GI)을 관통하는 제1 전극 연결홀(도 7의 ECH1)과 대응될 수 있다. 즉, 제1 도전 영역(COA1)은 제1 전극 연결홀(ECH1)을 통해 식각 재료 등에 노출되어 채널 영역(CA)에 비해 산소의 함량이 감소되거나 또는 수소의 함량이 증가됨으로써 도전화된 상태일 수 있다. The first conductive area COA1 of the active layer ACT may correspond to the first electrode connection hole (ECH1 in FIG. 7) penetrating the gate insulating layer GI. That is, the first conductive area (COA1) is exposed to an etching material through the first electrode connection hole (ECH1) and becomes conductive by reducing the oxygen content or increasing the hydrogen content compared to the channel area (CA). You can.

마찬가지로, 액티브층(ACT) 중 제2 도전 영역(COA2)은 게이트 절연층(GI)을 관통하는 제2 전극 연결홀(도 7의 ECH2)과 대응될 수 있다. 즉, 제2 도전 영역(COA2)은 제2 전극 연결홀(ECH2)을 통해 식각 재료 등에 노출되어 채널 영역(CA)에 비해 산소의 함량이 감소되거나 또는 수소의 함량이 증가됨으로써 도전화된 상태일 수 있다.Likewise, the second conductive area COA2 of the active layer ACT may correspond to the second electrode connection hole (ECH2 in FIG. 7) penetrating the gate insulating layer GI. That is, the second conductive area (COA2) is exposed to an etching material through the second electrode connection hole (ECH2) and becomes conductive by reducing the oxygen content or increasing the hydrogen content compared to the channel area (CA). You can.

일 실시예에 따르면, 액티브층(ACT)의 일부를 덮는 게이트 절연층(GI) 상의 전극 도전층(ELCDL)은 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한다. 이와 같이 하면, 박막 트랜지스터(T1)의 배치에 필요한 마스크 공정 수가 감소될 수 있다.According to one embodiment, the electrode conductive layer (ELCDL) on the gate insulating layer (GI) covering a portion of the active layer (ACT) includes a gate electrode (GE), a first electrode (ELE1), and a second electrode (ELE2). do. In this way, the number of mask processes required for placement of the thin film transistor T1 can be reduced.

이와 같이 일 실시예에 따르면, 감소된 마스크 공정 수의 제조 과정으로 인해, 제1 박막 트랜지스터(T1)는 제1 도전 영역(COA1)의 일부를 관통하는 제1 관통홀(THH1), 및 제2 도전 영역(COA2)의 일부를 관통하는 제2 관통홀(THH2)을 더 포함한다. According to this embodiment, due to a manufacturing process with a reduced number of mask processes, the first thin film transistor T1 has a first through hole THH1 penetrating a part of the first conductive area COA1, and a second It further includes a second through hole (THH2) penetrating a portion of the conductive area (COA2).

제1 전극(ELE1)은 제1 관통홀(THH1)의 일측에 인접하며, 제1 관통홀(THH1)과 인접한 제1 전극(ELE1)의 일측은 제1 관통홀(THH1)의 일측과 나란하다.The first electrode (ELE1) is adjacent to one side of the first through hole (THH1), and one side of the first electrode (ELE1) adjacent to the first through hole (THH1) is parallel to one side of the first through hole (THH1). .

그리고, 제1 전극(ELE1)은 제1 도전 영역(COA1) 측으로 연장되어 제1 도전 영역(COA1)의 제1 컨택 영역(COA11)과 접할 수 있다. 이로써, 제1 전극(ELE1)은 제1 도전 영역(COA1)과 전기적으로 연결된다. Additionally, the first electrode ELE1 may extend toward the first conductive area COA1 and contact the first contact area COA11 of the first conductive area COA1. Accordingly, the first electrode ELE1 is electrically connected to the first conductive area COA1.

그리고, 앞서 언급한 바와 같이, 제1 도전 영역(COA1)의 일부는 제1 관통홀(THH1)에 의해 제거된다. And, as mentioned above, a portion of the first conductive area COA1 is removed by the first through hole THH1.

이에 따라, 제1 도전 영역(COA1)은 제1 전극(ELE1)과 접하는 제1 컨택 영역(COA11), 제1 관통홀(THH1)의 일측과 제1 컨택 영역(COA11) 사이에 배치되는 제1 패스 영역(COA12), 및 채널 영역(CHA)과 제1 패스 영역(COA12) 사이에 배치되는 제1 메인 영역(COA13)을 포함할 수 있다. Accordingly, the first conductive area (COA1) is a first contact area (COA11) in contact with the first electrode (ELE1), a first contact area (COA11) disposed between one side of the first through hole (THH1) and the first contact area (COA11). It may include a pass area (COA12) and a first main area (COA13) disposed between the channel area (CHA) and the first pass area (COA12).

제1 컨택 영역(COA11)은 제1 전극(ELE1)과 접하므로, 제1 패스 영역(COA12)은 제1 관통홀(THH1)과 제1 전극(ELE1) 사이에 배치된다.Since the first contact area COA11 is in contact with the first electrode ELE1, the first pass area COA12 is disposed between the first through hole THH1 and the first electrode ELE1.

제1 관통홀(THH1)은 제1 도전 영역(COA1)보다 작은 너비로 이루어짐에 따라, 제1 관통홀(THH1)의 가장자리 중 제1 전극(ELE1)과 인접한 일측을 제외한 나머지는 제1 메인 영역(COA13)과 접할 수 있다.Since the first through-hole (THH1) has a smaller width than the first conductive area (COA1), the edge of the first through-hole (THH1), excluding one side adjacent to the first electrode (ELE1), is used in the first main area. (COA13).

즉, 게이트 전극(GE)과 제1 전극(ELE1)이 상호 대향하는 제1 방향(DR1)에서, 제1 관통홀(THH1)의 일측(도 6의 우측)은 제1 전극(ELE1)과 인접하고, 제1 패스 영역(COA12)과 접한다. 그리고, 제1 관통홀(THH1)의 제1 방향(DR1)의 다른 일측(도 6의 좌측)은 제1 메인 영역(COA13)과 접할 수 있다. That is, in the first direction DR1 where the gate electrode GE and the first electrode ELE1 face each other, one side (right side of FIG. 6) of the first through hole THH1 is adjacent to the first electrode ELE1. And, it contacts the first pass area (COA12). Additionally, the other side (left side of FIG. 6 ) of the first through hole THH1 in the first direction DR1 may contact the first main area COA13.

제1 방향(DR1)에 교차하는 제2 방향(DR2)에서, 제1 관통홀(THH1)의 양측(도 6의 상측과 하측)은 제1 메인 영역(COA13)과 접할 수 있다. In the second direction DR2 crossing the first direction DR1, both sides (upper and lower sides of FIG. 6 ) of the first through hole THH1 may contact the first main area COA13.

일 실시예에 따른 제1 박막 트랜지스터(T1)의 제1 전극(ELE1) 중 제1 관통홀(THH1)과 나란하게 배치된 일측은 제2 방향(DR2)의 양단에 배치되는 돌출부(PRO)들, 및 돌출부(PRO)들에 비해 게이트 전극(GE)으로부터 오목하게 들어간 홈부(GRO)를 포함한다. One side of the first electrode (ELE1) of the first thin film transistor (T1) arranged in parallel with the first through hole (THH1) has protrusions (PRO) disposed at both ends in the second direction (DR2). , and a groove (GRO) that is recessed from the gate electrode (GE) compared to the protrusions (PRO).

이와 같이 하면, 상호 마주하는 제1 관통홀(THH1)의 일측과 제1 전극(ELE1)의 일측은 서로 나란하므로, 제1 전극(ELE1)과 제1 관통홀(THH1) 사이의 제1 컨택 영역(COA12)의 길이는 제1 전극(ELE1)의 홈부(GRO)로 인해 제1 관통홀(THH1)의 너비 이내로 한정되지 않을 수 있다. 그로 인해, 제1 전극(ELE1)과 제1 도전 영역(COA1) 간의 저항이 낮아질 수 있으므로, 제1 박막 트랜지스터(T1)의 전류 특성이 개선될 수 있다. 이에 대해서는 이하에서 도 8을 참조하여 상세히 설명한다. In this way, since one side of the first through-hole (THH1) and one side of the first electrode (ELE1) facing each other are parallel to each other, the first contact area between the first electrode (ELE1) and the first through-hole (THH1) The length of COA12 may not be limited to the width of the first through hole THH1 due to the groove GRO of the first electrode ELE1. As a result, the resistance between the first electrode ELE1 and the first conductive area COA1 may be lowered, and thus the current characteristics of the first thin film transistor T1 may be improved. This will be described in detail below with reference to FIG. 8.

제2 전극(ELE2)은 제2 관통홀(THH2)의 일측에 인접하며, 제2 관통홀(THH2)과 인접한 제2 전극(ELE2)의 일측은 제2 관통홀(THH2)의 일측과 나란하다.The second electrode (ELE2) is adjacent to one side of the second through hole (THH2), and one side of the second electrode (ELE2) adjacent to the second through hole (THH2) is parallel to one side of the second through hole (THH2). .

제2 전극(ELE2)은 제2 도전 영역(COA2)으로 연장되어 제2 도전 영역(COA2)의 제2 컨택 영역(COA21)과 접할 수 있다. 이로써, 제2 전극(ELE2)은 제2 도전 영역(COA2)과 전기적으로 연결된다.The second electrode ELE2 extends into the second conductive area COA2 and may contact the second contact area COA21 of the second conductive area COA2. Accordingly, the second electrode ELE2 is electrically connected to the second conductive area COA2.

제2 도전 영역(COA2)의 일부는 제2 관통홀(THH2)에 의해 제거됨에 따라, 제2 도전 영역(COA2)은 제2 전극(ELE2)과 접하는 제2 컨택 영역(COA21), 제2 관통홀(THH2)의 일측과 제2 컨택 영역(COA22) 사이에 배치되는 제2 패스 영역(COA22), 및 채널 영역(CHA)과 제2 패스 영역(COA22) 사이에 배치되는 제2 메인 영역(COA23)을 포함할 수 있다.As a part of the second conductive area (COA2) is removed by the second through hole (THH2), the second conductive area (COA2) forms a second contact area (COA21) in contact with the second electrode (ELE2), and a second through hole (THH2). A second pass area (COA22) disposed between one side of the hole (THH2) and the second contact area (COA22), and a second main area (COA23) disposed between the channel area (CHA) and the second pass area (COA22) ) may include.

그리고, 제2 전극(ELE2)은 게이트 전극(GE)을 기준으로 제1 전극(ELE1)과 대칭될 수 있다. Additionally, the second electrode ELE2 may be symmetrical to the first electrode ELE1 with respect to the gate electrode GE.

즉, 제1 전극(ELE1)과 마찬가지로, 제2 관통홀(THH2)과 인접한 제2 전극(ELE2)의 일측은 돌출부(PRO)들과 홈부(GRO)를 포함할 수 있다.That is, like the first electrode ELE1, one side of the second electrode ELE2 adjacent to the second through hole THH2 may include protrusions PRO and grooves GRO.

도 6 및 도 7의 도시와 같이, 액티브층(ACT) 중 제1 도전 영역(COA1)과 제2 도전 영역(COA2)이 제1 전극 연결홀(ECH1)과 제2 전극 연결홀(ECH2)에 각각 대응된다. 이에 따라, 제1 전극 연결홀(ECH1)과 제2 전극 연결홀(ECH2)의 배치 마진으로 인해, 액티브층(ACT)은 제1 비활성 영역(IAA1) 및 제2 비활성 영역(IAA2)을 더 포함할 수 있다. As shown in FIGS. 6 and 7, the first conductive area (COA1) and the second conductive area (COA2) of the active layer (ACT) are connected to the first electrode connection hole (ECH1) and the second electrode connection hole (ECH2). Each corresponds to Accordingly, due to the arrangement margin of the first electrode connection hole (ECH1) and the second electrode connection hole (ECH2), the active layer (ACT) further includes a first inactive area (IAA1) and a second inactive area (IAA2). can do.

제1 비활성 영역(IAA1)은 제1 도전 영역(COA1)의 제1 컨택 영역(COA11)과 연결되고 게이트 절연층(GI)으로 덮인다. 제1 비활성 영역(IAA1)은 제1 전극(ELE1)과 중첩될 수 있다.The first inactive area IAA1 is connected to the first contact area COA11 of the first conductive area COA1 and is covered with the gate insulating layer GI. The first inactive area IAA1 may overlap the first electrode ELE1.

제2 비활성 영역(IAA2)은 제2 도전 영역(COA2)의 제2 컨택 영역(COA21)과 연결되고 게이트 절연층(GI)으로 덮인다. 제2 비활성 영역(IAA2)은 제2 전극(ELE2)과 중첩될 수 있다.The second inactive area (IAA2) is connected to the second contact area (COA21) of the second conductive area (COA2) and is covered with the gate insulating layer (GI). The second inactive area IAA2 may overlap the second electrode ELE2.

일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(120)은 기판(11) 상의 차광 도전층(LSCDL)으로 이루어지고 액티브층(ACT)과 중첩되는 차광 전극(LSE), 및 기판(11) 상에 배치되고 차광 도전층(LSCDL)을 덮는 버퍼층(121)을 더 포함할 수 있다. The circuit layer 120 of the transistor array substrate 10 according to one embodiment is made of a light-shielding conductive layer (LSCDL) on the substrate 11, a light-shielding electrode (LSE) overlapping the active layer (ACT), and the substrate 11 ) and may further include a buffer layer 121 disposed on the light-shielding conductive layer (LSCDL).

또한, 회로층(120)은 버퍼층(121) 상에 배치되고 박막 트랜지스터(T1)의 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 덮는 층간 절연층(122), 층간 절연층(122) 상에 배치되는 비아층(123)을 더 포함할 수 있다.In addition, the circuit layer 120 includes an interlayer insulating layer 122 disposed on the buffer layer 121 and covering the gate electrode (GE), first electrode (ELE1), and second electrode (ELE2) of the thin film transistor (T1), It may further include a via layer 123 disposed on the interlayer insulating layer 122.

제1 박막 트랜지스터(T1)의 제1 관통홀(THH1) 및 제2 관통홀(THH2)은 액티브층(ACT) 중 게이트 절연층(GI)으로 덮이지 않는 제1 도전 영역(COA1) 및 제2 도전 영역(COA2) 각각의 일부를 관통함에 따라, 층간 절연층(122)은 제1 관통홀(THH1) 및 제2 관통홀(THH2)을 통해 버퍼층(121)과 접할 수 있다. The first through hole (THH1) and the second through hole (THH2) of the first thin film transistor (T1) have a first conductive region (COA1) and a second conductive region (COA1) that are not covered by the gate insulating layer (GI) in the active layer (ACT). As it penetrates a portion of each conductive area (COA2), the interlayer insulating layer 122 may contact the buffer layer 121 through the first through hole (THH1) and the second through hole (THH2).

기판(11)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(11)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(11)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.The substrate 11 may be made of an insulating material such as polymer resin. For example, the substrate 11 may be made of polyimide. The substrate 11 may be a flexible substrate capable of bending, folding, rolling, etc.

또는, 기판(11)은 강성을 띠는 유리 등의 절연 물질로 이루어질 수 있다.Alternatively, the substrate 11 may be made of a rigid insulating material such as glass.

버퍼층(121), 게이트 절연층(GI) 및 층간 절연층(122) 각각은 적어도 하나의 무기막으로 이루어질 수 있다. 일 예로, 버퍼층(121), 게이트 절연층(GI) 및 층간 절연층(122) 각각은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다. Each of the buffer layer 121, the gate insulating layer (GI), and the interlayer insulating layer 122 may be made of at least one inorganic layer. As an example, each of the buffer layer 121, the gate insulating layer (GI), and the interlayer insulating layer 122 is alternately stacked with one or more inorganic films of silicon nitride, silicon oxy nitride, silicon oxide, titanium oxide, and aluminum oxide. It may consist of multiple membranes.

또는, 층간 절연층(122)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수도 있다.Alternatively, the interlayer insulating layer 122 is made of an organic film such as acryl resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. It may come true.

비아층(123)은 층간 절연층(122) 상에 평평하게 배치될 수 있다. 이러한 비아층(123)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.The via layer 123 may be disposed flat on the interlayer insulating layer 122. This via layer 123 may be made of an organic film such as acryl resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. there is.

기판(11) 상의 차광 도전층(LSCDL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. The light-shielding conductive layer (LSCDL) on the substrate 11 is made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). ) may be formed as a single layer or multiple layers made of any one or an alloy thereof.

일 예로, 차광 도전층(LSCDL)은 확산 방지층과 저저항층을 포함한 이중층 구조로 이루어질 수 있다. 차광 도전층(LSCDL)의 확산 방지층은 티타늄(Ti)으로 이루어질 수 있다. 그리고, 차광 도전층(LSCDL)의 저저항층은 구리(Cu)로 이루어질 수 있다.As an example, the light-shielding conductive layer (LSCDL) may have a double-layer structure including a diffusion prevention layer and a low-resistance layer. The diffusion prevention layer of the light blocking conductive layer (LSCDL) may be made of titanium (Ti). Additionally, the low-resistance layer of the light-shielding conductive layer (LSCDL) may be made of copper (Cu).

차광 도전층(LSCDL)은 제1 전원 배선(VDL)을 더 포함할 수 있다.The light blocking conductive layer (LSCDL) may further include a first power line (VDL).

또한, 별도로 도시되지 않았으나, 차광 도전층(LSCDL)은 데이터 배선(DL) 및 초기화 전압 배선(VIL) 중 적어도 하나를 더 포함할 수도 있다.In addition, although not separately shown, the light blocking conductive layer (LSCDL) may further include at least one of a data line (DL) and an initialization voltage line (VIL).

차광 전극(LSE)은 액티브층(ACT)에 중첩되고, 기판(11)으로부터 액티브층(ACT)으로 향하는 광을 차단한다.The light blocking electrode (LSE) overlaps the active layer (ACT) and blocks light directed from the substrate 11 to the active layer (ACT).

또는, 차광 전극(LSE)은 액티브층(ACT) 중 적어도 채널 영역(CHA)을 포함한 일부에만 중첩될 수 있다. Alternatively, the light blocking electrode (LSE) may overlap only a portion of the active layer (ACT) including at least the channel area (CHA).

이러한 차광 전극(LSE)으로 인해, 액티브층(ACT)의 누설 전류가 방지될 수 있다. Due to this light blocking electrode (LSE), leakage current of the active layer (ACT) can be prevented.

액티브층(ACT)은 차광 도전층(LSCDL)을 덮는 버퍼층(121) 상에 배치될 수 있다.The active layer (ACT) may be disposed on the buffer layer 121 covering the light blocking conductive layer (LSCDL).

액티브층(ACT)은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 하나의 반도체 재료로 이루어질 수 있다.The active layer (ACT) may be made of one of the following semiconductor materials: poly silicon, amorphous silicon, and oxide semiconductor.

게이트 절연층(GI)은 버퍼층(121) 상에 배치되고 액티브층(ACT)의 일부를 덮는다. The gate insulating layer (GI) is disposed on the buffer layer 121 and covers a portion of the active layer (ACT).

게이트 절연층(GI) 상의 전극 도전층(ELCDL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함한 단일층 또는 다중층으로 형성될 수 있다. The electrode conductive layer (ELCDL) on the gate insulating layer (GI) is made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper. It may be formed as a single layer or multiple layers containing any one of (Cu) or an alloy thereof.

일 예로, 전극 도전층(ELCDL)은 확산 방지층과 저저항층과 커버층을 포함한 다중층으로 이루어질 수 있다. 전극 도전층(ELCDL)의 확산 방지층은 티타늄(Ti)으로 이루어질 수 있다. 전극 도전층(ELCDL)의 저저항층은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다. 전극 도전층(ELCDL)의 커버층은 부식 방지 및 신호 패드(SPD)의 용이한 본딩을 위해, ITO로 이루어질 수 있다.As an example, the electrode conductive layer (ELCDL) may be composed of multiple layers including a diffusion prevention layer, a low-resistance layer, and a cover layer. The diffusion prevention layer of the electrode conductive layer (ELCDL) may be made of titanium (Ti). The low-resistance layer of the electrode conductive layer (ELCDL) may include at least one of aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), neodymium (Nd), and copper (Cu). The cover layer of the electrode conductive layer (ELCDL) may be made of ITO to prevent corrosion and facilitate bonding of the signal pad (SPD).

전극 도전층(ELCDL)은 게이트 절연층(GI) 상에 배치되고, 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한다.The electrode conductive layer (ELCDL) is disposed on the gate insulating layer (GI) and includes a gate electrode (GE), a first electrode (ELE1), and a second electrode (ELE2).

그리고, 전극 도전층(ELCDL)은 스캔 게이트 배선(SGL)과 초기화 게이트 배선(IGL) 중 적어도 하나를 더 포함할 수 있다.Additionally, the electrode conductive layer (ELCDL) may further include at least one of the scan gate line (SGL) and the initialization gate line (IGL).

제1 박막 트랜지스터(T1)의 제1 전극(ELE1)은 게이트 절연층(GI)과 버퍼층(121)을 관통하는 전원 연결홀(VDCH)을 통해 제1 전원 배선(VDL)과 전기적으로 연결될 수 있다.The first electrode (ELE1) of the first thin film transistor (T1) may be electrically connected to the first power line (VDL) through the power connection hole (VDCH) penetrating the gate insulating layer (GI) and the buffer layer 121. .

비아층(123) 상에 배치되는 발광 소자층(13)의 애노드 전극(AND)은 층간 절연층(122) 및 비아층(123)을 관통하는 애노드 콘택홀(ANCH)을 통해 제1 박막 트랜지스터(T1)의 제2 전극(ELE2)과 전기적으로 연결될 수 있다.The anode electrode (AND) of the light emitting device layer 13 disposed on the via layer 123 is connected to the first thin film transistor ( It may be electrically connected to the second electrode (ELE2) of T1).

그리고, 제1 박막 트랜지스터(T1)의 제2 전극(ELE2)은 게이트 절연층(GI)과 버퍼층(121)을 관통하는 차광 연결홀(LSCH)을 통해 차광 전극(LSE)과 전기적으로 연결될 수 있다. 이로써, 제1 박막 트랜지스터(T1)과 발광 소자(EMD) 간의 제2 노드(ND2)의 전위가 안정적으로 유지될 수 있다.In addition, the second electrode (ELE2) of the first thin film transistor (T1) may be electrically connected to the light-shielding electrode (LSE) through the light-shielding connection hole (LSCH) penetrating the gate insulating layer (GI) and the buffer layer 121. . As a result, the potential of the second node ND2 between the first thin film transistor T1 and the light emitting device EMD can be stably maintained.

일 실시예에 따른 트랜지스터 어레이 기판(10)은 회로층(12)의 비아층(123) 상에 배치되는 발광 소자층(13)을 포함할 수 있다.The transistor array substrate 10 according to one embodiment may include a light emitting device layer 13 disposed on the via layer 123 of the circuit layer 12.

발광 소자층(13)은 서브 화소(PX)들에 각각 대응하는 발광 소자(EMD)들을 포함한다. 발광 소자(EMD)들 중 하나의 발광 소자(EMD)는 상호 대향하는 애노드 전극(AND)과 캐소드 전극(CTD), 및 애노드 전극(AND)과 캐소드 전극(CTD) 사이에 개재되고 광전변환물질로 이루어진 발광층(EML)을 포함할 수 있다. The light emitting device layer 13 includes light emitting devices (EMD) corresponding to each sub-pixel (PX). One of the light emitting devices (EMD) is interposed between the opposing anode electrode (AND) and the cathode electrode (CTD), and the anode electrode (AND) and the cathode electrode (CTD), and is made of a photoelectric conversion material. It may include a light emitting layer (EML) made of.

발광 소자층(13)은 애노드 전극(AND)의 가장자리를 덮는 화소정의층(PDL)을 더 포함할 수 있다. The light emitting device layer 13 may further include a pixel definition layer (PDL) covering an edge of the anode electrode (AND).

일 실시예에 따른 트랜지스터 어레이 기판(10)은 발광 소자층(13) 상에 배치되는 밀봉층(14)을 더 포함할 수 있다. The transistor array substrate 10 according to one embodiment may further include a sealing layer 14 disposed on the light emitting device layer 13.

밀봉층(14)은 적어도 하나의 무기막과 적어도 하나의 유기막이 교번하여 적층된 구조로 이루어질 수 있다. 일 예로, 밀봉층(14)은 발광 소자층(13) 상에 배치되고 무기 절연 재료로 이루어지는 제1 무기층(141), 제1 무기층(141) 상에 배치되고 유기 절연 재료로 이루어지는 유기층(142), 및 제1 무기층(141) 상에 배치되고 유기층(142)을 덮으며 무기 절연 재료로 이루어지는 제2 무기층(143)을 포함할 수 있다.The sealing layer 14 may have a structure in which at least one inorganic layer and at least one organic layer are alternately stacked. As an example, the sealing layer 14 includes a first inorganic layer 141 disposed on the light emitting device layer 13 and made of an inorganic insulating material, and an organic layer disposed on the first inorganic layer 141 and made of an organic insulating material ( 142), and a second inorganic layer 143 disposed on the first inorganic layer 141, covering the organic layer 142, and made of an inorganic insulating material.

도 8은 도 6의 C 부분을 보여주는 확대도이다. Figure 8 is an enlarged view showing part C of Figure 6.

도 8을 참조하면, 일 실시예에 따른 박막 트랜지스터(T1)는 채널 영역(CHA)의 일측에 연결된 제1 도전 영역(COA1)의 일부를 관통하는 제1 관통홀(THH1), 및 게이트 절연층(GI) 상의 전극 도전층(ELCDL)으로 이루어지고 제1 관통홀(THH1)의 일측에 인접하도록 제1 도전 영역(COA1) 측으로 연장되는 제1 전극(ELE1)을 포함한다.Referring to FIG. 8, the thin film transistor T1 according to one embodiment includes a first through hole THH1 penetrating a portion of the first conductive area COA1 connected to one side of the channel area CHA, and a gate insulating layer. It is made of an electrode conductive layer (ELCDL) on (GI) and includes a first electrode (ELE1) extending toward the first conductive area (COA1) so as to be adjacent to one side of the first through hole (THH1).

제1 도전 영역(COA1)은 제1 전극(ELE1)과 접하는 제1 컨택 영역(COA11), 제1 컨택 영역(COA11)과 제1 관통홀(THH1) 사이의 제1 패스 영역(COA12), 및 제1 패스 영역(COA12)과 채널 영역(CHA) 사이의 제1 메인 영역(COA13)을 포함할 수 있다. The first conductive area (COA1) includes a first contact area (COA11) in contact with the first electrode (ELE1), a first pass area (COA12) between the first contact area (COA11) and the first through hole (THH1), and It may include a first main area (COA13) between the first pass area (COA12) and the channel area (CHA).

제1 전극(ELE1)과 게이트 전극(GE)이 상호 대향하는 제1 방향(DR1)과 교차되는 제2 방향(DR2)에서, 액티브층(ACT)의 너비, 즉 제1 도전 영역(COA1)의 너비(W21)는 제1 관통홀(THH1)의 너비보다 크다. 즉, 제1 관통홀(THH1)은 제1 도전 영역(COA1)의 중앙 일부를 관통하고, 제1 도전 영역(COA1)으로 둘러싸일 수 있다.In the second direction DR2 crossing the first direction DR1 where the first electrode ELE1 and the gate electrode GE face each other, the width of the active layer ACT, that is, the width of the first conductive area COA1 The width W21 is larger than the width of the first through hole THH1. That is, the first through hole THH1 may pass through a central portion of the first conductive area COA1 and may be surrounded by the first conductive area COA1.

제1 관통홀(THH1)의 가장자리 중 제1 방향(DR1)의 일측은 제1 패스 영역(COA12)과 접하고, 제1 방향(DR1)의 다른 일측 및 제2 방향(DR2)의 양측은 제1 메인 영역(COA13)과 접할 수 있다. Among the edges of the first through hole THH1, one side in the first direction DR1 is in contact with the first pass area COA12, and the other side in the first direction DR1 and both sides in the second direction DR2 are in contact with the first pass area COA12. You can access the main area (COA13).

이때, 제1 관통홀(THH1)의 제2 방향(DR2)의 양측에 각각 접하는 제1 메인 영역(COA13)의 일부들은 상호 동일 또는 유사 범위의 너비(W23)로 이루어질 수 있다. 이와 같이 하면, 제1 관통홀(THH1) 주변에서의 전류 밀집이 경감될 수 있다. At this time, portions of the first main area COA13 adjoining both sides of the first through hole THH1 in the second direction DR2 may have a width W23 of the same or similar range. In this way, current concentration around the first through hole THH1 can be reduced.

한편, 채널 영역(CHA)에 채널이 발생되면, 제1 도전 영역(COA1)과 제2 도전 영역(COA2) 사이에서 캐리어가 이동될 수 있다. Meanwhile, when a channel is generated in the channel area CHA, carriers may move between the first conductive area COA1 and the second conductive area COA2.

이때, 제1 도전 영역(COA1) 내에서 이동되는 캐리어(CP)는 제1 메인 영역(COA13)으로부터 제1 패스 영역(COA12)을 통해 제1 컨택 영역(COA11)으로 흘러서, 제1 전극(ELE1)에 도달될 수 있다. At this time, the carrier CP moving within the first conductive area COA1 flows from the first main area COA13 to the first contact area COA11 through the first pass area COA12, thereby contacting the first electrode ELE1. ) can be reached.

이에 따라, 제1 패스 영역(COA12)의 너비, 두께 및 길이 등은 박막 트랜지스터(T1)의 이동도에 영향을 줄 수 있다. Accordingly, the width, thickness, and length of the first pass area COA12 may affect the mobility of the thin film transistor T1.

제1 패스 영역(COA12)은 제1 전극(ELE1)과 제1 관통홀(THH1) 사이에 배치되므로, 제1 패스 영역(COA12)의 너비는 제1 전극(ELE1)과 제1 관통홀(THH1) 간의 간격으로 한정될 수 있다.Since the first pass area (COA12) is disposed between the first electrode (ELE1) and the first through hole (THH1), the width of the first pass area (COA12) is between the first electrode (ELE1) and the first through hole (THH1). ) can be limited to the interval between them.

박막 트랜지스터(T1)의 제1 도전 영역(COA1)은 도전화된 반도체 재료로 이루어지므로, 제1 패스 영역(COA12)의 두께는 반도체 재료의 도전화 과정의 공정 조건 등에 의해 한정될 수 있다. Since the first conductive area COA1 of the thin film transistor T1 is made of a conductive semiconductor material, the thickness of the first pass area COA12 may be limited by the process conditions of the conductionization process of the semiconductor material.

그리고, 제1 패스 영역(COA12)의 길이는 제1 전극(ELE1)의 가장자리 중 제1 관통홀(THH1)과 인접한 일부의 길이에 대응될 수 있다. Additionally, the length of the first pass area COA12 may correspond to the length of a portion of the edge of the first electrode ELE1 adjacent to the first through hole THH1.

즉, 제1 패스 영역(COA12)의 길이는 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21)와 대응될 수 있다.That is, the length of the first pass area COA12 may correspond to the width W21 of the first through hole THH1 in the second direction DR2.

또한, 제1 관통홀(THH1)과 인접한 제1 전극(ELE1)의 일측(도 8의 좌측)의 형태는 제1 패스 영역(COA12)의 길이에 영향을 미칠 수 있다.Additionally, the shape of one side (left side in FIG. 8) of the first electrode ELE1 adjacent to the first through hole THH1 may affect the length of the first pass area COA12.

이에 따라, 일 실시예에 따르면, 제1 패스 영역(COA12)의 길이를 증가시키기 위해, 제1 방향(DR1)에서 제1 관통홀(THH1)과 인접한 제1 전극(ELE1)의 일측(도 8의 좌측)은 제2 방향(DR2)의 양단에 배치되는 돌출부(PRO)들, 및 돌출부(PRO)들에 비해 오목하게 들어간 홈부(GRO)를 포함한다. Accordingly, according to one embodiment, in order to increase the length of the first pass area COA12, one side of the first electrode ELE1 adjacent to the first through hole THH1 in the first direction DR1 (FIG. 8 (left side) includes protrusions PRO disposed at both ends of the second direction DR2, and a groove GRO that is concave compared to the protrusions PRO.

이와 같이 하면, 홈부(GRO)의 제1 방향(DR2)의 너비(W12)에 정비례하는 차이만큼, 제1 패스 영역(COA12)의 길이가 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21)보다 커질 수 있다. 즉, 제1 패스 영역(COA12)의 길이가 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21) 이내로 한정되지 않을 수 있다. In this way, the length of the first pass area COA12 is increased in the second direction DR2 of the first through hole THH1 by a difference directly proportional to the width W12 of the groove GRO in the first direction DR2. It can be larger than the width (W21) of That is, the length of the first pass area COA12 may not be limited to within the width W21 of the first through hole THH1 in the second direction DR2.

즉, 제1 패스 영역(COA12)의 길이는 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W22)와 홈부(GRO)의 제1 방향(DR1)의 너비(W12)의 두 배를 합한 값으로 도출될 수 있다. That is, the length of the first pass area COA12 is the width W22 of the first through hole THH1 in the second direction DR2 and the width W12 of the groove GRO in the first direction DR1. It can be derived as the sum of the times.

제1 전극(ELE1)의 홈부(GRO)는 제1 컨택 영역(COA11)과 중첩된다. 이를 위해, 제1 방향(DR1)에서, 제1 컨택 영역(COA11)의 최대 너비(W11)는 홈부(GRO)의 너비(W12)보다 클 수 있다.The groove (GRO) of the first electrode (ELE1) overlaps the first contact area (COA11). To this end, in the first direction DR1, the maximum width W11 of the first contact area COA11 may be greater than the width W12 of the groove GRO.

즉, 제1 방향(DR1)에서, 제1 컨택 영역(COA11) 중 홈부(GRO)와 중첩되는 일부의 너비(W13)는 제1 컨택 영역(COA11)의 최대 너비(W11)와 홈부(GRO)의 너비(W12) 간의 차이로 도출될 수 있다. 일 예로, 제1 컨택 영역(COA11) 중 홈부(GRO)와 중첩되는 일부의 너비(W13)는 식각 마진을 고려하여 0.5㎛ 이상일 수 있다.That is, in the first direction DR1, the width W13 of the portion of the first contact area COA11 that overlaps the groove GRO is equal to the maximum width W11 of the first contact area COA11 and the groove GRO. It can be derived from the difference between the widths (W12) of . For example, the width W13 of the portion of the first contact area COA11 that overlaps the groove GRO may be 0.5 μm or more in consideration of the etch margin.

제1 관통홀(THH1)과 인접한 제1 전극(ELE1)의 제1 방향(DR1)의 일측에서 관통부(PRO)들과 홈부(GRO)는 제2 방향(DR2)으로 배열될 수 있다.On one side of the first electrode ELE1 adjacent to the first through hole THH1 in the first direction DR1, the through parts PRO and the groove parts GRO may be arranged in the second direction DR2.

관통부(PRO)들은 제1 전극(ELE1)의 일측 중 제2 방향(DR2)의 양단에 각각 배치될 수 있다.The penetrating portions PRO may be disposed on both ends of one side of the first electrode ELE1 in the second direction DR2, respectively.

홈부(GRO)는 관통부(PRO)들 사이에 배치될 수 있다.The groove portion (GRO) may be disposed between the penetration portions (PRO).

이를 위해, 홈부(GRO)의 제2 방향(DR2)의 너비(W24)는 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21)의 1/2 이하일 수 있다. 일 예로, 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21)가 약 4㎛인 경우, 홈부(GRO)의 제2 방향(DR2)의 너비(W24)는 약 2㎛일 수 있다.To this end, the width W24 of the groove GRO in the second direction DR2 may be less than 1/2 of the width W21 of the first through hole THH1 in the second direction DR2. For example, when the width W21 of the first through hole THH1 in the second direction DR2 is about 4㎛, the width W24 of the groove portion GRO in the second direction DR2 is about 2㎛. You can.

또한, 식각 마진을 고려하여, 홈부(GRO)의 제2 방향(DR2)의 너비(W24)는 약 1㎛ 이상일 수 있다. Additionally, considering the etch margin, the width W24 of the groove GRO in the second direction DR2 may be about 1 μm or more.

또한, 홈부(GRO)는 제1 전극(ELE1)의 일측 중 제2 방향(DR2)의 중앙에 배치될 수 있다. 이에 따라, 제2 방향(DR2)에서, 관통부(PRO)들은 상호 동일 또는 유사 범위의 너비(W25)로 이루어질 수 있다.Additionally, the groove GRO may be disposed at the center of one side of the first electrode ELE1 in the second direction DR2. Accordingly, in the second direction DR2, the penetrating portions PRO may have widths W25 that are the same or similar to each other.

제2 전극(ELE2)은 게이트 전극(GE)을 기준으로 제1 전극(ELE1)과 대칭되므로, 중복되는 설명을 생략한다. Since the second electrode ELE2 is symmetrical to the first electrode ELE1 with respect to the gate electrode GE, redundant description will be omitted.

도 9는 도 6과 상이한 비교 예를 보여주는 평면도이다. 도 10은 도 9의 D 부분을 보여주는 확대도이다.Figure 9 is a plan view showing a comparative example different from Figure 6. Figure 10 is an enlarged view showing part D of Figure 9.

도 9 및 도 10을 참조하면, 비교 예의 박막 트랜지스터(REF) 중 제1 전극(ELE1')과 제2 전극(ELE2') 각각은 게이트 전극(GE)과 마주하는 일측이 직선 형태로 이루어진다. Referring to FIGS. 9 and 10 , each of the first electrode ELE1' and the second electrode ELE2' of the thin film transistor REF of the comparative example has a straight side on one side facing the gate electrode GE.

이에 따라, 비교 예에 따르면, 제1 패스 영역(COA12')의 길이는 제1 관통홀(THH1')의 제2 방향(DR2)의 너비(W22) 이내로 한정된다. Accordingly, according to the comparative example, the length of the first pass area COA12' is limited to within the width W22 of the first through hole THH1' in the second direction DR2.

또한, 제2 패스 영역(COA22')의 길이는 제2 관통홀(THH2')의 제2 방향(DR2)의 너비(W22) 이내로 한정된다.Additionally, the length of the second pass area COA22' is limited to within the width W22 of the second through hole THH2' in the second direction DR2.

이에 따라, 비교 예(REF)의 경우, 제1 패스 영역(COA12')의 길이 및 제2 패스 영역(COA22')의 길이에 의한 저항 감소 및 이동도의 개선이 도출될 수 없다.Accordingly, in the comparative example REF, a reduction in resistance and an improvement in mobility due to the length of the first pass area COA12' and the length of the second pass area COA22' cannot be derived.

반면, 도 6 및 도 8의 도시와 같이, 일 실시예에 따른 박막 트랜지스터(T1)는 게이트 전극(GE)과 마주하는 제1 전극(ELE1)과 제2 전극(ELE2) 각각의 일측이 돌출부(PRO)들과 홈부(GRO)를 포함한 요철 형태로 이루어짐에 따라, 제1 패스 영역(COA12)의 길이 및 제2 패스 영역(COA22)의 길이가 홈부(GRO)의 너비로 인해 증가될 수 있다. On the other hand, as shown in FIGS. 6 and 8, in the thin film transistor T1 according to one embodiment, one side of each of the first electrode ELE1 and the second electrode ELE2 facing the gate electrode GE has a protrusion ( As it has an uneven shape including PROs and grooves (GRO), the length of the first pass area (COA12) and the length of the second pass area (COA22) can be increased due to the width of the groove (GRO).

이로써, 박막 트랜지스터(T1)의 저항이 감소될 수 있으므로, 이동도가 증가되어 전류 특성이 개선될 수 있을 뿐만 아니라, 전류 특성의 균일도가 향상될 수 있다.As a result, the resistance of the thin film transistor T1 can be reduced, so not only can mobility be increased to improve current characteristics, but also the uniformity of current characteristics can be improved.

또한, 트랜지스터 어레이 기판(10)에 구비된 박막 트랜지스터(T1)의 전류 특성의 균일도가 개선됨에 따라, 서브 화소(PX)들 간의 휘도 차이가 개선될 수 있으므로, 표시 장치(1)의 표시 품질이 향상될 수 있다.In addition, as the uniformity of the current characteristics of the thin film transistor T1 provided on the transistor array substrate 10 is improved, the luminance difference between the sub-pixels PX can be improved, thereby improving the display quality of the display device 1. It can be improved.

한편, 도 6 및 도 7은 게이트 전극(GE)과 마주하는 제1 전극(ELE1)과 제2 전극(ELE2) 각각의 일측이 하나의 홈부(GRO)를 포함한 형태인 경우의 제1 예시를 도시한다. 그러나, 일 실시예의 박막 트랜지스터(T1)는 도 6 및 도 7의 도시로 한정되지 않는다. Meanwhile, FIGS. 6 and 7 show a first example in which one side of each of the first electrode (ELE1) and the second electrode (ELE2) facing the gate electrode (GE) includes one groove (GRO). do. However, the thin film transistor T1 of one embodiment is not limited to the illustrations in FIGS. 6 and 7.

도 11은 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제2 예시를 보여주는 평면도이다.FIG. 11 is a plan view showing a second example of the first thin film transistor in the pixel driver of FIG. 5.

도 11을 참조하면, 일 실시예에 따른 박막 트랜지스터(T12)에 있어서, 게이트 전극(GE)과 마주하는 제1 전극(ELE1)과 제2 전극(ELE2) 각각의 일측은 둘 이상의 홈부(GRO)들, 및 홈부(GRO)들 사이에 배치되는 미들 돌출부(MPRO)를 포함할 수도 있다. 제2 예시는 홈부(GRO)가 복수 개인 점을 제외하면 도 6 내지 도 8에 도시된 제1 예시와 사실상 동일하므로, 중복되는 설명을 생략한다. Referring to FIG. 11, in the thin film transistor T12 according to an embodiment, one side of each of the first electrode (ELE1) and the second electrode (ELE2) facing the gate electrode (GE) has two or more grooves (GRO). and a middle protrusion (MPRO) disposed between the grooves (GRO). The second example is substantially the same as the first example shown in FIGS. 6 to 8 except that there are a plurality of grooves (GRO), and thus redundant description will be omitted.

여기서, 둘 이상의 홈부(GRO)들은 상호 동일한 제1 방향(DR1)의 너비로 이루어질 수 있다. Here, two or more grooves GRO may have the same width in the first direction DR1.

이와 같이 하면, 박막 트랜지스터(T1)의 이동도 특성에 대한 예측이 용이해질 수 있다. In this way, prediction of the mobility characteristics of the thin film transistor T1 can be facilitated.

또한, 둘 이상의 홈부(GRO)들은 상호 동일한 제2 방향(DR2)의 너비(W242)로 이루어질 수 있다. 양단의 돌출부(PRO)들은 상호 동일한 제2 방향(DR2)의 너비(W252)로 이루어질 수 있다. Additionally, two or more grooves (GRO) may have the same width (W242) in the second direction (DR2). The protrusions PRO at both ends may have the same width W252 in the second direction DR2.

이와 같이 하면, 미들 돌출부(MPRO)가 제1 전극(ELE1) 및 제2 전극(ELE2) 각각의 일측의 제2 방향(DR2)의 중앙에 배치될 수 있으므로, 공정 오류가 경감될 수 있다. In this way, the middle protrusion MPRO can be placed at the center of the second direction DR2 on one side of each of the first electrode ELE1 and the second electrode ELE2, so process errors can be reduced.

미들 돌출부(MPRO)의 제2 방향(DR2)의 너비(W27)는 양단의 돌출부(PRO)들의 제2 방향(DR2)의 너비(W252)와 상이할 수 있다.The width W27 of the middle protrusion MPRO in the second direction DR2 may be different from the width W252 of the protrusions PRO at both ends in the second direction DR2.

식각 마진을 고려하여, 미들 돌출부(MPRO)의 제2 방향(DR2)의 너비(W27)는 약 1㎛ 이상일 수 있다.Considering the etch margin, the width W27 of the middle protrusion MPRO in the second direction DR2 may be about 1 μm or more.

제2 예시와 같이, 제1 전극(ELE1)과 제2 전극(ELE2) 각각의 일측이 둘 이상의 홈부(GRO)들을 포함하면, 제1 패스 영역(COA12)의 길이 및 제2 패스 영역(COA22)의 길이가 더욱 증가될 수 있으므로, 박막 트랜지스터의 이동도 개선에 더욱 용이해질 수 있다.As in the second example, when one side of each of the first electrode (ELE1) and the second electrode (ELE2) includes two or more grooves (GRO), the length of the first pass area (COA12) and the second pass area (COA22) Since the length can be further increased, it can become easier to improve the mobility of the thin film transistor.

한편, 도 6 및 도 11에 도시된 제1 예시 및 제2 예시에 따르면, 홈부(GRO)의 가장자리는 절곡된 형태이다. 그러나, 일 실시예에 따른 홈부(GRO)의 형태는 도 6 및 도 11의 도시로 한정되지 않는다. Meanwhile, according to the first and second examples shown in FIGS. 6 and 11, the edge of the groove (GRO) has a bent shape. However, the shape of the groove (GRO) according to one embodiment is not limited to those shown in FIGS. 6 and 11.

도 12는 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제3 예시를 보여주는 평면도이다.FIG. 12 is a plan view showing a third example of the first thin film transistor in the pixel driver of FIG. 5.

도 12를 참조하면, 제3 예시의 제1 박막 트랜지스터(T13)는 제1 전극(ELE1) 및 제2 전극(ELE2) 각각의 일측에 구비된 홈부(CGRO)가 곡선의 호 형태로 이루어지는 점을 제외하면, 도 6, 도 7 및 도 8에 도시된 제1 예시와 사실상 동일하므로, 이하에서 중복되는 설명을 생략한다.Referring to FIG. 12, the first thin film transistor T13 of the third example has a groove portion (CGRO) provided on one side of each of the first electrode (ELE1) and the second electrode (ELE2) in the shape of a curved arc. Except for this, since it is substantially the same as the first example shown in FIGS. 6, 7, and 8, redundant description will be omitted below.

제3 예시에 따르면, 돌출부(PRO)들 사이의 홈부(CGRO)가 곡선 형태로 이루어짐에 따라, 제1 패스 영역(COA12) 및 제2 패스 영역(COA22) 각각에서 절곡 부분이 감소되므로, 절곡 부분에서의 전류 밀집이 경감될 수 있다. 이로써, 박막 트랜지스터(T1)의 전류 특성 및 발열이 개선될 수 있다. According to the third example, as the groove CGRO between the protrusions PRO is formed in a curved shape, the bent portion is reduced in each of the first pass area COA12 and the second pass area COA22, so the bent portion Current density in can be reduced. As a result, the current characteristics and heat generation of the thin film transistor T1 can be improved.

도 13은 일 실시예에 따른 트랜지스터 어레이 기판의 제조 방법을 나타낸 순서도이다. 도 14 내지 도 26은 도 13의 각 단계에 관한 공정도이다.Figure 13 is a flowchart showing a method of manufacturing a transistor array substrate according to an embodiment. Figures 14 to 26 are process diagrams for each step in Figure 13.

도 13을 참조하면, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법은 기판(11) 상에 차광 도전층(LSCDL)을 배치하는 단계(S11), 차광 도전층(LSCDL)을 덮는 버퍼층(121)을 배치하는 단계(S12), 버퍼층(121) 상에 반도체 재료층(도 14 및 도 15의 SEM)을 배치하는 단계(S13), 반도체 재료층(SEM)을 덮는 게이트 절연층(GI)을 배치하는 단계(S14), 게이트 절연층(GI)을 관통하는 제1 보조홀 및 제2 보조홀을 배치하는 단계(S15), 게이트 절연층(GI) 상에 전극 도전층(ELCDL)을 배치하는 단계(S16), 게이트 절연층(GI)을 부분적으로 제거하여 채널 영역(CHA), 제1 도전 영역(COA1) 및 제2 도전 영역(COA2)을 포함한 액티브층(ACT)이 마련되는 단계(S17), 전극 도전층(ELCDL)을 덮는 층간 절연층(122)을 배치하고, 층간 절연층(122) 상에 비아층(123)을 배치하는 단계(S18), 층간 절연층(122)과 비아층(123)을 관통하는 애노드 콘택홀(ANCH)을 배치하는 단계(S21), 비아층(123) 상에 발광 소자층(13)을 배치하는 단계(S22) 및 발광 소자층(13)을 덮는 밀봉층(14)을 배치하는 단계(S31)를 포함할 수 있다.Referring to FIG. 13, the method of manufacturing the transistor array substrate 10 according to one embodiment includes the step of disposing a light-shielding conductive layer (LSCDL) on the substrate 11 (S11), and a buffer layer covering the light-shielding conductive layer (LSCDL). A step of disposing 121 (S12), a step of disposing a semiconductor material layer (SEM in FIGS. 14 and 15) on the buffer layer 121 (S13), and a gate insulating layer (GI) covering the semiconductor material layer (SEM). ) (S14), arranging a first auxiliary hole and a second auxiliary hole penetrating the gate insulating layer (GI) (S15), forming an electrode conductive layer (ELCDL) on the gate insulating layer (GI). In the arranging step (S16), the gate insulating layer (GI) is partially removed to prepare an active layer (ACT) including a channel region (CHA), a first conductive region (COA1), and a second conductive region (COA2). (S17), disposing the interlayer insulating layer 122 covering the electrode conductive layer (ELCDL), and disposing the via layer 123 on the interlayer insulating layer 122 (S18), interlayer insulating layer 122 and A step of disposing an anode contact hole (ANCH) penetrating the via layer 123 (S21), a step of disposing the light emitting device layer 13 on the via layer 123 (S22), and the step of disposing the light emitting device layer 13. It may include a step (S31) of disposing the covering sealing layer 14.

도 14 및 도 15를 참조하면, 기판(11) 상의 도전층을 부분적으로 제거하여, 차광 전극(LSL) 및 제1 전원 배선(VDL)을 포함한 차광 도전층(LSCDL)이 배치될 수 있다. (S11)Referring to FIGS. 14 and 15 , the conductive layer on the substrate 11 may be partially removed to form a light-shielding conductive layer (LSCDL) including a light-shielding electrode (LSL) and a first power line (VDL). (S11)

차광 도전층(LSCDL)은 데이터 배선(DL) 및 초기화 전압 배선(VIL)을 더 포함할 수 있다.The light blocking conductive layer (LSCDL) may further include a data line (DL) and an initialization voltage line (VIL).

이어서, 기판(11) 상에 절연 재료를 적층하여, 차광 도전층(LSCDL: LSL, VDL)을 덮는 버퍼층(121)이 배치될 수 있다. (S12)Next, an insulating material may be laminated on the substrate 11 to form a buffer layer 121 covering the light-shielding conductive layer (LSCDL: LSL, VDL). (S12)

다음, 버퍼층(12) 상에 반도체 재료층(SEM)이 배치될 수 있다. (S13)Next, a semiconductor material layer (SEM) may be disposed on the buffer layer 12. (S13)

그리고, 버퍼층(12) 상에 무기 절연 재료를 적층하여, 반도체 재료층(SEM)을 덮는 게이트 절연층(GI)이 배치될 수 있다. (S14) Then, an inorganic insulating material is stacked on the buffer layer 12, so that a gate insulating layer (GI) covering the semiconductor material layer (SEM) can be disposed. (S14)

도 16 및 도 17을 참조하면, 하프톤 마스크를 이용하여, 게이트 절연층(GI)과 버퍼층(12)을 관통하는 전원 연결홀(VDCH) 및 차광 연결홀(LSCH)과, 게이트 절연층(GI)을 관통하는 제1 보조홀(PECH1)과 제2 보조홀(PECH2)이 배치될 수 있다. (S15)16 and 17, using a halftone mask, a power connection hole (VDCH) and a light-shielding connection hole (LSCH) penetrating the gate insulating layer (GI) and the buffer layer 12, and a gate insulating layer (GI) are formed. ) may be disposed through a first auxiliary hole (PECH1) and a second auxiliary hole (PECH2). (S15)

전원 연결홀(VDCH)은 제1 전원 배선(VDL)의 일부를 노출시킬 수 있다.The power connection hole VDCH may expose a portion of the first power line VDL.

차광 연결홀(LSCH)은 차광 전극(LSE)의 일부를 노출시킬 수 있다.The light blocking connection hole (LSCH) may expose a portion of the light blocking electrode (LSE).

제1 보조홀(PECH1)과 제2 보조홀(PECH2)은 반도체 재료층(SEM)의 서로 다른 일부들을 노출시킬 수 있다.The first auxiliary hole PECH1 and the second auxiliary hole PECH2 may expose different portions of the semiconductor material layer SEM.

제1 보조홀(PECH1)에 의해 노출된 반도체 재료층(SEM)의 일부는 식각 공정에 노출되어 도전화됨으로써, 제1 프리 도전 영역(PCOA1)으로 마련될 수 있다.A portion of the semiconductor material layer (SEM) exposed by the first auxiliary hole (PECH1) may be exposed to an etching process and become conductive, thereby forming a first free conductive area (PCOA1).

제2 보조홀(PECH2)에 의해 노출된 반도체 재료층(SEM)의 다른 일부는 식각 공정에 노출되어 도전화됨으로써, 제2 프리 도전 영역(PCOA2)으로 마련될 수 있다.Another part of the semiconductor material layer (SEM) exposed by the second auxiliary hole (PECH2) may be exposed to an etching process and become conductive, thereby forming a second free conductive area (PCOA2).

식각 마진을 확보하기 위해, 제1 보조홀(PECH1)과 제2 보조홀(PECH2)은 반도체 재료층(SEM)의 양단으로부터 각각 이격될 수 있다. To secure an etch margin, the first auxiliary hole PECH1 and the second auxiliary hole PECH2 may be spaced apart from both ends of the semiconductor material layer SEM.

이에 따라, 반도체 재료층(SEM)의 일단에는 제1 보조홀(PECH1)과 인접한 제1 비활성 영역(IAA1)이 마련되고, 반도체 재료층(SEM)의 다른 일단에는 제2 보조홀(PECH2)과 인접한 제2 비활성 영역(IAA2)이 마련될 수 있다. Accordingly, a first inactive area (IAA1) adjacent to the first auxiliary hole (PECH1) is provided at one end of the semiconductor material layer (SEM), and a second auxiliary hole (PECH2) is provided at the other end of the semiconductor material layer (SEM). An adjacent second inactive area (IAA2) may be provided.

도 18을 참조하면, 버퍼층(121) 상에 도전 재료를 적층하여, 반도체 재료층(SEM) 및 게이트 절연층(GI)을 덮는 도전 재료층이 배치된 후, 도전 재료층 상에 포토 마스크층(PM)이 배치될 수 있다. Referring to FIG. 18, after a conductive material layer is disposed by stacking a conductive material on the buffer layer 121 and covering the semiconductor material layer (SEM) and the gate insulating layer (GI), a photo mask layer ( PM) can be deployed.

도 19 및 도 20을 참조하면, 포토 마스크층(PM)을 기초로 도전 재료층을 부분적으로 식각하여, 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한 전극 도전층(ELCDL)이 배치될 수 있다. (S16)19 and 20, the conductive material layer is partially etched based on the photo mask layer (PM) to conduct electrodes including the gate electrode (GE), the first electrode (ELE1), and the second electrode (ELE2). A layer (ELCDL) may be placed. (S16)

게이트 전극(GE)은 반도체 재료층(SEM)의 일부와 중첩되고 제1 프리 도전 영역(PCOA1) 및 제2 프리 도전 영역(PCOA2) 각각으로부터 이격된다.The gate electrode GE overlaps a portion of the semiconductor material layer SEM and is spaced apart from each of the first free conductive area PCOA1 and the second free conductive area PCOA2.

제1 전극(ELE1)은 전원 연결홀(VDCH)과 중첩되고 제1 프리 도전 영역(PCOA1)으로 연장되어 제1 프리 도전 영역(PCOA1)의 일부와 중첩될 수 있다.The first electrode ELE1 overlaps the power connection hole VDCH and extends into the first free conductive area PCOA1 to overlap a portion of the first free conductive area PCOA1.

제2 전극(ELE2)은 차광 연결홀(LSCH)과 중첩되고 제2 프리 도전 영역(PCOA2)으로 연장되어 제2 프리 도전 영역(PCOA2)의 일부와 중첩될 수 있다.The second electrode ELE2 overlaps the light-shielding connection hole LSCH and extends into the second free conductive area PCOA2 to overlap a portion of the second free conductive area PCOA2.

도 19의 도시와 같이, 일 실시예에 따르면, 게이트 전극(GE)과 마주하는 제1 전극(ELE1) 및 제2 전극(ELE2) 각각의 일측은 돌출부(PRO)들과 홈부(GRO)를 포함한다. As shown in FIG. 19, according to one embodiment, one side of each of the first electrode (ELE1) and the second electrode (ELE2) facing the gate electrode (GE) includes protrusions (PRO) and grooves (GRO). do.

도 21 및 도 22의 도시와 같이, 포토 마스크층(PM)을 기초로 게이트 절연층(GI)을 부분적으로 식각하여, 제1 보조홀(PECH1)이 제1 전극 연결홀(ECH1)로 확장되고, 제2 보조홀(PECH2)이 제2 전극 연결홀(ECH2)로 확장될 수 있다. As shown in FIGS. 21 and 22, the gate insulating layer (GI) is partially etched based on the photo mask layer (PM), and the first auxiliary hole (PECH1) is expanded to the first electrode connection hole (ECH1). , the second auxiliary hole (PECH2) may be expanded into the second electrode connection hole (ECH2).

이때, 제1 전극 연결홀(ECH1)과 제2 전극 연결홀(ECH2)에 의해, 반도체 재료층(SEM)의 서로 다른 일부들로 이루어진 제1 도전 영역(COA1)과 제2 도전 영역(COA2)이 각각 마련될 수 있다. At this time, the first conductive area (COA1) and the second conductive area (COA2) made of different parts of the semiconductor material layer (SEM) are formed by the first electrode connection hole (ECH1) and the second electrode connection hole (ECH2). Each of these can be provided.

이로써, 채널 영역(CHA), 제1 도전 영역(COA1) 및 제2 도전 영역(COA2)을 포함한 액티브층(ACT)이 마련될 수 있다. (S17)As a result, an active layer (ACT) including the channel area (CHA), the first conductive area (COA1), and the second conductive area (COA2) can be prepared. (S17)

액티브층(ACT)은 제1 도전 영역(COA1)과 이어지고 게이트 절연층(GI)으로 덮이며 제1 전극(ELE1)과 중첩되는 제1 비활성 영역(IAA1), 및 제2 도전 영역(COA2)과 이어지고 게이트 절연층(GI)으로 덮이며 제2 전극(ELE2)과 중첩되는 제2 비활성 영역(IAA2)을 더 포함할 수 있다. The active layer (ACT) includes a first inactive area (IAA1) connected to the first conductive area (COA1), covered with the gate insulating layer (GI), and overlapping with the first electrode (ELE1), and a second conductive area (COA2) It may further include a second inactive area (IAA2) that is connected and covered with the gate insulating layer (GI) and overlaps the second electrode (ELE2).

또한, 포토 마스크층(PM)을 기초로 게이트 절연층(GI)을 부분적으로 식각하는 과정(S17)에서, 제1 프리 도전 영역(PCOA1)의 일부 및 제2 프리 도전 영역(PCOA2)의 일부는 포토 마스크층(PM)으로 커버되지 않고 식각 공정에 노출됨으로써 제거될 수 있다. 즉, 제1 관통홀(THH1) 및 제2 관통홀(THH2)이 발생된다. Additionally, in the process (S17) of partially etching the gate insulating layer (GI) based on the photo mask layer (PM), a portion of the first free conductive area (PCOA1) and a portion of the second free conductive area (PCOA2) are It can be removed by being exposed to an etching process without being covered by the photo mask layer (PM). That is, the first through hole (THH1) and the second through hole (THH2) are generated.

다음, 도 23 및 도 24의 도시와 같이, 포토 마스크층(PM)을 제거한 후, 버퍼층(121) 상에 전극 도전층(ELCDL: GE, ELE1, ELE2)을 덮는 층간 절연층(122) 및 비아층(123)이 순차적으로 배치될 수 있다. (S18)Next, as shown in FIGS. 23 and 24, after removing the photo mask layer (PM), the interlayer insulating layer 122 and via covering the electrode conductive layers (ELCDL: GE, ELE1, ELE2) on the buffer layer 121 Layers 123 may be arranged sequentially. (S18)

그리고, 층간 절연층(122)과 비아층(123)을 관통하고 제1 박막 트랜지스터(T1)의 제2 전극(ELE2)의 일부를 노출시키는 애노드 연결홀(ANCH)이 배치될 수 있다. (S21)Additionally, an anode connection hole (ANCH) may be disposed to penetrate the interlayer insulating layer 122 and the via layer 123 and expose a portion of the second electrode (ELE2) of the first thin film transistor (T1). (S21)

도 25의 도시와 같이, 비아층(123) 상에 발광 소자층(13)이 배치될 수 있다. (S22)As shown in FIG. 25, the light emitting device layer 13 may be disposed on the via layer 123. (S22)

발광 소자층(13)은 애노드 콘택홀(ANCH)을 통해 제1 박막 트랜지스터(T1)와 전기적으로 연결되는 애노드 전극(AND), 서브 화소(PX)들의 애노드 전극(AND) 사이의 이격부분에 배치되는 화소정의층(PDL), 애노드 전극(AND) 상에 배치되는 발광층(EML), 및 발광층(EML) 상에 배치되는 캐소드 전극(CTD)을 포함할 수 있다.The light emitting device layer 13 is disposed in a spaced space between the anode electrode (AND), which is electrically connected to the first thin film transistor (T1) through the anode contact hole (ANCH), and the anode electrode (AND) of the sub-pixels (PX). It may include a pixel definition layer (PDL), a light emitting layer (EML) disposed on an anode electrode (AND), and a cathode electrode (CTD) disposed on the light emitting layer (EML).

애노드 전극(AND)은 서브 화소(PX)들 각각에 대응되는 화소 전극일 수 있다. 애노드 전극(AND)은 발광층(EML)에서 생성된 광의 적어도 일부를 반사할 수 있다. The anode electrode AND may be a pixel electrode corresponding to each of the sub-pixels PX. The anode electrode AND may reflect at least a portion of the light generated in the light emitting layer EML.

캐소드 전극(CTD)은 서브 화소(PX)들에 전체적으로 대응되는 공통 전극일 수 있다. 캐소드 전극(CTD)은 발광층(EML)에서 생성된 광의 적어도 일부를 투과할 수 있다.The cathode electrode (CTD) may be a common electrode that overall corresponds to the sub-pixels (PX). The cathode electrode (CTD) may transmit at least a portion of the light generated in the light emitting layer (EML).

발광층(EML)은 서브 화소(PX)들 각각에 배치될 수 있다. 또는, 표시 장치(1)가 컬러필터부재(미도시) 또는 색상변환부재(미도시)를 포함하거나 단색을 표시하는 경우, 발광층(EML)은 서브 화소(PX)들에 전체적으로 동일하게 배치될 수도 있다. The light emitting layer (EML) may be disposed in each of the sub-pixels (PX). Alternatively, when the display device 1 includes a color filter member (not shown) or a color conversion member (not shown) or displays a single color, the light emitting layer (EML) may be disposed uniformly throughout the sub-pixels (PX). there is.

이어서, 발광 소자층(13) 상에 밀봉층(14)이 배치될 수 있다. (S31)Subsequently, the sealing layer 14 may be disposed on the light emitting device layer 13. (S31)

이로써, 일 실시예에 따른 트랜지스터 어레이 기판(10)이 마련될 수 있다.As a result, the transistor array substrate 10 according to one embodiment can be prepared.

이상과 같이, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법은, 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한 전극 도전층(ELCDL)을 배치하는 단계(S16)를 포함함에 따라, 마스크 공정 수가 감소될 수 있다. As described above, the method of manufacturing the transistor array substrate 10 according to one embodiment includes disposing the electrode conductive layer (ELCDL) including the gate electrode (GE), the first electrode (ELE1), and the second electrode (ELE2). By including step S16, the number of mask processes can be reduced.

또한, 게이트 전극(GE)과 마주하는 제1 전극(ELE1) 및 제2 전극(ELE2) 각각의 일측은 게이트 전극(GE)으로부터 오목하게 들어간 홈부(GRO)를 포함한 형태로 이루어진다. 그러므로, 제1 패스 영역(COA12)의 길이 및 제2 패스 영역(COA22)의 길이가 증가됨으로써, 박막 트랜지스터(T1)의 저항이 낮아짐에 따라, 박막 트랜지스터(T1)의 전류 특성 및 그의 균일도가 개선될 수 있다. In addition, one side of each of the first electrode ELE1 and the second electrode ELE2 facing the gate electrode GE is formed to include a groove GRO recessed from the gate electrode GE. Therefore, as the length of the first pass area COA12 and the length of the second pass area COA22 are increased, the resistance of the thin film transistor T1 is lowered, and the current characteristics and uniformity of the thin film transistor T1 are improved. It can be.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

1: 표시 장치 10: 트랜지스터 어레이 기판
20: 커버 기판 31: 표시 구동 회로
32: 회로 보드 11: 기판
12: 회로층 13: 발광 소자층
14: 밀봉층 PX: 서브 화소
DA: 표시 영역 NDA: 비표시 영역
SGL: 스캔 게이트 배선 DL: 데이터 배선
VDL: 제1 전원 배선 VSL: 제2 전원 배선
VIL: 초기화 전압 배선 IGL: 초기화 게이트 배선
PXD: 화소 구동부 EMD: 발광 소자
T1, T2, T3: 제1, 제2, 제3 박막 트랜지스터
PC: 화소 커패시터
ACT: 액티브층 GE: 게이트 전극
ELE1: 제1 전극 ELE2: 제2 전극
PRO: 돌출부 GRO: 홈부
MPRO: 미들 돌출부 CGRO: 곡선의 홈부
THH1, THH2: 제1, 제2 관통홀
ECH1, ECH2: 제1, 제2 전극 연결홀
COA1, COA2: 제1, 제2 도전 영역
COA11, COA21: 제1, 제2 컨택 영역
COA12, COA22: 제1, 제2 패스 영역
COA13, COA23: 제1, 제2 메인 영역
CP: 캐리어의 이동 경로
IAA1, IAA2: 제1, 제2 비활성 영역
LSL: 차광 전극
LSCDL: 차광 도전층 ELCDL: 전극 도전층
GI: 게이트 절연층 121: 버퍼층
122: 층간 절연층 123: 비아층
AND: 애노드 전극 ANCH: 애노드 콘택홀
PDL: 화소 정의층 EML: 발광층
CTD: 캐소드 전극1: Display device 10: Transistor array substrate
20: cover substrate 31: display driving circuit
32: circuit board 11: board
12: circuit layer 13: light emitting element layer
14: Sealing layer PX: Sub pixel
DA: Display area NDA: Non-display area
SGL: Scan gate wiring DL: Data wiring
VDL: 1st power wiring VSL: 2nd power wiring
VIL: Initialization voltage wiring IGL: Initialization gate wiring
PXD: Pixel driver EMD: Light emitting device
T1, T2, T3: first, second, third thin film transistors
PC: Pixel capacitor
ACT: active layer GE: gate electrode
ELE1: first electrode ELE2: second electrode
PRO: Protrusion GRO: Groove
MPRO: Middle protrusion CGRO: Curved groove
THH1, THH2: 1st and 2nd through holes
ECH1, ECH2: 1st and 2nd electrode connection holes
COA1, COA2: 1st and 2nd challenge areas
COA11, COA21: 1st, 2nd contact area
COA12, COA22: 1st, 2nd pass area
COA13, COA23: 1st, 2nd main area
CP: Carrier movement path
IAA1, IAA2: first and second inactive regions
LSL: light blocking electrode
LSCDL: light-shielding conductive layer ELCDL: electrode conductive layer
GI: Gate insulating layer 121: Buffer layer
122: interlayer insulating layer 123: via layer
AND: Anode electrode ANCH: Anode contact hole
PDL: Pixel defining layer EML: Emitting layer
CTD: cathode electrode

Claims (23)

기판;
상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층;
상기 액티브층의 일부 상에 배치되는 게이트 절연층;
상기 제1 도전 영역의 일부를 관통하는 제1 관통홀;
상기 제2 도전 영역의 일부를 관통하는 제2 관통홀;
상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극;
상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극; 및
상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고,
상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함하는 박막 트랜지스터.Board;
an active layer disposed on the substrate and including a channel region, a first conductive region connected to one side of the channel region, and a second conductive region connected to the other side of the channel region;
a gate insulating layer disposed on a portion of the active layer;
a first through hole penetrating a portion of the first conductive region;
a second through hole penetrating a portion of the second conductive region;
a gate electrode made of an electrode conductive layer on the gate insulating layer and overlapping the channel region of the active layer;
a first electrode made of the electrode conductive layer, adjacent to one side of the first through hole, and electrically connected to the first conductive region; and
A second electrode made of the electrode conductive layer, adjacent to one side of the second through hole, and electrically connected to the second conductive region,
A thin film transistor wherein one side of the first electrode adjacent to the first through hole is parallel to one side of the first through hole, and includes protrusions at both ends, and a groove portion that is recessed from the gate electrode compared to the protrusions. 제1 항에 있어서,
상기 제1 도전 영역은 상기 게이트 절연층을 관통하는 제1 전극 연결홀과 대응되고,
상기 제2 도전 영역은 상기 게이트 절연층을 관통하는 제2 전극 연결홀과 대응되며,
상기 제1 전극은 상기 제1 도전 영역으로 연장되어 상기 제1 도전 영역의 제1 컨택 영역과 접하고,
상기 제2 전극은 상기 제2 도전 영역으로 연장되어 상기 제2 도전 영역의 제2 컨택 영역과 접하는 박막 트랜지스터.According to claim 1,
The first conductive region corresponds to a first electrode connection hole penetrating the gate insulating layer,
The second conductive region corresponds to a second electrode connection hole penetrating the gate insulating layer,
The first electrode extends into the first conductive region and contacts a first contact region of the first conductive region,
The second electrode extends into the second conductive region and contacts a second contact region of the second conductive region. 제2 항에 있어서,
상기 제1 도전 영역 중 상기 제1 관통홀의 일측과 상기 제1 컨택 영역 사이에 배치되는 제1 패스 영역의 길이는 상기 제1 관통홀의 너비보다 큰 박막 트랜지스터.According to clause 2,
A thin film transistor wherein a length of a first pass area disposed between one side of the first through hole and the first contact area among the first conductive areas is greater than a width of the first through hole. 제3 항에 있어서,
상기 제2 관통홀과 인접한 상기 제2 전극의 일측은 상기 제2 관통홀의 일측과 나란하고, 상기 게이트 전극을 기준으로 상기 제1 전극과 대칭되며, 돌출부들과 홈부를 포함하고,
상기 제2 도전 영역 중 상기 제2 관통홀의 일측과 상기 제2 컨택 영역 사이에 배치되는 제2 패스 영역의 길이는 상기 제2 관통홀의 일측의 너비보다 큰 박막 트랜지스터.According to clause 3,
One side of the second electrode adjacent to the second through hole is parallel to one side of the second through hole, is symmetrical to the first electrode with respect to the gate electrode, and includes protrusions and grooves,
A thin film transistor wherein the length of a second pass region disposed between one side of the second through-hole and the second contact region among the second conductive regions is greater than the width of one side of the second through-hole. 제4 항에 있어서,
상기 제1 도전 영역은 상기 채널 영역과 상기 제1 패스 영역 사이에 배치되는 제1 메인 영역을 더 포함하고,
상기 제2 도전 영역은 상기 채널 영역과 상기 제2 패스 영역 사이에 배치되는 제2 메인 영역을 더 포함하는 박막 트랜지스터.According to clause 4,
The first conductive area further includes a first main area disposed between the channel area and the first pass area,
The second conductive region further includes a second main region disposed between the channel region and the second pass region. 제5 항에 있어서,
상기 제1 전극과 상기 게이트 전극이 상호 대향하는 제1 방향에서, 상기 제1 컨택 영역의 최대 너비는 상기 홈부의 너비보다 큰 박막 트랜지스터.According to clause 5,
A thin film transistor wherein, in a first direction where the first electrode and the gate electrode face each other, the maximum width of the first contact area is greater than the width of the groove. 제6 항에 있어서,
상기 제1 방향에서, 상기 제1 컨택 영역의 최대 너비와 상기 홈부의 너비 간의 차이는 0.5㎛ 이상인 박막 트랜지스터.According to clause 6,
In the first direction, the difference between the maximum width of the first contact area and the width of the groove is 0.5 μm or more. 제6 항에 있어서,
상기 제1 방향과 교차되는 제2 방향에서, 상기 제1 도전 영역의 너비는 상기 제1 관통홀의 너비보다 크고,
상기 제1 관통홀의 가장자리 중 상기 제1 방향의 일측은 상기 제1 패스 영역과 접하고, 상기 제1 방향의 다른 일측 및 상기 제2 방향의 양측은 상기 제1 메인 영역과 접하는 박막 트랜지스터.According to clause 6,
In a second direction crossing the first direction, the width of the first conductive region is greater than the width of the first through hole,
A thin film transistor wherein one side of an edge of the first through hole in the first direction is in contact with the first pass region, and the other side in the first direction and both sides in the second direction are in contact with the first main region. 제8 항에 있어서,
상기 홈부의 상기 제2 방향의 너비는 상기 제1 관통홀의 상기 제2 방향의 너비의 1/2 이하인 박막 트랜지스터.According to clause 8,
A thin film transistor wherein the width of the groove in the second direction is less than 1/2 of the width of the first through hole in the second direction. 제9 항에 있어서,
상기 홈부의 상기 제2 방향의 너비는 1㎛ 이상인 박막 트랜지스터.According to clause 9,
A thin film transistor wherein the width of the groove in the second direction is 1 μm or more. 제6 항에 있어서,
상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 상기 제1 방향의 너비와 대응되는 박막 트랜지스터.According to clause 6,
A thin film transistor wherein the length of the first pass area corresponds to the width of the through hole in the second direction and the width of the groove in the first direction. 제8 항에 있어서,
상기 제1 전극의 일측은 둘 이상의 홈부들 사이에 배치되는 미들 돌출부를 더 포함하는 박막 트랜지스터.According to clause 8,
A thin film transistor wherein one side of the first electrode further includes a middle protrusion disposed between two or more grooves. 제12 항에 있어서,
상기 미들 돌출부의 상기 제2 방향의 너비는 1㎛ 이상인 박막 트랜지스터.According to claim 12,
A thin film transistor wherein the width of the middle protrusion in the second direction is 1 μm or more. 제8 항에 있어서,
상기 홈부는 곡선의 호 형태로 이루어지고,
상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 호 길이와 대응되는 박막 트랜지스터.According to clause 8,
The groove is formed in the shape of a curved arc,
A thin film transistor wherein the length of the first pass area corresponds to the width of the through hole in the second direction and the arc length of the groove portion. 제2 항에 있어서,
상기 액티브층은
상기 제1 도전 영역의 상기 제1 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제1 비활성 영역; 및
상기 제2 도전 영역의 상기 제2 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제2 비활성 영역을 더 포함하는 박막 트랜지스터.According to clause 2,
The active layer is
a first inactive region connected to the first contact region of the first conductive region and covered with the gate insulating layer; and
A thin film transistor further comprising a second inactive region connected to the second contact region of the second conductive region and covered with the gate insulating layer. 서브 화소들이 배열되는 표시 영역을 포함한 기판; 및
상기 기판 상에 배치되고, 상기 서브 화소들에 각각 대응하는 화소 구동부들을 포함하는 회로층을 포함하고,
상기 화소 구동부들 각각은 적어도 하나의 박막 트랜지스터를 포함하며,
상기 회로층 중 하나의 박막 트랜지스터는
상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층;
상기 액티브층의 일부 상에 배치되는 게이트 절연층;
상기 제1 도전 영역의 일부를 관통하는 제1 관통홀;
상기 제2 도전 영역의 일부를 관통하는 제2 관통홀;
상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극;
상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극; 및
상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고,
상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함하는 트랜지스터 어레이 기판.A substrate including a display area where sub-pixels are arranged; and
A circuit layer disposed on the substrate and including pixel drivers corresponding to each of the sub-pixels,
Each of the pixel drivers includes at least one thin film transistor,
A thin film transistor in one of the circuit layers is
an active layer disposed on the substrate and including a channel region, a first conductive region connected to one side of the channel region, and a second conductive region connected to the other side of the channel region;
a gate insulating layer disposed on a portion of the active layer;
a first through hole penetrating a portion of the first conductive region;
a second through hole penetrating a portion of the second conductive region;
a gate electrode made of an electrode conductive layer on the gate insulating layer and overlapping the channel region of the active layer;
a first electrode made of the electrode conductive layer, adjacent to one side of the first through hole, and electrically connected to the first conductive region; and
A second electrode made of the electrode conductive layer, adjacent to one side of the second through hole, and electrically connected to the second conductive region,
One side of the first electrode adjacent to the first through hole is parallel to one side of the first through hole, and includes protrusions at both ends, and a groove portion that is recessed from the gate electrode compared to the protrusions. 제16 항에 있어서,
상기 제1 도전 영역은 상기 게이트 절연층을 관통하는 제1 전극 연결홀과 대응되고,
상기 제2 도전 영역은 상기 게이트 절연층을 관통하는 제2 전극 연결홀과 대응되며,
상기 제1 전극은 상기 제1 도전 영역으로 연장되어 상기 제1 도전 영역의 제1 컨택 영역과 접하고,
상기 제2 전극은 상기 제2 도전 영역으로 연장되어 상기 제2 도전 영역의 제2 컨택 영역과 접하고,
상기 제1 도전 영역 중 상기 제1 관통홀의 일측과 상기 제1 컨택 영역 사이에 배치되는 제1 패스 영역의 길이는 상기 제1 관통홀의 일측의 너비보다 크며,
상기 제2 관통홀과 인접한 상기 제2 전극의 일측은 상기 제2 관통홀의 일측과 나란하고, 상기 게이트 전극을 기준으로 상기 제1 전극과 대칭되며, 돌출부들과 홈부를 포함하고,
상기 제2 도전 영역 중 상기 제2 관통홀의 일측과 상기 제2 컨택 영역 사이에 배치되는 제2 패스 영역의 길이는 상기 제2 관통홀의 일측의 너비보다 큰 트랜지스터 어레이 기판.According to claim 16,
The first conductive region corresponds to a first electrode connection hole penetrating the gate insulating layer,
The second conductive region corresponds to a second electrode connection hole penetrating the gate insulating layer,
The first electrode extends into the first conductive region and contacts a first contact region of the first conductive region,
The second electrode extends into the second conductive area and contacts a second contact area of the second conductive area,
The length of the first pass area disposed between one side of the first through hole and the first contact area among the first conductive areas is greater than the width of one side of the first through hole,
One side of the second electrode adjacent to the second through hole is parallel to one side of the second through hole, is symmetrical to the first electrode with respect to the gate electrode, and includes protrusions and grooves,
A transistor array substrate in which a length of a second pass area disposed between one side of the second through-hole and the second contact area among the second conductive areas is greater than a width of one side of the second through-hole. 제17 항에 있어서,
상기 제1 도전 영역은 상기 채널 영역과 상기 제1 패스 영역 사이에 배치되는 제1 메인 영역을 더 포함하고,
상기 제1 전극과 상기 게이트 전극이 상호 대향하는 제1 방향에서, 상기 제1 컨택 영역의 최대 너비는 상기 홈부의 너비보다 크고,
상기 제1 방향과 교차되는 제2 방향에서, 상기 제1 도전 영역의 너비는 상기 제1 관통홀의 너비보다 크고,
상기 제1 관통홀의 가장자리 중 상기 제1 방향의 일측은 상기 제1 패스 영역과 접하고, 상기 제1 방향의 다른 일측 및 상기 제2 방향의 양측은 상기 제1 메인 영역과 접하는 트랜지스터 어레이 기판.According to claim 17,
The first conductive area further includes a first main area disposed between the channel area and the first pass area,
In a first direction where the first electrode and the gate electrode face each other, the maximum width of the first contact area is greater than the width of the groove portion,
In a second direction crossing the first direction, the width of the first conductive region is greater than the width of the first through hole,
Of the edges of the first through-hole, one side in the first direction is in contact with the first pass region, and the other side in the first direction and both sides in the second direction are in contact with the first main region. 제18 항에 있어서,
상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 상기 제1 방향의 너비와 대응되는 트랜지스터 어레이 기판.According to clause 18,
The length of the first pass area corresponds to the width of the through hole in the second direction and the width of the groove in the first direction. 제17 항에 있어서,
상기 액티브층은
상기 제1 도전 영역의 상기 제1 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제1 비활성 영역; 및
상기 제2 도전 영역의 상기 제2 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제2 비활성 영역을 더 포함하는 트랜지스터 어레이 기판.According to claim 17,
The active layer is
a first inactive region connected to the first contact region of the first conductive region and covered with the gate insulating layer; and
A transistor array substrate further comprising a second inactive region connected to the second contact region of the second conductive region and covered with the gate insulating layer. 제17 항에 있어서,
상기 회로층은
상기 기판 상의 차광 도전층으로 이루어지고 상기 액티브층과 중첩되는 차광 전극;
상기 기판 상에 배치되고 상기 차광 도전층을 덮는 버퍼층;
상기 버퍼층 상에 배치되고 상기 박막 트랜지스터를 덮는 층간 절연층; 및
상기 층간 절연층 상에 배치되는 비아층을 더 포함하고,
상기 층간 절연층은 상기 제1 관통홀 및 상기 제2 관통홀 각각을 통해 상기 버퍼층과 접하는 트랜지스터 어레이 기판.According to claim 17,
The circuit layer is
a light-shielding electrode made of a light-shielding conductive layer on the substrate and overlapping the active layer;
a buffer layer disposed on the substrate and covering the light-shielding conductive layer;
an interlayer insulating layer disposed on the buffer layer and covering the thin film transistor; and
Further comprising a via layer disposed on the interlayer insulating layer,
The interlayer insulating layer is in contact with the buffer layer through each of the first through hole and the second through hole. 제17 항에 있어서,
상기 회로층의 상기 비아층 상에 배치되는 발광 소자층을 더 포함하고,
상기 발광 소자층은 상기 비아층 및 상기 층간 절연층을 관통하는 애노드 콘택홀을 통해 상기 화소 구동부들과 각각 전기적으로 연결되는 발광 소자들을 포함하며,
상기 회로층은
상기 화소 구동부들에 스캔 신호를 전달하는 스캔 게이트 배선;
상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선; 및
상기 화소 구동부들에 초기화 전압을 전달하는 초기화 전압 배선을 더 포함하며,
상기 화소 구동부들 중 하나의 화소 구동부는
상기 발광 소자들을 구동하기 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 배선과 제2 전원 배선 사이에, 상기 발광 소자들 중 하나의 발광 소자와 직렬로 연결되는 제1 박막 트랜지스터;
상기 데이터 배선과 상기 제1 박막 트랜지스터의 게이트 전극 사이에 전기적으로 연결되고 상기 스캔 게이트 배선의 스캔 신호에 기초하여 턴온되는 제2 박막 트랜지스터;
상기 제1 박막 트랜지스터의 게이트 전극과 상기 제2 박막 트랜지스터 사이의 제1 노드, 및 상기 제1 박막 트랜지스터와 상기 하나의 발광소자 사이의 제2 노드와 전기적으로 연결되는 화소 커패시터; 및
상기 초기화 전압 배선과 상기 제2 노드 사이에 전기적으로 연결되고 초기화 게이트 배선의 초기화 제어 신호에 기초하여 턴온되는 제3 박막 트랜지스터를 포함하는 트랜지스터 어레이 기판.According to claim 17,
Further comprising a light emitting device layer disposed on the via layer of the circuit layer,
The light emitting device layer includes light emitting devices each electrically connected to the pixel drivers through an anode contact hole penetrating the via layer and the interlayer insulating layer,
The circuit layer is
scan gate wiring that transmits scan signals to the pixel drivers;
a data line that transmits data signals to the pixel drivers; and
It further includes an initialization voltage line that delivers an initialization voltage to the pixel drivers,
One of the pixel drivers is
a first thin film transistor connected in series with one of the light-emitting devices between the first and second power lines that respectively transmit first and second power supplies for driving the light-emitting devices;
a second thin film transistor electrically connected between the data line and the gate electrode of the first thin film transistor and turned on based on a scan signal of the scan gate line;
a pixel capacitor electrically connected to a first node between the gate electrode of the first thin film transistor and the second thin film transistor, and a second node between the first thin film transistor and the one light emitting device; and
A transistor array substrate including a third thin film transistor electrically connected between the initialization voltage line and the second node and turned on based on an initialization control signal of the initialization gate line. 제22 항에 있어서,
상기 제1 전원 배선은 상기 차광 도전층으로 이루어지고,
상기 제1 박막 트랜지스터의 제1 전극은 상기 게이트 절연층과 상기 버퍼층을 관통하는 전원 연결홀을 통해 상기 제1 전원 배선과 전기적으로 연결되며,
상기 제1 박막 트랜지스터의 제2 전극은 상기 게이트 절연층과 상기 버퍼층을 관통하는 차광 연결홀을 통해 상기 차광 전극과 전기적으로 연결되는 트랜지스터 어레이 기판.According to clause 22,
The first power wiring is made of the light-shielding conductive layer,
The first electrode of the first thin film transistor is electrically connected to the first power wiring through a power connection hole penetrating the gate insulating layer and the buffer layer,
A transistor array substrate wherein the second electrode of the first thin film transistor is electrically connected to the light-shielding electrode through a light-shielding connection hole penetrating the gate insulating layer and the buffer layer.
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