KR20240045227A

KR20240045227A - 동적 증폭기들을 위한 출력 공통 모드 제어

Info

Publication number: KR20240045227A
Application number: KR1020247004702A
Authority: KR
Inventors: 아람 아카반; 겐타로 야마모토; 레이 순; 가네쉬 키란
Original assignee: 퀄컴 인코포레이티드
Priority date: 2021-08-16
Filing date: 2022-08-04
Publication date: 2024-04-05
Also published as: US11569837B1; US20230046277A1; WO2023023450A1; EP4388658A1; CN117795847A

Abstract

동적 증폭기들의 출력 공통 모드 제어를 위한 기법들 및 장치, 뿐만 아니라 아날로그-디지털 변환기(ADC)들 및 그러한 동적 증폭기들로 구현된 다른 회로들이 제공된다. 일 예시적인 증폭기 회로는 동적 증폭기 및 전류 소스를 포함한다. 동적 증폭기는 일반적으로, 차동 입력부들, 차동 출력부들, 차동 입력부들에 커플링되는 트랜스컨덕턴스 엘리먼트들, 차동 출력부들에 커플링되는 제1 세트의 용량성 엘리먼트들, 및 동적 증폭기에 대한 증폭의 시간 길이를 제어하기 위한 제어 입력부를 포함한다. 전류 소스는, 출력 전류의 부분들이 증폭의 시간 길이의 적어도 일부 동안 동적 증폭기의 차동 출력부들에 선택적으로 인가되도록 출력 전류를 생성하도록 구성된다

Description

동적 증폭기들을 위한 출력 공통 모드 제어

관련 출원(들)에 대한 상호 참조

본 출원은, 2021년 8월 16일자로 출원된 미국 출원 번호 제17/403,683호에 대한 우선권을 주장하며, 이는 본원의 양수인에게 양도되고 그 전체가 본원에 참조에 의해 통합된다.

본 개시의 분야

본 개시의 특정 양태들은 일반적으로 전자 컴포넌트들에 관한 것으로, 보다 구체적으로는 동적 증폭기(dynamic amplifier)들에 관한 것이다.

전자 디바이스들은 데스크톱 컴퓨터들, 노트북 컴퓨터들, 태블릿 컴퓨터들, 스마트폰들, 스마트워치 같은 웨어러블 디바이스들, 인터넷 서버들 등과 같은 컴퓨팅 디바이스들을 포함한다. 이러한 다양한 전자 디바이스는 정보, 엔터테인먼트, 사회적 상호작용, 보안, 안전, 생산성, 운송, 제조, 및 다른 서비스들을 인간 사용자들에게 제공한다. 이러한 다양한 전자 디바이스들은 그들의 기능들 중 많은 것을 위해 무선 통신들에 의존한다. 무선 통신 시스템들은, 음성, 비디오, 패킷 데이터, 메시징, 브로드캐스트 등과 같은 다양한 타입들의 통신 콘텐츠를 제공하기 위해 널리 전개된다. 이들 시스템들은 이용가능한 시스템 리소스들(예컨대, 시간, 주파수, 및 전력)을 공유함으로써 다수의 사용자들과의 통신을 지원하는 것이 가능할 수도 있다. 그러한 시스템들의 예들은 코드 분할 다중 액세스(CDMA) 시스템들, 시간 분할 다중 액세스(TDMA) 시스템들, 주파수 분할 다중 액세스(FDMA) 시스템들, 및 직교 주파수 분할 다중 액세스(OFDMA) 시스템들(예컨대, 롱 텀 에볼루션(LTE) 시스템, 또는 뉴 라디오(NR) 시스템)을 포함한다.

이들 및 다른 통신 시스템들에서의 무선 디바이스들은, 예를 들어, 디지털 도메인에서의 추가적인 신호 프로세싱을 위해, 수신, 증폭, 필터링, 및 하향변환된 아날로그 신호들을 디지털 신호들로 변환하기 위한 하나 이상의 아날로그-디지털 변환기(analog-to-digital converter; ADC)들을 포함할 수도 있다. 여러 타입들의 ADC들이 이용가능하며, 일부는 다른 것들보다 특정 애플리케이션들에 더 적합하다. 예를 들어, 연속 근사 레지스터(successive approximation register; SAR) ADC는 낮음-중간(low-to-medium) 정확도의 아날로그-디지털 변환 애플리케이션들을 위한 면적 및 전력 효율적인 아키텍처를 제공할 수도 있다. SAR ADC는 아날로그 입력에 대응하는 디지털 값을 근사화하기 위해 디지털-아날로그 변환기(DAC) 및 비교기를 사용할 수도 있다. 플래시 ADC(flash ADC)로 지칭되는 다른 타입의 ADC는, SAR ADC에 비해 전력 및 면적 소비에 있어서 지수적 증가를 희생하여 더 빠른 변환 속도를 제공할 수 있다. SAR ADC들보다 더 빠른 샘플링 레이트들을 갖지만, 플래시 ADC들보다 더 낮은 전력 및 영역 소비를 갖는 다른 타입의 ADC는 파이프라인 ADC(pipelined ADC)로 지칭된다.

본 개시의 시스템들, 방법들, 및 디바이스들은 여러 양태들을 각각 가지며, 이들 중 단일의 것이 단독으로 그의 바람직한 속성들에 책임이 있지 않다. 이어지는 청구항들에 의해 표현되는 본 개시의 범위를 제한하지 않으면서, 일부 특징들이 이제 간략하게 논의될 것이다. 이 논의를 고려한 이후, 특히, "상세한 설명" 이라는 제목의 섹션을 읽은 후, 본 개시의 특징들이 본 명세서에서 설명된 이점들을 어떻게 제공하는지를 이해할 것이다.

본 개시의 특정 양태들은 일반적으로 출력 공통 모드(common-mode) 제어를 갖는 동적 증폭기들 및 아날로그-디지털 변환기(ADC)들 및 이러한 동적 증폭기들로 구현된 다른 회로들에 관한 것이다.

본 개시의 특정 양태들은 증폭기 회로를 제공한다. 증폭기 회로는 일반적으로, 동적 증폭기로서, 차동 입력부들, 차동 출력부들, 차동 입력부들에 커플링되는 트랜스컨덕턴스 엘리먼트들, 차동 출력부들에 커플링되는 제1 세트의 용량성 엘리먼트들, 및 동적 증폭기에 대한 증폭의 시간 길이를 제어하기 위한 제어 입력부를 갖는, 상기 동적 증폭기; 및 출력 전류의 부분들이 증폭의 시간 길이의 적어도 일부 동안 동적 증폭기의 차동 출력부들에 선택적으로 인가되도록 출력 전류를 생성하도록 구성된 전류 소스를 포함한다.

본 개시의 특정 양태들은 본 명세서에 설명된 증폭기 회로를 포함하는 아날로그-디지털 변환기를 제공한다.

본 개시의 특정 양태들은 무선 디바이스를 위한 수신 경로를 제공한다. 수신 경로는 일반적으로, 본 명세서에 설명된 증폭기 회로를 포함하는 아날로그-디지털 변환기를 포함한다.

본 개시의 특정 양태들은 파이프라인 아날로그-디지털 변환기(ADC)를 제공한다. 파이프라인 ADC는 일반적으로, 하나 이상의 입력부들, 디지털 출력부, 및 차동 레지듀(residue) 출력부들을 갖는 제1 변환기 스테이지; 제1 변환기 스테이지의 차동 레지듀 출력부들에 커플링되는 차동 입력부들을 갖는 제1 증폭기 회로로서, 제1 증폭기 회로는: 제1 증폭기 회로의 차동 입력부들에 커플링된 차동 입력부들을 갖고, 차동 출력부들을 갖고, 그리고 동적 증폭기에 대한 증폭의 시간 길이를 제어하기 위한 제어 입력부를 갖는 동적 증폭기; 및 출력 전류의 부분들이 증폭의 시간 길이의 적어도 일부 동안 동적 증폭기의 차동 출력부들에 선택적으로 인가되도록 출력 전류를 생성하도록 구성된 전류 소스를 포함하는, 상기 제1 증폭기 회로; 및 차동 입력부들 및 디지털 출력부를 갖는 제2 변환기 스테이지를 포함하며, 여기서 제1 증폭기 회로의 차동 출력부들은 제2 변환기 스테이지의 차동 입력부들에 커플링된다.

본 개시의 특정 양태들은 증폭기 회로를 제공한다. 증폭기 회로는 일반적으로, 차동 입력부들 및 차동 출력부들을 갖는 동적 증폭기; 및 동적 증폭기의 차동 출력부들에 선택적으로 커플링되는 전류 소스를 포함한다.

본 개시의 특정 양태들은 신호 증폭을 위한 방법을 제공한다. 방법은 일반적으로, 동적 증폭기의 제어 입력부를 통해, 동적 증폭기에 대한 증폭의 시간 길이를 제어하는 단계로서, 동적 증폭기는 차동 입력부들, 차동 출력부들, 차동 입력부들에 커플링된 트랜스컨덕턴스 엘리먼트들, 및 차동 출력부들에 커플링된 제1 세트의 용량성 엘리먼트들을 포함하는, 상기 증폭의 시간 길이를 제어하는 단계; 전류 소스를 통해, 출력 전류를 생성하는 단계; 및 증폭의 시간 길이의 적어도 일부 동안 동적 증폭기의 차동 출력부들에 출력 전류의 부분들을 선택적으로 인가하는 단계를 포함한다.

전술한 그리고 관련된 목적들의 달성을 위해, 하나 이상의 양태들은 이하에서 충분히 설명되고 특히 청구항들에서 적시되는 특징들을 포함한다. 다음의 설명 및 첨부된 도면들은 하나 이상의 양태들의 특정한 예시적인 특징들을 상세히 제시한다. 하지만, 이들 특징들은 다양한 양태들의 원리들이 채용될 수도 있는 다양한 방식들 중 몇 가지만을 나타낸다.

본 개시의 상기 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된, 보다 상세한 설명이 양태들을 참조하여 이루어질 수도 있으며, 이 양태들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 본 개시의 특정 양태들만을 예시하고 따라서 본 개시의 범위를 제한하는 것으로 고려되어서는 안 된다는 점에 유의해야 하는데, 본 설명은 다른 동일 효과의 양태들을 허용할 수도 있기 때문이다.
도 1은, 본 개시의 특정 양태들이 실시될 수도 있는, 예시적인 무선 통신 네트워크의 도면이다.
도 2는, 본 개시의 특정 양태들이 실시될 수도 있는, 예시적인 액세스 포인트(AP) 및 예시적인 사용자 단말기들의 블록도이다.
도 3은, 본 개시의 양태들이 실시될 수도 있는, 예시적인 트랜시버 프론트 엔드의 블록도이다.
도 4는, 본 개시의 양태들이 실시될 수도 있는, 예시적인 파이프라인 아날로그-디지털 변환기(ADC)의 블록도이다.
도 5는 예시적인 동적 증폭기의 블록도 및 그에 대한 타이밍도를 포함한다.
도 6은 예시적인 동적 증폭기의 개략도 및 그에 대한 타이밍도를 포함한다.
도 7 은 본 개시의 특정 양태들에 따른, 동적 증폭기 및 고정 전류 소스를 갖는 예시적인 증폭기 회로의 블록도이다.
도 8은 본 개시의 특정 양태들에 따른, 도 7의 증폭기 회로의 예시적인 구현의 개략도, 및 그에 대한 타이밍도이다.
도 9는 본 개시의 특정 양태들에 따른, 동적 증폭기의 출력부에서의 감지된 공통 모드 전압에 기초하여 튜닝가능한, 동적 전류 소스 및 동적 증폭기를 갖는 예시적인 증폭기 회로의 블록도이다.
도 10은 본 개시의 특정 양태들에 따른, 도 9의 증폭기 회로의 예시적인 구현의 개략도, 및 그에 대한 타이밍도이다.
도 11은 본 개시의 특정 양태들에 따른, 신호 증폭을 위한 예시적인 동작들을 도시하는 흐름도이다.
이해를 용이하게 하기 위해, 도면들에 공통되는 동일 엘리먼트들을 지정하기 위해, 가능한 경우, 동일 참조 번호들이 사용되었다. 일 양태에서 개시된 엘리먼트들은 특정 언급 없이도 다른 양태들 상에서 유리하게 활용될 수도 있다는 것이 고려된다.

본 개시의 특정 양태들은 일반적으로, 출력 공통 모드 제어를 갖는 동적 증폭기들에 그리고 아날로그-디지털 변환기(ADC)들 및 그러한 동적 증폭기들로 구현된 다른 회로들에 관한 것이다. 예를 들어, 특정 양태들은 동적 증폭기 및 동적 증폭기의 차동 출력부들에 선택적으로 커플링된 전류 소스를 포함하는 증폭기 회로를 제공한다. 전류 소스는 고정 전류 소스 또는 동적 전류 소스일 수도 있으며, 이는 동적 증폭기의 공통 모드 출력을 감지하는 것에 기초하여 피드백 루프에서 조절될 수도 있다. 전류 소스로부터 차동 출력부들로의 공통 모드 카운터 전류의 인가는, 증폭 동안 차동 출력부들에서 공통 모드 전압 시프트(예컨대, 강하)를 제어(예컨대, 감소)할 수도 있다. 출력 공통 모드 전압을 제어함으로써, 동적 증폭기의 최대 달성가능 이득이 증가될 수 있으며, 이는 이러한 동적 증폭기를 채용하는 ADC들 및 다른 회로들의 성능을 향상시킬 수도 있다.

예시적인 무선 통신들

도 1은 본 개시의 양태들이 실시될 수도 있는, 액세스 포인트들(110) 및 사용자 단말기들(120)을 갖는 무선 통신 시스템(100)을 예시한다. 단순화를 위해, 오직 하나의 액세스 포인트(110)가 도 1에 도시된다. 액세스 포인트(AP)는 일반적으로, 사용자 단말기들과 통신하는 고정국이고, 기지국(BS), 진화된 노드 B(eNB), 차세대 노드 B(gNB), 또는 일부 다른 용어로도 지칭될 수도 있다. 사용자 단말기(UT)는 고정식 또는 이동식일 수도 있고, 또한 이동국(MS), 액세스 단말기, 사용자 장비(UE), 스테이션(STA), 클라이언트, 무선 디바이스, 또는 일부 다른 용어로 지칭될 수도 있다. 사용자 단말기는 셀룰러 폰, PDA(personal digital assistant), 핸드헬드 디바이스, 무선 모뎀, 랩톱 컴퓨터, 태블릿, 개인용 컴퓨터 등과 같은 무선 디바이스일 수도 있다.

액세스 포인트(110)는 다운링크 및 업링크 상에서 임의의 주어진 순간에 하나 이상의 사용자 단말기들(120)과 통신할 수도 있다. 다운링크(즉, 순방향 링크)는 액세스 포인트로부터 사용자 단말기들로의 통신 링크이고, 업링크(즉, 역방향 링크)는 사용자 단말기들로부터 액세스 포인트로의 통신 링크이다. 사용자 단말기는 또한, 다른 사용자 단말기와 피어-투-피어로 통신할 수도 있다. 시스템 제어기(130)는 액세스 포인트들에 커플링하고, 액세스 포인트들에 대해 조정 및 제어를 제공한다.

무선 통신 시스템(100)은 다운링크 및 업링크 상에서의 데이터 송신을 위해 다수의 송신 및 다수의 수신 안테나들을 채용한다. 액세스 포인트(110)에는, 다운링크 송신들에 대한 송신 다이버시티 및/또는 업링크 송신들에 대한 수신 다이버시티를 달성하기 위해 N _ap 개수의 안테나들이 구비될 수도 있다. 선택된 사용자 단말기들(120)의 세트 N _u 는 다운링크 송신들을 수신하고 업링크 송신들을 송신할 수도 있다. 각각의 선택된 사용자 단말기는 사용자 특정 데이터를 액세스 포인트에 송신하고/하거나 액세스 포인트로부터 사용자 특정 데이터를 수신한다. 일반적으로, 각각의 선택된 사용자 단말기에는 하나의 또는 다수의 안테나들이 구비될 수도 있다(즉, N _ut ≥ 1). N _u 개의 선택된 사용자 단말기들은 동일한 또는 상이한 개수의 안테나들을 가질 수 있다.

무선 통신 시스템(100)은 시간 분할 듀플렉스(TDD) 시스템 또는 주파수 분할 듀플렉스(FDD) 시스템일 수도 있다. TDD 시스템의 경우, 다운링크 및 업링크는 동일한 주파수 대역을 공유한다. FDD 시스템의 경우, 다운링크 및 업링크는 상이한 주파수 대역들을 사용한다. 무선 통신 시스템(100)은 또한, 송신을 위해 단일의 캐리어 또는 다수의 캐리어들을 활용할 수도 있다. 각각의 사용자 단말기(120)에는 (예를 들어, 비용을 낮게 유지하기 위해) 단일의 안테나가 구비되거나 또는 (예를 들어, 추가적인 비용이 지원될 수 있는 경우) 다수의 안테나들이 구비될 수도 있다. 일부 양태들에서, 사용자 단말(120) 또는 액세스 포인트(110)는 본 명세서에서 더 상세히 설명되는 바와 같이, 출력 공통 모드 제어를 갖는 동적 증폭기 회로 또는 이러한 동적 증폭기 회로로 구현되는 아날로그-디지털 변환기(ADC)를 포함할 수도 있다.

도 2는 무선 통신 시스템(100)에서의 액세스 포인트(110) 및 2 개의 사용자 단말기들(120m 및 120x)의 블록도를 도시한다. 액세스 포인트(110)에는 N _ap 개의 안테나들(224a 내지 224ap)이 구비된다. 사용자 단말기(120m)에는 N _ut,m 개의 안테나들(252ma 내지 252mu)이 구비되고, 사용자 단말기(120x)에는 N _ut,x 개의 안테나들(252xa 내지 252xu)이 구비된다. 액세스 포인트(110)는 다운링크를 위한 송신 엔티티이고 업링크를 위한 수신 엔티티이다. 각각의 사용자 단말기(120)는 업링크를 위한 송신 엔티티이고 다운링크를 위한 수신 엔티티이다. 본 명세서에서 사용된 바와 같이, "송신 엔티티"는 주파수 채널을 통해 데이터를 송신할 수 있는 독립적으로 동작되는 장치 또는 디바이스이고, "수신 엔티티"는 주파수 채널을 통해 데이터를 수신할 수 있는 독립적으로 동작되는 장치 또는 디바이스이다. 다음의 설명에 있어서, 아래첨자 "dn"은 다운링크를 나타내고, 아래첨자 "up"는 업링크를 나타내며, N _up 개의 사용자 단말기들은 업링크 상에서의 동시 송신을 위해 선택되고, N _dn 개의 사용자 단말기들은 다운링크 상에서의 동시 송신을 위해 선택되며, N _up 는 N _dn 과 동일할 수도 또는 동일하지 않을 수도 있으며, N _up 및 N _dn 은 정적 값들일 수도 있거나 각각의 스케줄링 인터벌 동안 변할 수 있다. 빔 스티어링(beam-steering), 빔포밍(beamforming), 또는 일부 다른 공간 프로세싱 기법이 액세스 포인트 및/또는 사용자 단말에서 사용될 수도 있다.

업링크 상에서, 업링크 송신을 위해 선택된 각각의 사용자 단말기(120)에서, TX 데이터 프로세서(288)는 데이터 소스(286)로부터 트래픽 데이터를 그리고 제어기(280)로부터 제어 데이터를 수신한다. TX 데이터 프로세서(288)는, 사용자 단말기를 위해 선택된 레이트와 연관된 코딩 및 변조 방식들에 기초하여 사용자 단말기에 대한 트래픽 데이터 {d _up }를 프로세싱(예를 들어, 인코딩, 인터리빙, 및 변조)하고, N _ut,m 개의 안테나들 중 하나에 대해 데이터 심볼 스트림 {s _up }을 제공한다. 트랜시버 프론트 엔드(TX/RX)(254)(무선 주파수 프론트 엔드(RFFE)로도 또한 알려짐)는 업링크 신호를 생성하기 위해 각각의 심볼 스트림을 수신 및 프로세싱(예를 들어, 아날로그로의 변환, 증폭, 필터링, 및 주파수 상향변환)한다. 트랜시버 프론트 엔드(254)는 또한, 예를 들어, RF 스위치를 통한 송신 다이버시티를 위해 업링크 신호를 N _ut,m 개의 안테나들 중 하나로 라우팅할 수도 있다. 제어기(280)는 트랜시버 프론트 엔드(254) 내의 라우팅을 제어할 수도 있다. 메모리(282)는 사용자 단말기(120)를 위한 데이터 및 프로그램 코드들을 저장할 수도 있고, 제어기(280)와 인터페이싱할 수도 있다.

N _up 개수의 사용자 단말기들(120)이 업링크 상에서의 동시 송신을 위해 스케줄링될 수도 있다. 이들 사용자 단말기들의 각각은 그의 프로세싱된 심볼 스트림들의 세트를 업링크 상에서 액세스 포인트로 송신한다.

액세스 포인트(110)에서, N _ap 개의 안테나들(224a 내지 224ap)은 업링크 상에서 송신하는 모든 N _up 개의 사용자 단말기들로부터 업링크 신호들을 수신한다. 수신 다이버시티를 위해, 트랜시버 프론트 엔드(222)는 프로세싱을 위해 안테나들(224) 중 하나로부터 수신된 신호들을 선택할 수도 있다. 다수의 안테나들(224)로부터의 수신된 신호들은 향상된 수신 다이버시티를 위해 결합(combine)될 수도 있다. 액세스 포인트의 트랜시버 프론트 엔드(222)는 또한, 사용자 단말기의 트랜시버 프론트 엔드(254)에 의해 수행되는 것과 상보적인 프로세싱을 수행하고, 복원된 업링크 데이터 심볼 스트림을 제공한다. 복원된 업링크 데이터 심볼 스트림은 사용자 단말기에 의해 송신된 데이터 심볼 스트림 {s _up }의 추정치이다. RX 데이터 프로세서(242)는 복원된 업링크 데이터 심볼 스트림을, 디코딩된 데이터를 획득하기 위해 그 스트림에 대해 사용된 레이트에 따라 프로세싱(예컨대, 복조, 디인터리빙, 및 디코딩)한다. 각각의 사용자 단말기를 위한 디코딩된 데이터는 저장을 위해 데이터 싱크(sink)(244)에 및/또는 추가 프로세싱을 위해 제어기(230)에 제공될 수도 있다.

다운링크 상에서, 액세스 포인트(110)에서, TX 데이터 프로세서(210)는 다운링크 송신을 위해 스케줄링된 N _dn 개의 사용자 단말기들을 위한 데이터 소스(208)로부터 트래픽 데이터를, 제어기(230)로부터 제어 데이터를, 그리고 가능하게는 스케줄러(234)로부터 다른 데이터를 수신한다. 다양한 타입들의 데이터가 상이한 전송 채널들 상에서 전송될 수도 있다. TX 데이터 프로세서(210)는 각각의 사용자 단말기를 위한 트래픽 데이터를 그 사용자 단말기를 위해 선택된 레이트에 기초하여 프로세싱(예를 들어, 인코딩, 인터리빙, 및 변조)한다. TX 데이터 프로세서(210)는 N _ap 개의 안테나들 중 하나로부터 송신될 N _dn 개의 사용자 단말기들 중 하나 이상을 위한 다운링크 데이터 심볼 스트림들을 제공할 수도 있다. 트랜시버 프론트 엔드(222)는 다운링크 신호를 생성하기 위해 심볼 스트림을 수신 및 프로세싱(예를 들어, 아날로그로의 변환, 증폭, 필터링, 및 주파수 상향변환)한다. 트랜시버 프론트 엔드(222)는 또한, 예를 들어, RF 스위치를 통한 송신 다이버시티를 위해 다운링크 신호를 N _ap 개의 안테나들(224) 중 하나 이상으로 라우팅할 수도 있다. 제어기(230)는 트랜시버 프론트 엔드(222) 내에서의 라우팅을 제어할 수도 있다. 메모리(232)는 액세스 포인트(110)를 위한 데이터 및 프로그램 코드들을 저장할 수도 있고, 제어기(230)와 인터페이싱할 수도 있다.

각각의 사용자 단말기(120)에서, N _ut,m 개의 안테나들(252)은 액세스 포인트(110)로부터 다운링크 신호들을 수신한다. 사용자 단말기(120)에서의 수신 다이버시티를 위해, 트랜시버 프론트 엔드(254)는 프로세싱을 위해 안테나들(252) 중 하나 이상으로부터 수신된 신호들을 선택할 수도 있다. 다수의 안테나들(252)로부터의 수신된 신호들은 향상된 수신 다이버시티를 위해 결합될 수도 있다. 사용자 단말기의 트랜시버 프론트 엔드(254)는 또한, 액세스 포인트의 트랜시버 프론트 엔드(222)에 의해 수행되는 것과 상보적인 프로세싱을 수행하고, 복원된 다운링크 데이터 심볼 스트림을 제공한다. RX 데이터 프로세서(270)는 사용자 단말기를 위한 디코딩된 데이터를 획득하기 위해, 복원된 다운링크 데이터 심볼 스트림을 프로세싱(예를 들어, 복조, 디인터리빙, 및 디코딩)한다. 일부 양태들에서, 트랜시버 프론트 엔드(254 또는 222)는 본 명세서에서 더 상세히 설명되는 바와 같이, 출력 공통 모드 제어를 갖는 동적 증폭기 회로로 구현되는 ADC를 포함할 수도 있다.

도 3은 본 개시의 양태들이 실시될 수도 있는, 도 2의 트랜시버 프론트 엔드들(222, 254)과 같은, 예시적인 트랜시버 프론트 엔드(300)의 블록도이다. 트랜시버 프론트 엔드(300)는 하나 이상의 안테나들을 통해 신호들을 송신하기 위한 송신(TX) 경로(302)("송신 체인"으로도 알려짐) 및 안테나들을 통해 신호들을 수신하기 위한 수신(RX) 경로(304)("수신 체인"으로도 알려짐)를 포함한다. TX 경로(302)와 RX 경로(304)가 안테나(303)를 공유할 때, 경로들은 인터페이스(306)를 통해 안테나와 연결될 수도 있다.

디지털-아날로그 변환기(DAC)(308)로부터 동위상(I) 또는 직교위상(quadrature)(Q) 기저대역 아날로그 신호들을 수신하여, TX 경로(302)는 기저대역 필터(BBF)(310), 믹서(312), 구동기 증폭기(DA)(314), 및 전력 증폭기(PA)(316)를 포함할 수도 있다. BBF(310), 믹서(312), 및 DA(314)는 무선 주파수 집적 회로(RFIC)에 포함될 수도 있는 한편, PA(316)는 RFIC 외부에 있을 수도 있다.

BBF(310)는 DAC(308)로부터 수신된 기저대역 신호들을 필터링하고, 믹서(312)는 필터링된 기저대역 신호들을 송신 국부 발진기(LO) 신호와 믹싱하여 관심 기저대역 신호를 다른 주파수로 변환(예를 들어, 기저대역에서 RF로 상향변환)한다. 이러한 주파수 변환 프로세스는 LO 주파수 및 관심 신호의 주파수의 합산 및 차이 주파수들을 생성한다. 합산 및 차이 주파수들은 "비트(beat) 주파수들"로 지칭된다. 비트 주파수들은 통상적으로 RF 범위에 있어서, 믹서(312)에 의해 출력된 신호들은 통상적으로 RF 신호들이며, 이는 안테나(303)에 의한 송신 전에 DA(314)에 의해 및/또는 PA(316)에 의해 증폭될 수도 있다.

RX 경로(304)는 저잡음 증폭기(LNA)(322), 믹서(324) 및 기저대역 필터(BBF)(326)를 포함한다. LNA(322), 믹서(324) 및 BBF(326)는, TX 경로 컴포넌트들을 포함하는 동일한 RFIC일 수도 있거나 아닐 수도 있는 무선 주파수 집적 회로(RFIC)에 포함될 수도 있다. 안테나(303)를 통해 수신된 RF 신호들은 LNA(322)에 의해 증폭될 수도 있고, 믹서(324)는 증폭된 RF 신호들을 수신 로컬 오실레이터(LO) 신호와 믹싱하여 관심 RF 신호를 상이한 기저대역 주파수로 변환(즉, 하향변환)한다. 믹서(324)에 의해 출력된 기저대역 신호들은, 디지털 신호 프로세싱을 위해 아날로그-디지털 변환기(ADC)(328)에 의해 디지털 I 또는 Q 신호들로 변환되기 전에 BBF(326)에 의해 필터링될 수도 있다. 특정 양태들에 대해, ADC(328)는 본 명세서에 설명된 바와 같이, 파이프라인 ADC로서 구현될 수도 있고 그리고/또는 출력 공통 모드 제어를 갖는 동적 증폭기 회로를 포함할 수도 있다.

LO의 출력이 주파수에 있어서 안정하게 유지되는 것이 바람직할 수도 있지만, LO를 상이한 주파수들로 튜닝하는 것은 통상적으로 가변 주파수 발진기를 사용하는 것을 수반하며, 이는 안정성과 튜닝가능성 사이의 타협들을 수반할 수도 있다. 일부 시스템들은 특정 튜닝 범위를 갖는 안정적인 튜닝가능한 LO를 생성하기 위해 전압 제어형 오실레이터(VCO)를 갖는 주파수 합성기들을 채용할 수도 있다. 따라서, 송신 LO 주파수는 TX 주파수 합성기(318)에 의해 생성될 수도 있고, 이는 믹서(312)에서 기저대역 신호들과 믹싱되기 전에 증폭기(320)에 의해 버퍼링 또는 증폭될 수도 있다. 유사하게, 수신 LO 주파수는 RX 주파수 합성기(330)에 의해 생성될 수도 있고, 이는 믹서(324)에서 RF 신호들과 믹싱되기 전에 증폭기(332)에 의해 버퍼링 또는 증폭될 수도 있다.

도 1 내지 도 3은 이해를 용이하게 하기 위해 본 개시의 특정 양태들이 구현될 수도 있는 예시적인 애플리케이션으로서 무선 통신 시스템을 제공하지만, 본 명세서에 설명된 특정 양태들은 다양한 다른 적합한 시스템들 중 임의의 것에서 증폭 및/또는 아날로그-디지털 변환을 위해 사용될 수도 있다. 예를 들어, 본 명세서에 설명된 동적 증폭기는, 출력부가 스위치드 커패시터(switched-capacitor) 필터, 클래스 H 오디오 증폭기, 델타-시그마 변환기, 또는 믹서(예를 들어, 믹서(312) 또는 믹서(324)와 같은 RF 믹서)와 같은 (예를 들어, 용량성 컴포넌트를 갖는) 커패시턴스인 아날로그 곱셈을 수반하는 임의의 회로에서 사용될 수도 있다.

동적 증폭기를 갖는 예시적인 파이프라인 아날로그-디지털 변환기

파이프라인 아날로그-디지털 변환기(ADC)는 디바이스(예를 들어, 도 3의 트랜시버 프론트 엔드(300)와 같은, 트랜시버 프론트 엔드의 수신 체인 내의 5세대(5G) 트랜시버)에서 고성능 아날로그-디지털 변환을 위해 사용될 수도 있다 . 파이프라인 ADC는 예를 들어, 초당 수 메가샘플들(Msps)부터 1000 Msps+까지의 샘플링 레이트와 함께 사용될 수도 있다.

도 4는 예시적인 파이프라인 ADC(400)를 예시한다. 파이프라인 ADC(400)는 적어도 ADC(402)(예컨대, 제1 ADC), 디지털-아날로그 변환기(DAC)(404), 아날로그 결합기(406), 레지듀 증폭기(408), 및 ADC(410)(예컨대, 제2 ADC)를 포함한다. 파이프라인 ADC(400)가 디지털 출력 및 디지털 레지듀를 생성하기 위한 단일 스테이지를 포함하지만, 파이프라인 ADC가 하나보다 많은 스테이지를 포함할 수도 있다는 것이 이해될 것이며, 여기서 일 스테이지로부터의 아날로그 레지듀는 다음 스테이지에 대한 아날로그 입력으로서 입력된다. 파이프라인 ADC(400)는 또한, 하나 이상의 스테이지들의 출력(들)과 ADC(410)로부터의 디지털 레지듀를 결합하고 디지털 출력("Dout"으로 라벨링됨)을 생성하기 위한 디지털 결합기(420)를 포함할 수도 있다. 차동 파이프라인 ADC로서 예시되더라도, ADC(400)는 대안적으로 단일-종단(single-ended) 파이프라인 ADC로서 구현될 수도 있다.

ADC(402)는 차동 입력 쌍(예를 들어, 입력 노드들)에 커플링된 입력부들을 갖고, 아날로그 입력(예를 들어, 차동 입력 전압)을 수신한다. ADC(402)는 비교적 저분해능 ADC일 수도 있고 플래시 ADC 또는 임의의 다른 적합한 타입의 ADC에 의해 구현될 수도 있다. ADC(402)는 아날로그 입력에 기초하여 디지털 출력(예를 들어, 단일-종단일 수도 있는 스테이지 1 출력)을 생성한다. 입력부를 ADC(402)의 출력부에 커플링시켜, DAC(404)는 입력으로서 ADC(402)의 디지털 출력을 수신한다. DAC(404)는 수신된 디지털 입력을 ADC(402)로부터 다른 차동 쌍에 대한 아날로그 전압(차동 전압)으로 재생성한다.

아날로그 결합기(406)는 차동 입력 쌍에 그리고 DAC(404)의 차동 출력부들에 커플링된 제1 입력부들을 갖는다. 아날로그 결합기(406)는 아날로그 입력과 DAC(404)로부터의 아날로그 전압 사이의 차이에 기초하여 잔류(residual) 전압("레지듀"라고도 함)을 결정한다. 레지듀 증폭기(408)는 아날로그 결합기(406)의 출력부들에 커플링된 입력부들을 갖고, 아날로그 결합기(406)로부터의 입력으로서 잔류 전압을 수신하도록 구성된다. 특정 양태들의 경우, 레지듀 증폭기(408)는, 아래에서 설명되는 바와 같이, (동적 증폭기 및 고정 또는 동적 전류 소스를 갖는) 동적 증폭기 회로로서 구현될 수도 있다. 레지듀 증폭기(408)는 레지듀 증폭기의 이득에 따라 잔류 전압을 증폭시킨다. ADC(410)는 레지듀 증폭기(408)의 출력부들에 커플링된 입력부들을 갖고, 레지듀 증폭기(408)로부터의 출력 전압을 입력으로서 수신한다. ADC(410)는 연속 근사 레지스터(successive-approximation register; SAR) ADC, 플래시 ADC, 또는 임의의 다른 적절한 타입의 ADC로서 구현될 수도 있다. ADC(410)는 레지듀 증폭기(408)로부터의 수신된 출력 전압에 기초하여 디지털 출력(예를 들어, 레지듀, 그러나 여기서는 스테이지 2 출력으로서 라벨링됨)을 생성한다.

레지듀 증폭기(408)가 파이프라인 ADC의 성능에 중요하지만, 레지듀 증폭기(408)의 일부 구현들은 잔류 전압을 증폭하기 위해 상당한 양의 전력을 사용할 수도 있다. 동적 증폭기들은 비교적 매우 전력 효율적이고, 따라서, 동적 증폭기는 파이프라인 ADC(400)에서 레지듀 증폭기(408)로서 활용될 수도 있다.

도 5는, 파이프라인 ADC에서 레지듀 증폭기(예컨대, 레지듀 증폭기(408))로서 사용될 수도 있는 예시적인 동적 증폭기(500)의 블록도를 포함한다. 도 5는 또한 동적 증폭기(500)에 대한 타이밍도(502)를 포함한다. 동적 증폭기(500)는 단일-종단 구현이지만, 동적 증폭기는 대안적으로 별도로 구현될 수도 있다는 것이 이해되어야 한다.

도 5에 예시된 바와 같이, 동적 증폭기(500)는 트랜스컨덕턴스(g_m) 스테이지(504), 스위치(505), 및 커패시턴스(C)를 갖는 용량성 엘리먼트(506)를 포함한다. 입력 전압("Vi"로 라벨링됨)은 입력 전압에 대해 전압-전류 변환을 수행하는 g_m 스테이지(504)에 제공될 수도 있다. 스위치(505)가 폐쇄되었을 때, g_m 스테이지(504)로부터의 출력 전류는 용량성 엘리먼트(506)에 인가되어 동적 증폭기(500)를 위한 출력 전압("Vo"로 라벨링됨)을 생성한다.

타이밍도(502)에 예시된 바와 같이, 출력 전압은 커패시터가 충전되기 전에 초기에 0 V에서 시작한다. 스위치(505)가 초기에 시간 t = 0에서 폐쇄될 때, g_m스테이지(504)로부터의 출력 전류는, 용량성 엘리먼트(506)를 충전하고 출력 전압을 램프업(ramp up)시키기 시작한다. 고정된 양의 시간(예를 들어, 증폭 시간(Tamp), "적분 시간"이라고도 지칭됨) 후에, 용량성 엘리먼트(506)에 인가되고 있는 전류는 중단되고(예컨대, 스위치(505)가 개방됨), 동적 증폭기(500)의 출력 전압은 Vi와 동일하다(gm Tamp/C). 따라서, 동적 증폭기(500)에 대해 더 높은 이득(= gm Tamp/C)을 달성하기 위해 더 긴 증폭 시간이 사용된다.

도 6은 예시적인 동적 증폭기(600)를 위한 예시적인 회로부의 개략도를 포함한다. 도 6은 또한 동적 증폭기(600)에 대한 타이밍도(602)를 포함한다.

동적 증폭기(600)는, 대응하는 차동 입력 노드들에서 수신된 차동 입력 쌍("양의 입력 전압에 대해 "Vip"로 그리고 음의 입력 전압에 대해 "Vin"으로 라벨링됨)을 수신하고, 증폭 시간(Tamp)에 따라 차동 입력 쌍을 증폭하여 대응하는 차동 출력 노드들에서 차동 출력 쌍("양의 출력 전압에 대해 "Vop"로 그리고 음의 출력 전압에 대해 "Von"으로 라벨링됨)을 생성하는 차동 회로이다. 동적 증폭기는 용량성 엘리먼트들의 세트를 더 포함한다. 용량성 엘리먼트들의 세트는 제1 용량성 엘리먼트(C1) 및 제2 용량성 엘리먼트(C2)를 포함한다. 용량성 엘리먼트들(C1 및 C2)은 션트(shunt) 용량성 엘리먼트들로서 차동 출력 노드들(Von 및 Vop)에 커플링된다. 예를 들어, 제1 용량성 엘리먼트(C1)는 제1 차동 출력 노드(Von)와 동적 증폭기(600)를 위한 기준 전위 노드(예컨대, 전기 접지) 사이에 커플링되고, 제2 용량성 엘리먼트(C2)는 제2 차동 출력 노드(Vop)와 기준 전위 노드 사이에 커플링된다.

동적 증폭기(600)는 다수의 트랜지스터들 및 대기 전류(quiescent current) 소스("Iq"로 라벨링됨)을 더 포함한다. 다수의 트랜지스터들은 제1 쌍의 트랜지스터들, 제2 쌍의 트랜지스터들, 및 제3 쌍의 트랜지스터들을 포함한다.

제1 쌍의 트랜지스터들은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하며, 이들은 도 6에 도시된 바와 같이, n형 전계 효과 트랜지스터(NFET)들로서 구현될 수도 있고, 입력 전압이 출력 전류를 제어하는데 사용되기 때문에 트랜스컨덕턴스 엘리먼트들로서 간주될 수도 있다. 제1 쌍의 트랜지스터들은 동적 증폭기(600)의 차동 입력 노드들에 커플링된 제어 입력부들(예컨대, 게이트들)을 갖는다. 예를 들어, 제1 트랜지스터(T1)의 제어 입력부는 제1 차동 입력 노드(Vip)에 커플링되고, 제2 트랜지스터(T2)의 제어 입력부는 제2 차동 입력 노드(Vin)에 커플링된다. 제1 쌍의 트랜지스터들은, 도시된 바와 같이, 대기 전류 소스(Iq)에 커플링될 수도 있다.

제2 쌍의 트랜지스터들은, 도 6에 도시된 바와 같이, NFET들로서 구현될 수도 있는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함한다. 제2 쌍의 트랜지스터들은 제1 쌍의 트랜지스터들과 동적 증폭기(600)의 차동 출력 노드들 사이에 커플링된다. 예를 들어, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인에 커플링되는 소스를 갖고 제1 차동 출력 노드(Von)에 커플링되는 드레인을 갖고, 제4 트랜지스터(T4)는 제2 트랜지스터(T2)의 드레인에 커플링되는 소스를 갖고 제2 차동 출력 노드(Vop)에 커플링되는 드레인을 갖는다. 제2 쌍의 트랜지스터들의 제어 입력부들(예컨대, 게이트들)은 동적 증폭기의 증폭 시간(Tamp)을 제어하기 위한 제어 신호("amp"로 라벨링됨)를 수신하는 증폭 제어 노드에 커플링될 수도 있다.

특정 양태들의 경우, 제2 쌍의 트랜지스터들은 선택적이며 동적 증폭기(600)로부터 제거될 수도 있다. 이 경우, 제3 쌍의 트랜지스터들은 제1 쌍의 트랜지스터들에 커플링될 수도 있다.

제3 쌍의 트랜지스터들은, 도 6에 도시된 바와 같이, p형 전계 효과 트랜지스터(PFET)들로서 구현될 수도 있는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다. 제3 쌍의 트랜지스터들은 제2 쌍의 트랜지스터들과 동적 증폭기(600)의 차동 출력 노드들 사이에 커플링된다. 예를 들어, 제5 트랜지스터(T5)는, 제3 트랜지스터(T3)의 드레인에 그리고 제1 차동 출력 노드(Von)에 커플링된 드레인을 갖는다. 또한, 제6 트랜지스터(T6)는, 제4 트랜지스터(T4)의 드레인에 그리고 제2 차동 출력 노드(Vop)에 커플링된 드레인을 갖는다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 소스들은 동적 증폭기를 위한 전력 공급 레일("Vdd"로 라벨링됨)에 커플링될 수도 있다. 제3 쌍의 트랜지스터들의 제어 입력부들(예를 들어, 게이트들)은 어서트(assert)될 때(예를 들어, 로직 로우) 동적 증폭기를 리셋하기 위한 상보적 제어 신호("rstb"로 라벨링됨)를 수신하도록 구성된 리셋 노드에 커플링될 수도 있다.

동작 시, 타이밍도(602)에 예시된 바와 같이, 증폭(예를 들어, 동적 증폭기의 증폭 시간(Tamp)의 시작) 전에, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)은 전력 공급 전압(Vdd)으로 풀업(pull up)된 전압을 가질 수도 있다. 이 때 제1 차동 출력(Von)과 제2 차동 출력(Vop) 양자 모두가 동일한 전압을 가지므로, 차동적으로 전압 값은 0이고, 공통 모드 전압은 Vdd이다.

rstb가 디어서트(예를 들어, 로직 하이)되어 동적 증폭기의 리셋 페이즈를 종료하면, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴 오프(turn OFF)된다. amp 신호가 어서트되면(예를 들어, 로직 로우에서 로직 하이로 되면), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴 온(turn ON)되고, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 차동 입력 증폭기로서 동작하여 전류를 풀다운(pull down)하고 제1 용량성 엘리먼트(C1) 및 제2 용량성 엘리먼트(C2)를 각각 방전시키기 시작하여, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)을 낮출 수도 있다.

양의 입력 전압(Vip)이 음의 입력 전압(Vin)과 동일하지 않다고 가정하면, 동적 증폭기(600)의 일 측은 다른 측보다 더 많은 전류를 풀 다운할 것이다. 이 경우, 양자 모두의 용량성 엘리먼트들(C1 및 C2)이 방전되고 있지만, 상이한 레이트들로 방전된다. 예를 들어, 양의 입력 전압(Vip)은 음의 입력 전압(Vin)보다 클 수도 있어서, 제1 트랜지스터(T1)는 제2 트랜지스터(T2)가 제2 용량성 엘리먼트(C2)로부터 싱크하는 것보다 제1 용량성 엘리먼트(C1)로부터 더 많은 전류를 싱크하여, 타이밍도(602)에 도시된 바와 같이, 제1 출력 전압(Von)이 제2 출력 전압(Von)보다 낮아지게 한다. 증폭 시간(Tamp)을 종료하기 위해 amp 신호가 디어서트될 때, 양의 입력 전압(Vip)과 음의 입력 전압(Vin) 사이의 차이(예를 들어, 차동 입력 전압)로 나눈 Tamp의 종료에서의 제2 출력 전압(Vop)과 제1 출력 전압(Von) 사이의 차이(예를 들어, 차동 출력 전압)는 동적 증폭기(600)의 이득을 나타낸다. 동적 증폭기(600)의 이득을 증가시키기 위해 증폭 시간(Tamp)은 연장(lengthen)될 수도 있다.

그러나, 이득을 증가시키기 위해 Tamp가 연장됨에 따라, 동적 증폭기(600)의 출력 공통 모드 전압(Vcmo)은 계속하여 시프트(예를 들어, 강하)한다. 본 명세서에서 사용되는 바와 같이, "공통 모드 전압"은 일반적으로 차동 신호 쌍의 노드들 양자 모두에 공통되는 전압을 지칭한다. 따라서, Vcmo는 차동 출력 전압들(Vop 및 Von) 사이의 공통 모드 전압이다(예컨대, Vcmo는 Vop 및 Von의 합의 절반과 동일할 수도 있다). Tamp가 연장될 때의 일부 시점에서, 트랜지스터들(예컨대, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2))은 포화 영역을 벗어나 트라이오드(triode) 영역에 진입할 수 있고, 출력 전압들(Vop 및 Von)는 양자 모두가 0 V로 떨어질 수 있으며, 이 경우에 동적 증폭기(600)의 이득은 0으로 강하한다. 이는, 동적 증폭기에서 비단조적(non-monotonic) 거동을 초래할 수도 있다. 이러한 비단조성은 임의의 피드백 제어 루프를 파괴할 수도 있으며, 이는 파국 고장(catastrophic failure)을 초래할 수 있다.

당업자는, 트랜지스터들(T1 내지 T4)이 PFET들일 수 있고 트랜지스터들(T5 및 T6)이 NFET들일 수 있도록 도 6의 동적 증폭기(600)가 반대 타입의 트랜지스터들 및 로직으로 구현될 수도 있다는 것을 이해할 것이다. 이 경우, 출력 공통 모드 전압은 전력 공급 레일로부터 풀다운되기 보다는 접지로부터 풀업될 것이다. 설명의 편의를 위해 그리고 이해를 돕기 위해, 아래의 개시는 출력 공통 모드 전압 강하만을 참조할 수도 있지만, 동적 증폭기의 대안적인 구현들은 출력 공통 모드 전압 상승을 수반할 수도 있고 시프트는 상승 또는 하강 중 어느 하나를 의미할 수도 있다는 것이 이해될 것이다.

동적 증폭기(600)의 출력 공통 모드 전압(Vcmo)이 과도하게 떨어지는 것을 방지하기 위해, 하나 이상의 간단한 접근법들이 취해질 수 있다. 일 접근법에서, 전력 공급 레일 전압(Vdd)은 증가될 수도 있으며, 이는 주어진 Tamp에 대해 Vcmo를 상승시킬 것이다. 다시 말해서, Vdd를 증가시킴으로써, Tamp는 (동적 증폭기(600)가 위에서 언급된 문제를 겪기 전에) 증가될 수 있다. 그러나, Vdd를 상승시키는 것은 동적 증폭기(600)의 전력 소비를 증가시키는 것으로 이어진다. 다른 예시적인 접근법에서, 제1 및 제2 트랜지스터들(T1 및 T2)의 트랜스컨덕턴스(g_m)가 증가될 수도 있다. 증가된 g_m은 감소된 증폭 시간을 허용하여 동일한 이득을 달성할 수도 있다. 그러나, g_m가 증가되었을 때, 증가된 전류로 인해 동적 증폭기(600)의 전력 소모가 또한 증가될 수도 있고, 그리고/또는 동적 증폭기의 비선형성이 증가할 수도 있다. 또 다른 예시적인 접근법에서, Tamp는 감소될 수도 있다. 그러나, Tamp를 감소시키는 것은 동적 증폭기(600)의 이득을 감소시키며, 이는 파이프라인 ADC 또는 동적 증폭기를 갖는 다른 회로의 성능을 저하시킬 수도 있다.

동적 증폭기들을 위한 예시적인 출력 공통 모드 제어

본 개시의 양태들은 동적 증폭기 및 동적 증폭기의 차동 출력부들에 선택적으로 인가되는 전류 소스를 갖는 증폭기 회로를 설명한다. 전류 소스는 일부 경우들에서 동적 증폭기의 차동 출력부들에 선택적으로 커플링될 수도 있거나, 또는 전류 소스는 차동 출력부들에 커플링될 수도 있지만, 선택적으로 인에이블될 수도 있다. 전류 소스는 고정 전류 소스 또는 동적 전류 소스일 수도 있으며, 이 중 후자는 동적 증폭기의 공통 모드 출력을 감지하는 것에 기초하여 피드백 루프에서 조절될 수도 있다. 전류 소스로부터 동적 증폭기의 차동 출력부들로의 공통 모드 카운터 전류의 인가는, 증폭 동안 차동 출력부들에서 공통 모드 전압 시프트(예컨대, 강하)를 제어(예컨대, 감소)할 수도 있다. 출력 공통 모드 전압을 제어함으로써, 동적 증폭기의 최대 달성가능 이득이 증가될 수 있으며, 이는 이러한 동적 증폭기를 채용하는 ADC들 및 다른 회로들의 성능을 향상시킬 수도 있다.

도 7은 본 개시의 특정 양태들에 따른, 전류 소스(704)(예컨대, 고정 전류 소스)를 갖는 동적 증폭기(702)를 갖는 예시적인 증폭기 회로(700)의 블록도이다. 예시된 바와 같이, 동적 증폭기(702)는 (Vip 및 Vin 노드들 또는 단자들과 같은) 차동 입력부들 및 (Von 및 Vop 노드들 또는 단자들과 같은) 차동 출력부들을 포함한다. 전류 소스(704)는 복수의 용량성 엘리먼트들을 포함할 수도 있거나 또는 이들에 커플링될 수도 있다. 용량성 엘리먼트들은 전류 소스(704)로부터의 출력 전류를 다수의 경로들(예컨대, 차동 출력부들(Von 및 Vop)을 위한 2 개의 경로들)로 스플리팅하는 데 사용될 수도 있다. 전류 소스(704)는 동적 증폭기(702)의 차동 출력부들에 선택적으로 적용된다. 예를 들어, 전류 소스(704)가 제어 신호를 사용하여 인에이블될 때("인에이블/디스에이블"로 라벨링됨), 전류 소스(704)는 (예를 들어, 증폭 신호("amp"로 라벨링됨))에 의해 제어되는 바와 같은, 증폭의 시간 길이의 적어도 일부 동안) 동적 증폭기(702)의 차동 출력부들에 인가되는 출력 전류들(예를 들어, 고정 카운터 공통 모드 전류들)을 생성한다. 증폭 시간(Tamp) 동안, 동적 증폭기(702)의 차동 출력부들에 대한 출력 전류의 인가는, 동적 증폭기(702)의 차동 출력부들에서 공통 모드 전압 시프트를 감소시킨다.

도 8은 본 개시의 특정 양태들에 따른, 도 7의 증폭기 회로(700)의 예시적인 구현에 대한 타이밍도(802) 및 예시적인 회로부(800)의 개략도를 포함한다. 예시적인 회로부(800)는 증폭 동안 공통 모드 전압 시프트(예를 들어, 강하)를 감소시키기 위해 동적 증폭기(804) 및 전류 소스(예컨대, 고정 카운터 공통 모드 전류 소스) - 기준 전류 소스(808)로 전류 미러(current mirror)(806)에 의해 구현됨 - 을 포함한다. 본 명세서에서 사용되는 바와 같이, "카운터 공통 모드 전류"는 일반적으로, 동적 증폭기에 의한 증폭 동안 용량성 엘리먼트(C1)로부터 그리고 용량성 엘리먼트(C2)로부터 인출(draw)되는 결합된 전류보다 실제로 작은(예를 들어, 최대 95% 또는 최대 90%) 전류를 지칭한다.

동적 증폭기(804)는 도 6의 동적 증폭기(600)와 유사하다. 도 8의 동적 증폭기(804)는 대기 전류 소스에 대한 예시적인 구현을 예시한다. 대기 전류 소스(814)에서, 트랜지스터(T11)는 동적 증폭기(804)를 위해 대기 전류(Iq)를 제어하는데 사용될 수도 있다. 도시된 바와 같이, 트랜지스터(T11)는 NFET일 수도 있고, 트랜지스터(T11)의 드레인은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 소스들에 커플링될 수도 있고, 트랜지스터(T11)의 소스는 동적 증폭기(804)에 대한 기준 전위 노드(예컨대, 전기 접지)에 커플링될 수도 있다. 대기 전류 소스(814)의 제어 입력부(예컨대, 트랜지스터(T11)의 게이트)는 기준 전류 소스(808)의 제어 입력부에 커플링되고, 양자 모두의 제어 입력부들은 바이어스 제어 신호("vbiasn"으로 라벨링됨)를 수신할 수도 있다. 대기 전류 소스(814)와 유사하게, 기준 전류 소스(808)는 트랜지스터(T10)에 의해 구현될 수도 있다. 도시된 바와 같이, 트랜지스터(T10)는 NFET일 수도 있고, 트랜지스터(T10)의 소스는 기준 전위 노드에 커플링될 수도 있고, 트랜지스터(T10)의 드레인은 전류 미러(806)에(그리고 더 구체적으로는 전류 미러의 제1 브랜치(branch)에) 커플링될 수도 있다. 트랜지스터들(T10 및 T11)은 기준 전류(Iref)가 대기 전류(Iq)와 유사하도록, 유사한 사이즈를 가질 수도 있다.

전류 소스는 출력 전류(Iboost)(예컨대, 고정 카운터 공통 모드 전류)를 생성하도록 구성될 수도 있으며, 상기 출력 전류의 부분들은, 증폭 동안, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에 선택적으로 인가되어, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에서의 공통 모드 전압 강하를 감소시킨다. 전류 미러(806)는 제1 브랜치 및 제2 브랜치를 갖는다. 전류 미러(806)의 제1 브랜치는 기준 전류 소스(808) 및 제7 트랜지스터(T7)를 포함하며, 이는 기준 전류 소스(808) 및 제7 트랜지스터(T7)의 게이트에 커플링된 드레인을 갖는 PFET로서 구현될 수도 있다. 제7 트랜지스터(T7)의 소스는 전원 레일(Vdd)에 커플링된다. 전류 미러(806)의 제2 브랜치는 제8 트랜지스터(T8)를 포함한다. 도시된 바와 같이, 제8 트랜지스터(T8)는, 제7 트랜지스터(T7)의 게이트 및 드레인에 커플링된 게이트를 갖고 전원 레일(Vdd)에 커플링된 소스를 갖는 PFET로서 구현될 수도 있다. 제8 트랜지스터(T8)의 드레인은 출력 전류(Iboost)를 소싱(sourcing)하기 위해 전류 미러(806)의 출력부로서 역할을 할 수도 있다.

제8 트랜지스터(T8)에 대한 제7 트랜지스터(T7)의 사이즈 비율, 및 제11 트랜지스터(T11)에 대한 제10 트랜지스터(T10)의 사이즈 비율 양자 모두는 출력 전류(Iboost)와 대기 전류(Iq) 사이의 전류 비율을 제어하는데 사용될 수도 있다. 특정 양태들의 경우, 출력 전류(Iboost)가 대기 전류(Iq)보다 작도록(예를 들어, Iboost ≤ 0.9 * Iq) 제8 트랜지스터(T8)에 대한 제7 트랜지스터(T7)의 사이즈 비율 및 제11 트랜지스터(T11)에 대한 제10 트랜지스터(T10)의 사이즈 비율이 될 수도 있다. 출력 전류(Iboost)가 대기 전류(Iq)보다 작게 함으로써, 출력 전류(Iboost)는 증폭 시간(Tamp) 동안 제1 및 제2 용량성 엘리먼트들(C1 및 C2)로부터 인출된 전류를 완전히 중화(counteract)시키지 않을 수도 있고, 이에 의해 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에서의 일부 전압 강하 (및 따라서, 출력 공통 모드 전압(Vcmo)에서의 일부 강하)를 허용하지만, 종래의 동적 증폭기들에서보다 작은 전압 강하를 허용한다.

특정 양태들에서, 전류 미러(806)의 제2 브랜치는 제2 세트의 용량성 엘리먼트들을 통해 동적 증폭기(804)의 차동 출력부들에 커플링된다. 제2 세트의 용량성 엘리먼트들은 제3 용량성 엘리먼트(C3) 및 제4 용량성 엘리먼트(C4)를 포함한다. 예를 들어, 제8 트랜지스터(T8)의 드레인은 제3 용량성 엘리먼트(C3) 및 제4 용량성 엘리먼트(C4)를 통해 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에 각각, 선택적으로 커플링될 수도 있다.

회로(800)는 스위치(810)를 더 포함한다. 스위치(810)가 전류 미러(806)의 제2 브랜치와 제2 세트의 용량성 엘리먼트들 사이에 커플링된다. 특정 양태들의 경우, 스위치(810)는 제9 트랜지스터(T9)에 의해 구현될 수도 있다. 도 8에 예시된 바와 같이, 제9 트랜지스터(T9)는, 전류 미러(806)의 제2 브랜치의 출력부에(예컨대, 제8 트랜지스터(T8)의 드레인에) 커플링된 소스를 갖고 부스트 노드에 커플링된 드레인을 갖는 PFET일 수도 있다. 제3 용량성 엘리먼트(C3)는 부스트 노드와 제1 차동 출력 노드(Von) 사이에 커플링되고, 제4 용량성 엘리먼트(C4)는 부스트 노드와 제2 차동 출력 노드(Vop) 사이에 커플링된다.

회로(800)는 입력부 및 출력부를 갖는 제어 로직(812)을 더 포함한다. 제어 로직(812)의 출력부는 스위치(810)의 제어 입력부(예컨대, 제9 트랜지스터(T9)의 게이트)에 커플링된다. 이러한 방식으로, 제어 로직(812)은 스위치(810)를 제어하도록 구성되고, 이에 의해 출력 전류(Iboost)(예컨대, 고정 카운터 공통 모드 전류)가 동적 증폭기(804)에 인가되는지 여부를 제어한다. 스위치(810)가 폐쇄되었을 때(예를 들어, 동적 증폭기(804)에 의한 증폭 동안), 전류 미러(806)로부터의 출력 전류(Iboost)는 제1 차동 출력 노드(Von) 및 제2 차동 출력 노드(Vop)에 인가될 수 있다.

특정 양태들의 경우, 제어 로직(812)은 도 8에 예시된 바와 같이 로직 인버터(813)로서 구현될 수도 있다. 이 경우, (amp 신호를 반송(carry)하기 위한) 동적 증폭기(804)의 제어 입력부는 제어 로직(812)의 입력부에(예를 들어, 인버터(813)의 입력부에) 커플링될 수도 있다. 이러한 방식으로, amp 신호가 어서트되었을 때(예를 들어, 로직 로우로부터 로직 하이로 변경함으로써), 인버터(813)는 제9 트랜지스터(T9)의 게이트에서 로직 로우인 amp 신호를 반전시키고, 이에 의해 제9 트랜지스터(T9)를 턴온시키고 출력 전류(Iboost)로 하여금 부스트 노드로 흐르도록 허용한다.

동적 증폭기(804)의 증폭 시간(Tamp) 동안, 앞서 설명한 바와 같이, 제1 및 제2 용량성 엘리먼트들(C1 및 C2)로부터 전류가 인출되어, 이에 의해 제1 차동 출력(Von)과 제2 차동 출력(Vop)을 낮춘다. 증폭 동안(예를 들어, amp 신호가 Tamp 동안 어서트되는 동안) 전류 소스에 의해 공급되는 고정 카운터 공통 모드 전류로, 출력 전류(Iboost)의 일부가 제3 용량성 엘리먼트(C3)를 통해 제1 차동 출력(Von)에 인가되고, 출력 전류(Iboost)의 다른 일부가 제4 용량성 엘리먼트(C4)를 통해 제2 차동 출력(Vop)에 인가된다. 따라서, 차동 출력 전압들이 램프 다운되는 동안, 부스트 전압은 카운터 공통 모드 전류(Iboost)로 인해 램프 업되고, 이에 의해 용량성 엘리먼트들(C1 및 C2)로부터의 방전의 레이트를 효과적으로 늦추고 공통 모드 전압 시프트(예컨대, 강하)의 양을 감소시킨다.

타이밍도(802)에 예시된 바와 같이, Tamp의 지속시간을 갖는 amp 신호의 증폭 펄스 동안, (동적 증폭기(600)의 경우에서와 같이) 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에 인가되는 출력 전류(Iboost)가 없을 때, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)의 값들(실선으로 도시됨)은 급격히 강하한다. 그러나, (회로부(800)의 경우에서와 같이) 출력 전류(Iboost)가 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에 인가될 때, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)의 값들(파선으로 도시됨)은 여전히 강하되지만, (출력 전류의 인가가 공통 모드 전압 강하를 부분적으로 중화하기 때문에) 더 점진적으로 그리고 더 낮은 정도로 강하된다. 다시 말해서, 차동 출력들(Vop 및 Von) 사이의 평균값(Vcmo)은 출력 전류(Iboost)가 인가될 때 더 느린 레이트로 떨어진다. 따라서, 고정 카운터 공통 모드 전류(Iboost)의 인가는 더 긴 증폭 시간(Tamp)을, 따라서 동적 증폭기(804)에 대한 더 높은 이득을 허용할 수도 있다. 이러한 이득의 증가는, 전력 공급 전압(Vdd)을 증가시키거나 트랜지스터들(T1 및 T2)의 트랜스컨덕턴스를 증가시키지 않고 발생한다. 또한, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)의 값들 사이의 차이는 카운터 공통 모드 전류(Iboost)가 인가되는지 여부에 관계없이 동일하고, 따라서 타이밍도(802)에 도시된 바와 같이, 동적 증폭기의 이득은 동일한 Tamp에 대해 영향을 받지 않는다.

도 9는 본 개시의 특정 양태들에 따른, 동적 증폭기(702) 및 전류 소스(904)(예컨대, 동적/튜닝가능/조절가능 전류 소스)를 갖는 예시적인 증폭기 회로(900)의 블록도이다.

증폭기 회로(900)는 동적 증폭기(702)의 차동 출력부들과 전류 소스(904)의 제어 입력부 사이에 커플링된 피드백 경로(905)를 더 포함하며, 이는 카운터(counter) 공통 모드 전류를 다시 차동 출력부들에 주입하도록 제어된다. 전류 소스(904)는 동적 증폭기(702)의 차동 출력부들 사이의 감지된 출력 공통 모드 전압(Vcmo)에 기초하여 조절된다. 이와 같은 바, 피드백 경로(905)는 공통 모드 센서(906) 및, 일부 경우들에서 신호 프로세싱 회로(908)를 포함한다. 특정 양태들에서, 공통 모드 센서(906)는 다수의 입력부들 및 출력부를 포함한다. 공통 모드 센서(906)의 입력부들은 동적 증폭기(702)의 차동 출력 노드들(Vop 및 Von)에 커플링된다. 특정 양태들에서, 신호 프로세싱 회로(908)는 입력부 및 출력부를 포함한다. 신호 프로세싱 회로(908)의 입력부는 공통 모드 센서(906)의 출력부에 커플링된다. 신호 프로세싱 회로(908)의 출력부는 출력 전류를 튜닝하기 위해 전류 소스(904)에 대한 제어 입력부로서 역할을 할 수도 있다.

동작 시, 공통 모드 센서(906)는 동적 증폭기(702)의 차동 출력들(Vop 및 Von)을 감지하고 동적 증폭기의 출력 공통 모드 전압을 결정할 수도 있다. 특정 양태들의 경우, 신호 프로세싱 회로(908)는 출력 공통 모드 전압에 대해 신호 프로세싱(예를 들어, 기준 전압과 비교, 증폭, 및/또는 필터링)을 수행할 수도 있고, 프로세싱된 신호는 전류 소스(904)에 제어 입력으로서 제공될 수도 있다.

전류 소스(904)는 복수의 용량성 엘리먼트들을 포함할 수도 있거나 또는 이들에 커플링될 수도 있다. 용량성 엘리먼트들은 전류 소스(904)로부터의 출력 전류를 다수의 경로들(예컨대, 차동 출력부들(Von 및 Vop)을 위한 2 개의 경로들)로 스플리팅하는 데 사용될 수도 있다. 전류 소스(904)는 동적 증폭기(702)의 차동 출력부들에 선택적으로 적용된다. 예를 들어, 전류 소스(904)가 제어 신호를 사용하여 인에이블될 때("인에이블/디스에이블"로 라벨링됨), 전류 소스(904)는 (예를 들어, 증폭 신호("amp"로 라벨링됨))에 의해 제어되는 바와 같은, 증폭의 시간 길이의 적어도 일부 동안) 동적 증폭기(702)의 차동 출력부들에 인가되는 출력 전류들을 생성한다. 출력 전류들은 동적 증폭기(702)의 차동 출력부들에서 원하는 공통 모드 전압을 달성하기 위해 피드백 경로(905)를 통해 표시되는 감지된 공통 모드 전압에 기초한 동적 카운터 공통 모드 전류들일 수도 있다. 증폭 시간(Tamp) 동안, 동적 증폭기(702)의 차동 출력부들에 대한 출력 전류들의 인가는, 동적 증폭기(702)의 차동 출력부들에서의 공통 모드 전압 시프트(예컨대, 강하 또는 상승)를 감소시키고 원하는 출력 공통 모드 전압을 달성한다.

도 10은 본 개시의 특정 양태들에 따른, 도 7의 증폭기 회로(900)의 예시적인 구현에 대한 타이밍도(1002) 및 예시적인 회로부(1000)의 개략도를 포함한다. 예시적인 회로부(1000)는 동적 증폭기(600)(또는 동적 증폭기(804)), 전류 소스(1006)(예를 들어, 동적 카운터 공통 모드 전류 소스), 및 동적 증폭기에 의한 증폭 동안 공통 모드 전압 시프트(예를 들어, 강하)를 감소시키기 위한 피드백 경로(1005)를 포함한다.

전류 소스(1006)는 출력 전류(Iboost,dyn)(예컨대, 동적 카운터 공통 모드 전류)를 생성하도록 구성될 수도 있으며, 상기 출력 전류의 부분들은, 증폭 동안, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에 선택적으로 인가되어, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에서의 공통 모드 전압 강하를 감소시킨다. 전류 소스(1006)는 트랜지스터(T12)에 의해 구현될 수도 있으며, 이는 전력 공급 전압 레일(예컨대, Vdd)에 커프링된 소스를 갖고 (선택적으로) 부스트 노드에 커플링된 드레인을 갖는 PFET일 수도 있다. 전류 소스(1006)를 위한 제어 입력부(예컨대, 트랜지스터(T12)의 게이트)는 피드백 경로(1005)에 커플링될 수도 있다. 이러한 방식으로, 전류 소스(1006)으로부터의 출력 전류(Iboost,dyn)는 피드백 경로(1005)에서 디바이스들로부터의 피드백에 기초하여 조절될 수도 있다.

출력 전류(Iboost,dyn)는 대기 전류(Iq)보다 작도록 제어될 수도 있다. 출력 전류(Iboost)를 대기 전류(Iq)보다 작게 함으로써, 출력 전류(Iboost,dyn)는 증폭 시간(Tamp) 동안 제1 및 제2 용량성 엘리먼트들(C1 및 C2)로부터 인출된 전류를 완전히 중화하지 않을 수도 있고, 이에 의해 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에서의 일부 전압 강하 (및 따라서, 출력 공통 모드 전압(Vcmo)에서의 일부 강하), 그러나 종래의 동적 증폭기들에서보다 작은 전압 강하를 허용한다.

전술한 바와 같이, 피드백 경로(1005)는 동적 증폭기(600)의 차동 출력부들(예컨대, 제1 차동 출력(Von) 및 제2 차동 출력(Vop))과 전류 소스(1006)의 제어 입력부 사이에 커플링된다. 피드백 경로(1005)는 공통 모드 센서(906), 및 공통 모드 센서로부터의 감지된 공통 모드 전압을 전류 소스(1006)를 제어하기 위한 적합한 제어 입력부로 프로세싱하기 위한 다양한 적합한 회로들 중 임의의 회로를 포함할 수도 있다. 예를 들어, 도 10에 도시된 바와 같이, 피드백 경로(1005)는 에러 증폭기(1010) 및 저역 통과 필터(1012)를 포함한다.

공통 모드 센서(906)는 차동 출력들(Von 및 Vop) 사이의 공통 모드 전압을 감지할 수 있는 스위치드-커패시터 회로 또는 임의의 다양한 다른 적합한 회로들을 포함하거나 또는 이들에 의해 구현될 수도 있다. 전술한 바와 같이, 공통 모드 센서(906)의 입력부들은 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에 커플링될 수도 있다. 공통 모드 센서(906)의 출력부는 에러 증폭기(1010)에 커플링될 수도 있다. 따라서, 출력 공통 모드 전압에 대응하는 값이 에러 증폭기(1010)로 전송된다.

특정 양태들에서, 에러 증폭기(1010)는 제1 입력부(예를 들어, 포지티브 단자), 제2 입력부(예를 들어, 네거티브 단자), 및 출력부를 갖는다. 에러 증폭기(1010)의 제1 입력부는 공통 모드 센서(906)의 출력부에 커플링될 수도 있다. 에러 증폭기(1010)의 제2 입력부는 기준 전압 노드("Vcmo_set"로 라벨링됨)에 커플링될 수도 있으며, 이는 기준 전압 소스 또는 다양한 다른 적합한 컴포넌트들 중 임의의 것에 의해 생성된 기준 전압을 가질 수도 있다. 특히, 기준 전압은 증폭 동안 동적 증폭기(600)를 위한 출력 공통 모드 전압 설정점(setpoint)일 수도 있다. 에러 증폭기(1010)의 출력부는 (예를 들어, 저역 통과 필터(1012)를 통해) 전류 소스(1006)의 제어 입력부에 커플링된다. 이러한 방식으로, 에러 증폭기(1010)는, 공통 모드 센서에 의해 감지되고 에러 증폭기의 제1 입력부에 피드되는 공통 모드 전압이 증폭 동안 공통 모드 설정점(Vcmo_set)과 동일하게(적어도 오프셋 전압 내에) 유지되도록 전류 소스(1006)(예컨대, 트랜지스터(T12)의 게이트)를 구동할 수도 있다. 공통 모드 설정점은 (예컨대, 0.8 * Vdd에서) 고정될 수도 있거나 변경될 수도 있다.

특정 양태들에서, 저역 통과 필터(1012)는 에러 증폭기(1010)의 출력부와 전류 소스(1006)의 제어 입력부 사이에 커플링된다. 예를 들어, 저역 통과 필터(1012)는 직렬 저항 엘리먼트(R) 및 용량성 엘리먼트(C5)와 같은 수동(passive) 엘리먼트들에 의해 구현될 수도 있다. 저항성 엘리먼트(R)는 에러 증폭기(1010)의 출력부와 전류 소스(1006)의 제어 입력부 사이에 커플링될 수도 있고, 용량성 엘리먼트(C5)는 전류 소스(1006)의 제어 입력부와 전력 공급 레일(Vdd) 사이에 커플링될 수도 있다. 저역 통과 필터(1012)는 더 높은 주파수 신호들(예컨대, 공통 모드 센서(906)를 구현하는 스위치드-커패시터 회로의 스위칭 동작으로부터의 과도 신호(transient signal)들)을 필터링 아웃하고 회로부(1000)의 안정성을 개선하도록 설계될 수도 있다.

동적 증폭기(600)의 증폭 시간(Tamp) 동안, 앞서 설명한 바와 같이, 제1 및 제2 용량성 엘리먼트들(C1 및 C2)로부터 전류가 인출되어, 제1 차동 출력(Von)과 제2 차동 출력(Vop)을 낮춘다. 증폭 동안(예를 들어, amp 신호가 Tamp에 대해 어서트되는 동안) 전류 소스(1006)에 의해 공급되는 동적 카운터 공통 모드 전류로, 출력 전류(Iboost,dyn)의 일부가 제3 용량성 엘리먼트(C3)를 통해 제1 차동 출력(Von)에 인가되고, 출력 전류(Iboost,dyn)의 다른 일부가 제4 용량성 엘리먼트(C4)를 통해 제2 차동 출력(Vop)에 인가된다. 따라서, 차동 출력 전압들이 램프 다운되는 동안, 부스트 전압은 동적 카운터 공통 모드 전류(Iboost, dyn)의 인가로 인해 램프 업되며, 이에 의해 용량성 엘리먼트들(C1 및 C2)로부터의 방전의 레이트를 효과적으로 늦추고, 명목상 공통 모드 설정점(Vcmo_set)으로, 공통 모드 전압 시프트의 양을 감소(예컨대, 강하)시킨다.

타이밍도(1002)에 예시된 바와 같이, amp 신호가 어서트된 증폭 시간(Tamp) 동안, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에 인가되는 출력 전류(Iboost,dyn)가 없을 때, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)의 값들(실선으로 도시됨)은 급격하게 강하한다. 그러나, (회로부(1000)의 경우에서와 같이) 출력 전류(Iboost,dyn)가 제1 차동 출력(Von) 및 제2 차동 출력(Vop)에 인가될 때, 제1 차동 출력(Von) 및 제2 차동 출력(Vop)의 값들(파선으로 도시됨)은 여전히 강하되지만, (출력 전류의 인가가 공통 모드 전압 강하를 중화하기 때문에) 더 점진적으로 그리고 더 낮은 정도로 강하된다. 다시 말해서, 차동 출력들(Vop 및 Von) 간의 평균값(Vcmo)은 출력 전류(Iboost,dyn)가 인가될 때 더 느리게 떨어진다. 따라서, 동적 카운터 공통 모드 출력 전류(Iboost,dyn)의 인가는 더 긴 Tamp를, 따라서 동적 증폭기에 대한 더 높은 이득을 허용할 수도 있다. 이러한 이득의 증가는, 전력 공급 전압(Vdd)을 증가시키거나 트랜지스터들(T1 및 T2)의 트랜스컨덕턴스를 증가시킴 없이 발생한다. 또한, 증폭의 종료에서, 출력 전류(Iboost,dyn)가 인가되는지 여부에 관계없이, 제1 차동 출력(Von)과 제2 차동 출력(Vop)의 값들 사이의 차이는 동일하고, 따라서 동적 증폭기의 이득은, 타이밍도(1002)에 도시된 바와 같이, 동일한 증폭 시간(Tamp)에 대해 영향을 받지 않는다.

도 11은 본 개시의 특정 양태들에 따른, 신호 증폭을 위한 예시적인 동작들(1100)을 도시하는 흐름도이다. 예를 들어, 동작들(1100)은 (동적 증폭기(600 또는 804)와 같은) 동적 증폭기 및 (전류 소스(1006) 또는 전류 미러(806)와 같은) 전류 소스를 갖는 증폭기 회로(예컨대, 증폭기 회로(700 또는 900))에 의해 수행될 수도 있다.

동작들(1100)은 블록 1102에서, 동적 증폭기의 제어 입력부를 통해, 동적 증폭기에 대한 증폭의 시간 길이(예를 들어, Tamp)를 제어함으로써 시작할 수도 있다. 동적 증폭기는 차동 입력부들(예컨대, 노드들(Vip 및 Vin)), 차동 출력부들(예컨대, 노드들(Vop 및 Von)), 차동 입력부들에 커플링된 트랜스컨덕턴스 엘리먼트들(예컨대, 트랜지스터들(T1 및 T2)), 및 차동 출력부들에 커플링된 제1 세트의 용량성 엘리먼트들(예컨대, 용량성 엘리먼트들(C1 및 C2))을 포함한다. 블록 1104에서, 전류 소스는 출력 전류(예를 들어, Iboost 또는 Iboost,dyn)를 생성한다. 블록 1106에서, 출력 전류의 부분들은 증폭의 시간 길이의 적어도 일부 동안 동적 증폭기의 차동 출력부들에 선택적으로 인가된다.

특정 양태들에서, 전류 소스는 동적 전류 소스이다. 다른 양태들에서, 전류 소스는 고정 전류 소스이다. 특정 양태들에서, 동적 증폭기에 대한 증폭의 시간 길이의 적어도 일부 동안 차동 출력부들의 공통 모드 전압 시프트를 감소시키기 위해 출력 전류의 부분들이 동적 증폭기의 차동 출력부들에 인가된다.

특정 양태들에 따르면, 동작들(1100)은 차동 출력부들의 공통 모드 전압을 감지하는 것 및 공통 모드 전압과 설정점 사이의 차이를 결정하는 것을 더 수반한다. 이 경우, 블록 1104에서의 상기 생성하는 것은, 차이에 기초하여 전류 소스를 제어하는 것을 포함할 수도 있다.

특정 양태들에 따르면, 블록 1106에서의 상기 선택적으로 인가하는 것은, 전류 소스와 동적 증폭기의 차동 출력부들에 커플링된 제2 세트의 용량성 엘리먼트들(예를 들어, 용량성 엘리먼트들(C3 및 C4)) 사이에 커플링된 스위치(예를 들어, 스위치(810))를 통해 동적 증폭기의 차동 출력부들에 전류 소스를 선택적으로 커플링시키는 것을 수반한다.

특정 양태들에 따르면, 블록 1104에서의 상기 생성하는 것은 동적 출력 전류(예컨대, Iboost,dyn)를 생성하는 것을 수반한다.

특정 양태들에서, 본 명세서에 설명된 동적 증폭기는 스위치드-커패시터 필터, 클래스 H 오디오 증폭기, 델타-시그마 변환기, 또는 무선 주파수(RF) 믹서와 같은, 출력부가 커패시턴스인(예를 들어, 용량성 컴포넌트를 갖는) 아날로그 곱셈을 수반하는 임의의 회로에서 사용될 수도 있다.

출력 공통 모드 제어를 갖는 동적 증폭기를 갖는 예시적인 파이프라인 아날로그-디지털 변환기

본 개시의 양태들은 파이프라인 아날로그-디지털 변환기(ADC)(예컨대, 파이프라인 ADC(400))를 제공한다. 파이프라인 ADC는 적어도, 제1 변환기 스테이지, 제2 변환기 스테이지, 및 제1 증폭기 회로(예컨대, 레지듀 증폭기(408))를 포함할 수도 있다.

특정 양태들에서, 파이프라인 ADC의 제1 변환기 스테이지는 하나 이상의 입력부들을 포함한다. 제1 변환기 스테이지는 디지털 출력부 및 다수의 차동 레지듀 출력부를 더 포함한다.

특정 양태들에서, 파이프라인 ADC의 제1 증폭기 회로는 다수의 차동 입력부들을 포함한다. 제1 증폭기 회로의 다수의 차동 입력부들은 제1 변환기 스테이지의 다수의 차동 레지듀 출력부들에 커플링된다. 특정 양태들에서, 제1 증폭기 회로는 동적 증폭기(예컨대, 동적 증폭기(600 또는 804)) 및 전류 소스(예컨대, 전류 소스(1006) 또는 전류 미러(806) 및 기준 전류 소스(808))을 더 포함한다. 동적 증폭기는 다수의 차동 입력부들, 다수의 차동 출력부들, 및 (예컨대, amp 신호를 갖는) 제어 입력부를 포함한다. 동적 증폭기의 다수의 차동 입력부들은 제1 증폭기 회로의 다수의 차동 입력부들에 커플링된다. 제어 입력부는 동적 증폭기에 대한 증폭의 시간 길이(예를 들어, Tamp)를 제어하도록 구성된다. 전류 소스는, 증폭의 시간 길이의 적어도 일부 동안 출력 전류의 일부들이 동적 증폭기의 차동 출력부들에 선택적으로 인가되도록 출력 전류(예를 들어, Iboost 또는 Iboost,dyn)를 생성하도록 구성된다.

특정 양태들에서, 파이프라인 ADC의 제2 변환기 스테이지는 다수의 차동 입력부들 및 디지털 출력부를 포함한다. 제2 변환기 스테이지의 다수의 차동 입력부들은 제1 증폭기 회로의 다수의 차동 출력부들에 커플링된다. 제2 변환기 스테이지는 예를 들어, 연속 근사 ADC를 포함할 수도 있다.

특정 양태들에서, 제1 변환기 스테이지는 서브 ADC(예컨대, ADC(402)), 디지털-아날로그 변환기(DAC)(예컨대, DAC(404)), 및 결합기(예컨대, 아날로그 결합기(406))를 더 포함한다. 특정 양태들에서, 제1 변환기 스테이지의 서브 ADC는 차동 입력부들 및 출력부를 포함한다. 서브ADC의 차동 입력부들은 제1 변환기 스테이지의 차동 입력부들에 커플링된다. 서브 ADC의 출력부는 제1 변환기 스테이지의 디지털 출력부에 커플링된다. 서브 ADC는 예를 들어, 연속 근사 ADC일 수도 있다. 특정 양태들에서, 제1 변환기 스테이지의 DAC는 서브 ADC의 차동 출력부들에 커플링된 차동 입력부들을 포함한다. 특정 양태들에서, 제1 변환기 스테이지의 결합기는 제1 차동 입력부들, 제2 차동 입력부들, 및 차동 출력부들을 포함한다. 결합기의 제1 차동 입력부들은 제1 변환기 스테이지의 차동 입력부들에 커플링된다. 결합기의 제2 차동 입력부들은 DAC의 차동 출력부들에 커플링된다. 결합기의 차동 출력부들은 제1 변환기 스테이지의 차동 레지듀 출력부들에 커플링된다.

특정 양태들에 따르면, 파이프라인 ADC는 제2 증폭기 회로(예컨대, 레지듀 증폭기(408)) 및 제3 변환기 스테이지를 더 포함한다. 특정 양태들에서, 제2 변환기 스테이지는 차동 레지듀 출력부들을 포함한다. 특정 양태들에서, 제2 증폭기 회로는 제2 변환기 스테이지의 차동 레지듀 출력부들에 커플링된 차동 입력부들을 포함한다. 특정 양태들에서, 제3 변환기 스테이지는 차동 입력부들 및 차동 출력부들을 포함한다. 제2 증폭기 회로의 차동 출력부들은 제3 변환기 스테이지의 차동 입력부들에 커플링된다.

특정 양태들에 따르면, 파이프라인 ADC의 제2 증폭기 회로는 다른 동적 증폭기(예를 들어, 동적 증폭기(600 또는 804)) 및 다른 전류 소스(예를 들어, 전류 소스(1006) 또는 전류 미러(806) 및 기준 전류 소스(808))을 더 포함한다. 특정 양태들에서, 상기 다른 동적 증폭기는 차동 입력부들, 차동 출력부들, 및 (예를 들어, amp 신호를 갖는) 제어 입력부를 포함한다. 상기 다른 동적 증폭기의 차동 입력부들은 제2 증폭기 회로의 차동 입력부들에 커플링된다. 상기 다른 동적 증폭기의 제어 입력부는 상기 다른 동적 증폭기에 대한 다른 증폭의 시간 길이(예를 들어, Tamp)를 제어하도록 구성된다. 특정 양태들에서, 상기 다른 전류 소스는, 상기 다른 출력 전류의 부분들이 상기 다른 증폭의 시간 길이의 적어도 일부 동안 상기 다른 동적 증폭기의 차동 출력부들에 선택적으로 인가되도록 다른 출력 전류(예컨대, Iboost 또는 Iboost,dyn)를 생성하도록 구성된다.

특정 양태들에 따르면, 파이프라인 ADC의 제2 변환기 스테이지는 서브 ADC(예를 들어, ADC(402)), DAC(예를 들어, DAC(404)), 및 결합기(예를 들어, 아날로그 결합기(406))를 더 포함한다. 특정 양태들에서, 제2 변환기 스테이지의 서브 ADC는 차동 입력부들 및 차동 출력부들을 포함한다. 제2 변환기 스테이지의 서브 ADC의 차동 입력부들은 제2 변환기 스테이지의 차동 입력부들에 커플링된다. 제2 변환기 스테이지의 서브 ADC의 차동 출력부들은 제2 변환기 스테이지의 디지털 출력부에 커플링된다. 특정 양태들에서, 제2 변환기 스테이지의 DAC는 서브 ADC의 차동 출력부들에 커플링된 차동 입력부들을 포함한다. 특정 양태들에서, 제2 변환기 스테이지의 결합기는 제1 차동 입력부들, 제2 차동 입력부들, 및 차동 출력부들을 포함한다. 제2 변환기 스테이지의 결합기의 제1 차동 입력부들은 제2 변환기 스테이지의 차동 입력부들에 커플링된다. 제2 변환기 스테이지의 결합기의 제2 차동 입력부들은 DAC의 차동 출력부들에 커플링된다. 제2 변환기 스테이지의 결합기의 차동 출력부들은 제2 변환기 스테이지의 차동 레지듀 출력부들에 커플링된다.

예시적인 양태들

구현 예들이 다음의 넘버링된 양태들에서 설명된다:

제1 양태에서, 증폭기 회로는: 차동 입력부들, 차동 출력부들, 차동 입력부들에 커플링되는 트랜스컨덕턴스 엘리먼트들, 차동 출력부들에 커플링되는 제1 세트의 용량성 엘리먼트들, 및 동적 증폭기에 대한 증폭의 시간 길이를 제어하기 위한 제어 입력부를 갖는 동적 증폭기; 및 출력 전류의 부분들이 증폭의 시간 길이의 적어도 일부 동안 동적 증폭기의 차동 출력부들에 선택적으로 인가되도록 출력 전류를 생성하도록 구성된 전류 소스를 포함한다.

제2 양태에서, 단독으로 또는 제1 양태와 조합하여, 전류 소스는 동적 증폭기에 대한 증폭의 시간 길이의 적어도 일부 동안 차동 출력부들의 공통 모드 전압 시프트를 감소시키기 위해 동적 증폭기의 차동 출력부들에 출력 전류의 부분들을 인가하도록 구성된다.

제3 양태에서, 단독으로 또는 제1 및 제2 양태들 중 하나 이상과 조합하여, 전류 소스는 동적 증폭기의 차동 출력부들에 선택적으로 커플링된다.

제4 양태에서, 단독으로 또는 제1 내지 제3 양태들 중 하나 이상과 조합하여, 피드백 경로가 동적 증폭기의 차동 출력부들과 전류 소스의 제어 입력부 사이에 커플링된다.

제5 양태에서, 단독으로 또는 제1 내지 제4 양태들 중 하나 이상과 조합하여, 피드백 경로는 동적 증폭기의 차동 출력부들에 커플링되는 입력부들을 갖는 공통 모드 센서를 포함한다.

제6 양태에서, 단독으로 또는 제1 내지 제5 양태들 중 하나 이상과 조합하여, 공통 모드 센서는 스위치드 커패시터 회로를 포함한다.

제7 양태에서, 단독으로 또는 제1 내지 제6 양태들 중 하나 이상과 조합하여, 피드백 경로는, 공통 모드 센서의 출력부에 커플링되는 제1 입력부를 갖고 기준 전압 노드에 커플링되는 제2 입력부를 갖고 그리고 전류 소스의 제어 입력부에 커플링되는 출력부를 갖는 에러 증폭기를 더 포함한다.

제8 양태에서, 단독으로 또는 제1 내지 제7 양태들 중 하나 이상과 조합하여, 피드백 경로는 에러 증폭기의 출력부와 전류 소스의 제어 입력부 사이에 커플링되는 저역 통과 필터를 더 포함한다.

제9 양태에서, 단독으로 또는 제1 내지 제8 양태들 중 하나 이상과 조합하여, 피드백 경로는 전류 소스와 동적 증폭기의 차동 출력부들에 커플링된 제2 세트의 용량성 엘리먼트들 사이에 커플링되는 스위치를 더 포함한다.

제10 양태에서, 단독으로 또는 상기 제1 내지 제9 양태들 중 하나 이상과 조합하여, 인버터로서, 동적 증폭기의 제어 입력부가 인버터의 입력부에 커플링되고 인버터의 출력부가 스위치의 제어 입력부에 커플링된다.

제11 양태에서, 단독으로 또는 제1 내지 제10 양태들 중 하나 이상과 조합하여, 전류 소스는, 기준 전류 소스와의 제1 브랜치를 갖고 제2 세트의 용량성 엘리먼트들을 통해 동적 증폭기의 차동 출력부들에 커플링된 제2 브랜치를 갖는 전류 미러를 포함한다.

제12 양태에서, 단독으로 또는 제1 내지 제11 양태들 중 하나 이상과 조합하여, 스위치는 전류 미러의 제2 브랜치와 제2 세트의 용량성 엘리먼트들 사이에 커플링된다.

제13 양태에서, 단독으로 또는 상기 제1 내지 제12 양태들 중 하나 이상과 조합하여, 인버터로서, 동적 증폭기의 제어 입력부는 인버터의 입력부에 커플링되고 인버터의 출력부는 스위치의 제어 입력부에 커플링된다.

제14 양태에서, 단독으로 또는 제1 내지 제13 양태들 중 하나 이상과 조합하여, 동적 증폭기는 대기 전류 소스를 더 포함하고 대기 전류 소스의 제어 입력부는 기준 전류 소스의 제어 입력부에 커플링된다.

제15 양태에서, 단독으로 또는 제1 내지 제14 양태들 중 하나 이상과 조합하여, 전류 미러의 제1 브랜치는 기준 전류 소스에 커플링된 제1 트랜지스터를 포함하고, 전류 미러의 제2 브랜치는 제2 트랜지스터를 포함하고, 대기 전류 소스는 제3 트랜지스터를 포함하고, 그리고 전류 소스가 제3 트랜지스터를 통한 대기 전류보다 작게 제2 트랜지스터를 통한 출력 전류를 생성하도록 구성되도록 기준 전류 소스와 제1, 제2 및 제3 트랜지스터들이 구성된다.

제16 양태에서, 단독으로 또는 제1 내지 제15 양태들 중 하나 이상과 조합하여, 트랜스컨덕턴스 엘리먼트들은 동적 증폭기의 차동 입력부들에 커플링된 제어 입력부들을 갖는 제1 쌍의 트랜지스터들을 포함한다.

제17 양태에서, 단독으로 또는 제1 내지 제16 양태들 중 하나 이상과 조합하여, 동적 증폭기는 제1 쌍의 트랜지스터들과 동적 증폭기의 차동 출력부들 사이에 커플링된 제2 쌍의 트랜지스터들을 더 포함하며, 제2 쌍의 트랜지스터들은 동적 증폭기의 제어 입력부에 커플링된 제어 입력부들을 갖는다.

제18 양태에서, 아날로그-디지털 변환기는 제1 양태의 증폭기 회로를 포함한다.

제19 양태에서, 무선 디바이스를 위한 수신 경로로서, 수신 경로는 제18 양태의 아날로그-디지털 변환기를 포함한다.

제20 양태에서, 파이프라인 아날로그-디지털 변환기(ADC)는: 하나 이상의 입력부들, 디지털 출력부, 및 차동 레지듀 출력부들을 갖는 제1 변환기 스테이지; 제1 변환기 스테이지의 차동 레지듀 출력부들에 커플링되는 차동 입력부들을 갖는 제1 증폭기 회로로서, 제1 증폭기 회로는: 제1 증폭기 회로의 차동 입력부들에 커플링된 차동 입력부들을 갖고, 차동 출력부들을 갖고, 그리고 동적 증폭기에 대한 증폭의 시간 길이를 제어하기 위한 제어 입력부를 갖는 동적 증폭기; 및 출력 전류의 부분들이 증폭의 시간 길이의 적어도 일부 동안 동적 증폭기의 차동 출력부들에 선택적으로 인가되도록 출력 전류를 생성하도록 구성된 전류 소스를 포함하는, 상기 제1 증폭기 회로; 및 차동 입력부들 및 디지털 출력부를 갖는 제2 변환기 스테이지를 포함하며, 제1 증폭기 회로의 차동 출력부들은 제2 변환기 스테이지의 차동 입력부들에 커플링된다.

제21 양태에서, 단독으로 또는 제20 양태와 조합하여, 제1 변환기 스테이지는: 제1 변환기 스테이지의 차동 입력부들에 커플링되는 차동 입력부들을 갖고 제1 변환기 스테이지의 디지털 출력부에 커플링되는 출력부를 갖는 서브 ADC; 서브 ADC의 차동 출력부들에 커플링되는 차동 입력부들을 갖는 디지털-아날로그 변환기(DAC); 및 제1 변환기 스테이지의 차동 입력부들에 커플링되는 제1 차동 입력부들을 갖고, DAC의 차동 출력부들에 커플링되는 제2 차동 입력부들을 갖고, 제1 변환기 스테이지의 차동 레지듀 출력부들에 커플링되는 차동 출력부들을 갖는 결합기를 포함한다.

제22 양태에서, 단독으로 또는 제20 및 제21 양태들 중 하나 이상과 조합하여, 서브 ADC는 연속 근사 ADC를 포함한다.

제23 양태에서, 단독으로 또는 제20 및 제22 양태들 중 하나 이상과 조합하여, 제2 증폭기 회로로서, 제2 변환기 스테이지는 차동 레지듀 출력부들을 갖고 제2 증폭기 회로는 제2 변환기 스테이지의 차동 레지듀 출력부들에 커플링되는 차동 입력부들을 갖고; 그리고 차동 입력부들 및 차동 출력부들을 갖는 제3 변환기 스테이지로서, 제2 증폭기 회로의 차동 출력부들은 제3 변환기 스테이지의 차동 입력부들에 커플링된다.

제24 양태에서, 단독으로 또는 제20 및 제23 양태들 중 하나 이상과 조합하여, 제2 증폭기 회로는: 제2 증폭기 회로의 차동 입력부들에 커플링되는 차동 입력부들을 갖고, 차동 출력부들을 갖고, 그리고 다른 동적 증폭기에 대한 다른 증폭의 시간 길이를 제어하기 위한 제어 입력부를 갖는 다른 동적 증폭기; 및 다른 출력 전류의 부분들이 다른 증폭의 시간 길이의 적어도 일부 동안 다른 동적 증폭기의 차동 출력부들에 선택적으로 인가되도록 다른 출력 전류를 생성하도록 구성된 다른 전류 소스를 포함한다.

제25 양태에서, 단독으로 또는 제20 및 제24 양태들 중 하나 이상과 조합하여, 제2 변환기 스테이지는: 제2 변환기 스테이지의 차동 입력부들에 커플링되는 차동 입력부들을 갖고 제2 변환기 스테이지의 디지털 출력부에 커플링되는 차동 출력부들을 갖는 서브 ADC; 서브 ADC의 차동 출력부들에 커플링되는 차동 입력부들을 갖는 디지털-아날로그 변환기(DAC); 및 제2 변환기 스테이지의 차동 입력부들에 커플링되는 제1 차동 입력부들을 갖고, DAC의 차동 출력부들에 커플링되는 제2 차동 입력부들을 갖고, 제2 변환기 스테이지의 차동 레지듀 출력부들에 커플링되는 차동 출력부들을 갖는 결합기를 포함한다.

제26 양태에서, 단독으로 또는 제20 및 제25 양태들 중 하나 이상과 조합하여, 제2 변환기 스테이지는 연속 근사 ADC를 포함한다.

제27 양태에서, 신호 증폭의 방법은: 동적 증폭기의 제어 입력부를 통해, 동적 증폭기에 대한 증폭의 시간 길이를 제어하는 단계로서, 동적 증폭기는 차동 입력부들, 차동 출력부들, 차동 입력부들에 커플링된 트랜스컨덕턴스 엘리먼트들, 및 차동 출력부들에 커플링된 제1 세트의 용량성 엘리먼트들을 포함하는, 상기 증폭의 시간 길이를 제어하는 단계; 전류 소스를 통해, 출력 전류를 생성하는 단계; 및 증폭의 시간 길이의 적어도 일부 동안 동적 증폭기의 차동 출력부들에 출력 전류의 부분들을 선택적으로 인가하는 단계를 포함한다.

제28 양태에서, 단독으로 또는 제27 양태와 조합하여, 방법은: 차동 출력부들의 공통 모드 전압을 감지하는 단계; 및 공통 모드 전압과 설정점 사이의 차이를 결정하는 단계를 더 포함하며, 상기 생성하는 단계는 차이에 기초하여 전류 소스를 제어하는 단계를 포함한다.

제29 양태에서, 단독으로 또는 제27 및 제28 양태들 중 하나 이상과 조합하여, 상기 선택적으로 인가하는 단계는, 전류 소스와 동적 증폭기의 차동 출력부들에 커플링된 제2 세트의 용량성 엘리먼트들 사이에 커플링된 스위치를 통해 동적 증폭기의 차동 출력부들에 전류 소스를 선택적으로 커플링시키는 단계를 포함한다.

제30 양태에서, 단독으로 또는 제27 내지 제29 양태들 중 하나 이상과 조합하여, 상기 생성하는 단계는 동적 출력 전류를 생성하는 단계를 포함한다.

추가적인 고려사항들

본 개시 내에서, 단어 "예시적인"은 "예, 사례, 또는 예시로서 기능함"을 의미하도록 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 구현 또는 양태는 반드시 본 개시의 다른 양태들에 비해 유리하거나 또는 바람직한 것으로서 해석되지는 않는다. 마찬가지로, 용어 "양태들"은 본 개시의 모든 양태들이 논의된 특징, 이점 또는 동작 모드를 포함하는 것을 요구하지는 않는다. 용어 "커플링된"은 두 오브젝트들 사이의 직접 또는 간접 커플링을 지칭하도록 본 명세서에서 사용된다. 예를 들어, 오브젝트 A가 오브젝트 B를 물리적으로 접촉하고 오브젝트 B가 오브젝트 C를 접촉하면, 오브젝트들 A 및 C는 - 오브젝트들 A 및 C가 서로 물리적으로 직접 접촉하지 않더라도 - 여전히 서로 커플링된 것으로 간주될 수도 있다. 예를 들어, 비록 제1 오브젝트가 제2 오브젝트와 물리적으로 절대 직접 접촉하지 않더라도 제1 오브젝트는 제2 오브젝트에 커플링될 수도 있다. 용어 "회로" 및 "회로부"는 폭넓게 사용되고, 접속될 때 그리고 구성될 때, 전자 회로들의 타입에 대한 제한 없이, 본 개시에 설명된 기능들의 수행을 가능하게 하는 전기 디바이스들 및 컨덕터들의 하드웨어 구현들 양자 모두를 포함하도록 의도된다.

상세한 설명에서 설명된 장치 및 방법들은 다양한 블록들, 모듈들, 컴포넌트들, 회로들, 단계들, 프로세스들, 알고리즘들 등(집합적으로 "엘리먼트들"로 지칭됨)에 의해 첨부 도면들에서 예시된다. 이들 엘리먼트들은 예를 들어, 하드웨어를 사용하여 구현될 수도 있다.

본 명세서에 예시된 컴포넌트들, 단계들, 특징들 및/또는 기능들 중 하나 이상은 단일 컴포넌트, 단계, 특징 또는 기능으로 재배열 및/또는 결합되거나, 또는 몇몇 컴포넌트들, 단계들, 특징들 또는 기능들로 구현될 수도 있다. 추가적인 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들이 또한, 본 명세서에 개시된 신규한 특징들로부터 벗어나지 않고서 추가될 수도 있다. 본 명세서에 예시된 장치들, 디바이스들, 및/또는 컴포넌트들은 본 명세서에 설명된 방법들, 특징들, 또는 단계들 중 하나 이상을 수행하도록 구성될 수도 있다.

개시된 방법들에서 단계들의 특정 순서 또는 계층이 예시적인 프로세스들의 일 예시라는 것이 이해될 것이다. 설계 선호도들에 기초하여, 방법들에서 단계들의 특정 순서 또는 계층이 재배열될 수도 있다는 것이 이해된다. 첨부된 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제시하고, 본 명세서에서 구체적으로 언급되지 않는 한 제시된 특정 순서 또는 계층으로 제한되도록 의도되지 않는다.

이전의 설명은, 당업자가 본 명세서에 기재된 다양한 양태들을 실시하는 것을 가능하게 하기 위해서 제공된다. 이 양태들에 대한 다양한 수정들은 당업자들에게 용이하게 명백할 것이고, 본 명세서에서 정의된 일반적인 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본 명세서에서 설명된 양태들로 한정되도록 의도되지 않지만, 청구항들의 언어와 부합하는 충분한 범위를 부여받아야 하며, 여기서, 단수로의 엘리먼트들에 대한 언급은 명확하게 그렇게 서술되지 않으면 "하나 또는 단지 하나만"을 의미하도록 의도되지 않고 오히려 "하나 이상"을 의미하도록 의도된다. 구체적으로 달리 언급되지 않는 한, 용어 "일부"는 하나 이상을 나타낸다. 아이템의 리스트 "중 적어도 하나"를 나타내는 어구는, 단수 멤버들을 포함한 그러한 아이템들의 임의의 조합을 나타낸다. 예로서, "a, b, 또는 c 중 적어도 하나"는 a, b, c, a-b, a-c, b-c, 및 a-b-c, 뿐만 아니라 동일한 엘리먼트의 배수들과의 임의의 조합(예컨대, a-a, a-a-a, a-a-b, a-a-c, a-b-b, a-c-c, b-b, b-b-b, b-b-c, c-c, 및 c-c-c 또는 a, b, 및 c의 임의의 다른 순서화)을 커버하도록 의도된다. 당업자에게 알려진 또는 추후 알려질 본 개시 전반에 걸쳐 설명된 다양한 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들은 본 명세서에 참조에 의해 명백히 통합되며 청구항들에 의해 포괄되도록 의도된다. 더욱이, 본 명세서에 개시된 어떠한 것도 그러한 개시가 청구항들에서 명시적으로 언급되는지 여부에 상관없이 대중에게 전용되도록 의도되지 않는다. 어떠한 청구항 엘리먼트도 그 엘리먼트가 어구 "위한 수단"을 사용하여 명백하게 기재되지 않는 한, 또는 방법 청구항의 경우, 그 엘리먼트가 어구 "하는 단계"를 사용하여 기재되지 않는 한, 35 U.S.C. §112(f)의 규정 하에서 해석되지 않아야 한다.

청구항들이 위에서 예시된 정확한 구성 및 컴포넌트들로 제한되지 않음이 이해되어야 한다. 다양한 수정들, 변경들 및 변형들이, 청구항들의 범위로부터 벗어남 없이 위에서 설명된 방법들 및 장치의 배열, 동작 및 상세들로 이루어질 수도 있다.

Claims

증폭기 회로로서,
동적 증폭기로서, 차동 입력부들, 차동 출력부들, 상기 차동 입력부들에 커플링되는 트랜스컨덕턴스 엘리먼트들, 상기 차동 출력부들에 커플링되는 제1 세트의 용량성 엘리먼트들, 및 상기 동적 증폭기에 대한 증폭의 시간 길이를 제어하기 위한 제어 입력부를 갖는, 상기 동적 증폭기; 및
출력 전류의 부분들이 상기 증폭의 시간 길이의 적어도 일부 동안 상기 동적 증폭기의 상기 차동 출력부들에 선택적으로 인가되도록 상기 출력 전류를 생성하도록 구성된 전류 소스를 포함하는, 증폭기 회로.
제 1 항에 있어서,
상기 전류 소스는, 상기 동적 증폭기에 대한 상기 증폭의 시간 길이의 상기 적어도 일부 동안 상기 차동 출력부들의 공통 모드 전압 시프트를 감소시키기 위해 상기 동적 증폭기의 상기 차동 출력부들에 상기 출력 전류의 상기 부분들을 인가하도록 구성되는, 증폭기 회로.
제 1 항에 있어서,
상기 전류 소스는 상기 동적 증폭기의 상기 차동 출력부들에 선택적으로 커플링되는, 증폭기 회로.
제 1 항에 있어서,
상기 동적 증폭기의 상기 차동 출력부들과 상기 전류 소스의 제어 입력부 사이에 커플링되는 피드백 경로를 더 포함하는, 증폭기 회로.
제 4 항에 있어서,
상기 피드백 경로는, 상기 동적 증폭기의 상기 차동 출력부들에 커플링되는 입력부들을 갖는 공통 모드 센서를 포함하는, 증폭기 회로.
제 5 항에 있어서,
상기 공통 모드 센서는 스위치드 커패시터 회로를 포함하는, 증폭기 회로.
제 5 항에 있어서,
상기 피드백 경로는 에러 증폭기를 더 포함하며, 상기 에러 증폭기는 상기 공통 모드 센서의 출력부에 커플링되는 제1 입력부를 갖고, 기준 전압 노드에 커플링되는 제2 입력부를 갖고, 그리고 상기 전류 소스의 제어 입력부에 커플링되는 출력부를 갖는, 증폭기 회로.
제 7 항에 있어서,
상기 피드백 경로는 상기 에러 증폭기의 출력부와 상기 전류 소스의 제어 입력부 사이에 커플링되는 저역 통과 필터를 더 포함하는, 증폭기 회로.
제 4 항에 있어서,
상기 피드백 경로는, 상기 전류 소스와 상기 동적 증폭기의 차동 출력부들에 커플링된 제2 세트의 용량성 엘리먼트들 사이에 커플링되는 스위치를 더 포함하는, 증폭기 회로.
제 9 항에 있어서,
인버터를 더 포함하며, 상기 동적 증폭기의 제어 입력부는 상기 인버터의 입력부에 커플링되고 상기 인버터의 출력부는 상기 스위치의 제어 입력부에 커플링되는, 증폭기 회로.
제 1 항에 있어서,
상기 전류 소스는 전류 미러를 포함하며, 상기 전류 미러는 기준 전류 소스와의 제1 브랜치를 갖고 제2 세트의 용량성 엘리먼트들을 통해 상기 동적 증폭기의 상기 차동 출력부들에 커플링된 제2 브랜치를 갖는, 증폭기 회로.
제 11 항에 있어서,
상기 전류 미러의 상기 제2 브랜치와 상기 제2 세트의 용량성 엘리먼트들 사이에 커플링되는 스위치를 더 포함하는, 증폭기 회로.
제 12 항에 있어서,
인버터를 더 포함하며, 상기 동적 증폭기의 제어 입력부는 상기 인버터의 입력부에 커플링되고 상기 인버터의 출력부는 상기 스위치의 제어 입력부에 커플링되는, 증폭기 회로.
제 11 항에 있어서,
상기 동적 증폭기는 대기 전류 소스를 더 포함하고 상기 대기 전류 소스의 제어 입력부는 상기 기준 전류 소스의 제어 입력부에 커플링되는, 증폭기 회로.
제 14 항에 있어서,
상기 전류 미러의 상기 제1 브랜치는 상기 기준 전류 소스에 커플링된 제1 트랜지스터를 포함하고, 상기 전류 미러의 상기 제2 브랜치는 제2 트랜지스터를 포함하고, 상기 대기 전류 소스는 제3 트랜지스터를 포함하고, 그리고 상기 제3 트랜지스터를 통한 대기 전류보다 작게 상기 제2 트랜지스터를 통한 상기 출력 전류를 생성하도록 상기 전류 소스가 구성되도록 상기 기준 전류 소스와 상기 제1, 제2 및 제3 트랜지스터들이 구성되는, 증폭기 회로.
제 1 항에 있어서,
상기 트랜스컨덕턴스 엘리먼트들은 상기 동적 증폭기의 상기 차동 입력부들에 커플링된 제어 입력부들을 갖는 제1 쌍의 트랜지스터들을 포함하는, 증폭기 회로.
제 16 항에 있어서,
상기 동적 증폭기는 상기 제1 쌍의 트랜지스터들과 상기 동적 증폭기의 상기 차동 출력부들 사이에 커플링된 제2 쌍의 트랜지스터들을 더 포함하며, 상기 제2 쌍의 트랜지스터들은 상기 동적 증폭기의 제어 입력부에 커플링된 제어 입력부들을 갖는, 증폭기 회로.
제 1 항에 기재된 증폭기 회로를 포함하는 아날로그-디지털 변환기.
무선 디바이스를 위한 수신 경로로서,
상기 수신 경로는 제 18 항에 기재된 아날로그-디지털 변환기를 포함하는, 무선 디바이스를 위한 수신 경로.
파이프라인 아날로그-디지털 변환기(ADC)로서,
하나 이상의 입력부들, 디지털 출력부, 및 차동 레지듀 출력부들을 갖는 제1 변환기 스테이지;
상기 제1 변환기 스테이지의 차동 레지듀 출력부들에 커플링되는 차동 입력부들을 갖는 제1 증폭기 회로로서, 상기 제1 증폭기 회로는:
동적 증폭기로서, 상기 제1 증폭기 회로의 차동 입력부들에 커플링되는 차동 입력부들을 갖고, 차동 출력부들을 갖고, 그리고 상기 동적 증폭기에 대한 증폭의 시간 길이를 제어하기 위한 제어 입력부를 갖는, 상기 동적 증폭기; 및
출력 전류의 부분들이 상기 증폭의 시간 길이의 적어도 일부 동안 상기 동적 증폭기의 상기 차동 출력부들에 선택적으로 인가되도록 상기 출력 전류를 생성하도록 구성된 전류 소스
를 포함하는, 상기 제1 증폭기 회로; 및
차동 입력부들 및 디지털 출력부를 갖는 제2 변환기 스테이지를 포함하며, 상기 제1 증폭기 회로의 차동 출력부들은 상기 제2 변환기 스테이지의 차동 입력부들에 커플링되는, 파이프라인 ADC.
제 20 항에 있어서,
상기 제1 변환기 스테이지는:
상기 제1 변환기 스테이지의 차동 입력부들에 커플링되는 차동 입력부들을 갖고 상기 제1 변환기 스테이지의 상기 디지털 출력부에 커플링되는 출력부를 갖는 서브 ADC;
상기 서브 ADC의 차동 출력부들에 커플링되는 차동 입력부들을 갖는 디지털-아날로그 변환기(DAC); 및
상기 제1 변환기 스테이지의 차동 입력부들에 커플링되는 제1 차동 입력부들을 갖고, 상기 DAC의 차동 출력부들에 커플링되는 제2 차동 입력부들을 갖고, 상기 제1 변환기 스테이지의 차동 레지듀 출력부들에 커플링되는 차동 출력부들을 갖는 결합기
를 포함하는, 파이프라인 ADC.
제 21 항에 있어서,
상기 서브 ADC는 연속 근사 ADC를 포함하는, 파이프라인 ADC.
제 20 항에 있어서,
제2 증폭기 회로로서, 상기 제2 변환기 스테이지는 차동 레지듀 출력부들을 갖고 상기 제2 증폭기 회로는 상기 제2 변환기 스테이지의 차동 레지듀 출력부들에 커플링되는 차동 입력부들을 갖는, 상기 제2 증폭기 회로; 및
차동 입력부들 및 차동 출력부들을 갖는 제3 변환기 스테이지를 더 포함하며, 상기 제2 증폭기 회로의 차동 출력부들은 상기 제3 변환기 스테이지의 차동 입력부들에 커플링되는, 파이프라인 ADC.
제 23 항에 있어서,
상기 제2 증폭기 회로는:
다른 동적 증폭기로서, 상기 제2 증폭기 회로의 차동 입력부들에 커플링되는 차동 입력부들을 갖고, 차동 출력부들을 갖고, 그리고 상기 다른 동적 증폭기에 대한 다른 증폭의 시간 길이를 제어하기 위한 제어 입력부를 갖는, 상기 다른 동적 증폭기; 및
다른 출력 전류의 부분들이 상기 다른 증폭의 시간 길이의 적어도 일부 동안 상기 다른 동적 증폭기의 차동 출력부들에 선택적으로 인가되도록 상기 다른 출력 전류를 생성하도록 구성된 다른 전류 소스
를 포함하는, 파이프라인 ADC.
제 23 항에 있어서,
상기 제2 변환기 스테이지는:
상기 제2 변환기 스테이지의 차동 입력부들에 커플링되는 차동 입력부들을 갖고 상기 제2 변환기 스테이지의 디지털 출력부에 커플링되는 차동 출력부들을 갖는 서브 ADC;
상기 서브 ADC의 차동 출력부들에 커플링되는 차동 입력부들을 갖는 디지털-아날로그 변환기(DAC); 및
상기 제2 변환기 스테이지의 차동 입력부들에 커플링되는 제1 차동 입력부들을 갖고, 상기 DAC의 차동 출력부들에 커플링되는 제2 차동 입력부들을 갖고, 그리고 상기 제2 변환기 스테이지의 차동 레지듀 출력부들에 커플링되는 차동 출력부들을 갖는 결합기
를 포함하는, 파이프라인 ADC.
제 20 항에 있어서,
상기 제2 변환기 스테이지는 연속 근사 ADC를 포함하는, 파이프라인 ADC.
신호 증폭의 방법으로서,
동적 증폭기의 제어 입력부를 통해, 상기 동적 증폭기에 대한 증폭의 시간 길이를 제어하는 단계로서, 상기 동적 증폭기는 차동 입력부들, 차동 출력부들, 상기 차동 입력부들에 커플링된 트랜스컨덕턴스 엘리먼트들, 및 상기 차동 출력부들에 커플링된 제1 세트의 용량성 엘리먼트들을 포함하는, 상기 증폭의 시간 길이를 제어하는 단계;
전류 소스를 통해, 출력 전류를 생성하는 단계; 및
상기 증폭의 시간 길이의 적어도 일부 동안 상기 동적 증폭기의 상기 차동 출력부들에 상기 출력 전류의 부분들을 선택적으로 인가하는 단계를 포함하는, 신호 증폭의 방법.
제 27 항에 있어서,
상기 차동 출력부들의 공통 모드 전압을 감지하는 단계; 및
상기 공통 모드 전압과 설정점 사이의 차이를 결정하는 단계를 더 포함하며, 상기 생성하는 단계는 상기 차이에 기초하여 상기 전류 소스를 제어하는 단계를 포함하는, 신호 증폭의 방법.
제 27 항에 있어서,
상기 선택적으로 인가하는 단계는, 상기 전류 소스와 상기 동적 증폭기의 상기 차동 출력부들에 커플링된 제2 세트의 용량성 엘리먼트들 사이에 커플링된 스위치를 통해 상기 동적 증폭기의 상기 차동 출력부들에 상기 전류 소스를 선택적으로 커플링시키는 단계를 포함하는, 신호 증폭의 방법.
제 27 항에 있어서,
상기 생성하는 단계는 동적 출력 전류를 생성하는 단계를 포함하는, 신호 증폭의 방법.