KR20240044515A

KR20240044515A - 적응형 클록 듀티 사이클 제어기

Info

Publication number: KR20240044515A
Application number: KR1020247009193A
Authority: KR
Inventors: 키스 앨런 보우맨; 다니엘 잉링; 딥티 란잔 팔
Original assignee: 퀄컴 인코포레이티드
Priority date: 2021-09-25
Filing date: 2022-09-12
Publication date: 2024-04-04
Also published as: US11398812B1; CN117940854A; WO2023048977A1; TW202318802A

Abstract

클록 신호를 측정하는 방법은, 클록 신호의 제1 에지 상에서 타이밍 신호의 에지를 론치하는 단계, 클록 신호의 제2 에지 상에서 캡처 신호의 에지를 출력하는 단계, 시간-디지털 변환기(TDC)에서 타이밍 신호의 에지 및 캡처 신호의 에지를 수신하는 단계, 및 TDC를 사용하여 시간 지연을 측정하는 단계를 포함하며, 시간 지연은 타이밍 신호의 에지가 TDC에서 수신되는 시간과 캡처 신호의 에지가 TDC에서 수신되는 시간 사이이다.

Description

적응형 클록 듀티 사이클 제어기

[01] 본 출원은 2021년 9월 25일에 미국 특허청에 출원된 정규 특허 출원 일련 번호 제17/485,355호에 대한 우선권 및 이익을 주장하고, 그 정규 특허 출원의 전체 내용은 그 전체가 아래에 완전히 기재된 것처럼 그리고 모든 적용가능한 목적들을 위해 본원에 포함된다.

[02] 본 개시내용의 양상들은 일반적으로 클록 분배에 관한 것으로, 더 상세하게는 클록 분배 네트워크에서의 듀티-사이클 왜곡에 관한 것이다.

[03] 시스템은 시스템 내의 하나 이상의 회로들(예를 들어, 플립-플롭들)의 타이밍 동작들을 위한 클록 신호를 생성하도록 구성된 클록 생성기(예를 들어, 위상-고정 루프)를 포함할 수 있다. 시스템은 또한 클록 생성기로부터의 클록 신호를 하나 이상의 회로들로 분배하기 위한 클록 분배 네트워크(또한 클록 트리로 지칭됨)를 포함할 수 있다. 클록 분배가 직면한 난제는, 클록 분배 네트워크의 하나 이상의 신호 경로들에서의 비대칭 노화가 클록 신호에서 듀티-사이클 왜곡을 야기할 수 있고, 이는 하나 이상의 회로들에서 타이밍 문제들(예를 들어, 타이밍 위반들)을 초래할 수 있다는 것이다.

[04] 다음은, 하나 이상의 구현들의 기본적인 이해를 제공하기 위해 그러한 구현들의 간략화된 요약을 제시한다. 이러한 요약은 모든 고려된 구현들의 포괄적인 개요가 아니며, 모든 구현들의 핵심적인 또는 중요한 엘리먼트들을 식별하지도, 임의의 또는 모든 구현들의 범위를 기술하지도 않는 것으로 의도된다. 이러한 요약의 유일한 목적은, 이후에 제시되는 더 상세한 설명에 대한 서론으로서 간략화된 형태로 하나 이상의 구현들의 일부 개념들을 제시하는 것이다.

[05] 제1 양상은 타이밍 측정 회로에 관한 것이다. 타이밍 측정 회로는, 인에이블 입력, 클록 입력, 및 출력을 갖는 론치(launch) 회로를 포함하고, 론치 회로는, 인에이블 입력에서 인에이블 신호를 수신하고, 론치 회로의 클록 입력에서 클록 신호를 수신하도록 구성되고, 인에이블 신호를 수신하는 것에 대한 응답으로, 클록 신호의 제1 에지 상에서, 론치 회로의 출력에서 타이밍 신호의 에지를 론치하도록 구성된다. 타이밍 측정 회로는 또한 클록 입력 및 출력을 갖는 캡처 회로를 포함하고, 캡처 회로는 캡처 회로의 클록 입력에서 클록 신호를 수신하고, 클록 신호의 제2 에지 상에서, 캡처 회로의 출력에서 캡처 신호의 에지를 출력하도록 구성된다. 타이밍 측정 회로는 또한, 신호 입력, 캡처 입력, 및 출력을 갖는 시간-디지털 변환기(TDC)를 포함하며, TDC의 신호 입력은 론치 회로의 출력에 커플링되고, 그리고 TDC의 캡처 입력은 캡처 회로의 출력에 커플링된다.

[06] 제2 양상은 클록 신호를 측정하는 방법에 관한 것이다. 방법은, 클록 신호의 제1 에지 상에서 타이밍 신호의 에지를 론치하는 단계, 클록 신호의 제2 에지 상에서 캡처 신호의 에지를 출력하는 단계, 시간-디지털 변환기(TDC)에서 타이밍 신호의 에지 및 캡처 신호의 에지를 수신하는 단계, 및 TDC를 사용하여 시간 지연을 측정하는 단계를 포함하며, 시간 지연은 타이밍 신호의 에지가 TDC에서 수신되는 시간과 캡처 신호의 에지가 TDC에서 수신되는 시간 사이이다.

[07] 도 1은 본 개시내용의 특정 양상들에 따른, 클록 분배 네트워크를 포함하는 시스템의 예를 도시한다.
[08] 도 2a는 본 개시내용의 특정 양상들에 따른, 지연 버퍼들을 포함하는 신호 경로의 예를 도시한다.
[09] 도 2b는 본 개시내용의 특정 양상들에 따른, 유휴 모드에서 신호 경로의 입력이 로우(low)로 유지되는 예를 도시한다.
[010] 도 2c는 본 개시내용의 특정 양상들에 따른, 비대칭 노화로 인한 신호 경로에서의 듀티-사이클 왜곡의 예를 예시한다.
[011] 도 3은 본 개시내용의 특정 양상들에 따른 적응형 클록 듀티-사이클 제어기의 예를 도시한다.
[012] 도 4는 본 개시내용의 특정 양상들에 따른 링 오실레이터를 포함하는 타이밍 측정 회로의 예를 도시한다.
[013] 도 5는 본 개시내용의 특정 양상들에 따른 시간-디지털 변환기를 포함하는 타이밍 측정 회로의 예를 도시한다.
[014] 도 6은 본 개시내용의 특정 양상들에 따른 클록 신호의 예를 도시하는 타이밍도이다.
[015] 도 7은 본 개시내용의 특정 양상들에 따른 론치 회로 및 캡처 회로의 예시적인 구현을 도시한다.
[016] 도 8a는 본 개시내용의 특정 양상들에 따른 하이-위상 측정의 예를 도시하는 타이밍도이다.
[017] 도 8b는 본 개시내용의 특정 양상들에 따른 로우-위상 측정의 예를 도시하는 타이밍도이다.
[018] 도 8c는 본 개시내용의 특정 양상들에 따른 클록 주기 측정의 예를 도시하는 타이밍도이다.
[019] 도 8d는 본 개시내용의 특정 양상들에 따른 클록 주기 측정의 다른 예를 도시하는 타이밍도이다.
[020] 도 9는 본 개시내용의 특정 양상들에 따른 시간-디지털 변환기의 예시적인 구현을 도시한다.
[021] 도 10은 본 개시내용의 특정 양상들에 따른 시간-디지털 변환기의 다른 예시적인 구현을 도시한다.
[022] 도 11은 본 개시내용의 특정 양상들에 따른 지연 회로의 예시적인 구현을 도시한다.
[023] 도 12는 본 개시내용의 특정 양상들에 따른 듀티-사이클 조정기의 예시적인 구현을 도시한다.
[024] 도 13은 본 개시내용의 특정 양상들에 따른 하이-위상 확장기의 예시적인 구현을 도시한다.
[025] 도 14a는 본 개시내용의 특정 양상들에 따른 하이-위상 확장의 예를 도시하는 타이밍도이다.
[026] 도 14b는 본 개시내용의 특정 양상들에 따른 글리치(glitch)를 초래하는 하이-위상 확장의 예를 도시하는 타이밍도이다.
[027] 도 15a는 본 개시내용의 특정 양상들에 따른 하이-위상 확장기의 다른 예시적인 구현을 도시한다.
[028] 도 15b는 본 개시내용의 특정 양상들에 따른, 하이-위상 확장기에서 생성된 클록 신호의 다수의 지연된 버전들의 예를 도시하는 타이밍도이다.
[029] 도 16은 본 개시내용의 특정 양상들에 따른 하이-위상 확장기의 또 다른 예시적인 구현을 도시한다.
[030] 도 17은 특정 양상들에 따른 듀티-사이클 조정기의 다른 예시적인 구현을 도시한다.
[031] 도 18은 본 개시내용의 특정 양상들에 따른 로우-위상 확장기의 예시적인 구현을 도시한다.
[032] 도 19는 본 개시내용의 특정 양상들에 따른 클록 신호를 측정하는 방법을 예시하는 흐름도이다.

[033] 첨부된 도면들과 관련하여 아래에 기술된 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본원에 설명된 개념들이 실시될 수 있는 유일한 구성들을 표현하는 것으로 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공하려는 목적을 위한 특정 세부사항들을 포함한다. 그러나, 이들 개념들이 이들 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자들에게 명백할 것이다. 일부 예시들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 피하기 위해 블록도 형태로 도시된다.

[034] 도 1은 특정 양상들에 따른 클록 생성기(115), 클록 분배 네트워크(120), 및 다수의 회로들(150-1 내지 150-3)을 포함하는 시스템(110)의 예를 도시한다. 클록 생성기(115)는 회로들(150-1 내지 150-3)의 타이밍 동작들을 위한 클록 신호를 생성하도록 구성된다. 클록 생성기(115)는 위상-고정 루프(PLL; phase-locked loop) 또는 다른 타입의 클록 생성기(115)로 구현될 수 있다. 클록 분배 네트워크(120)(클록 트리로 또한 지칭됨)는 클록 생성기(115)로부터의 클록 신호를 회로들(150-1 내지 150-3)로 분배하도록 구성된다. 본원에서 사용되는 바와 같이, "클록 신호"는 하이와 로우 사이에서 발진하는 주기적인 신호일 수 있다. 클록 신호는 예를 들어, 동기식 디지털 회로들 또는 다른 타입들의 회로들의 시간 동작들에 사용될 수 있다. 클록 신호는, 클록 신호가 하이(즉, 1)인 클록 주기(즉, 클록 사이클)의 퍼센티지 또는 프랙션(fraction)으로서 표현될 수 있는 듀티 사이클을 갖는다. 클록 신호는 (예를 들어, 회로들(150-1 내지 150-3)이 활성이 아닐 때) 전력을 절약하기 위해 게이팅될 수 있다. 클록 게이팅은 하나 이상의 회로들이 활성이 아닐 때 동적 전력 소비를 감소시키기 위한 알려진 기법이다.

[035] 도 1에 도시된 예에서, 회로들(150-1 내지 150-3) 각각은, 클록 신호에 의해 클록킹되는 개개의 플립-플롭들(155-1 내지 155-3)을 포함할 수 있다. 회로들(150-1 내지 150-3)은 플립-플롭들로 제한되지 않으며, 플립-플롭들(155-1 내지 155-3)에 부가하여 또는 그 대신에 다른 디바이스들을 포함할 수 있다는 것이 인지되어야 한다.

[036] 이러한 예에서, 클록 생성기(115)는 클록 분배 네트워크(120)의 입력(122)에 커플링되고, 회로들(150-1 내지 150-3) 각각은 클록 분배 네트워크(120)의 개개의 출력(124-1 내지 124-3)에 커플링된다. 클록 분배 네트워크(120)는 입력(122)(루트 노드로 또한 지칭됨)을 통해 클록 생성기(115)로부터 클록 신호를 수신하고, 출력들(124-1 내지 124-3)(리프 노드들로 또한 지칭됨)을 통해 회로들(150-1 내지 150-3)에 클록 신호를 분배한다.

[037] 도 1에 도시된 예에서, 클록 분배 네트워크(120)는 신호 경로(125) 및 지연 버퍼들(132, 134, 및 136)을 포함한다. 신호 경로(125)는 직렬로 커플링된 지연 버퍼들(130-1 내지 130-n)을 포함한다. 클록 분배 네트워크(120)는 도 1에 도시되지 않은 부가적인 지연 버퍼들 및/또는 다른 컴포넌트들을 포함할 수 있다는 것이 인지되어야 한다. 예를 들어, 클록 분배 네트워크(120)는 공급 전압 드룹(droop)들의 영향을 완화하기 위해 적응형 클록 분배(미도시)를 포함할 수 있다. 클록 분배 네트워크(120)는 또한, 회로들(150-1 내지 150-3)이 유휴 상태일 때 클록 신호를 게이팅하여 회로들(150-1 내지 150-3)이 유휴 상태일 때 동적 전력 소비를 감소시키기 위해 하나 이상의 클록 게이팅 회로들(클록 게이팅 셀들로 또한 지칭됨)을 포함할 수 있다. 본원에서 사용되는 바와 같이, "신호 경로"는 신호(예를 들어, 클록 신호)가 전파되는 경로이며, 하나 이상의 지연 버퍼들 및/또는 하나 이상의 다른 컴포넌트들(예를 들어, 스플리터, 증폭기, 스위치, 전압-레벨 시프터, 클록-게이팅 회로 등)을 포함할 수 있다.

[038] 클록 분배 네트워크(120)의 난제는, 클록 분배 네트워크(120)에서의 비대칭 노화가 회로들(150-1 내지 150-3)에 커플링되는 리프 노드들(즉, 출력들(124-1 내지 124-3))에서 클록 신호의 듀티-사이클 왜곡을 야기할 수 있다는 것이다. 듀티-사이클 왜곡은, 정정되지 않으면, 회로들(150-1 내지 150-3)에서 타이밍 문제들(예를 들어, 타이밍 위반들)을 초래할 수 있다.

[039] 클록 분배 네트워크(120)의 신호 경로(125)에서의 비대칭적 노화로 인한 듀티-사이클 왜곡의 예가 이제 도 2a 내지 도 2c를 참조하여 논의될 것이다. 도 2a는 직렬로 커플링된 지연 버퍼들(130-1 내지 130-8)을 포함하는 신호 경로(125)의 예를 도시한다. 신호 경로(125)가 도 2a에 도시된 지연 버퍼들(130-1 내지 130-8)의 수로 제한되지 않으며, 신호 경로(125)가 상이한 수의 지연 버퍼들을 포함할 수 있다는 것이 인지되어야 한다.

[040] 도 2a에 도시된 예에서, 지연 버퍼들(130-1 내지 130-8) 각각은 제1 개개의 트랜지스터(225-1 내지 225-8)(예를 들어, n-타입 전계 효과 트랜지스터(NFET)) 및 제2 개개의 트랜지스터(230-1 내지 230-8)(예를 들어, p-형 전계 효과 트랜지스터(PFET))를 포함하는 개개의 상보형 인버터로 구현된다. 그러나, 지연 버퍼들(130-1 내지 130-8) 각각은 다른 타입의 회로 또는 로직 게이트로 구현될 수 있다는 것이 인지되어야 한다. 지연 버퍼는 비-반전 지연 버퍼를 구현하기 위해 직렬로 커플링된 2개의 인버터들을 포함할 수 있다는 것이 또한 인지되어야 한다. 이러한 경우, 도 2a의 지연 버퍼들(130-1 및 130-2)은 제1 비-반전 지연 버퍼로 고려될 수 있고, 도 2a의 지연 버퍼들(130-3 및 130-4)은 제2 비-반전 지연 버퍼로 고려될 수 있는 식이다.

[041] 특정 양상들에서, 클록 게이팅 회로(미도시)가 클록 생성기(115)와 신호 경로(125)의 입력 사이에 커플링될 수 있다. 이러한 예에서, 클록 게이팅 회로는, 유휴 모드에서 전력을 보존하기 위해, 활성 모드에서 클록 신호를 전달하고 유휴 모드에서 클록 신호를 게이팅(즉, 클록 신호를 차단)하도록 구성될 수 있다.

[042] 도 2b는, 유휴 모드에서 클록 신호가 게이팅되고, 유휴 모드에서 신호 경로(125)의 입력이 로우(low)(즉, 로직 제로)로 유지되는 예를 도시한다. 도 2b는 또한 유휴 모드에서의 지연 버퍼들(130-1 내지 130-8) 각각의 출력에서의 로직 상태를 도시한다. 도 2b에 도시된 바와 같이, 지연 버퍼들(130-1 내지 130-8)이 이러한 예에서 인버터들로 구현되기 때문에, 지연 버퍼들(130-1 내지 130-8)의 출력들에서의 로직 상태들은 1과 0 사이에서 교번한다.

[043] 이러한 예에서, 트랜지스터들(230-1, 225-2, 230-3, 225-4, 230-5, 225-6, 230-7, 및 225-8)은 유휴 모드에서 턴 온되는 반면에, 트랜지스터들(225-1, 230-2, 225-3, 230-4, 225-5, 230-6, 225-7, 및 230-8)은 유휴 모드에서 턴 오프된다. 도 2b에서, 턴 온된 트랜지스터들은 두꺼운 라인들로 도시된다. 유휴 모드에서 턴 온되는 트랜지스터들(230-1, 225-2, 230-3, 225-4, 230-5, 225-6, 230-7, 및 225-8)은 유휴 모드에서 스트레스를 받고, 여기서 공급 전압(Vdd)과 대략적으로 동일한 DC 전압이 트랜지스터들(230-1, 225-2, 230-3, 225-4, 230-5, 225-6, 230-7, 및 225-8) 각각의 게이트-소스에 걸쳐 인가된다. 유휴 모드에서의 전압 스트레스는 트랜지스터들(230-1, 225-2, 230-3, 225-4, 230-5, 225-6, 230-7, 및 225-8)로 하여금 유휴 모드에서 턴 오프되는 트랜지스터들(225-1, 230-2, 225-3, 230-4, 225-5, 230-6, 225-7, 및 230-8) 보다 노화하게 하며, 이는 신호 경로(125)에서의 트랜지스터들의 비대칭적인 노화를 초래한다.

[044] 이러한 예에서, 비대칭적인 노화는 트랜지스터들(230-1, 225-2, 230-3, 225-4, 230-5, 225-6, 230-7, 및 225-8)의 임계 전압들을 증가시키며, 이는 트랜지스터들(225-1, 230-2, 225-3, 230-4, 225-5, 230-6, 225-7, 및 230-8)에 비해 트랜지스터들(230-1, 225-2, 230-3, 225-4, 230-5, 225-6, 230-7, 및 225-8)을 감속되게 한다. 트랜지스터들(230-1, 225-2, 230-3, 225-4, 230-5, 225-6, 230-7, 및 225-8)의 감속은 신호 경로(125)의 출력에서의 하강 에지 지연으로 하여금, 신호 경로(125)의 출력에서의 상승 에지 지연에 비해 증가하게 한다. 이는, 유휴 모드에서 스트레스를 받는 트랜지스터들(230-1, 225-2, 230-3, 225-4, 230-5, 225-6, 230-7, 및 225-8)을 순차적으로 턴 온함으로써 클록 신호의 하강 에지(즉, 하강 전이)가 신호 경로(125)의 출력으로 전파되는 반면에, 유휴 모드에서 스트레스를 받지 않는 트랜지스터들(225-1, 230-2, 225-3, 230-4, 225-5, 230-6, 225-7, 및 230-8)을 순차적으로 턴 온함으로써 클록 신호의 상승 에지(즉, 상승 전이)가 신호 경로(125)의 출력으로 전파되기 때문이다. 상승 에지 지연에 비해 하강 에지 지연의 증가는 신호 경로(125)에서 듀티-사이클 왜곡을 초래한다.

[045] 듀티-사이클 왜곡의 예가 도 2c에 도시된 타이밍도에 예시된다. 도 2c에 도시된 예에서, 신호 경로(125)가 유휴 모드에 있지 않을 때(즉, 신호 경로(125)가 활성일 때), 클록 신호(250)는 신호 경로(125)에 대한 입력이다. 이러한 예에서, 신호 경로(125)의 입력에서의 클록 신호(250)는 50% 듀티 사이클을 갖는다. 도 2c는 또한, 클록 신호가 신호 경로(125)를 통해 전파된 후의 신호 경로(125)의 출력에서의 클록 신호(260)를 도시한다. 신호 경로(125)는 클록 신호(260)의 상승 에지를 지연(T_r)만큼 지연시키고 클록 신호(260)의 하강 에지를 지연(T_f)만큼 지연시킨다. 도 2c에 도시된 바와 같이, 위에서 논의된 신호 경로(125)에서의 트랜지스터들의 비대칭 노화로 인해, 하강 에지의 지연(T_f)은 상승 에지의 지연(T_r)보다 더 길다. 하강 에지의 더 긴 지연은 신호 경로(125)의 출력에서의 클록 신호(260)의 듀티 사이클이 증가되게 한다(즉, 50% 초과의 듀티 사이클을 초래함). 따라서, 이러한 예에서, 비대칭 노화로 인한 듀티-사이클 왜곡은 클록 신호의 듀티 사이클을 증가시킨다.

[046] 비대칭 노화는 또한 신호 경로(125)의 입력이 유휴 모드에서 하이로 유지되는 경우에 발생한다. 이러한 경우에, 비대칭 노화는 신호 경로(125)의 상승 에지 지연이 신호 경로(125)의 하강 에지 지연에 비해 증가하게 하여, 클록 신호의 듀티 사이클을 감소시키는 듀티-사이클 왜곡을 초래한다. 따라서, 신호 경로(125)에서의 트랜지스터들의 비대칭 노화는 시간의 경과에 따라 듀티-사이클 왜곡을 초래한다. 듀티-사이클 왜곡은, 예를 들어, 유휴 모드에서 신호 경로(125)의 입력이 로우로 유지되는지 또는 하이로 유지되는지 여부, 신호 경로(125)에서 지연 버퍼들의 수, 및/또는 다른 팩터들에 따라 클록 신호의 듀티 사이클을 증가 또는 감소시킬 수 있다.

[047] 도 3은 특정 양상들에 따른 듀티-사이클 왜곡을 보상하도록 구성된 적응형 듀티-사이클 제어기(305)의 예를 도시한다. 적응형 듀티-사이클 제어기(305)는 타이밍 측정 회로(310), 듀티-사이클 조정기(320), 및 듀티-사이클 제어 회로(330)를 포함한다.

[048] 타이밍 측정 회로(310)는 입력(312) 및 출력(314)을 갖는다. 도 3의 예에서, 타이밍 측정 회로(310)의 입력(312)은 클록 분배 네트워크(120)의 리프 노드(즉, 출력(124-3))에 커플링된다. 그러나, 아래에서 추가로 논의되는 바와 같이, 타이밍 측정 회로(310)의 입력(312)은 다른 예들에서 다른 노드에 커플링될 수 있다는 것이 인지되어야 한다. 타이밍 측정 회로(310)는 입력(312)에서 클록 신호를 수신하고, 클록 신호의 하나 이상의 타이밍 파라미터들을 측정하고, 하나 이상의 측정된 타이밍 파라미터들에 기초하여 측정 신호를 출력하도록 구성된다. 하나 이상의 타이밍 파라미터들은 타이밍 측정 회로(310)의 입력(312)에서 수신된 클록 신호의 듀티 사이클에 관련된 정보를 제공한다. 예를 들어, 하나 이상의 타이밍 파라미터들은 클록 신호의 하이 위상의 측정을 포함할 수 있고, 여기서 하이 위상은 하나의 클록 주기(즉, 클록 신호의 하나의 주기) 동안 클록 신호가 하이(즉, 1)인 지속기간이다. 이러한 예에서, 주어진 클록 주기에 대해, 더 큰 하이 위상은 더 큰 듀티 사이클을 표시하고, 더 작은 하이 위상은 더 작은 듀티 사이클을 표시한다. 하나 이상의 타이밍 파라미터들은 또한 클록 신호의 로우 위상의 측정을 포함할 수 있고, 여기서 로우 위상은 하나의 클록 주기 동안 클록 신호가 로우(즉, 제로)인 지속기간이다. 이러한 예에서, 주어진 클록 주기에 대해, 더 큰 로우 위상은 더 작은 듀티 사이클을 표시하고, 더 작은 로우 위상은 더 큰 듀티 사이클을 표시한다.

[049] 도 3의 예에서, 타이밍 측정 회로(310)는 리프 노드(즉, 출력(124-3))에 커플링된다. 따라서, 이러한 예에서, 타이밍 측정 회로(310)는 클록 신호가 클록 분배 네트워크(120)에서 듀티-사이클 왜곡을 겪은 후에 클록 신호를 수신한다. 그 결과, 타이밍 측정 회로(310)로부터의 측정 신호는 클록 분배 네트워크(120)에서의 노화 효과로 인한 리프 노드에서의 클록 신호의 듀티-사이클 왜곡에 대한 정보를 제공한다. 타이밍 측정 회로(310)는 또한 듀티-사이클 모니터, 듀티-사이클 측정 회로, 듀티-사이클 검출기, 또는 다른 용어로 지칭될 수 있다.

[050] 듀티-사이클 조정기(320)는 신호 입력(322), 제어 입력(326), 및 출력(324)을 갖는다. 신호 입력(322)은 클록 생성기(115)에 커플링되고, 출력(324)은 클록 분배 네트워크(120)에 커플링된다. 도 3의 예에서, 듀티-사이클 조정기(320)의 출력(324)은 클록 분배 네트워크(120)의 루트 노드(즉, 입력(122))에 커플링된다. 듀티-사이클 조정기(320)는, 신호 입력(322)에서 클록 신호를 수신하고, 클록 신호의 듀티 사이클을 조정하고(즉, 클록 신호의 듀티-사이클 조정을 수행하고), 그리고 출력(324)에서의 듀티-사이클 조정 이후 클록 신호를 출력하도록 구성된다. 출력(324)에서의 클록 신호는 또한 듀티-사이클 조정된 클록 신호로 지칭될 수 있는데, 이는 듀티-사이클 조정기(320)가 입력(322)에서 수신된 클록 신호의 듀티 사이클을 조정하여 출력(324)에서 듀티-사이클 조정된 클록 신호를 생성하기 때문이다. 듀티-사이클 조정기(320)는 아래에서 추가로 논의되는 바와 같이, 제어 입력(326)에서 수신된 제어 신호에 기초하여 클록 신호의 듀티 사이클을 조정하도록 구성된다. 이러한 예에서, 듀티-사이클 조정기(320)의 출력(324)이 클록 분배 네트워크(120)의 루트 노드(즉, 입력(122))에 커플링되기 때문에, 듀티-사이클 조정기(320)는 루트 노드에서 클록 신호의 듀티-사이클 조정을 제공한다. 그러나, 본 개시내용은 이러한 예로 제한되지 않는다는 것이 인지되어야 한다.

[051] 듀티-사이클 제어 회로(330)는 입력(332) 및 출력(334)을 갖는다. 입력(332)은 타이밍 측정 회로(310)의 출력(314)에 커플링되고, 출력(334)은 듀티-사이클 조정기(320)의 제어 입력(326)에 커플링된다. 듀티-사이클 제어 회로(330)는 타이밍 측정 회로(310)로부터 측정 신호를 수신하고, 측정 신호에 기초하여 제어 입력(326)을 통해 듀티-사이클 조정기(320)에 의한 클록 신호의 듀티-사이클 조정을 세팅하도록 구성된다.

[052] 일례에서, 듀티-사이클 제어 회로(330)는, 타이밍 측정 회로(310)로부터의 측정 신호에 기초하여 듀티-사이클 조정을 결정하고 결정된 듀티-사이클 조정에 기초하여 듀티-사이클 조정기(320)의 듀티-사이클 조정을 세팅함으로써 클록 분배 네트워크(120)에서의 듀티-사이클 왜곡을 보상한다. 예를 들어, 타이밍 측정 회로(310)로부터의 측정 신호는 리프 노드에서 측정된 클록 신호의 하이 위상을 표시할 수 있다. 이러한 예에서, 듀티-사이클 제어 회로(330)는, 듀티-사이클 조정기(320)에 대한 듀티-사이클 조정을 결정하기 위해, 측정된 하이 위상을 타겟 듀티 사이클에 대응하는 타겟 하이 위상과 비교할 수 있다. 타겟 듀티 사이클이 50% 듀티 사이클인 예의 경우, 타겟 하이 위상은 클록 주기의 절반과 대략 동일하다. 측정된 하이 위상이 타겟 하이 위상보다 크면(리프 노드에서의 클록 신호의 듀티 사이클이 타겟 듀티 사이클보다 더 클 때 발생함) , 듀티-사이클 제어 회로(330)는 리프 노드에서 클록 신호의 듀티 사이클을 감소시키는 듀티-사이클 조정기(320)에 대한 듀티-사이클 조정을 결정할 수 있다. 이러한 경우, 듀티 사이클의 감소는 리프 노드에서의 클록 신호의 듀티 사이클과 타겟 듀티 사이클 사이의 차이를 감소시킨다. 반면에, 측정된 하이 위상이 타겟 하이 위상 미만이면(리프 노드에서의 클록 신호의 듀티 사이클이 타겟 듀티 사이클 미만일 때 발생함), 듀티-사이클 제어 회로(330)는 리프 노드에서 클록 신호의 듀티 사이클을 증가시키는 듀티-사이클 조정기(320)에 대한 듀티-사이클 조정을 결정할 수 있다. 듀티-사이클 조정기(320)에 대한 듀티-사이클 조정을 결정하기 위한 다른 예들이 아래에서 추가로 논의된다.

[053] 따라서, 이러한 예에서, 적응형 듀티-사이클 제어기(305)는 타이밍 측정 회로(310)를 사용하여 리프 노드에서 클록 신호의 듀티 사이클을 모니터링하고, 타이밍 측정 회로(310)로부터의 측정 신호에 기초하여 루트 노드에서 클록 신호의 듀티 사이클을 조정하여, 클록 분배 네트워크(120)에서의 듀티-사이클 왜곡을 보상한다. 특정 양상들에서, 적응형 듀티-사이클 제어기(305)는 시스템(110)이 부팅될 때마다 듀티-사이클 조정을 수행할 수 있다.

[054] 도 3의 예에서, 적응형 듀티-사이클 제어기(305)는 타이밍 측정 회로(310)를 사용하여 하나의 리프 노드(즉, 출력(124-3))에서 클록 신호의 듀티 사이클을 모니터링한다. 이러한 예에서, 타이밍 측정 회로(310)에 커플링된 리프 노드에서의 듀티 사이클 왜곡과 다른 리프 노드들(즉, 출력들(124-1 및 124-2)) 각각에서의 듀티 사이클 왜곡 사이에는 높은 상관이 존재할 수 있다. 그러나, 적응형 듀티-사이클 제어기(305)는 이러한 예로 제한되지 않는다는 것이 인지되어야 한다. 다른 예에서, 적응형 듀티-사이클 제어기(305)는 다수의 타이밍 측정 회로들을 포함할 수 있고, 여기서 타이밍 측정 회로들 각각은 개개의 리프 노드에서 클록 신호의 듀티 사이클을 모니터링하기 위해 개개의 리프 노드에 커플링된다.

[055] 타이밍 측정 회로(310)가 리프 노드에 커플링되는 것으로 제한되지 않음이 인지되어야 한다. 예를 들어, 일부 애플리케이션들에서, 타이밍 측정 회로(310)는 클록 분배 네트워크(120) 앞에 로케이팅된 노드 또는 클록 분배 네트워크(120) 내에 로케이팅된 노드에 커플링될 수 있다. 이는 예를 들어, 위에서 논의된 클록 분배 네트워크(120)에서의 노화 효과 외에도 클록 신호의 듀티-사이클 왜곡을 야기하는 다른 효과에 대한 듀티-사이클 보상을 제공하기 위해 행해질 수 있다. 일 예에서, 클록 생성기(115)는 클록 신호에 듀티-사이클 왜곡을 도입할 수 있다. 이러한 예에서 클록 생성기(115)에서의 듀티-사이클 왜곡에 대한 보상을 제공하기 위해, 타이밍 측정 회로(310)는 클록 분배 네트워크(120) 이전에 듀티-사이클 조정기(320)의 출력(324)에 커플링될 수 있다. 다른 예에서, 타이밍 측정 회로(310)는 클록 분배 네트워크(120) 내의 듀티-사이클 보상을 제공하기 위해 클록 분배 네트워크(120) 내의 노드에 커플링될 수 있다. 따라서, 타이밍 측정 회로(310)는 듀티 사이클 왜곡을 야기하는 시스템에서의 다양한 효과들에 대한 듀티-사이클 보상을 제공하기 위해 시스템(예를 들어, 시스템(110)) 내의 다수의 노드들 중 임의의 노드에 커플링될 수 있다는 것이 인지되어야 한다.

[056] 타이밍 측정 회로(310)를 구현하는 것에 대한 난제는 고분해능 타이밍 측정을 달성하는 것이다. 높은 분해능은 (예를 들어, 클록 분배 네트워크(120) 및/또는 클록 생성기(115)에서) 듀티-사이클 왜곡의 더 정확한 보상을 가능하게 한다. 아래에서 추가로 논의되는 바와 같이, 더 빠른 프로세싱 속도들을 달성하기 위해 클록 신호의 주파수가 증가함에 따라, 고분해능 타이밍 측정을 달성하는 것이 훨씬 더 난제가 된다.

[057] 도 4는 타이밍 측정 회로(410)의 전류 구현의 예를 도시한다. 타이밍 측정 회로(410)는 플립-플롭(420), 링 오실레이터(430) 및 카운터(440)를 포함한다. 플립-플롭(420)은 클록 신호를 수신하도록 구성된 신호 입력("D"로 라벨링됨), 클록 입력("CK"로 라벨링됨), 및 출력("Q"로 라벨링됨)을 갖는다. 링 오실레이터(430)는 인에이블 입력(432) 및 출력(434)을 갖는다. 카운터(440)는 타겟 입력(446), 카운트 입력(442), 인에이블 입력(444), 및 출력(448)을 갖는다.

[058] 이러한 예에서, 타이밍 측정 회로(410)는 클록 신호의 하이 위상(즉, 하나의 클록 주기 동안 클록 신호가 하이인 지속기간)을 측정한다. 이를 수행하기 위해, 링 오실레이터(430)는, 링 오실레이터(430)의 인에이블 입력(432)에 인에이블 신호를 입력함으로써 인에이블된다. 이는 링 오실레이터(430)가 링 오실레이터(430)의 주파수에서 발진하는 링 오실레이터(RO) 신호를 생성하게 한다. 링 오실레이터(430)는 플립-플롭(420)의 클록 입력 및 카운터(440)의 카운트 입력(442)에 커플링된 링 오실레이터(430)의 출력(434)에서 RO 신호를 출력한다.

[059] 이러한 예에서, 플립-플롭(420)은 RO 신호에 의해 클록킹된다. 플립-플롭(420)은 RO 신호의 상승 에지들 상에서 클록 신호의 로직 상태를 래칭하고, 클록 신호의 래칭된 로직 상태를 카운터(440)의 인에이블 입력(444)에 출력하도록 구성된다. 이러한 예에서, 플립-플롭(420)은 클록 신호가 하이일 때 1을 래칭하고, 따라서 클록 신호의 하이 위상과 대략 동일한 지속기간 동안 1을 카운터(440)의 인에이블 입력(444)으로 출력한다.

[060] 이러한 예에서, 카운터(440)는 카운트 입력(442)에서의 RO 신호의 발진들의 수를 카운팅하는 한편, 플립-플롭(420)은 카운터(440)의 인에이블 입력(444)에 1을 출력한다. 플립-플롭(420)이 클록 신호의 하이 위상과 대략 동일한 지속기간 동안 카운터(440)의 인에이블 입력(444)으로 1을 출력하기 때문에, 카운터(440)는 클록 신호의 하이 위상에서의 RO 신호의 발진들의 수를 카운팅한다. 그 결과, 카운터(440)의 카운트 값은 클록 신호의 하이 위상(즉, 하나의 클록 주기 동안 클록 신호가 하이인 지속기간)의 측정을 제공한다.

[061] 카운터(440)는 타겟 입력(446)에서 타겟 카운트 값을 수신하며, 여기서 타겟 카운트 값은 타겟 듀티 사이클(예를 들어, 50% 듀티 사이클)에 대응하는 타겟 하이 위상에 대한 카운트 값을 표시한다. 이어서, 카운터(440)는, 클록 신호의 듀티 사이클이 타겟 듀티 사이클을 초과하는지 또는 미만인지를 결정하기 위해 RO 신호로부터의 카운트 값을 타겟 카운트 값과 비교하고, 듀티-사이클 왜곡을 보상하기 위해 클록 신호의 듀티 사이클을 증가 또는 감소시킬지 여부를 표시하는 비교에 기초하여 출력(448)에서 신호를 출력한다.

[062] 도 4에 도시된 RO-기반 타이밍 측정 회로(410)의 난제는, 높은 분해능을 달성하기 위해, 링 오실레이터(430)의 주파수가 클록 신호의 주파수보다 훨씬 더 높을 필요가 있다는 것이다. 클록 신호의 주파수가 증가함에 따라, RO-기반 타이밍 측정 회로(410)로 높은 분해능을 달성하기가 점점 더 어려워진다. 예를 들어, 500ps의 대응하는 클록 주기를 갖는 2GHz의 클록 주파수에 대해, 100ps의 대응하는 클록 주기를 갖는 10GHz의 링 오실레이터 주파수는 단지 하나의 클록 주기의 20%의 분해능을 제공하는데, 이는 상당히 낮다.

[063] 위의 것을 해결하기 위해, 본 개시내용의 양상들은 아래에서 추가로 논의된 바와 같이, 조정가능 지연 회로 및/또는 시간-디지털 변환기(TDC)를 사용하여 높은 분해능으로 클록 신호의 하나 이상의 타이밍 파라미터들을 측정할 수 있는 타이밍 측정 회로들을 제공한다.

[064] 도 5는 특정 양상들에 따른 예시적인 타이밍 측정 회로(510)를 도시한다. 타이밍 측정 회로(510)는 도 3의 타이밍 측정 회로(310)를 구현하는 데 사용될 수 있다(즉, 타이밍 측정 회로(310)는 타이밍 측정 회로(510)의 인스턴스일 수 있음).

[065] 타이밍 측정 회로(510)는 입력(512) 및 출력(514)을 갖는다. 타이밍 측정 회로(510)는 입력(512)을 통해 클록 신호("clk"로 라벨링됨)를 수신하도록 구성된다. 일 예에서, 입력(512)은 클록 분배 네트워크(예를 들어, 클록 분배 네트워크(120))의 리프 노드에 커플링될 수 있다. 그러나, 본 개시내용은 이러한 예로 제한되지 않으며, 입력(512)은 다른 노드(예를 들어, 클록 분배 네트워크(120) 이전의 노드, 클록 분배 네트워크(120) 내의 노드 등)에 커플링될 수 있다는 것이 인지되어야 한다. 타이밍 측정 회로(510)는 아래에서 추가로 논의되는 바와 같이, 출력(514)에서 측정 신호를 출력하도록 구성된다. 도 3의 타이밍 측정 회로(310)를 구현하기 위해 타이밍 측정 회로(510)가 사용되는 예의 경우, 입력(512)은 도 3의 입력(312)에 대응하고, 출력(514)은 도 3의 출력(314)에 대응한다. 타이밍 측정 회로(510)의 입력(512)이 듀티-사이클 조정기(320)의 출력(324)에 커플링되는 예의 경우, 타이밍 측정 회로(510)의 입력(512)에서의 클록 신호는 또한 듀티-사이클 조정된 클록 신호로 지칭될 수 있는데, 이는, 듀티-사이클 조정기(320)가 듀티-사이클 조정기(320)의 입력(322)에서 수신된 클록 신호의 듀티-사이클을 조정하기 때문이다. 타이밍 측정 회로(510)의 입력(512)은 신호 경로(125)를 통해 듀티-사이클 조정기(320)의 출력(324)에 커플링될 수 있다.

[066] 이러한 예에서, 타이밍 측정 회로(510)는 측정 제어 회로(520), 론치 회로(530), 지연 회로(550), 시간-디지털 변환기(TDC)(560), 및 캡처 회로(540)를 포함한다. 아래에서 추가로 논의되는 바와 같이, 측정 제어 회로(520)는 타이밍 측정 회로(510)의 동작들을 제어한다.

[067] 론치 회로(530)는 인에이블 입력(532), 클록 입력(534), 제어 입력(536), 및 출력(538)을 갖는다. 인에이블 입력(532)은 측정 제어 회로(520)의 제1 출력(523)에 커플링되고, 클록 입력(534)은 클록 신호를 수신하기 위해 타이밍 측정 회로(510)의 입력(512)에 커플링되며, 제어 입력(536)은 측정 제어 회로(520)의 제2 출력(524)에 커플링된다. 론치 회로(530)는 측정을 개시하기 위해 인에이블 입력(532)을 통해 측정 제어 회로(520)로부터 인에이블 신호를 수신하도록 구성된다. 인에이블 신호에 대한 응답으로, 론치 회로(530)는 클록 신호의 에지 상에서, 출력(538)에서 타이밍 신호의 에지를 론치(즉, 출력)한다. 타이밍 신호의 에지를 론치하기 위해 사용되는 클록 신호의 에지는 상승 에지 또는 하강 에지일 수 있다. 특정 양상들에서, 론치 회로(530)는 제어 입력(536)을 통해 측정 제어 회로(520)로부터 수신된 제1 에지 선택 신호에 기초하여 타이밍 신호의 에지를 론치하는 데 사용되는 클록 신호의 에지를 선택한다. 예를 들어, 론치 회로(530)는, 제1 에지 선택 신호가 제1 로직 값을 갖는 경우, 클록 신호의 상승 에지 상에서 타이밍 신호의 에지를 론치하고, 제1 에지 선택 신호가 제2 로직 값을 갖는 경우, 클록 신호의 하강 에지 상에서 타이밍 신호의 에지를 론치할 수 있다. 제1 로직 값은 1일 수 있고 제2 로직 값은 0일 수 있거나, 또는 그 반대일 수 있다. 타이밍 신호의 에지는 상승 에지 또는 하강 에지일 수 있다.

[068] 지연 회로(550)는 신호 입력(552), 제어 입력(554), 및 출력(556)을 갖는다. 신호 입력(552)은 론치 회로(530)의 출력(538)에 커플링된다. 제어 입력(554)은 측정 제어 회로(520)의 제3 출력(525)에 커플링된다. 지연 회로(550)는, 신호 입력(552)을 통해 론치 회로(530)로부터 타이밍 신호의 에지를 수신하고, 시간 지연만큼 타이밍 신호의 에지를 지연시키고, 그리고 출력(556)에서 타이밍 신호의 지연된 에지를 출력하도록 구성된다. 특정 양상들에서, 지연 회로(550)의 시간 지연은 조정가능(즉, 프로그래밍가능)하다. 이들 양상들에서, 지연 회로(550)는 제어 입력(554)을 통해 측정 제어 회로(520)로부터 수신된 지연 제어 신호에 기초하여 지연 회로(550)의 시간 지연을 세팅하도록 구성된다.

[069] 캡처 회로(540)는 클록 입력(542), 제어 입력(544), 및 출력(546)을 갖는다. 클록 입력(542)은 클록 신호를 수신하기 위해 타이밍 측정 회로(510)의 입력(512)에 커플링되고, 제어 입력(544)은 측정 제어 회로(520)의 제4 출력(526)에 커플링된다. 캡처 회로(540)는 캡처 신호를 생성하고 출력(546)에서 캡처 신호를 출력하도록 구성된다. 특정 양상들에서, 캡처 회로(540)는 제어 입력(544)을 통해 측정 제어 회로(520)로부터 수신된 제2 에지 선택 신호에 기초하여 클록 신호의 상승 에지 또는 하강 에지 상에서 캡처 신호의 에지를 출력하도록 구성된다. 예를 들어, 캡처 회로(540)는, 제2 에지 선택 신호가 제1 로직 값을 갖는 경우, 클록 신호의 상승 에지 상에서 캡처 신호의 에지를 출력하고, 제2 에지 선택 신호가 제2 로직 값을 갖는 경우, 클록 신호의 하강 에지 상에서 캡처 신호의 에지를 출력할 수 있다. 제1 로직 값은 1일 수 있고 제2 로직 값은 0일 수 있거나, 또는 그 반대일 수 있다. 캡처 신호의 에지는 상승 에지 또는 하강 에지일 수 있다. 특정 양상들에서, 캡처 신호는 아래에서 추가로 논의되는 바와 같이 캡처 클록 신호일 수 있다.

[070] TDC(560)는 신호 입력(562), 캡처 입력(564), 및 출력(566)을 갖는다. TDC(560)의 신호 입력(562)은 지연 회로(550)로부터 타이밍 신호의 지연된 에지를 수신하기 위해 지연 회로(550)의 출력(556)에 커플링된다. 캡처 입력(564)은 캡처 회로(540)로부터 캡처 신호의 에지를 수신하기 위해 캡처 회로(540)의 출력(546)에 커플링된다. TDC(560)의 출력(566)은 측정 제어 회로(520)의 시간-측정 입력(522)에 커플링된다. TDC(560)는 신호 입력(562)에서 TDC(560)가 타이밍 신호의 에지를 수신하는 시간과 캡처 입력(564)에서 TDC(560)가 캡처 신호의 에지를 수신하는 시간 사이의 시간 지연(즉, 경과된 시간)을 측정하고, 측정된 시간 지연을 나타내는 디지털 시간-측정 신호를 출력(566)에서 출력하도록 구성된다. 이러한 예에서, 시간 지연 측정은 타이밍 신호의 에지에서 시작하고 캡처 신호의 에지에서 중지될 수 있다.

[071] 특정 양상들에서, 측정 제어 회로(520)는, 제1 에지 선택 신호를 사용하여 타이밍 신호의 에지를 론치하는 데 사용되는 클록 신호의 에지를 선택하고 제2 에지 선택 신호를 사용하여 캡처 신호의 에지를 출력하는데 사용된 클록 신호의 에지를 선택함으로써 클록 신호의 다양한 타이밍 파라미터들을 측정할 수 있다. 이것의 예가, 클록 신호의 예시적인 타이밍도를 도시하는 도 6에 예시된다. 클록 신호는 도 6에 도시된 듀티 사이클과 상이한 듀티 사이클을 가질 수 있다는 것이 인지되어야 한다.

[072] 예를 들어, 측정 제어 회로(520)는, 타이밍 신호의 에지를 론치하기 위해 클록 신호의 상승 에지(610)를 선택하고, 캡처 신호의 에지를 출력하기 위해 클록 신호의 하강 에지(620)를 선택함으로써 클록 신호의 하이 위상을 측정할 수 있다. 위에서 논의된 바와 같이, 하이 위상은 하나의 클록 주기 동안 클록 신호가 하이인 시간 지속기간(즉, 1)이다. 이러한 예에서, 도 6에 도시된 바와 같이, 하이 위상은 클록 신호의 상승 에지(610)에서 시작하고 클록 신호의 하강 에지(620)에서 종료된다. 이러한 예에서, 하이 위상은 지연 회로(550)의 시간 지연과 TDC(560)에 의해 측정된 시간 지연의 합과 대략 동일하다. 이것은, 하이 위상이 타이밍 신호의 에지가 클록 신호의 상승 에지(610) 상에서 론치되는 시간 및 캡처 신호의 에지가 클록 신호의 하강 에지(620) 상에서 출력되는 시간으로부터의 시간 지연과 대략 동일하기 때문이고, 이는 지연 회로(550)의 시간 지연과 TDC(560)에 의해 측정된 시간 지연의 합과 대략 동일하다. 지연 회로(550)의 시간 지연이 알려져 있다고 가정하면, 측정 제어 회로(520)는, 하이 위상을 결정하기 위해, TDC(560)로부터의 디지털 시간-측정 신호에 의해 표시된 측정된 시간 지연 및 지연 회로(550)의 알려진 시간 지연을 사용할 수 있다.

[073] 다른 예에서, 측정 제어 회로(520)는, 타이밍 신호의 에지를 론치하기 위해 클록 신호의 하강 에지(620)를 선택하고, 캡처 신호의 에지를 출력하기 위해 클록 신호의 상승 에지(630)를 선택함으로써 클록 신호의 로우 위상을 측정할 수 있다. 로우 위상은 하나의 클록 주기 동안 클록 신호가 로우인 시간 지속기간이다. 이러한 예에서, 도 6에 도시된 바와 같이, 로우 위상은 클록 신호의 하강 에지(620)에서 시작하고 클록 신호의 상승 에지(630)에서 종료된다. 이러한 예에서, 로우 위상은 지연 회로(550)의 시간 지연과 TDC(560)에 의해 측정된 시간 지연의 합과 대략 동일하다. 이것은, 로우 위상이 타이밍 신호의 에지가 클록 신호의 하강 에지(620) 상에서 론치되는 시간 및 캡처 신호의 에지가 클록 신호의 상승 에지(630) 상에서 출력되는 시간으로부터의 시간 지연과 대략 동일하기 때문이고, 이는 지연 회로(550)의 시간 지연과 TDC(560)에 의해 측정된 시간 지연의 합과 동일하다. 지연 회로(550)의 시간 지연이 알려져 있다고 가정하면, 측정 제어 회로(520)는, 로우 위상을 결정하기 위해, TDC(560)로부터의 디지털 시간-측정 신호에 의해 표시된 측정된 시간 지연 및 지연 회로(550)의 알려진 시간 지연을 사용할 수 있다.

[074] 다른 예에서, 측정 제어 회로(520)는, 타이밍 신호의 에지를 론치하기 위해 클록 신호의 제1 상승 에지(610)를 선택하고, 캡처 신호의 에지를 출력하기 위해 클록 신호의 제2 상승 에지(630)를 선택함으로써 클록 신호의 주기를 측정할 수 있다. 이러한 예에서, 클록 신호의 주기는 지연 회로(550)의 시간 지연과 TDC(560)에 의해 측정된 시간 지연의 합과 대략 동일하다. 이것은, 클록 주기가 타이밍 신호의 에지가 클록 신호의 제1 상승 에지(610) 상에서 론치되는 시간 및 캡처 신호의 에지가 클록 신호의 제2 상승 에지(630) 상에서 출력되는 시간으로부터의 시간 지연과 대략 동일하기 때문이고, 이는 지연 회로(550)의 시간 지연과 TDC(560)에 의해 측정된 시간 지연의 합과 동일하다. 지연 회로(550)의 시간 지연이 알려져 있다고 가정하면, 측정 제어 회로(520)는, 클록 신호의 주기를 결정하기 위해, TDC(560)로부터의 디지털 시간-측정 신호에 의해 표시된 측정된 시간 지연 및 지연 회로(550)의 알려진 시간 지연을 사용할 수 있다.

[075] 측정 제어 회로(520)는 또한, 타이밍 신호의 에지를 론치하기 위해 클록 신호의 제1 하강 에지(620)를 선택하고, 캡처 신호의 에지를 출력하기 위해 클록 신호의 제2 하강 에지(640)를 선택함으로써 클록 신호의 주기를 측정할 수 있다. 이러한 예에서, 이러한 예에서, 클록 신호의 주기는 지연 회로(550)의 시간 지연과 TDC(560)에 의해 측정된 시간 지연의 합과 대략 동일하다. 따라서, 이러한 예에서, 타이밍 측정 회로(510)는 클록 주기를 측정하기 위한 2개의 접근법들을 지원한다(즉, 클록 신호의 2개의 연속적인 상승 에지들 사이의 주기를 측정하거나 또는 클록 신호의 2개의 연속적인 하강 에지들 사이의 주기를 측정함). 어느 하나의 접근법이 클록 주기를 측정하기 위해 사용될 수 있거나, 또는 둘 모두의 접근법들이 클록 주기를 측정하기 위해 사용될 수 있다.

[076] 따라서, 측정 제어 회로(520)는 클록 신호의 하이 위상, 클록 신호의 로우 위상, 및 클록 신호의 주기를 포함하는 클록 신호의 하나 이상의 타이밍 파라미터들 중 임의의 하나를 측정할 수 있다. 이에 따라, 측정 제어 회로(520)는 론치 클록 에지(즉, 타이밍 신호의 에지를 론치하는 데 사용되는 클록 신호의 에지)를 선택하고 캡처 클록 에지(즉, 캡처 신호의 에지를 출력하는 데 사용되는 클록 신호의 에지)를 선택함으로써 측정될 타이밍 파라미터를 선택한다. 예를 들어, 하이 위상을 측정하기 위해, 측정 제어 회로(520)는 론치 클록 에지에 대해 클록 신호의 상승 에지를 선택하고, 캡처 클록 에지에 대해 클록 신호의 하강 에지를 선택한다. 특정 양상들에서, 론치 클록 에지는 또한 클록 신호의 제1 에지로 지칭될 수 있고, 캡처 클록 에지는 또한 클록 신호의 제2 에지로 지칭될 수 있다.

[077] 특정 양상들에서, 측정 제어 회로(520)는, 클록 신호의 하나 이상의 측정된 타이밍 파라미터들에 기초하여 측정 신호를 생성하고, 타이밍 측정 회로(510)의 출력(514)에 커플링된 제5 출력(527)에서 측정 신호를 출력하도록 구성된다. 일 예에서, 측정 신호는 클록 신호의 측정된 하이 위상, 클록 신호의 측정된 로우 위상, 및 클록 신호의 측정된 주기 중 하나 이상을 표시할 수 있다.

[078] 다른 예에서, 측정 제어 회로(520)는 클록 신호의 측정된 하이 위상, 클록 신호의 측정된 로우 위상, 및 클록 신호의 측정된 주기 중 2개 이상에 기초하여 클록 신호의 듀티 사이클을 결정할 수 있다. 예를 들어, 측정 제어 회로(520)는 클록 신호의 측정된 하이 위상과 클록 신호의 측정된 주기의 비율에 기초하여 클록 신호의 듀티 사이클을 결정할 수 있다. 이러한 예에서, 0.5의 비율은 50% 듀티 사이클에 대응한다. 그 다음, 측정 제어 회로(520)는 결정된 듀티 사이클을 표시하는 측정 신호를 출력할 수 있다.

[079] 다른 예에서, 측정 제어 회로(520)는 클록 신호의 측정된 하이 위상, 클록 신호의 측정된 로우 위상, 및 클록 신호의 측정된 주기 중 하나 이상에 기초하여 클록 신호에 대한 듀티-사이클 조정을 결정할 수 있다. 예를 들어, 클록 신호는 50%의 타겟 듀티 사이클을 가질 수 있다. 이러한 예에서, 측정 제어 회로(520)는 듀티 사이클 조정을 결정하기 위해 클록 신호의 측정된 하이 위상을 클록 신호의 측정된 로우 위상과 비교할 수 있다. 예를 들어, 측정된 하이 위상이 측정된 로우 위상보다 크면(클록 신호의 듀티 사이클이 50%의 타겟 듀티 사이클보다 더 클 때 발생함), 측정 제어 회로(520)는 클록 신호의 듀티 사이클을 50%의 타겟 듀티 사이클에 더 가깝게 이동시키기 위해 클록 신호의 듀티 사이클을 감소시키는 듀티-사이클 조정을 결정할 수 있다. 반면에, 측정된 하이 위상이 측정된 로우 위상 미만이면(클록 신호의 듀티 사이클이 타겟 듀티 사이클 미만일 때 발생함), 측정 제어 회로(520)는 클록 신호의 듀티 사이클을 50%의 타겟 듀티 사이클에 더 가깝게 이동시키기 위해 클록 신호의 듀티 사이클을 증가시키는 듀티-사이클 조정을 결정할 수 있다. 그 다음, 측정 제어 회로(520)는 결정된 듀티 사이클 조정을 표시하는 측정 신호를 출력할 수 있다. 본 개시내용이 이러한 예로 제한되지 않고, 측정 제어 회로(520)가 클록 신호의 측정된 타이밍 파라미터들 중 하나 이상에 기초하여 상이한 방식으로 듀티-사이클 조정을 결정할 수 있다는 것이 인지되어야 한다.

[080] 일부 구현들에서, 측정 신호가 2개 이상의 신호들을 포함할 수 있다는 것이 인지되어야 한다. 예를 들어, 측정 신호는 듀티-사이클 조정의 부호를 표시하는(즉, 클록 신호의 듀티 사이클을 증가시킬지 또는 감소시킬지를 표시하는) 제1 신호 및 듀티 사이클이 조정될 양을 표시하는 제2 신호를 포함할 수 있다. 이러한 예에서, 제1 신호 및 제2 신호는 하나의 라인 상에서 직렬로 출력되거나 또는 2개의 병렬 라인들 상에서 출력될 수 있다.

[081] 듀티-사이클 제어 회로(330)는, 타이밍 측정 회로(510)로부터 측정 신호를 수신하고, 측정 신호에 기초하여 듀티-사이클 조정기(320)에 대한 듀티-사이클 조정을 결정하고, 그리고 결정된 듀티-사이클 조정에 기초하여 듀티-사이클 조정기(320)의 듀티-사이클 조정을 세팅한다(즉, 결정된 듀티-사이클 조정에 기초하여 듀티-사이클 조정기(320)의 듀티-사이클 조정을 제어하는 제어 신호를 생성하고, 듀티-사이클 조정기(320)의 제어 입력(326)에 제어 신호를 입력함). 아래에서 추가로 논의되는 바와 같이, 듀티-사이클 조정기(320)는 클록 신호의 하이 위상을 증가시키거나 클록 신호의 로우 위상을 감소시킴으로써 클록 신호의 듀티 사이클을 증가시킬 수 있고, 듀티-사이클 조정기(320)는 클록 신호의 하이 위상을 감소시키거나 또는 클록 신호의 로우 위상을 증가시킴으로써 클록 신호의 듀티-사이클을 감소시킬 수 있다.

[082] 측정 신호가 클록 신호의 측정된 하이 위상을 표시하는 예의 경우, 듀티-사이클 제어 회로(330)는 측정된 하이 위상을 타겟 듀티 사이클(예를 들어, 50% 듀티 사이클)에 대응하는 타겟 하이 위상과 비교할 수 있다. 측정된 하이 위상이 타켓 하이 위상보다 크면(클록 신호의 듀티 사이클이 타겟 듀티 사이클보다 더 클 때 발생함), 듀티 사이클 제어 회로(330)는 타이밍 측정 회로(510)의 입력(512)에 커플링된 노드에서 클록 신호의 듀티 사이클을 감소시키는 듀티-사이클 조정기(320)에 대한 듀티-사이클 조정을 결정할 수 있다. 반면에, 측정된 하이 위상이 타켓 하이 위상 미만이면(클록 신호의 듀티 사이클이 타겟 듀티 사이클 미만일 때 발생함), 듀티 사이클 제어 회로(330)는 타이밍 측정 회로(510)의 입력(512)에 커플링된 노드에서 클록 신호의 듀티 사이클을 증가시키는 듀티-사이클 조정기(320)에 대한 듀티-사이클 조정을 결정할 수 있다

[083] 측정 신호가 클록 신호의 측정된 로우 위상을 표시하는 예의 경우, 듀티-사이클 제어 회로(330)는 측정된 로우 위상을 타겟 듀티 사이클(예를 들어, 50% 듀티 사이클)에 대응하는 타겟 로우 위상과 비교할 수 있다. 측정된 로우 위상이 타켓 로우 위상보다 크면(클록 신호의 듀티 사이클이 타겟 듀티 사이클 미만일 때 발생함), 듀티 사이클 제어 회로(330)는 타이밍 측정 회로(510)의 입력(512)에 커플링된 노드에서 클록 신호의 듀티 사이클을 증가시키는 듀티-사이클 조정기(320)에 대한 듀티-사이클 조정을 결정할 수 있다. 반면에, 측정된 로우 위상이 타켓 로우 위상 미만이면(클록 신호의 듀티 사이클이 타겟 듀티 사이클보다 더 클 때 발생함), 듀티 사이클 제어 회로(330)는 타이밍 측정 회로(510)의 입력(512)에 커플링된 노드에서 클록 신호의 듀티 사이클을 감소시키는 듀티-사이클 조정기(320)에 대한 듀티-사이클 조정을 결정할 수 있다

[084] 측정 신호가 클록 신호의 측정된 타이밍 파라미터들 중 하나 이상에 기초한 듀티-사이클 조정을 표시하는 예의 경우, 듀티-사이클 제어 회로(330)는, 표시된 듀티-사이클 조정에 기초하여 듀티-사이클 조정기(320)의 듀티-사이클 조정을 세팅한다.

[085] 측정 신호가 클록 신호의 측정된 하이 위상 및 클록 신호의 측정된 로우 위상 둘 모두를 표시하고, 타겟 듀티 사이클이 50%인 예의 경우, 듀티-사이클 제어 회로(330)는 듀티 사이클 조정을 결정하기 위해 측정된 하이 위상을 클록 신호의 측정된 로우 위상과 비교할 수 있다. 예를 들어, 측정된 하이 위상이 측정된 로우 위상보다 크면(클록 신호의 듀티 사이클이 50%의 타겟 듀티 사이클보다 클 때 발생함), 듀티 사이클 제어 회로(330)는 타이밍 측정 회로(510)의 입력(512)에 커플링된 노드에서 클록 신호의 듀티 사이클을 감소시키는 듀티-사이클 조정을 결정할 수 있다. 반면에, 측정된 하이 위상이 측정된 로우 위상 미만이면(클록 신호의 듀티 사이클이 타겟 듀티 사이클 미만일 때 발생함), 듀티 사이클 제어 회로(330)는 타이밍 측정 회로(510)의 입력(512)에 커플링된 노드에서 클록 신호의 듀티 사이클을 증가시키는 듀티-사이클 조정을 결정할 수 있다.

[086] 측정 신호가 클록 신호의 듀티 사이클을 표시하는 예의 경우, 듀티-사이클 제어 회로(330)는, 듀티 사이클 조정을 결정하기 위해, 표시된 듀티 사이클을 타겟 듀티 사이클과 비교할 수 있다. 예를 들어, 표시된 듀티 사이클이 타겟 듀티 사이클보다 크면, 듀티-사이클 제어 회로(330)는, 타이밍 측정 회로(510)의 입력(512)에 커플링된 노드에서 클록 신호의 듀티 사이클을 감소시키는 듀티-사이클 조정을 결정할 수 있다. 표시된 듀티 사이클이 타겟 듀티 사이클 미만이면, 듀티-사이클 제어 회로(330)는, 타이밍 측정 회로(510)의 입력(512)에 커플링된 노드에서 클록 신호의 듀티 사이클을 증가시키는 듀티-사이클 조정을 결정할 수 있다.

[087] 도 7은 특정 양상들에 따른 론치 회로(530) 및 캡처 회로(540)의 예시적인 구현을 도시한다.

[088] 이러한 예에서, 론치 회로(530)는 인버터(710), 멀티플렉서(720), 제1 플립-플롭(730), 제2 플립-플롭(740), 및 론치 플립-플롭(750)을 포함한다. 멀티플렉서(720)는 제1 입력(722), 제2 입력(724), 선택 입력(726), 및 출력(728)을 갖는다. 제1 입력(722)은 론치 회로(530)의 클록 입력(534)에 커플링되고, 선택 입력(726)은 론치 회로(530)의 제어 입력(536)에 커플링된다. 인버터(710)는 론치 회로(530)의 클록 입력(534)과 멀티플렉서(720)의 제2 입력(724) 사이에 커플링된다. 따라서, 멀티플렉서(720)의 제1 입력(722)은 클록 신호를 수신하고, 멀티플렉서(720)의 제2 입력(724)은 인버팅된 클록 신호를 수신한다. 멀티플렉서(720)는 선택 입력(726)에서의 제어 신호에 기초하여 제1 입력(722)에서의 클록 신호 또는 제2 입력(724)에서의 인버팅된 클록 신호를 선택하고, 출력(728)에서 클록 신호와 인버팅된 클록 신호 중 선택된 신호를 출력하도록 구성된다. 출력(728)에서의 클록 신호와 인버팅된 클록 신호 중 선택된 신호는 아래의 논의에서 ("clk_l"로 라벨링된) 론치 클록 신호로 지칭된다. 아래에서 추가로 논의되는 바와 같이, 멀티플렉서(720)는 측정 제어 회로(520)가 타이밍 신호의 에지를 론치하기 위해 상승 클록 에지 또는 하강 클록 에지를 선택할 수 있게 한다.

[089] 제1 플립-플롭(730)은 론치 회로(530)의 인에이블 입력(532)에 커플링된 신호 입력(732), 론치 회로(530)의 클록 입력(534)에 커플링된 클록 입력(734), 및 출력(736)을 갖는다. 제2 플립-플롭(740)은 제1 플립-플롭(730)의 출력(736)에 커플링된 신호 입력(742), 멀티플렉서(720)의 출력(728)에 커플링된 클록 입력(744), 및 출력(746)을 갖는다. 론치 플립-플롭(750)은 제2 플립-플롭(740)의 출력(746)에 커플링된 신호 입력(752), 멀티플렉서(720)의 출력(728)에 커플링된 클록 입력(754), 및 론치 회로(530)의 출력(538)에 커플링된 출력(756)을 갖는다.

[090] 이러한 예에서, 론치 회로(530)는 타이밍 신호를 제공하기 위해 측정 제어 회로(520)로부터의 인에이블 신호를 사용하고, 멀티플렉서(720)가 클록 신호 또는 인버팅된 클록 신호를 선택하는지 여부에 따라 클록 신호의 상승 에지 또는 하강 에지 상에서 타이밍 신호의 에지를 론치한다. 일 예에서, 측정 제어 회로(520)로부터의 인에이블 신호는 듀티-사이클 측정을 개시하기 위해 하이로 세팅된다. 이러한 예에서, 인에이블 신호의 상승 에지는 제1 플립-플롭(730) 및 제2 플립-플롭(740)을 통해 론치 플립-플롭(750)의 신호 입력(752)으로 전파되며, 여기서 제1 플립-플롭(730)은 클록 신호에 의해 클록킹되고, 제2 플립-플롭(740)은 론치 클록 신호(즉, 클록 신호와 인버팅된 클록 신호 중 선택된 신호)에 의해 클록킹된다.

[091] 론치 플립-플롭(750)은 ("clk_l"로 라벨링된) 론치 클록 신호의 상승 에지 상에서 인에이블 신호의 상승 에지를 론치하도록 구성된다. 이러한 예에서, 인에이블 신호의 상승 에지는 ("din"으로 라벨링된) 타이밍 신호의 상승 에지를 제공한다. 클록 신호가 멀티플렉서(720)에 의해 선택되는 경우에 대해, 론치 플립-플롭(750)은 클록 신호의 상승 에지 상에서 타이밍 신호의 에지(즉, 이러한 예에서는 인에이블 신호의 상승 에지)를 론치한다. 인버팅된 클록 신호가 멀티플렉서(720)에 의해 선택되는 경우에 대해, 론치 플립-플롭(750)은 클록 신호의 하강 에지 상에서 타이밍 신호의 에지(즉, 이러한 예에서는 인에이블 신호의 상승 에지)를 론치한다.

[092] 따라서, 이러한 예에서, 론치 회로(530)는 측정 제어 회로(520)로부터 인에이블 신호를 수신하는 것에 대한 응답으로 타이밍 신호의 에지를 론치하고, 멀티플렉서(720)가 클록 신호 또는 인버팅된 클록 신호를 선택하는지 여부에 따라 클록 신호의 상승 에지 또는 하강 에지 상에서 타이밍 신호의 에지를 론치한다.

[093] 도 7의 예에서, 인에이블 신호는 제1 플립-플롭(730) 및 제2 플립-플롭(740)을 통해 전파되어 론치 플립-플롭(750)의 신호 입력(752)에 도달한다. 이러한 예에서, 제1 플립-플롭(730) 및 제2 플립-플롭(740)은, 인에이블 신호의 상승 에지가 론치 플립-플롭(750)에서 타이밍(예를 들어, 셋업 시간 및/또는 홀드 시간)을 충족하는 것을 보장하는 것을 돕기 위해 인에이블 신호의 상승 에지의 타이밍을 조정하는 데 사용될 수 있다. 본 개시내용은 이러한 예로 제한되지 않으며, 제1 플립-플롭(730) 및 제2 플립-플롭(740) 중 하나 또는 둘 모두는 일부 구현들(예를 들어, 인에이블 신호의 타이밍이 문제가 되지 않는 구현들)에서 생략될 수 있다는 것이 인지되어야 한다.

[094] 도 7의 예에서, 캡처 회로(540)는 제1 인버터(755), 멀티플렉서(760), 플립-플롭(770), 제2 인버터(780), 및 클록 게이팅 회로(790)(또한 클록 게이팅 셀로 지칭됨)를 포함한다. 멀티플렉서(760)는 제1 입력(762), 제2 입력(764), 선택 입력(766), 및 출력(768)을 갖는다. 제1 입력(762)은 캡처 회로(540)의 클록 입력(542)에 커플링되고, 선택 입력(766)은 캡처 회로(540)의 제어 입력(544)에 커플링된다. 제1 인버터(755)는 캡처 회로(540)의 클록 입력(542)과 멀티플렉서(760)의 제2 입력(764) 사이에 커플링된다. 따라서, 멀티플렉서(760)의 제1 입력(762)은 클록 신호를 수신하고, 멀티플렉서(760)의 제2 입력(764)은 인버팅된 클록 신호를 수신한다. 멀티플렉서(760)는 선택 입력(766)에서의 제2 에지 선택 신호에 기초하여 제1 입력(762)에서의 클록 신호 또는 제2 입력(764)에서의 인버팅된 클록 신호를 선택하고, 출력(768)에서 클록 신호와 인버팅된 클록 신호 중 선택된 신호를 출력하도록 구성된다. 출력(768)에서의 클록 신호와 인버팅된 클록 신호 중 선택된 신호는 아래의 논의에서 캡처 클록 신호로 지칭된다. 아래에서 추가로 논의되는 바와 같이, 멀티플렉서(760)는 측정 제어 회로(520)가 캡처 클록 신호의 에지를 출력하기 위해 상승 에지 또는 하강 클록 에지를 선택할 수 있게 한다.

[095] 플립-플롭(770)은 론치 회로(530)의 출력(538)에 커플링된 신호 입력(772), 멀티플렉서(760)의 출력(768)에 커플링된 클록 입력(774), 및 출력(776)을 갖는다. 제2 인버터(780)의 입력은 플립-플롭(770)의 출력(776)에 커플링된다.

[096] 클록 게이팅 회로(790)는 제2 인버터(780)의 출력에 커플링된 인에이블 입력(792), 멀티플렉서(760)의 출력(768)에 커플링된 신호 입력(794), 및 TDC(560)의 캡처 입력(564)에 커플링된 출력(796)을 갖는다. 클록 게이팅 회로(790)는 인에이블 입력(792)에서의 로직 값에 기초하여 멀티플렉서(760)로부터의 캡처 클록 신호(즉, 클록 신호와 인버팅된 클록 신호 중 선택된 신호)를 전달 또는 게이팅하도록 구성된다. 예를 들어, 클록 게이팅 회로(790)는 인에이블 입력(792)이 하이일 때 캡처 클록 신호를 전달하고, 인에이블 입력(792)이 로우일 때 캡처 신호를 게이팅(즉, 차단)할 수 있거나, 또는 대안적인 구현에서 그 반대일 수 있다. 클록 게이팅 회로(790) 이후의 캡처 클록 신호는 도 7에서 "clk_c"로 라벨링된다.

[097] 이러한 예에서, 캡처 회로(540)는 출력(546)에서 출력된 캡처 클록 신호를 사용하여 위에서 논의된 캡처 신호를 제공한다. 캡처 클록 신호의 에지를 출력하는 데 사용되는 클록 신호의 에지는 멀티플렉서(760)가 클록 신호 또는 인버팅된 클록 신호를 선택하는지 여부에 의존한다. 예를 들어, 캡처 클록 신호의 에지는 멀티플렉서(760)가 클록 신호를 선택할 때 클록 신호의 상승 에지 상에서 출력될 수 있고, 캡처 클록 신호의 에지는 멀티플렉서(760)가 인버팅된 클록 신호를 선택할 때 클록 신호의 하강 에지 상에서 출력될 수 있다.

[098] 플립-플롭(770) 및 제2 인버터(780)는 캡처 클록 신호의 에지 이후 캡처 클록 신호를 게이팅하는 데 사용된다. 이것은, 캡처 클록 신호의 에지 이후 TDC(560)가 TDC(560)의 출력(566)에서 시간 지연 측정을 유지하도록 수행된다.

[099] 도 7에 도시된 예시적인 개시 회로(530) 및 캡처 회로(540)는 클록 신호의 하이 위상, 클록 신호의 로우 위상, 및 클록 신호의 주기 중 임의의 하나를 측정하는 데 사용될 수 있다. 이와 관련하여, 도 8a는 특정 양상들에 따른 클록 신호의 하이-위상 측정의 예를 도시하는 타이밍도이다. 도 8a는 클록 게이팅 회로(790)의 인에이블 입력(792)에서의 클록 신호("clk"로 라벨링됨), 론치 클록 신호("clk_l"로 라벨링됨), 타이밍 신호("din"으로 라벨링됨), 신호("clk_c_en"로 라벨링됨), 클록 게이팅 회로(790)의 출력에서의 캡처 클록 신호("clk_c"로 라벨링됨), 및 TDC(560)의 출력("tdc_q"로 라벨링됨)의 예를 도시한다.

[0100] 도 8a의 예에서, 론치 회로(530) 내의 멀티플렉서(720)는 클록 신호를 선택하고, 캡처 회로(540) 내의 멀티플렉서(760)는 인버팅된 클록 신호를 선택한다. 따라서, 이러한 예에서, 론치 클록 신호는 클록 신호에 의해 제공되고, 캡처 클록 신호는 인버팅된 클록 신호에 의해 제공된다. 이러한 예에서, 론치 플립-플롭(750)은 클록 신호의 상승 에지(810)에 대응하는 론치 클록 신호("clk_l"로 라벨링됨)의 상승 에지(812) 상에서 타이밍 신호("din"으로 라벨링됨)의 상승 에지(814)를 론치한다. 이러한 예에서, 론치 플립-플롭(750)은 상승-에지 트리거 플립-플롭(또한 포지티브-에지 트리거 플립-플롭으로 지칭됨)이다. 타이밍 신호의 상승 에지(814)는 지연 회로(550)를 통해 TDC(560)로 전파된다.

[0101] 캡처 회로(540)는 클록 신호의 하강 에지(818) 상에서 캡처 클록 신호의 상승 에지(816)를 출력한다. 캡처 회로(540)는 이러한 예에서 캡처 클록 신호("clk_c"로 라벨링됨)를 생성한다는 것을 주목하자. 캡처 클록 신호의 상승 에지(816)는, TDC(560)가 TDC(560)에서 타이밍 신호의 시간 지연 측정을 캡처하게 하고, 대응하는 디지털 시간-측정 신호("tdc_q"로 라벨링됨)를 측정 제어 회로(520)에 출력하게 한다. 이러한 예에서, TDC(560)는 상승-에지 트리거링된다(즉, 캡처 클록 신호의 상승 에지 상에서 시간 지연 측정을 캡처한다).

[0102] 캡처 클록 신호의 상승 에지(816) 후에, 클록 게이팅 회로(790)의 인에이블 입력(792)에서의 신호("clk_c_en"로 라벨링됨)는 로우가 된다. 이것은, 클록 게이팅 회로(790)가 캡처 클록 신호를 게이팅하게 하고 그리고 TDC(560)가 시간-지연 측정을 홀딩하게 한다. TDC(560)는, 측정 제어 회로(520)가 (예를 들어, 론치 회로(530)의 인에이블 입력(532)에 제로를 출력함으로써) 론치 회로(530) 및 캡처 회로(540)를 리셋할 때까지 시간-지연 측정을 홀딩할 수 있다.

[0103] 도 8b는 특정 양상들에 따른 클록 신호의 로우-위상 측정의 예를 도시하는 타이밍도이다. 도 8b의 예에서, 론치 회로(530) 내의 멀티플렉서(720)는 인버팅된 클록 신호를 선택하고, 캡처 회로(540) 내의 멀티플렉서(760)는 클록 신호를 선택한다. 따라서, 이러한 예에서, 론치 클록 신호는 인버팅된 클록 신호에 의해 제공되고, 캡처 클록 신호는 클록 신호에 의해 제공된다. 이러한 예에서, 론치 플립-플롭(750)은 클록 신호의 하강 에지(820)에 대응하는 론치 클록 신호("clk_l"로 라벨링됨)의 상승 에지(822) 상에서 타이밍 신호("din"으로 라벨링됨)의 상승 에지(824)를 론치한다. 타이밍 신호의 상승 에지(824)는 지연 회로(550)를 통해 TDC(560)로 전파된다.

[0104] 캡처 회로(540)는 클록 신호의 상승 에지(828) 상에서 캡처 클록 신호의 상승 에지(826)를 출력한다. 캡처 회로(540)는 이러한 예에서 캡처 클록 신호("clk_c"로 라벨링됨)를 생성한다는 것을 주목하자. 캡처 클록 신호의 상승 에지(826)는, TDC(560)가 TDC(560)에서 타이밍 신호의 시간 지연 측정을 캡처하게 하고, 대응하는 디지털 시간-측정 신호("tdc_q"로 라벨링됨)를 측정 제어 회로(520)에 출력하게 한다.

[0105] 캡처 클록 신호의 상승 에지(826) 후에, 클록 게이팅 회로(790)의 인에이블 입력(792)에서의 신호("clk_c_en"로 라벨링됨)는 로우가 된다. 이것은, 클록 게이팅 회로(790)가 캡처 클록 신호를 게이팅하게 하고 그리고 TDC(560)가 시간-지연 측정을 홀딩하게 한다. TDC(560)는, 측정 제어 회로(520)가 (예를 들어, 론치 회로(530)의 인에이블 입력(532)에 제로를 출력함으로써) 론치 회로(530) 및 캡처 회로(540)를 리셋할 때까지 시간-지연 측정을 홀딩할 수 있다.

[0106] 도 8c는 특정 양상들에 따른 클록 주기 측정의 예를 도시하는 타이밍도이다. 도 8c의 예에서, 론치 회로(530) 내의 멀티플렉서(720)는 클록 신호를 선택하고, 캡처 회로(540) 내의 멀티플렉서(760)는 클록 신호를 선택한다. 따라서, 이러한 예에서, 론치 클록 신호는 클록 신호에 의해 제공되고, 캡처 클록 신호는 클록 신호에 의해 제공된다. 이러한 예에서, 론치 플립-플롭(750)은 클록 신호의 상승 에지(830)에 대응하는 론치 클록 신호("clk_l"로 라벨링됨)의 상승 에지(832) 상에서 타이밍 신호("din"으로 라벨링됨)의 상승 에지(834)를 론치한다. 타이밍 신호의 상승 에지(834)는 지연 회로(550)를 통해 TDC(560)로 전파된다.

[0107] 캡처 회로(540)는 클록 신호의 상승 에지(838) 상에서 캡처 클록 신호의 상승 에지(836)를 출력한다. 캡처 회로(540)는 이러한 예에서 캡처 클록 신호("clk_c"로 라벨링됨)를 생성한다는 것을 주목하자. 캡처 클록 신호의 상승 에지(836)는, TDC(560)가 TDC(560)에서 타이밍 신호의 시간 지연 측정을 캡처하게 하고, 대응하는 디지털 시간-측정 신호("tdc_q"로 라벨링됨)를 측정 제어 회로(520)에 출력하게 한다.

[0108] 캡처 클록 신호의 상승 에지(836) 후에, 클록 게이팅 회로(790)의 인에이블 입력(792)에서의 신호("clk_c_en"로 라벨링됨)는 로우가 된다. 이것은, 클록 게이팅 회로(790)가 캡처 클록 신호를 게이팅하게 하고 그리고 TDC(560)가 시간-지연 측정을 홀딩하게 한다. TDC(560)는, 측정 제어 회로(520)가 (예를 들어, 론치 회로(530)의 인에이블 입력(532)에 제로를 출력함으로써) 론치 회로(530) 및 캡처 회로(540)를 리셋할 때까지 시간-지연 측정을 홀딩할 수 있다.

[0109] 도 8d는 특정 양상들에 따른 클록 주기 측정의 다른 예를 도시하는 타이밍도이다. 도 8d의 예에서, 론치 회로(530) 내의 멀티플렉서(720)는 인버팅된 클록 신호를 선택하고, 캡처 회로(540) 내의 멀티플렉서(760)는 인버팅된 클록 신호를 선택한다. 따라서, 이러한 예에서, 론치 클록 신호는 인버팅된 클록 신호에 의해 제공되고, 캡처 클록 신호는 인버팅된 클록 신호에 의해 제공된다. 이러한 예에서, 론치 플립-플롭(750)은 클록 신호의 하강 에지(840)에 대응하는 론치 클록 신호("clk_l"로 라벨링됨)의 상승 에지(842) 상에서 타이밍 신호("din"으로 라벨링됨)의 상승 에지(844)를 론치한다. 타이밍 신호의 상승 에지(844)는 지연 회로(550)를 통해 TDC(560)로 전파된다.

[0110] 캡처 회로(540)는 클록 신호의 하강 에지(848) 상에서 캡처 클록 신호의 상승 에지(846)를 출력한다. 캡처 회로(540)는 이러한 예에서 캡처 클록 신호("clk_c"로 라벨링됨)를 생성한다는 것을 주목하자. 캡처 클록 신호의 상승 에지(846)는, TDC(560)가 TDC(560)에서 타이밍 신호의 시간 지연 측정을 캡처하게 하고, 대응하는 디지털 시간-측정 신호("tdc_q"로 라벨링됨)를 측정 제어 회로(520)에 출력하게 한다.

[0111] 캡처 클록 신호의 상승 에지(846) 후에, 클록 게이팅 회로(790)의 인에이블 입력(792)에서의 신호("clk_c_en"로 라벨링됨)는 로우가 된다. 이것은, 클록 게이팅 회로(790)가 캡처 클록 신호를 게이팅하게 하고 그리고 TDC(560)가 시간-지연 측정을 홀딩하게 한다. TDC(560)는, 측정 제어 회로(520)가 (예를 들어, 론치 회로(530)의 인에이블 입력(532)에 제로를 출력함으로써) 론치 회로(530) 및 캡처 회로(540)를 리셋할 때까지 시간-지연 측정을 홀딩할 수 있다.

[0112] 도 9는 특정 양상들에 따른 TDC(560)의 예시적인 구현을 도시한다. 이러한 예에서, TDC(560)는 신호 입력(562)에서 타이밍 신호를 수신하고, 타이밍 신호의 에지가 TDC(560)의 신호 입력(562)에서 수신되는 시간과 캡처 클록 신호의 에지가 TDC(560)의 캡처 입력(564)에서 수신되는 시간 사이의 시간 지연을 측정하도록 구성된다. 이러한 예에서, 디지털 시간-측정 신호("tdc_q"로 라벨링됨)는 측정된 시간 지연을 표시하는 다수의 비트들("tdc_q[0]" 내지 "tdc_q[k]"로 라벨링됨)을 포함한다.

[0113] 도 9의 예에서, TDC(560)는 지연 라인(915) 및 지연 라인(915)에 커플링된 다수의 플립-플롭들(930-1 내지 930-n)을 포함한다. 플립-플롭들(930-1 내지 930-n)은 캡처 입력(564)에서 수신된 캡처 클록 신호에 의해 클록킹된다. 지연 라인(915)은 TDC(560)의 신호 입력(562)에 커플링된 입력(918) 및 다수의 노드들(922-1 내지 922-n)을 가지며, 여기서 각각의 노드는 지연 라인(915)을 따라 상이한 지연에 대응한다. 도 9의 예에서, 지연 라인(915)은 직렬로 커플링된 다수의 지연 버퍼들(920-1 내지 920-n)을 포함하며, 여기서 지연 버퍼들(920-1 내지 920-n) 각각의 출력은 노드들(922-1 내지 922-n) 중 개개의 하나에 대응한다. 동작 시에, TDC(560)에 의해 수신된 타이밍 신호는 지연 라인(915)을 통해 전파된다. 각각의 지연 버퍼(920-1 내지 920-n)의 출력은 개개의 노드(922-1 내지 922-n)에서 타이밍 신호의 상이한 지연된 버전을 제공한다.

[0114] 플립-플롭들(930-1 내지 930-n) 각각은 신호 입력(932-1 내지 932-n), 출력(934-1 내지 934-n), 및 클록 입력(936-1 내지 936-n)을 갖는다. 각각의 플립-플롭(930-1 내지 930-n)의 클록 입력(936-1 내지 936-n)은 캡처 입력(564)에 커플링되고 캡처 클록 신호를 수신하도록 구성된다. 각각의 플립-플롭(930-1 내지 930-n)은 캡처 클록 신호의 에지 상에서, 개개의 신호 입력(932-1 내지 932-n)에서 비트 값을 래칭하고, 래칭된 비트 값을 개개의 출력(934-1 내지 934-n)에서 출력하도록 구성된다. 캡처 클록 신호의 에지는 플립-플롭들(930-1 내지 930-n)이 상승-에지-트리거링된 플립-플롭들로 구현되는 예에 대해 상승 에지일 수 있다. 캡처 클록 신호의 에지는 도 8a 내지 도 8d에 도시된 예에서 상승 에지라는 것을 주목하자. 그러나, 본 개시내용은 이러한 예로 제한되지 않는다는 것이 인지되어야 한다.

[0115] 각각의 플립-플롭(930-1 내지 930-n)의 신호 입력(932-1 내지 932-n)은 지연 라인(915) 상의 노드들(922-1 내지 922-n) 중 개개의 노드에 커플링된다. 따라서, 각각의 플립-플롭(930-1 내지 930-n)의 신호 입력(932-1 내지 932-n)은 타이밍 신호의 상이한 지연된 버전을 수신한다. 도 9의 예에서, 각각의 플립-플롭(930-1 내지 930-n)의 신호 입력(932-1 내지 932-n)은 지연 버퍼들(920-1 내지 920-n) 중 개개의 지연 버퍼의 출력에 커플링된다. 각각의 플립-플롭(930-1 내지 930-n)의 출력(934-1 내지 934-n)은 디지털 시간-측정 신호("tdc_q"로 라벨링됨)의 비트들("tdc_q[0]" 내지 "tdc_q[k]"로 라벨링됨) 중 개개의 비트를 제공한다. 이러한 예에서, 각각의 플립-플롭(930-1 내지 930-n)은 캡처 클록 신호의 에지(예를 들어, 캡처 클록 신호의 상승 에지) 상에서 개개의 노드(922-1 내지 922-n)의 비트 값을 래칭하고, 래칭된 비트 값을 디지털 시간-측정 신호("tdc_q"로 라벨링됨)의 개개의 비트에 대한 비트 값으로서 출력한다.

[0116] 이러한 예에서, 타이밍 신호의 시간 지연은 1인 디지털 시간-측정 신호의 비트들("tdc_q[0]" 내지 "tdc_q[k]"로 라벨링됨)의 수에 의해 표시된다. 1인 비트들의 수가 많을수록, 시간 지연이 길어진다. 이것은, 타이밍 신호가 지연 라인(915)을 따라 더 멀리 전파될 때 1인 비트들의 수가 더 크고, 이는 시간 지연이 더 길 때 발생하기 때문이다.

[0117] 이러한 예에서, TDC(560)는 하나의 지연 버퍼의 지연과 동일한 시간 증분으로 타이밍 신호의 시간 지연을 측정하며, 이는 RO-기반 타이밍 측정 회로(410)에 의해 제공되는 분해능보다 훨씬 더 높은 분해능을 제공한다. 이것은, 링 오실레이터(430)가 루프로 커플링된 다수의 지연 버퍼들을 포함하고, 여기서 RO 신호는 RO 신호의 각각의 발진을 생성하기 위해 다수의 지연 버퍼들을 통해 2배 전파될 필요가 있기 때문이다. 그 결과, RO-기반 타이밍 측정 회로(410)에서의 시간 증분은 링 오실레이터(430)에서의 다수의 지연 버퍼들의 지연들의 합의 2배와 동일하다. 따라서, RO-기반 타이밍 측정 회로(410)가 시간 지연을 측정하는 시간 증분은 TDC(560)보다 훨씬 더 커서, RO-기반 타이밍 측정 회로(410)에 대해 훨씬 더 낮은 분해능을 초래한다.

[0118] 타이밍 측정 회로(510)가 도 5 및 도 7에 도시된 예들에 제한되지 않는다는 것이 인지되어야 한다. 예를 들어, 일부 구현들에서, 지연 회로(550)는 고정된 시간 지연을 가질 수 있거나 또는 (예를 들어, TDC(560)가 클록 주기에 걸쳐 있는 시간 측정 범위를 갖는 경우에 대해) 지연 회로(550)가 생략될 수 있다. 지연 회로(550)가 생략되는 구현들의 경우, TDC(560)의 신호 입력(562)은 론치 회로(530)의 출력(538)에 직접 커플링될 수 있다.

[0119] 도 10은 특정 양상들에 따른 TDC(560)의 다른 예시적인 구현을 도시한다. 이러한 예에서, TDC(560)는 신호 입력(1012), 클록 입력(1014), 및 출력(1016)을 갖는 플립-플롭(1010)을 포함한다. 신호 입력(1012)은 TDC(560)의 신호 입력(562)에 커플링되고, 클록 입력(1014)은 TDC(560)의 캡처 입력(564)에 커플링되며, 출력(1016)은 TDC(560)의 출력(566)에 커플링된다.

[0120] 이러한 예에서, 플립-플롭(1010)은 TDC(560)의 캡처 입력(564)에서 수신된 캡처 클록 신호에 의해 클록킹된다. 플립-플롭(1010)은 캡처 클록 신호의 에지(예를 들어, 상승 에지) 상에서 신호 입력(1012)에서 로직 값을 래칭하고, 래칭된 로직 값을 측정 제어 회로(520)에 출력하도록 구성된다. 따라서, 이러한 예에서, 래칭된 로직 값은 TDC(560)에 의해 출력된 디지털 시간-측정 신호를 제공한다.

[0121] 이러한 예에서, 플립-플롭(1010)에 의해 출력된 래칭된 로직 값은 캡처 클록 신호의 에지가 클록 입력(1014)에서 수신되는 시간까지 타이밍 신호의 에지가 TDC(560)에 도달하는지 여부를 표시한다. 예를 들어, (도 8a 내지 도 8d의 예들에서 도시된 바와 같이) 타이밍 신호의 에지가 상승 에지이면, 래칭된 로직 값은, 타이밍 신호의 에지가 캡처 클록 신호의 에지 이전에 도달하면 1이고, 타이밍 신호의 에지가 캡처 클록 신호의 에지 이후에 도달하면 0이다. 타이밍 신호의 에지가 지연 회로(550)의 시간 지연 후에 TDC(560)에 도달하기 때문에, 플립-플롭(1010)에 의해 출력된 래칭된 값은 지연 회로(550)의 시간 지연이 론치 클록 에지와 캡처 클록 에지 사이의 시간 지연 미만인지 또는 그 보다 큰지를 표시한다. 아래에서 추가로 논의되는 바와 같이, 이러한 정보는 지연 회로(550)의 시간 지연을 상이한 지연 세팅들로 순차적으로 조정하고 각각의 지연 세팅에 대한 래칭된 로직 값을 관찰함으로써 클록 신호의 하이 위상, 로우 위상, 또는 주기를 측정하는 데 사용될 수 있다.

[0122] 이러한 예에서 클록 신호의 하이 위상을 측정하기 위해, 측정 제어 회로(520)는 제1 에지 선택 신호를 사용하여 론치 클록 에지에 대한 상승 에지를 선택하고, 제2 에지 선택 신호를 사용하여 캡처 클록 에지에 대한 하강 에지를 선택할 수 있다. 그 다음, 측정 제어 회로(520)는 지연 제어 신호를 사용하여 지연 회로(550)의 시간 지연을 상이한 지연 세팅들로 순차적으로 조정할 수 있다. 각각의 지연 세팅에 대해, 측정 제어 회로(520)는 측정을 개시하고, 지연 회로(550)의 시간 지연이 클록 신호의 하이 위상보다 작은지 또는 더 큰지 여부를 표시하는 래치된 로직 값을 TDC(560)로부터 수신한다. 예를 들어, 타이밍 신호의 에지가 상승 에지인 예에 대해, 래칭된 값은, 지연 회로(550)의 시간 지연이 하이 위상보다 클 때 0이고, 지연 회로(550)의 시간 지연이 하이 위상보다 작을 때 1이다. 이러한 예에서, 측정 제어 회로(520)는, 래칭된 값이 1인 가장 높은 지연 세팅 및 래칭된 값이 0인 가장 낮은 지연 세팅을 결정함으로써 하이 위상을 결정할 수 있다. 이 경우, 클록 신호의 하이 위상은, 래칭된 값이 1인 가장 높은 지연 세팅에 대응하는 시간 지연과, 래칭된 값이 0인 가장 낮은 지연 세팅에 대응하는 시간 지연 사이에 있을 수 있다. 그 다음, 측정 제어 회로(520)는 2개의 시간 지연들 중 하나와 동일한 것으로 하이 위상을 추정할 수 있다. 대안적으로, 측정 제어 회로(520)는 2개의 시간 지연들 사이의 시간 지연과 동일한 것으로 하이 위상을 추정할 수 있다. 따라서, 이러한 예에서, 측정 제어 회로(520)는, 지연 회로(550)의 시간 지연을 상이한 지연 세팅들로 순차적으로 조정하고, 각각의 지연 설정에 대한 래칭된 로직 값을 관찰하여 하이 위상과 대략 동일한 시간 지연을 결정함으로써 하이 위상을 측정한다.

[0123] 이러한 예에서, 로우 위상 및 클록 주기 각각은 위에서 논의된 하이 위상과 유사한 방식으로 측정될 수 있다. 로우-위상 측정의 경우, 측정 제어 회로(520)는 제1 에지 선택 신호를 사용하여 론치 클록 에지에 대한 하강 에지를 선택하고, 제2 에지 선택 신호를 사용하여 캡처 클록 에지에 대한 상승 에지를 선택할 수 있다. 클록 주기 측정을 위해, 측정 제어 회로(520)는 론치 클록 에지에 대한 상승 에지 및 캡처 클록 에지에 대한 상승 에지를 선택할 수 있거나, 또는 론치 클록 에지에 대한 하강 에지 및 캡처 클록 에지에 대한 하강 에지를 선택할 수 있다.

[0124] 도 11은 본 개시내용의 특정 양상들에 따른 지연 회로(550)의 예시적인 구현을 도시한다. 이러한 예에서, 지연 회로(550)는 지연 라인(예를 들어, 지연 체인)을 형성하기 위해 직렬로 커플링된 다수의 지연 디바이스들(1110-1 내지 1110-N)을 포함한다. 지연 디바이스들(1110-1 내지 1110-N) 각각은 개개의 입력("in"으로 라벨링됨) 및 개개의 출력("out"으로 라벨링됨)을 갖는다. 지연 디바이스들(1110-1 내지 1110-N) 각각은 대략 동일한 지연()를 가질 수 있다. 지연 디바이스(1110-1)의 입력은 지연 회로(550)의 신호 입력(552)에 커플링된다. 지연 디바이스들(1110-1 내지 1110-(N-1)) 각각의 출력은 지연 라인에서 다음 지연 디바이스(1110-2 내지 1110-N)의 입력에 커플링된다. 지연 디바이스들(1110-1 내지 1110-N) 각각은 또한, 지연 스테이지, 지연 엘리먼트, 지연 유닛, 지연 버퍼, 또는 다른 용어로서 지칭될 수 있다.

[0125] 지연 회로(550)는 또한 다수의 입력들(1132-1 내지 1132-N), 출력(1134), 및 선택 입력(1136)을 갖는 멀티플렉서(1130)를 포함한다. 멀티플렉서(1130)의 입력들(1132-1 내지 1132-N) 각각은, 지연 라인에서 지연 디바이스들(1110-1 내지 1110-N) 중 개개의 지연 디바이스의 출력에 커플링된다. 그 결과, 입력들(1132-1 내지 1132-N) 각각은 상이한 시간 지연에 대응하는 지연 라인 상의 상이한 포인트에 커플링된다. 멀티플렉서(1130)의 출력(1134)는 지연 회로(550)의 출력(556)에 커플링되고, 멀티플렉서(1130)의 선택 입력(1136)은 지연 회로(550)의 제어 입력(554)에 커플링된다.

[0126] 멀티플렉서(1130)는 측정 제어 회로(520)로부터 선택 입력(1136)에서 지연 제어 신호를 수신하고, 수신된 지연 제어 신호에 기초하여 멀티플렉서(1130)의 입력들(1132-1 내지 1132-N) 중 하나를 선택하도록 구성되고, 여기서, 입력들(1132-1 내지 1132-N) 중 선택된 입력은 멀티플렉서(1130)의 출력(1134)에 커플링된다. 입력들(1132-1 내지 1132-N) 각각이 상이한 시간 지연에 대응하는 지연 라인 상의 상이한 포인트에 커플링되기 때문에, 지연 제어 신호는 입력들(1132-1 내지 1132-N) 중 어느 입력이 멀티플렉서(1130)에 의해 선택되는지를 제어함으로써 지연 회로(550)의 시간 지연을 제어한다.

[0127] 지연 회로(550)가 도 11에 도시된 예시적인 구현으로 제한되지 않는다는 것이 인지되어야 한다. 일반적으로, 지연 회로(550)는 다수의 지연 디바이스들, 및 지연 제어 신호에 기초하여 지연 회로(550)의 출력(556)과 신호 입력(552) 사이의 지연 경로 안팎으로 지연 디바이스들을 선택적으로 스위칭하기 위한 회로를 포함할 수 있다. 회로는 스위치들, 하나 이상의 멀티플렉서들, 로직 게이트들, 또는 이들의 임의의 조합을 포함할 수 있다.

[0128] 도 12는 특정 양상들에 따른 듀티-사이클 조정기(1220)의 예시적인 구현을 도시한다. 듀티-사이클 조정기(1220)는 도 3의 듀티-사이클 조정기(320)를 구현하는 데 사용될 수 있다(즉, 듀티-사이클 조정기(1220)는 듀티-사이클 조정기(320)의 인스턴스일 수 있다). 듀티-사이클 조정기(1220)는 신호 입력(1222), 제1 제어 입력(1226), 제2 제어 입력(1228), 및 출력(1224)을 갖는다. 도 3에서 듀티-사이클 조정기(1220)가 듀티-사이클 조정기(320)를 구현하는 예의 경우, 신호 입력(1222)은 신호 입력(322)에 대응하고, 출력(1224)은 출력(324)에 대응하며, 제1 제어 입력(1226) 및 제2 제어 입력(1228)은 제어 입력(326)에 대응한다(즉, 제어 입력(326)은 이러한 예에서 2개의 입력들을 포함한다).

[0129] 이러한 예에서, 듀티-사이클 조정기(1220)는 제1 인버터(1235), 제1 멀티플렉서(1240), 하이-위상 확장기(1250), 제2 인버터(1265), 및 제2 멀티플렉서(1270)를 포함한다. 제1 멀티플렉서(1240)는 제1 입력(1242), 제2 입력(1244), 선택 입력(1246), 및 출력(1248)을 갖는다. 제1 멀티플렉서(1240)의 제1 입력(1242)은 듀티-사이클 조정기(1220)의 신호 입력(1222)에 커플링되고, 제1 멀티플렉서(1240)의 선택 입력(1246)은 제1 제어 입력(1226)에 커플링된다. 제1 인버터(1235)는 듀티-사이클 조정기(1220)의 신호 입력(1222)과 제1 멀티플렉서(1240)의 제2 입력(1244) 사이에 커플링된다. 본원에서 사용된 바와 같이, "인버터"는, 이를테면 NAND 게이트, CMOS(complementary metal-oxide semiconductor) 인버터, 또는 인버팅 기능을 수행할 수 있는 임의의 로직 게이트 또는 로직 게이트들의 조합을 사용하여 인버팅 기능을 수행할 수 있는 임의의 회로 구현을 커버한다.

[0130] 하이-위상 확장기(1250)는 신호 입력(1252), 제어 입력(1254), 및 출력(1256)을 갖는다. 하이-위상 확장기(1250)의 신호 입력(1252)은 제1 멀티플렉서(1240)의 출력(1248)에 커플링되고, 하이-위상 확장기(1250)의 제어 입력(1254)은 듀티-사이클 조정기(1220)의 제2 제어 입력(1228)에 커플링된다. 아래에서 추가로 논의되는 바와 같이, 하이-위상 확장기(1250)는 제어 입력(1254)에서 수신된 위상 제어 신호에 기초하여 조정가능한 양만큼 클록 신호의 하이 위상을 확장하도록 구성된다.

[0131] 제2 멀티플렉서(1270)는 제1 입력(1272), 제2 입력(1274), 선택 입력(1276), 및 출력(1278)을 갖는다. 제2 멀티플렉서(1270)의 제1 입력(1272)은 하이-위상 확장기(1250)의 출력(1256)에 커플링되고, 제2 멀티플렉서(1270)의 선택 입력(1276)은 제1 제어 입력(1226)에 커플링된다. 제2 인버터(1265)는 하이-위상 확장기(1250)의 출력(1256)과 제2 멀티플렉서(1270)의 제2 입력(1274) 사이에 커플링된다. 제2 멀티플렉서(1270)의 출력(1278)은 출력(1224)에 커플링된다.

[0132] 듀티-사이클 조정기(1220)는, 신호 입력(1222)에서 (예를 들어, 클록 생성기(115)로부터) 클록 신호를 수신하고, 클록 신호의 듀티-사이클을 조정하고, 출력(1224)에서 듀티-사이클 조정 이후의 클록 신호를 출력하도록 구성된다. 듀티-사이클 조정기(1220)는 클록 신호의 듀티 사이클을 증가 또는 감소시킬 수 있다. 따라서, 듀티-사이클 조정기(1220)는 어느 하나의 방향으로의 듀티-사이클 조정들을 지원한다.

[0133] 듀티-사이클 조정기(1220)에 입력되는 클록 신호의 듀티 사이클을 증가시키기 위해, 듀티-사이클 제어 회로(330)(도 3에 도시됨)는 제1 멀티플렉서(1240) 및 제2 멀티플렉서(1270) 각각으로 하여금, 제1 제어 입력(1226)을 통해 개개의 제1 입력(1242 및 1272)을 선택하게 한다. 이러한 경우에, 제1 멀티플렉서(1240)는 클록 신호를 하이-위상 확장기(1250)의 신호 입력(1252)에 전달한다. 이어서, 하이-위상 확장기(1250)는, 제2 제어 입력(1228)을 통해 듀티-사이클 제어 회로(330)로부터 수신된 위상 제어 신호에 기초하여, 조정가능한 양만큼 클록 신호의 하이 위상을 확장한다. 클록 신호의 하이 위상을 확장함으로써, 하이-위상 확장기(1250)는 클록 신호의 듀티 사이클을 증가시킨다. 하이-위상 확장기(1250)에 의한 하이-위상 확장의 양이 많을수록, 클록 신호의 듀티-사이클의 증가가 더 커진다. 이러한 예에서, 제2 멀티플렉서(1270)는 하이-위상 확장 이후 클록 신호를 듀티-사이클 조정기(1220)의 출력(1224)으로 전달한다.

[0134] 듀티-사이클 조정기(1220)에 입력되는 클록 신호의 듀티 사이클을 감소시키기 위해, 듀티-사이클 제어 회로(330)(도 3에 도시됨)는 제1 멀티플렉서(1240) 및 제2 멀티플렉서(1270) 각각으로 하여금, 제1 제어 입력(1226)을 통해 개개의 제2 입력(1244 및 1274)을 선택하게 한다. 이러한 경우에, 제1 인버터(1235)는 클록 신호를 인버팅하고, 제1 멀티플렉서(1240)는 인버팅된 클록 신호를 하이-위상 확장기(1250)의 신호 입력(1252)에 전달한다. 이어서, 하이-위상 확장기(1250)는, 제2 제어 입력(1228)을 통해 듀티-사이클 제어 회로(330)로부터 수신된 위상 제어 신호에 기초하여, 조정가능한 양만큼 인버팅된 클록 신호의 하이 위상을 확장한다. 이 경우, 인버팅된 클록 신호의 하이 위상을 확장하는 것은 클록 신호의 로우 위상을 확장하는 것과 동등하며, 이는 클록 신호의 듀티 사이클을 감소시킨다. 하이-위상 확장기(1250)가 인버팅된 클록 신호의 하이 위상을 확장시키는 양이 클수록, 클록 신호의 듀티-사이클의 감소가 더 커진다. 이러한 예에서, 제2 인버터(1265)는 클록 신호를 획득하기 위해 하이-위상 확장 이후 인버팅된 클록 신호를 인버팅하고, 제2 멀티플렉서(1270)는 제2 인버터(1265)로부터의 클록 신호를 듀티-사이클 조정기(1220)의 출력(1224)으로 전달한다.

[0135] 따라서, 듀티-사이클 조정기(1220)는 클록 신호의 듀티 사이클을 증가 또는 감소시킬 수 있다. 클록 신호의 듀티 사이클을 증가시키기 위해, 하이-위상 확장기(1250)는 클록 신호의 하이 위상을 확장시킨다. 클록 신호의 듀티 사이클을 감소시키기 위해, 제1 인버터(1235)는 클록 신호를 인버팅하고, 하이-위상 확장기(1250)는 인버팅된 클록 신호의 하이 위상을 확장시키고(이는 클록 신호의 로우 위상을 확장하는 것과 동등함), 그리고 제2 인버터(1265)는 인버팅된 클록 신호를 다시 클록 신호로 인버팅한다. 하이-위상 확장만이 사용되는 애플리케이션들의 경우, 멀티플렉서들(1240 및 1270) 및 인버터들(1235 및 1265)은 생략될 수 있다.

[0136] 도 13은 특정 양상들에 따른 하이-위상 확장기(1250)의 예시적인 구현을 도시한다. 이러한 예에서, 하이-위상 확장기(1250)는 OR 게이트(1330) 및 지연 회로(1320)를 포함한다. OR 게이트(1330)는 등가 로직 함수를 생성하기 위해 2개 이상의 게이트들의 조합으로 구현될 수 있다는 것이 인지되어야 한다. 예를 들어, 일부 구현들에서, OR 게이트(1330)는 NOR 게이트 및 인버터를 포함할 수 있다.

[0137] OR 게이트(1330)는 제1 입력(1332), 제2 입력(1334), 및 출력(1336)을 갖는다. 제1 입력(1332)은 하이-위상 확장기(1250)의 신호 입력(1252)에 커플링되고, 출력(1336)은 하이-위상 확장기(1250)의 출력(1256)에 커플링된다. 지연 회로(1320)는 신호 입력(1322), 제어 입력(1324), 및 출력(1326)을 갖는다. 지연 회로(1320)의 신호 입력(1322)은 하이-위상 확장기(1250)의 신호 입력(1252)에 커플링되고, 지연 회로(1320)의 제어 입력(1324)은 하이-위상 확장기(1250)의 제어 입력(1254)에 커플링되며, 지연 회로(1320)의 출력(1326)은 OR 게이트(1330)의 제2 입력(1334)에 커플링된다.

[0138] 지연 회로(1320)는 제어 입력(1254)을 통해 수신된 지연 제어 신호에 기초하여 조정 가능한 시간 지연만큼 클록 신호를 지연시키도록 구성된다. 결과적인 지연된 클록 신호는 OR 게이트(1330)의 제2 입력(1334)에 입력된다. OR 게이트(1330)는 제1 입력(1332)에서의 클록 신호 및 제2 입력(1334)에서의 지연된 클록 신호에 대해 OR 함수를 수행하여 출력(1336)에서 클록 신호를 생성한다. 출력(1336)에서의 클록 신호는, 하이-위상 확장이 지연 회로(1320)의 시간 지연에 의해 제어되는, 신호 입력(1252)에서의 클록 신호와 비교하여 확장된 하이-위상을 갖는다. 지연 회로(1320)의 시간 지연이 클수록, 출력(1336)에서의 클록 신호의 하이-위상 확장이 더 커진다. 따라서, 이러한 예에서, 듀티-사이클 제어 회로(330)(도 3에 도시됨)는 지연 회로(1320)의 시간 지연을 제어함으로써 하이-위상 확장기(1250)의 출력(1256)에서 클록 신호의 하이-위상 확장을 제어한다. 이러한 예에서, 위에서 논의된 위상 제어 신호는 지연 회로(1320)의 제어 입력(1324)에 입력된 지연 제어 신호에 대응한다.

[0139] 이러한 예에서, 지연 회로(1320)의 시간 지연은 신호 입력(1252)에서의 클록 신호의 하이 위상에 의해 제한될 수 있다(즉, 지연 회로(1320)의 시간 지연 ≤ 입력 하이 위상). 이는, 입력 하이 위상을 넘어 시간 지연을 증가시키는 것이 클록 글리치를 초래할 수 있기 때문이다. 이와 관련하여, 도 14a는 시간 지연이 신호 입력(1252)에서 클록 신호의 하이 위상보다 작은 경우에 대해 신호 입력(1252)에서의 클록 신호("hpe_in"으로 라벨링됨) 및 출력(1256)에서의 클록 신호("hpe_out"으로 라벨링됨)의 예를 도시하고, 도 14b는 시간 지연이 신호 입력(1252)에서 클록 신호의 하이 위상보다 큰 경우에 대해 신호 입력(1252)에서의 클록 신호("hpe_in"으로 라벨링됨) 및 출력(1256)에서의 클록 신호("hpe_out"으로 라벨링됨)의 예를 도시한다. 도 14b에 도시된 바와 같이, 지연 회로(1320)의 시간 지연을 신호 입력(1252)에서의 클록 신호의 하이 위상보다 크게 하는 것은 클록 글리치들(1410)을 초래할 수 있다. 따라서, 하이-위상 확장기(1250)의 예시적인 구현은, 입력 하이 위상의 2배와 동일한 최대 출력 하이 위상에 대해 입력 클록 신호의 하이 위상과 동일하거나 그 보다 작은 양만큼(즉, 지연 회로(1320)의 시간 지연 ≤ 입력 하이 위상) 출력 클록 신호의 하이 위상을 확장하는 것으로 제한될 수 있고, 따라서, 큰 하이-위상 확장을 요구하는 적합한 사용 사례들이 아닐 수 있다.

[0140] 이를 다루기 위해, 도 15a는 특정 양상들에 따른 더 큰 하이-위상 확장 범위를 제공하는 지연 회로(1320)의 예시적인 구현을 도시한다. 이러한 예에서, 지연 회로(1320)는 지연 라인을 형성하기 위해 직렬로 커플링된 다수의 지연 디바이스들(1510-1 내지 1510-m)을 포함한다. 지연 디바이스들(1510-1 내지 1510-m)은 또한 지연 세그먼트들 또는 다른 용어로 지칭될 수 있다. 지연 디바이스들(1510-1 내지 1510-m) 각각은 개개의 제1 신호 입력(1512-1 내지 1512-m), 개개의 제2 신호 입력(1514-1 내지 1514-m), 개개의 제어 입력(1516-1 내지 1516-m), 및 개개의 지연 출력(1518-1 내지 1518-m)을 갖는다. 지연 디바이스(1510-1)의 제1 신호 입력(1512-1)은 하이-위상 확장기(1250)의 신호 입력(1252)에 커플링된다. 도 15a의 예에서, 지연 디바이스(1510-1)의 제2 신호 입력(1514-1)은 접지에 커플링된다. 도 15a에 도시된 바와 같이, 지연 디바이스들(1510-1 내지 1510-(m-1)) 각각의 지연 출력(1518-1 내지 1518-(m-1))은 지연 라인에서 다음 지연 디바이스(1510-2 내지 1510-m)의 제2 신호 입력(1514-2 내지 1514-m)에 커플링되고, 지연 디바이스(1510-m)의 지연 출력(1518-m)은 OR 게이트(1330)의 제2 입력(1334)에 커플링된다. 지연 디바이스들(1510-2 내지 1510-m) 각각의 제1 신호 입력(1512-2 내지 1512-m)은 하이-위상 확장기(1250)의 신호 입력(1252)에 커플링된다.

[0141] 지연 디바이스들(1510-1 내지 1510-m) 각각은 개개의 제어 입력(1516-1 내지 1516-m)을 통해 개개의 제어 신호(예를 들어, 제어 비트)를 수신하도록 구성된다. 이러한 예에서, 하이-위상 확장기(1250)의 제어 입력(1254)은 다수의 제어 입력들(1254-1 내지 1254-m)을 포함하고, 여기서 다수의 제어 입력들(1254-1 내지 1254-m) 각각은 지연 디바이스들(1510-1 내지 1510-m) 중 개개의 하나의 제어 입력(1516-1 내지 1516-m)에 커플링된다.

[0142] 이러한 예에서, 지연 디바이스들(1510-1 내지 1510-m) 각각은 개개의 제어 신호에 기초하여 개개의 지연 출력(1518-1 내지 1518-m)을 인에이블 또는 디스에이블하도록 구성된다. 예를 들어, 지연 디바이스들(1510-1 내지 1510-m) 각각은, 개개의 제어 신호가 제1 로직 값을 가질 때 개개의 지연 출력(1518-1 내지 1518-m)을 인에이블하고, 개개의 제어 신호가 제2 로직 값을 가질 때 개개의 지연 출력(1518-1 내지 1518-m)을 디스에이블하도록 구성될 수 있다. 제1 로직 값은 1일 수 있고 제2 로직 값은 0일 수 있거나, 또는 그 반대일 수 있다.

[0143] 지연 디바이스들(1510-1 내지 1510-m) 각각은, 개개의 지연 출력(1518-1 내지 1518-m)이 인에이블될 때, 개개의 제1 신호 입력(1512-1 내지 1512-m)에서의 하이 위상(즉, 로직 1)을 개개의 지연 출력(1518-1 내지 1518-m)으로 전달하고, 개개의 제2 신호 입력(1514-1 내지 1514-m)에서의 하이 위상(즉, 로직 1)을 개개의 지연 출력(1518-1 내지 1518-m)으로 전달하도록 구성된다. 도 15a의 예에서, 지연 디바이스(1510-1)의 제2 신호 입력(1514-1)은 접지에 커플링된다. 지연 디바이스들(1510-1 내지 1510-m) 각각은, 개개의 지연 출력(1518-1 내지 1518-m)이 디스에이블될 때, 개개의 제1 신호 입력(1512-1 내지 1512-m)에서 신호(즉, 클록 신호)를 차단하고, 개개의 제2 신호 입력(1514-2 내지 1514-m)에서 신호(즉, 클록 신호)를 차단(즉, 게이팅)하도록 구성된다. 이러한 예에서, 지연 디바이스들(1510-1 내지 1510-m) 각각은, 개개의 지연 출력(1518-1 내지 1518-m)이 디스에이블될 때, 개개의 지연 출력(1518-1 내지 1518-m)에서 정적 로직 값을 출력할 수 있다. 정적 로직 값은 0 또는 1일 수 있다.

[0144] 이러한 예에서, 듀티-사이클 제어 회로(330)(도 3에 도시됨)는, 제어 입력들(1254-1 내지 1254-m)을 통해 인에이블된 지연 출력들(1518-1 내지 1518-m)을 갖는 지연 디바이스들(1510-1 내지 1510-m)의 수를 제어함으로써 하이-위상 확장기(1250)의 하이-위상 확장을 제어한다. 인에이블된 지연 출력들(1518-1 내지 1518-m)을 갖는 지연 디바이스들(1510-1 내지 1510-m)의 수가 클수록, 출력(1256)에서 클록 신호의 하이-위상 확장이 더 크다. 이러한 예에서, 듀티-사이클 제어 회로(330)는 지연 디바이스(1510-m)의 지연 출력(1518-m)으로 시작하는, 도 15a의 우로부터 좌로 지연 디바이스들(1510-1 내지 1510-m)(또한 지연 세그먼트들로 지칭됨)의 지연 출력들(1518-1 내지 1518-m)을 인에이블시킨다. 따라서, 지연 디바이스들(1510-1 내지 1510-m) 중 하나의 지연 디바이스의 지연 출력을 인에이블시키기 위해, 듀티-사이클 제어 회로(330)는 지연 디바이스(1510-m)의 지연 출력(1518-m)을 인에이블시킨다. 지연 디바이스들(1510-1 내지 1510-m) 중 2개의 지연 디바이스들의 지연 출력들을 인에이블시키기 위해, 듀티-사이클 제어 회로(330)는 지연 디바이스들(1510-m 및 1510-(m-1))의 지연 출력들(1518-m 및 1518-(m-1))을 인에이블시킨다. 지연 디바이스들(1510-1 내지 1510-m) 중 3개의 지연 디바이스들의 지연 출력들을 인에이블시키기 위해, 듀티-사이클 제어 회로(330)는 지연 디바이스들(1510-m, 1510-(m-1), 및 1510(m-2))의 지연 출력들(1518-m, 1518-(m-1), 및 1518-(m-2))을 인에이블시키는 식이다. 지연 디바이스들(1510-(m-1) 및 1510-(m-2))은 예시의 용이함을 위해 도 15a에 명시적으로 도시되지 않음을 주목하자.

[0145] 이러한 예에서, 지연 디바이스들(1510-1 내지 1510-m)은 하이-위상 확장기(1250)의 하이 위상 확장 범위를 증가시킨다. 이것은, 인에이블링된 지연 출력들을 갖는 지연 디바이스들이 상이한 시간 지연들만큼 지연된 클록 신호의 다수의 지연된 버전들을 생성하기 때문이다. 클록 신호의 다수의 지연된 버전들의 하이 위상들은 지연 회로(1320)의 출력(1326)에서 결합되고, OR 게이트(1330)에서 클록 신호와 OR된다. 이것은, 아래에서 추가로 논의되는 바와 같이, 하이-위상 확장기(1250)가 출력 클록 신호에 대한 큰 하이-위상 확장 범위를 달성할 수 있게 한다.

[0146] 클록 신호의 다수의 지연된 버전들의 예는, 3개의 지연 디바이스들(1510-m, 1510-(m-1) 및 1510-(m-2))의 지연 출력들(1518-m, 1518-(m-1), 및 1518-(m-2))이 인에이블되는 예에 대해 도 15b에 예시된다. 도 15b는 하이-위상 확장기(1250)의 신호 입력(1252)에서의 클록 신호("hpe_in"으로 라벨링됨) 및 하이-위상 확장기(1250)의 출력(1256)에서의 클록 신호("hpe_out으로 라벨링됨)를 도시한다. 도 15b는 또한, 이러한 예에서 클록 신호의 제1 지연된 버전("clk1"로 라벨링됨), 클록 신호의 제2 지연된 버전("clk2"로 라벨링됨), 및 클록 신호의 제3 지연된 버전("clk3"로 라벨링됨)을 개념적으로 도시한다. 클록 신호(clk1, clk2, 및 clk3)의 지연된 버전들은 예시의 용이함을 위해 도 15b의 지연 회로(1320)의 출력(1326)에서 개별적으로 도시된다. 실제로, 클록 신호(clk1, clk2 및 clk3)의 지연된 버전들의 하이 위상들은 지연 회로(1320)의 출력(1326)에서 결합(즉, 병합)되어, 도 15b에 도시된 지연 출력 신호("D_out"으로 라벨링됨)를 형성한다.

[0147] 이러한 예에서, 클록 신호(clk1)의 제1 지연된 버전은 지연 디바이스(1510-m)의 제1 신호 입력(1512-m)에 들어가는 클록 신호로부터 생성되고, 출력(1326)에 도달하기 위해 지연 디바이스(1510-m)의 시간 지연만큼 지연된다. 클록 신호(clk2)의 제2 지연된 버전은 지연 디바이스(1510-(m-1))의 제1 신호 입력(1512-(m-1))에 들어가는 클록 신호로부터 생성되고, 출력(1326)에 도달하기 위해 지연 디바이스들(1510-(m-1) 및 1510-m)의 시간 지연들만큼 지연된다. 클록 신호(clk3)의 제3 지연된 버전은 지연 디바이스(1510-(m-2))의 제1 신호 입력(1512-(m-2))에 들어가는 클록 신호로부터 생성되고, 출력(1326)에 도달하기 위해 지연 디바이스들(1510-(m-2), 1510-(m-1), 및 1510-m)의 시간 지연들만큼 지연된다. 클록 신호(clk1, clk2, 및 clk3)의 다수의 지연된 버전들의 하이 위상들은 시간상 중첩된다는 것을 주목하자.

[0148] 이러한 예에서, 지연 회로(1320)의 출력(1326)에서의 지연 출력 신호(D_out)는 OR 게이트(1330)에 의해 신호 입력(1252)에서의 클록 신호("hpe_in"으로 라벨링됨)와 OR되어 큰 하이-위상 확장을 갖는 출력(1256)에서의 클록 신호("hpe_out)로 라벨링됨)를 생성한다. 이러한 예에서, 클록 신호의 지연된 버전들이 시간상 중첩하도록 지연 디바이스들(1510-1 내지 1510-m) 각각의 개개의 시간 지연을 입력 클록 신호의 하이 위상보다 작게 함으로써 클록 글리치가 방지된다. 그러나, 지연 회로(1320)가 다수의 지연 디바이스들(1510-1 내지 1510-m)을 포함하기 때문에, 하이-위상 확장기(1250)는 글리치 없이 입력 클록 신호의 하이 위상보다 큰 하이-위상 확장을 달성할 수 있다.

[0149] 도 16은 특정 양상들에 따른 지연 디바이스들(1510-1 내지 1510-m) 각각의 예시적인 구현을 도시한다. 이러한 예에서, 지연 디바이스들(1510-1 내지 1510-m) 각각은 개개의 OR 게이트(1610-1 내지 1610-m), 개개의 AND 게이트(1620-1 내지 1620-m), 및 개개의 지연 버퍼들(1630-1 내지 1630-m 및 1640-1 내지 1640-m)을 포함한다. 지연 디바이스들(1510-1 내지 1510-m) 각각에서, 개개의 OR 게이트(1610-1 내지 1610-m)는 개개의 제1 신호 입력(1512-1 내지 1512-m)에 커플링된 제1 입력 및 개개의 제2 신호 입력(1514-1 내지 1514-m)에 커플링된 제2 입력을 갖는다. 지연 디바이스들(1510-1 내지 1510-m) 각각에서, 개개의 AND 게이트(1620-1 내지 1620-m)는 개개의 OR 게이트(1610-1 내지 1610-m)의 출력에 커플링된 제1 입력 및 개개의 제어 입력(1516-1 내지 1516-m)에 커플링된 제2 입력을 갖는다. 지연 디바이스들(1510-1 내지 1510-m) 각각에서, 개개의 지연 버퍼들(1630-1 내지 1630-m 및 1640-1 내지 1640-m)은 개개의 AND 게이트(1620-1 내지 1620-m)의 출력과 개개의 지연 출력(1518-1 내지 1518-m) 사이에 직렬로 커플링된다.

[0150] 이러한 예에서, 지연 디바이스들(1510-1 내지 1510-m) 각각에서, 개개의 OR 게이트(1610-1 내지 1610-m)는 개개의 제1 신호 입력(1512-1 내지 1512-m)에서의 하이 위상 및 개개의 제2 신호 입력(1514-1 내지 1514-m)에서의 하이 위상을 개개의 OR 게이트(1610-1 내지 1610-m)의 출력으로 전달한다. 지연 디바이스들(1510-1 내지 1510-m) 각각에서, 개개의 AND 게이트(1620-1 내지 1620-m)는, 개개의 제어 신호가 1일 때 개개의 지연 출력을 인에이블하고(즉, AND 게이트는 하이 위상을 개개의 지연 출력으로 전달함), 개개의 제어 신호가 0일 때 개개의 지연 출력을 디스에이블한다(즉, AND 게이트는 하이 위상을 차단하고 0을 출력함).

[0151] 지연 디바이스들(1510-1 내지 1510-m) 각각이, 예를 들어, 지연 디바이스들(1510-1 내지 1510-m) 각각에 대한 원하는 지연에 의존하여, 도 16의 예에 도시된 지연 버퍼들의 수와 상이한 수의 지연 버퍼들을 포함할 수 있다는 것이 인지되어야 한다. 일부 구현들에서, 지연 버퍼들(1630-1 내지 1630-m 및 1640-1 내지 1640-m)은, 예를 들어 OR 게이트들(1610-1 내지 1610-m)의 지연들 및 AND 게이트들(1620-1 내지 1620-m)의 지연들이 지연 디바이스들(1510-1 내지 1510-m) 각각에 대한 원하는 지연을 이미 제공할 때, 모두 함께 생략될 수 있다.

[0152] 도 15a 및 도 16에 예시된 하이-위상 확장기(1250)의 예시적인 구현들에서, 개개의 지연 디바이스(즉, 1510-m, 1510-(m-1), ..., 1510-1)의 시간 지연만이, 클록 글리치들을 회피하기 위해 입력 클록 신호의 하이 위상보다 작거나 그와 동일할 필요가 있는 한편, 출력 클록의 하이 위상은 인에이블링된 지연 디바이스들로부터의 시간 지연들의 누적만큼 확장될 수 있다. 도 15a 및 도 16의 하이-위상 확장기(1250)의 예시적인 구현은, 입력 클록 신호의 하이 위상보다 큰 출력 클록 신호의 하이 위상의 확장을 허용하여서, 클록 글리치들을 회피하면서 하이-위상 확장의 더 큰 범위를 인에이블한다.

[0153] 듀티-사이클 조정기(1220)가 하이-위상 확장기(1250)로 제한되지 않는다는 것이 인지되어야 한다. 이와 관련하여, 도 17은 듀티-사이클 조정기(1220)가 하이-위상 확장기(1250) 대신에 로우-위상 확장기(1750)를 포함하는 예를 도시한다. 이러한 예에서, 로우-위상 확장기는 제1 멀티플렉서(1240)의 출력(1248)에 커플링된 신호 입력(1752), 제2 제어 입력(1228)에 커플링된 제어 입력(1754), 및 제2 멀티플렉서(1270)의 제1 입력(1272)에 커플링된 출력(1756)을 갖는다. 이러한 예에서, 로우-위상 확장기(1750)는 제어 입력(1754)을 통해 수신된 위상 제어 신호에 기초하여 조정가능한 양만큼 클록 신호의 로우 위상을 확장하도록 구성된다.

[0154] 듀티-사이클 조정기(1220)에 입력되는 클록 신호의 듀티 사이클을 감소시키기 위해, 듀티-사이클 제어 회로(330)(도 3에 도시됨)는 제1 멀티플렉서(1240) 및 제2 멀티플렉서(1270) 각각으로 하여금, 제1 제어 입력(1226)을 통해 개개의 제1 입력(1242 및 1272)을 선택하게 한다. 이러한 경우에, 제1 멀티플렉서(1240)는 클록 신호를 로우-위상 확장기(1750)의 신호 입력(1752)에 전달한다. 이어서, 로우-위상 확장기(1750)는, 제2 제어 입력(1228)을 통해 듀티-사이클 제어 회로(330)로부터 수신된 위상 제어 신호에 기초하여, 조정가능한 양만큼 클록 신호의 로우 위상을 확장한다. 클록 신호의 로우 위상을 확장함으로써, 로우-위상 확장기(1750)는 클록 신호의 듀티 사이클을 감소시킨다.

[0155] 듀티-사이클 조정기(1220)에 입력되는 클록 신호의 듀티 사이클을 증가시키기 위해, 듀티-사이클 제어 회로(330)(도 3에 도시됨)는 제1 멀티플렉서(1240) 및 제2 멀티플렉서(1270) 각각으로 하여금, 제1 제어 입력(1226)을 통해 개개의 제2 입력(1244 및 1274)을 선택하게 한다. 이러한 경우에, 제1 인버터(1235)는 클록 신호를 인버팅하고, 제1 멀티플렉서(1240)는 인버팅된 클록 신호를 로우-위상 확장기(1750)에 전달한다. 이어서, 로우-위상 확장기(1750)는, 제2 제어 입력(1228)을 통해 듀티-사이클 제어 회로(330)로부터 수신된 위상 제어 신호에 기초하여, 조정가능한 양만큼 인버팅된 클록 신호의 로우 위상을 확장한다. 이러한 경우에, 인버팅된 클록 신호의 로우 위상을 확장하는 것은 클록 신호의 하이 위상을 확장하는 것과 동등하며, 이는 클록 신호의 듀티 사이클을 증가시킨다. 이러한 예에서, 제2 인버터(1265)는 클록 신호를 획득하기 위해 로우-위상 확장 이후 인버팅된 클록 신호를 인버팅하고, 제2 멀티플렉서(1270)는 제2 인버터(1265)로부터의 클록 신호를 듀티-사이클 조정기(1220)의 출력(1224)으로 전달한다.

[0156] 일반적으로, 듀티-사이클 조정기(1220)는 제1 멀티플렉서(1240)의 출력(1248)과 제2 멀티플렉서(1270)의 제1 입력(1272) 사이에 하이-위상 확장기(예를 들어, 하이-위상 확장기(1250)) 또는 로우-위상 확장기(예를 들어, 로우-위상 확장기(1750))를 포함하고, 여기서 제2 제어 입력(1228)을 통해 수신된 위상 제어 신호에 기초하여 조정가능한 양만큼, 하이-위상 확장기는 클록 신호의 하이 위상을 확장하거나 또는 로우-위상 확장기는 클록 신호의 로우 위상을 확장한다.

[0157] 도 18은 특정 양상들에 따른 로우-위상 확장기(1750)의 예시적인 구현을 도시한다. 이러한 예에서, 로우-위상 확장기(1750)는 AND 게이트(1830) 및 지연 회로(1820)를 포함한다. AND 게이트(1830)는 제1 입력(1832), 제2 입력(1834), 및 출력(1836)을 갖는다. AND 게이트(1830)의 제1 입력(1832)은 로우-위상 확장기(1750)의 신호 입력(1752)에 커플링되고, 지연 회로(1820)는 로우-위상 확장기(1750)의 신호 입력(1752)과 AND 게이트(1830)의 제2 입력(1834) 사이에 커플링되며, AND 게이트(1830)의 출력(1836)은 로우-위상 확장기(1750)의 출력(1756)에 커플링된다. AND 게이트는 NAND 게이트와 인버터의 조합, 또는 AND 연산을 수행할 수 있는 로직 게이트들의 임의의 다른 조합으로 구현될 수 있다는 것이 인지되어야 한다.

[0158] 이러한 예에서, 지연 회로(1820)는 지연 라인을 형성하기 위해 직렬로 커플링된 다수의 지연 디바이스들(1810-1 내지 1810-m)을 포함한다. 지연 디바이스들(1810-1 내지 1810-m) 각각은 개개의 제1 신호 입력(1812-1 내지 1812-m), 개개의 제2 신호 입력(1814-1 내지 1814-m), 개개의 제어 입력(1816-1 내지 1816-m), 및 개개의 지연 출력(1818-1 내지 1818-m)을 갖는다. 지연 디바이스(1810-1)의 제1 신호 입력(1812-1)은 로우-위상 확장기(1750)의 신호 입력(1752)에 커플링되고, 지연 디바이스(1810-1)의 제2 신호 입력(1814-1)은 공급 레일(즉, 하나)에 커플링된다. 지연 디바이스들(1810-1 내지 1810-(m-1)) 각각의 지연 출력(1818-1 내지 1818-(m-1))은 지연 라인에서 다음 지연 디바이스(1810-2 내지 1810-m)의 제2 신호 입력(1814-2 내지 1814-m)에 커플링되고, 지연 디바이스(1810-m)의 지연 출력(1818-m)은, AND 게이트(1830)의 제2 입력(1834)에 커플링되는, 지연 회로(1820)의 출력(1826)에 커플링된다. 지연 디바이스들(1810-2 내지 1810-m) 각각의 제1 신호 입력(1812-2 내지 1812-m)은 로우-위상 확장기(1750)의 신호 입력(1752)에 커플링된다.

[0159] 지연 디바이스들(1810-1 내지 1810-m) 각각은 개개의 제어 입력(1816-1 내지 1816-m)을 통해 개개의 제어 신호(예를 들어, 제어 비트)를 수신하도록 구성된다. 이러한 예에서, 로우-위상 확장기(1750)의 제어 입력(1754)은 다수의 제어 입력들(1754-1 내지 1754-m)을 포함하고, 여기서 다수의 제어 입력들(1754-1 내지 1754-m) 각각은 지연 디바이스들(1810-1 내지 1810-m) 중 개개의 하나의 제어 입력(1816-1 내지 1816-m)에 커플링된다.

[0160] 이러한 예에서, 지연 디바이스들(1810-1 내지 1810-m) 각각은 개개의 제어 신호에 기초하여 개개의 지연 출력(1818-1 내지 1818-m)을 인에이블 또는 디스에이블하도록 구성된다. 예를 들어, 지연 디바이스들(1810-1 내지 1810-m) 각각은, 개개의 제어 신호가 제1 로직 값을 가질 때 개개의 지연 출력(1818-1 내지 1818-m)을 인에이블하고, 개개의 제어 신호가 제2 로직 값을 가질 때 개개의 지연 출력(1818-1 내지 1818-m)을 디스에이블하도록 구성될 수 있다. 제1 로직 값은 0일 수 있고 제2 로직 값은 1일 수 있거나, 또는 그 반대일 수 있다.

[0161] 지연 디바이스들(1810-1 내지 1810-m) 각각은, 개개의 지연 출력(1818-1 내지 1818-m)이 인에이블될 때, 개개의 제1 신호 입력(1812-1 내지 1812-m)에서의 로우 위상(즉, 로직 0)을 개개의 지연 출력(1818-1 내지 1818-m)으로 전달하고, 개개의 제2 신호 입력(1814-1 내지 1814-m)에서의 로우 위상(즉, 로직 0)을 개개의 지연 출력(1818-1 내지 1818-m)으로 전달하도록 구성된다. 도 18의 예에서, 지연 디바이스(1810-1)의 제2 신호 입력(1814-1)은 공급 레일에 커플링된다. 지연 디바이스들(1810-1 내지 1810-m) 각각은, 개개의 지연 출력(1818-1 내지 1818-m)이 디스에이블될 때, 개개의 제1 신호 입력(1812-1 내지 1812-m)에서 신호(즉, 클록 신호)를 차단하고, 개개의 제2 신호 입력(1814-2 내지 1814-m)에서 신호(즉, 클록 신호)를 차단(즉, 게이팅)하도록 구성된다. 이러한 예에서, 지연 디바이스들(1810-1 내지 1810-m) 각각은, 개개의 지연 출력(1818-1 내지 1818-m)이 디스에이블될 때, 개개의 지연 출력(1818-1 내지 1818-m)에서 정적 로직 값을 출력할 수 있다. 정적 로직 값은 1 또는 0일 수 있다.

[0162] 이러한 예에서, 듀티-사이클 제어 회로(330)(도 3에 도시됨)는, 제어 입력들(1754-1 내지 1754-m)을 통해 인에이블된 지연 출력들(1818-1 내지 1818-m)을 갖는 지연 디바이스들(1810-1 내지 1810-m)의 수를 제어함으로써 로우-위상 확장기(1750)의 로우-위상 확장을 제어한다. 인에이블된 지연 출력들(1818-1 내지 1818-m)을 갖는 지연 디바이스들(1810-1 내지 1810-m)의 수가 클수록, 출력(1756)에서 클록 신호의 로우-위상 확장이 더 크다. 이러한 예에서, 듀티-사이클 제어 회로(330)는 지연 디바이스(1810-m)의 지연 출력(1818-m)으로 시작하는, 도 18의 우로부터 좌로 지연 디바이스들(1810-1 내지 1810-m)(또한 지연 세그먼트들로 지칭됨)의 지연 출력들(1818-1 내지 1818-m)을 인에이블시킨다. 인에이블된 지연 출력들(1818-1 내지 1818-m)을 갖는 지연 디바이스들(1810-1 내지 1810-m)은 클록 신호의 다수의 버전들을 생성하였고, 여기서 클록 신호의 다수의 버전들의 로우 위상들은, 확장된 로우 위상을 갖는 지연 출력 신호를 제공하기 위해 지연 회로(1820)의 출력(1826)에서 결합된다. 인에이블된 지연 출력들(1818-1 내지 1818-m)을 갖는 지연 디바이스들(1810-1 내지 1810-m)의 수가 클수록, 로우-위상 확장이 더 크다. 지연 출력 신호는, 출력(1756)에서 클록 신호를 제공하기 위해 AND 게이트(1830)에 의해 신호 입력(1752)에서 클록 신호와 AND된다.

[0163] 도 18은 특정 양상들에 따른 지연 디바이스들(1810-1 내지 1810-m) 각각의 예시적인 구현을 도시한다. 이러한 예에서, 지연 디바이스들(1810-1 내지 1810-m) 각각은 개개의 AND 게이트(1840-1 내지 1840-m), 개개의 OR 게이트(1850-1 내지 1850-m), 및 개개의 지연 버퍼들(1860-1 내지 1860-m 및 1870-1 내지 1870-m)을 포함한다. 지연 디바이스들(1810-1 내지 1810-m) 각각에서, 개개의 AND 게이트(1840-1 내지 1840-m)는 개개의 제1 신호 입력(1812-1 내지 1812-m)에 커플링된 제1 입력 및 개개의 제2 신호 입력(1814-1 내지 1814-m)에 커플링된 제2 입력을 갖는다. 지연 디바이스들(1810-1 내지 1810-m) 각각에서, 개개의 OR 게이트(1850-1 내지 1850-m)는 개개의 AND 게이트(1840-1 내지 1840-m)의 출력에 커플링된 제1 입력 및 개개의 제어 입력(1816-1 내지 1816-m)에 커플링된 제2 입력을 갖는다. 지연 디바이스들(1810-1 내지 1810-m) 각각에서, 개개의 지연 버퍼들(1860-1 내지 1860-m 및 1870-1 내지 1870-m)은 개개의 OR 게이트(1850-1 내지 1850-m)의 출력과 개개의 지연 출력(1818-1 내지 1818-m) 사이에 직렬로 커플링된다.

[0164] 이러한 예에서, 지연 디바이스들(1810-1 내지 1810-m) 각각에서, 개개의 AND 게이트(1840-1 내지 1840-m)는 개개의 제1 신호 입력(1812-1 내지 1812-m)에서의 로우 위상 및 개개의 제2 신호 입력(1814-1 내지 1814-m)에서의 로우 위상을 개개의 AND 게이트(1840-1 내지 1840-m)의 출력으로 전달한다. 지연 디바이스들(1810-1 내지 1810-m) 각각에서, 개개의 OR 게이트(1850-1 내지 1850-m)는, 개개의 제어 신호가 0일 때 개개의 지연 출력을 인에이블하고(즉, OR 게이트는 로우 위상을 개개의 지연 출력으로 전달함), 개개의 제어 신호가 1일 때 개개의 지연 출력을 디스에이블한다(즉, OR 게이트는 로우 위상을 차단하고 0을 출력함).

[0165] 지연 디바이스들(1810-1 내지 1810-m) 각각이, 예를 들어, 지연 디바이스들(1810-1 내지 1810-m) 각각에 대한 원하는 지연에 의존하여, 도 18의 예에 도시된 지연 버퍼들의 수와 상이한 수의 지연 버퍼들을 포함할 수 있다는 것이 인지되어야 한다.

[0166] 도 19는 클록 신호를 특정하는 방법(1900)을 예시한다. 방법(1900)은 특정 양상들에 따른 타이밍 측정 회로(510)에 의해 수행될 수 있다.

[0167] 블록(1910)에서, 타이밍 신호의 에지가 클록 신호의 제1 에지 상에서 론치된다. 예를 들어, 타이밍 신호의 에지는 론치 회로(530)에 의해 론치될 수 있다. 클록 신호의 제1 에지는 클록 신호의 상승 에지 또는 하강 에지일 수 있다.

[0168] 블록(1920)에서, 캡처 신호의 에지가 클록 신호의 제2 에지 상에서 출력된다. 예를 들어, 캡처 신호의 에지는 캡처 회로(540)에 의해 출력될 수 있다. 클록 신호의 제2 에지는 클록 신호의 상승 에지 또는 하강 에지일 수 있다.

[0169] 블록(1930)에서, 타이밍 신호의 에지 및 캡처 신호의 에지는 시간-디지털 변환기(TDC)에서 수신된다. TDC는 TDC(560)에 대응할 수 있다.

[0170] 블록(1940)에서, 시간 지연은 TDC를 사용하여 측정되며, 시간 지연은 타이밍 신호의 에지가 TDC에서 수신되는 시간과 캡처 신호의 에지가 TDC에서 수신되는 시간 사이이다.

[0171] 구현 예들은 다음의 넘버링된 조항들에서 설명된다:

[0172] 1. 타이밍 측정 회로는:

[0173] 인에이블 입력, 클록 입력, 및 출력을 갖는 론치 회로 - 론치 회로는, 인에이블 입력에서 인에이블 신호를 수신하고, 론치 회로의 클록 입력에서 클록 신호를 수신하며, 인에이블 신호를 수신하는 것에 대한 응답으로, 클록 신호의 제1 에지 상에서, 론치 회로의 출력에서 타이밍 신호의 에지를 론치하도록 구성됨 -;

[0174] 입력 및 출력을 갖는 캡처 회로 - 캡처 회로는 캡처 회로의 클록 입력에서 클록 신호를 수신하고, 클록 신호의 제2 에지 상에서, 캡처 회로의 출력에서 캡처 신호의 에지를 출력하도록 구성됨 -; 및

[0175] 신호 입력, 캡처 입력, 및 출력을 갖는 시간-디지털 변환기(TDC) - TDC의 신호 입력은 론치 회로의 출력에 커플링되고, TDC의 캡처 입력은 캡처 회로의 출력에 커플됨 - 를 포함한다.

[0176] 2. 조항 1의 타이밍 측정 회로에서, TDC는:

[0177] TDC의 신호 입력에서 타이밍 신호의 에지를 수신하고;

[0178] TDC의 캡처 입력에서 캡처 신호의 에지를 수신하고;

[0179] 타이밍 신호의 에지가 수신되는 시간과 캡처 신호의 에지가 수신되는 시간 사이의 시간 지연을 측정하고; 그리고

[0180] TDC의 출력에서 측정된 시간 지연을 표시하는 신호를 출력하도록 구성된다.

[0181] 3. 조항 1 또는 조항 2의 타이밍 측정 회로는, 신호 입력 및 출력을 갖는 지연 회로를 더 포함하며, 지연 회로의 신호 입력은 론치 회로의 출력에 커플링되고, 지연 회로의 출력은 TDC의 신호 입력에 커플링된다.

[0182] 4. 조항 3의 타이밍 측정 회로에서, 지연 회로는 조정가능한 시간 지연을 갖고, 지연 회로는:

[0183] 지연 회로의 제어 입력에서 지연 제어 신호를 수신하고; 그리고

[0184] 수신된 지연 제어 신호에 기초하여 지연 회로의 시간 지연을 세팅하도록 구성된다.

[0185] 5. 조항 4의 타이밍 측정 회로에서, TDC는:

[0186] 신호 입력, 클록 입력, 및 출력을 갖는 플립-플롭을 포함하며, 플립-플롭의 신호 입력은 TDC의 신호 입력에 커플링되고, 플립-플롭의 클록 입력은 TDC의 캡처 입력에 커플링되며, 플립-플롭의 출력은 TDC의 출력에 커플링된다.

[0187] 6. 조항 1 내지 조항 4 중 어느 한 조항의 타이밍 측정 회로에서, TDC는:

[0188] TDC의 신호 입력에 커플링된 지연 라인 - 지연 라인은 직렬로 커플링된 지연 버퍼들을 포함함 -; 및

[0189] 플립-플롭들 - 플립-플롭들 각각은 개개의 신호 입력, 개개의 클록 입력, 및 개개의 출력을 가짐 - 을 포함하고, 플립-플롭들 각각의 신호 입력은 지연 버퍼들 중 개개의 지연 버퍼의 출력에 커플링되고, 플립-플롭들 각각의 클록 입력은 TDC의 캡처 입력에 커플링된다.

[0190] 7. 조항 1 내지 조항 6 중 어느 한 조항의 타이밍 측정 회로에서, 론치 회로는 에지 선택 신호를 수신하도록 구성된 제어 입력을 갖고, 론치 회로는:

[0191] 에지 선택 신호가 제1 로직 값을 가지면, 클록 신호의 제1 에지에 대한 클록 신호의 상승 에지를 선택하고; 그리고

[0192] 에지 선택 신호가 제2 로직 값을 가지면, 클록 신호의 제1 에지에 대한 클록 신호의 하강 에지를 선택하도록 구성된다.

[0193] 8. 조항 7의 타이밍 측정 회로에서, 론치 회로는:

[0194] 제1 입력, 제2 입력, 선택 입력, 및 출력을 갖는 멀티플렉서 - 제1 입력은 론치 회로의 클록 입력에 커플링되고, 선택 입력은 론치 회로의 제어 입력에 커플링됨 -;

[0195] 론치 회로의 클록 입력과 멀티플렉서의 제2 입력 사이에 커플링된 인버터; 및

[0196] 신호 입력, 클록 입력, 및 출력을 갖는 론치 플립-플롭 - 론치 플립-플롭의 신호 입력은 론치 회로의 인에이블 입력에 커플링되고, 론치 플립-플롭의 클록 입력은 멀티플렉서의 출력에 커플링되며, 론치 플립-플롭의 출력은 론치 회로의 출력에 커플링됨 - 을 포함한다.

[0197] 9. 조항 8의 타이밍 측정 회로에서, 론치 회로는:

[0198] 신호 입력, 클록 입력, 및 출력을 갖는 제1 플립-플롭 - 제1 플립-플롭의 신호 입력은 론치 회로의 인에이블 입력에 커플링되고, 제1 플립-플롭의 클록 입력은 론치 회로의 클록 입력에 커플링됨 -; 및

[0199] 신호 입력, 클록 입력, 및 출력을 갖는 제2 플립-플롭 - 제2 플립-플롭의 신호 입력은 제1 플립-플롭의 출력에 커플링되고, 제2 플립-플롭의 클록 입력은 멀티플렉서의 출력에 커플링되며, 제2 플립-플롭의 출력은 론치 플립-플롭의 신호 입력에 커플링됨 - 을 더 포함한다.

[0200] 10. 조항 1 내지 조항 9 중 어느 한 조항의 타이밍 측정 회로에서, 캡처 회로는 에지 선택 신호를 수신하도록 구성된 제어 입력을 갖고, 캡처 회로는:

[0201] 에지 선택 신호가 제1 로직 값을 가지면, 클록 신호의 제2 에지에 대한 클록 신호의 상승 에지를 선택하고; 그리고

[0202] 에지 선택 신호가 제2 로직 값을 가지면, 클록 신호의 제2 에지에 대한 클록 신호의 하강 에지를 선택하도록 구성된다.

[0203] 11. 조항 10의 타이밍 측정 회로에서, 캡처 회로는:

[0204] 제1 입력, 제2 입력, 선택 입력, 및 출력을 갖는 멀티플렉서 - 제1 입력은 캡처 회로의 클록 입력에 커플링되고, 선택 입력은 캡처 회로의 제어 입력에 커플링됨 -;

[0205] 캡처 회로의 클록 입력과 멀티플렉서의 제2 입력 사이에 커플링된 인버터; 및

[0206] 멀티플렉서의 출력과 캡처 회로의 출력 사이에 커플링된 클록 게이팅 회로를 포함한다.

[0207] 12. 조항 1 내지 조항 11 중 어느 한 조항의 타이밍 측정 회로에서, 클록 신호의 제1 에지는 상승 에지이고, 클록 신호의 제2 에지는 하강 에지이다.

[0208] 13. 조항 1 내지 조항 11 중 어느 한 조항의 타이밍 측정 회로에서, 클록 신호의 제1 에지는 하강 에지이고, 클록 신호의 제2 에지는 상승 에지이다.

[0209] 14. 클록 신호를 측정하는 방법은:

[0210] 클록 신호의 제1 에지 상에서 타이밍 신호의 에지를 론치하는 단계;

[0211] 클록 신호의 제2 에지 상에서 캡처 신호의 에지를 출력하는 단계;

[0212] 시간-디지털 변환기(TDC)에서 타이밍 신호의 에지 및 캡처 신호의 에지를 수신하는 단계; 및

[0213] TDC를 사용하여 시간 지연을 측정하는 단계 - 시간 지연은 타이밍 신호의 에지가 TDC에서 수신되는 시간과 캡처 신호의 에지가 TDC에서 수신되는 시간 사이임 - 를 포함한다.

[0214] 15. 조항 14의 방법에서, 클록 신호의 제1 에지는 상승 에지이고, 클록 신호의 제2 에지는 하강 에지이며, 방법은:

[0215] 측정된 시간 지연에 기초하여 클록 신호의 하이 위상을 결정하는 단계를 더 포함한다.

[0216] 16. 조항 15의 방법은:

[0217] 타이밍 신호의 에지가 TDC에서 수신되기 전에 지연 회로를 통해 타이밍 신호의 에지를 전파하는 단계를 더 포함하고,

[0218] 클록 신호의 하이 위상을 결정하는 단계는 지연 회로의 시간 지연에 또한 기초하여 클록 신호의 하이 위상을 결정하는 단계를 포함한다.

[0219] 17. 조항 14의 방법에서, 클록 신호의 제1 에지는 하강 에지이고, 클록 신호의 제2 에지는 상승 에지이며, 방법은:

[0220] 측정된 시간 지연에 기초하여 클록 신호의 로우 위상을 결정하는 단계를 더 포함한다.

[0221] 18. 조항 17의 방법은:

[0222] 타이밍 신호의 에지가 TDC에서 수신되기 전에 지연 회로를 통해 타이밍 신호의 에지를 전파하는 단계를 더 포함하고,

[0223] 클록 신호의 로우 위상을 결정하는 단계는 지연 회로의 시간 지연에 또한 기초하여 클록 신호의 로우 위상을 결정하는 단계를 포함한다.

[0224] 본 개시내용은 본 개시내용의 양상들을 설명하기 위해 위에서 사용된 예시적인 용어로 제한되지 않음을 인식해야 한다. 예를 들어, 클록 생성기는 또한 클록 소스, 클록 합성기, 또는 다른 용어로 지칭될 수 있다. 다른 예에서, 지연 버퍼는 또한 지연 엘리먼트, 지연 유닛, 또는 다른 용어로 지칭될 수 있다. 다른 예에서, 타이밍 측정 회로는 또한 듀티-사이클 측정 회로, 듀티-사이클 검출기, 또는 다른 용어로 지칭될 수 있다. 플립-플롭의 신호 입력은 또한 데이터 입력(예를 들어, D 입력) 또는 다른 용어로 지칭될 수 있다. 클록 신호에 대해 사용되는 신호 경로는 또한 클록 경로로 지칭될 수 있다. 또한, 신호의 에지를 론치하는 것은 또한 신호의 에지를 출력하는 것으로 지칭될 수 있다.

[0225] 듀티-사이클 제어 회로(330) 및 측정 제어 회로(520)는 각각, 범용 프로세서, DSP(digital signal processor), ASIC(application specific integrated circuit), FPGA(field programmable gate array) 또는 다른 프로그래밍가능 로직 디바이스, 이산 하드웨어 컴포넌트들(예를 들어, 로직 게이트들), 상태 머신, 또는 본원에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현될 수 있다. 프로세서는 기능들을 수행하기 위한 코드를 포함하는 소프트웨어를 실행함으로써 본원에서 설명된 기능들을 수행할 수 있다. 소프트웨어는 RAM, ROM, EEPROM, 광학 디스크, 및/또는 자기 디스크와 같은 컴퓨터-판독가능 저장 매체 상에 저장될 수 있다.

[0226] 본 개시내용 내에서, "예시적인"이라는 단어는 "예, 사례, 또는 예시로서 기능하는 것"을 의미하도록 사용된다. "예시적인" 것으로서 본원에 설명된 임의의 구현 또는 양상은 반드시 본 개시내용의 다른 양상들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, "양상들"이라는 용어는 본 개시내용의 모든 양상들이 논의된 특징, 이점 또는 동작 모드를 포함할 것을 요구하지는 않는다. "커플링된"이라는 용어는 2개의 오브젝트들 사이의 직접적인 또는 간접적인 전기 커플링을 지칭하기 위해 본원에서 사용된다.

[0227] 본 개시내용의 이전 설명은 임의의 당업자가 본 개시내용을 사용하거나 실시할 수 있게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 자명할 것이며, 본 명세서에서 정의된 일반적 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에서 설명된 예들로 제한되도록 의도되는 것이 아니라, 본원에서 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims

타이밍 측정 회로로서,
인에이블 입력, 클록 입력, 및 출력을 갖는 론치 회로 ― 상기 론치 회로는, 상기 인에이블 입력에서 인에이블 신호를 수신하고, 상기 론치 회로의 상기 클록 입력에서 클록 신호를 수신하며, 상기 인에이블 신호를 수신하는 것에 대한 응답으로, 상기 클록 신호의 제1 에지 상에서, 상기 론치 회로의 상기 출력에서 타이밍 신호의 에지를 론치하도록 구성됨 ―;
클록 입력 및 출력을 갖는 캡처 회로 ― 상기 캡처 회로는 상기 캡처 회로의 상기 클록 입력에서 상기 클록 신호를 수신하고, 상기 클록 신호의 제2 에지 상에서, 상기 캡처 회로의 상기 출력에서 캡처 신호의 에지를 출력하도록 구성됨 ―; 및
신호 입력, 캡처 입력, 및 출력을 갖는 시간-디지털 변환기(TDC) ― 상기 TDC의 상기 신호 입력은 상기 론치 회로의 상기 출력에 커플링되고, 상기 TDC의 상기 캡처 입력은 상기 캡처 회로의 상기 출력에 커플됨 ― 를 포함하는, 타이밍 측정 회로.
제1항에 있어서,
상기 TDC는:
상기 TDC의 상기 신호 입력에서 상기 타이밍 신호의 상기 에지를 수신하고;
상기 TDC의 상기 캡처 입력에서 상기 캡처 신호의 상기 에지를 수신하고;
상기 타이밍 신호의 상기 에지가 수신되는 시간과 상기 캡처 신호의 상기 에지가 수신되는 시간 사이의 시간 지연을 측정하고; 그리고
상기 TDC의 상기 출력에서 상기 측정된 시간 지연을 표시하는 신호를 출력하도록 구성되는, 타이밍 측정 회로.
제1항에 있어서,
신호 입력 및 출력을 갖는 지연 회로를 더 포함하며, 상기 지연 회로의 상기 신호 입력은 상기 론치 회로의 상기 출력에 커플링되고, 상기 지연 회로의 상기 출력은 상기 TDC의 상기 신호 입력에 커플링되는, 타이밍 측정 회로.
제3항에 있어서,
상기 지연 회로는 조정가능한 시간 지연을 갖고, 상기 지연 회로는:
상기 지연 회로의 제어 입력에서 지연 제어 신호를 수신하고; 그리고
상기 수신된 지연 제어 신호에 기초하여 상기 지연 회로의 상기 시간 지연을 세팅하도록 구성되는, 타이밍 측정 회로.
제4항에 있어서,
상기 TDC는:
신호 입력, 클록 입력, 및 출력을 갖는 플립-플롭을 포함하며, 상기 플립-플롭의 상기 신호 입력은 상기 TDC의 상기 신호 입력에 커플링되고, 상기 플립-플롭의 상기 클록 입력은 상기 TDC의 상기 캡처 입력에 커플링되며, 상기 플립-플롭의 상기 출력은 상기 TDC의 상기 출력에 커플링되는, 타이밍 측정 회로.
제1항에 있어서,
상기 TDC는:
상기 TDC의 상기 신호 입력에 커플링된 지연 라인 ― 상기 지연 라인은 직렬로 커플링된 지연 버퍼들을 포함함 ―; 및
플립-플롭들 ― 상기 플립-플롭들 각각은 개개의 신호 입력, 개개의 클록 입력, 및 개개의 출력을 가짐 ― 을 포함하고, 상기 플립-플롭들 각각의 상기 신호 입력은 상기 지연 버퍼들 중 개개의 지연 버퍼의 출력에 커플링되고, 상기 플립-플롭들 각각의 상기 클록 입력은 상기 TDC의 상기 캡처 입력에 커플링되는, 타이밍 측정 회로.
제1항에 있어서,
상기 론치 회로는 에지 선택 신호를 수신하도록 구성된 제어 입력을 갖고, 상기 론치 회로는:
상기 에지 선택 신호가 제1 로직 값을 가지면, 상기 클록 신호의 상기 제1 에지에 대한 상기 클록 신호의 상승 에지를 선택하고; 그리고
상기 에지 선택 신호가 제2 로직 값을 가지면, 상기 클록 신호의 상기 제1 에지에 대한 상기 클록 신호의 하강 에지를 선택하도록 구성되는, 타이밍 측정 회로.
제7항에 있어서,
상기 론치 회로는:
제1 입력, 제2 입력, 선택 입력, 및 출력을 갖는 멀티플렉서 ― 상기 제1 입력은 상기 론치 회로의 상기 클록 입력에 커플링되고, 상기 선택 입력은 상기 론치 회로의 상기 제어 입력에 커플링됨 ―;
상기 론치 회로의 상기 클록 입력과 상기 멀티플렉서의 상기 제2 입력 사이에 커플링된 인버터; 및
신호 입력, 클록 입력, 및 출력을 갖는 론치 플립-플롭 ― 상기 론치 플립-플롭의 상기 신호 입력은 상기 론치 회로의 상기 인에이블 입력에 커플링되고, 상기 론치 플립-플롭의 상기 클록 입력은 상기 멀티플렉서의 상기 출력에 커플링되며, 상기 론치 플립-플롭의 상기 출력은 상기 론치 회로의 상기 출력에 커플링됨 ― 을 포함하는, 타이밍 측정 회로.
제8항에 있어서,
상기 론치 회로는:
신호 입력, 클록 입력, 및 출력을 갖는 제1 플립-플롭 ― 상기 제1 플립-플롭의 상기 신호 입력은 상기 론치 회로의 상기 인에이블 입력에 커플링되고, 상기 제1 플립-플롭의 상기 클록 입력은 상기 론치 회로의 상기 클록 입력에 커플링됨 ―; 및
신호 입력, 클록 입력, 및 출력을 갖는 제2 플립-플롭 ― 상기 제2 플립-플롭의 상기 신호 입력은 상기 제1 플립-플롭의 상기 출력에 커플링되고, 상기 제2 플립-플롭의 상기 클록 입력은 상기 멀티플렉서의 상기 출력에 커플링되며, 상기 제2 플립-플롭의 상기 출력은 상기 론치 플립-플롭의 상기 신호 입력에 커플링됨 ― 을 더 포함하는, 타이밍 측정 회로.
제1항에 있어서,
상기 캡처 회로는 에지 선택 신호를 수신하도록 구성된 제어 입력을 갖고, 상기 캡처 회로는:
상기 에지 선택 신호가 제1 로직 값을 가지면, 상기 클록 신호의 상기 제2 에지에 대한 상기 클록 신호의 상승 에지를 선택하고; 그리고
상기 에지 선택 신호가 제2 로직 값을 가지면, 상기 클록 신호의 상기 제2 에지에 대한 상기 클록 신호의 하강 에지를 선택하도록 구성되는, 타이밍 측정 회로.
제10항에 있어서,
상기 캡처 회로는:
제1 입력, 제2 입력, 선택 입력, 및 출력을 갖는 멀티플렉서 ― 상기 제1 입력은 상기 캡처 회로의 상기 클록 입력에 커플링되고, 상기 선택 입력은 상기 캡처 회로의 상기 제어 입력에 커플링됨 ―;
상기 캡처 회로의 상기 클록 입력과 상기 멀티플렉서의 상기 제2 입력 사이에 커플링된 인버터; 및
상기 멀티플렉서의 상기 출력과 상기 캡처 회로의 상기 출력 사이에 커플링된 클록 게이팅 회로를 포함하는, 타이밍 측정 회로.
제1항에 있어서,
상기 클록 신호의 상기 제1 에지는 상승 에지이고, 상기 클록 신호의 상기 제2 에지는 하강 에지인, 타이밍 측정 회로.
제1항에 있어서,
상기 클록 신호의 상기 제1 에지는 하강 에지이고, 상기 클록 신호의 상기 제2 에지는 상승 에지인, 타이밍 측정 회로.
클록 신호를 측정하는 방법으로서,
상기 클록 신호의 제1 에지 상에서 타이밍 신호의 에지를 론치하는 단계;
상기 클록 신호의 제2 에지 상에서 캡처 신호의 에지를 출력하는 단계;
시간-디지털 변환기(TDC)에서 상기 타이밍 신호의 상기 에지 및 상기 캡처 신호의 상기 에지를 수신하는 단계; 및
상기 TDC를 사용하여 시간 지연을 측정하는 단계 ― 상기 시간 지연은 상기 타이밍 신호의 상기 에지가 상기 TDC에서 수신되는 시간과 상기 캡처 신호의 상기 에지가 상기 TDC에서 수신되는 시간 사이임 ― 를 포함하는, 방법.
제14항에 있어서,
상기 클록 신호의 상기 제1 에지는 상승 에지이고, 상기 클록 신호의 상기 제2 에지는 하강 에지이며, 상기 방법은:
상기 측정된 시간 지연에 기초하여 상기 클록 신호의 하이 위상을 결정하는 단계를 더 포함하는, 방법.
제15항에 있어서,
상기 타이밍 신호의 상기 에지가 상기 TDC에서 수신되기 전에 지연 회로를 통해 상기 타이밍 신호의 상기 에지를 전파하는 단계를 더 포함하고,
상기 클록 신호의 상기 하이 위상을 결정하는 단계는 상기 지연 회로의 시간 지연에 또한 기초하여 상기 클록 신호의 상기 하이 위상을 결정하는 단계를 포함하는, 방법.
제14항에 있어서,
상기 클록 신호의 상기 제1 에지는 하강 에지이고, 상기 클록 신호의 상기 제2 에지는 상승 에지이며, 상기 방법은:
상기 측정된 시간 지연에 기초하여 상기 클록 신호의 로우 위상을 결정하는 단계를 더 포함하는, 방법.
제17항에 있어서,
상기 타이밍 신호의 상기 에지가 상기 TDC에서 수신되기 전에 지연 회로를 통해 상기 타이밍 신호의 상기 에지를 전파하는 단계를 더 포함하고,
상기 클록 신호의 상기 로우 위상을 결정하는 단계는 상기 지연 회로의 시간 지연에 또한 기초하여 상기 클록 신호의 상기 로우 위상을 결정하는 단계를 포함하는, 방법.