KR20240043643A

KR20240043643A - 레벨 쉬프터 및 이를 포함하는 소스 드라이버 ic

Info

Publication number: KR20240043643A
Application number: KR1020230013077A
Authority: KR
Inventors: 원다솔; 최정민
Original assignee: 주식회사 엘엑스세미콘
Priority date: 2022-09-27
Filing date: 2023-01-31
Publication date: 2024-04-03

Abstract

본 발명의 일 측면에 따른 소스 드라이버 IC는 제1 레벨 전압의 입력신호 및 상기 입력신호가 반전된 반전 입력신호를 제2 레벨 전압의 출력신호 및 상기 출력신호가 반전된 반전 출력신호로 쉬프팅하는 레벨 쉬프터; 및 복수개의 DAC 트랜지스터로 구성되고, 상기 출력신호 및 상기 반전 출력신호를 아날로그 영상 신호로 변환하는 디지털 아날로그 컨버터(DAC: Digital Analog Converter)를 포함하고, 상기 레벨 쉬프터는, 상기 출력신호가 인가되는 상기 DAC 트랜지스터의 턴-온 구간과 상기 반전 출력신호가 인가되는 상기 DAC 트랜지스터의 턴-온 구간이 오버랩되지 않도록 출력 제한 트랜지스터들의 게이트 단자에 바이어스 전압을 인가하여 상기 출력신호 및 상기 반전신호의 전압레벨을 상기 제2 레벨 전압으로 제한하는 출력 제한회로를 포함한다.

Description

레벨 쉬프터 및 이를 포함하는 소스 드라이버 IC{Level Shifter and Source Driver IC Including The Same}

본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로 디스플레이 장치의 레벨 쉬프터에 관한 것이다.

디스플레이 장치에 포함된 데이터 라인들을 구동하는 소스 드라이버 IC(Source Drive Integrated Circuit)는 디지털-아날로그 컨버터(Digital-to-Analog Converter: DAC, 이하 'DAC'이라 함)와 레벨 쉬프터(Level Shifter)들을 포함한다.

레벨 쉬프터들 각각은, DAC에 포함되고 동적 전류를 소모하는 스위치들 각각의 온(On) 또는 오프 (Off)를 제어하기 위해, 입력 디지털 비디오 신호들 각각의 전압 레벨을 쉬프트하여 전압 레벨이 쉬프트된 출력 디지털 비디오 신호를 생성한다.

DAC에 포함된 스위치들은, 레벨 쉬프터들로부터 출력된 전압 레벨이 쉬프트된 출력 디지털 비디오 신호들에 응답하여, 계조 전압 생성기에 의해 생성된 계조 전압들 중에서 어느 하나를 데이터 라인들 중에서 어느 하나로 출력한다.

하지만, 디스플레이 장치의 해상도가 증가함에 따라 소스 드라이버 IC의 개수 또한 해상도에 비례하여 증가하게 된다. 즉, 레벨 쉬프터들의 개수는 증가하고 구동시간은 감소하게 되어 레벨 쉬프터에서 출력되는 출력신호와 반전 출력신호 사이에 쇼트(short)가 발생하고, 이에 따라 레벨 쉬프터의 출력신호와 반전 신호를 입력받는 DAC에서 발생하는 쇼트에 의한 전류소모가 증가하게 되는 문제점이 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 디지털 아날로그 컨버터에 포함된 복수개의 트랜지스터들이 동시에 턴-온되는 것을 방지할 수 있는 레벨 쉬프터 및 이를 포함하는 소스 드라이버 IC를 제공하는 것을 그 기술적 과제로 한다.

또한, 본 발명은 소스 드라이버 IC의 소모 전력을 감소시킬 수 있는 레벨 쉬프터 및 이를 포함하는 소스 드라이버 IC를 제공하는 것을 다른 기술적 과제로 한다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 소스 드라이버 IC는 제1 레벨 전압의 입력신호 및 상기 입력신호가 반전된 반전 입력신호를 제2 레벨 전압의 출력신호 및 상기 출력신호가 반전된 반전 출력신호로 쉬프팅하는 레벨 쉬프터; 및 복수개의 DAC 트랜지스터로 구성되고, 상기 출력신호 및 상기 반전 출력신호를 아날로그 영상 신호로 변환하는 디지털 아날로그 컨버터(DAC: Digital Analog Converter)를 포함하고, 상기 레벨 쉬프터는, 상기 출력신호가 인가되는 상기 DAC 트랜지스터의 턴-온 구간과 상기 반전 출력신호가 인가되는 상기 DAC 트랜지스터의 턴-온 구간이 오버랩되지 않도록 출력 제한 트랜지스터들의 게이트 단자에 바이어스 전압을 인가하여 상기 출력신호 및 상기 반전신호의 전압레벨을 상기 제2 레벨 전압으로 제한하는 출력 제한회로를 포함한다.

상술한 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따른 레벨 쉬프터는 입력신호 및 반전 입력신호가 입력되는 입력회로;상기 입력신호를 기초로 생성된 출력신호를 제1 출력라인을 통해 제1 DAC 트랜지스터로 출력하고, 상기 반전 입력신호를 기초로 생성된 반전 출력신호를 제2 출력라인을 통해 제2 DAC 트랜지스터로 출력하는 출력회로; 및 상기 제1 DAC 트랜지스터의 턴-온과 상기 제2 DAC 트랜지스터의 턴-온구간이 오버랩되지 않도록 상기 출력신호의 라이징 엣지(rising edge)의 기울기 또는 상기 반전 출력신호의 폴링 엣지(falling edge)의 기울기를 조절하는 출력 제한회로를 포함한다.

본 발명에 따르면, 디지털 아날로그 컨버터에 포함된 복수개의 트랜지스터들이 동시에 턴-온되는 것을 방지할 수 있어 디지털 아날로그 컨버터의 쇼트가 방지된다는 효과가 있다.

또한, 본 발명에 따르면, 디지털 아날로그 컨버터의 쇼트 방지를 통해 소스 드라이버 IC에 포함된 버퍼들의 소비전력을 감소시킬 수 있어 소스 드라이버 IC의 저전력 구동이 가능해짐과 동시에, 소스 드라이버 IC의 구동 지연 시간을 줄일 수 있어 고해상도 디스플레이의 출력 구동 시간을 확보하여 화상 품질을 향상시킬 수 있다는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 소스 드라이버 IC를 포함하는 디스플레이 장치의 블록도이다.
도 2는 도 1의 디스플레이 장치에 포함된 소스 드라이버 IC의 블록도이다.
도 3은 도 2의 소스 드라이버 IC에 포함된 제1 레벨 쉬프터의 회로도이다.
도 4는 제1 레벨 쉬프터에서 출력되는 제1 출력신호 및 제1 반전 출력신호를 나타내는 도면이다.
도 5는 도 2의 소스 드라이버 IC에 포함된 제1 DAC의 회로도이다.
도 6은 본 발명의 다른 일 실시예에 따른 제1 레벨 쉬프터의 회로도이다.
도 7은 도 2의 소스 드라이버 IC에 포함된 제2 레벨 쉬프터의 회로도이다.
도 8은 제2 레벨 쉬프터에서 출력되는 제2 출력신호 및 제2 반전 출력신호를 나타내는 도면이다.
도 9는 도 2의 소스 드라이버 IC에 포함된 제2 DAC의 회로도이다.
도 10은 각 출력 라인에 연결되는 제2 레벨 쉬프터에서 출력되는 제2 출력신호 및 제2 반전 출력신호를 나타내는 도면이다.

명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 소스 드라이버 IC를 포함하는 디스플레이 장치의 블록도이다.

도 1에 도시된 바와 같이, 본 발명에 따른 디스플레이 장치(1000)는 디스플레이 패널(1100), 소스 드라이버 IC 블록(1200), 게이트 드라이버 IC 블록(1300), 타이밍 컨트롤러(1400), 및 전압 생성기(1500)를 포함한다. 비록 도 1에서는 전압 생성기(1500)가 소스 드라이버 IC 블록(1200)의 외부에 예시적으로 도시되어 있으나, 실시예들에 따라 전압 생성기(1500)는 소스 드라이버 IC 블록(1200)의 내부 또는 각 소스 드라이버 IC(100 및/또는 100_1)의 내부에 구현될 수 있다.

디스플레이 장치(1000)는 액정 디스플레이 장치(Liquid Crystal Display: LCD), 발광 다이오드(Light-Emitting Diode: LED) 디스플레이 장치, 유기 발광 다이오드(Organic LED: OLED) 디스플레이 장치, 또는 능동형 유기 발광 다이오드(Active-Matrix Organic Light-Emitting Diode: AMOLED) 디스플레이 장치일 수 있다. 예를 들면, 디스플레이 장치(1000)는 랩탑 컴퓨터일 수 있다.

디스플레이 패널(1100)은 복수개의 게이트 라인들(GL), 복수개의 데이터 라인들(DL), 및 복수개의 화소들(Pixels; PX)을 포함한다. 복수개의 화소들(PX)은 게이트 라인들(GL) 각각과 데이터 라인들 (DL) 각각에 연결되고 매트릭스 형태로 배열된다.

소스 드라이버 IC 블록(1200)은 데이터 라인들(DL)을 구동하는 복수개의 소스 드라이버 IC들(100, 100_1)을 포함한다. 일 실시예에 있어서, 데이터 라인들(DL)은 채널들(Channels)이라고 불리기도 하고, 소스 드라이버 IC들(100, 100_1)은 데이터 드라이버 IC들이라고 불리기도 한다.

예를 들면, 제1 소스 드라이버 IC(100)는 데이터 라인들(DL) 중에서 제1 그룹의 데이터 라인들(DL1)을 구동하고, 제2 소스 드라이버 IC(100_1)는 데이터 라인들(DL) 중에서 제2 그룹의 데이터 라인들(DL2)을 구동한다. 각 소스 드라이버 IC(100, 100_1)의 구조는 동일하다고 가정한다.

게이트 드라이버 IC 블록(1300)은 게이트 라인들(GL)을 구동하기 위해 게이트 구동 신호들을 생성하는 복수개의 게이트 드라이버 IC들(1301, 1302)을 포함한다.

예를 들면, 제1 게이트 드라이버 IC(1301)는 게이트 라인들(GL) 중에서 제1 그룹의 게이트 라인들(GL1)을 구동하기 위한 제1 게이트 구동 신호들을 생성하고, 제2 게이트 드라이버 IC(1302)는 게이트 라인들(GL) 중에서 제2 그룹의 게이트 라인들 (GL2)을 구동하기 위한 제2 게이트 구동 신호들을 생성한다. 각 게이트 드라이버 IC(1301, 1302)의 구조는 동일하다고 가정한다.

타이밍 컨트롤러(1400)는 복수개의 게이트 드라이버 IC들(1301, 1302) 각각의 작동을 제어하기 위한 게이트 드라이버 제어 신호들(GCTL)을 생성하여 복수개의 게이트 드라이버 IC들(1301, 1302)로 출력한다.

또한, 타이밍 컨트롤러(1400)는 클락 신호(CLK), 입력 데이터(DATA), 및 소스 구동 제어 신호들(SCTL)을 생성하여 복수개의 소스 드라이버 IC들(100, 100_1)로 출력한다.

전압 생성기(1500)는 제1 작동 전압(VDDH) 및 접지 전압(VSSH)을 생성하여 복수개의 소스 드라이버 IC들(100 및 100_1)로 출력한다.

일 실시예에 있어서, 전압 생성기(1500)는 소스 드라이버 IC(100, 100_1)에 공급될 제1 바이어스 전압(LSN), 제2 바이어스 전압(LSP), 및 프리 바이어스 전압(pLSP)을 추가로 생성할 수 있다.

도 2는 도 1의 디스플레이 장치에 포함된 소스 드라이버 IC의 블록도이다.

도 1과 도 2를 참조하면, 각 소스 드라이버 IC(100, 100_1)의 구조는 동일하므로, 제1 소스 드라이버 IC(100)의 구조와 작동이 도 1 내지 도 10을 참조하여 상세히(또는 대표적으로) 설명된다.

제1 소스 드라이버 IC(100)는 제어 로직 회로(202), 제1 데이터 처리 회로(205_1), 제2 데이터 처리 회로(205_2)를 포함한다.

제어 로직 회로(202)는 클락 신호(CLK)를 이용하여 직렬 입력 디스플레이 데이터(DATA)로부터 제1 데이터와 제2 데이터를 추출(또는 분리)하고, 추출된 데이터(DATA1 또는 DATA2)를 시분할(Time Division) 방식으로 제1 데이터 처리 회로(205_1)와 제2 데이터 처리 회로(205_2)로 출력한다. 예를 들어, 제어 로직 회로(202)는 클락 신호(CLK)를 이용하여 직렬 입력 디스플레이 데이터(DATA)로부터 홀수 번째 데이터를 제1 데이터(DATA1)로 추출하고, 짝수번째 데이터를 제2 데이터(DATA2)로 추출할 수 있다.

따라서, 제1 래치 인에이블 신호들(EN1)에 따라 제1 데이터 처리 회로(205_1)가 작동할 때 제2 데이터 처리 회로(205_2)는 작동하지 않고, 제2 데이터 처리 회로(205_2)가 작동할 때 제1 데이터 처리 회로(205_1)는 작동하지 않는다고 가정한다.

제1 데이터 처리 회로(205_1)는 제어 로직 회로(202)로부터 출력된 제1 데이터(DATA1)를 수신하여 처리(예를 들면, 래치(Latch) 작동, 직렬-병렬 (Serial-to-Parallel) 변환 작동, 전압 레벨 쉬프팅(Voltage Level Shifting), 및 디지털-아날로그 변환(Digital-to-Analog Converting) 작동을 순차적으로 수행)하고 처리 결과(OUT1)를 제1 데이터 라인들(DL1) 중에서 어느 하나의 데이터 라인으로 출력한다.

제1 데이터 처리 회로(205_1)는 제1 래치 회로(210_1), 제2 래치 회로(220_1), 제1 레벨 쉬프터 회로(230_1), 제1 DAC(240_1), 및 제1 출력 회로(250_1)를 포함한다.

제1 래치 회로(210_1)는 제1 래치들(212)을 포함하고, 제1 래치 인에이블 신호들(EN1)에 응답하여 직렬 제1 데이터(DATA1)를 병렬 제1 데이터(1LH1)로 래치(또는 변환)한다. 일 실시예에 있어서, 제1 래치들(212)은 1비트 데이터를 래치할 수 있는 D-플립 플롭일 수 있고, 제1 래치 인에이블 신호들(EN1)은 서로 다른 타이밍에 활성화되는 병렬 신호들일 수 있다.

제2 래치 회로(220_1)는 제2 래치들(222)을 포함하고, 제2 래치들(222) 각각은 제2 래치 인에이블 신호(EN2)에 응답하여 데이터(1LH1)를 래치하고, 래치된 데이터(2LH1)를 제1 레벨 쉬프터 회로(230_1)로 출력한다.

제1 레벨 쉬프터 회로(230_1)는 제2 래치 회로(220_1)에서 출력되는 데이터(2LH1)를 미리 정해진 레벨로 쉬프팅하여 출력한다. 이를 위해, 제1 레벨 쉬프터 회로(230_1)는 제1 레벨 쉬프터(232)들을 포함한다.

이하, 도 2 및 도 3을 참조하여 제1 레벨 쉬프터의 구성을 보다 구체적으로 설명한다.

도 3은 도 2에 도시된 소스 드라이버 IC에 포함된 제1 레벨 쉬프터의 회로도이다. 일 실시예에 있어서, 도 3에 도시된 제1 레벨 쉬프터(232)는 p 타입의 트랜지스터들로 구성된 제1 DAC(240_1)에 연결될 수 있다.

도 3에 도시된 제1 레벨 쉬프터(232)는 제1 레벨 전압의 제1 입력신호(2LH1)를 제2 레벨 전압의 제1 출력신호(LS1) 및 제1 출력신호(LS1)가 반전된 제1 반전 출력신호(LSB1)로 쉬프팅한다. 이에 따라, 제1 레벨 쉬프터(232)는 상보적인 신호쌍(LS1, LSB1)을 제1 DAC(240_1)으로 출력한다.

이를 위해, 제1 레벨 쉬프터(232)는 제1 입력회로(IC1), 제1 출력회로(OC1) 및 제1 출력 제한회로(OVLC1)를 포함한다.

제1 입력회로(IC1)는 제1 레벨 전압의 제1 입력신호(2LH1) 및 제1 입력신호(2LH1)가 반전된 제1 반전 입력신호(2LHB1)를 입력 받는다. 이를 위해, 제1 입력회로(IC1)는 제1-1 입력 PMOS 트랜지스터(IPT1_1) 및 제1-2 입력 PMOS 트랜지스터(IPT1_2)를 포함한다.

제1-1 입력 PMOS 트랜지스터(IPT1_1)의 게이트에는 제1 레벨 전압의 제1 입력신호(2LH1)가 입력되고, 제1-1 입력 PMOS 트랜지스터(IPT1_1)의 제1 단자는 제1 작동 전압(VDDH)을 전송하는 제1 전압 전송 라인(301)에 접속되며, 제1-1 입력 PMOS 트랜지스터(IPT1_1)의 제2 단자는 제1 노드(ND1)에 접속된다.

제1-2 입력 PMOS 트랜지스터(IPT1_2)의 게이트에는 제1 반전 입력신호(2LHB1)가 입력된다. 이때, 제1 인버터(INV1)는 제1 입력신호(2LH1)를 반전시키고, 반전된 제1 반전 입력신호(2LHB1)를 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 게이트로 입력한다. 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 제1 단자는 제1 작동 전압(VDDH)을 전송하는 제1 전압 전송 라인(301)에 접속되며, 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 제2 단자는 제2 노드(ND2)에 접속된다.

이때, 제1-1 입력 PMOS 트랜지스터(IPT1_1)의 게이트로 입력되는 제1 입력신호(2LH1)의 레벨이 하이이고 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 게이트로 입력되는 제1 반전 입력신호(2LHB1)의 레벨이 로우인 경우, 제1-1 입력 PMOS 트랜지스터(IPT1_1)는 턴-오프되고 제1-2 입력 PMOS 트랜지스터(IPT1_2)는 턴-온된다. 반대로, 제1-1 입력 PMOS 트랜지스터(IPT1_1)의 게이트로 입력되는 제1 입력신호(2LH1)의 레벨이 로우이고 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 게이트로 입력되는 신호(2LHB1)의 레벨이 하이인 경우, 제1-1 입력 PMOS 트랜지스터(IPT1_1)는 턴-온되고 제1-2 입력 PMOS 트랜지스터(IPT1_2)는 턴-오프된다.

제1 출력회로(OC1)는 제1 출력신호(LS1) 및 제1 출력신호(LS1)가 반전된 제1 반전 출력신호(LSB1)를 출력하는 회로로서, 제1-1 출력 NMOS 트랜지스터(ONT1_1) 및 제1-2 출력 NMOS 트랜지스터(ONT1_2)를 포함한다.

제1 출력 제한회로(OVLC1)는 제1 바이어스 전압(LSN)을 입력받아 제1 출력신호(LS1) 및 제1 반전 출력신호(LSB1)의 전압 레벨을 제2 레벨 전압으로 제한한다.

특히, 본 발명에 따른 제1 출력 제한회로(OVLC1)는, 제1 레벨 쉬프터(232)가 p 타입의 트랜지스터들로 구성되는 제1 DAC(240_1)에 연결되는 경우, 제1 바이어스 전압(LSN)의 인가를 통해, 도 4에 도시된 바와 같이, 제1 출력신호(LS1)의 라이징 엣지(rising edge) 및 제1 반전 출력신호(LSB1)의 폴링 엣지(falling edge)의 기울기 특성을 조절할 수 있다. 제1 출력 제한회로(OVLC1)는 기울기 특성이 조절된 제1 출력신호(LS1) 및 제1 반전 출력신호(LSB1)를 제1 DAC(240_1)으로 출력함으로써, 제1 출력신호(LS1)가 인가되는 DAC 트랜지스터와 제1 반전 출력신호(LSB1)가 인가되는 DAC 트랜지스터의 동시 턴온에 의한 DAC 쇼트를 방지하여 소스 드라이버 IC에서 소모되는 전류를 줄일 수 있다.

이를 위해, 제1 출력 제한회로(OVLC1)는 제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1) 및 제1-2 출력 제한 NMOS 트랜지스터(OLNT1_2)를 포함한다. 제1 출력 제한회로(OVLC1)는 n 타입의 트랜지스터인 제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1) 및 제1-2 출력 제한 NMOS 트랜지스터(OLNT1_2)의 게이트에 제1 바이어스 전압(LSN)을 입력함으로써, 제1 출력신호(LS1)의 라이징 엣지(rising edge)의 기울기의 크기가 증가되도록 한다. 이는, n 타입의 트랜지스터인 제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1) 및 제1-2 출력 제한 NMOS 트랜지스터(OLNT1_2)의 게이트에 바이어스 전압을 인가하는 N-바이어스 타입은, 라이징이 느리고 폴링이 빠른 특성이 있기 때문에, 제1 레벨 쉬프터(232)에서 최종 출력되는 제1 출력신호(LS1)의 라이징 엣지(rising edge)의 기울기가 증가되어 DAC 트랜지스터들의 턴오프 특성이 강화되기 때문이다.

이에 따라, 제1 출력신호(LS1)가 입력되는 제1-1 DAC PMOS 트랜지스터의 턴-온에서 턴-오프로 천이되는 시간이 제1 반전 출력신호(LSB1)가 입력되는 제1-2 DAC PMOS 트랜지스터의 턴-오프에서 턴-온으로 천이되는 시간에 비해 감소하게 되어, 즉, 제1-1 DAC PMOS 트랜지스터의 턴-오프가 제1-2 DAC PMOS 트랜지스터의 턴-온보다 먼저 수행되어 제1-1 DAC PMOS 트랜지스터와 제1-2 DAC PMOS 트랜지스터의 동시 턴-온에 기인한 DAC 쇼트(short) 발생이 방지된다.

이하, 도 3을 참조하여, 제1 레벨 쉬프터(232)에 포함된 트랜지스터들의 연결관계 및 각 트랜지스터들의 동작에 대해 보다 구체적으로 설명한다.

도 3에 도시된 바와 같이, 제1 작동 전압(VDDH)을 전송하는 제1 전압 전송 라인(301)과 접지 전압(VSSH)을 공급하는 접지(GND) 사이에 트랜지스터들(IPT1_1, ONT1_1, OLNT1_1)이 직렬로 접속되고, 제1 전압 전송 라인(301)과 접지(GND) 사이에 트랜지스터들(IPT1_2, ONT1_2, OLNT1_2)이 직렬로 접속된다.

제1-1 출력 NMOS 트랜지스터(ONT1_1)의 게이트는 제2 노드(ND2)에 접속되고, 제1-1 출력 NMOS 트랜지스터(ONT1_1)의 제1 단자는 제1 노드(ND1)에 접속되며, 제1-1 출력 NMOS 트랜지스터(ONT1_1)의 제2 단자는 제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1)에 접속된다. 제1-2 출력 NMOS 트랜지스터(ONT1_2)의 게이트는 제1 노드(ND1)에 접속되고, 제1-2 출력 NMOS 트랜지스터(ONT1_2)의 제1 단자는 제2 노드(ND2)에 접속되며, 제1-2 출력 NMOS 트랜지스터(ONT1_2)의 제2 단자는 제1-2 출력 제한 NMOS 트랜지스터(OLNT1_2)에 접속된다.

제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1)의 게이트에는 제1 바이어스 전압(LSN)이 입력되고, 제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1)의 제1 단자는 제1-1 출력 NMOS 트랜지스터(ONT1_1)에 접속되며, 제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1)의 제2 단자는 접지 전압(VSSH)에 접속된다. 제1-2 출력 제한 NMOS 트랜지스터(OLNT1_2)의 게이트에는 제1 바이어스 전압(LSN)이 입력되고, 제1-2 출력 제한 NMOS 트랜지스터(OLNT1_2)의 제1 단자는 제1-2 출력 NMOS 트랜지스터(ONT1_2)에 접속되며, 제1-2 출력 제한 NMOS 트랜지스터(OLNT1_2)의 제2 단자는 접지 전압(VSSH)에 접속된다.

일 실시예에 있어서, 제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1) 및 제1-2 출력 제한 NMOS 트랜지스터(OLNT1_2)의 게이트들은 제1 바이어스 전압(LSN)을 입력 받아 턴-온되고, 제1 바이어스 전압(LSN)으로 인해 각 제1 단자에 인가되는 전압이 제한되어, 제1 노드(ND1) 및 제2 노드(ND2)로 출력되는 제1 출력신호(LS1) 및 제1 반전 출력신호(LSB1)가 제2 레벨 전압으로 제한될 수 있다. 또한, N타입 트랜지스터에 바이어스 전압이 인가되는 N-바이어스 타입의 고유한 특성에 의해, 제1 출력신호(LS1)의 라이징 엣지(rising edge)의 기울기의 크기가 증가되어 제1 출력신호(LS1)가 입력되는 제1-1 DAC PMOS 트랜지스터가 턴-온에서 턴-오프로 천이되는 시간이 감소하여, 제1-1 DAC PMOS 트랜지스터와 제1-2 DAC PMOS 트랜지스터가 쇼트되는 것을 방지할 수 있다.

일 실시예에 있어서, 제1-1 입력 PMOS 트랜지스터(IPT1_1)의 게이트로 입력되는 제1 입력신호(2LH1)의 레벨이 로우이고, 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 게이트로 입력되는 제1 반전 입력신호(2LHB_1)의 레벨이 하이일 때, 제1-1 입력 PMOS 트랜지스터(IPT1_1)가 턴-온되고 제1-2 입력 PMOS 트랜지스터(IPT1_2)가 턴-오프된다. 제1-1 입력 PMOS 트랜지스터(IPT1_1)가 턴-온되면 제1 노드(ND1)의 전압(LSB1)은 제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1)에 의해 제한된 제2 레벨 전압으로 풀-업되고, 제1-2 출력 NMOS 트랜지스터(ONT1_2)가 턴-온되므로 제2 노드(ND2)의 전압인 제1 출력신호(LS1)는 접지 전압(VSSH)으로 풀-다운된다. 이에 따라, 제1-1 출력 NMOS 트랜지스터(ONT1_1)는 턴-오프되므로, 제1 노드(ND1)의 전압(LSB1)은 제2 레벨 전압을 유지한다. 즉, 제1-1 입력 PMOS 트랜지스터(IPT1_1)의 게이트로 입력되는 제1 입력신호(2LH1)의 레벨이 로우이고, 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 게이트로 입력되는 제1 반전 입력신호(2LHB1)의 레벨이 하이일 때, 제1 레벨 쉬프터(232)는 접지 전압(VSSH)을 제1 출력신호(LS1)로 출력하고, 제2 레벨 전압을 제1 반전 출력신호(LSB1)로 출력한다.

반대로, 제1-1 입력 PMOS 트랜지스터(IPT1_1)의 게이트로 입력되는 제1 입력신호(2LH1)의 레벨이 하이이고, 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 게이트로 입력되는 제1 반전 입력신호(2LHB1)의 레벨이 로우일 때, 제1-1 입력 PMOS 트랜지스터(IPT1_1)가 턴-오프되고 제1-2 입력 PMOS 트랜지스터(IPT1_2)가 턴-온된다. 제1-2 입력 PMOS 트랜지스터(IPT1_2)가 턴-온되면 제2 노드(ND2)의 전압인 제1 출력신호(LS1)는 제1-2 출력 제한 NMOS 트랜지스터(OLNT1_2)에 의해 제한된 제2 레벨 전압으로 풀-업되고, 제1-1 출력 NMOS 트랜지스터(ONT1_1)가 턴-온되므로 제1 노드(ND1)의 전압(LSB1)은 접지 전압(VSSH)의 레벨로 풀-다운된다. 이에 따라, 제1-2 출력 NMOS 트랜지스터(ONT1_2)는 턴-오프되므로, 제2 노드(ND2)의 전압인 제1 출력신호(LS1)는 제2 레벨 전압을 유지한다. 즉, 제1-1 입력 PMOS 트랜지스터(IPT1_1)의 게이트로 입력되는 제1 입력신호(2LH1)의 레벨이 하이이고, 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 게이트로 입력되는 제1 반전 입력신호(2LHB1)의 레벨이 로우일 때, 제1 레벨 쉬프터(232)는 제2 레벨 전압을 제1 출력신호(LS1)로 출력하고, 접지 전압(VSSH)를 제1 반전 출력신호(LSB1)로 출력한다.

이하, 도 4 및 도 5를 참조하여, 제1 레벨 쉬프터에서 출력되는 제1 출력신호 및 제1 반전 출력신호에 따른 DAC 트랜지스터의 온오프 관계에 대해 설명한다.

도 4는 1 레벨 쉬프터에서 출력되는 제1 출력신호 및 제1 반전 출력신호를 보여주는 도면이고, 도 5는 도 2의 소스 드라이버 IC에 포함된 제1 DAC의 회로도이다.

도 4에 도시된 바와 같이, 제1 출력신호(LS1)가 로우 레벨(LOW)에서 하이 레벨(HIGH)로 변동되고 제1 반전 출력신호(LSB1)가 하이 레벨(HIGH)에서 로우 레벨(LOW)로 변동될 때, 즉, 제1 출력신호(LS1)가 라이징 엣지(rising edge)이고 제1 반전 출력신호(LSB1)가 폴링 엣지(falling edge)일 때, 제1 DAC(240_1)에 포함된 제1 DAC PMOS 트랜지스터(PTR1) 중 제1 출력신호(LS1)가 입력되는 제1-1 DAC PMOS 트랜지스터(PTR1_1)는 턴-온에서 턴-오프 상태로 변동되고, 제1 반전 출력신호(LSB1)가 입력되는 제1-2 DAC PMOS 트랜지스터(PTR1_2)는 턴-오프에서 턴-온으로 상태가 변동된다. 도 4 및 도 5에서 알 수 있듯이, 제1 출력신호(LS1)의 라이징 엣지(rising edge)의 기울기가 증가하게 되어, 제1-1 DAC PMOS 트랜지스터(PTR1_1)는 제1-2 DAC PMOS 트랜지스터(PTR1_2)가 턴-온되기 이전에 턴-오프되므로 제1-1 DAC PMOS 트랜지스터(PTR1_1)와 제1-2 DAC PMOS 트랜지스터(PTR1_2) 간의 동시 턴-온이 방지되어 DAC 쇼트가 방지될 수 있다.

한편, 제1 출력신호(LS1)가 하이 레벨(HIGH)에서 로우 레벨(LOW)로 변동되고 제1 반전 출력신호(LSB1)가 로우 레벨(LOW)에서 하이 레벨(HIGH)로 변동될 때, 즉, 제1 출력신호(LS1)가 폴링 엣지(falling edge)이고 제1 반전 출력신호(LSB1)가 라이징 엣지(rising edge)일 때, 제1 DAC(240_1)에 포함된 제1 DAC PMOS 트랜지스터 중 제1 출력신호(LS1)가 입력되는 제1-1 DAC PMOS 트랜지스터(PTR1_1)는 턴-오프에서 턴-온으로 상태가 변동되고, 제1 반전 출력신호(LSB1)가 입력되는 제1-2 DAC PMOS 트랜지스터(PTR1_2)는 턴-온에서 턴-오프로 상태가 변동된다. 이에 따라, 제1 반전 출력신호(LSB1)의 라이징 엣지(rising edge)의 기울기의 크기가 증가하게 되어, 제1-2 DAC PMOS 트랜지스터(PTR1_2)는 제1-1 DAC PMOS 트랜지스터(PTR1_1)가 턴-온되기 이전에 턴-오프되므로 제1-1 DAC PMOS 트랜지스터(PTR1_1)와 제1-2 DAC PMOS 트랜지스터(PTR1_2) 간의 동시 턴온이 방지되어 DAC 쇼트가 방지될 수 있다. 이로 인해, 소스 드라이버 IC의 구동 지연 시간이 감소되어, 고해상도 디스플레이의 출력 구동 시간을 확보하여 화상 품질을 향상시킬 수 있게 된다.

상술한 실시예에 있어서는 제1 레벨 쉬프터(232)가 단일 레벨 쉬프터(232)로 구현되는 것으로 설명하였다. 하지만, 다른 실시예에 있어서, 제1 레벨 쉬프터(232)는 2개의 서브 레벨 쉬프터들로 구성될 수도 있다. 이때, 2개의 서브 레벨 쉬프터들은 서로 직렬로 연결될 수도 있다. 즉, 어느 하나의 서브 레벨 쉬프터의 출력이 다른 하나의 서브 레벨 쉬프터의 입력으로 이용된다.

이하, 도 6을 참조하여, 2개의 서브 레벨 쉬프터로 구성되는 제1 레벨 쉬프터에 대해 상세히 설명한다.

도 6은 본 발명의 다른 실시예에 따른 제1 레벨 쉬프터의 회로도이다. 도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 제1 레벨 쉬프터(232)는 제1 서브 레벨 쉬프터(236) 및 제2 서브 레벨 쉬프터(238)를 포함한다. 제2 서브 레벨 쉬프터(238)는 도 3에 도시된 제1 레벨 쉬프터(232)와 동일한 구성이므로 구체적인 설명은 생략하기로 한다.

제1 서브 레벨 쉬프터(236)는 제3 레벨 전압의 프리 입력신호(p2LH1)를 제4 레벨 전압의 프리 출력신호(pLS) 및 프리 출력신호(pLS)가 반전된 반전 프리 출력신호(pLSB)로 쉬프팅한다. 이에 따라, 제1 서브 레벨 쉬프터(236)는 상보적인 신호쌍(pLS, pLSB)을 제2 서브 레벨 쉬프터(238)로 출력한다. 이때, 제4 레벨 전압의 프리 출력신호(pLS)가 상술한 제1 레벨 전압의 입력신호인 제1 출력신호(LS1)일 수 있고, 제4 레벨 전압의 반전 프리 출력신호(pLSB)가 상술한 제1 레벨 전압의 반전 입력신호(LSB1)일 수 있다. 이러한 경우, 상술한 제1 레벨 쉬프터(232)에서 입력 신호 반전을 위한 제1 인버터(INV1)는 생략될 수 있다.

이를 위해, 제1 서브 레벨 쉬프터(236)는 프리 입력회로(pIC), 프리 출력회로(pOC) 및 프리 출력 제한회로(pOVLC)를 포함한다.

프리 입력회로(pIC)는 제3 레벨 전압의 프리 입력신호(p2LH1) 및 프리 입력신호(p2LH1)가 반전된 반전 프리 입력신호(p2LHB1)를 입력 받는다. 이를 위해, 프리 입력회로(pIC)는 제1 프리 NMOS 트랜지스터(pINT1) 및 제2 프리 NMOS 트랜지스터(pINT2)를 포함한다.

제1 프리 NMOS 트랜지스터(pINT1)의 게이트에는 제3 레벨 전압의 프리 입력신호(p2LH1)가 입력되고, 제1 프리 NMOS 트랜지스터(pINT1)의 제1 단자는 접지 전압(VSSH)을 공급하는 접지(GND)에 접속되며, 제1 프리 NMOS 트랜지스터(pINT1)의 제2 단자는 제3 노드(ND3)에 접속된다.

제2 프리 NMOS 트랜지스터(pINT2)의 게이트에는 반전 프리 입력신호(p2LHB1)가 입력된다. 이때, 제2 인버터(INV2)는 프리 입력신호(p2LH1)를 반전시키고, 반전 프리 입력신호(p2LHB1)를 제2 프리 NMOS 트랜지스터(pINT2)의 게이트로 입력한다. 제2 프리 NMOS 트랜지스터(pINT2)의 제1 단자는 접지 전압(VSSH)을 전송하는 접지(GND)에 접속되며, 제2 프리 NMOS 트랜지스터(pINT2)의 제2 단자는 제4 노드(ND4)에 접속된다.

이때, 제1 프리 NMOS 트랜지스터(pINT1)의 게이트로 입력되는 프리 입력신호(p2LH1)의 레벨이 하이이고 제2 프리 NMOS 트랜지스터(pINT2)의 게이트로 입력되는 반전 프리 입력신호(p2LHB1)의 레벨이 로우인 경우, 제1 프리 NMOS 트랜지스터(pINT1)는 턴-온되고 제2 프리 NMOS 트랜지스터(pINT2)는 턴-오프된다. 반대로, 제1 프리 NMOS 트랜지스터(pINT1)의 게이트로 입력되는 프리 입력신호(p2LH1)의 레벨이 로우이고 제2 프리 NMOS 트랜지스터(pINT2)의 게이트로 입력되는 반전 프리 입력신호(p2LHB1)의 레벨이 하이인 경우, 제1 프리 NMOS 트랜지스터(pINT1)는 턴-오프되고 제2 프리 NMOS 트랜지스터(pINT2)는 턴-온된다.

프리 출력회로(pOC)는 프리 출력신호(pLS) 및 프리 출력신호(pLS)가 반전된 반전 프리 출력신호(pLSB)를 출력하는 회로로서, 제3 프리 PMOS 트랜지스터(pOPT1) 및 제4 프리 PMOS 트랜지스터(pOPT2)를 포함한다.

프리 출력 제한회로(pOVLC)는 프리 바이어스 전압(pLSP)을 입력받아 프리 출력신호(pLS) 및 반전 프리 출력신호(pLSB)의 전압 레벨을 제4 레벨 전압으로 제한한다.

프리 출력 제한회로(pOVLC)는 제5 프리 PMOS 트랜지스터(pOLPT1) 및 제6 프리 PMOS 트랜지스터(pOLPT2)를 포함한다. 프리 출력 제한회로(pOVLC)는 제5 프리 PMOS 트랜지스터(pOLPT1) 및 제6 프리 PMOS 트랜지스터(pOLPT2)의 게이트에 프리 바이어스 전압(pLSP)을 입력함으로써, 프리 출력신호(pLS) 및 반전 프리 출력신호(pLSB)의 전압 레벨을 제4 레벨 전압으로 제한한다. 프리 출력신호(pLS)는 제2 레벨 쉬프터(238)의 제1-1 입력 PMOS 트랜지스터(IPT1_1)로 입력되고, 반전 프리 출력신호(pLSB)는 제2 레벨 쉬프터(238)의 제1-2 입력 PMOS 트랜지스터(IPT1_2)로 입력될 수 있다.

이하, 도 6을 참조하여, 2개의 서브 레벨 쉬프터로 구성되는 제1 레벨 쉬프터에 포함된 트랜지스터들의 연결관계 및 각 트랜지스터들의 동작에 대해 보다 구체적으로 설명한다.

도 6에 도시된 바와 같이, 제1 작동 전압(VDDH)을 전송하는 제2 전압 전송 라인(302)과 접지 전압(VSSH)을 공급하는 접지(GND) 사이에 트랜지스터들(pOLPT1,pOPT1,pINT1)이 직렬로 접속되고, 제2 전압 전송 라인(302)과 접지(GND) 사이에 트랜지스터들(pOLPT2,pOPT2,pINT2)이 직렬로 접속된다.

제3 프리 PMOS 트랜지스터(pOPT1)의 게이트는 제4 노드(ND4)에 접속되고, 제3 프리 PMOS 트랜지스터(pOPT1)의 제1 단자는 제3 노드(ND3)에 접속되며, 제3 프리 PMOS 트랜지스터(pOPT1)의 제2 단자는 제5 프리 PMOS 트랜지스터(pOLPT1)에 접속된다.

제4 프리 PMOS 트랜지스터(pOPT2)의 게이트는 제3 노드(ND3)에 접속되고, 제4 프리 PMOS 트랜지스터(pOPT2)의 제1 단자는 제4 노드(ND4)에 접속되며, 제4 프리 PMOS 트랜지스터(pOPT2)의 제2 단자는 제6 프리 PMOS 트랜지스터(pOLPT2)에 접속된다.

제5 프리 PMOS 트랜지스터(pOLPT1)의 게이트에는 프리 바이어스 전압(pLSP)이 입력되고, 제5 프리 PMOS 트랜지스터(pOLPT1)의 제1 단자는 제3 프리 PMOS 트랜지스터(pOPT1)에 접속되며, 제5 프리 PMOS 트랜지스터(pOLPT1)의 제2 단자는 제1 작동 전압(VDDH)을 전송하는 제2 전압 전송 라인(302)에 접속된다.

제6 프리 PMOS 트랜지스터(pOLPT2)의 게이트에는 프리 바이어스 전압(pLSP)이 입력되고, 제6 프리 PMOS 트랜지스터(pOLPT2)의 제1 단자는 제4 프리 PMOS 트랜지스터(pOPT2)에 접속되며, 제6 프리 PMOS 트랜지스터(pOLPT2)의 제2 단자는 제1 작동 전압(VDDH)을 전송하는 제2 전압 전송 라인(302)에 접속된다.

일 실시예에 있어서, 제5 프리 PMOS 트랜지스터(pOLPT1) 및 제6 프리 PMOS 트랜지스터(pOLPT2)의 게이트들은 프리 바이어스 전압(pLSP)을 입력 받아 턴-온되고, 프리 바이어스 전압(pLSP)으로 인해 각 제1 단자에 인가되는 전압이 제한되어, 제3 노드(ND3) 및 제4 노드(ND4)로 출력되는 프리 출력신호(pLS) 및 반전 프리 출력신호(pLSB)가 제4 레벨 전압으로 제한될 수 있다.

일 실시예에 있어서, 제1 프리 NMOS 트랜지스터(pINT1)의 게이트로 입력되는 프리 입력신호(p2LH1)의 레벨이 로우이고, 제2 프리 PMOS 트랜지스터(pIPT2)의 게이트로 입력되는 반전 프리 입력신호(p2LHB1)의 레벨이 하이일 때, 제1 프리 NMOS 트랜지스터(pINT1)가 턴-오프되고 제2 프리 NMOS 트랜지스터(pINT2)가 턴-온된다. 제2 프리 NMOS 트랜지스터(pINT2)가 턴-온되면 제4 노드(ND4)의 전압인 프리 출력신호(pLS)는 접지 전압(VSSH)으로 풀-다운되고, 제3 프리 PMOS 트랜지스터(pOPT1)가 턴-온되므로 제3 노드(ND3)의 전압(pLSB)은 제5 프리 PMOS 트랜지스터(pOLPT1)에 의해 제한된 제4 레벨 전압으로 풀-업된다. 이에 따라, 제4 프리 PMOS 트랜지스터(pOPT2)는 턴-오프되므로, 제4 노드(ND4)의 전압인 프리 출력신호(pLS)는 접지 전압(VSSH)을 유지한다. 즉, 제1 프리 NMOS 트랜지스터(pINT1)의 게이트로 입력되는 프리 입력신호(p2LH1)의 레벨이 로우이고, 제2 프리 NMOS 트랜지스터(pINT2)의 게이트로 입력되는 제1 반전 입력신호(2LHB1)의 레벨이 하이일 때, 제1 서브 레벨 쉬프터(236)는 접지 전압(VSSH)을 프리 출력신호(pLS)로 출력하고, 제4 레벨 전압을 반전 프리 출력신호(pLSB)로 출력한다.

반대로, 제1 프리 NMOS 트랜지스터(pINT1)의 게이트로 입력되는 프리 입력신호(p2LH1)의 레벨이 하이이고, 제2 프리 NMOS 트랜지스터(pINT2)의 게이트로 입력되는 반전 프리 입력신호(p2LHB1)의 레벨이 로우일 때, 제1 프리 NMOS 트랜지스터(pINT1)가 턴-온되고 제2 프리 NMOS 트랜지스터(pINT2)가 턴-오프된다. 제1 프리 NMOS 트랜지스터(pINT1)가 턴-온되면 제3 노드(ND3)의 전압(pLSB)은 접지 전압(VSSH)으로 풀-다운되고, 제4 프리 PMOS 트랜지스터(pOPT2)가 턴-온되므로 제4 노드(ND4)의 전압인 프리 출력신호(pLS)는 제6 프리 PMOS 트랜지스터(pOLPT2)에 의해 제한된 제4 레벨 전압으로 풀-업된다. 이에 따라, 제3 프리 PMOS 트랜지스터(pOPT1)는 턴-오프되므로, 제3 노드(ND3)의 전압(pLSB)은 접지 전압(VSSH)을 유지한다. 즉, 제1 프리 NMOS 트랜지스터(pINT1)의 게이트로 입력되는 프리 입력신호(p2LH1)의 레벨이 하이이고, 제2 프리 NMOS 트랜지스터(pINT2)의 게이트로 입력되는 제1 반전 입력신호(2LHB1)의 레벨이 로우일 때, 제1 레벨 쉬프터(232)는 제4 레벨 전압을 프리 출력신호(pLS)로 출력하고, 접지 전압(VSSH)을 반전 프리 출력신호(pLSB)로 출력한다.

일 실시예에 있어서, 제2 서브 레벨 쉬프터(238)는 제1 서브 레벨 쉬프터(236)에서 출력하는 제4 레벨 전압의 프리 출력신호(pLS)를 제1 입력신호로 입력 받고, 반전 프리 출력신호(pLSB)를 제1 반전 입력신호(pLSB)로 입력 받아, 제2 레벨 전압의 제1 출력신호(LS1) 및 제1 반전 출력신호(LSB1)를 출력한다. 이때, 도 3에 도시된 제1 레벨 쉬프터(232)와 달리 제2 서브 레벨 쉬프터(238)는 프리 출력신호(pLS) 및 프리 출력신호(pLS)가 반전된 반전 프리 출력신호(pLSB)를 각각 입력 받기 때문에, 제1 인버터(INV1)는 생략될 수 있다.

상술한 실시예에 있어서, 제1 레벨 쉬프터(232)를 2개의 서브 레벨 쉬프터(236, 238)로 구현하는 이유는, NMOS 트랜지스터에 바이어스 전압을 인가하는 N-바이어스 타입의 레벨 쉬프터를 구현하기 위해서는 입력신호 및 바이어스 전압이 모두 NMOS 트랜지스터에 동시에 인가되어야 하기 때문에 레벨 쉬프터의 특성이 저하될 수 있기 때문에, 입력신호를 인가하기 위한 레벨 쉬프터와 바이어스 전압을 인가하기 위한 레벨 쉬프터를 구분하기 위한 것이다. 이와 같이, 본 발명에 따르면 제1 레벨 쉬프터(232)를 제1 및 제2 서브 레벨 쉬프터(236, 238)로 구성함으로써 회로 특성의 저하 없이 N바이어스 타입의 레벨 쉬프터를 구현할 수 있게 된다.

다시 도 2를 참조하면, 제1 DAC(240_1)은 제1 레벨 쉬프터(232)로부터 출력된 상보적인 신호쌍(LS1, LSB1)에 응답하여, 이에 대응하는 계조 전압(VGMA)을 제1 출력 신호(DAC1O)로서 출력한다.

제1 출력 회로(250_1)는 제1 DAC(240_1)의 제1 출력 신호(DAC1O)를 버퍼링하여 버퍼된 제1 출력 신호(OUT1)를 제1 데이터 라인들(DL1) 중에서 적어도 하나의 데이터 라인으로 출력한다.

제2 데이터 처리 회로(205_2)는 제어 로직 회로(202)로부터 출력된 제2 데이터(DATA2)를 수신하여 처리(예를 들면, 래치 작동, 직렬-병렬 변환 작동, 전압 레벨 쉬프팅, 및 디지털-아날로그 변환 작동을 순차적으로 수행)하고 처리 결과(OUT2)를 제1 데이터 라인들(DL1) 중에서 다른 하나의 데이터 라인으로 출력한다.

제2 데이터 처리 회로(205_2)는 제3 래치 회로(210_2), 제4 래치 회로(220_2), 제2 레벨 쉬프터 회로(230_2), 제2 DAC(240_2), 및 제2 출력 회로(250_2)를 포함한다.

제3 래치 회로(210_2)는 제3 래치들(214)을 포함하고, 제1 래치 인에이블 신호들(EN1)에 응답하여 직렬 제2 데이터(DATA2)를 병렬 제2 데이터(1LH2)로 래치(또는 변환)한다. 예를 들면, 제3 래치들(214)은 1비트 데이터를 래치할 수 있는 D-플립 플롭일 수 있고, 제1 래치 인에이블 신호들(EN1)는 서로 다른 타이밍에 활성화되는 병렬 신호들일 수 있다.

제1 래치 회로(210_1)로 공급되는 제1 래치 인에이블 신호들(EN1) 각각의 활성화 타이밍과 제3 래치 회로(210_3)로 공급되는 제1 래치 인에이블 신호들(EN1) 각각의 활성화 타이밍은 서로 다르다. 따라서, 제1 래치 회로(210_1)가 작동할 때 제3 래치 회로(210_2)는 작동하지 않는다.

제4 래치 회로(220_2)는 제4 래치들(224)을 포함하고, 제4 래치들(224)은 제2 래치 인에이블 신호(EN2)에 응답하여 데이터(1LH2)를 래치하고 래치된 데이터(2LH2)를 제2 레벨 쉬프터 회로(230_2)로 출력한다.

제2 레벨 쉬프터 회로(230_2)는 제4 래치 회로(220_2)에서 출력되는 데이터(2LH2)를 미리 정해진 레벨 전압으로 쉬프팅하여 출력한다. 이를 위해, 제2 레벨 쉬프터 회로(230_2)는 제2 레벨 쉬프터(234)들을 포함한다.

이하, 도 2 및 도 7을 참조하여 제2 레벨 쉬프터의 구성을 보다 구체적으로 설명한다.

도 7은 도 2의 소스 드라이버 IC에 포함된 제2 레벨 쉬프터의 회로도이다. 도 7에 도시된 제2 레벨 쉬프터(234)는 n 타입의 트랜지스터들로 구성된 제2 DAC(240_2)에 연결되는 레벨 쉬프터일 수 있다.

도 7에 도시된 제2 레벨 쉬프터(234)는 제5 레벨 전압의 제1 입력신호(2LH2)를 제6 레벨 전압의 제2 출력신호(LS2) 및 제2 출력신호(LS2)가 반전된 제2 반전 출력신호(LSB2)로 쉬프팅한다. 이에 따라, 제2 레벨 쉬프터(234)는 상보적인 신호쌍(LS2, LSB2)을 제2 DAC(240_2)으로 출력한다.

이를 위해, 제2 레벨 쉬프터(234)는 제2 입력회로(IC2), 제2 출력회로(OC2) 및 제2 출력 제한회로(OVLC2)를 포함한다.

제2 입력회로(IC2)는 제5 레벨 전압의 제2 입력신호(2LH2) 및 제2 입력신호(2LH2)가 반전된 제2 반전 입력신호(2LHB2)를 입력 받는다. 이를 위해, 제2 입력회로(IC2)는 제2-1 입력 NMOS 트랜지스터(INT2_1) 및 제2-2 입력 NMOS 트랜지스터(INT2_2)를 포함한다.

제2-1 입력 NMOS 트랜지스터(INT2_1)의 게이트에는 제5 레벨 전압의 제2 입력신호(2LH2)가 입력되고, 제2-1 입력 NMOS 트랜지스터(INT2_1)의 제1 단자는 접지 전압(VSSH)을 공급하는 접지(GND)에 접속되며, 제2-1 입력 NMOS 트랜지스터(INT2_1)의 제2 단자는 제5 노드(ND5)에 접속된다.

제2-2 입력 NMOS 트랜지스터(INT2_2)의 게이트에는 제2 반전 입력신호(2LHB2)가 입력된다. 이때, 제3 인버터(INV3)는 제2 입력신호(2LH2)를 반전시키고, 반전된 제2 반전 입력신호(2LHB2)를 제2-2 입력 NMOS 트랜지스터(INT2_2)의 게이트로 입력한다. 제2-2 입력 NMOS 트랜지스터(INT2_2)의 제1 단자는 접지 전압(VSSH)을 전송하는 접지(GND)에 접속되며, 제2-2 입력 NMOS 트랜지스터(INT2_2)의 제2 단자는 제6 노드(ND6)에 접속된다.

이때, 제2-1 입력 NMOS 트랜지스터(INT2_1)의 게이트로 입력되는 제2 입력신호(2LH2)의 레벨이 하이이고 제2-2 입력 NMOS 트랜지스터(INT2_2)의 게이트로 입력되는 제2 반전 입력신호(2LHB2)의 레벨이 로우인 경우, 제2-1 입력 NMOS 트랜지스터(INT2_1)는 턴-온되고 제2-2 입력 NMOS 트랜지스터(INT2_2)는 턴-오프된다. 반대로, 제2-1 입력 NMOS 트랜지스터(INT2_1)의 게이트로 입력되는 제2 입력신호(2LH2)의 레벨이 로우이고 제2-2 입력 NMOS 트랜지스터(INT2_2)의 게이트로 입력되는 제2 반전 입력신호(2LHB2)의 레벨이 하이인 경우, 제2-1 입력 NMOS 트랜지스터(INT2_1)는 턴-오프되고 제2-2 입력 NMOS 트랜지스터(INT2_2)는 턴-온된다.

제2 출력회로(OC2)는 제2 출력신호(LS2) 및 제2 출력신호(LS2)가 반전된 제2 반전 출력신호(LSB2)를 출력하는 회로로서, 제2-1 출력 PMOS 트랜지스터(OPT2_1) 및 제2-2 출력 PMOS 트랜지스터(OPT2_2)를 포함한다.

제2 출력 제한회로(OVLC2)는 제2 바이어스 전압(LSP)을 입력받아 제2 출력신호(LS2) 및 제2 반전 출력신호(LSB2)의 전압 레벨을 제6 레벨 전압으로 제한한다.

특히, 본 발명에 따른 제2 출력 제한회로(OVLC2)는, 제2 레벨 쉬프터(234)가 n 타입의 트랜지스터들로 구성되는 제2 DAC(240_2)에 연결되는 경우, 제2 바이어스 전압(LSP)의 인가를 통해 제2 출력신호(LS2)의 라이징 엣지(rising edge) 및 제2 반전 출력신호(LSB2)의 폴링 엣지(falling edge)의 기울기 특성을 조절할 수 있다. 제2 출력 제한회로(OVLC2)는 기울기 특성이 조절된 제2 출력신호(LS2) 및 제2 반전 출력신호(LSB2)를 제2 DAC(240_2)으로 출력함으로써, 제2 출력신호(LS2)가 입력되는 DAC 트랜지스터와 제2 반전 출력신호(LSB2)가 입력되는 DAC 트랜지스터의 동시 턴-온에 의한 DAC 쇼트를 방지하여 소스 드라이버 IC에서 소모되는 전류를 줄일 수 있다.

이를 위해, 제2 출력 제한회로(OVLC2)는 제2-1 출력 제한 PMOS 트랜지스터(OLPT2_1) 및 제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)를 포함한다. 제2 출력 제한회로(OVLC2)는 p 타입의 트랜지스터인 제2-1 출력 제한 PMOS 트랜지스터(OLPT2_1) 및 제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)의 게이트에 제2 바이어스 전압(LSP)을 입력함으로써, 제2 반전 출력신호(LSB2)의 폴링 엣지(falling edge)의 기울기가 증가되도록 한다. 이는, 제2-1 출력 제한 PMOS 트랜지스터(OLPT2_1) 및 제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)의 게이트에 바이어스 전압을 인가하는 P-바이어스 타입은, 라이징이 빠르고 폴링이 느린 특성이 있기 때문에, 제2 레벨 쉬프터(234)에서 최종 출력되는 제2 반전 출력신호(LSB2)의 폴링 엣지(falling edge)의 기울기가 증가되어 DAC 트랜지스터들의 턴오프 특성이 강화되기 때문이다.

이에 따라, 제2 반전 출력신호(LSB2)가 입력되는 제2-2 DAC NMOS 트랜지스터의 턴-온에서 턴-오프로 천이되는 시간이 제2 출력신호(LS2)가 입력되는 제2-1 DAC NMOS 트랜지스터의 턴-오프에서 턴-온으로 천이되는 시간에 비해 감소하게 되어, 즉, 제2-2 DAC NMOS 트랜지스터의 턴-오프가 제2-1 DAC NMOS 트랜지스터의 턴-온보다 먼저 수행되어 제2-1 DAC NMOS 트랜지스터와 제2-2 DAC NMOS 트랜지스터의 동시 턴-온에 기인한 DAC 쇼트(short) 발생이 방지된다.

이하, 도 7을 참조하여, 제2 레벨 쉬프터(234)에 포함된 트랜지스터들의 연결관계 및 각 트랜지스터들의 동작에 대해 보다 구체적으로 설명한다.

도 7에 도시된 바와 같이, 제1 작동 전압(VDDH)을 전송하는 제3 전압 전송 라인(303)과 접지 전압(VSSH)을 공급하는 접지(GND) 사이에 트랜지스터들(OLPT2_1,OPT2_1,INT2_1)이 직렬로 접속되고, 제3 전압 전송 라인(303)과 접지(GND) 사이에 트랜지스터들(OLPT2_2,OPT2_2,INT2_2)이 직렬로 접속된다.

제2-1 출력 PMOS 트랜지스터(OPT2_1)의 게이트는 제6 노드(ND6)에 접속되고, 제2-1 출력 PMOS 트랜지스터(OPT2_1)의 제1 단자는 제5 노드(ND5)에 접속되며, 제2-1 출력 PMOS 트랜지스터(OPT2_1)의 제2 단자는 제2-1 출력 제한 PMOS 트랜지스터(OLPT2_1)에 접속된다. 제2-2 출력 PMOS 트랜지스터(OPT2_2)의 게이트는 제5 노드(ND5)에 접속되고, 제2-2 출력 PMOS 트랜지스터(OPT2_2)의 제1 단자는 제6 노드(ND6)에 접속되며, 제2-2 출력 PMOS 트랜지스터(OPT2_2)의 제2 단자는 제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)에 접속된다.

제2-1 출력 PMOS 트랜지스터(OPT2_1)의 게이트에는 제2 바이어스 전압(LSP)이 입력되고, 제2-1 출력 제한 PMOS 트랜지스터(OLPT2_1)의 제1 단자는 제2-1 출력 PMOS 트랜지스터(OPT2_1)에 접속되며, 제1-1 출력 제한 NMOS 트랜지스터(OLNT1_1)의 제2 단자는 제1 작동 전압(VDDH)을 전송하는 제3 전압 전송 라인(303)에 접속된다.

제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)의 게이트에는 제2 바이어스 전압(LSP)이 입력되고, 제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)의 제1 단자는 제2-2 출력 PMOS 트랜지스터(OPT2_2)에 접속되며, 제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)의 제2 단자는 제1 작동 전압(VDDH)을 전송하는 제3 전압 전송 라인(303)에 접속된다.

일 실시예에 있어서, 제2-1 출력 제한 PMOS 트랜지스터(OLPT2_1) 및 제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)의 게이트들은 제2 바이어스 전압(LSP)을 입력 받아 턴-온되고, 제2 바이어스 전압(LSP)으로 인해 각 제1 단자에 인가되는 전압이 제한되어, 제5 노드(ND5) 및 제6 노드(ND6)로 출력되는 제2 출력신호(LS2) 및 제2 반전 출력신호(LSB2)가 제6 레벨 전압으로 제한될 수 있다. 또한, P타입 트랜지스터에 바이어스 전압이 인가되는 P-바이어스 타입의 고유한 특성에 의해, 제2 반전 출력신호(LSB2)의 폴링 엣지(falling edge)의 기울기의 크기가 증가되어 제2 반전 출력신호(LSB2)가 입력되는 제2-2 DAC NMOS 트랜지스터가 턴-온에서 턴-오프로 천이되는 시간이 감소하여, 제2-1 DAC NMOS 트랜지스터와 제2-2 DAC NMOS 트랜지스터가 쇼트되는 것을 방지할 수 있다.

일 실시예에 있어서, 제2-1 입력 NMOS 트랜지스터(INT2_1)의 게이트로 입력되는 제2 입력신호(2LH2)의 레벨이 로우이고, 제1-2 입력 PMOS 트랜지스터(IPT1_2)의 게이트로 입력되는 제1 반전 입력신호(2LHB2)의 레벨이 하이일 때, 제2-1 입력 NMOS 트랜지스터(INT2_1)가 턴-오프되고 제2-2 입력 NMOS 트랜지스터(INT2_2)가 턴-온된다. 제1-2 입력 NMOS 트랜지스터(IPT1_2)가 턴-온되면 제6 노드(ND6)의 전압인 제2 출력신호(LS2)는 접지 전압(VSSH)으로 풀-다운되고, 제2-1 출력 PMOS 트랜지스터(OPT2_1)가 턴-온되므로 제5 노드(ND5)의 전압(LSB2)의 제2-1 출력 제한 PMOS 트랜지스터(OLPT2_1)에 의해 제한된 제6 레벨 전압으로 풀-업된다. 이에 따라, 제2-2 출력 PMOS 트랜지스터(OPT2_2)는 턴-오프되므로, 제6 노드(ND6)의 전압인 제2 출력신호(LS2)는 접지 전압(VSSH)을 유지한다. 즉, 제2-1 입력 NMOS 트랜지스터(INT2_1)의 게이트로 입력되는 제2 입력신호(2LH2)의 레벨이 로우이고, 제2-2 입력 NMOS 트랜지스터(INT2_2)의 게이트로 입력되는 제1 반전 입력신호(2LHB2)의 레벨이 하이일 때, 제2 레벨 쉬프터(234)는 접지 전압(VSSH)을 제2 출력신호(LS2)로 출력하고, 제6 레벨 전압을 제2 반전 출력신호(LSB2)로 출력한다.

반대로, 제2-1 입력 NMOS 트랜지스터(INT2_1)의 게이트로 입력되는 제2 입력신호(2LH2)의 레벨이 하이이고, 제2-2 입력 NMOS 트랜지스터(INT2_2)의 게이트로 입력되는 제1 반전 입력신호(2LHB2)의 레벨이 로우일 때, 제2-1 입력 NMOS 트랜지스터(INT2_1)가 턴-온되고 제2-2 입력 NMOS 트랜지스터(INT2_2)가 턴-오프된다. 제2-1 입력 NMOS 트랜지스터(INT2_1)가 턴-온되면 제5 노드(ND5)의 전압(LSB2)은 접지 전압(VSSH)으로 풀-다운되고, 제2-2 출력 PMOS 트랜지스터(OPT2_2)가 턴-온되므로 제6 노드(ND6)의 전압인 제2 출력신호(LS2)는 제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)에 의해 제한된 제6 레벨 전압으로 풀-업된다. 이에 따라, 제2-1 출력 PMOS 트랜지스터(OPT2_1)는 턴-오프되므로, 제5 노드(ND5)의 전압(LSB2)은 접지 전압(VSSH)으로 풀-다운된다. 즉, 제2-1 입력 NMOS 트랜지스터(INT2_1)의 게이트로 입력되는 제2 입력신호(2LH2)의 레벨이 하이이고, 제2-2 입력 NMOS 트랜지스터(INT2_2)의 게이트로 입력되는 제1 반전 입력신호(2LHB2)의 레벨이 로우일 때, 제2 레벨 쉬프터(234)는 제6 레벨 전압을 제2 출력신호(LS2)로 출력하고, 접지 전압(VSSH)을 제2 반전 출력신호(LSB2)로 출력한다.

이하, 도 8 및 도 9를 참조하여, 제2 레벨 쉬프터에서 출력되는 제2 출력신호 및 제2 반전 출력신호에 따른 DAC 트랜지스터의 온오프 관계에 대해 설명한다.

도 8은 제2 레벨 쉬프터에서 출력되는 제2 출력신호 및 제2 반전 출력신호를 보여주는 도면이고, 도 9는 도 2의 소스 드라이버 IC에 포함된 제2 DAC의 회로도이다.

도 8에 도시된 바와 같이, 제2 출력신호(LS2)가 로우 레벨(LOW)에서 하이 레벨(HIGH)로 천이하고, 제2 반전 출력신호(LSB2)가 하이 레벨(HIGH)에서 로우 레벨(LOW)로 천이할 때, 즉, 제2 출력신호(LS2)가 라이징 엣지(rising edge)이고 제2 반전 출력신호(LSB2)가 폴링 엣지(falling edge)일 때, 제2 DAC(240_2)에 포함된 제2 DAC NMOS 트랜지스터(NTR2) 중 제2 출력신호(LS2)가 입력되는 제2-1 DAC NMOS 트랜지스터(NTR2_1)는 턴-오프에서 턴-온으로 상태가 변동되고, 제2 반전 출력신호(LSB2)가 입력되는 제2-2 DAC NMOS 트랜지스터(NTR2_2)는 턴-온에서 턴-오프로 상태가 변동된다. 도 8에서 알 수 있듯이, 제2 반전 출력신호(LSB2)의 폴링 엣지(falling edge)의 기울기가 증가하게 되어, 제2-2 DAC NMOS 트랜지스터(NTR2_2)는 제2-1 DAC NMOS 트랜지스터(NTR2_1)가 턴-온되기 이전에 턴-오프되므로 제2-1 DAC NMOS 트랜지스터(NTR2_1)와 제2-2 DAC NMOS 트랜지스터(NTR2_2) 간의 동시 턴-온이 방지되어 DAC 쇼트가 방지될 수 있다.

한편, 제2 출력신호(LS2)가 하이 레벨(HIGH)에서 로우 레벨(LOW)로 변동되고 제2 반전 출력신호(LSB2)가 로우 레벨(LOW)에서 하이 레벨(HIGH)로 변동될 때, 즉, 제2 출력신호(LS2)가 폴링 엣지(falling edge)이고 제2 반전 출력신호(LSB2)가 라이징 엣지(rising edge)일 때, 제2 DAC(240_2)에 포함된 제2 DAC NMOS 트랜지스터 중 제2 출력신호(LS2)가 입력되는 제2-1 DAC NMOS 트랜지스터는 턴-온에서 턴-오프로 상태가 변동되고, 제2 반전 출력신호(LSB2)가 입력되는 제2-2 DAC NMOS 트랜지스터는 턴-오프에서 턴-온으로 상태가 변동된다. 이에 따라, 제2 출력신호(LS2)의 폴링 엣지(falling edge)의 기울기가 증가하게 되어, 제2-1 DAC NMOS 트랜지스터는 제2-2 DAC NMOS 트랜지스터가 턴-온되기 이전에 턴-오프되므로 제2-1 DAC NMOS 트랜지스터와 제2-2 DAC NMOS 트랜지스터 간의 동시 턴온이 방지되어 DAC 쇼트가 방지될 수 있다. 이로 인해, 소스 드라이버 IC의 구동 지연 시간이 감소되어, 고해상도 디스플레이의 출력 구동 시간을 확보하여 화상 품질을 향상시킬 수 있게 된다.

다시 도 2를 참조하면, 제2 DAC(240_2)은 제2 레벨 쉬프터(234)로부터 출력된 상보적인 신호쌍(LS2, LSB2)에 응답하여, 이에 대응하는 계조 전압(VGMA)을 제2 출력 신호(DAC2O)로서 출력한다.

제2 출력 회로(250_2)는 제2 DAC(240_2)의 제2 출력 신호(DAC2O)를 버퍼링하여 버퍼된 제2 출력 신호(OUT2)를 제1 데이터 라인들(DL1) 중에서 다른 하나의 데이터 라인으로 출력한다.

한편, 본 발명에 따른 제1 및 제2 레벨 쉬프터(232, 234)는 제1 DAC(240_1)및 제2 DAC(240_2)에 포함된 DAC 트랜지스터들의 개수에 따라 출력신호 및 반전 출력신호의 기울기를 조절할 수 있다.

이하, 제2 레벨 쉬프터(234)가 제2 DAC(240_2)에 포함된 DAC 트랜지스터들의 개수에 따라 제2 출력신호(2LS) 및 제2 반전 출력신호(2LSB)의 기울기를 조절하는 방법을 도 10을 참조하여 구체적으로 설명한다.

도 10은 제2 레벨 쉬프터에서 출력되는 제2 출력신호 및 제2 반전 출력신호를 나타내는 도면이다.

제2 출력 제한회로(OVLC2)는 제2 DAC(240_2)에 포함되는 트랜지스터들의 개수에 따라 제2-1 출력 제한 PMOS 트랜지스터(OLPT2_1) 및 제2-2 출력 제한 PMOS 트랜지스터(OLPT2_2)에 인가되는 제2 바이어스 전압(LSP)의 크기를 조절함으로써 도 10에 도시된 바와 같이, 제2 출력신호(D2_1)의 라이징 엣지 또는 제2 반전 출력신호(DB2_1)의 폴링 엣지의 기울기를 조절할 수 있다.

구체적으로, 제2 DAC(240_2)을 구성하는 제2 DAC NMOS 트랜지스터(NTR2)의 개수가 증가하여 DAC의 로드가 증가하는 경우, 제2 DAC(240_2)과 연결되는 제2 레벨 쉬프터(234)에 공급되는 제2 바이어스 전압(LSP)을 제어하여 제2 DAC(240_2)와 연결되는 데이터 라인(DL)을 흐르는 전류의 양을 제어할 수 있다. 즉, 제2 DAC(240_2)과 연결된 제2 레벨 쉬프터(234)는 제2 바이어스 전압(LSP)에 따라, 도 10에 도시된 바와 같이, 제2 출력신호(LS2)의 라이징 엣지(rising edge)의 기울기의 크기 및 제2 반전 출력신호(LSB2)의 폴링 엣지(falling edge)의 기울기의 크기가 달라질 수 있다.

예를 들어, 제2 DAC(240_2)에 포함된 DAC 트랜지스터들의 개수가 증가할수록 제2 DAC(240_2)과 연결된 제2 레벨 쉬프터(234)는 감소된 제2 바이어스 전압(LSP)에 따라, 제2 출력신호(LS2)의 라이징 엣지(rising edge)의 기울기의 크기가 증가될 수 있다.

상술한 실시예에 있어서는, 제2 레벨 쉬프터(234)가 제2 DAC(240_2)에 포함된 DAC 트랜지스터들의 개수에 따라 제2 출력신호(2LS) 및 제2 반전 출력신호(2LSB)의 기울기를 조절하는 방법만을 설명하였지만, 제1 레벨 쉬프터(232)도 제1 DAC(240_1)에 포함된 DAC 트랜지스터들의 개수에 따라 제1 출력신호(1LS) 및 제2 반전 출력신호(1LSB)의 기울기를 조절할 수 있을 것이다.

본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.

그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

1000: 디스플레이 장치 1100: 디스플레이 패널
1200: 소스 드라이버 IC 블록 1300: 게이트 드라이버 IC 블록
1400: 타이밍 컨트롤러 1500: 전압 생성기
100, 100_1: 소스 드라이버 IC 202: 제어 로직 회로
205_1: 제1 데이터 처리 회로 205_2: 제2 데이터 처리 회로
210_1:제1 래치 회로 210_2: 제3 래치 회로
220_1: 제2 래치 회로 220_2: 제4 래치 회로
230_1: 제1 레벨 쉬프터 회로 230_2: 제1 레벨 쉬프터 회로
240_1: 제1 DAC 240_2: 제2 DAC
250_1: 제1 출력 회로 250_2: 제2 출력 회로

Claims

제1 레벨 전압의 입력신호 및 상기 입력신호가 반전된 반전 입력신호를 제2 레벨 전압의 출력신호 및 상기 출력신호가 반전된 반전 출력신호로 쉬프팅하는 레벨 쉬프터; 및
복수개의 DAC 트랜지스터로 구성되고, 상기 출력신호 및 상기 반전 출력신호를 아날로그 영상 신호로 변환하는 디지털 아날로그 컨버터(DAC: Digital Analog Converter)를 포함하고,
상기 레벨 쉬프터는,
상기 출력신호가 입력되는 제1 DAC 트랜지스터의 턴-온 구간과 상기 반전 출력신호가 입력되는 제2 DAC 트랜지스터의 턴-온 구간이 오버랩되지 않도록 출력 제한 트랜지스터들의 게이트 단자에 바이어스 전압을 인가하여 상기 출력신호 및 상기 반전 출력신호의 전압레벨을 상기 제2 레벨 전압으로 제한하는 출력 제한회로를 포함하는 소스 드라이브 IC.
제1항에 있어서,
상기 출력신호의 라이징 엣지(rising edge)의 기울기의 크기가 상기 반전 출력신호의 폴링 엣지(falling edge)의 기울기의 크기보다 큰 값을 갖는 것을 특징으로 하는 소스 드라이버 IC.
제1항에 있어서,
상기 제1 및 제2 DAC 트랜지스터는 PMOS 트랜지스터이고,
상기 출력 제한 회로는 제1-1 출력 제한 NMOS 트랜지스터 및 제1-2 출력 제한 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 소스 드라이브 IC.
제3항에 있어서,
상기 레벨 쉬프터는,
상기 입력신호가 게이트 단자를 통해 입력되는 제1-1 입력 PMOS 트랜지스터 및 상기 반전 입력신호가 게이트 단자를 통해 입력되는 제1-2 입력 PMOS 트랜지스터를 포함하는 입력회로; 및
상기 출력신호를 출력하는 제1-1 출력 NMOS 트랜지스터 및 상기 반전 출력신호를 출력하는 제1-2 출력 NMOS 트랜지스터를 포함하는 출력회로를 더 포함하는 것을 특징으로 하는 소스 드라이브 IC.
제4항에 있어서,
상기 제1-1 입력 PMOS 트랜지스터의 게이트 단자에는 상기 입력신호가 입력되고, 상기 제1-1 입력 PMOS 트랜지스터의 제1 단자에는 작동 전압이 인가되며, 상기 제1-1 입력 PMOS 트랜지스터의 제2 단자는 상기 제1-1 출력 NMOS 트랜지스터가 접속되는 제1 노드에 연결되고,
상기 제1-2 입력 PMOS 트랜지스터의 게이트 단자에는 상기 반전 입력신호가 입력되고, 상기 제1-2 입력 PMOS 트랜지스터의 제1 단자에는 상기 작동 전압이 인가되며, 상기 제1-2 입력 PMOS 트랜지스터의 제2 단자는 상기 제1-2 출력 NMOS 트랜지스터가 접속되는 제2 노드에 연결되고,
상기 제1-1 입력 PMOS 트랜지스터가 턴-온되고 상기 제1-2 입력 PMOS 트랜지스터가 턴-오프되면, 상기 제1 노드를 통해 상기 제2 레벨 전압이 상기 반전 출력신호로 출력되고 상기 제2 노드를 통해 접지 전압이 상기 출력신호로 출력되며,
상기 제1-1 입력 PMOS 트랜지스터가 턴-오프되고 상기 제1-2 입력 PMOS 트랜지스터가 턴-온되면, 상기 제1 노드를 통해 상기 접지 전압이 상기 반전 출력신호로 출력되고 상기 제2 노드를 통해 상기 제2 레벨 전압이 상기 출력신호로 출력되는 것을 특징으로 하는 소스 드라이버 IC.
제5항에 있어서,
상기 제1-1 출력 제한 트랜지스터의 게이트 단자에는 상기 바이어스 전압이 입력되고, 상기 제1-1 출력 제한 트랜지스터의 제1 단자는 상기 제1-1 출력 NMOS 트랜지스터에 접속되며, 제1-1 출력 제한 트랜지스터의 제2 단자에는 접지 전압이 입력되고,
상기 제1-2 출력 제한 트랜지스터의 게이트 단자에는 상기 바이어스 전압이 입력되고, 제1-2 출력 제한 트랜지스터의 제1 단자는 상기 제1-2 출력 NMOS 트랜지스터에 접속되고, 제1-2 출력 제한 트랜지스터의 제2 단자에는 접지 전압이 입력되는 것을 특징으로 하는 소스 드라이브 IC.
제3항에 있어서,
상기 디지털 아날로그 컨버터에 포함된 상기 DAC 트랜지스터의 개수가 증가할수록 상기 출력 제한회로를 통해 상기 출력신호의 폴링 엣지(falling edge)의 기울기의 크기가 증가되거나 상기 반전 출력신호의 라이징 엣지(rising edge)의 기울기의 크기가 감소되는 것을 특징으로 하는 소스 드라이버 IC.
제1항에 있어서,
프리(Pre) 입력신호 및 반전 프리 입력신호를 이용하여 상기 레벨 쉬프터로 입력되는 상기 입력신호 및 상기 반전 입력신호를 생성하는 프리 레벨 쉬프터를 더 포함하는 것을 특징으로 하는 소스 드라이버 IC.
제8항에 있어서,
상기 프리 레벨 쉬프터는,
상기 프리 입력신호가 게이트 단자를 통해 입력되는 제1 프리 NMOS 트랜지스터 및 상기 반전 프리 입력신호가 게이트 단자를 통해 입력되는 제2 프리 NMOS 트랜지스터를 포함하는 프리 입력회로;
상기 반전 입력신호를 상기 레벨 쉬프터로 출력하는 제3 프리 PMOS 트랜지스터 및 상기 입력신호를 상기 레벨 쉬프터로 출력하는 제4 프리 PMOS 트랜지스터를 포함하는 프리 출력회로; 및
프리 바이어스 전압이 게이트 단자를 통해 입력되는 제5 프리 PMOS 트랜지스터 및 제6 프리 PMOS 트랜지스터를 포함하는 프리 출력 제한회로를 포함하는 것을 특징으로 하는 소스 드라이버 IC.
제9항에 있어서,
상기 제1 프리 NMOS 트랜지스터의 제1 단자에는 접지 전압이 입력되고, 상기 제1 프리 NMOS 트랜지스터의 제2 단자는 상기 제3 프리 PMOS 트랜지스터가 접속되는 제3 노드에 연결되며,
상기 제2 프리 NMOS 트랜지스터의 제1 단자에는 접지 전압이 입력되고, 상기 제2 프리 NMOS 트랜지스터의 제2 단자는 상기 제4 프리 PMOS 트랜지스터가 접속되는 상기 제4 노드에 연결되며,
상기 제3 프리 PMOS 트랜지스터의 게이트 단자는 상기 제2 프리 NMOS 트랜지스터가 접속되는 제4 노드에 연결되며,
상기 제4 프리 PMOS 트랜지스터의 게이트 단자는 상기 제3 노드에 연결되며,
상기 제1 프리 NMOS 트랜지스터가 턴-오프되고 상기 제2 프리 NMOS 트랜지스터가 턴-온되면, 상기 제3 노드를 통해 상기 제1 레벨 전압의 상기 반전 입력신호가 출력되고 상기 제4 노드를 통해 상기 접지 전압이 상기 입력 신호로써 출력되며,
상기 제1 프리 NMOS 트랜지스터가 턴-온되고 상기 제2 프리 NMOS 트랜지스터가 턴-오프되면, 상기 제3 노드를 통해 상기 접지 전압이 상기 반전 입력신호로써 출력되고 상기 제4 노드를 통해 상기 제1 레벨 전압의 상기 입력 신호가 출력되는 것을 특징으로 하는 소스 드라이버 IC.
제1항에 있어서,
상기 제1 및 제2 DAC 트랜지스터는 NMOS 트랜지스터이고,
상기 출력 제한 회로는 제2-1 출력 제한 PMOS 트랜지스터 및 제2-2 출력 제한 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 소스 드라이브 IC.
제11항에 있어서,
상기 출력신호의 라이징 엣지(rising edge)의 기울기의 크기가 상기 반전 출력신호의 폴링 엣지(falling edge)의 기울기의 크기보다 작은 값을 갖는 것을 특징으로 하는 소스 드라이버 IC.
제11항에 있어서,
상기 레벨 쉬프터는,
상기 입력신호가 게이트 단자를 통해 입력되는 제2-1 입력 NMOS 트랜지스터 및 상기 반전 입력신호가 게이트 단자를 통해 입력되는 제2-2 입력 NMOS 트랜지스터를 포함하는 입력회로; 및
상기 출력신호를 출력하는 제2-1 출력 PMOS 트랜지스터 및 상기 반전 출력신호를 출력하는 제2-2 출력 PMOS 트랜지스터를 포함하는 출력회로를 더 포함하는 것을 특징으로 하는 소스 드라이브 IC.
제13항에 있어서,
상기 제2-1 입력 NMOS 트랜지스터의 게이트 단자에는 상기 입력신호가 입력되고, 상기 제2-1 입력 NMOS 트랜지스터의 제1 단자에는 접지 전압이 입력되며, 상기 제2-1 입력 NMOS 트랜지스터의 제2 단자는 상기 제2-1 출력 PMOS 트랜지스터가 접속되는 제5 노드에 연결되고,
상기 제2-2 입력 NMOS 트랜지스터의 게이트 단자에는 상기 반전 입력신호가 입력되고, 상기 제2-2 입력 NMOS 트랜지스터의 제1 단자에는 상기 접지 전압이 입력되며, 상기 제2-2 입력 NMOS 트랜지스터의 제2 단자는 상기 제2-2 출력 PMOS 트랜지스터가 접속되는 제6 노드에 연결되고,
상기 제2-1 입력 NMOS 트랜지스터가 턴-오프되고 상기 제2-2 입력 NMOS 트랜지스터가 턴-온되면, 상기 제5 노드를 통해 상기 제2 레벨 전압이 상기 반전 출력신호로 출력되고 상기 제6 노드를 통해 상기 접지 전압이 상기 출력신호로 출력되며,
상기 제2-1 입력 NMOS 트랜지스터가 턴-온되고 상기 제2-2 입력 NMOS 트랜지스터가 턴-오프되면, 상기 제5 노드를 통해 상기 접지 전압이 상기 반전 출력신호로 출력되고 상기 제6 노드를 통해 상기 제2 레벨 전압이 상기 출력신호로 출력되는 것을 특징으로 하는 소스 드라이버 IC.
제14항에 있어서,
상기 제2-1 출력 제한 PMOS 트랜지스터의 게이트 단자에는 상기 바이어스 전압이 입력 되고, 제2-1 출력 제한 PMOS 트랜지스터의 제1 단자는 상기 제2-1 출력 PMOS 트랜지스터에 접속되며, 제2-1 출력 제한 트랜지스터의 제2 단자에는 작동 전압이 입력되고,
상기 제2-2 출력 제한 PMOS 트랜지스터의 게이트 단자에는 상기 바이어스 전압이 입력 되고, 제2-2 출력 제한 PMOS 트랜지스터의 제1 단자는 상기 제2-2 출력 PMOS 트랜지스터에 접속되며, 제2-2 출력 제한 트랜지스터의 제2 단자에는 상기 작동 전압이 입력되는 것을 특징으로 하는 소스 드라이브 IC.
제11항에 있어서,
상기 디지털 아날로그 컨버터에 포함된 상기 DAC 트랜지스터의 개수가 증가할수록 상기 출력 제한회로를 통해 상기 출력신호의 라이징 엣지(rising edge)의 기울기의 크기가 증가되거나 상기 반전 출력신호의 폴링 엣지(falling edge)의 기울기의 크기가 감소되는 것을 특징으로 하는 소스 드라이버 IC.
입력신호 및 반전 입력신호가 입력되는 입력회로;
상기 입력신호를 기초로 생성된 출력신호를 제1 출력라인을 통해 제1 DAC 트랜지스터로 출력하고, 상기 반전 입력신호를 기초로 생성된 반전 출력신호를 제2 출력라인을 통해 제2 DAC 트랜지스터로 출력하는 출력회로; 및
상기 제1 DAC 트랜지스터의 턴-온과 상기 제2 DAC 트랜지스터의 턴-온구간이 오버랩되지 않도록 상기 출력신호의 라이징 엣지(rising edge)의 기울기 또는 상기 반전 출력신호의 폴링 엣지(falling edge)의 기울기를 조절하는 출력 제한회로를 포함하는 레벨 쉬프터.
제17항에 있어서,
상기 제1 DAC 트랜지스터의 턴-온 상태에서 턴-오프 상태로의 천이시간이 상기 제2 DAC 트랜지스터의 턴-오프 상태에서 턴-온 상태로의 천이시간보다 짧고, 상기 제2 DAC 트랜지스터의 턴-온 상태에서 턴-오프 상태로의 천이시간이 상기 제1 DAC 트랜지스터의 턴-오프 상태에서 턴-온 상태로의 천이시간보다 짧도록 상기 출력신호 및 상기 반전 출력신호의 기울기를 조절하는 것을 특징으로 하는 레벨 쉬프터.
제17항에 있어서,
상기 제1 DAC 트랜지스터 및 제2 DAC 트랜지스터는 PMOS 트랜지스터이고,
상기 출력 제한회로는 제1-1 출력 제한 NMOS 트랜지스터 및 제1-2 출력 제한 NMOS 트랜지스터의 게이트 단자에 바이어스 전압을 입력하여 상기 제1 DAC 트랜지스터의 턴-온 구간과 상기 제2 DAC 트랜지스터의 턴-온 구간이 중첩되지 않도록 상기 출력신호 및 상기 반전 출력신호를 조절하는 것을 특징으로 하는 레벨 쉬프터.
제17항에 있어서,
디지털 아날로그 컨버터에 포함된 상기 제1 DAC 트랜지스터 및 제2 DAC 트랜지스터의 개수에 따라, 상기 출력 제한회로를 통해 상기 출력신호의 라이징 엣지(rising edge)의 기울기의 크기, 상기 출력신호의 폴링 엣지(falling edge), 상기 반전 출력신호의 라이징 엣지(rising edge), 또는 상기 반전 출력신호의 폴링 엣지(falling edge)의 기울기의 크기 중 적어도 하나가 조절되는 것을 특징으로 하는 레벨 쉬프터.