KR20240041823A - Sram 매크로 설계 아키텍처 - Google Patents

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KR20240041823A
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transistors
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bit cells
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사우라브 피. 시나
샤자드 나자르
신 미아오
엠레 알프테킨
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애플 인크.
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Abstract

적층형 트랜지스터들을 갖는 SRAM 셀들을 구현하는 메모리 디바이스 레이아웃이 개시된다. 메모리는 적층형 트랜지스터들을 갖는 비트 셀들과 비트 셀들에 커플링된 로직 셀들 사이의 비트라인들의 라우팅을 위해 상측면 금속 라우팅 및 후측면 금속 라우팅 둘 모두를 이용한다.

Description

SRAM 매크로 설계 아키텍처{SRAM MACRO DESIGN ARCHITECTURE}
우선권 주장
본 출원은 2022년 9월 23일자로 출원되고, 발명의 명칭이 "Stacked FET Standard Cell Architecture"인, 미국 가출원 번호 제63/376,796호, 2022년 9월 23일자로 출원되고, 발명의 명칭이 "Stacked SRAM Cell Architecture"인, 미국 가출원 번호 제63/376,799호, 2022년 9월 23일자로 출원되고, 발명의 명칭이 "SRAM Macro Design Architecture"인, 미국 가출원 번호 제63/376,800호, 2022년 9월 23일자로 출원되고, 발명의 명칭이 "Vertical Transistors With Backside Power Delivery"인, 미국 가출원 번호 제63/376,802호에 대한 우선권을 주장하며, 상기에 명시된 출원들 각각의 개시내용은 전체적으로 본 명세서에 참고로 포함된다.
기술분야
본 명세서에 설명된 실시예들은 반도체 디바이스들에 대한 전력 및 신호 라우팅에 관한 것이다. 보다 구체적으로, 본 명세서에 설명된 실시예들은 SRAM 셀들, 및 상측면(topside) 및 후측면(backside) 층들 둘 모두를 통한 SRAM 셀들로의/로부터의 비트라인들의 라우팅에 관한 것이다.
배경기술
표준 셀들은 트랜지스터들, 수동 구조체들, 및 로직 기능들, 저장 기능들 등을 제공할 수 있는 상호연결 구조체들의 그룹들이다. 표준 셀 방법론의 현재 추세들은 표준 셀들 내의 복잡성(예컨대, 회로 밀도 및 구성요소들 또는 트랜지스터들의 개수)을 증가시키면서 표준 셀들의 크기를 감소시키는 것을 지향한다. 그러나, 표준 셀 설계들이 더 소형화됨에 따라, 표준 셀들의 설계/제조 제약들 내에서 표준 셀들 내의 구성요소들에 대한 접근(예컨대, 연결들)을 제공하는 것이 더 어려워진다.
본 명세서에 개시되는 실시예들의 방법들 및 장치의 특징들 및 이점들은 첨부 도면과 함께 취해질 때 본 명세서에 개시되는 실시예들에 따른 현재로서는 바람직하지만 그럼에도 불구하고 예시적인 실시예들에 대한 하기의 상세한 설명을 참조하면 보다 완전하게 이해될 것이다.
도 1은 일부 실시예들에 따른 표준 셀의 상측면 평면도 표현을 도시한다.
도 2는 일부 실시예들에 따른 표준 셀의 후측면 평면도 표현을 도시한다.
도 3은 도 1에 도시된 라인 3-3을 따른 표준 셀의 단면도 표현을 도시한다.
도 4는 도 2에 도시된 라인 4-4를 따른 표준 셀의 단면도 표현을 도시한다.
도 5는 도 1 및 도 2 둘 모두에 도시된 라인 5-5를 따른 표준 셀의 단면도 표현을 도시한다.
도 6은 도 1 및 도 2 둘 모두에 도시된 라인 6-6을 따른 표준 셀의 단면도 표현을 도시한다.
도 7은 일부 실시예들에 따른, 경계를 따라 교번적 비아들을 갖는 셀의 상측면 평면도 표현을 도시한다.
도 8은 일부 실시예들에 따른, 소스 영역들에 대한 연결들을 도시한 셀의 단면도 표현이다.
도 9는 일부 실시예들에 따른, 드레인 영역들에 대한 연결들을 도시한 셀의 단면도 표현이다.
도 10은 일부 실시예들에 따른, 비아 필라를 구현하는 셀 내의 적층형 트랜지스터 제어 신호 연결들의 단면도 표현을 도시한다.
도 11은 일부 실시예들에 따른, 공통 게이트 구성 내의 적층형 트랜지스터 제어 신호 연결들의 단면도 표현을 도시한다.
도 12는 일부 실시예들에 따른, 교차 커플링 게이트 구성 내의 적층형 트랜지스터 제어 신호 연결들의 단면도 표현을 도시한다.
도 13은 일부 실시예들에 따른 NAND 셀의 상측면 평면도 표현을 도시한다.
도 14는 일부 실시예들에 따른 NAND 셀의 후측면 평면도 표현을 도시한다.
도 15는 도 13 및 도 14에 도시된 라인 A-A'를 따른 NAND 셀의 단면도 표현을 도시한다.
도 16은 도 13 및 도 14에 도시된 라인 B-B'를 따른 NAND 셀의 단면도 표현을 도시한다.
도 17은 도 13 및 도 14에 도시된 라인 C-C'를 따른 NAND 셀의 단면도 표현을 도시한다.
도 18은 도 13 및 도 14에 도시된 라인 D-D'를 따른 NAND 셀의 단면도 표현을 도시한다.
도 19는 메모리 셀의 개략적 표현을 도시한다.
도 20은 일부 실시예들에 따른, 적층형 트랜지스터들을 갖는 메모리 셀의 상측면 평면도 표현을 도시한다.
도 21은 일부 실시예들에 따른, 적층형 트랜지스터들을 갖는 메모리 셀의 후측면 평면도 표현을 도시한다.
도 22는 도 20 및 도 21 둘 모두에 도시된 라인 A-A'를 따른 메모리 셀의 단면도 표현을 도시한다.
도 23은 도 20 및 도 21 둘 모두에 도시된 라인 B-B'를 따른 메모리 셀의 단면도 표현을 도시한다.
도 24는 도 20 및 도 21 둘 모두에 도시된 라인 C-C'를 따른 메모리 셀의 단면도 표현을 도시한다.
도 25는 일부 실시예들에 따른 메모리 디바이스의 블록도 표현을 도시한다.
도 26은 일부 실시예들에 따른, 더미 셀들을 갖는 영역의 상측면 평면도 표현을 도시한다.
도 27은 일부 실시예들에 따른, 더미 셀들을 갖는 영역의 후측면 평면도 표현을 도시한다.
도 28은 도 26 및 도 27 둘 모두에 도시된 라인 A-A'를 따른, 더미 셀들을 갖는 영역의 단면도 표현을 도시한다.
도 29는 도 26 및 도 27 둘 모두에 도시된 라인 B-B'를 따른, 더미 셀들을 갖는 영역의 단면도 표현을 도시한다.
도 30은 일부 실시예들에 따른, 더미 셀을 갖는 영역의 상측면 평면도 표현을 도시한다.
도 31은 일부 실시예들에 따른, 더미 셀을 갖는 영역의 후측면 평면도 표현을 도시한다.
도 32는 도 30 및 도 31 둘 모두에 도시된 라인 A-A'를 따른, 더미 셀을 갖는 영역의 단면도 표현을 도시한다.
도 33은 도 30 및 도 31 둘 모두에 도시된 라인 B-B'를 따른, 더미 셀을 갖는 영역의 단면도 표현을 도시한다.
도 34는 일부 실시예들에 따른 컬럼(column) I/O 셀의 개략적 표현을 도시한다.
도 35는 일부 실시예들에 따른 컬럼 I/O 셀의 레이아웃을 도시한다.
도 36은 일부 실시예들에 따른, 고려되는 수직 트랜지스터 디바이스의 사시도 표현을 도시한다.
도 37은 일부 실시예들에 따른, 다른 고려되는 수직 트랜지스터 디바이스의 사시도 표현을 도시한다.
도 38은 일부 실시예들에 따른 인버터 셀 구조의 사시도 표현을 도시한다.
도 39는 일부 실시예들에 따른 인버터 셀 구조의 상측면 평면도 표현을 도시한다.
도 40은 일부 실시예들에 따른 인버터 셀 구조의 후측면 평면도 표현을 도시한다.
도 41은 일부 실시예들에 따른, 도 39에 도시된 라인 41-41을 따른 인버터 셀 구조의 단면도 표현을 도시한다.
도 42는 일부 실시예들에 따른, 도 39에 도시된 라인 42-42을 따른 인버터 셀 구조의 단면도 표현을 도시한다.
도 43은 일부 실시예들에 따른 NAND 셀 구조의 사시도 표현을 도시한다.
도 44는 일부 실시예들에 따른 NAND 셀 구조의 상측면 평면도 표현을 도시한다.
도 45는 일부 실시예들에 따른 NAND 셀 구조의 후측면 평면도 표현을 도시한다.
도 46은 일부 실시예들에 따른, 도 44에 도시된 라인 46-46을 따른 NAND 셀 구조의 단면도 표현을 도시한다.
도 47은 일부 실시예들에 따른, 도 44에 도시된 라인 47-47을 따른 NAND 셀 구조의 단면도 표현을 도시한다.
도 48은 일부 실시예들에 따른 MUX 셀 구조의 사시도 표현을 도시한다.
도 49는 일부 실시예들에 따른 MUX 셀 구조의 상측면 평면도 표현을 도시한다.
도 50은 일부 실시예들에 따른 MUX 셀 구조의 후측면 평면도 표현을 도시한다.
도 51은 일부 실시예들에 따른, 도 49에 도시된 라인 51-51을 따른 MUX 셀 구조의 단면도 표현을 도시한다.
도 52은 일부 실시예들에 따른, 도 49에 도시된 라인 52-52을 따른 MUX 셀 구조의 단면도 표현을 도시한다.
도 53은 일부 실시예들에 따른 디바이스의 사시도 표현을 도시한다.
도 54는 일부 실시예들에 따른, 도 53에 도시된 라인 54-54를 따른 디바이스의 단면도 표현을 도시한다.
도 55는 예시적인 시스템의 일 실시예의 블록도이다.
본 명세서에 개시된 실시예들에 대해 다양한 수정들 및 대안적인 형태들을 허용하지만, 특정 실시예들은 도면들에 예시로서 도시되고 본 명세서에서 상세히 설명된다. 그러나, 도면들 및 그들에 대한 상세한 설명은 청구범위의 범주를 개시된 특정 형태들로 제한되도록 의도되지는 않음을 이해해야 한다. 반대로, 본 출원은 첨부된 청구범위에 의해 정의되는 바와 같은 본 출원의 개시내용의 사상 및 범주 내에 속하는 모든 수정들, 등가물 및 대안들을 포함하도록 의도된다.
본 명세서에 사용되는 바와 같이, 용어"표준 셀"은 다양한 구현예들에 대해 표준인 로직 또는 저장 기능들을 제공하기 위해 기판 상에 형성되는 트랜지스터 구조체들, 수동 구조체들, 및 상호연결 구조체들의 그룹을 지칭한다. 예를 들어, 개별 표준 셀은 다수의 셀들의 라이브러리 내의 하나의 셀일 수 있으며, 이로부터 다양한 적합한 셀들이 특정 셀 설계를 구현하도록 선택될 수 있다. 집적 회로 셀들은 또한 특정 구현예를 위해 개별적으로 설계되는 맞춤 회로 설계 셀들을 포함할 수 있다. 본 명세서에 설명된 회로 설계 셀들의 실시예들은 로직 집적 회로들 또는 메모리 집적 회로들의 다양한 구현예들에서 구현될 수 있다.
셀들의 많은 현재 설계들은 트랜지스터들 위의 영역들 내의 트랜지스터들 또는 다른 구조체들에 대한 전력 또는 신호들에 대한 연결들 및 라우팅을 제공한다. 예를 들어, 전력 또는 신호들에 대한 연결들 및 라우팅은 디바이스의 상측면 층들에 제공될 수 있다. 본 명세서에 사용되는 바와 같이, 용어"상측면"은 디바이스의 활성 층 위에(예컨대, 전형적인 단면도에서 볼 때 디바이스의 트랜지스터 영역 위에) 수직으로 있는, 디바이스 내의 영역들을 지칭한다. 예를 들어, 도면에 도시되고 본 명세서에 설명된 바와 같이, 상측면은 수직 차원에서 트랜지스터 영역 위에 있는 컨택트들 또는 층들과 같은 구성요소들을 지칭할 수 있다. 일부 경우들에서, 용어 "전측면(frontside)"은 용어"상측면"과 상호교환가능하게 사용될 수 있다.
표준 셀들의 설계들에 대한 일부 최근 개발들은 전력 연결들을 위한 연결들 및 라우팅을 트랜지스터들 아래의 금속 층들로 이동시킨다. 예를 들어, 전력에 대한 연결들 및 라우팅이 디바이스의 후측면 층들에 제공될 수 있다. 본 명세서에 사용되는 바와 같이, 용어 "후측면(backside)"은 디바이스의 활성 층 아래에(예컨대, 전형적인 단면도에서 볼 때 디바이스의 트랜지스터 영역 아래에) 수직으로 있는 디바이스의 영역들을 지칭한다. 예를 들어, 도면에 도시되고 본 명세서에 설명된 바와 같이, 후측면은 수직 차원에서 트랜지스터 영역 아래에 있는 컨택트들 또는 층들과 같은 구성요소들을 지칭할 수 있다. 본 명세서에 사용되는 바와 같이, 활성 층 아래에 위치된 후측면 요소들은 활성 층이 제조되는 실리콘 기판 위에, 내부에, 또는 아래에 위치될 수 있음에 유의한다. 즉, 본 명세서에 사용되는 바와 같이, "후측면"은 실리콘 기판보다는 활성 층에 대한 것이다.
본 개시내용은 상측면 금속 층들 및 후측면 금속 층들 둘 모두에 대한 연결들을 활용하는 집적 회로 셀들(예컨대, 표준 셀들) 내의 적층형 트랜지스터들 또는 수직 트랜지스터들의 다양한 구현예들에 관한 것이다. 본 발명자들은 상측면 및 후측면 층들이 적층형 트랜지스터들 또는 수직 트랜지스터들을 구현하는 셀 레이아웃들에 대한 기술적 및 공간 절약 이점들을 제공하기 위해 특정 방식들로 활용될 수 있음을 인식하였다. 개시된 실시예들은 셀 레이아웃들 내의 제어 신호들 또는 전력 신호들에 대한 유리한 셀 레이아웃들 및 라우팅(예컨대, 경로들)을 제공하기 위해 상측면 및 후측면 금속 층들을 구현한다.
적층형 트랜지스터 표준 셀 설계들
적층형 트랜지스터들(예컨대, 2개의 트랜지스터 활성 영역들이 기판 위에 수직으로 적층되는 경우)은 트랜지스터들 내의 디바이스들의 근접성으로 인해 다양한 기술적 및 공간적 절약 이점들을 제공할 수 있다. 그러나, 표준 셀 내의 적층형 트랜지스터들의 구현은 표준 셀 구조와 연관된 설계 및 제조 제약들로 인한 어려움이 있다. 예를 들어, 상측면 라우팅만을 활용하는 표준 셀들에서, 전형적으로 표준 셀의 크기를 확장시키지 않으면서 2개의 트랜지스터들로 라우팅하기에 충분한 경로들이 없다. 제어 신호들에 대한 상측면 라우팅 및 전력 신호들에 대한 후측면 라우팅으로 제한되는 표준 셀들은 표준 셀의 크기를 변경하지 않고는 2개의 적층형 트랜지스터들에 대한 필요한 라우팅 및 연결 가용성이 부족할 수도 있다.
본 개시내용은 2개의 적층형 트랜지스터들이 표준 셀 내에 배치되도록 허용하는, 상측면 및 후측면 금속 층들 둘 모두에서 라우팅을 구현하는 다양한 기술들을 고려한다. 단순 디바이스들(예컨대, 인버터들 및 NAND 디바이스들)로부터 더 복잡한 디바이스들(예컨대, 복잡한 FET들)로의 많은 상이한 유형들의 디바이스들에 대한 기본 빌딩 블록들을 제공하는 표준 셀 구조들의 다양한 실시예들이 개시된다. 개시된 실시예들은 다양한 회로 로직 스킴들에서 적층형 트랜지스터들의 구현을 허용하는 콤팩트 표준 셀 구조를 제공한다.
본 명세서에 개시된 소정 실시예들은 4개의 광범위 요소들을 갖는다: 1) 집적 회로 셀 구조체의 트랜지스터 영역 위에 위치된 제1 금속 층(예컨대, 상측면 금속 층), 2) 트랜지스터 영역 아래에 위치된 제2 금속 층(예컨대, 후측면 금속 층), 3) 트랜지스터 영역에 있는 한 쌍의 수직 적층형 트랜지스터들, 및 4) 제1 또는 제2 금속 층들 중 어느 하나와 제1 및 제2 트랜지스터들 사이의 제어 신호들 및 전력 신호들 둘 모두에 대한 다양한 가능한 연결 경로들. 소정 실시예들에서, 한 쌍의 수직 적층형 트랜지스터들은 이종(heterogeneous) 트랜지스터들(예컨대, PMOS 및 NMOS 트랜지스터들과 같은 상보적 트랜지스터 유형들)을 포함한다. 일부 실시예들에서, 한 쌍의 수직 적층형 트랜지스터들은 동종 트랜지스터들(예컨대, 트랜지스터들은 동일한 유형의 것들임)을 포함한다.
다양한 실시예들에서, 제어 신호 및 전력 신호 연결들이 본 명세서에 설명된 표준 셀 구조들에 대한 다수의 트랜지스터들을 갖는 특정 집적 회로 디바이스들과 연관된 로직을 구현하도록 이루어진다. 예를 들어, 표준 셀 구조에 기초하여 구현될 수 있는 인버터 디바이스 또는 NAND 게이트 디바이스의 예들이 후술된다. 표준 셀 구조 내의 적층형 트랜지스터들에 대한 제어 신호들 및 전압 신호들에 대한 다양한 가능한 연결들의 실시예들이 또한 기술된다. 당업자는, 이러한 다양한 가능한 연결들의 조합들이 표준 셀 구조 내의 적층형 트랜지스터 구조체에 기초하여 많은 상이한 원하는 회로들을 생성하도록 구현될 수 있음을 이해할 것이다.
요컨대, 본 발명자들은 표준 셀 구조 내에 다양한 라우팅 경로들을 제공하면 표준 셀 구조 내에 위치된 적층형 트랜지스터들로부터의 제어 신호들 및 전력 신호들에 대해 상측면 및 후측면 금속 층들 둘 모두에 대한 연결들의 구현을 허용한다는 것을 인식하였다. 본 명세서에 설명된 라우팅 경로들은 표준 셀 구조들이 셀들 내의 적층형 트랜지스터들에 기초하여 다양한 간단하고 복잡한 집적 회로 로직 디바이스들 둘 모두를 생성하는 데 활용될 수 있게 한다. 추가적으로, 본 명세서에 설명된 적층형 트랜지스터들을 갖는 표준 셀 구조는 다수의 집적 회로 셀들을 갖는 디바이스들에서 구현될 수 있는 스케일러블 템플릿을 제공한다. 본 개시내용 내의 적층형 트랜지스터들을 갖는 표준 셀 구조는 현재 제조 제약들 내에서 그리고 현재 표준 셀들의 크기 또는 파라미터들에 대한 변경들 없이 구현될 수 있는 셀들의 구조들을 추가로 가능하게 한다. 본 명세서에 사용되는 바와 같이, 용어 "라우팅"은 2개의 구조체들 사이의 경로/루트를 제공하는 금속 비아들, 금속 와이어들, 금속 트레이스들 등의 임의의 조합을 지칭한다. "라우팅"에서의 금속이 대안적인 전도성 재료로 대체되는 추가적인 실시예들이 고려될 수 있다. 예를 들어, "라우팅"에서의 금속은 초전도체 재료, 반도체 재료, 또는 비금속 전도체로 대체될 수 있다.
도 1 내지 도 6은 일부 실시예들에 따른, 적층형 트랜지스터들 및 상측면 층 연결 및 후측면 층 연결 둘 모두를 갖는 표준 셀의 표현들을 도시한다. 도 1은 일부 실시예들에 따른 표준 셀(100)의 상측면 평면도 표현을 도시한다. 도 2는 일부 실시예들에 따른 표준 셀(100)의 후측면 평면도 표현을 도시한다. 도 3은 도 1에 도시된 라인 3-3을 따른 표준 셀(100)의 단면도 표현을 도시한다. 도 4는 도 2에 도시된 라인 4-4를 따른 표준 셀(100)의 단면도 표현을 도시한다. 도 5는 도 1 및 도 2 둘 모두에 도시된 라인 5-5를 따른 표준 셀(100)의 단면도 표현을 도시한다. 도 6은 도 1 및 도 2 둘 모두에 도시된 라인 6-6을 따른 표준 셀(100)의 단면도 표현을 도시한다.
도면들에서 단순화를 위해, 본 개시내용과 관련된 구성요소들만이 본 명세서에 개시된 셀의 표현들에 도시된다. 당업자는 추가적인 구성요소들이 본 명세서에 도시된 임의의 셀들에 존재할 수 있음을 이해할 것이다. 예를 들어, 도 1에서, 다양한 연결들(예컨대, 본 명세서에 설명된 비아들 또는 컨택트들)이 일부 도시들에서 보일 수 있다. 추가적으로, 개시된 실시예들의 더 양호한 이해를 위해 상측면 및 후측면 평면도들에서 아래에 놓인 구성요소들의 가시성을 가능하게 하기 위해 재료의 일부 투명도가 제공된다. 예를 들어, 도 1 및 도 2에서, 기판(102)은 아래에 놓인 트랜지스터들의 게이트들 및 활성 영역들의 가시성을 제공하기 위해 일부 투명도를 갖고, 상측면 금속 층들(112) 및 후측면 금속 층들(120)은 각각 컨택트(114) 및 후측면 비아(122)의 가시성을 제공하기 위해 일부 투명도를 갖는다.
다양한 실시예들에서, 도 1 내지 도 6에 도시된 바와 같이, 표준 셀(100)은 기판(102)을 포함한다. 소정 실시예들에서, 기판(102)은 실리콘 기판이지만, 다른 반도체 기판들이 또한 고려될 수 있다. 기판(102)은 셀(100)에서의 구현을 위해 추가 구성요소들 또는 특징부들을 포함할 수 있다. 예를 들어, 기판(102)은 셀(100)에서의 구현을 위해 하나 이상의 절연 층들(예컨대, 산화물 층들), 확산(예컨대, 산화물 확산) 영역들, 또는 도핑된 영역들을 포함할 수 있다. 도면들에서 단순화를 위해, 기판(102)은 표준 셀(100)의 부피를 충진하는 재료로서 도시된다.
다양한 실시예들에서, 제1 활성 영역(104) 및 제2 활성 영역(106)은 기판(102)에 형성된다. 소정 실시예들에서, 활성 영역(104)은 셀(100) 내의 활성 영역(106) 위에 수직으로 위치된다. 예를 들어, 활성 영역(104)은 셀(100)의 상부 부분에 위치될 수 있고, 활성 영역(106)은 셀의 하부 부분에 위치될 수 있다. 활성 영역(104) 및 활성 영역(106)은 반드시 서로의 바로 위에/밑에 위치되어야 하는 것은 아니라는 점에 유의해야 한다. 예를 들어, 활성 영역(104) 또는 활성 영역(106)의 일부 부분들은 다른 활성 영역의 경계들 외부에 있을 수 있다. 따라서, 활성 영역(104)이 활성 영역(106) 위에 있음을 설명할 때, 활성 영역(104)의 적어도 일부 부분이 활성 영역(106)의 적어도 일부 부분 위에 있는 것을 참조할 수 있거나, 또는 그 반대일 수 있다.
소정 실시예들에서, 활성 영역(104)은 셀(100) 내의 제1 트랜지스터의 활성 영역이고, 활성 영역(106)은 셀 내의 제2 트랜지스터의 활성 영역이다. 예를 들어, 하나의 고려되는 실시예에서, 활성 영역(104)은 하나 이상의 NMOS 게이트들을 갖는 NMOS 트랜지스터의 활성 영역이고, 활성 영역(106)은 하나 이상의 PMOS 게이트들을 갖는 PMOS 트랜지스터의 활성 영역이다. 대안적으로, 활성 영역(104)은 PMOS 트랜지스터의 활성 영역일 수 있는 한편, 활성 영역(106)은 NMOS 트랜지스터의 활성 영역이다. 이러한 상보적 트랜지스터 유형들(예컨대, 이종 트랜지스터들)을 갖는 트랜지스터 스택들이 도 1 내지 도 6과 관련하여 설명되지만, 트랜지스터들 둘 모두가 동일한 유형의 것들(예컨대, 동종 트랜지스터들)인 추가적인 실시예들이 고려될 수 있는 것으로 이해되어야 한다. 추가적으로, 개시된 실시예들은 NMOS 및 PMOS 트랜지스터들과 같은 실리콘 기반 트랜지스터들을 설명하지만, 다른 유형들의 반도체 기반 트랜지스터들이 본 발명의 범주로부터 벗어남이 없이 고려될 수 있다. 또한, 임의의 유형들의 트랜지스터 구조체들이 고려될 수 있다. 예를 들어, 형성된 트랜지스터들은 FinFET들, 나노시트 FET들(NSH들), 또는 GAAFET들("게이트-올-어라운드(gate-all-around)" FET들)과 같은 그러나 이로 제한되지 않는 트랜지스터들을 포함할 수 있다.
다양한 실시예들에서, 활성 영역(104)을 갖는 트랜지스터들은 상부 게이트들(108) 및 소스/드레인 영역들(124)을 포함하는 한편, 활성 영역(106)을 갖는 트랜지스터들은 하부 게이트들(116) 및 소스/드레인 영역들(124)을 포함한다. 트랜지스터들은, 도 1 내지 도 4에 도시된 바와 같이, 격리 게이트들(110) 사이에 위치될 수 있다. 셀(100)은 또한 소스/드레인 영역들(124)에 대한 연결들을 제공하는 컨택트들(126)을 포함할 수 있다. 도 1 내지 도 6에 도시된 바와 같이, 셀(100)은 셀(100) 내의 격리 게이트들(110) 사이에 위치된, 2개의 상부 게이트들(108A, 108B), 2개의 하부 게이트들(116A, 116B), 6개의 소스/드레인 영역들(124A 내지 124F)(상부 트랜지스터에 3개의 소스/드레인 영역들(124A 내지 124C) 및 하부 트랜지스터에 3개의 소스/드레인 영역들(124D 내지 124F)), 및 6개의 컨택트들(126A 내지 126F)을 포함한다. 그러나, 도 1 내지 도 6에 도시된 셀(100)의 실시예는 셀 내의 트랜지스터 구성요소들의 가능한 구조의 일례이다. 예를 들어, 셀(100)은 본 발명의 범주로부터 벗어남이 없이 셀의 설계 및 제조 제약들(예컨대, 표준 셀의 설계 및 제조 제약들)에 따라 셀의 경계들 내에 맞춰진 임의의 수의 트랜지스터 구성요소들을 포함할 수 있다는 것이 이해되어야 한다.
예를 들어, 상부 게이트들(108) 및 하부 게이트들(116)은 폴리 라인들(예컨대, 폴리실리콘 층들) 또는 고-k/금속 게이트들일 수 있다. 소정 실시예들에서, 상부 게이트들(108) 및 하부 게이트들(116)은 게이트 스페이서들(도면에서 간략함을 위해 도시되지 않음)을 포함한다. 예를 들어, 게이트 스페이서들은 게이트들(108/116)과 소스/드레인 영역들(124) 사이에 위치될 수 있다. 다양한 실시예들에서, 게이트 스페이서들은 게이트들(108/116)의 부분들로서 형성된다(예컨대, 게이트들 및 스페이서들은 동일한 공정 흐름에서 형성된다). 예를 들어, 소스/드레인 영역들(124)은 핀들 또는 나노시트 스택들 또는 임의의 2D(2차원) 채널 재료들 상에 성장된 에피택셜 층들일 수 있다. 소스/드레인 영역들(124)이 기판(102) 내에 적어도 부분적으로 위치되는 다양한 실시예들이 또한 고려될 수 있다.
전술한 트랜지스터 구성요소들에 더하여, 게이트들 및/또는 소스/드레인 영역들에 대한 다양한 연결들이 셀(100) 내에서 이루어질 수 있다. 예를 들어, 연결들은 셀(100) 내의 트랜지스터 구성요소들과 상측면 금속 층들(112) 또는 후측면 금속 층들(120) 사이의 연결을 제공하는 컨택트들 또는 비아들을 포함할 수 있다. 컨택트(114)(도 1, 도 3, 및 도 5에 도시됨)는 상부 게이트(108A)와 상측면 금속 층(112B) 사이의 연결을 제공하는 게이트 컨택트의 예이다. 후측면 비아(122)(도 2, 도 4, 및 도 6에 도시됨)는 소스/드레인 영역(124F)과 후측면 금속 층(120B) 사이의 연결을 제공하는 비아의 예이다.
다양한 실시예들에서, 컨택트들(114)은 트랜지스터들의 다양한 부분들(예컨대, 소스/드레인 영역들, 게이트들 등)로부터 상측면 금속 층들(112)에 대한 연결을 제공하는 상측면 비아들인 한편, 후측면 비아들(122)은 트랜지스터들의 다양한 부분들로부터 후측면 금속 층들에 대한 연결을 제공한다. 컨택트들(114) 및 후측면 비아들(122)은 셀(100) 내의 가능한 연결들의 비제한적인 예들로서 제공된다. 예를 들어, (임의의 수평 라우팅과 함께) 임의의 수의 컨택트들 또는 비아들 또는 이들의 조합이 셀(100)에서 구현되어, 셀 내의 다양한 상측면 금속 층들 및 후측면 금속 층들과 트랜지스터 구성요소들(예컨대, 상부 게이트들(108), 하부 게이트들(116), 및 소스/드레인 영역들(124)) 사이의 연결들을 제공할 수 있다. 연결들은 또한 셀(100)의 트랜지스터들 내의 구성요소들에 대해 제어 신호들이 의도되는지 또는 전력 신호들이 의도되는지 여부에 따라 이루어질 수 있다. 예를 들어, 도 1 내지 도 6에 도시된 실시예에서, 컨택트(114)는 상부 게이트(108A)에 대한 제어 신호 연결을 제공할 수 있는 한편, 후측면 비아(122)는 소스/드레인 영역(124F)에 대한 전력 신호 연결을 제공한다. 컨택트들 및 비아들의 개수, 유형들, 및 위치설정은 셀(100) 내부의 구성요소 구조체를 이용하여 구성되는 원하는 디바이스에 기초하여 결정될 수 있다. 예를 들어, 인버터 디바이스는 NAND 디바이스로부터의 상이한 연결들(도 13 내지 도 18에서 예로서 도시됨)을 갖는다.
도 1 내지 도 6에 도시된 바와 같이, 셀(100)은 4개의 상측면 금속 트랙들(상측면 금속 층들(112A 내지 112D) 및 3개의 후측면 금속 트랙들(후측면 금속 층들(120A 내지 120C)을 포함한다. 셀(100)은 셀의 설계 및 제조 제약들에 따라 허용되는 바와 같이 임의의 수의 상측면 금속 트랙들 및 후측면 금속 트랙들을 포함할 수 있다는 것이 이해되어야 한다. 예를 들어, 금속 트랙들의 개수는 높이, 피치, 폭 등과 같은 셀에 대한 설계 및 제조 제약들에 따라 더 높거나 더 낮을 수 있다. 추가적으로, 상측면 금속 트랙들 및 후측면 금속 트랙들이 서로 정렬되지 않을 수 있다. 예를 들어, 도 5 및 도 6에 명확하게 도시된 바와 같이, 상측면 금속 층들(112)은 후측면 금속 층들(120)과 정렬되지 않는다. 그러나, 정렬된 상측면 및 후측면 금속 층들을 갖는 실시예들이 고려될 수 있다.
다양한 실시예들에서, 도 4에 도시된 바와 같이, 후측면 금속 층들(120)은 기판(102)의 저부 표면에 또는 그 근처에 형성된다. 소정 실시예들에서, 후측면 금속 층들(120)은 셀(100)의 활성 층의 하나 이상의 후측면 층들을 포함한다(예컨대, 후측면 금속 층은 활성 영역(106) 아래에 수직으로 있다). 일부 실시예들에서, 후측면 금속 층들(120)은 기판(102)의 하나 이상의 매립 층들을 포함한다(예컨대, 금속 층들은 기판의 저부 표면 아래에 매립되거나 내장된다). 일부 실시예들에서, 후측면 금속 층들(120)은 캐리어 기판 층(예컨대, 실리콘 캐리어 기판) 아래에 매립된다. 후측면 금속 층들(120)이 기판(102)에 위치되지 않는 추가적인 실시예들이 고려될 수 있다.
금속 트랙들은 또한 셀(100)의 원하는 디바이스 사용에 기초하여 제어 신호 트랙들(예컨대, 제어 신호 레일들) 또는 전력 신호 트랙들(예컨대, 전력 신호 레일들)로서 사용하기 위해 선택될 수 있다. 제어 신호 트랙들은 셀(100) 내의 트랜지스터 구성요소들에 입력 또는 출력 신호 연결들을 제공할 수 있는 한편, 전력 신호 트랙들은 Vdd(예컨대, 공급 전압) 및 Vss(예컨대, 접지)로/로부터의 전력 라우팅뿐만 아니라 다른 고려되는 전력 공급 연결들을 제공할 수 있다. 제어 신호 트랙 또는 전력 신호 트랙으로서 사용하기 위한 트랙의 선택은 또한 금속 트랙에 대해 이루어진 연결들을 결정할 수 있다. 예를 들어, 셀(100)의 도시된 실시예에서, 상측면 금속 층(112B)은 컨택트(114)에 의해 상부 게이트(108A)에 연결된 제어 신호 트랙인 한편, 후측면 금속 층(120B)은 후측면 비아(122)에 의해 소스/드레인 영역(124F)에 연결된 전력 신호 트랙이다. 후측면 금속 층들(120A 내지 120C) 중 임의의 것이, 다양한 고려되는 실시예들에서 전력 신호 트랙으로서 사용될 수 있음에 유의해야 한다. 나머지 상측면 금속 트랙들(예컨대, 상측면 금속 층들(112A, 112C, 112D))은 추가적인 상측면 제어 신호 트랙들 또는 상측면 전력 신호 트랙들에 사용될 수 있다. 유사하게, 나머지 후측면 금속 트랙들(예컨대, 후측면 금속 층들(120A, 120C)은 추가적인 후측면 전력 신호 트랙들 또는 후측면 제어 신호 트랙들에 사용될 수 있다. 예를 들어, 고려되는 일 실시예에서, 상측면 금속 층들(112A, 112C, 112D) 중 하나는, 활성 영역(104)을 갖는 상부 트랜지스터에 전력 신호 연결을 제공하기 위해 셀(100)의 상부 부분 내의 소스/드레인 영역(예컨대, 소스/드레인 영역(124A 내지 124C) 중 하나)에 대한 컨택트를 갖는 상측면 전력 신호 트랙일 수 있다. 추가적으로, 후측면 금속 층들(120A, 120C) 중 하나는 활성 영역(106)을 갖는 하부 트랜지스터에 대한 제어 신호 연결을 제공하기 위해 셀(100)의 하부 부분 내의 하부 게이트(116B)(예컨대, 분할 게이트 구성의 하부 게이트)에 대한 컨택트를 갖는 후측면 제어 신호 트랙일 수 있다.
다양한 고려되는 실시예들에서, 금속 트랙들이 전력 레일들(예컨대, 전력 신호 트랙들)로서 사용되고 있을 때 하나 이상의 상측면 금속 트랙들(예컨대, 상측면 금속 층들(112A 내지 112D))이 병합될 수 있다. 예를 들어, 일부 실시예들에서, 셀 에지(edge)(예컨대, 상측면 금속 층(112A) 또는 상측면 금속 층(112D))를 따른 금속 트랙이 전력 레일로서 사용될 때, 금속 트랙은 이웃 셀로부터의 금속 셀 트랙과 병합될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 상측면 금속 층(112D')은 셀 높이 방향으로 이웃 셀(도 1의 도면에서 위에 있는 셀(100)) 내에 있을 수 있다. 이어서, 전력 레일 병합 층(109)(점선 박스)이 구현되어, 셀(100) 내의 상측면 금속 층(112A)을 위에 있는 이웃 셀 내의 상측면 금속 층(112D')과 병합할 수 있다. 다양한 실시예들에서, 전력 레일 병합 층(109)은 상측면 금속 층(112A)과 상측면 금속 층(112D')을 연결하는 금속 층이다. 일부 고려되는 실시예들에서, 상측면 금속 층(112A), 상측면 금속 층(112D'), 및 전력 레일 병합 층(109)은 셀(100) 및 이웃 셀에 형성된 단일 금속 트랙일 수 있다.
금속 트랙들의 병합을 위한 다른 고려되는 실시예들에서, 전력 레일들로서 사용되는 셀의 중심 또는 그 근처의 금속 트랙들이 병합될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 전력 레일 병합 층(111)(점선 박스)은, 상측면 금속 층(112B) 및 상측면 금속 층(112C)이 전력 레일들로서 사용될 때 이들 층들을 병합하도록 구현될 수 있다. 예를 들어, 전력 레일 병합 층(111)은 상측면 금속 층(112B)과 상측면 금속 층(112C)을 연결하는 금속일 수 있다. 일부 경우들에서, 상측면 금속 층(112B), 상측면 금속 층(112C), 및 전력 레일 병합 층(111)은 셀(100) 내의 단일 금속 트랙일 수 있다.
도 1 내지 도 6에 도시된 셀(100)의 실시예에서, 제어 신호들 및 전력 신호들을 위한 추가적인 컨택트들은 도면들에서의 단순화를 위해 도시되지 않으며, 도시된 금속 트랙들과 셀 내의 트랜지스터 구성요소들 사이에는 다양한 연결들이 이루어질 수 있음에 유의해야 한다. 예를 들어, 임의의 금속 트랙(예컨대, 상측면 금속 층들(112A, 112C, 112D) 중 임의의 하나 또는 후측면 금속 층들(120A, 120C) 중 임의의 하나)은 원하는 디바이스 구조체에 필요한 바와 같이 셀(100) 내의 임의의 게이트(예컨대, 상부 게이트(108) 또는 하부 게이트(116)) 또는 소스/드레인 영역(124)에 연결될 수 있다. 따라서, 구성요소들(예컨대, 게이트들(108/116) 및 소스/드레인 영역들(124)) 및 금속 트랙들(예컨대, 상측면 금속 층들(112) 및 후측면 금속 층들(120))을 갖는 도 1 내지 도 6의 셀(100)의 도시된 구조체는, 구성요소들과 금속 트랙들 사이의 연결들의 상이한 변형들이 많은 상이한 유형들의 디바이스들을 생성하도록 이루어질 수 있는 기본 빌딩 블록 구조체를 제공한다.
도 1 내지 도 6에 도시된 바와 같이, 상부 게이트들(108) 및 하부 게이트들(116)이 셀(100) 내에 형성될 수 있으며, 적층형 트랜지스터 구조체 내의 게이트들 사이에 상이한 관계들을 갖는다. 게이트 관계들에 대한 2개의 가능한 실시예들이 도 3 및 도 4에 도시되어 있다. 고려되는 제1 실시예에서, 상부 게이트(108A)는 하부 게이트(116A)와 병합되어, 게이트들 사이에 연결성을 생성한다. 게이트들의 병합에 의해 생성된 연결성은 단일 제어 신호가 양쪽 게이트들에 제공되게 한다. 예를 들어, 도 3 및 도 4에 도시된 바와 같이, 상측면 금속 층(112B)으로부터 컨택트(114)를 통해 상부 게이트(108A)에 제공되는 제어 신호가 통과될 수 있고, 게이트들 간의 연결성 때문에 하부 게이트(116A)에 대한 제어 신호로서 사용될 수 있다. 병합된 게이트 구성이 또한 도 5의 단면도 표현에 도시되어 있음에 유의해야 한다. 고려되는 제2 실시예는 하부 게이트(116B)로부터 분리(예컨대, 분할)되는 상부 게이트(108B)를 포함한다. 상부 게이트(108B)와 하부 게이트(116B)를 분리하는 것은 게이트들이 전기적으로 연결해제되게 한다. 따라서, 상부 게이트(108B) 및 하부 게이트(116B)는, 게이트들 사이의 분리/분할로 인해 제어 신호가 게이트들 사이에서 통과될 수 없기 때문에 별개의 제어 신호들을 필요로 할 것이다.
도 1 내지 도 6에 도시되지 않았지만, 소스/드레인 영역들(124)은 또한 다양한 실시예들에서 상부 트랜지스터와 하부 트랜지스터 사이에서 병합될 수 있다. 병합된 소스/드레인 영역들의 예들이 후술되는 도 13 내지 도 16에 도시되어 있다. 소스/드레인 영역들(124)의 병합은 단일 전력 신호가 전력을 상부 및 하부 트랜지스터들 둘 모두에 연결하게 할 수 있거나, 또는 단일 제어 신호(예컨대, 드레인으로부터의 단일 출력 신호)가 상부 및 하부 트랜지스터들 둘 모두에 연결되게 할 수 있다. 게이트들의 분할과 유사하게, 소스/드레인 영역들(124)이 분할될 때 분할된 소스/드레인 영역들에 대해 별개의 연결들이 이루어질 필요가 있다(도 1 내지 도 6에 도시된 바와 같음).
소정 실시예들에서, 셀(100) 내의 트랜지스터들(예컨대, 상부 트랜지스터 및 하부 트랜지스터)에 대한 전력 라우팅은 상측면 금속 층들(112)과 후측면 금속 층들(120) 사이에서 분할된다. 예를 들어, 도 2, 도 4, 도 6에 도시된 바와 같이, 후측면 금속 층(120B)은 후측면 비아(122)를 통해 소스/드레인 영역(124F)에 연결된다. 따라서, 소정 실시예들에서, 하부 트랜지스터(예컨대, 활성 영역(206)을 갖는 트랜지스터) 내의 하부 게이트(116B)로의 전력은 후측면 금속 층(120B)으로부터 라우팅된다. 전력을 분할하기 위해, 상부 게이트(108B)로의 전력은 제어 신호들에 사용되지 않는 상측면 금속 층들 중 하나(예컨대, 상측면 금속 층(112C))로부터 라우팅될 수 있다. 따라서, 상부 게이트(108B) 및 하부 게이트(116B)는 게이트들/트랜지스터들에 전력을 제공하는 별개의 전력 레일들을 가질 것이다. 상측면 금속 층들(112) 및 후측면 금속 층들(120) 사이의 전력 라우팅을 분할하는 것은 셀(100) 내의 더 효율적인 전력 라우팅을 제공할 수 있다.
전력 라우팅이 상측면 금속 층들(112) 및 후측면 금속 층들(120) 중 하나 또는 다른 하나로부터 제공되지만 두 층들 모두로부터는 제공되지 않는 추가적인 실시예들이 고려될 수 있다. 예를 들어, 위에서 논의된 바와 같이, 소스/드레인 영역들은 병합될 수 있고, 상측면 또는 후측면으로부터의 단일 전력 신호가 병합된 영역들에 제공될 수 있다. 다른 고려되는 실시예에서, 전력은 후측면 금속 층(예컨대, 후측면 금속 층(120A))을 통해 셀(100) 내로 유입될 수 있고, 비아는 후측면 금속 층으로부터 상측면 금속 층들 중 하나로 전력을 라우팅할 수 있고, 이어서 이는 상부 트랜지스터 내의 소스/드레인 영역에 연결된다. 비아는 상측면 금속 층들과 후측면 금속 층들 사이에서 셀(100) 내의 개방 채널 내에 위치될 수 있다. 비아의 일례가 도 6에 도시되어 있으며, 여기서 비아(600)(점선)는 선택적으로 소스/드레인 영역들(124C/124F) 외부의 공간(예컨대, 채널) 내의 상측면 금속 층(112A)과 후측면 금속 층(120A) 사이에서 라우팅된다. 이어서, 상측면 금속 층(112A)은 (직접 또는 다른 상측면 금속 층을 통해) 소스/드레인 영역(124C)에 연결되어 상부 트랜지스터에 전력을 제공할 수 있다. 도 6에 도시된 바와 같은 비아(600)는 또한 상측면 및 후측면 금속 층들 사이에서 신호들을 라우팅하는 데 사용될 수 있음에 유의한다.
후측면 층들로부터 상부로 전력을 라우팅하기 위한 또 다른 대안은, 도 6의 소스/드레인 영역(124C)으로부터 연장되는 점선들에 의해 도시된 바와 같이, 비아(600)와 교차하고 그에 연결되도록 소스/드레인 영역(124C)을 연장시키는 것을 포함할 수 있다. 연장부는 비아(600)와 소스/드레인 영역(124C) 사이의 직접 연결을 생성할 것이다. 연장부들(게이트들 및 소스/드레인 영역들 둘 모두)의 다른 예들이 도 7 내지 도 12를 참조하여 아래에 제공되는데, 이는 (예컨대, 셀들의 주연부 상의) 셀들 내의 비아 필라들의 구현을 설명한다.
위에서 논의된 바와 같이, 도 1 내지 도 6에 도시된 셀(100)의 실시예는 2개의 수직 적층형 트랜지스터들을 구현하는 콤팩트 표준 셀 구조체에 대한 기초를 제공한다. 트랜지스터들은 이종(예컨대, 2개의 상이한 유형들의 트랜지스터들) 또는 동종(예컨대, 동일한 유형의 트랜지스터)일 수 있다. 셀(100)은 상측면 금속 층들 및 후측면 금속 층들 중 어느 하나로부터 게이트들 및 소스/드레인 영역들을 포함하는 다양한 트랜지스터 구성요소들 중 임의의 것으로의 연결들에 대한 이용 가능성을 구현한다. 트랜지스터 구성요소들에 대한 제어 신호 및 전력 둘 모두에 대한 연결들의 적응성은 셀(100)의 기본 구조체가 적층형 트랜지스터들을 사용하여 상이한 집적 회로 디바이스들을 구현하기 위해 광범위한 로직 스킴들에 적응되게 한다. 셀(100)의 콤팩트성은 적층형 트랜지스터들을 갖는 셀이 현재 표준 셀 설계 및 제조 제약들 내에서 구현될 수 있게 한다.
일부 경우들에서, 이웃 셀들 옆에 셀(100)을 배치하는 것은 셀들의 경계들을 따른 라우팅 트랙들로 인해 제조 문제들을 야기할 수 있다. 경계들을 따른 라우팅 트랙들이 있는 경우, 라우팅 트랙들로부터의 비아들이 이웃 셀들 사이에 간격 문제들을 생성할 수 있다. 이러한 경계 문제에 대한 하나의 가능한 해결책은 에지를 따른 라우팅 트랙들을 비아 트랙들로 대체하는 것이며, 여기서 비아들은 현재 셀에 의해 사용되는 것과 이웃 셀에 의해 사용되는 것을 교번한다.
도 7은 일부 실시예들에 따른, 경계를 따라 교번적 비아들을 갖는 셀의 상측면 평면도 표현을 도시한다. 셀(700)에서, 3개의 상측면 금속 층들(112A, 112B, 112C)이 비아 트랙(705A)과 비아 트랙(705B) 사이에 위치된다. 비아 트랙(705A) 및 비아 트랙(705B)은 셀(700)의 경계(예컨대, 에지)를 따라 배치된다. 비아 트랙(705A) 및 비아 트랙(705B)은 비아 필라들(710)을 포함한다. 소정 실시예들에서, 비아 필라들(710A) 및 비아 필라들(710B)에 있어서, 비아 필라들(710A)은 셀(700)에 속하는 한편 비아 필라들(710B)은 이웃 셀들에 속한다. 다양한 실시예들에서, 셀들의 주연부 상에 배치된 비아 필라들(710)은 제어 신호들 또는 전력 신호들 중 어느 하나에 대해 셀(700)의 내부로 라우팅을 제공하는 데 이용된다. 이웃 셀들은 교번하는 비아 필라 배열을 수용하기 위해 셀(700)에 미러링된 셋업들을 가질 수 있음에 유의해야 한다.
도 7에 도시된, 셀(700) 내에서 비아 필라들(710A)을 통해 연결하기 위한 다양한 실시예들이 고려될 수 있다. 실시예들은 셀(700) 내의 게이트들 또는 소스/드레인 영역들에 연결들을 라우팅하는 것을 포함할 수 있다. 도 8 및 도 9는 일부 실시예들에 따른, 비아 필라들을 구현하는 셀 내의 소스 및 드레인 연결들의 단면도 표현들을 도시한다. 도 8은 소스 영역들(124A, 124B)에 대한 연결들을 도시한 셀(800)의 단면도 표현이고, 도 9는 드레인 영역들(124C, 124D)에 대한 연결들을 도시한 셀(800)의 단면도 표현이다.
다양한 실시예들에서, 도 8에 도시된 바와 같이, 소스 영역들(124A, 124B)은 컨택트들(114)에 의해 각각 상측면 금속 층(112B) 및 후측면 금속 층(120A)에 직접 연결된다. 이어서, 상측면 금속 층(112B) 및 후측면 금속 층(120A)은 소스 영역들(124A, 124B)에 대한 전력 연결들을 위해 전력 공급(예컨대, Vdd) 또는 접지(예컨대, Vss)로 라우팅할 수 있다. 드레인 영역들(124C, 124D)에 대해, 도 9에 도시된 바와 같이, 컨택트들(114)은 비아 필라(710A)에 수평으로 라우팅된다. 이어서, 비아 필라(710A)는 신호 연결을 위해 상측면 금속 층(112) 또는 후측면 금속 층(120)으로 라우팅할 수 있다. 일부 실시예들에서, 드레인 영역들(124C, 124D)에 대한 컨택트들(114)은 비아 필라(710A)와 연결하기 위해 드레인 영역들(124C, 124D)을 수평으로 연장시키는 것으로 대체될 수 있다.
도 10은 일부 실시예들에 따른, 비아 필라를 구현하는 셀 내의 적층형 트랜지스터 제어 신호 연결들의 단면도 표현을 도시한다. 도 10에서, 셀(1000)은 컨택트들(114)에 의해 각각 상측면 금속 층(112C) 및 후측면 금속 층(120B)에 연결된 소스/드레인 영역들(124A, 124B)을 포함한다. 상측면 금속 층(112C) 및 후측면 금속 층(120B)은 소스/드레인 영역들(124A, 124B)에 제공되는 제어 신호들을 위한 라우팅일 수 있다.
비아 필라들(710A)은 또한 적층형 트랜지스터들의 다양한 실시예들에서 게이트들로부터의 제어 신호들에 대한 라우팅을 제공할 수 있다. 예를 들어, 게이트들은 (예컨대, 송신 게이트들에서 사용되는 바와 같이) 공통 게이트들 또는 분할 게이트들로서 커플링될 수 있다. 도 11은 일부 실시예들에 따른, 공통 게이트 구성 내의 적층형 트랜지스터 제어 신호 연결들의 단면도 표현을 도시한다. 셀(1100)에서, 상부 게이트(108A) 및 하부 게이트(116A)는 게이트들에 대한 공통 연결을 위해 비아 필라(710A)와 교차하고 그에 연결되도록 연장된다. 도 12는 일부 실시예들에 따른, 분할 게이트 구성 내의 적층형 트랜지스터 제어 신호 연결들의 단면도 표현을 도시한다. 셀(1200)에서, 상부 게이트(108A)는 컨택트(114)에 의해 상측면 금속 층(112C)에 연결되고, 하부 게이트(116A)는 비아 필라(710A)와 교차하고 그에 연결되도록 연장된다. 이어서, 상측면 금속 층(112C) 및 비아 필라(710A)는 교차 커플링 상부 게이트(108A) 및 하부 게이트(116A)를 교차 커플링하도록 교차 커플링될 수 있다.
적층형 트랜지스터들을 갖는 예시적인 NAND 셀
도 13 내지 도 18은 일부 실시예들에 따른 예시적인 NAND 셀의 표현들을 도시한다. 도 13은 일부 실시예들에 따른 NAND 셀(1300)의 상측면 평면도 표현을 도시한다. 도 14는 일부 실시예들에 따른 NAND 셀(1300)의 후측면 평면도 표현을 도시한다. 도 15는 도 13 및 도 14에 도시된 라인 A-A'를 따른 NAND 셀(1300)의 단면도 표현을 도시한다. 도 16은 도 13 및 도 14에 도시된 라인 B-B'를 따른 NAND 셀(1300)의 단면도 표현을 도시한다. 도 17은 도 13 및 도 14에 도시된 라인 C-C'를 따른 NAND 셀(1300)의 단면도 표현을 도시한다. 도 18은 도 13 및 도 14에 도시된 라인 D-D'를 따른 NAND 셀(1300)의 단면도 표현을 도시한다.
소정 실시예들에서, 도 13은 상부 트랜지스터의 활성 영역(104)(예컨대, NMOS 활성 영역)과 연관된 구조체들을 (상측면으로부터) 도시하고, 도 14는 수직 적층형 트랜지스터들 내의 하부 트랜지스터의 활성 영역(106)(예컨대, PMOS 활성 영역)과 연관된 구조체들을 (후측면으로부터) 도시한다. 예시된 실시예에서, 상측면 금속 층(112D)은 접지 레일(예컨대, VSS 레일)인 한편, 후측면 금속 층(120B)은 전력 공급 레일(예컨대, VDD 레일)이다. 나머지 상측면 금속 층들(예컨대, 상측면 금속 층들(112A, 112B, 112C) 및 후측면 금속 층들(예컨대, 후측면 금속 층들(120A, 120C))은 아래에서 설명되는 바와 같이 NAND 셀(1300) 내부의 신호 라우팅 및/또는 내부 라우팅을 위해 사용될 수 있다.
예시된 실시예에서, 도 13에 도시된 바와 같이, NAND 셀(1300)은 셀 내부에 위치된 활성 NMOS 게이트들인 상부 게이트(108A) 및 상부 게이트(108B)를 포함한다. 격리 게이트들(110A, 110B)(예컨대, 더미 게이트들)은 게이트 피치 방향으로 셀(1300)의 대향 단부들에 위치되는 한편, 또한 게이트 피치 방향으로, 상부 컨택트(126A)는 격리 게이트(110A)와 상부 게이트(108A) 사이에 위치되고, 상부 컨택트(126B)는 상부 게이트(108A)와 격리 게이트(108B) 사이에 위치되고, 상부 컨택트(126C)는 상부 게이트(108B)와 격리 게이트(110B) 사이에 위치된다. 또한, 예시된 실시예에서, 도 14에 도시된 바와 같이, NAND 셀(1300)은 셀 내부에 위치된 활성 PMOS 게이트들인 하부 게이트(116A) 및 하부 게이트(116B)를 포함한다. 하부 컨택트(126D)는, 게이트 피치 방향으로, 격리 게이트(110A)와 하부 게이트(116) 사이에 위치되고, 하부 컨택트(126E)는 하부 게이트(116A)와 하부 게이트(116B) 사이에 위치되고, 하부 컨택트(126F)는 하부 게이트(116B)와 격리 게이트(110B) 사이에 위치된다.
다양한 실시예들에서, 도 13 및 도 15에 도시된 바와 같이, 컨택트(114A)는 컨택트(126A)와 상측면 금속 층(112D)(예컨대, 접지 레일) 사이의 연결을 제공한다. 컨택트(126A)는 또한 상부 게이트(108A)의 소스/드레인 영역(124A)에 연결된다. 도 15 내지 도 18은 NAND 셀(1300) 내의 6개의 소스/드레인 영역들(124A 내지 124F)을 도시하며, 여기서 소스/드레인 영역들(124A 내지 124C)은 상부 소스/드레인 영역들이고, 소스/드레인 영역들(124D 내지 124F)은 하부 소스/드레인 영역들이다. NAND 셀(1300)에서, 상부 소스/드레인 영역들(124A 내지 124C)은 하부 소스/드레인 영역들(124D 내지 124F)로부터 분리된다. 추가적으로, 상부 소스/드레인 영역들(124A 내지 124C) 및 상부 게이트들(108A, 108B)은 상부 채널들(1304)을 포함하는 한편, 하부 소스/드레인 영역들(124D 내지 124F) 및 하부 게이트들(116A, 116B)은 하부 채널들(1306)을 포함한다.
도 13 및 도 16에 도시된 컨택트(114B)는 NAND 셀(1300)의 디바이스에 대한 입력 신호에 대한 루트일 수 있는, 상부 게이트(108A)와 상측면 금속 층(112B) 사이의 연결을 제공한다. NAND 셀(1300)은 컨택트(126C)를 상측면 금속 층(112A)에 연결하는 컨택트(114D)(도 13 및 도 18에 도시됨)를 더 포함하며, 이는 NAND 셀(1300)의 디바이스로부터의 출력 신호를 위한 루트일 수 있다.
NAND 셀(1300)의 고려되는 실시예에서, 상부 게이트들 및 하부 게이트들이 병합된다. 예를 들어, 도 16에 도시된 바와 같이, 상부 게이트(108A)는 하부 게이트(116A)로 병합된다. 따라서, 컨택트(114B)는 병합된 상부 게이트(108A) 및 하부 게이트(116A)와 상측면 금속 층(112B)(예컨대, 입력 신호 루트) 사이의 연결을 제공한다. 상부 게이트(108B) 및 하부 게이트(116B)는 유사하게 병합되고 컨택트(114C)에 연결될 수 있으며(도 13에 도시된), 이는 이어서 상측면 금속 층(112C)에 대한 연결을 제공하며, 이는 NAND 셀(1300)의 디바이스에 대한 입력 신호에 대한 제2 루트일 수 있다.
다양한 실시예들에서, NAND 셀(1300)은 도 14, 도 15, 도 17, 및 도 18에 도시된 후측면 비아(122A) 및 후측면 비아(122C)를 포함한다. 후측면 비아(122A)는 도 14 및 도 15에 도시된 바와 같이, 하부 컨택트(126D)와 후측면 금속 층(120C) 사이의 연결을 제공한다. 후측면 금속 층(120C)은 또한 도 14 및 도 18에 도시된 바와 같이 후측면 비아(122C)에 의해 하부 컨택트(126F)에 연결된다. 따라서, 후측면 금속 층(120C)은 하부 컨택트(126D)(이는 하부 게이트(116A)의 하부 소스/드레인 영역(124D)에 연결됨)와 하부 컨택트(126F)(이는 하부 게이트(116B)의 하부 소스/드레인 영역(124F)에 연결됨) 사이에 내부(셀에 대해) 루트 경로를 제공한다.
소정 실시예들에서, NAND 셀(1300)은 비아(1302A) 및 비아(1302B)를 포함한다. 비아(1302A) 및 비아(1302B)는, 도 13, 도 14, 및 도 18에 도시된 바와 같이, 상부 컨택트(126C)를 하부 컨택트(126F)에 연결하는 상부-대-후방 비아들이다. 따라서, 비아(1302A) 및 비아(1302B)는 상부 게이트(108B)의 상부 소스/드레인 영역(124C)과 하부 게이트(116B)의 하부 소스/드레인 영역(124F) 사이의 연결을 제공한다. 도 13 및 도 14의 도면들에서, 비아(1302A) 및 비아(1302B)는 각각 컨택트(114D) 및 후측면 비아(122C)에 의해 시야로부터 부분적으로 은닉될 수 있음에 유의한다.
NAND 셀(1300)은 도 14 및 도 17에 도시된 후측면 비아(122B)를 더 포함한다. 후측면 비아(122B)는 하부 소스/드레인 영역(124E)에 대한 (전력 공급 레일인 후측면 금속 층(120B)으로부터의) 전력 공급 연결을 제공한다. 하부 소스/드레인 영역(124E)은 하부 활성 영역(106) 내의 하부 게이트(116A) 및 하부 게이트(116B)에 의해 공유된다. 따라서, 하부 게이트(116A) 및 하부 게이트(116B)가 각각 상부 게이트(108A) 및 상부 게이트(108B)에 병합되기 때문에, 전력 공급은 후측면 비아(122B)를 통해 모든 활성 게이트들에 제공된다.
상보적 FET SRAM 셀들
다양한 실시예들에서, 본 명세서에 설명된 것들과 같은 적층형 트랜지스터들은 SRAM 셀들과 같은 메모리 셀들에서 구현될 수 있다. 도 19는 메모리 셀의 개략적 표현을 도시한다. 예를 들어, 셀(1700)은 6T SRAM 메모리 셀이다. 셀(1700)은 노드(1712) 및 노드(1714)에서 출력들로 공급되는 입력들과 교차 커플링되는 2개의 인버터들(1710A, 1710B)을 포함한다. 노드(1712)는 패스(pass) 게이트(1720)의 출력에 커플링되고, 노드(1714)는 패스 게이트(1722)의 출력에 커플링된다. 패스 게이트들(1720, 1722)은 때때로"액세스 게이트들" 또는 "송신 게이트들"로 지칭될 수 있다. 워드라인(1730)은 패스 게이트(1720) 및 패스 게이트(1722)에 커플링되어 패스 게이트들에 제어 신호들을 제공한다. 비트라인(1740)은 패스 게이트(1720)에 커플링되어 패스 게이트로부터 데이터를 판독/기록한다. 비트라인(1740)에 상보적인 비트라인(1742)은 패스 게이트(1722)에 커플링되어 패스 게이트로부터 데이터를 판독/기록한다.
인버터(1710A), 인버터(1710B), 패스 게이트(1720), 및 패스 게이트(1722)와 함께, 셀(1700)은 6개의 트랜지스터들(인버터들의 각각에 2개씩, 패스 게이트들의 각각에 1개씩)을 포함한다. 소정 실시예들에서, 인버터들(1710)은 2개의 상보적 트랜지스터들을 포함하며, 예를 들어, 각각의 인버터는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한다. 패스 게이트들(1720, 1722)은 동일한 유형의 트랜지스터들일 수 있다. 일 실시예에서, 패스 게이트들 둘 모두는 NMOS 트랜지스터들이다. 따라서, 다양한 실시예들에서, 셀(1700)은 4개의 NMOS 트랜지스터들 및 2개의 PMOS 트랜지스터들을 포함한다.
본 개시내용은 메모리 셀 내의 적층형 트랜지스터들을 구현하는 다양한 기술들을 고려한다. 예를 들어, 전술된 것들과 같은 적층형 트랜지스터들은 도 19에 도시된 6T SRAM 메모리 셀에서 구현될 수 있다. 메모리 셀 내의 적층형 트랜지스터들의 개시된 실시예들을 이용하는 것은 메모리 셀 내의 다수의 트랜지스터들과 함께 간격을 최소화하기 위한 능력을 제공한다. 따라서, 메모리 셀들의 개시된 실시예들은 작은 스케일 팩터의 다수의 트랜지스터들을 포함한다.
본 명세서에 개시된 소정 실시예들은 5개의 광범위 요소를 갖는다: 1) 평행한 제1 및 제2 활성 영역들을 갖는 제1 트랜지스터 영역; 2) 평행한 제3 및 제4 활성 영역들을 갖는 제2 트랜지스터 영역 - 제2 트랜지스터 영역은 제1 트랜지스터 영역 아래에 수직으로 위치됨 -; 3) 제1 활성 영역 내의 트랜지스터 및 제3 활성 영역 내의 트랜지스터에 의해 형성된 제1 인버터; 4) 제2 활성 영역 내의 트랜지스터 및 제4 활성 영역 내의 트랜지스터에 의해 형성된 제2 인버터; 및 5) 제1 인버터와 제2 인버터 사이의 교차 커플링. 소정 실시예들에서, 인버터들 내의 소스/드레인 영역들은 병합된다. 예를 들어, 제1 인버터 내의 2개의 트랜지스터들의 게이트들의 대향 측들 상의 소스/드레인 영역들이 병합될 수 있다. 소정 실시예들에서, 교차 커플링은 제3 활성 영역 내의 트랜지스터에 대한 게이트의 수평 연장 부분을 제4 활성 영역 내의 트랜지스터의 소스/드레인 영역과 커플링하고, 제4 활성 영역 내의 트랜지스터에 대한 게이트의 수평 연장 부분을 제3 활성 영역 내의 트랜지스터의 소스/드레인 영역과 커플링함으로써 달성된다.
다양한 실시예들에서, 교차 커플링을 위한 게이트들의 수평 연장 부분들은 다른 활성 영역을 향해 그리고 가능하게는 그 내로 연장되는 부분들이다(예컨대, 제3 활성 영역 내의 트랜지스터에 대한 게이트는 제4 활성 영역 내로 연장되는 부분을 갖는다). 본 명세서에 설명된 바와 같이 게이트들을 연장하는 것은, 교차 커플링 연결들이 메모리 셀의 활성 영역들 아래에 수직으로 있는 셀의 영역들에서 이루어질 수 있게 한다. 교차 커플링들은 또한 임의의 후측면 층 라우팅 위에 수직으로 위치될 수 있다. 이 영역은 제3 및 제4 활성 영역들의 비활성 부분들에서 재료를 제거함으로써 교차 커플링에 대해 이용 가능하다.
간단히 말해, 본 발명자들은 메모리 셀 내의 트랜지스터들에 의해 형성된 인버터들의 교차 커플링을 가능하게 하기 위해, 활성 영역들의 비활성 부분들에 대한 재료의 제거와 함께 메모리 셀 내에 적층형 트랜지스터들이 구현될 수 있다는 것을 인식하였다. 비활성 부분들에 대해 의도된 영역들에서의 인버터들의 교차 커플링은 현재 디자인 개념들을 유지하면서도 일반적인 메모리 셀들에 비한 셀 높이를 감소시키는 메모리 셀 구성을 제공한다. 활성 영역들 아래의 영역에서의 교차 커플링의 이용은 활성 영역들이 수직으로 함께 더 가깝게 위치되게 할 수 있기 때문에 셀 높이가 감소될 수 있다. 따라서 활성 영역들 사이의 수직 간격을 최소화하는 것은 메모리 셀의 전체 높이의 감소를 허용한다.
도 20은 일부 실시예들에 따른, 적층형 트랜지스터들을 갖는 메모리 셀(1800)의 상측면 평면도 표현을 도시한다. 도 21은 일부 실시예들에 따른, 적층형 트랜지스터들을 갖는 메모리 셀(1800)의 후측면 평면도 표현을 도시한다. 도 22는 도 20 및 도 21 둘 모두에 도시된 라인 A-A'를 따른 메모리 셀(1800)의 단면도 표현을 도시한다. 도 23은 도 20 및 도 21 둘 모두에 도시된 라인 B-B'를 따른 메모리 셀(1800)의 단면도 표현을 도시한다. 도 24는 도 20 및 도 21 둘 모두에 도시된 라인 C-C'를 따른 메모리 셀(1800)의 단면도 표현을 도시한다.
도면들에서 단순화를 위해, 본 개시내용과 관련된 구성요소들만이 본 명세서에 개시된 셀의 표현들에 나타나 있다. 당업자는 추가적인 구성요소들이 본 명세서에 도시된 임의의 셀들에 존재할 수 있음을 이해할 것이다. 예를 들어, 도 20 및 도 21에서, 다양한 연결들(예컨대, 본 명세서에 설명된 비아들 또는 컨택트들)이 일부 도시들에서 보일 수 있다. 추가적으로, 개시된 실시예들의 더 양호한 이해를 위해 상측면 및 후측면 평면도들에서의 아래에 놓인 구성요소들의 가시성을 가능하게 하기 위해 재료의 일부 투명도가 제공된다. 예를 들어, 도 20 및 도 21에서, 게이트들(예컨대, 폴리 라인들) 및 소스/드레인 영역들은 비아들/컨택트들, 및 트랜지스터들의 아래에 놓인 영역들 내의 활성 영역들의 가시성을 제공하기 위해 일부 투명도를 갖고, 도 20 및 도 21에서, 상측면 및 후측면 금속 층들은 평면도들에서 은닉될 트랜지스터들의 가시성을 제공하기 위해 투명도를 갖는다. 다양한 구성요소들의 깊이들을 도 22 내지 도 24의 단면도 표현들에서 더 명확하게 볼 수 있다. 상측면 금속 층들은 도면들에서 추가의 단순화를 위해 도 22 내지 도 24의 단면도 표현에 도시되지 않는다는 점에 유의해야 한다.
예시된 실시예들에서, 셀(1800)은 2개의 상부 활성 영역들(1810, 1820)(도 20에 도시됨) 및 2개의 하부 활성 영역들(1830, 1840)(도 21에 도시됨)을 포함한다. 소정 실시예들에서, 상부 활성 영역들(1810, 1820)은 NMOS 트랜지스터들에 대한 활성 영역들이고, 하부 활성 영역들(1830, 1840)은 PMOS 트랜지스터들을 위한 활성 영역들이다. 하부 활성 영역들(1830, 1840)은 비활성 부분들(1833, 1842)(도 21의 활성 영역들에서 경사진 채우기 패턴으로 도시됨)을 포함할 수 있다. 비활성 부분들(1833, 1842)은 해당 부분들에 확산 재료를 갖지 않거나(예컨대, 확산 재료를 제거하거나 해당 부분들에 확산 재료를 증착하지 않는 것을 통해) 또는 하부 활성 영역들(1830, 1840)의 활성 부분들로부터 확산 재료를 (예를 들어, 격리 구조체 또는 메커니즘에 의해) 연결해제함으로써 형성될 수 있다.
상부 활성 영역(1810)은 확산 대 확산 간격 거리(1815)만큼 상부 활성 영역(1820)으로부터 분리된다. 유사하게, 하부 활성 영역(1830)은 확산 대 확산 간격 거리(1835)만큼 하부 활성 영역(1840)으로부터 분리된다. 일부 실시예들에서, 거리(1815) 및 거리(1835)는 실질적으로 동일한 거리들이다.
예시된 실시예들에서, 상부 활성 영역(1810)은 소스/드레인 영역(1814A)과 소스/드레인 영역(1814B) 사이의 상부 게이트(1812) 및 소스/드레인 영역(1814B)과 소스/드레인 영역(1814C) 사이의 상부 게이트(1816)를 포함한다. 상부 활성 영역(1820)은 소스/드레인 영역(1824A)과 소스/드레인 영역(1824B) 사이의 상부 게이트(1822) 및 소스/드레인 영역(1824B)과 소스/드레인 영역(1824C) 사이의 상부 게이트(1826)를 포함한다. 상부 게이트들(1812, 1816, 1822, 1826)은 FET 트랜지스터 디바이스들에 대한 폴리 게이트들 또는 다른 유형들의 게이트들일 수 있다. 일 실시예에서, 상부 게이트들(1812, 1816, 1822, 1826)은 NMOS 게이트들이다.
소정 실시예들에서, 상부 게이트(1812)는 상부 게이트(1822)로부터 분리되고 상부 게이트(1816)는 상부 게이트(1826)로부터 분리된다. 예를 들어, 상부 게이트(1812)에 대한 폴리는 상부 게이트(1822)에 대한 폴리에 연결되지 않는다. 유사하게, 상부 게이트(1816)에 대한 폴리는 상부 게이트(1826)에 대한 폴리에 연결되지 않는다. 상부 게이트들은 상부 게이트들 사이의 폴리를 절단하거나(예컨대, 상부 활성 영역(1810) 및 상부 활성 영역(1820) 사이의 폴리를 절단함) 또는 상부 활성 영역(1810) 및 상부 활성 영역(1820)의 별개의 폴리 층들로부터 상부 게이트들을 형성함으로써 분리될 수 있다. 상부 활성 영역(1810)과 상부 활성 영역(1820) 사이의 상부 게이트들의 분리는, 본 명세서에 설명된 바와 같이, 이들 상부 게이트들에 의해 형성된 트랜지스터들 사이의 구별을 제공하여 상부 게이트들이 인버터들 및 패스 게이트들을 위한 트랜지스터들을 형성할 수 있게 한다.
예시된 실시예들에서, 하부 활성 영역(1830)은 소스/드레인 영역(1834A)과 소스/드레인 영역(1834B) 사이의 하부 게이트(1832)를 포함한다. 하부 활성 영역(1840)은 소스/드레인 영역(1844B)과 소스/드레인 영역(1844C) 사이의 하부 게이트(1846)를 포함한다. 비활성 부분들(1833, 1842)의 존재로 인해, 하부 활성 영역들(1830, 1840)에는 단지 2개의 게이트 영역들만이 존재하고, 메모리 셀 디바이스를 형성하기 위해 상부 활성 영역들 내의 4개의 트랜지스터들과 조합하여 단지 2개의 트랜지스터들만이 필요함에 유의해야 한다. 하부 게이트들(1832, 1846)은 FET 트랜지스터 디바이스들에 대한 폴리 게이트들 또는 다른 유형들의 게이트들일 수 있다. 일 실시예에서, 하부 게이트들(1832, 1846)은 PMOS 게이트들이다.
소정 실시예들에서, 도 21에 도시된 바와 같이, 하부 게이트(1832) 및 하부 게이트(1846)의 부분들은 하부 활성 영역(1830)과 하부 활성 영역(1840) 사이의 분리 거리(1835)를 가로질러 연장된다. 분리 거리를 가로질러 연장되는 하부 게이트(1832) 및 하부 게이트(1846)의 부분들은 또한, 도 20의 도시에서 상부 활성 영역(1810)과 상부 활성 영역(1820) 사이의 간극에서 보여진다. 일부 실시예들에서, 하부 게이트(1832) 및 하부 게이트(1846)의 부분들은, 다른 하부 활성 영역의 트랜지스터 영역 아래로 연장되는 분리 거리(1835)를 가로질러 연장된다. 예를 들어, 도 20 및 도 21에 도시된 바와 같이, 하부 게이트(1832)는 하부 활성 영역(1840) 주위의 트랜지스터 영역 내로 연장되며, 이는 상부 활성 영역(1820) 주위의 트랜지스터 영역 아래에 있다. 유사하게, 하부 게이트(1846)는 하부 활성 영역(1830) 주위의 트랜지스터 영역 내로 연장되며, 이는 상부 활성 영역(1810) 주위의 트랜지스터 영역 아래에 있다. 일부 실시예들에서, 하부 게이트(1832) 및 하부 게이트(1846)의 부분들은, 아래에서 더 상세히 설명되는 바와 같이, 상부 활성 영역들 내의 패스 게이트들을 한정하는 트랜지스터 영역들 아래에서 연장된다. 활성 영역들을 가로지르는 하부 게이트(1832) 및 하부 게이트(1846)의 연장부들은, 아래에서 또한 더 상세히 설명되는 바와 같이, 셀(1800)의 교차 커플링 연결들에 대한 능력들을 제공한다.
셀(1800)에서 구현될 수 있는 6T(6-트랜지스터) SRAM 메모리 셀의 예시적인 실시예는 이제, 인버터들 및 패스 게이트들로서 배열되는 6개의 트랜지스터들(예컨대, 4개의 NMOS 트랜지스터들 및 2개의 PMOS 트랜지스터들)을 구현하기 위해 셀 내에서 이루어진 다양한 연결들과 관련하여 설명된다. 메모리 셀들의 다양한 추가 실시예들이 셀(1800)의 개시된 구조체에 기초하여 고려될 수 있다는 것이 이해되어야 한다. 도 19에 도시된 바와 같이, 6T SRAM 메모리 셀은 2개의 인버터들을 형성하도록 배열되고 이어서 교차 커플링되는 2개의 NMOS 트랜지스터들 및 2개의 PMOS 트랜지스터들을 포함한다. 이어서, 2개 이상의 NMOS 트랜지스터들이 인버터들에 연결된 패스 게이트들을 형성하도록 배열된다.
다시 셀(1800)을 참조하면, 도 20에 도시된 소스/드레인 영역(1814A) 및 소스/드레인 영역(1814B)과 함께 상부 게이트(1812)는 인버터(1710A)의 제1 NMOS 트랜지스터(1850)를 형성할 수 있다. 이어서, 도 21에 도시된 바와 같이, 소스/드레인 영역(1834A) 및 소스/드레인 영역(1834B)과 함께 하부 게이트(1832)는 인버터(1710A)의 제1 PMOS 트랜지스터(1852)를 형성할 수 있다. 트랜지스터(1850) 및 트랜지스터(1852)을 갖는 인버터(1710A)를 형성하기 위해, 소스/드레인 영역(1814A)은 S/D 병합(1860A)에 의해 소스/드레인 영역(1834A)과 병합된다. 예를 들어, S/D 병합(1860A)은 소스/드레인 영역(1814A)과 소스/드레인 영역(1834A) 사이에 이루어진 비아 또는 다른 실질적인 수직 연결일 수 있다. 소스/드레인 영역(1814A)과 소스/드레인 영역(1834A)의 병합은 트랜지스터(1850)와 트랜지스터(1852) 사이의 전력 연결들을 병합한다.
추가적으로 트랜지스터(1850) 및 트랜지스터(1852)에 대해, 소스/드레인 영역(1814B)은 (도 22에 도시된 바와 같이) S/D 병합(1860B)에 의해 소스/드레인 영역(1834B)과 병합된다. 소스/드레인 영역(1814B)과 소스/드레인 영역(1834B)의 병합은 트랜지스터(1850) 및 트랜지스터(1852)의 출력들을 병합한다. 트랜지스터(1850) 및 트랜지스터(1852)의 입력들은 게이트 병합(1862A)을 사용하여 상부 게이트(1812)를 하부 게이트(1832)와 병합함으로써 병합될 수 있다. 게이트 병합(1862A)은, 도 23에 도시된 바와 같이, 상부 게이트(1812)와 하부 게이트(1832) 사이에 이루어진 비아 또는 다른 실질적인 수직 연결일 수 있다. 트랜지스터(1850) 및 트랜지스터(1852)의 입력들 및 출력들이 병합된 상태에서, 트랜지스터들은 인버터(1710A)를 형성한다.
도 19에 도시된 인버터(1710B)는 도 20 및 도 21에 도시된 제2 NMOS 트랜지스터(1854) 및 제2 PMOS 트랜지스터(1856)에 의해 유사하게 형성될 수 있다. 트랜지스터(1854)는, 도 20에 도시된 바와 같이, 소스/드레인 영역(1824B) 및 소스/드레인 영역(1824C)과 함께 상부 게이트(1826)에 의해 형성될 수 있다. 트랜지스터(1856)는 소스/드레인 영역(1844B) 및 소스/드레인 영역(1844C)과 함께 하부 게이트(1846)에 의해 형성될 수 있고, 도 21에 도시된 바와 같이, 소스/드레인 영역(1814A)은 S/D 병합(1860A)에 의해 소스/드레인 영역(1834A)과 병합된다.
트랜지스터(1854) 및 트랜지스터(1856)를 갖는 인버터(1710B)를 형성하기 위해, 소스/드레인 영역(1824B)은 S/D 병합(1860C)에 의해 소스/드레인 영역(1844B)과 병합되고(도 22에 또한 도시됨), 소스/드레인 영역(1824C)은 S/D 병합(1860D)에 의해 소스/드레인 영역(1844C)과 병합된다(도 24에 또한 도시됨). 소스/드레인 영역(1824B)과 소스/드레인 영역(1844B)의 병합은 트랜지스터(1854) 및 트랜지스터(1856)의 출력들을 병합하는 한편, 소스/드레인 영역(1824C)과 소스/드레인 영역(1844C)의 병합은 트랜지스터(1854)와 트랜지스터(1856) 사이의 전력 연결들을 병합한다. 이어서, 트랜지스터(1854) 및 트랜지스터(1856)의 입력들은 게이트 병합(1862B)을 사용하여 상부 게이트(1826)를 하부 게이트(1846)와 병합함으로써 병합된다. 트랜지스터(1854) 및 트랜지스터(1856)의 입력들 및 출력들이 병합된 상태에서, 트랜지스터들은 인버터(1710B)를 형성한다.
다양한 실시예들에서, 셀(1800)은 인버터들(1710A, 1710B)에 더하여 패스 게이트(1720) 및 패스 게이트(1722)를 형성하기 위한 이용 가능성을 제공한다. 예를 들어, 패스 게이트(1720)는 제3 NMOS 트랜지스터(1858)와 함께 형성될 수 있는 한편, 패스 게이트(1722)는 도 20에 도시된 바와 같이 제4 NMOS 트랜지스터(1859)와 함께 형성된다. 트랜지스터(1858) 및 트랜지스터(1859) 둘 모두가 임의의 아래에 놓인 PMOS 트랜지스터 없이(예컨대, 하부 활성 영역들의 비활성 부분들 위에) 형성됨에 유의해야 한다. 예시된 실시예에서, 트랜지스터(1858)는 소스/드레인 영역(1824A) 및 소스/드레인 영역(1824B)과 함께 상부 게이트(1822)에 의해 형성된다. 트랜지스터(1859)는 소스/드레인 영역(1814B) 및 소스/드레인 영역(1814C)과 함께 상부 게이트(1816)에 의해 형성된다.
상부 게이트(1816) 및 상부 게이트(1822) 둘 모두는 게이트들로의 제어 신호들의 송신을 위해 워드라인(예컨대, 워드 라인(1730)에 커플링될 수 있다. 상부 게이트(1816)에 대한 비트라인(예컨대, 비트라인(1742))에 대한 판독/기록 데이터 연결은 소스/드레인 영역(1814C)을 통해 제공될 수 있는 한편, 상부 게이트(1822)에 대한 비트라인(예컨대, 비트라인(1740))에 대한 판독/기록 데이터 연결은 소스/드레인 영역(1824A)을 통해 제공될 수 있다. (패스 게이트(1722)에 대응하는) 트랜지스터(1859)의 출력은, 그 또한 트랜지스터(1850)의 출력인 소스/드레인 영역(1814B)을 통해 제공되고 인버터(1710A) 내의 트랜지스터(1852)의 출력과 병합된다. 이에 대응하여, (패스 게이트(1720)에 대응하는) 트랜지스터(1858)의 출력은, 그 또한 트랜지스터(1854)의 출력인 소스/드레인 영역(1824B)을 통해 제공되고 인버터(1710B) 내의 트랜지스터(1856)의 출력과 병합된다. 따라서, 트랜지스터들(1858, 1859)은 도 19의 개략도에 따라 인버터(1710A) 및 인버터(1710B)에 커플링된 패스 게이트 트랜지스터들(1720, 1722)을 제공한다.
위에서 논의된 바와 같이, 소정 실시예들에서, (인버터(1710A)의 트랜지스터(1852) 내의) 하부 게이트(1832) 및 (인버터(1710B)의 트랜지스터(1856) 내의) 하부 게이트(1846)는 반대편 트랜지스터 영역의 활성 영역들의 비활성 부분들을 향해 연장된다. 이들 연장부들은 셀(1800)의 활성 영역들 아래의 인버터들 사이의 교차 커플링을 제공하기 위한 능력을 제공한다. 예를 들어, 도 23에 도시된 바와 같이, 하부 게이트(1832)는 활성 영역(1820)에 형성된 게이트(1822) 아래로 연장된다. 하부 게이트(1832)의 연장부에 의해, 교차 커플링(1864B)은 하부 게이트(1832)(이는 인버터(1710A) 내의 병합된 PMOS 트랜지스터 게이트임)와 소스/드레인 영역(1844B)(이는 인버터(1710B) 내의 병합된 PMOS 소스/드레인 영역임) 사이에서 커플링될 수 있다. 따라서, 교차 커플링(1864B)은 인버터(1710A)의 입력 및 인버터(1710B)의 출력을 교차 커플링한다. 유사하게, 도 20 내지 도 22에 도시된 교차 커플링(1864A)은 (하부 게이트(1846)의 연장부에 커플링함으로써) 인버터(1710B)의 입력을 교차 커플링하고 (도 22에 도시된 바와 같이 소스/드레인 영역(1834B)에 커플링함으로써) 인버터(1710A)의 출력을 교차 커플링하도록 구현될 수 있다.
소정 실시예들에서, 교차 커플링들(1864A, 1864B)은 셀(1800) 내의 활성 영역들 아래에 그리고 후측면 금속 층들(120) 위에 위치된다. 예를 들어, 도 22 및 도 23에 도시된 바와 같이, 교차 커플링들(1864A, 1864B)은 PMOS 트랜지스터들의 하부 트랜지스터 영역 내의 하부 게이트들 및 소스/드레인 영역들의 후측면(예컨대, 저부)에 커플링된다. 교차 커플링들(1864A, 1864B)은 하부 활성 영역들(1830, 1840)의 비활성 부분들(1833, 1842)의 재료의 제거로 인해 이 영역에 배치될 수 있다. 교차 커플링들(1864A, 1864). 셀(1800) 내의 교차 커플링들(1864A, 1864B)의 사용은 SRAM 셀에 대한 현재 설계 개념을 유지하면서 전형적인 SRAM 셀들에 비한 셀 높이를 감소시킨다. 예를 들어, 하부 게이트(1832) 및 하부 게이트(1846)와 함께 구현된 바와 같이, 교차 커플링들(1864A, 1864B)은 상부 활성 영역들(1810, 1820) 및 하부 활성 영역들(1830, 1840) 둘 모두가 함께 더 가깝게 될 수 있게 함으로써 셀(1800) 내의 더 양호한 영역 스케일링을 제공한다. 예를 들어, 일부 실시예들에서, 상부 활성 영역들(1810, 1820) 및 하부 활성 영역들(1830, 1840) 둘 모두는 활성 영역들에서 확산 영역들 사이의 최소 요구 간격을 가지고 위치될 수 있다. 최소 요구 간격을 구현하는 것은 셀(1800)의 높이를 6T SRAM 셀의 전형적인 높이의 약 절반(½)으로 감소시킬 수 있다.
매크로 SRAM 셀들
다양한 실시예들에서, SRAM 셀들(예컨대, SRAM 비트 셀들)과 같은 메모리 셀들 내에 구현되는 것에 더하여, 본 명세서에 설명된 것들과 같은 적층형 트랜지스터들은 SRAM 셀들과 연관된 주변 셀들 내에 구현될 수 있다. 예를 들어, 본 개시내용은 적층형 트랜지스터들을 포함하는 컬럼 입력/출력 로직 셀들을 구현하는 다양한 기술들을 고려한다. 컬럼 입력/출력 로직 셀들과 같은 주변 셀들 내의 적층형 트랜지스터들의 구현은 본 명세서에 설명된 SRAM 셀들의 다양한 실시예들을 포함하여 다양한 유형들의 SRAM 셀들을 포함하는 메모리 디바이스 내의 상측면 및 후측면 라우팅 둘 모두의 활용을 허용할 수 있다.
본 명세서에 개시된 특정 실시예들은 4개의 광범위 요소들, 즉: 1) 서로에 대해 수직으로 배치된 제1 및 제2 트랜지스터 영역들에 형성된 복수의 비트 셀들; 2) 비트 셀들 위에 위치된 제1 금속 층(예컨대, 상측면 금속 층) 및 비트 셀들 아래에 위치된 제2 금속 층(예컨대, 후측면 금속 층); 3) 제1 어레이의 비트 셀들에 커플링된 제1 컬럼 입력/출력 로직 셀; 및 4) 제2 어레이의 비트 셀들에 커플링된 제2 컬럼 입력/출력 로직 셀을 가지며, 여기서 제2 어레이의 비트 셀들은 제1 어레이의 비트 셀들보다 로직 셀들에 더 가깝다. 소정 실시예들에서, 제1 금속 층은 제1 어레이의 비트 셀들을 제1 컬럼 입력/출력 로직 셀에 연결하는 제1 라우팅을 포함하는 한편, 제2 금속 층은 제2 어레이의 비트 셀들을 제2 컬럼 입력/출력 로직 셀에 연결하는 제2 라우팅을 포함한다. 일부 실시예들에서, 컬럼 입력/출력 로직 셀들은 본 명세서에 설명된 것들과 같은 적층형 트랜지스터들을 구현한다.
따라서, 다양한 실시예들에서, 제1 컬럼 입력/출력 로직 셀은 디바이스의 주변 영역으로부터 더 멀리 떨어진 비트 셀들에 대한 컬럼 I/O 로직을 제공하는 한편, 제2 컬럼 입력/출력 로직 셀은 디바이스의 주변 영역에 더 가까운 비트 셀들에 대한 컬럼 I/O 로직을 제공한다. 상측면 및 후측면 금속 층들 사이의 라우팅을 분할하는 것은 메모리 디바이스 내의 라우팅 로직을 위해 단지 상측면 또는 후측면 라우팅을 이용하는 것에 비해 라우팅 혼잡을 감소시킨다. 다양한 실시예들에서, 더미 셀들은 상측면 및 후측면 금속 층들 사이의 비트라인 신호들의 로컬화된 라우팅을 위해 이용될 수 있다. 예를 들어, 더미 셀들은 제1 어레이의 비트 셀들(예컨대, 로직 셀들로부터 멀리 떨어진 비트 셀들) 근처의 로컬화된 라우팅을 위해 이용될 수 있다.
요컨대, 본 발명자들은 상측면 금속 층들 및 후측면 금속 층들 둘 모두 내의 컬럼 I/O 로직에 대한 라우팅이 메모리 디바이스에서 이용되어 메모리 디바이스 내의 금속 혼잡을 완화시킬 수 있다는 것을 인식하였다. 추가적으로, 상측면 금속 층들 및 후측면 금속 층들 둘 모두가 비트 셀들과 로직 셀들 사이의 로직을 라우팅하기 위해 사용될 때 전후 전이들(또는 그 반대)과 연관된 임의의 영역 페널티들을 감소시키기 위해 다양한 기술들이 구현된다. 일부 실시예들에서, 다양한 라우팅 경로들은 메모리 디바이스 내의 로직에 대한 감소된 저항 경로들을 제공한다. 다양한 개시된 기술들의 구현예에 의해, 메모리 디바이스의 개시된 실시예들은 개선된 판독/기록 속도들 및 그에 따른 향상된 성능을 갖는 강력한 신호 연결성을 가질 수 있다.
도 25는 일부 실시예들에 따른 메모리 디바이스의 블록도 표현을 도시한다. 예시된 실시예에서, 메모리 디바이스(2300)는 메모리 셀 영역(2310) 및 로직 회로 셀 영역(2320)을 포함한다. 메모리 셀 영역(2310)은 복수의 비트 셀들을 포함하며, 이들은 원거리 비트 셀 어레이(2312A) 및 근거리 비트 셀 어레이(2312B)로 분할될 수 있다. 예를 들어, 어레이들 내의 비트 셀들은 전술한 SRAM 셀들(1800)일 수 있다. 원거리 비트 셀 어레이(2312A)는, 도 25에 도시된 바와 같이, 근거리 비트 셀 어레이(2312B) 내의 비트 셀들보다 로직 회로 셀 영역(2320)으로부터 더 멀리 위치되는 복수의 비트 셀들을 포함한다.
다양한 실시예들에서, 로직 회로 셀 영역(2320)은 다수의 컬럼 입력/출력(I/O) 로직 셀들(2322)을 포함한다. 예를 들어, 컬럼 I/O 셀들(2322)은 비트 셀 어레이들(2312)로부터의 판독/기록들을 관리할 수 있다. 컬럼 I/O 셀들(2322)은 또한 감지 증폭기들의 부분들을 포함할 수 있다. 로직 회로 셀 영역(2320)은 컬럼 입력/출력(I/O) 로직 셀들(2322)에 더하여 다른 로직 셀들을 포함할 수 있음을 이해해야 한다. 예를 들어, 로직 회로 셀 영역(2320)은 또한 전력 스위치 로직 셀들, 워드라인 로직 회로 셀들, 로컬 I/O 회로 셀들, 글로벌 I/O 회로 셀들 등을 포함할 수 있다. 일부 실시예들에서, 로직 회로 셀 영역(2320)은 메모리 디바이스(2300)의 주변 영역으로 지칭될 수 있다.
고려되는 실시예에서, 로직 회로 셀 영역(2320)은 메모리 셀 영역(2310)의 각각의 비트 셀 어레이에 대한 개별 컬럼 I/O 로직 셀들(2322)을 포함한다. 예를 들어, 예시된 실시예에서, 로직 회로 셀 영역(2320)은 제1 컬럼 I/O 로직 셀(2322A) 및 제2 컬럼 I/O 로직 셀(2322B)을 포함하는데, 메모리 셀 영역(2310)이 2개의 비트 셀 어레이들(2312A, 2312B)을 갖기 때문이다.
다양한 실시예들에서, 제1 컬럼 I/O 로직 셀(2322A)은 원거리 비트 셀 어레이(2312A)에 대한 컬럼 I/O 로직을 제공하고, 제2 컬럼 I/O 로직 셀(2322B)은 근거리 비트 셀 어레이(2312B)에 대한 컬럼 I/O 로직을 제공한다. 상측면 금속 층들(112) 및 후측면 금속 층들(120) 둘 모두 내의 라우팅은 메모리 디바이스(2300)에서 이용되어 메모리 디바이스 내의 금속 혼잡을 완화시킬 수 있다. 본 개시내용은 비트 셀들과 로직 셀들 사이의 라우팅 로직에서 상측면 금속 층들(112) 및 후측면 금속 층들(120) 둘 모두의 활용에 있어서 임의의 전후 전이 영역 페널티를 또한 감소시키는 라우팅 방법들을 고려한다.
소정 실시예들에서, 메모리 디바이스(2300)는 메모리 디바이스 내의 비트라인 라우팅을 위해 상측면 금속 층들(112) 및 후측면 금속 층들(120) 둘 모두를 이용한다. 예를 들어, 상측면 금속 층들(112)은 근거리 비트 셀 어레이(2312B)와 제2 컬럼 I/O 로직 셀(2322B) 사이의 비트라인 라우팅에 이용될 수 있고, 후측면 금속 층들(120)은 원거리 비트 셀 어레이(2312A)와 제1 컬럼 I/O 로직 셀(2322A) 사이의 비트라인 라우팅에 이용될 수 있다. 예시된 실시예에서, 비트라인들(1740A) 및 비트라인들(1742A)은 원거리 비트 셀 어레이(2312A) 내의 비트라인 라우팅을 제공하고, 비트라인들(1740B) 및 비트라인들(1742B)은 근거리 비트 셀 어레이(2312B) 내의 비트라인 라우팅을 제공한다. 비트라인들(1740) 및 비트라인들(1742)은, 본 명세서에 설명된 바와 같이, 상보적 비트라인들일 수 있다.
도 25에 도시된 바와 같이, 원거리 비트 셀 어레이(2312A) 내의 비트라인(1740A) 및 비트라인(1742A)은 각각 비트라인 출력(2314A) 및 비트라인 출력(2316A)에 커플링된다. 이어서, 비트라인 출력(2314A)은 후측면 비트라인 라우팅(2330)에 커플링되고, 비트라인 출력(2316A)은 후측면 비트라인 라우팅(2332)에 커플링된다. 소정 실시예들에서, 비트라인(1740A) 및 비트라인(1742A)은 상측면 금속 층들(112) 내에 있다. 예를 들어, 도 19 및 도 20에 도시된 바와 같이, 패스 게이트 트랜지스터들의 출력은 상부 트랜지스터 영역에 있고 상측면 금속 층들(112)에 커플링된다. 비트라인(1740A) 및 비트라인(1742A)은, 도 25에 도시된 바와 같이, 상측면 금속 층들(112) 내의 라우팅이기 때문에, 상측면 금속 층들로부터, 후측면 비트라인 라우팅(2330) 및 후측면 비트라인 라우팅(2332)이 위치되는 후측면 금속 층(120)으로 전이가 이루어질 필요가 있다.
소정 실시예들에서, 더미 셀들(2340A, 2340B)은 각각 비트라인 출력들(2314A, 2316A)에 또는 그 근처에 위치된다. 더미 셀(2340A)은 상측면 금속 층들(112) 내의 비트라인(1740A)과 후측면 금속 층들(120) 내의 후측면 비트라인 라우팅(2330) 사이의 연결을 포함한다. 더미 셀(2340B)은 상측면 금속 층들(112) 내의 비트라인(1742A)과 후측면 금속 층들(120) 내의 후측면 비트라인 라우팅(2332) 사이의 연결을 포함한다. 도 26은 일부 실시예들에 따른, 더미 셀들(2340)을 갖는 영역의 상측면 평면도 표현을 도시한다. 도 27은 일부 실시예들에 따른, 더미 셀들(2340)을 갖는 영역의 후측면 평면도 표현을 도시한다. 도 28은 도 26 및 도 27 둘 모두에 도시된 라인 A-A'를 따른, 더미 셀들(2340)을 갖는 영역의 단면도 표현을 도시한다. 도 29는 도 26 및 도 27 둘 모두에 도시된 라인 B-B'를 따른, 더미 셀들(2340)을 갖는 영역의 단면도 표현을 도시한다.
다양한 실시예들에서, 도 26에 도시된 바와 같이, 영역(2400)의 상측면 금속 층들(112)은 비트라인(1740A) 및 비트라인(1742A)에 더하여 접지 신호들(2401) 및 워드라인들(2402)에 대한 라우팅을 포함한다. 다양한 실시예들에서, 도 27에 도시된 바와 같이, 영역(2400) 내의 후측면 금속 층들(120)은 후측면 비트라인 라우팅(2330) 및 후측면 비트라인 라우팅(2332)에 더하여 신호(2500) 및 전력 신호들(2502)에 대한 라우팅을 포함한다. 소정 실시예들에서, 더미 게이트들(2410)은 영역(2400)의 양 측면들 상의 활성 게이트들(2440)에 인접하게 위치된다. 예를 들어, 더미 게이트들(2410)은 게이트 절단부들 또는 더미 게이트들 사이의 영역을 격리하는 다른 게이트들일 수 있다. 예를 들어, 격리는 더미 게이트들(2410) 사이의 영역에서 임의의 게이트 활동에 대한 연결들을 억제하는 것을 포함할 수 있다.
소정 실시예들에서, 더미 셀들(2340A, 2340B)은, 도 26 내지 도 29에 도시된 바와 같이, 비트라인(1740A)과 후측면 비트라인 라우팅(2330) 사이에, 그리고 비트라인(1742A)과 후측면 비트라인 라우팅(2332) 사이에 형성된 트렌치 금속(2420)을 포함한다. 비트라인들(1740A, 1742A)은 비아들(2430)(도 26, 도 28 및 도 29에 도시됨)에 의해 트렌치 금속들(2420)에 커플링될 수 있고, 후측면 비트라인 라우팅들(2330, 2332)은 비아들(2530)(도 27 내지 도 29에 도시됨)에 의해 트렌치 금속들(2420)에 커플링될 수 있다.
비트라인들(1740A, 1742A)과 후측면 비트라인 라우팅들(2330, 2332) 사이의 연결에 대한 트렌치 금속들(2420)의 사용은 비트라인 신호들이 상측면 금속 층들(112)로부터 후측면 금속 층들(120)로 전이되도록 하는 낮은 전기 저항 경로를 제공한다. 더미 셀들(2340)은 원거리 비트 셀 어레이(2312A)에서 또는 그 근처에서 비트라인 신호들에 대한 로컬화된 트래픽 관리를 제공한다. 더미 셀들(2340)이 메모리 디바이스(2300)에서 일부 영역 페널티를 갖긴 하지만, 더미 셀들이 얕은 금속 층들에 로컬화되고 임의의 글로벌 라우팅과 연관되지 않기 때문에 그 영역 패널티는 작다.
다시 도 25를 참조하면, 비트라인 신호들이 더미 셀들(2340A, 2340B)에서 후측면 비트라인 라우팅(2330) 및 후측면 비트라인 라우팅(2332)으로 각각 라우팅된 후에, 후측면 비트라인 라우팅은 제1 컬럼 I/O 셀(2322A)에서 신호들을 각각 비트라인 입력(2324A) 및 비트라인 입력(2326A)으로 전달한다. 후술되는 바와 같이, 제1 컬럼 I/O 셀(2322A) 내의 비트라인 입력(2324A) 및 비트라인 입력(2326A)(및 제2 컬럼 I/O 셀(2322B) 내의 비트라인 입력들)은 후측면 금속 층들 내에 있는 입력들이다. 따라서, 후측면 비트라인 라우팅(2330) 및 후측면 비트라인 라우팅(2332)으로부터 제1 컬럼 I/O 셀(2322A) 내의 비트라인 입력(2324A) 및 비트라인 입력(2326A)으로 비트라인 신호들을 전송하기 위해 상측면 금속 층들(112)과 후측면 금속 층들(120) 사이의 추가적인 전이가 필요하지 않다.
이제 근거리 비트 셀 어레이(2312B)를 참조하면, 비트라인(1740B) 및 비트라인(1742B)은 비트라인 출력(2314B) 및 비트라인 출력(2316B)에 각각 커플링된다. 이어서, 비트라인 출력(2314B) 및 비트라인 출력(2316B)은 상측면 비트라인 라우팅(2334) 및 상측면 비트라인 라우팅(2336)에 각각 커플링된다. 비트라인들(1740B, 1742B) 및 상측면 비트라인 라우팅들(2334, 2336) 둘 모두가 상측면 금속 층들(112) 내에 위치되기 때문에, 근거리 비트 셀 어레이(2312B)에서는 상측면 금속 층들과 후측면 금속 층들(120) 사이의 전이가 필요하지 않다.
예시된 실시예에서, 상측면 비트라인 라우팅(2334) 및 상측면 비트라인 라우팅(2336)은 근거리 비트 셀 어레이(2312B)로부터 제2 컬럼 I/O 셀(2322B)에서, 비트라인 입력(2324B) 및 비트라인 입력(2326B)으로 각각 비트라인 신호들을 전달한다. 위에서 언급되고 아래에서 설명되는 바와 같이, 비트라인 입력(2324B) 및 비트라인 입력(2326B)은 후측면 금속 층들(120) 내에 위치된다. 따라서, 상측면 금속 층들(112)로부터 후측면 금속 층들(120)로의 전이는 비트라인 입력(2324B) 및 비트라인 입력(2326B)에서 필요할 수 있다.
소정 실시예들에서, 더미 셀(2350)은 비트라인 입력들(2324B, 2326B)에 또는 그 근처에 위치된다. 더미 셀(2350)은 상측면 금속 층들(112) 내의 상측면 비트라인 라우팅(2334)과 후측면 금속 층들(120) 내의 비트라인 입력(2324B) 사이의 연결 및 상측면 금속 층들(112) 내의 상측면 비트라인 라우팅(2336)과 후측면 금속 층들(120) 내의 비트라인 입력(2326B) 사이의 연결을 포함한다. 도 30은 일부 실시예들에 따른, 더미 셀(2350)을 갖는 영역의 상측면 평면도 표현을 도시한다. 도 31은 일부 실시예들에 따른, 더미 셀(2350)을 갖는 영역의 후측면 평면도 표현을 도시한다. 도 32는 도 30 및 도 31 둘 모두에 도시된 라인 A-A'를 따른, 더미 셀(2350)을 갖는 영역의 단면도 표현을 도시한다. 도 33은 도 30 및 도 31 둘 모두에 도시된 라인 B-B'를 따른, 더미 셀(2350)을 갖는 영역의 단면도 표현을 도시한다.
다양한 실시예들에서, 도 30에 도시된 바와 같이, 영역(2800) 내의 상측면 금속 층들(112)은 상측면 비트라인 라우팅(2334) 및 상측면 비트라인 라우팅(2336)에 더하여 접지 신호(2802) 및 신호들(2804)에 대한 라우팅을 포함한다. 다양한 실시예들에서, 도 31에 도시된 바와 같이, 영역(2800) 내의 후측면 금속 층들(120)은 비트라인 입력(2324B) 및 비트라인 입력(2326B)에 더하여 신호(2900) 및 전력 신호(2902)에 대한 라우팅을 포함한다. 소정 실시예들에서, 더미 게이트들(2810)은 영역(2800)의 양측들 상의 활성 게이트들(2840)에 인접하게 위치된다. 예를 들어, 더미 게이트들(2810)은 게이트 절단부들 또는 더미 게이트들 사이의 영역을 격리하는 다른 게이트들일 수 있다. 예를 들어, 격리는 더미 게이트들(2810) 사이의 영역에서 임의의 게이트 활동에 대한 연결들을 억제하는 것을 포함할 수 있다.
소정 실시예들에서, 더미 셀(2350)은, 도 30 내지 도 33에 도시된 바와 같이, 상측면 비트라인 라우팅(2334)과 비트라인 입력(2324B) 사이에 그리고 상측면 비트라인 라우팅(2336)과 비트라인 입력(2326B) 사이에 형성된 트렌치 금속(2820)을 포함한다. 상측면 비트라인 라우팅들(2334, 2336)은 비아들(2830)(도 30, 도 32 및 도 33에 도시됨)에 의해 트렌치 금속들(2820)에 커플링될 수 있고, 비트라인 입력들(2324B, 2326B)은 비아들(2930)(도 31 내지 도 33에 도시됨)에 의해 트렌치 금속들(2820)에 커플링될 수 있다.
더미 셀들(2340)과 유사하게, 상측면 비트라인 라우팅들(2334, 2336)과 후측면 비트라인 입력들(2324B, 2326B) 사이의 연결에 대한 트렌치 금속들(2820)의 사용은 비트라인 신호들이 상측면 금속 층들(112)로부터 후측면 금속 층들(120)로 전이되도록 하는 낮은 전기 저항 경로를 제공한다. 더미 셀들(2350)은 (예컨대, 주변부 영역에서) 로직 회로 셀 영역(2320) 내의 비트라인 신호들에 대한 로컬화된 트래픽 관리를 제공한다.
다시 도 25를 참조하면, 제1 컬럼 I/O 셀(2322A)에서와 같이, 제2 컬럼 I/O 셀(2322B) 내의 비트라인 입력들(2324B, 2326B)은 후측면 금속 층들(120)에 있는 입력들이다. 따라서, 비트라인 신호들이 더미 셀(2350)에 의해 비트라인 입력(2324B) 및 비트라인 입력(2326B)으로 라우팅된 후에, 제2 컬럼 I/O 셀(2322B)은 적절한 금속 층에서 비트라인 신호들을 수신할 수 있다. 상측면 금속 층들(112) 및 후측면 금속 층들의 조합들을 통해 메모리 셀 영역(2310)으로부터 로직 회로 셀 영역(2320)으로의 비트라인 신호들의 다양한 라우팅들에 의해, 로직 회로 셀 영역 내의 컬럼 로직 I/O 셀들(2322)은 다양한 실시예들에서 간단한 제조 방식으로 단극 연결성을 가질 수 있다.
다양한 실시예들에서, 컬럼 I/O 셀들(2322)은 메모리 디바이스(2300)에 대해 전술한 다양한 라우팅들에 대한 연결성을 제공하기 위해 적층형 트랜지스터들을 구현할 수 있다. 도 34는 일부 실시예들에 따른 컬럼 I/O 셀(2322)의 개략적 표현을 도시한다. 예시된 실시예에서, 셀(2322)은 5개의 PMOS 트랜지스터들 및 2개의 NMOS 트랜지스터들을 포함한다. PMOS 트랜지스터들은 PMOS1 트랜지스터(3210), PMOS2 트랜지스터(3220), PMOS3 트랜지스터(3230), PMOS4 트랜지스터(3240), 및 PMOS5 트랜지스터(3250)를 포함한다. NMOS 트랜지스터들은 NMOS1 트랜지스터(3260) 및 NMOS2 트랜지스터(3270)를 포함한다.
도 34에 도시된 바와 같이, 셀(2322) 내의 트랜지스터들에 대한 다양한 라우팅들 및 연결들이 상측면 금속 층들(112)(실선) 및 후측면 금속 층들(120)(점선)에 의해 제공된다. 소정 실시예들에서, 셀(2322)은 Vdd(3202), Vss(3203), PCH(3204), Rcs(3206), Wcs(3208), 워드라인 출력들(3280A, 3280B), 및 감지 출력들(3282A, 3282B)을 포함한다. Vdd(3202)는 셀(2322) 대한 전원 라우팅을 제공하고, Vss(3203)는 접지에 대한 라우팅을 제공한다. PCH(3204)는 PMOS1 트랜지스터(3210), PMOS2 트랜지스터(3220), 및 PMOS3 트랜지스터(3230)를 커플링하여 사전충전 회로를 형성한다. Rcs(3206)는 판독 컬럼 선택 회로에 대한 PMOS4 트랜지스터(3240) 및 PMOS5 트랜지스터(3250)를 커플링하고, Wcs(3208)는 기록 컬럼 선택 회로에 대한 NMOS1 트랜지스터(3260) 및 NMOS2 트랜지스터(3270)를 커플링한다. 워드라인 출력들(3280A, 3280B)은 셀(2322)로부터 기록 출력들을 제공하고, 감지 출력들(3282A, 3282B)은 셀(2322)로부터 판독 출력들을 제공한다.
소정 실시예들에서, 셀(2322) 내의 트랜지스터들은 본 명세서에 설명된 바와 같이 적층형 트랜지스터에 의해 형성될 수 있다. 예를 들어, PMOS 트랜지스터들은 하부 트랜지스터 영역에 형성되고 NMOS 트랜지스터들은 상부 트랜지스터 영역에 형성된다. 도 35는 일부 실시예들에 따른 셀(2322)의 레이아웃을 도시한다. 도 35에서, 상부 패널은 상부 트랜지스터 영역(3300)의 상측면 평면도 표현이고, 하부 패널은 하부 트랜지스터 영역(3350)의 후측면 평면도 표현이다. 상부 트랜지스터 영역(3300)은 상부 활성 영역(3302)을 포함하고, 하부 트랜지스터 영역(3350)은 하부 활성 영역(3352)을 포함한다.
도 35의 상부 트랜지스터 영역(3300)의 예시된 실시예에서, 상측면 금속 층들(112)은 비트라인 입력(2324), 비트라인 입력(2326), Vss(3203), Wcs(3208), 및 워드 라인 출력들(3280A, 3280B)에 대한 라우팅을 포함한다. NMOS1 트랜지스터(3260)는 게이트들(3262A, 3262B, 3262C) 및 소스/드레인 영역들(3264A, 3264B, 3264C, 3264D)에 의해 포함한다. NMOS2 트랜지스터(3270)는 게이트들(3272A, 3272B, 3272C) 및 소스/드레인 영역들(3267A, 3274B, 3274C, 3274D)에 의해 포함한다. 더미 게이트(3310)(예컨대, 게이트 절단부)는 NMOS1 트랜지스터(3260)와 NMOS2 트랜지스터(3270)를 분리한다. 비아들(3312)은 Wcs(3208)를 사용하여 게이트들(3262)과 게이트들(3272)을 연결한다. 비아들(3312)은 또한 소스/드레인 영역(3264A) 및 소스/드레인 영역(3264C)을 워드라인 출력(3280A)에 연결하고, 그와 마찬가지로 소스/드레인 영역(3274B) 및 소스/드레인 영역(3274D)을 워드라인 출력(3280B)에 연결한다. 더 많은 비아들(3312)이 소스/드레인 영역(3264B) 및 소스/드레인 영역(3264D)을 비트라인 입력(2324)에 연결하고, 소스/드레인 영역(3274A) 및 소스/드레인 영역(3274C)을 비트라인 입력(2326)에 연결한다.
도 35의 하부 트랜지스터 영역(3350)의 예시된 실시예에서, 후측면 금속 층들(120)은 비트라인 입력(2324), 비트라인 입력(2326), Vdd(3202), PCH(3204), Rcs(3206), 및 감지 출력들(3282A, 3282B)에 대한 라우팅을 포함한다. PMOS1 트랜지스터(3210)는 게이트(3212) 및 소스/드레인 영역들(3214A, 3214B)에 의해 포함한다. PMOS2 트랜지스터(3220)는 게이트(3222) 및 소스/드레인 영역들(3214B, 3214C)에 의해 포함한다. PMOS2 트랜지스터(3230)는 게이트(3232) 및 소스/드레인 영역들(3214C, 3214D)에 의해 포함한다. 이어서, 더미 게이트(3320)는 소스/드레인 영역(3214D) 및 PMOS2 트랜지스터(3230)를 PMOS4 트랜지스터(3240) 내의 소스 드레인/영역(3244A)으로부터 분리한다. PMOS4 트랜지스터(3240)는 게이트(3242) 및 소스/드레인 영역들(3244A, 3244B)을 포함한다. 이어서, 다른 더미 게이트(3320)가 PMOS4 트랜지스터(3240)와 PMOS5 트랜지스터(3250)를 분리한다. PMOS5 트랜지스터(3250)는 게이트(3252) 및 소스/드레인 영역들(3254A, 3254B)을 포함한다.
비아들(3322)은 PCH(3204)에 의해 게이트(3212), 게이트(3222), 및 게이트(3232)를 연결한다. 비아들(3322)은 또한 Rcs(3206)를 사용하여 게이트(3242, 3252)를 연결한다. 더 많은 비아들(3322)이 소스/드레인 영역(3244B)을 감지 출력(3282A)에 연결하고, 소스/드레인 영역(3254B)을 감지 출력(3282B)에 연결한다. 더 많은 비아들(3322)이 소스/드레인 영역(3214B) 및 소스/드레인 영역(3244A)을 비트라인 입력(2324)에 연결하고, 소스/드레인 영역(3214C) 및 소스/드레인 영역(3254A)을 비트라인 입력(2326)에 연결한다. Vdd는 추가적인 비아들(3322)에 의해 소스/드레인 영역(3214A) 및 소스/드레인 영역(3214D)에 연결된다.
일부 실시예들에서, 하부 트랜지스터 영역(3350) 내의 소스/드레인 영역(3214B)은 소스/드레인 병합(3290A)에 의해 상부 트랜지스터 영역(3300) 내의 소스/드레인 영역(3264B)과 병합된다. 추가적으로, 소스/드레인 영역(3254A)은 소스/드레인 병합(3290B)에 의해 소스/드레인 영역(3274C)과 병합될 수 있다. 이러한 소스/드레인 영역들의 병합은 NMOS 트랜지스터들과 PMOS 트랜지스터들 사이의 필요한 연결들을 제공한다.
본 명세서에 설명된 메모리 디바이스(2300)의 실시예는 상당한 영역 페널티 없이 현재 레이아웃 기술들을 사용하여 강한 신호 연결성을 제공할 수 있는 메모리 디바이스를 제공한다. 메모리 디바이스(2300) 내의 라우팅은, 디바이스 내의 금속 라우팅 혼잡을 피하기 위해 상측면 및 후측면 금속 층들을 통한 비트라인 라우팅을 이용한다. 메모리 디바이스(2300)는 또한 본 명세서에 설명된 다양한 라우팅 경로들 및 연결 경로들을 이용하여 단극성 디바이스 제조와 관련된 전형적인 복잡도들을 회피한다. 본 명세서에 설명된 다양한 연결 경로들은 또한 메모리 디바이스(2300) 내의 저항을 감소시킬 수 있고, 따라서 메모리 디바이스의 판독/기록 속도들 및 성능을 향상시킬 수 있다.
수직 트랜지스터 셀들
최근 트랜지스터 설계의 발전은 셀들이 수직으로 변위된 소스/드레인 영역들 및 소스/드레인 영역들 사이에 수직으로 위치된 게이트를 통해 수직 전송을 갖는 수직 트랜지스터들을 구현하는 것이다. 현재의 수직 트랜지스터 설계들은 전형적으로 전력 전달을 위해 셀의 경계들에 넓은 전측면(예컨대, 상측면) 전력 레일들을 포함한다. 그러나, 이러한 넓은 전력 레일들은 표준 셀 높이를 증가시키고 크게 만드는 데 기여한다. 표준 셀 높이가 클수록 수직 트랜지스터의 영역 효율을 감소시키면서 또한 트랜지스터의 이용가능한 연결성 및 성능을 감소시킨다.
본 개시내용은 트랜지스터들의 스케일링을 감소시키고, 더 양호한 연결성을 제공하고, 더 양호한 성능을 제공하기 위해 수직 트랜지스터 설계들에서 후측면 전력 라우팅을 이용하는 다양한 실시예들을 고려한다. 본 명세서에 개시된 소정 실시예들은 4개의 광범위 요소들을 포함한다: 1) 집적 회로 셀 내의 한 쌍의 수직 트랜지스터들, 2) 신호 라우팅을 갖는 수직 트랜지스터들의 트랜지스터 영역들 위의 상측면 금속 층들, 3) 전력 라우팅을 갖는 트랜지스터 영역들 아래의 후측면 금속 층, 및 4) 트랜지스터들의 후측면 금속 층과 소스/드레인 영역들 사이의 금속 컨택트 층. 소정 실시예들에서, 트랜지스터들은 상보적 트랜지스터들이다. 일부 실시예들에서, 비아들이 후측면 금속 층 내의 전력 라우팅을 금속 컨택트 층에 커플링한다. 일부 실시예들에서, 제2 쌍의 수직 트랜지스터들이 셀에 포함될 수 있다. 게이트 비아들, 핀들, 컨택트 비아들, 및 다양한 다른 연결들 및 라우팅들의 추가적인 구현예들이 또한 다양한 실시예들에서 고려될 수 있다.
다양한 실시예들에서, 제어 신호 및 전력 신호 연결들은 본 명세서에 설명된 셀 구조들에 대한 다수의 수직 트랜지스터들을 갖는 특정 집적 회로 디바이스들과 연관된 로직을 구현하기 위해 다양한 컨택트들 또는 비아들을 사용하여 이루어진다. 예를 들어, 수직 트랜지스터 셀 구조에 기초하여 구현될 수 있는 인버터 디바이스, NAND 디바이스, 및 MUX 디바이스의 예들이 후술된다. 셀 구조들 내의 수직 트랜지스터들로의 제어 신호들 및 전압 신호들에 대한 다양한 가능한 연결들의 실시예들이 또한 기술된다. 당업자는, 이러한 다양한 가능한 연결들의 조합들이 본 명세서에 개시된 셀 구조들 내의 수직 트랜지스터 구조체에 기초하여 많은 상이한 원하는 회로들을 생성하도록 구현될 수 있음을 이해할 것이다.
요컨대, 본 발명자들은 수직 트랜지스터들과 조합된 전력 연결들을 위한 후측면 라우팅의 구현이 감소된 스케일링을 갖는 특정 트랜지스터 설계들의 구조를 위한 다양한 기회들을 제공함을 인식하였다. 추가적으로, 본 명세서에 설명된 수직 트랜지스터들을 갖는 셀 구조들 내에서 제어 신호 및 전력 라우팅을 위한 특정 라우팅을 제공하기 위해 다양한 기술들이 구현된다. 다양한 개시된 기술들의 구현예에 의해, 작은 스케일 팩터에 개선된 성능을 제공하는 수직 트랜지스터 셀 구조들이 고려된다.
도 36은 일부 실시예들에 따른, 고려되는 수직 트랜지스터 디바이스의 사시도 표현을 도시한다. 도 37은 일부 실시예들에 따른, 다른 고려되는 수직 트랜지스터 디바이스의 사시도 표현을 도시한다. 도 36에 도시된 디바이스(3400), 및 도 37에 도시된 디바이스(3500)는 구조체들에 대해 이루어질 수 있는 다양한 연결들의 도시가 없는 수직 트랜지스터-기반 디바이스 구조체들의 일반적인 표현들임에 유의해야 한다. 연결된 구조체들의 예시적인 실시예들이 도 38 내지 도 54와 관련하여 아래에서 추가로 개시된다.
도 36의 예시된 실시예에서, 디바이스(3400)는 2개의 수직 트랜지스터들(3410, 3420)을 포함한다. 소정 실시예들에서, 트랜지스터들(3410, 3420)은 상보적 유형들의 트랜지스터들이다. 예를 들어, 트랜지스터(3410)는 PMOS 트랜지스터이고 트랜지스터(3420)는 NMOS 트랜지스터이다. 트랜지스터(3410)는 하부 소스/드레인 영역(3412), 게이트(3414), 및 상부 소스/드레인 영역(3416)을 포함한다. 유사하게, 트랜지스터(3420)는 하부 소스/드레인 영역(3422), 게이트(3424), 및 상부 소스/드레인 영역(3426)을 포함한다. 일부 실시예들에서, 게이트(3414) 및 게이트(3424)는 핀형 게이트들이다. 다양한 실시예들에서, 게이트(3414)는 게이트 스페이서들(3415)을 포함하고, 게이트(3424)는 게이트 스페이서들(3425)을 포함한다. 게이트 스페이서들(3415, 3425)은 도면들의 간단함을 위해 나머지 도면들에서 라벨링되지 않는다.
도 36에 도시된 바와 같이, 하부 소스/드레인 영역들, 게이트들, 및 상부 소스/드레인 영역들은 트랜지스터들의 수직 차원에서 적층된다. 추가로 도시된 바와 같이, 트랜지스터(3410) 및 트랜지스터(3420)는 평행하고, 디바이스(3400)의 수평 방향(예컨대, 수평 차원)에서 이들 사이에 간격(예컨대, 거리)을 갖는다.
소정 실시예들에서, 트랜지스터(3410)는 상부 소스/드레인 영역(3416)에 커플링된 상부 컨택트(3418)를 포함하고, 트랜지스터(3420)는 상부 소스/드레인 영역(3426)에 커플링된 상부 컨택트(3428)를 포함한다. 예를 들어, 컨택트(3418) 및 컨택트(3428)는 트랜지스터(3410) 및 트랜지스터(3420) 위에 위치된 제1 금속 층 내의 다양한 자원들과 접촉하기 위한 금속 컨택트들일 수 있다. 예를 들어, 도 36에 도시된 바와 같이, 컨택트(3418)는 루트(3430)에 의해 자원으로 라우팅될 수 있다(예컨대, 점선으로 도시된 라우팅). 예를 들어, 루트(3430)는 트랜지스터(3410) 및 트랜지스터(3420) 위의 제1 금속 층 내의 금속 층 루트 경로일 수 있다. 루트(3430)의 점선 도시는 금속 층 내의 하나의 자원(예컨대, 라우팅)의 예로서 제공되고, 금속 층은 다수의 자원들(예컨대, 다수의 라우팅들)을 포함할 수 있음에 유의해야 한다. 추가적으로, 트랜지스터(3410) 및 트랜지스터(3420) 위의 제1 금속 층만이 도시되어 있으며, 루트(3430) 위에 다수의 추가적인 금속 라우팅이 있을 수 있다.
다양한 실시예들에서, 트랜지스터(3410)는 하부 소스/드레인 영역(3412)에 커플링된 하부 컨택트(3419)를 포함하고, 트랜지스터(3420)는 하부 소스/드레인 영역(3422)에 커플링된 하부 컨택트(3429)를 포함한다. 예를 들어, 컨택트들(3419, 3429)은 금속 컨택트들일 수 있다. 컨택트들(3419, 3429)은 후측면 전력 라우팅 층들(예컨대, 도 36에 도시되고 본 명세서에 설명된 후측면 전력 라우팅(3440A) 또는 후측면 전력 라우팅(3440B))으로 라우팅하거나 디바이스(3400) 내의 다양한 다른 자원들로 라우팅하는 데 이용될 수 있다.
소정 실시예들에서, 디바이스(3400)는 후측면 전력 층을 포함한다. 도 36의 예시된 실시예에서, 후측면 전력 층은 후측면 전력 라우팅(3440A) 및 후측면 전력 라우팅(3440B)을 포함한다. 예를 들어, 라우팅(3440A) 및 라우팅(3440B)은 디바이스(3400)에 대한 전원(예컨대, Vdd) 및 전력 접지(예컨대, Vss) 자원들로/자원들로부터 라우팅을 제공할 수 있다.
다양한 실시예들에서, 게이트(3414) 및 게이트(3424)는 게이트 브리지(3450)에 의해 상호연결된다. 예를 들어, 게이트 브리지(3450)는 게이트(3414) 및 게이트(3424)의 게이트 재료의 연장에 의해 형성되어 게이트들을 함께 커플링할 수 있다. 일부 실시예들에서, 게이트 브리지(3450)는 다른 게이트로 연장되는 게이트(3414) 또는 게이트(3424)로부터의 게이트 재료의 단일 연장부에 의해 형성될 수 있다. 게이트 브리지(3450)는 또한 게이트 스페이서들을 위한 재료의 연장부를 포함할 수 있다. 게이트 브리지(3450)는 CMOS 디바이스들의 다양한 실시예들에서 트랜지스터(3410) 및 트랜지스터(3420)의 구현을 위해 게이트(3414) 및 게이트(3424)를 병합하며, 그 일부 예들이 본 명세서에 기술된다. 게이트(3414) 및/또는 게이트(3424)가 다른 방향들로 연장되는 다양한 실시예들이 또한 고려될 수 있다. 예를 들어, 게이트는 디바이스(3400)의 외부 경계를 향해(예컨대, 게이트 브리지(3450)의 반대 방향으로 셀 구조체의 외부 경계를 향해) 연장되는 연장부를 포함할 수 있다.
도 37의 예시된 실시예에서, 디바이스(3500)는 트랜지스터(3410) 내의 게이트(3414)와 트랜지스터(3420) 내의 게이트(3424)를 연결하는 브리지 게이트를 갖지 않는다. 트랜지스터(3410) 및 트랜지스터(3420)를 연결하기 위한 다양한 기술들이 게이트 브리지 없이 고려될 수 있다. 예를 들어, 고려되는 일 실시예에서, 컨택트(3418) 및 컨택트(3428)는 스트랩(3510)에 의해 연결될 수 있다. 예를 들어, 스트랩(3510)은 금속 스트랩일 수 있다. 일부 실시예들에서, 컨택트(3418), 컨택트(3428), 및 스트랩(3510)은 단일 컨택트(예컨대, 상부 소스/드레인 영역(3416)과 상부 소스/드레인 영역(3426)을 연결하는 단일 스트랩)로서 형성될 수 있다. 스트랩(3510)이 컨택트들(3418, 3428) 중 하나로부터 다른 방향으로 연장되는 다양한 실시예들이 또한 고려될 수 있다. 예를 들어, 스트랩(3510)은 디바이스(3500) 내의 다른 수직 트랜지스터 또는 자원을 향해 도시된 실시예에 수직으로 연장될 수 있다.
다른 고려되는 실시예에서, 컨택트(3419) 및 컨택트(3429)는 스트랩(3520)에 의해 연결될 수 있다. 스트랩(3520)은 또한 금속 스트랩일 수 있다. 일부 실시예들에서, 스트랩(3520)은 컨택트(3419) 및 컨택트(3429)와 함께 단일 컨택트로서 형성된다. 예를 들어, 스트랩(3520), 컨택트(3419), 및 컨택트(3429)는 컨택트 층에 형성된 단일 금속 컨택트 플레이트의 일부일 수 있다. 컨택트(3419) 및/또는 컨택트(3429)가 트랜지스터들(3410, 3420)의 저부들로부터 외향으로 연장되는 다양한 실시예들이 또한 고려될 수 있다. 예를 들어, 컨택트는 디바이스(3500)의 외부 경계를 향해(예컨대, 셀 구조체의 외부 경계를 향해) 연장되는 일부분을 가질 수 있다.
도 36에 도시된 디바이스(3400), 및 도 37에 도시된 디바이스(3500)가 별도로 다양한 연결 구조체들을 갖는 것으로 도시되어 있지만, 셀 설계에서 디바이스(3400)로부터의 구조체들이 디바이스(3500)로부터의 구조체들과 조합되는 실시예들이 고려될 수 있다는 것이 이해되어야 한다. 예를 들어, 게이트 브리지(3450) 및 스트랩(3510) 및 스트랩(3520) 중 하나 또는 둘 모두를 포함하는 디바이스가 고려될 수 있다. 다양한 예시적인 디바이스 셀 구조들이 이제 디바이스(3400) 및/또는 디바이스(3500)에 기초하여 예로서 설명된다. 다양한 디바이스 셀 구조들이 예로서 제공되고, 다양한 추가적인 디바이스 셀 구조들이 본 명세서의 설명에 기초하여 구현될 수 있음에 유의해야 한다.
도 38 내지 도 42는 일부 실시예들에 따른 인버터 셀 구조의 표현들을 도시한다. 도 38은 일부 실시예들에 따른 인버터 셀 구조의 사시도 표현을 도시한다. 도 39는 일부 실시예들에 따른 인버터 셀 구조의 상측면 평면도 표현을 도시한다. 도 40은 일부 실시예들에 따른 인버터 셀 구조의 후측면 평면도 표현을 도시한다. 도 41은 일부 실시예들에 따른, (예컨대, 게이트 브리지를 따른) 도 39에 도시된 라인 41-41을 따른 인버터 셀 구조의 단면도 표현을 도시한다. 도 42는 일부 실시예들에 따른, (예컨대, 트랜지스터(3410)의 게이트 핀에 수직인) 도 39에 도시된 라인 42-42을 따른 인버터 셀 구조의 단면도 표현을 도시한다.
인버터 셀 디바이스(3600)는 도 36에 도시된 디바이스(3400)의 구조체로부터 유래할 수 있다. 도 38 내지 도 42의 예시된 실시예에서, 디바이스(3600)는 수직 트랜지스터(3410) 및 수직 트랜지스터(3420)를 포함한다. 트랜지스터(3410)는 하부 소스/드레인 영역(3412), 게이트(3414), 상부 소스/드레인 영역(3416), 상부 컨택트(3418), 및 하부 컨택트(3419)를 포함한다. 트랜지스터(3420)는 하부 소스/드레인 영역(3422), 게이트(3424), 상부 소스/드레인 영역(3426), 상부 컨택트(3428), 및 하부 컨택트(3429)를 포함한다. 디바이스(3600)의 예시된 실시예에서, 트랜지스터(3410)는 PMOS 트랜지스터이고 트랜지스터(3420)는 NMOS 트랜지스터이다.
소정 실시예들에서, 디바이스(3600)는 후측면 비아들(3610A, 3610B)을 포함한다. 후측면 비아(3610A)는 하부 컨택트(3419)를 통해 하부 소스/드레인 영역(3412)에 커플링된다. 후측면 비아(3610A)는 하부 소스/드레인 영역(3412)을 후측면 전력 라우팅(3440A)에 커플링한다. 디바이스(3600)의 경우, 후측면 전력 라우팅(3440A)은 전력 공급(예컨대, Vdd)을 하부 소스/드레인 영역(3412) 및 트랜지스터(3410)에 제공한다. 후측면 비아(3610B)는 하부 컨택트(3429)를 통해 하부 소스/드레인 영역(3422)에 커플링된다. 후측면 비아(3610B)는 하부 소스/드레인 영역(3422)을 후측면 전력 라우팅(3440B)에 커플링한다. 디바이스(3600)의 경우, 후측면 전력 라우팅(3440B)은 접지 공급(예컨대, Vss)을 하부 소스/드레인 영역(3422) 및 트랜지스터(3420)에 제공한다.
다양한 실시예들에서, 디바이스(3600)는 상측면 비아들(3620A, 3620B)을 포함한다. 상측면 비아(3620A)는 상부 컨택트(3418)를 통해 상부 소스/드레인 영역(3416)에 커플링될 수 있고, 상측면 비아(3620B)는 상부 컨택트(3428)를 통해 상부 소스/드레인 영역(3426)에 커플링될 수 있다. 상측면 비아들(3620A, 3620B)은 트랜지스터(3410) 및 트랜지스터(3420) 위의 제1 금속 층 내의 신호 라우팅 자원들(예컨대, 루트들(3430A 내지 3430E)에 대한 연결을 제공할 수 있다. 예를 들어, 예시된 실시예에서, 상측면 비아(3620A)는 루트(3430B)에 커플링되고, 상측면 비아(3620B)는 루트(3430D)에 커플링된다. 루트들(3430B, 3430D)은 각각 트랜지스터(3410) 및 트랜지스터(3420)로부터의 출력 신호들에 대한 루트들을 제공할 수 있다.
소정 실시예들에서, 트랜지스터(3410) 및 트랜지스터(3420)로의 입력 신호에 대한 루트는 루트(3430C)에 의해 제공된다. 도 38 및 도 39에 도시된 바와 같이, 루트(3430C)는 게이트 비아(3630)에 커플링되고, 이는 게이트 브리지(3450)에 커플링된다. 따라서, 게이트 비아(3630)는 루트(3430C)(예컨대, 입력 신호 루트)와 트랜지스터(3410) 내의 게이트(3414) 및 트랜지스터(3420) 내의 게이트(3424) 둘 모두 사이의 연결을 제공한다. 입력 신호 루트, 출력 신호 루트들, 및 전력 공급/접지 루트들에 대한 연결들을 이용하여, 트랜지스터(3410) 및 트랜지스터(3420)는 인버터 셀 디바이스(3600)를 형성하도록 연결된다.
도 38 및 도 39는 트랜지스터(3410) 및 트랜지스터(3420) 위의 제1 금속 층 내의 5개의 루트들(3430A 내지 3430E)을 도시하지만, 제1 금속 층은 추가적인 루트들을 포함할 수 있음에 유의해야 한다. 또한, 추가적인 금속 층들이 제1 금속 층 위에 위치될 수 있고, 제1 금속 층 또는 디바이스(3600)에 대한 다양한 연결들을 제공할 수 있다. 예를 들어, 일 실시예에서, 제1 금속 층 위의 금속 층은 트랜지스터(3410) 및 트랜지스터(3420)의 출력들이 단일 출력으로 함께 병합되도록 루트(3430B)와 루트(3430D)를 커플링하는 스트랩(또는 다른 커넥터)를 포함할 수 있다. 추가적으로, 2개의 후측면 전력 라우팅(예컨대, 라우팅(3440A) 및 라우팅(3440B))들이 도시되어 있지만, 후측면 전력 층은 추가적인 라우팅들(예컨대, 다른 전력 및 신호 자원들에 대한 라우팅들)을 포함할 수 있다.
도 39 및 도 40에 도시된 디바이스(3600)의 상측면 및 후측면 평면도들은 트랜지스터들의 게이트들 내에 존재할 수 있는 게이트 핀들을 추가로 도시한다. 예를 들어, 게이트 핀(3415)은 게이트(3414)를 위한 게이트 핀이고 게이트 핀(3425)은 게이트(3424)를 위한 게이트 핀이다. 게이트 핀(3415) 및 게이트 핀(3425)은 또한 도 41의 디바이스(3600)의 단면도 표현에 도시되어 있고, 게이트 핀(3415)은 도 42에서 트랜지스터(3410)의 단면도 표현에 도시되어 있다. 도 42의 단면도 표현은 트랜지스터(3410)의 게이트 핀에 수직으로, 이는 도 38 및 도 39에 도시된 루트(3430B)의 방향임에 유의한다.
도 43 내지 도 47은 일부 실시예들에 따른 NAND 셀 구조의 표현들을 도시한다. 도 43은 일부 실시예들에 따른 NAND 셀 구조의 사시도 표현을 도시한다. 도 44는 일부 실시예들에 따른 NAND 셀 구조의 상측면 평면도 표현을 도시한다. 도 45는 일부 실시예들에 따른 NAND 셀 구조의 후측면 평면도 표현을 도시한다. 도 46은 일부 실시예들에 따른, (예컨대, 게이트 브리지(3450')를 따른) 도 44에 도시된 라인 46-46을 따른 NAND 셀 구조의 단면도 표현을 도시한다. 도 47은 일부 실시예들에 따른, (예컨대, 트랜지스터(3410) 및 트랜지스터(3410')의 게이트 핀들에 수직인) 도 44에 도시된 라인 47-47을 따른 NAND 셀 구조의 단면도 표현을 도시한다.
NAND 셀 디바이스(4100)는 도 36에 도시된 디바이스(3400)의 구조체로부터 유래할 수 있다. 도 43 내지 도 47의 예시된 실시예에서, 디바이스(4100)는 수직 트랜지스터(3410), 수직 트랜지스터(3420), 수직 트랜지스터(3410'), 및 수직 트랜지스터(3420')를 포함한다. 트랜지스터(3410)는 하부 소스/드레인 영역(3412), 게이트(3414), 및 상부 소스/드레인 영역(3416)을 포함한다. 트랜지스터(3420)는 하부 소스/드레인 영역(3422), 게이트(3424), 및 상부 소스/드레인 영역(3426)을 포함한다. 트랜지스터(3410')는 하부 소스/드레인 영역(3412'), 게이트(3414'), 및 상부 소스/드레인 영역(3416')을 포함한다. 트랜지스터(3420')는 하부 소스/드레인 영역(3422'), 게이트(3424'), 및 상부 소스/드레인 영역(3426')을 포함한다. 디바이스(4100)의 예시된 실시예에서, 트랜지스터(3410) 및 트랜지스터(3410')는 PMOS 트랜지스터들이고, 트랜지스터(3420) 및 트랜지스터(3420')는 NMOS 트랜지스터들이다.
소정 실시예들에서, 트랜지스터(3410), 트랜지스터(3410'), 트랜지스터(3420), 및 트랜지스터(3420')에 대한 입력 신호들에 대한 루트는 루트(3430C)에 의해 제공된다. 도 43 및 도 44에 도시된 바와 같이, 루트(3430C)는 게이트 브리지(3450)에 커플링되는 게이트 비아(3630A), 및 게이트 브리지(3450')에 커플링되는 게이트 비아(3630B)에 커플링된다. 따라서, 게이트 비아(3630A)는 루트(3430C)(예컨대, 입력 신호 루트)와 트랜지스터(3410) 내의 게이트(3414) 및 트랜지스터(3420) 내의 게이트(3424) 둘 모두 사이의 연결을 제공한다. 게이트 비아(3630B)는 루트(3430C)(예컨대, 입력 신호 루트)와 트랜지스터(3410') 내의 게이트(3414') 및 트랜지스터(3420') 내의 게이트(3424') 둘 모두 사이의 연결을 제공한다.
소정 실시예들에서, 트랜지스터(3410)의 상부 소스/드레인 영역(3416) 및 트랜지스터(3410')의 상부 소스/드레인 영역(3416')은 컨택트(3418)에 의해 연결된다. 유사하게, 트랜지스터(3420)의 상부 소스/드레인 영역(3426) 및 트랜지스터(3420')의 상부 소스/드레인 영역(3426')은 컨택트(3428)에 의해 연결된다. 다양한 실시예들에서, 디바이스(4100)는 컨택트(3418)에 연결된 상측면 비아(3620)를 포함한다. 상측면 비아(3620)는 디바이스(4100)의 트랜지스터 영역 위의 제1 금속 층 내의 루트(3430B)에 대한 연결을 제공할 수 있다. 예시된 실시예에서, 루트(3430B)는 트랜지스터(3410) 및 트랜지스터(3410')로부터의 출력 신호들을 위한 루트를 제공한다.
예시된 실시예에서, 트랜지스터(3410), 트랜지스터(3410'), 및 트랜지스터(3420)만이 후측면 층들에 연결된다. 예를 들어, 도 42 및 도 45에 도시된 바와 같이, 트랜지스터(3410)는 컨택트(3419) 및 후측면 비아(3610A)에 의해 후측면 전력 라우팅(3440A)에 연결되고, 트랜지스터(3410')는 컨택트(3419') 및 후측면 비아(3610A')에 의해 후측면 전력 라우팅(3440A)에 연결되고, 트랜지스터(3420)는 컨택트(3429)의 후측면 비아(3610B)에 의해 후측면 전력 라우팅(3440B)에 연결된다. 디바이스(4100)의 다양한 실시예들에서, 후측면 전력 라우팅(3440A)은 하부 소스/드레인 영역(3412) 및 트랜지스터(3410)에 그리고 하부 소스/드레인 영역(3412') 및 트랜지스터(3410')에 전력 공급(예컨대, Vdd)을 제공하는 한편, 후측면 전력 라우팅(3440B)은 하부 소스/드레인 영역(3422) 및 트랜지스터(3420)에 접지 공급(예컨대, Vss)을 제공한다.
소정 실시예들에서, 트랜지스터(3420') 내의 하부 소스/드레인 영역(3422')은 후측면 전력 라우팅 층에 연결되지 않는 컨택트(3429')에 연결된다. 컨택트(3429')는 도 43, 도 45, 및 도 46에 도시된 바와 같이, 하부 소스 드레인 영역(3422')으로부터 멀어지게 그리고 셀의 경계를 향해 연장된다. 이어서, 컨택트(3429')는 컨택트 비아(4110)에 의해 루트(3430E)에 커플링된다. 루트(3430E)는 트랜지스터 영역 위의 제1 금속 층 내의 루트이다. 컨택트 비아(4110)는 디바이스(4100)의 셀 구조체에 속하고 셀 경계를 따라 임의의 이웃 셀들과 공유되지 않는 비아이다. 소정 실시예들에서, 루트(3430E)는 트랜지스터(3420')로부터의 신호 출력을 위한 제1 금속 층 내의 신호 루트이다. 따라서, NMOS 트랜지스터들(예컨대, 트랜지스터(3420) 및 트랜지스터(3420'))에서 신호는 하부 소스/드레인 영역(3422)(후측면 전력 라우팅(3440B)에 의해 접지에 연결됨)으로부터, 트랜지스터들을 통해, 그리고 컨택트 비아(4110)를 통해 외부로 라우팅(3430E)을 향해 라우팅된다.
예시된 실시예에서, 루트(3430E)는 트랜지스터(3420) 및 트랜지스터(3420')로부터의 출력 신호들을 위한 루트를 제공한다. 루트(3430E)를 통해 라우팅되는 출력 신호들은 루트(3430B)로부터의 출력 신호들과 조합될 수 있다. 예를 들어, 제1 금속 층 위의 금속 층은 트랜지스터들의 출력들이 단일 출력으로 함께 병합되도록 루트(3430B)와 루트(3430E)를 커플링하는 스트랩(또는 다른 커넥터)을 포함할 수 있다.
디바이스(4100) 내의 다양한 라우팅들 및 연결들은 NAND 셀 디바이스를 형성한다. 도 44 및 도 45는 각각 게이트들(3414, 3414', 3424, 3424') 내의 게이트 핀들(3415, 3415', 3425, 3425')을 도시한다. 게이트 핀(3415') 및 게이트 핀(3425')은 또한 도 46의 디바이스(4100)의 단면도 표현에 도시되어 있고, 게이트 핀(3415) 및 게이트 핀(3415')은 도 47의 디바이스(4100)의 단면도 표현에 도시되어 있다. 도 47의 단면도 표현은 트랜지스터(3410) 및 트랜지스터(3410')의 게이트 핀들에 수직으로, 이는 도 44에 도시된 루트(3430B)의 방향임에 유의한다.
도 48 내지 도 52는 일부 실시예들에 따른 MUX(멀티플렉서) 셀 구조의 표현들을 도시한다. 도 48은 일부 실시예들에 따른 MUX 셀 구조의 사시도 표현을 도시한다. 도 49는 일부 실시예들에 따른 MUX 셀 구조의 상측면 평면도 표현을 도시한다. 도 50은 일부 실시예들에 따른 MUX 셀 구조의 후측면 평면도 표현을 도시한다. 도 51은 일부 실시예들에 따른, (예컨대, 게이트 핀(3415') 및 게이트 핀(3425'')을 따른) 도 49에 도시된 라인 51-51을 따른 MUX 셀 구조의 단면도 표현을 도시한다. 도 52은 일부 실시예들에 따른, (예컨대, 트랜지스터(3410) 및 트랜지스터(3410'')의 게이트 핀들에 수직인) 도 49에 도시된 라인 52-52을 따른 MUX 셀 구조의 단면도 표현을 도시한다.
MUX 셀 디바이스(4600)는 도 37에 도시된 디바이스(3500)의 구조체로부터 유래할 수 있다. 도 48 내지 도 52의 예시된 실시예에서, 디바이스(4600)는 수직 트랜지스터(3410), 수직 트랜지스터(3420), 수직 트랜지스터(3410''), 및 수직 트랜지스터(3420'')를 포함한다. 디바이스(3500)에서와 같이, 상보적 유형 트랜지스터들 사이에 공통 게이트들이 없도록 디바이스(4600) 내의 트랜지스터들의 게이트들 사이에 게이트 브리지들이 존재한다. 트랜지스터(3410)는 하부 소스/드레인 영역(3412), 게이트(3414), 및 상부 소스/드레인 영역(3416)을 포함한다. 트랜지스터(3420)는 하부 소스/드레인 영역(3422), 게이트(3424), 및 상부 소스/드레인 영역(3426)을 포함한다. 트랜지스터(3410'')는 하부 소스/드레인 영역(3412''), 게이트(3414''), 및 상부 소스/드레인 영역(3416'')을 포함한다. 트랜지스터(3420'')는 하부 소스/드레인 영역(3422''), 게이트(3424''), 및 상부 소스/드레인 영역(3426'')을 포함한다. 디바이스(4600)의 예시된 실시예에서, 트랜지스터(3410) 및 트랜지스터(3410'')는 PMOS 트랜지스터들이고, 트랜지스터(3420) 및 트랜지스터(3420'')는 NMOS 트랜지스터들이다.
MUX 셀 디바이스(4600)는 송신 디바이스이기 때문에, 트랜지스터(3410) 및 트랜지스터(3410'') 중 어느 것도 그리고 트랜지스터(3420) 및 트랜지스터(3420") 중 어느 것도 MUX 셀 구조체 내의 임의의 전력에 연결되지 않는다. MUX 셀 디바이스(4600)의 다양한 실시예들에서, 트랜지스터들의 하부 소스/드레인 영역들은 함께 연결(예컨대, 함께 병합)된다. 예를 들어, 예시된 실시예에서, 컨택트 플레이트(4620)는 트랜지스터(3410) 내의 하부 소스/드레인 영역(3412), 트랜지스터(3410'') 내의 하부 소스/드레인 영역(3412''), 트랜지스터(3420) 내의 하부 소스/드레인 영역(3422), 및 트랜지스터(3420'') 내의 하부 소스/드레인 영역(3422'')에 연결된다.
소정 실시예들에서, 컨택트 비아(4630)는 컨택트 플레이트(4620)에 커플링된다. 컨택트 비아(4630)는 컨택트 플레이트의 중심에서 또는 그 근처에서 컨택트 플레이트(4620)에 연결될 수 있다. 이어서, 컨택트 비아(4630)는 트랜지스터 영역 위의 제1 금속 층 내의 루트(3430C)에 연결된다. 다양한 실시예들에서, 루트(3430C)는 MUX 셀 디바이스(4600)에 대한 출력 라우팅을 제공한다. 따라서, 컨택트 비아(4630)는 MUX 셀 디바이스(4600)의 출력 핀으로 지칭될 수 있다.
다양한 실시예들에서, 게이트들(3414, 3414'', 3424, 3424'')은 셀의 경계를 향해 연장되어, 위의 제1 금속 층 내의 루트들로부터 게이트들에 대한 직접 수직 연결들을 위한 표면들을 제공한다. 예를 들어, 도 48 내지 도 52에 예시된 바와 같이, 게이트(3414)는 셀의 경계를 향해 연장(예컨대, 셀의 경계를 향해 수평으로 연장)되는 게이트 연장부(4640A)를 포함한다. 유사하게, 게이트(3414'')는 게이트 연장부(4640B)를 포함하고, 게이트(3424)는 게이트 연장부(4640C)를 포함하고, 게이트(3424'')는 게이트 연장부(4640D)를 포함한다. 이어서, 게이트 연장부들(4640A 내지 4640D)은 게이트 비아들(3630A 내지 3630D)에 의해 위의 제1 금속 층 내의 루트들에 각각 연결된다. 예를 들어, 도 48 및 도 49에 도시된 바와 같이, 게이트 비아(3630A)는 게이트 연장부(4640A)를 루트(3430A)에 연결하고, 게이트 비아(3630B)는 게이트 연장부(4640B)를 루트(3430A)에 연결하고, 게이트 비아(3630C)는 게이트 연장부(4640C)를 루트(3430E)에 연결하고, 게이트 비아(3630D)는 게이트 연장부(4640E)를 루트(3430E)에 연결한다. 루트(3430A) 및 루트(3430E) 중 하나 또는 둘 모두는 셀의 경계에 위치되고 이웃 셀들과 공유되지 않는다. 루트(3430A) 및 루트(3430E)는 디바이스(4600)에 입력 루트들을 제공할 수 있다.
소정 실시예들에서, 트랜지스터(3410) 내의 상부 소스/드레인 영역(3416)은 컨택트(4610A)에 의해 트랜지스터(3420) 내의 상부 소스/드레인 영역(3426)에 연결된다. 이러한 연결은 상부 소스/드레인 영역(3416)을 상부 소스/드레인 영역(3426)과 병합한다. 유사하게, 트랜지스터(3410'') 내의 상부 소스/드레인 영역(3416'')은 컨택트(4610B)에 의해 트랜지스터(3420'') 내의 상부 소스/드레인 영역(3426")에 연결된다. 이러한 상부 소스/드레인 영역들의 병합과 하부 소스/드레인 영역들 사이의 공통 연결(및 컨택트 비아(4630)를 통한 단일 출력)을 이용하여, 디바이스(4600)는 신호들이 게이트 비아들(3630A 내지 3630D)을 통해 입력되고 컨택트 비아(4630)를 통해 출력되는 MUX(멀티플렉서)로서 동작할 수 있다.
도 49 및 도 50은 각각 게이트들(3414, 3414'', 3424, 3424'') 내의 게이트 핀들(3415, 3415'', 3425, 3425'')을 예시한다. 게이트 핀(3415) 및 게이트 핀(3425)은 또한 도 51의 디바이스(4600)의 단면도 표현에 도시되어 있고, 게이트 핀(3415) 및 게이트 핀(3415'')은 도 52의 디바이스(4600)의 단면도 표현에 도시되어 있다. 도 52의 단면도 표현은 트랜지스터(3410) 및 트랜지스터(3410'')의 게이트 핀들에 수직으로, 이는 도 49에 도시된 루트(3430B)의 방향임에 유의한다.
도 53 및 도 54는 일부 실시예들에 따른, 유전체 벽들을 갖는 셀 디바이스의 표현들을 도시한다. 도 53은 일부 실시예들에 따른, 디바이스(5100)의 사시도 표현을 도시한다. 도 54는 일부 실시예들에 따른, (예컨대, 게이트 브리지(3450')를 따른) 도 53에 도시된 라인 54-54을 따른 디바이스(5100)의 단면도 표현을 도시한다.
디바이스(5100)는 도 36에 도시된 디바이스(3400)의 구조체로부터 유래할 수 있다. 일부 실시예들에서, 디바이스(5100)는 도 43 내지 도 47에 도시된 인버터 셀 디바이스(4100)와 유사할 수 있다. 도 53 및 도 54의 예시된 실시예에서, 디바이스(5100)는 수직 트랜지스터(3410) 및 수직 트랜지스터(3420)를 포함한다. 트랜지스터(3410)는 하부 소스/드레인 영역(3412), 게이트(3414), 및 상부 소스/드레인 영역(3416)을 포함한다. 트랜지스터(3420)는 하부 소스/드레인 영역(3422), 게이트(3424), 및 상부 소스/드레인 영역(3426)을 포함한다. 소정 실시예들에서, 트랜지스터(3410)는 PMOS 트랜지스터이고 트랜지스터(3420)는 NMOS 트랜지스터이다.
다양한 실시예들에서, 도 53 및 도 54에 도시된 바와 같이, 벽(5100A)은 셀의 하나의 제1 측면 상에(예컨대, 트랜지스터(3410)의 측면 상에) 위치될 수 있고, 벽(5100B)은 셀의 제2 측면 상에(예컨대, 트랜지스터(3410)에 대향하는 트랜지스터(3420)의 측면 상에) 위치될 수 있다. 소정 실시예들에서, 벽(5100A) 및 벽(5100B)은 유전체 벽들이다. 디바이스(5100)의 일 측면 또는 양 측면들 상에 유전체 벽들을 배치하는 것은 디바이스(5100)와 다른 이웃 셀 사이에 필요한 공간을 감소시킬 수 있다. 따라서, 벽(5100A) 및 벽(5100B)은 디바이스들의 스케일링을 감소시킬 필요가 있을 때 구현될 수 있다.
예시적인 컴퓨터 시스템
다음으로 도 55을 참조하면, 본 명세서에 설명된 방법들 및 메커니즘들을 통합하고/하거나 달리 이용할 수 있는 시스템(5300)의 일 실시예의 블록도가 도시되어 있다. 예시된 실시예에서, 시스템(5300)은, 다수의 유형들의 프로세싱 유닛들, 예컨대 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU) 등, 통신 패브릭, 및 메모리들 및 입력/출력 디바이스들을 포함할 수 있는 시스템 온 칩(SoC)(5306)의 적어도 하나의 인스턴스를 포함한다. 일부 실시예들에서, SoC(5306)의 하나 이상의 프로세서들은 다수의 실행 레인들 및 명령어 이슈 큐를 포함한다. 다양한 실시예들에서, SoC(5306)는 외부 메모리(5302), 주변기기들(5304), 및 전력 공급부(5308)에 커플링될 수 있다.
SoC(5306)에 공급 전압들을 공급할 뿐만 아니라 메모리(5302) 및/또는 주변기기들(5304)에 하나 이상의 공급 전압들을 공급하는 전력 공급부(5308)가 또한 제공된다. 다양한 실시예들에서, 전력 공급부(5308)는 배터리(예를 들어, 스마트 폰, 랩톱이나 태블릿 컴퓨터, 또는 다른 디바이스 내의 재충전가능 배터리)를 표현한다. 일부 실시예들에서, SoC(5306)의 하나 초과의 인스턴스가 포함된다(그리고 하나 초과의 외부 메모리(5302)가 또한 포함됨).
메모리(5302)는, 동적 랜덤 액세스 메모리(DRAM), 동기식 DRAM(SDRAM), 더블 데이터 레이트(DDR, DDR2, DDR3 등) SDRAM(mDDR3 등과 같은 모바일 버전들의 SDRAM들, 및/또는 LPDDR2 등과 같은 저전력 버전들의 SDRAM들을 포함함), RAMBUS DRAM(RDRAM), 정적 RAM(SRAM) 등과 같은 임의의 유형의 메모리이다. 하나 이상의 메모리 디바이스들은 단일 인라인 메모리 모듈(single inline memory module, SIMM)들, 듀얼 인라인 메모리 모듈(DIMM)들 등과 같은 메모리 모듈들을 형성하기 위해 회로 보드 상에 커플링된다. 대안적으로, 디바이스들에는 칩-온-칩(chip-on-chip) 구성, 패키지-온-패키지(package-on-package) 구성 또는 멀티-칩 모듈 구성으로 SoC 또는 집적 회로가 실장된다.
주변기기들(5304)은 시스템(5300)의 유형에 의존하여 임의의 원하는 회로부를 포함한다. 예를 들어, 일 실시예에서, 주변기기들(5304)은 Wi-Fi, 블루투스, 셀룰러, 글로벌 포지셔닝 시스템 등과 같은 다양한 유형들의 무선 통신용 디바이스들을 포함한다. 일부 실시예들에서, 주변기기들(5304)은 또한 RAM 저장소, 솔리드 스테이트 저장소, 또는 디스크 저장소를 포함하는 부가적인 저장소를 포함한다. 주변기기들(5304)은 터치 디스플레이 스크린들 또는 멀티터치 디스플레이 스크린들을 포함하는 디스플레이 스크린, 키보드 또는 다른 입력 디바이스들, 마이크로폰들, 스피커들 등과 같은 사용자 인터페이스 디바이스들을 포함한다.
예시된 바와 같이, 시스템(5300)은 넓은 범위의 영역들의 애플리케이션을 갖는 것으로 도시되어 있다. 예를 들어, 시스템(5300)은 데스크톱 컴퓨터(5310), 랩톱 컴퓨터(5320), 태블릿 컴퓨터(5330), 셀룰러 또는 모바일 폰(5340), 또는 텔레비전(5350)(또는 텔레비전에 커플링된 셋톱 박스)의 칩들, 회로부, 구성요소들 등의 부분으로서 이용될 수 있다. 스마트워치 및 건강 모니터링 디바이스(5360)가 또한 예시된다. 일부 실시예들에서, 스마트워치는 다양한 범용 컴퓨팅 관련 기능들을 포함할 수 있다. 예를 들어, 스마트워치는 이메일, 셀폰 서비스, 사용자 캘린더 등에 대한 액세스를 제공할 수 있다. 다양한 실시예들에서, 건강 모니터링 디바이스는 전용 의료 디바이스일 수 있거나, 또는 그렇지 않으면 전용 건강 관련 기능을 포함할 수 있다. 예를 들어, 건강 모니터링 디바이스는 사용자의 바이탈 사인(vital sign)들을 모니터링하고, 역학적인 사회적 거리두기의 목적을 위해 다른 사용자들에 대한 사용자의 근접도를 추적하고, 접촉을 추적하고, 건강 위험의 경우 응급 서비스에 통신을 제공하는 등일 수 있다. 다양한 실시예들에서, 위에서 언급된 스마트워치는 일부 또는 임의의 건강 모니터링 관련 기능들을 포함할 수 있거나 포함하지 않을 수 있다. 목부 주위에 착용된 디바이스들, 인체에서 이식가능한 디바이스들, 증강 및/또는 가상 현실 경험을 제공하도록 설계된 안경 등과 같은 다른 웨어러블 디바이스들이 또한 고려된다.
시스템(5300)은 클라우드 기반 서비스(들)(5370)의 일부로서 추가로 사용될 수 있다. 예를 들어, 이전에 언급된 디바이스들, 및/또는 다른 디바이스들은 클라우드 내의 컴퓨팅 자원들(즉, 원격으로 위치된 하드웨어 및/또는 소프트웨어 자원들)에 액세스할 수 있다. 더 추가적으로, 시스템(5300)은 이전에 언급된 것들 이외의 홈(home)(5380)의 하나 이상의 디바이스들에서 이용될 수 있다. 예를 들어, 홈 내의 기기들은 주의를 요하는 조건들을 모니터링하고 검출할 수 있다. 예를 들어, 홈 내의 다양한 디바이스들(예를 들어, 냉장고, 냉각 시스템 등)은 디바이스의 상태를 모니터링하고, 특정 이벤트가 검출되면 경보를 집주인(또는 예를 들어, 수리 설비)에게 제공할 수 있다. 대안적으로, 서모스탯(thermostat)은 홈 내의 온도를 모니터링할 수 있고, 집주인에 의한 다양한 조건들에 대한 응답들의 이력에 기초하여 가열/냉각 시스템에 대한 조정들을 자동화할 수 있다. 또한, 운송(5390)의 다양한 모드들에 대한 시스템(5300)의 적용이 도 55에 예시되어 있다. 예를 들어, 시스템(5300)은 항공기, 기차들, 버스들, 임대용 자동차들, 개인용 자동차들, 개인용 보트들로부터 유람선(cruise liner)들까지의 수상 선박들, (대여 또는 소유를 위한) 스쿠터들 등의 제어 및/또는 엔터테인먼트 시스템들에서 사용될 수 있다. 다양한 경우들에서, 시스템(5300)은 자동화된 안내(예를 들어, 자율-주행 차량들), 일반적인 시스템 제어 등을 제공하기 위해 사용될 수 있다. 이들 임의의 많은 다른 실시예들이 가능하고 고려된다. 도 55에 예시된 디바이스들 및 적용들이 단지 예시적인 것이며 제한하려는 의도가 아니라는 것을 유의한다. 다른 디바이스들이 가능하고 고려된다.
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본 개시내용은 "실시예" 또는 "실시예들의 그룹들"(예를 들어, "일부 실시예들" 또는 "다양한 실시예들")에 대한 언급들을 포함한다. 실시예들은 개시된 개념들의 상이한 구현들 또는 인스턴스들이다. "실시예", "일 실시예", "특정 실시예" 등에 대한 언급들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 구체적으로 개시된 것들 뿐만 아니라, 본 개시내용의 사상 또는 범주 내에 속하는 수정들 또는 대안들을 포함하는 많은 가능한 실시예들이 고려된다.
본 개시내용은 개시된 실시예들로부터 발생할 수 있는 잠재적인 이점들을 논의할 수 있다. 이러한 실시예들의 모든 구현들이 반드시 잠재적인 이점들 중 임의의 또는 모든 것을 나타내는 것은 아닐 것이다. 특정 구현에 대해 이점이 실현되는지 여부는 많은 인자들에 의존하며, 이들 중 일부는 본 개시내용의 범위를 벗어난다. 실제로, 청구항들의 범위 내에 속하는 구현이 임의의 개시된 이점들 중 일부 또는 전부를 나타내지 않을 수 있는 많은 이유들이 있다. 예를 들어, 특정 구현은 개시된 실시예들 중 하나와 함께, 하나 이상의 개시된 이점들을 무효화하거나 약화시키는, 본 개시내용의 범위 밖의 다른 회로부를 포함할 수 있다. 더욱이, 특정 구현의 차선의 설계 실행(예를 들어, 구현 기술들 또는 도구들)은 또한 개시된 이점들을 무효화하거나 약화시킬 수 있다. 숙련된 구현을 가정하더라도, 이점들의 실현은 구현이 전개되는 환경 상황들과 같은 다른 인자들에 여전히 의존할 수 있다. 예를 들어, 특정 구현에 공급되는 입력들은 본 개시내용에서 해결되는 하나 이상의 문제들이 특정 기회에 발생하는 것을 방지할 수 있으며, 그 결과, 그 해결책의 이익이 실현되지 않을 수 있다. 본 개시내용 외부의 가능한 인자들의 존재를 고려할 때, 본 명세서에서 설명되는 임의의 잠재적인 이점들은, 침해를 입증하기 위해 충족되어야 하는 청구항 제한들로서 해석되지 않아야 한다는 것이 명백하게 의도된다. 오히려, 그러한 잠재적 이점들의 식별은 본 개시내용의 이익을 갖는 설계자들에게 이용가능한 개선의 유형(들)을 예시하도록 의도된다. 그러한 이점들이 허용가능하게 설명된다는 것(예를 들어, 특정 이점이 "발생할 수 있다"고 언급함)은 그러한 이점들이 실제로 실현될 수 있는지에 대한 의구심을 전달하도록 의도되는 것이 아니라, 그러한 이점들의 실현이 종종 부가적인 인자들에 의존한다는 기술적 현실을 인식하도록 의도된다.
달리 언급되지 않는 한, 실시예들은 비제한적이다. 즉, 개시된 실시예들은, 특정 특징에 대해 단일 예만이 설명되는 경우에도, 본 개시내용에 기초하여 작성되는 청구항들의 범위를 제한하도록 의도되지 않는다. 개시된 실시예들은, 이에 반하는 본 개시내용의 어떠한 진술도 없이, 제한적이기보다는 예시적인 것으로 의도된다. 따라서, 본 출원은 개시된 실시예들을 커버하는 청구항들뿐만 아니라, 본 개시내용의 이익을 갖는 당업자에게 명백할 그러한 대안들, 수정들 및 등가물들을 허용하도록 의도된다.
예를 들어, 본 출원에서의 특징들은 임의의 적합한 방식으로 조합될 수 있다. 따라서, 특징들의 임의의 그러한 조합에 대해 본 출원(또는 그에 대한 우선권을 주장하는 출원)의 심사 동안에 새로운 청구범위가 작성될 수 있다. 특히, 첨부된 청구항들을 참조하면, 종속 청구항들로부터의 특징들은 다른 독립 청구항들로부터 의존하는 청구항들을 포함하여, 적절한 경우 다른 종속 청구항들의 특징들과 조합될 수 있다. 유사하게, 개개의 독립 청구항들로부터의 특징들은 적절한 경우 조합될 수 있다.
따라서, 첨부된 종속 청구항들은 각각이 단일의 다른 청구항에 의존하도록 작성될 수 있지만, 부가적인 종속성들이 또한 고려된다. 본 개시내용과 일치하는 종속물에서의 특징들의 임의의 조합들이 고려되며, 이러한 또는 다른 출원에서 청구될 수 있다. 간단히 말하면, 조합들은 첨부된 청구항들에 구체적으로 열거된 것들로 제한되지 않는다.
적절한 경우, 하나의 포맷 또는 법정 유형(예를 들어, 장치)으로 작성된 청구항들은 다른 포맷 또는 법정 유형(예를 들어, 방법)의 대응하는 청구항들을 지원하도록 의도되는 것으로 또한 고려된다.
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본 개시내용은 법적인 문서이기 때문에, 다양한 용어들 및 문구들은 행정적 및 사법적 해석의 대상이 될 수 있다. 본 개시내용 전반에 걸쳐 제공되는 정의들뿐만 아니라 다음의 단락들이 본 개시내용에 기초하여 작성되는 청구항들을 해석하는 방법을 결정하는 데 사용될 것이라는 공지가 본 명세서에 주어진다.
물품의 단수 형태(즉, "a", "an" 또는 "the"가 선행되는 명사 또는 명사 문구)에 대한 언급들은, 문맥상 명확하게 달리 지시되지 않는 한, "하나 이상"을 의미하는 것으로 의도된다. 따라서, 청구항에서 "항목"에 대한 언급은, 수반되는 상황 없이, 항목의 부가적인 인스턴스들을 배제하지 않는다. "복수"의 항목들은 항목들 중 2개 이상의 세트를 지칭한다.
"~할 수 있다"라는 단어는 본 명세서에서 강제적인 의미(즉, ~ 해야 하는)가 아니라 허용적인 의미(즉, ~할 가능성을 갖는, ~할 수 있는)로 사용된다.
용어들 "포함하는"("comprising" 및 "including") 및 이들의 형태들은 개방형(open-ended)이며, "포함하지만 이로 한정되지 않는"을 의미한다.
용어 "또는"이 옵션들의 리스트에 관하여 본 개시내용에서 사용될 때, 문맥이 달리 제공하지 않는 한, 일반적으로 포괄적인 의미로 사용되는 것으로 이해될 것이다. 따라서, "x 또는 y"의 언급은 "x 또는 y, 또는 둘 모두"와 동등하고, 따라서 1) x지만 y 아님, 2) y지만 x 아님 및 3) x 및 y 둘 모두를 커버한다. 반면에, "둘 모두가 아니라 x 또는 y 중 어느 하나"와 같은 문구는 "또는"이 배타적인 의미로 사용되고 있다는 것을 명확하게 한다.
"w, x, y, 또는 z, 또는 이들의 임의의 조합" 또는 "... w, x, y, 및 z 중 적어도 하나"의 언급은 세트 내의 요소들의 총 수까지 단일 요소를 수반하는 모든 가능성들을 커버하도록 의도된다. 예를 들어, 세트 [w, x, y, z]가 주어지면, 이러한 문구들은 세트의 임의의 단일 요소(예를 들어, w지만 x, y, 또는 z 아님), 임의의 2개의 요소들(예를 들어, w 및 x지만 y 또는 z 아님), 임의의 3개의 요소들(예를 들어, w, x 및 y지만, z 아님) 및 4개의 요소들 모두를 커버한다. 따라서, "... w, x, y, 및 z 중 적어도 하나"라는 문구는 세트 [w, x, y, z]의 적어도 하나의 요소를 지칭하고, 이로써 요소들의 이러한 리스트 내의 모든 가능한 조합들을 커버한다. 이러한 문구는 w의 적어도 하나의 인스턴스, x의 적어도 하나의 인스턴스, y의 적어도 하나의 인스턴스, 및 z의 적어도 하나의 인스턴스가 있음을 요구하도록 해석되지 않아야 한다.
본 개시내용에서 다양한 "라벨들"이 명사들 또는 명사 문구들에 선행할 수 있다. 문맥이 달리 제공하지 않는 한, 특징에 대해 사용되는 상이한 라벨들(예를 들어, "제1 회로", "제2 회로", "특정 회로", "주어진 회로" 등)은 특징의 상이한 인스턴스들을 지칭한다. 추가적으로, 특징에 적용될 때, "제1", "제2" 및 "제3" 라벨들은, 달리 언급되지 않는 한, 어떠한 유형의 순서화(예를 들어, 공간적, 시간적, 논리적 등)를 의미하지 않는다.
문구 "~에 기초하여"는 결정에 영향을 주는 하나 이상의 인자들을 설명하기 위해 사용된다. 이러한 용어는 부가적인 인자들이 결정에 영향을 줄 수 있는 가능성을 배제하지 않는다. 즉, 결정은 단지 특정된 인자들에 기초하거나 또는 그 특정된 인자들뿐만 아니라 다른, 불특정된 인자들에 기초할 수 있다. "B에 기초하여 A를 결정한다"라는 문구를 고려한다. 이러한 문구는 B가 A를 결정하는 데 사용되거나 A의 결정에 영향을 주는 인자라는 것을 명시한다. 이러한 문구는 A의 결정이 C와 같은 일부 다른 인자에 또한 기초할 수 있음을 배제하지 않는다. 또한, 이 문구는 A가 B만에 기초하여 결정되는 실시예를 커버하도록 의도된다. 본 명세서에서 사용되는 바와 같이, "에 기초하여"라는 문구는 "적어도 부분적으로 기초하여"라는 문구와 동의어이다.
문구들 "~ 에 응답하여" 및 "~ 에 응답으로"는 효과를 트리거하는 하나 이상의 인자들을 설명한다. 이러한 문구는 부가적인 인자들이 특정 인자들과 공동으로 또는 특정 인자들과는 독립적으로 영향을 주거나 또는 달리 효과를 트리거할 수 있는 가능성을 배제하지 않는다. 즉, 효과는 단지 이들 인자들에만 응답할 수 있거나 또는 특정된 인자들 뿐만 아니라 다른 불특정된 인자들에 응답할 수 있다. "B에 응답하여 A를 수행한다"라는 문구를 고려한다. 이러한 문구는 B가 A의 수행을 트리거하는 또는 A에 대한 특정 결과를 트리거하는 인자라는 것을 명시한다. 이러한 문구는 A를 수행하는 것이 C와 같은 일부 다른 인자에 또한 응답할 수 있음을 배제하지 않는다. 이러한 문구는 또한 A를 수행하는 것이 B와 C에 응답하여 공동으로 수행될 수 있다는 것을 배제하지 않는다. 이러한 문구는 또한 A가 B에만 응답하여 수행되는 실시예를 커버하도록 의도된다. 본 명세서에서 사용되는 바와 같이, 문구 "응답하여"는 문구 "적어도 부분적으로 응답하여"와 동의어이다. 유사하게, 문구 "~에 응답하여"는 문구 "적어도 부분적으로 응답하여"와 동의어이다.
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본 개시내용 내에서, 상이한 엔티티들(이는, "유닛들", "회로들", 다른 구성요소들 등으로 다양하게 지칭될 수 있음)은 하나 이상의 태스크들 또는 동작들을 수행하도록 "구성된" 것으로 설명되거나 또는 청구될 수 있다. 이러한 표현-[하나 이상의 태스크들을 수행]하도록 구성된 [엔티티]-은 본 명세서에서 구조체(즉, 물리적인 것)를 지칭하는 데 사용된다. 더 상세하게는, 이러한 표현은 이러한 구조체가 동작 동안 하나 이상의 태스크들을 수행하도록 배열됨을 나타내는 데 사용된다. 구조체는 그 구조체가 현재 동작되고 있지 않더라도 일부 태스크를 수행하도록 "구성된다"고 말할 수 있다. 따라서, 일부 태스크를 수행"하도록 구성된" 것으로 설명된 또는 언급된 엔티티는 디바이스, 회로, 태스크를 구현하도록 실행가능한 프로그램 명령어들을 저장하는 메모리 및 프로세서 유닛을 갖는 시스템 등과 같은 물리적인 것을 지칭한다. 이러한 문구는 본 명세서에서 무형인 것을 지칭하기 위해 사용되지는 않는다.
일부 경우들에서, 다양한 유닛들/회로들/구성요소들은 태스크 또는 동작들의 세트를 수행하는 것으로 본 명세서에서 설명될 수 있다. 이들 엔티티들은, 구체적으로 언급되지 않더라도, 그러한 태스크들/동작들을 수행하도록 "구성"된다는 것이 이해된다.
용어 "~ 하도록 구성된"은 "~하도록 구성가능한"을 의미하도록 의도되지 않는다. 예를 들어, 프로그래밍되지 않은 FPGA는 특정 기능을 수행하도록 "구성된" 것으로 간주되지 않을 것이다. 그러나, 이러한 프로그래밍되지 않은 FPGA는 그 기능을 수행하도록 "구성가능"할 수 있다. 적절한 프로그래밍 후에, 이어서 FPGA는 특정 기능을 수행하도록 "구성된다"고 말할 수 있다.
본 개시내용에 기초한 미국 특허 출원들의 목적들을 위해, 구조체가 하나 이상의 태스크들을 수행하도록 "구성"된다고 청구항에서 언급하는 것은 명백히 그 청구항 요소에 대하여 35 U.S.C. §(112)(f)를 적용하지 않도록 의도된다. 출원인이 본 개시내용에 기초하여 미국 특허 출원의 심사 동안 섹션 112(f)의 적용을 원하면, [기능을 수행]"하기 위한 수단" 구조를 이용하여 청구항 요소들을 열거할 것이다.
상이한 "회로들"이 본 개시내용에서 설명될 수 있다. 이러한 회로들 또는 "회로부"는 조합 로직, 클로킹된 저장 디바이스들(예를 들어, 플립-플롭들, 레지스터들, 래치들 등), 유한 상태 머신들, 메모리(예를 들어, 랜덤 액세스 메모리, 내장형 동적 랜덤 액세스 메모리), 프로그래밍가능 로직 어레이들 등과 같은 다양한 유형들의 회로 요소들을 포함하는 하드웨어를 구성한다. 회로부는 맞춤 설계되거나 표준 라이브러리들로부터 취해질 수 있다. 다양한 구현들에서, 회로부는 적절하게 디지털 구성요소들, 아날로그 구성요소들, 또는 둘 모두의 조합을 포함할 수 있다. 특정 유형들의 회로들은 일반적으로 "유닛들"(예를 들어, 디코드 유닛, 산술 로직 유닛(ALU), 기능 유닛, 메모리 관리 유닛(MMU) 등)로 지칭될 수 있다. 그러한 유닛들은 또한 회로들 또는 회로부를 지칭한다.
따라서, 도면들에 예시되고 본 명세서에서 설명된 개시된 회로들/유닛들/구성요소들 및 다른 요소들은 이전 단락에서 설명된 것들과 같은 하드웨어 요소들을 포함한다. 많은 경우들에서, 특정 회로 내의 하드웨어 요소들의 내부 배열은 그 회로의 기능을 설명함으로써 특정될 수 있다. 예를 들어, 특정 "디코드 유닛"은 "명령어의 오피코드(opcode)를 프로세싱하고 그 명령어를 복수의 기능 유닛들 중 하나 이상에 라우팅하는" 기능을 수행하는 것으로 설명될 수 있으며, 이는 디코드 유닛이 이러한 기능을 수행하도록 "구성됨"을 의미한다. 이러한 기능의 규격은, 컴퓨터 분야의 당업자들에게, 회로에 대한 가능한 구조체들의 세트를 암시하기에 충분하다.
다양한 실시예들에서, 이전 단락에서 논의된 바와 같이, 회로들, 유닛들, 및 이들이 구현하도록 구성된 기능들 또는 동작들에 의해 정의된 다른 요소들, 배열 및 그러한 회로들/유닛들/구성요소들은 서로에 대해 그리고 이들이 상호작용하는 방식으로, 마이크로아키텍처 정의의 물리적 구현을 형성하도록 집적 회로에서 궁극적으로 제조되거나 FPGA로 프로그래밍되는 하드웨어의 마이크로아키텍처 정의를 형성한다. 따라서, 마이크로아키텍처 정의는 많은 물리적 구현들이 유도될 수 있는 구조체로서 당업자들에 의해 인식되며, 이들 모두는 마이크로아키텍처 정의에 의해 설명된 더 넓은 구조체에 속한다. 즉, 본 개시내용에 따라 공급되는 마이크로아키텍처 정의를 제공받는 당업자는, 과도한 실험 없이 그리고 통상의 기술의 적용으로, 회로들/유닛들/구성요소들의 디스크립션을 Verilog 또는 VHDL과 같은 하드웨어 디스크립션 언어(HDL)로 코딩함으로써 구조체를 구현할 수 있다. HDL 디스크립션은 종종, 기능적으로 보일 수 있는 방식으로 표현된다. 그러나, 본 분야의 당업자들에게, 이러한 HDL 디스크립션은 회로, 유닛 또는 구성요소의 구조체를 다음 레벨의 구현 세부사항으로 변환하는 데 사용되는 방식이다. 그러한 HDL 디스크립션은 (통상적으로 합성가능하지 않은) 거동 코드, (거동 코드와는 대조적으로, 통상적으로 합성가능한) 레지스터 전송 언어(RTL) 코드, 또는 구조적 코드(예를 들어, 로직 게이트들 및 그들의 연결을 특정하는 넷리스트)의 형태를 취할 수 있다. HDL 디스크립션은 주어진 집적 회로 제조 기술을 위해 설계된 셀들의 라이브러리에 대해 순차적으로 합성될 수 있고, 타이밍, 전력 및 다른 이유들로 인해 수정되어 최종 설계 데이터베이스를 생성할 수 있으며, 이는 파운드리(foundry)로 송신되어 마스크들을 생성하고 궁극적으로 집적 회로를 생성할 수 있다. 일부 하드웨어 회로들 또는 그의 부분들은 또한 회로도 편집기(schematic editor)로 맞춤 설계될 수 있고 합성된 회로부와 함께 집적 회로 설계 내로 캡처될 수 있다. 집적 회로들은 트랜지스터들, 및 다른 회로 요소들(예를 들어, 커패시터들, 저항기들, 인덕터들 등과 같은 수동 요소들) 및 트랜지스터들과 회로 요소들 사이의 상호연결부를 포함할 수 있다. 일부 실시예들은 하드웨어 회로들을 구현하기 위해 함께 커플링된 다수의 집적 회로들을 구현할 수 있고, 그리고/또는 일부 실시예들에서는 이산 요소들이 사용될 수 있다. 대안적으로, HDL 설계는 FPGA(Field Programmable Gate Array)와 같은 프로그래밍가능 로직 어레이로 합성될 수 있으며 FPGA에서 구현될 수 있다. 회로들의 그룹의 설계와 이들 회로들의 후속 저레벨 구현 사이의 이러한 디커플링은 일반적으로, 회로 또는 로직 설계자가 회로가 무엇을 하도록 구성되는지의 설명을 넘어서 저레벨 구현에 대한 특정 세트의 구조체들을 특정하지 않는 시나리오를 도출하는데, 이는 이러한 프로세스가 회로 구현 프로세스의 상이한 스테이지에서 수행되기 때문이다.
회로 요소들의 많은 상이한 저레벨 조합들이 회로의 동일한 규격을 구현하는 데 사용될 수 있다는 사실은 그 회로에 대한 다수의 등가 구조체들을 초래한다. 언급된 바와 같이, 이러한 저레벨 회로 구현들은 제조 기술의 변화들, 집적 회로를 제조하기 위해 선택된 파운드리, 특정 프로젝트를 위해 제공된 셀들의 라이브러리 등에 따라 변할 수 있다. 많은 경우들에서, 이들 상이한 구현들을 생성하기 위해 상이한 설계 도구들 또는 방법론들에 의해 이루어지는 선택들은 임의적일 수 있다.
게다가, 회로의 특정 기능 규격의 단일 구현이 주어진 실시예에 대해 많은 수의 디바이스들(예를 들어, 수백만 개의 트랜지스터들)을 포함하는 것이 일반적이다. 따라서, 엄청난 체적의 이러한 정보는, 등가의 가능한 구현들의 방대한 어레이는 말할 것도 없이, 단일 실시예를 구현하는 데 사용되는 저레벨 구조체의 완전한 설명을 제공하는 것을 비실용적으로 만든다. 이러한 이유로, 본 개시내용은 업계에서 일반적으로 사용되는 기능적 속기(shorthand)를 사용하여 회로들의 구조체를 설명한다.

Claims (20)

  1. 메모리 장치로서,
    복수의 비트 셀들 - 상기 비트 셀들은 제1 트랜지스터 영역에 형성된 제1 세트의 제1 트랜지스터들 및 제2 트랜지스터 영역에 형성된 제2 세트의 제2 트랜지스터들을 포함하고, 상기 제2 트랜지스터 영역은 상기 복수의 비트 셀들에 수직인 수직 차원에서 상기 제1 트랜지스터 영역 아래에 위치되고, 상기 복수의 비트 셀들은 적어도 제1 어레이의 비트 셀들과 제2 어레이의 비트 셀들로 분할됨 -;
    상기 수직 차원에서 상기 복수의 비트 셀들 아래에 위치된 제1 금속 층 - 상기 제1 금속 층은 상기 제1 어레이의 비트 셀들의 비트라인 출력들에 커플링된 제1 라우팅을 포함함 -;
    상기 수직 차원에서 상기 복수의 비트 셀들 위에 위치된 제2 금속 층 - 상기 제2 금속 층은 상기 제2 어레이의 비트 셀들의 비트라인 출력들에 커플링된 제2 라우팅을 포함함 -;
    상기 제1 라우팅에 의해 상기 제1 어레이의 비트 셀들의 상기 비트라인 출력들에 커플링된 제1 컬럼 입력/출력 로직 셀; 및
    상기 제2 라우팅에 의해 상기 제2 어레이의 비트 셀들의 상기 비트라인 출력들에 커플링된 제2 컬럼 입력/출력 로직 셀을 포함하며,
    상기 제1 어레이의 비트 셀들은 상기 제2 어레이의 비트 셀들보다 상기 제1 컬럼 입력/출력 로직 셀 및 상기 제2 컬럼 입력/출력 로직 셀로부터 더 멀리 위치되는, 메모리 장치.
  2. 제1항에 있어서, 상기 제1 컬럼 입력/출력 로직 셀의 출력들은 상기 제2 컬럼 입력/출력 로직 셀의 출력들에 커플링되는, 메모리 장치.
  3. 제1항에 있어서, 상기 제1 어레이의 비트 셀들의 상기 비트라인 출력들은 상기 제1 어레이의 비트 셀들에 커플링된 한 쌍의 상보적 비트라인들로부터의 출력들을 포함하는, 메모리 장치.
  4. 제1항에 있어서, 상기 제2 어레이의 비트 셀들의 상기 비트라인 출력들은 상기 제2 어레이의 비트 셀들에 커플링된 한 쌍의 상보적 비트라인들로부터의 출력들을 포함하는, 메모리 장치.
  5. 제1항에 있어서, 상기 제1 어레이의 비트 셀들의 상기 비트라인 출력들 및 상기 제2 어레이의 비트 셀들의 상기 비트라인 출력들은 적어도 일부의 제1 트랜지스터들의 출력들인, 메모리 장치.
  6. 제1항에 있어서, 상기 제1 어레이의 비트 셀들의 상기 비트라인 출력들은 상기 제2 금속 층에 위치된 한 쌍의 비트라인들에 커플링되며, 상기 메모리 장치는,
    상기 제2 금속 층에서의 상기 비트라인들과 상기 제1 어레이의 비트 셀들 근처의 상기 제1 금속 층에서의 상기 제1 라우팅 사이의 제1 쌍의 연결들을 더 포함하는, 메모리 장치.
  7. 제6항에 있어서, 상기 제1 쌍의 연결들은 상기 제1 어레이의 비트 셀들과 상기 제2 어레이의 비트 셀들 사이의 경계 근처의 한 쌍의 제1 더미 셀들에 위치되는, 메모리 장치.
  8. 제1항에 있어서,
    상기 제2 금속 층에서의 상기 제2 라우팅과 상기 제2 컬럼 입력/출력 로직 셀 근처의 상기 제2 컬럼 입력/출력 로직 셀의 입력들 사이의 제2 쌍의 연결들을 더 포함하며, 상기 제2 컬럼 입력/출력 로직 셀의 상기 입력들은 상기 제2 트랜지스터 영역에 위치되는, 메모리 장치.
  9. 제8항에 있어서, 상기 제2 쌍의 연결들은 상기 제1 컬럼 입력/출력 로직 셀과 상기 제2 컬럼 입력/출력 로직 셀 사이의 경계 근처의 제2 더미 셀에 위치되는, 메모리 장치.
  10. 제1항에 있어서, 상기 제1 어레이의 비트 셀들은 상기 수직 차원에 수직인 수평 차원에서 상기 제2 어레이의 비트 셀들에 인접하고, 상기 제1 컬럼 입력/출력 로직 셀은 상기 수평 차원에서 상기 제2 컬럼 입력/출력 로직 셀에 인접한, 메모리 장치.
  11. 제1항에 있어서, 상기 제1 컬럼 입력/출력 로직 셀은,
    상기 제1 트랜지스터 영역에 형성된 제3 세트의 제1 트랜지스터들; 및
    상기 제2 트랜지스터 영역에 형성된 제4 세트의 제2 트랜지스터들을 포함하며,
    상기 제1 트랜지스터들의 입력들과 상기 제2 트랜지스터들의 입력들은 병합되고 상기 제1 라우팅에 의해 상기 제1 어레이의 비트 셀들의 상기 비트라인 출력들에 커플링되는, 메모리 장치.
  12. 제11항에 있어서, 상기 제1 트랜지스터들 중 적어도 2개의 제1 트랜지스터들의 게이트들은 상기 제2 금속 층에서의 라우팅에 의해 커플링되는, 메모리 장치.
  13. 제11항에 있어서, 상기 제3 세트의 제1 트랜지스터들은 2개의 제1 트랜지스터들을 포함하고, 상기 제4 세트의 제2 트랜지스터들은 5개의 제2 트랜지스터들을 포함하는, 메모리 장치.
  14. 제1항에 있어서, 상기 비트 셀들 중 적어도 하나는 4개의 제1 트랜지스터들 및 2개의 제2 트랜지스터들을 포함하고, 상기 비트 셀은,
    상기 제1 트랜지스터들 중 제1의 제1 트랜지스터에 의해 형성된 제1 패스 게이트;
    상기 제1 트랜지스터들 중 제2의 제1 트랜지스터에 의해 형성된 제2 패스 게이트;
    상기 제1 트랜지스터들 중 제3의 제1 트랜지스터 및 상기 제2 트랜지스터들 중 제1의 제2 트랜지스터에 의해 형성된 제1 인버터; 및
    상기 제1 트랜지스터들 중 제4의 제1 트랜지스터 및 상기 제2 트랜지스터들 중 제2의 제2 트랜지스터에 의해 형성된 제2 인버터를 포함하며,
    상기 제1 인버터의 입력은 상기 제2 인버터의 출력과 교차 커플링되고, 상기 제2 인버터의 입력은 상기 제1 인버터의 출력과 교차 커플링되는, 메모리 장치.
  15. 메모리 장치를 위한 입력/출력 로직 셀로서,
    제1 트랜지스터 영역에 형성된 한 쌍의 제1 트랜지스터들 - 상기 제1 트랜지스터들은 제1 입력 소스/드레인 영역들, 제1 출력 소스/드레인 영역들, 및 제1 게이트들을 포함함 -;
    제2 트랜지스터 영역에 형성된 5개의 제2 트랜지스터들의 세트 - 상기 제2 트랜지스터들은 제2 입력 소스/드레인 영역들, 제2 출력 소스/드레인 영역들, 및 제2 게이트들을 포함하고, 상기 제2 트랜지스터 영역은 수직 차원에서 상기 제1 트랜지스터 영역 아래에 위치됨 -;
    상기 수직 차원에서 상기 제2 트랜지스터 영역 아래에 위치된 제1 금속 층 - 상기 제1 금속 층은 제1 어레이의 비트 셀들의 비트라인 출력들에 커플링된 제1 라우팅을 포함함 -; 및
    상기 수직 차원에서 상기 제1 트랜지스터 영역 위에 위치된 제2 금속 층을 포함하며,
    상기 제1 트랜지스터들의 상기 제1 입력 소스/드레인 영역들 및 상기 제2 트랜지스터들의 상기 제2 입력 소스/드레인 영역들은 병합되고, 상기 병합된 소스/드레인 영역들은 상기 제1 라우팅에 의해 상기 제1 어레이의 비트 셀들의 상기 비트라인 출력들에 커플링되고,
    상기 한 쌍의 제1 트랜지스터들의 상기 게이트들은 상기 제2 금속 층에서의 라우팅에 의해 커플링되고, 상기 제2 트랜지스터들 중 적어도 2개의 제2 트랜지스터들의 상기 게이트들은 상기 제1 금속 층에서의 라우팅에 의해 커플링되는, 입력/출력 로직 셀.
  16. 제15항에 있어서, 상기 메모리 장치에 대한 제2 입력/출력 로직 셀을 더 포함하며, 상기 제2 입력/출력 로직 셀은,
    상기 제1 트랜지스터 영역에 형성된 제2 쌍의 제1 트랜지스터들; 및
    상기 제2 트랜지스터 영역에 형성된 제2 세트의 5개의 제2 트랜지스터들을 포함하는, 입력/출력 로직 셀.
  17. 제16항에 있어서, 상기 제2 금속 층은 제2 어레이의 비트 셀들의 상기 비트라인 출력들에 커플링된 제2 라우팅을 포함하고, 상기 제2 입력/출력 로직 셀에서 상기 병합된 소스/드레인 영역들은 상기 제2 라우팅에 의해 상기 제2 어레이의 비트 셀들의 상기 비트라인 출력들에 커플링되는, 입력/출력 로직 셀.
  18. 메모리 장치로서,
    복수의 비트 셀들 - 상기 비트 셀들은 제1 트랜지스터 영역에 형성된 제1 세트의 제1 트랜지스터들 및 제2 트랜지스터 영역에 형성된 제2 세트의 제2 트랜지스터들을 포함하고, 상기 제2 트랜지스터 영역은 상기 복수의 비트 셀들에 수직인 수직 차원에서 상기 제1 트랜지스터 영역 아래에 위치되고, 상기 복수의 비트 셀들은 적어도 제1 어레이의 비트 셀들과 제2 어레이의 비트 셀들로 분할됨 -;
    상기 수직 차원에서 상기 복수의 비트 셀들 아래에 위치된 제1 금속 층 - 상기 제1 금속 층은 제1 라우팅을 포함함 -;
    상기 수직 차원에서 상기 복수의 비트 셀들 위에 위치된 제2 금속 층 - 상기 제2 금속 층은 상기 제2 어레이의 비트 셀들의 비트라인 출력들에 커플링된 제2 라우팅을 포함함 -;
    상기 제2 금속 층에 위치된 한 쌍의 비트라인들 - 상기 한 쌍의 비트라인들은 상기 제1 어레이의 비트 셀들의 상기 비트라인 출력들에 커플링됨 -; 및
    상기 제2 금속 층에서의 상기 비트라인들과 상기 제1 어레이의 비트 셀들 근처의 상기 제1 금속 층에서의 상기 제1 라우팅 사이의 한 쌍의 연결들을 포함하는, 메모리 장치.
  19. 제18항에 있어서, 상기 한 쌍의 연결들은 상기 제1 어레이의 비트 셀들과 상기 제2 어레이의 비트 셀들 사이의 경계 근처의 한 쌍의 더미 셀들에 위치되는, 메모리 장치.
  20. 제19항에 있어서, 상기 한 쌍의 연결들은 상기 한 쌍의 더미 셀들에서의 트렌치 금속들을 포함하는, 메모리 장치.
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