KR20240038985A - 에칭 방법 및 반도체 소자의 제조 방법 - Google Patents

에칭 방법 및 반도체 소자의 제조 방법 Download PDF

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Abstract

에칭 대상물을 비에칭 대상물에 비해 선택적으로 에칭할 수 있는 에칭 방법을 제공한다. 에칭 방법은, 불화니트로실을 함유하는 에칭 가스를, 에칭 가스에 의한 에칭의 대상인 에칭 대상물과 에칭 가스에 의한 에칭의 대상이 아닌 비에칭 대상물을 갖는 피에칭 부재(12)에 접촉시키고, 플라즈마를 사용하지 않고, 비에칭 대상물에 비해 에칭 대상물을 선택적으로 에칭하는 에칭 공정을 구비한다. 그리고, 에칭 대상물은 화학식 Si1 - xGex로 나타내어지는 실리콘 및 실리콘 게르마늄 중 적어도 일방을 함유하고, 비에칭 대상물은 화학식 Si1 - yGey로 나타내어지는 게르마늄 및 실리콘 게르마늄 중 적어도 일방을 함유한다. 양 화학식 중의 x는 0 이상 1 미만이며, y는 0 초과 1 이하이며, x는 y보다 작다.

Description

에칭 방법 및 반도체 소자의 제조 방법
본 발명은 에칭 방법 및 반도체 소자의 제조 방법에 관한 것이다.
반도체 디바이스의 고성능화를 위해, 실리콘(Si) 및 실리콘 게르마늄(Si1- xGex) 중 적어도 일방으로 이루어지는 에칭 대상물을, 게르마늄(Ge) 및 실리콘 게르마늄(Si1-yGey) 중 적어도 일방으로 이루어지는 비에칭 대상물에 비해 선택적으로 에칭하는 기술이 요구되어 있다. 여기에서, 상기 양 화학식 중의 x는 0 이상 1 미만이며, y는 0 초과 1 이하이며, x는 y보다 작다.
실리콘을 함유하는 에칭 대상물을 에칭하는 방법으로서는, 불화니트로실(NOF)을 함유하는 에칭 가스를 사용하고 또한 플라즈마를 사용하지 않는 드라이 에칭 방법을 들 수 있다. 예를 들면, 특허문헌 1에는 일산화질소(NO)와 불소 가스(F2)를 혼합함으로써 불화니트로실을 발생시키고, 질화규소에 비해 폴리실리콘을 선택적으로 에칭하는 방법이 개시되어 있다. 또한, 특허문헌 2에는 모노플루오로인터할로겐 가스와 일산화질소를 혼합함으로써 불화니트로실을 발생시키고, 질화규소에 비해 폴리실리콘을 선택적으로 에칭하는 방법이 개시되어 있다.
일본국 특허공개 공보 2014년 제236055호 국제공개 제2018/181104호
그러나, 게르마늄을 함유하는 비에칭 대상물에 비해, 실리콘을 함유하는 에칭 대상물을 선택적으로 에칭하는 기술은 알려져 있지 않다.
본 발명은, 화학식 Si1 - xGex로 나타내어지는 실리콘 및 실리콘 게르마늄 중 적어도 일방을 함유하는 에칭 대상물을, 화학식 Si1 - yGey로 나타내어지는 게르마늄 및 실리콘 게르마늄 중 적어도 일방을 함유하는 비에칭 대상물에 비해 선택적으로 에칭할 수 있는 에칭 방법, 및 반도체 소자의 제조 방법을 제공하는 것을 과제로 한다. 또한, 상기 양 화학식 중의 x는 0 이상 1 미만이며, y는 0 초과 1 이하이며, x는 y보다 작다.
상기 과제를 해결하기 위해, 본 발명의 일양태는 이하의 [1]~[8]과 같다.
[1] 불화니트로실을 함유하는 에칭 가스를, 상기 에칭 가스에 의한 에칭의 대상인 에칭 대상물과 상기 에칭 가스에 의한 에칭의 대상이 아닌 비에칭 대상물을 갖는 피에칭 부재에 접촉시키고, 플라즈마를 사용하지 않고, 상기 비에칭 대상물에 비해 상기 에칭 대상물을 선택적으로 에칭하는 에칭 공정을 구비하고,
상기 에칭 대상물은 화학식 Si1 - xGex로 나타내어지는 실리콘 및 실리콘 게르마늄 중 적어도 일방을 함유하고, 상기 비에칭 대상물은 화학식 Si1 - yGey로 나타내어지는 게르마늄 및 실리콘 게르마늄 중 적어도 일방을 함유하고,
상기 양 화학식 중의 x는 0 이상 1 미만이며, y는 0 초과 1 이하이며, x는 y보다 작은 에칭 방법.
[2] 상기 화학식 중의 x가 0 이상 0.1 이하인 [1]에 기재된 에칭 방법.
[3] 상기 화학식 중의 y가 0.1 초과 1 이하인 [1] 또는 [2]에 기재된 에칭 방법.
[4] 상기 화학식 중의 y가 0.2 이상 1 이하인 [1]에 기재된 에칭 방법.
[5] 상기 에칭 공정의 온도 조건이 -50℃ 이상 40℃ 이하인 [1] 내지 [4] 중 어느 한 항에 기재된 에칭 방법.
[6] 상기 에칭 가스가 불화니트로실만으로 이루어지는 가스, 또는 불화니트로실과 희석 가스를 함유하는 혼합 가스인 [1] 내지 [5] 중 어느 한 항에 기재된 에칭 방법.
[7] 상기 희석 가스가 질소 가스, 헬륨, 아르곤, 네온, 크립톤, 및 크세논으로부터 선택되는 적어도 일종인 [6]에 기재된 에칭 방법.
[8] [1] 내지 [7] 중 어느 한 항에 기재된 에칭 방법을 사용해서 반도체 소자를 제조하는 반도체 소자의 제조 방법으로서,
상기 피에칭 부재가, 상기 에칭 대상물 및 상기 비에칭 대상물을 갖는 반도체 기판이며,
상기 반도체 기판으로부터 상기 에칭 대상물의 적어도 일부를 상기 에칭에 의해 제거하는 처리 공정을 구비하는 반도체 소자의 제조 방법.
본 발명에 의하면, 화학식 Si1 - xGex로 나타내어지는 실리콘 및 실리콘 게르마늄 중 적어도 일방을 함유하는 에칭 대상물을, 화학식 Si1 - yGey로 나타내어지는 게르마늄 및 실리콘 게르마늄 중 적어도 일방을 함유하는 비에칭 대상물에 비해 선택적으로 에칭할 수 있다. 또한, 상기 양 화학식 중의 x는 0 이상 1 미만이며, y는 0 초과 1 이하이며, x는 y보다 작다.
도 1은 본 발명에 의한 에칭 방법의 일실시형태를 설명하는 에칭 장치의 일례의 개략도이다.
본 발명의 일실시형태에 대해서 이하에 설명한다. 또한, 본 실시형태는 본 발명의 일례를 나타낸 것이며, 본 발명은 본 실시형태에 한정되는 것은 아니다. 또한, 본 실시형태에는 여러 가지의 변경 또는 개량을 추가하는 것이 가능하며, 그와 같은 변경 또는 개량을 추가한 형태도 본 발명에 포함될 수 있다.
본 실시형태에 의한 에칭 방법은 불화니트로실(NOF)을 함유하는 에칭 가스를, 에칭 가스에 의한 에칭의 대상인 에칭 대상물과 에칭 가스에 의한 에칭의 대상이 아닌 비에칭 대상물을 갖는 피에칭 부재에 접촉시키고, 플라즈마를 사용하지 않고, 비에칭 대상물에 비해 에칭 대상물을 선택적으로 에칭하는 에칭 공정을 구비한다.
그리고, 본 실시형태에 의한 에칭 방법에 있어서는, 에칭 대상물은 화학식 Si1-xGex로 나타내어지는 실리콘 및 실리콘 게르마늄 중 적어도 일방을 함유하고, 비에칭 대상물은 화학식 Si1 - yGey로 나타내어지는 게르마늄 및 실리콘 게르마늄 중 적어도 일방을 함유한다. 또한, 양 화학식 중의 x는 0 이상 1 미만이며, y는 0 초과 1 이하이며, x는 y보다 작다.
에칭 가스를 피에칭 부재에 접촉시키면 에칭 대상물과 에칭 가스 중의 불화니트로실이 반응하기 때문에, 에칭 대상물의 에칭이 진행된다. 이것에 비해, 비에칭 대상물은 에칭 대상물과 비교해서 불화니트로실과 반응하기 어려우므로, 비에칭 대상물의 에칭은 진행되기 어렵다. 따라서, 본 실시형태에 의한 에칭 방법에 의하면, 비에칭 대상물에 비해 에칭 대상물을 선택적으로 에칭할 수 있다(즉, 높은 에칭 선택성이 얻어진다).
예를 들면, 비에칭 대상물의 에칭 속도에 대한 에칭 대상물의 에칭 속도의 비인 에칭 선택비를 10 이상으로 할 수 있다. 에칭 선택비는 30 이상인 것이 바람직하고, 50 이상인 것이 보다 바람직하다.
또한, 에칭 대상물과 비에칭 대상물이 모두 실리콘 게르마늄을 함유하는 경우에는, 화학식 Si1 - xGex 중의 x와 화학식 Si1 - yGey 중의 y의 차 y-x는 0.05 이상인 것이 바람직하고, 0.1 이상인 것이 보다 바람직하고, 0.2 이상인 것이 더 바람직하고, 0.3 이상인 것이 특히 바람직하다. y-x의 값이 상기 범위 내이면, 에칭 선택비를 상기 값으로 하는 것이 용이하다.
또한, 본 실시형태에 의한 에칭 방법에 의하면, 플라즈마를 사용하는 일 없이 에칭 대상물을 에칭할 수 있으므로, 고가인 플라즈마 발생 장치를 사용해서 에칭을 행할 필요가 없다. 그 때문에, 피에칭 부재의 에칭을 저비용으로 행할 수 있다.
상기 본 실시형태에 의한 에칭 방법은, 반도체 소자의 제조에 이용할 수 있다. 즉, 본 실시형태에 의한 반도체 소자의 제조 방법은, 본 실시형태에 의한 에칭 방법을 사용해서 반도체 소자를 제조하는 반도체 소자의 제조 방법이며, 피에칭 부재가 에칭 대상물 및 비에칭 대상물을 갖는 반도체 기판이며, 반도체 기판으로부터 에칭 대상물의 적어도 일부를 에칭에 의해 제거하는 처리 공정을 구비한다.
본 실시형태에 의한 에칭 방법은, 예를 들면 전계 효과 트랜지스터 등의 반도체 소자의 제조에 대해서 사용할 수 있다. 예를 들면, 폴리실리콘막과 실리콘 게르마늄막이 교대로 적층되어 이루어는 적층물에, 적층 방향을 따라 연장되고 또한 적층물을 관통하는 홈이 형성된 것에 비해, 본 실시형태에 의한 에칭 방법을 적용함으로써 홈의 내면에 노출되는 폴리실리콘막이 선택적 또한 등방적으로 에칭되기 때문에, 실리콘 게르마늄막의 단부가 홈 내로 돌출된 구조를 형성할 수 있다. 이와 같은 구조를 갖는 구조체를 형성하는 프로세스는, 상기 구조체를 반도체 소자의 구조체로서 이용할 수 있으므로, 전계 효과 트랜지스터 등의 반도체 소자의 제조에 이용된다.
상기 구조를 에칭에 의해 형성하는 프로세스는, 종래는 약액을 사용하는 웨트 에칭법에 의해 행해져 왔지만, 일반적으로는 약액을 사용하는 에칭보다 에칭 가스를 사용하는 에칭쪽이 미세 가공성이 우수한 것이 알려져 있다. 그 때문에, 본 실시형태에 의한 에칭 방법에는, 반도체 소자의 추가적인 미세화나 고집적화에 대한 공헌을 기대할 수 있다.
또한, 본 실시형태에 의한 에칭 방법에 있어서는 에칭을 저온에서 실시할 수 있기 때문에, 본 실시형태에 의한 에칭 방법은, 예를 들면 열에 약한 회로를 갖는 반도체 소자의 제조에 대해서 사용할 수 있다. 예를 들면, 상보형 금속 산화물 반도체(CMOS: Complementary Metal Oxide Semiconductor) 등은 에칭 시에 고온에 노출되면 회로에 손상이 발생하는 것이 우려되지만, 본 실시형태에 의한 에칭 방법에 의한 에칭을 채용하면 열에 의한 회로의 손상이 발생하기 어렵다.
또한, 비에칭 대상물 자신을 반도체 소자의 구조체로서 이용하는 경우에는, 비에칭 대상물로서 불화니트로실과 실질적으로 반응하지 않는 재료 또는 불화니트로실과의 반응이 매우 느린 재료가 사용된다. 즉, 비에칭 대상물로서, 화학식 Si1 -xGex로 나타내어지는 게르마늄 및 실리콘 게르마늄 중 적어도 일방을 사용할 수 있다. 단, 상기 화학식 중의 y는 0 초과 1 이하이다.
또한, 본 실시형태에 의한 에칭 방법은 클리닝에도 이용할 수 있다. 예를 들면, 실리콘을 함유하는 재료로 이루어지는 막을 기판 상에 성막하는 공정이나, 기판 상에 형성된 실리콘을 함유하는 재료의 막을 에칭하는 공정을 체임버 내에서 행한 후에, 체임버의 내면에 부착된 실리콘을 함유하는 부착물을 본 실시형태에 의한 에칭 방법에 의해 제거해서 클리닝할 수 있다. 또한, 이와 같은 클리닝에 있어서는, 체임버가 본 발명의 구성 요건인 피에칭 부재에 상당하고, 부착물이 본 발명의 구성 요건인 에칭 대상물에 상당하다.
이하, 본 실시형태에 의한 에칭 방법에 대해서 더 상세하게 설명한다.
[에칭 가스]
에칭 가스는 불화니트로실을 함유하는 가스이지만, 불화니트로실만으로 이루어지는 가스이어도 좋고, 불화니트로실과 타종의 가스를 함유하는 혼합 가스이어도 좋다. 에칭 가스가 불화니트로실과 타종의 가스를 함유하는 혼합 가스인 경우에는, 에칭 가스 중에 함유되는 불화니트로실의 함유량은 1체적% 이상인 것이 바람직하고, 5체적% 이상 80체적% 이하인 것이 보다 바람직하고, 10체적% 이상 70체적% 이하인 것이 더 바람직하고, 20체적% 이상 60체적% 이하인 것이 특히 바람직하다.
에칭 가스 중에 함유되는 불화니트로실의 함유량을 상기 범위 내로 해서 에칭을 행하면, 비에칭 대상물에 비해 에칭 대상물을 보다 선택적으로 에칭할 수 있다. 예를 들면, 비에칭 대상물의 에칭 속도에 대한 에칭 대상물의 에칭 속도의 비인 에칭 선택비를 10 이상으로 할 수 있다.
에칭 가스를 불화니트로실의 가스와 함께 구성하는 타종의 가스로서, 희석 가스 및 첨가 가스를 사용할 수 있다. 즉, 에칭 가스를 불화니트로실과, 희석 가스 및 첨가 가스 중 적어도 일방을 함유하는 혼합 가스로 할 수 있다. 여기에서, 첨가 가스란, 불화니트로실 및 희석 가스를 제외한 가스이다.
희석 가스로서는 불활성 가스가 적합하며, 구체적으로는 질소 가스(N2), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe)으로부터 선택되는 적어도 일종을 들 수 있다.
에칭 가스 중에 함유되는 희석 가스의 함유량은 특별히 한정되는 것은 아니지만, 0체적% 초과 99체적% 이하로 할 수 있다.
첨가 가스로서는 일산화질소(NO), 아산화질소(N2O) 등의 질소 산화물을 들 수 있다. 첨가 가스를 함유하는 혼합 가스를 에칭 가스로서 사용함으로써, 에칭 선택비가 높아지는 경우가 있다.
에칭 가스 중에 함유되는 첨가 가스의 함유량은 특별히 한정되는 것은 아니지만, 0체적% 이상 50체적% 이하로 하는 것이 바람직하고, 0체적% 초과 10체적% 이하로 하는 것이 보다 바람직하고, 1체적% 이상 7체적% 이하로 하는 것이 더 바람직하다.
또한, 에칭 가스 중에 금속 성분이 함유되어 있으면, 피에칭 부재가 상기 금속 성분에 오염되는 원인이 될 가능성이 있다. 그 때문에, 에칭 가스 중에는 금속 성분은 함유되어 있지 않은 것이 바람직하고, 예를 들면 금속 성분의 함유량은 1질량ppm 이하인 것이 바람직하다. 금속 성분의 예로서는 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Co), 니켈(Ni), 텅스텐(W), 알루미늄(Al), 구리(Cu), 망간(Mn) 등을 들 수 있다.
이들 금속 성분은 에칭 가스를 증류하는 처리나, 에칭 가스를 흡착제에 접촉시키는 처리에 의해 에칭 가스로부터 제거할 수 있다. 흡착제의 예로서는, 주기표의 제 1 족 또는 제 2 족에 속하는 금속의 불화물을 들 수 있다. 이와 같은 처리에 의해, 에칭 가스 중의 금속 성분의 함유량을 1질량ppm 이하로까지 내리는 것이 가능하다.
[에칭 공정의 압력 조건]
본 실시형태에 의한 에칭 방법에 있어서의 에칭 공정의 압력 조건은, 비에칭 대상물에 비해 에칭 대상물이 선택적으로 에칭된다면 특별히 한정되는 것은 아니지만, 1㎩ 이상 80㎪ 이하로 하는 것이 바람직하고, 100㎩ 이상 55㎪ 이하로 하는 것이 보다 바람직하고, 1㎪ 이상 40㎪ 이하로 하는 것이 더 바람직하고, 5㎪ 이상 20㎪ 이하로 하는 것이 특히 바람직하다.
예를 들면, 체임버 내에 피에칭 부재를 배치하고, 체임버에 에칭 가스를 유통시키면서 에칭을 행할 수 있지만, 에칭 가스의 유통 시의 체임버 내의 압력을 1㎩ 이상 80㎪ 이하로 할 수 있다. 에칭 가스의 유량은, 체임버의 크기나 체임버 내를 감압하는 배기 설비의 능력에 따라, 체임버 내의 압력이 일정하게 유지되도록 적당히 설정하면 좋다.
[에칭 공정의 온도 조건]
본 실시형태에 의한 에칭 방법에 있어서의 에칭 공정의 온도 조건은 특별히 한정되는 것은 아니지만, -100℃ 이상 100℃ 이하로 하는 것이 바람직하고, -80℃ 이상 80℃ 이하로 하는 것이 보다 바람직하고, -60℃ 이상 50℃ 이하로 하는 것이 더 바람직하고, -50℃ 이상 40℃ 이하로 하는 것이 특히 바람직하다.
온도 조건이 상기 범위 내이면 비에칭 대상물에 비해 에칭 대상물을 보다 선택적으로 에칭할 수 있고, 비에칭 대상물의 에칭 속도에 대한 에칭 대상물의 에칭 속도의 비인 에칭 선택비를 보다 높게 할 수 있다. 여기에서 온도 조건의 온도란, 피에칭 부재의 온도이지만, 에칭 장치의 체임버 내에 설치된 피에칭 부재를 지지하는 스테이지의 온도를 사용할 수도 있다.
불화니트로실은, 플라즈마를 발생시키지 않는 조건하 또한 소정의 온도 조건하(예를 들면, 50℃ 이하)에서는 게르마늄, 실리콘 게르마늄, 산화규소, 질화규소, 포토레지스트, 어모퍼스 카본 등의 비에칭 대상물과의 반응의 진행이 에칭 대상물과의 반응의 진행에 비해 느리다. 그 때문에, 피에칭 부재가 에칭 대상물과 비에칭 대상물의 양방을 갖는 경우에는, 본 실시형태에 의한 에칭 방법을 사용하면 비에칭 대상물을 거의 에칭하는 일 없이 에칭 대상물을 선택적으로 에칭할 수 있다.
따라서, 본 실시형태에 의한 에칭 방법은, 패터닝된 비에칭 대상물을 마스크로서 이용해서 에칭 대상물을 소정의 형상으로 가공하는 방법이나, 에칭 대상물과 비에칭 대상물을 갖는 구조체로부터 에칭 대상물을 제거하는 방법 등에 이용 가능하다.
[피에칭 부재]
본 실시형태에 의한 에칭 방법에 의해 에칭하는 피에칭 부재는 에칭 대상물과 비에칭 대상물을 갖지만, 에칭 대상물로 형성되어 있는 부분과 비에칭 대상물로 형성되어 있는 부분을 갖는 부재이어도 좋고, 에칭 대상물과 비에칭 대상물의 혼합물로 형성되어 있는 부재이어도 좋다. 또한, 피에칭 부재는 에칭 대상물, 비에칭 대상물 이외의 것을 갖고 있어도 좋다.
또한, 피에칭 부재의 형상은 특별히 한정되는 것은 아니고, 예를 들면 판상, 박상, 막상, 분말상, 괴상이어도 좋다. 피에칭 부재의 예로서는, 상술한 반도체 기판을 들 수 있다.
[에칭 대상물]
에칭 대상물은 실리콘 및 실리콘 게르마늄 중 적어도 일방을 함유하지만, 실리콘 및 실리콘 게르마늄 중 적어도 일방만으로 형성되어 있는 것이어도 좋고, 실리콘 및 실리콘 게르마늄 중 적어도 일방만으로 형성되어 있는 부분과 다른 재질로 형성되어 있는 부분을 갖는 것이어도 좋고, 실리콘 및 실리콘 게르마늄 중 적어도 일방과 다른 재질의 혼합물로 형성되어 있는 것이어도 좋다.
여기에서, 실리콘이란 규소 원자로 구성되어 있는 화합물이며(화학식 Si1 -xGex로 나타내어지고, 상기 화학식 중의 x가 0인 화합물), 예로서는 단결정 실리콘, 폴리실리콘, 어모퍼스 실리콘을 들 수 있다. 또한, 실리콘 게르마늄이란 규소와 게르마늄으로 구성되어 있는 화합물이며, 화학식 Si1 - xGex로 나타내어진다. 상기 화학식 중의 x는 0 초과 1 미만이며, 0 초과 0.1 이하인 것이 바람직하고, 0 초과 0.07 이하인 것이 보다 바람직하고, 0 초과 0.05 이하인 것이 더 바람직하다. 또한, 에칭 대상물과 비에칭 대상물이 함께 실리콘 게르마늄을 함유하는 경우에는, 실리콘 게르마늄을 나타내는 양 화학식 중의 x는 y보다 작다.
에칭 대상물을 구성하는 전체 원자 중 규소 원자가 차지하는 비율은 95질량% 이상인 것이 바람직하고, 97질량% 이상인 것이 보다 바람직하고, 99질량% 이상인 것이 더 바람직하다.
또한, 본 발명의 효과에 영향을 부여하지 않는 정도이면, 에칭 대상물에는 규소, 게르마늄 이외의 원자가 함유되어 있어도 좋다. 예를 들면, 폴리실리콘막의 원료 유래의 수소 원자가 폴리실리콘막 중에 함유되어 있어도, 본 발명의 효과는 문제없이 얻어진다.
또한, 에칭 대상물의 형상은 특별히 한정되는 것이 아니고, 예를 들면 판상, 박상, 막상, 분말상, 괴상이어도 좋다.
[비에칭 대상물]
비에칭 대상물은 불화니트로실과 실질적으로 반응하지 않거나, 또는 불화니트로실과의 반응이 매우 느리기 때문에, 본 실시형태에 의한 에칭 방법에 의해 에칭을 행해도 에칭이 거의 진행되지 않는 것이다. 비에칭 대상물은 게르마늄 및 실리콘 게르마늄 중 적어도 일방을 함유하지만, 게르마늄 및 실리콘 게르마늄 중 적어도 일방만으로 형성되어 있는 것이어도 좋고, 게르마늄 및 실리콘 게르마늄 중 적어도 일방만으로 형성되어 있는 부분과 다른 재질로 형성되어 있는 부분을 갖는 것이어도 좋고, 게르마늄 및 실리콘 게르마늄 중 적어도 일방과 다른 재질의 혼합물로 형성되어 있는 것이어도 좋다.
여기에서, 게르마늄이란 게르마늄 원자로 구성되어 있는 화합물이며(화학식 Si1-yGey로 나타내어지고, 상기 화학식 중의 y가 1인 화합물), 예로서는 α-게르마늄, β-게르마늄 등의 단결정 게르마늄이나 비정질의 게르마늄을 들 수 있다. 또한, 실리콘 게르마늄이란 규소와 게르마늄으로 구성되어 있는 화합물이며, 화학식 Si1-yGey로 나타내어진다. 상기 화학식 중의 y는 0 초과 1 미만이지만, 0.1 초과 1 미만인 것이 바람직하고, 0.2 이상 1 미만인 것이 보다 바람직하고, 0.25 이상 1 미만인 것이 더 바람직하고, 0.3 이상 1 미만인 것이 특히 바람직하다. 또한, 에칭 대상물과 비에칭 대상물이 함께 실리콘 게르마늄을 함유하는 경우에는, 실리콘 게르마늄을 나타내는 양 화학식 중의 x는 y보다 작다.
또한, 본 발명의 효과에 영향을 부여하지 않는 정도이면, 비에칭 대상물에는 규소, 게르마늄 이외의 원자가 함유되어 있어도 좋다. 예를 들면, 실리콘 게르마늄막의 원료 유래의 수소 원자가 실리콘 게르마늄막 중에 함유되어 있어도, 본 발명의 효과는 문제없이 얻어진다.
또한, 비에칭 대상물은 게르마늄이나 실리콘 게르마늄과 함께, 규소(Si)와 산소(O)로 이루어지는 규소산화물(예를 들면, 이산화규소(SiO2))이나, 어모퍼스 카본, 포토레지스트를 함유하고 있어도 좋다.
또한, 비에칭 대상물의 형상은 특별히 한정되는 것은 아니고, 예를 들면 판상, 박상, 막상, 분말상, 괴상이어도 좋다.
비에칭 대상물은, 본 실시형태에 의한 에칭 방법으로는 거의 에칭되지 않으므로, 에칭 가스에 의한 에칭 대상물의 에칭을 비에칭 대상물에 의해 억제할 수 있다. 그 때문에, 비에칭 대상물은 에칭 가스에 의한 에칭 대상물의 에칭을 억제하기 위한 레지스트 또는 마스크로서 사용할 수 있고, 또는 구조체를 형성하기 위한 재료로서 사용할 수 있다.
따라서, 본 실시형태에 의한 에칭 방법은, 패터닝된 비에칭 대상물을 레지스트 또는 마스크로서 이용하고, 에칭 대상물을 소정의 형상으로 가공하는(예를 들면, 피에칭 부재가 갖는 막상의 에칭 대상물을 소정의 막 두께로 가공한다) 등의 방법에 이용할 수 있으므로, 반도체 소자의 제조에 대해서 적합하게 사용 가능하다.
또한, 비에칭 대상물이 거의 에칭되지 않으므로, 반도체 소자 중 본래 에칭되어야 하지 않는 부분이 에칭되는 것을 비에칭 대상물에 의해 억제할 수 있고, 에칭에 의해 반도체 소자의 특성이 상실되는 것을 방지할 수 있다.
이어서, 본 실시형태에 의한 에칭 방법을 실시 가능한 에칭 장치의 구성의 일례와, 상기 에칭 장치를 사용한 에칭 방법의 일례를 도 1을 참조하면서 설명한다. 도 1의 에칭 장치는, 플라즈마를 사용하지 않는 플라즈마리스 에칭을 행할 수 있는 에칭 장치이다. 우선, 도 1의 에칭 장치에 대해서 설명한다.
도 1의 에칭 장치는 내부에서 에칭이 행해지는 체임버(10)와, 에칭하는 피에칭 부재(12)를 체임버(10)의 내부에 지지하는 스테이지(11)와, 피에칭 부재(12)의 온도를 측정하는 온도계(14)와, 체임버(10)의 내부의 가스를 배출하기 위한 배기용 배관(13)과, 배기용 배관(13)에 설치되어 체임버(10)의 내부를 감압하는 진공 펌프(15)와, 체임버(10)의 내부의 압력을 측정하는 압력계(16)를 구비하고 있다.
또한, 도 1의 에칭 장치는 체임버(10)의 내부에 에칭 가스를 공급하는 에칭 가스 공급부를 구비하고 있다. 이 에칭 가스 공급부는 불화니트로실의 가스를 공급하는 불화니트로실 가스 공급부(1)와, 희석 가스를 공급하는 희석 가스 공급부(2)와, 불화니트로실 가스 공급부(1)와 체임버(10)를 접속하는 불화니트로실 가스 공급용 배관(5)과, 불화니트로실 가스 공급용 배관(5)의 중간부에 희석 가스 공급부(2)를 접속하는 희석 가스 공급용 배관(6)을 갖고 있다.
또한, 불화니트로실 가스 공급용 배관(5)에는 불화니트로실 가스의 압력을 제어하는 불화니트로실 가스 압력 제어 장치(7)와, 불화니트로실 가스의 유량을 제어하는 불화니트로실 가스 유량 제어 장치(3)가 설치되어 있다. 또한, 희석 가스 공급용 배관(6)에는 희석 가스의 압력을 제어하는 희석 가스 압력 제어 장치(8)와, 희석 가스의 유량을 제어하는 희석 가스 유량 제어 장치(4)가 설치되어 있다.
그리고, 에칭 가스로서 불화니트로실 가스를 체임버(10)에 공급하는 경우에는, 불화니트로실 가스 공급부(1)로부터 불화니트로실 가스 공급용 배관(5)에 불화니트로실 가스를 송출함으로써, 불화니트로실 가스 공급용 배관(5)을 통해 불화니트로실 가스가 체임버(10)에 공급되도록 되어 있다.
또한, 에칭 가스로서 불화니트로실 가스와 불활성 가스 등의 희석 가스의 혼합 가스를 공급하는 경우에는, 불화니트로실 가스 공급부(1)로부터 불화니트로실 가스 공급용 배관(5)에 불화니트로실 가스를 송출함과 아울러, 희석 가스 공급부(2)로부터 불화니트로실 가스 공급용 배관(5)에 희석 가스 공급용 배관(6)을 통해 희석 가스를 송출한다. 이것에 의해, 불화니트로실 가스 공급용 배관(5)의 중간부에 있어서 불화니트로실 가스와 희석 가스가 혼합되어 혼합 가스가 되고, 이 혼합 가스가 불화니트로실 가스 공급용 배관(5)을 통해 체임버(10)에 공급되도록 되어 있다. 단, 불화니트로실 가스와 희석 가스를 각각 따로 체임버(10)에 공급하고, 체임버(10) 내에서 혼합 가스로 해도 좋다.
또한, 불화니트로실 가스 공급부(1) 및 희석 가스 공급부(2)의 구성은 특별히 한정되는 것은 아니고, 예를 들면 봄베나 실린더 등이어도 좋다. 또한, 불화니트로실 가스 유량 제어 장치(3) 및 희석 가스 유량 제어 장치(4)로서는, 예를 들면 매스플로우 컨트롤러나 플로우 미터 등을 이용할 수 있다.
에칭 가스를 체임버(10)로 공급할 때에는, 에칭 가스의 공급 압력(즉, 도 1에 있어서의 불화니트로실 가스 압력 제어 장치(7)의 값)을 소정값으로 유지하면서 공급하는 것이 바람직하다. 즉, 에칭 가스의 공급 압력은 20㎪ 이상 1500㎪ 이하로 하는 것이 바람직하고, 40㎪ 이상 700㎪ 이하로 하는 것이 보다 바람직하고, 60㎪ 이상 400㎪ 이하로 하는 것이 더 바람직하다. 에칭 가스의 공급 압력이 상기 범위 내이면, 체임버(10)로의 에칭 가스의 공급이 원활하게 행해짐과 아울러, 도 1의 에칭 장치가 갖는 부품(예를 들면, 상기 각종 장치나 상기 배관)에 대한 부하가 작다.
또한, 체임버(10) 내에 공급된 에칭 가스의 압력은 0.1㎩ 이상 80㎪ 이하로 하는 것이 바람직하고, 100㎩ 이상 55㎪ 이하로 하는 것이 보다 바람직하고, 1.3㎪ 이상 40㎪ 이하로 하는 것이 더 바람직하다. 체임버(10) 내의 에칭 가스의 압력이 상기 범위 내이면, 충분한 에칭 속도가 얻어짐과 아울러, 에칭 선택비가 높아지기 쉽다.
에칭 가스를 공급하기 이전의 체임버(10) 내의 압력은, 에칭 가스의 공급 압력 이하, 또는 에칭 가스의 공급 압력보다 저압이면 특별히 한정되는 것은 아니지만, 예를 들면 0.1㎩ 이상 40㎪ 미만인 것이 바람직하고, 10㎩ 이상 20㎪ 이하인 것이 보다 바람직하다.
에칭 가스의 공급 압력과, 에칭 가스를 공급하기 이전의 체임버(10) 내의 압력의 차는 1.5㎫ 이하인 것이 바람직하고, 0.6㎫ 이하인 것이 보다 바람직하고, 0.2㎫ 이하인 것이 더 바람직하다. 차가 상기 범위 내이면, 체임버(10)로의 에칭 가스의 공급이 원활하게 행해지기 쉽다.
에칭 가스를 체임버(10)로 공급할 때에는, 에칭 가스의 온도를 소정값으로 유지하면서 공급하는 것이 바람직하다. 즉, 에칭 가스의 공급 온도는 -50℃ 이상 100℃ 이하인 것이 바람직하다.
에칭을 행할 때의 피에칭 부재(12)의 온도는 -100℃ 이상 100℃ 이하로 하는 것이 바람직하고, -80℃ 이상 80℃ 이하로 하는 것이 보다 바람직하고, -60℃ 이상 50℃ 이하로 하는 것이 더 바람직하고, -50℃ 이상 40℃ 이하로 하는 것이 특히 바람직하다. 이 온도 범위 내이면, 피에칭 부재(12)가 갖는 에칭 대상물의 에칭이 원활하게 진행됨과 아울러, 에칭 장치에 대한 부하가 작아 에칭 장치의 수명이 길어지기 쉽다.
에칭의 처리 시간(이하, 「에칭 시간」이라고 기재하는 경우도 있다)은, 피에칭 부재(12)가 갖는 에칭 대상물을 어느 정도 에칭하고 싶은지에 따라 임의로 설정할 수 있지만, 반도체 소자 제조 프로세스의 생산 효율을 고려하면 180분 이내인 것이 바람직하고, 120분 이내인 것이 보다 바람직하고, 60분 이내인 것이 더 바람직하고, 40분 이내인 것이 특히 바람직하다. 또한, 에칭의 처리 시간이란, 체임버(10)의 내부에 에칭 가스를 도입하고 나서 에칭을 끝내기 위해 체임버(10)의 내부의 에칭 가스를 배기할 때까지의 시간을 가리킨다.
본 실시형태에 의한 에칭 방법은 도 1의 에칭 장치와 같은, 반도체 소자 제조 공정에 사용되는 일반적인 에칭 장치를 사용해서 실시할 수 있고, 사용 가능한 에칭 장치의 구성은 특별히 한정되지 않는다.
예를 들면, 불화니트로실 가스 공급용 배관(5)과 피에칭 부재(12)의 위치 관계는, 에칭 가스를 피에칭 부재(12)에 접촉시킬 수 있으면 특별히 한정되지 않는다. 또한, 체임버(10)의 온도 조절 기구의 구성에 대해서도, 피에칭 부재(12)의 온도를 임의의 온도로 조절할 수 있으면 좋으므로, 스테이지(11) 상에 피에칭 부재(12)의 온도 조절 기구를 직접 구비하는 구성이어도 좋고, 외장형의 온도 조절기로 체임버(10)의 외측으로부터 체임버(10)에 가온 또는 냉각을 행해도 좋다.
또한, 도 1의 에칭 장치의 재질은 불화니트로실에 대한 내부식성을 갖고, 또한 소정의 압력으로 감압할 수 있는 것이면 특별히 한정되지 않는다. 예를 들면, 에칭 가스에 접촉하는 부분에는 이트륨(Y), 니켈, 니켈기 합금, 알루미늄(Al), 스테인리스강, 백금(Pt) 등의 금속이나, 이들 금속의 화합물(예를 들면, 금속 불화물, 금속 질화물, 금속 산화물)이나, 알루미나 등의 세라믹이나, 불소 수지나 불소 고무 등을 사용할 수 있다.
니켈기 합금의 구체예로서는 인코넬(등록 상표), 하스텔로이(등록 상표), 모넬(등록 상표) 등을 들 수 있다. 또한, 불소 수지로서는, 예를 들면 폴리테트라플루오로에틸렌(PTFE), 폴리클로트리플루오로에틸렌(PCTFE), 4불화에틸렌·퍼플루오로알콕시에틸렌 공중합체(PFA), 폴리불화비닐리덴(PVDF) 등을 들 수 있다. 또한, 불소 고무로서는, 예를 들면 바이턴(등록 상표), 칼레즈(등록 상표) 등을 들 수 있다.
실시예
이하에 실시예 및 비교예를 나타내고, 본 발명을 의해 상세하게 설명한다.
(실시예 1)
도 1의 에칭 장치와 대략 마찬가지의 구성을 갖는 에칭 장치를 사용해서 피에칭 샘플의 에칭을 행했다. 실시예 1에 있어서 사용한 피에칭 샘플에 대해서 설명한다. 직경 100㎜의 원판상의 실리콘 웨이퍼의 표면 상에 막 두께 500㎚의 폴리실리콘막을 성막한 것(SEIREN KST Corp.제), 및 직경 100㎜의 원판상의 실리콘 웨이퍼의 표면 상에 막 두께 100㎚의 실리콘 게르마늄(Si0.7Ge0.3)막을 성막한 것(SEIREN KST Corp.제)을 각각 준비했다.
그리고, 이들 2종의 피에칭 샘플을 에칭 장치의 체임버의 내부의 스테이지 상에 나란히 적재하고, 스테이지의 온도를 20℃로 냉각했다. 이어서, 유량 10mL/min의 불화니트로실의 가스와 유량 90mL/min의 아르곤을 혼합해서 혼합 가스로 하고, 이 혼합 가스를 에칭 가스로 했다. 그리고, 이 에칭 가스를 체임버의 내부에 유량 100mL/min으로 공급하고, 1분간 유통시켜서 에칭을 행했다. 에칭 가스의 유통 시의 체임버의 내부의 압력은 6.7㎪로 하고, 불화니트로실 가스의 분압은 0.67㎪로 했다.
이것에 의해, 상기 2종의 피에칭 샘플의 폴리실리콘막 및 실리콘 게르마늄막의 에칭이 행해졌다. 에칭 가스의 유통이 종료되면 스테이지의 냉각을 끝내고, 체임버의 내부를 아르곤으로 치환했다.
에칭이 종료되면 체임버를 개방해서 피에칭 샘플을 인출하고, 폴리실리콘막 및 실리콘 게르마늄막의 막 두께를 각각 측정했다. 폴리실리콘막 및 실리콘 게르마늄막의 막 두께는 Filmetrics, INC.제의 F20 막 두께 측정 시스템을 사용해서 측정했다. 또한, 막 두께의 측정 조건은 이하와 같다.
측정 압력: 대기압(101.3㎪)
측정 온도: 28℃
측정 분위기: 대기
측정 파장 영역: 600~1100㎚
폴리실리콘막 및 실리콘 게르마늄막 각각에 대해서, 에칭 전의 막 두께(단위는 ㎚)로부터 에칭 후의 막 두께(단위는 ㎚)를 빼고, 그것을 에칭 시간(단위는 min)으로 나눔으로써, 폴리실리콘 및 실리콘 게르마늄의 에칭 속도(단위는 ㎚/min)를 각각 산출했다. 그리고, 비에칭 대상물(실리콘 게르마늄)의 에칭 속도에 대한 에칭 대상물(폴리실리콘)의 에칭 속도의 비(에칭 선택비)를 산출했다. 결과를 표 1에 나타낸다.
(실시예 2~12 및 비교예 1~4)
불화니트로실 가스 및 아르곤의 유량과, 스테이지의 온도와, 체임버의 내부의 압력을 표 1에 나타내는 바와 같이 한 점을 제외하고는, 실시예 1과 마찬가지로 해서 5종의 피에칭 샘플의 에칭을 행하고, 폴리실리콘, 실리콘 게르마늄, 및 게르마늄의 에칭 속도 및 그 비를 각각 산출했다. 결과를 표 1에 나타낸다.
또한, 실시예 5~7 및 실시예 11에 있어서 사용한 피에칭 샘플은, 직경 100㎜의 원판상의 실리콘 웨이퍼의 표면 상에 막 두께 100㎚의 Si0 . 8Ge0 .2막, Si0 . 2Ge0 .8막, Si0.95Ge0.05막, Si0 . 5Ge0 .5막, 또는 게르마늄막을 성막한 것이며, 어느 것이나 SEIREN KST Corp.제이다.
실시예 1~3, 실시예 10, 및 실시예 12의 결과로부터, 에칭 온도(스테이지의 온도)가 -20℃ 이상 40℃ 이하인 경우에는 실리콘 게르마늄에 비해 폴리실리콘이 선택적으로 에칭되는 것을 알 수 있다. 또한, 에칭 온도가 낮아짐에 따라, 비에칭 대상물의 에칭 속도에 대한 에칭 대상물의 에칭 속도의 비인 에칭 선택비가 향상되었다.
그리고, 에칭 온도(스테이지의 온도)가 -20℃ 이상 20℃ 이하인 경우에는 에칭 선택비가 특히 높고, 에칭 온도가 40℃인 경우에는 에칭 선택비가 약간 낮았다.
또한, 일산화질소가 함유되는 혼합 가스를 에칭 가스로서 사용하면 에칭 선택비가 높아졌다.
실시예 3~6의 결과로부터, 비에칭 대상물 중의 게르마늄의 함유량이 20몰% 이상 있으면, 실리콘 게르마늄에 비해 폴리실리콘이 선택적으로 에칭되는 것을 알 수 있다.
실시예 7의 결과로부터, 에칭 대상물로서 실리콘 게르마늄 중에 게르마늄이 5몰% 포함되어 있어도, 게르마늄이 30몰% 포함되어 있는 실리콘 게르마늄(비에칭 대상물)에 비해 선택적으로 에칭되는 것을 알 수 있다.
실시예 8, 9의 결과로부터, 에칭 가스 중의 불화니트로실의 비율이 50체적%인 경우나, 에칭 시의 체임버 내의 압력이 20㎪인 경우이어도, 실리콘 게르마늄에 비해 폴리실리콘이 선택적으로 에칭되는 것을 알 수 있다.
실시예 11의 결과로부터, 에칭 대상물 중에 게르마늄이 50몰% 포함되어 있어도, 비정질 게르마늄에 비해 선택적으로 에칭되는 것을 알 수 있다.
비교예 1~3의 결과로부터, 에칭 가스로서 일산화질소, 불소 가스, 아르곤의 혼합 가스나, 일산화질소, 3불화염소(ClF3), 아르곤의 혼합 가스나, 일산화질소, 1불화염소(ClF), 아르곤의 혼합 가스를 사용한 경우에는, 폴리실리콘에 비해 실리콘 게르마늄이 우선적으로 에칭되는 것을 알 수 있다. 이것에 의해, 일산화질소와 불소 포함 원자 가스를 함유하는 혼합 가스를 에칭 가스로서 사용해도, 실리콘 게르마늄에 비해 폴리실리콘이 선택적으로 에칭되는 선택적 에칭은 실현할 수 없는 것을 알 수 있다.
또한, 비교예 4의 결과로부터, 에칭 대상물과 비에칭 대상물이 모두 실리콘 게르마늄이었던 경우에는 게르마늄의 비율이 보다 큰 쪽이 에칭 속도는 작고, 게르마늄의 비율이 큰 실리콘 게르마늄은 에칭 대상물로서 적합하지 않은 것을 알 수 있다.
1: 불화니트로실 가스 공급부 2: 희석 가스 공급부
3: 불화니트로실 가스 유량 제어 장치 4: 희석 가스 유량 제어 장치
5: 불화니트로실 가스 공급용 배관 6: 희석 가스 공급용 배관
7: 불화니트로실 가스 압력 제어 장치 8: 희석 가스 압력 제어 장치
10: 체임버 11: 스테이지
12: 피에칭 부재 13: 배기용 배관
14: 온도계 15: 진공 펌프
16: 압력계

Claims (8)

  1. 불화니트로실을 함유하는 에칭 가스를, 상기 에칭 가스에 의한 에칭의 대상인 에칭 대상물과 상기 에칭 가스에 의한 에칭의 대상이 아닌 비에칭 대상물을 갖는 피에칭 부재에 접촉시키고, 플라즈마를 사용하지 않고, 상기 비에칭 대상물에 비해 상기 에칭 대상물을 선택적으로 에칭하는 에칭 공정을 구비하고,
    상기 에칭 대상물은 화학식 Si1 - xGex로 나타내어지는 실리콘 및 실리콘 게르마늄 중 적어도 일방을 함유하고, 상기 비에칭 대상물은 화학식 Si1 - yGey로 나타내어지는 게르마늄 및 실리콘 게르마늄 중 적어도 일방을 함유하고,
    상기 양 화학식 중의 x는 0 이상 1 미만이며, y는 0 초과 1 이하이며, x는 y보다 작은 에칭 방법.
  2. 제 1 항에 있어서,
    상기 화학식 중의 x가 0 이상 0.1 이하인 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 화학식 중의 y가 0.1 초과 1 이하인 에칭 방법.
  4. 제 1 항에 있어서,
    상기 화학식 중의 y가 0.2 이상 1 이하인 에칭 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 에칭 공정의 온도 조건이 -50℃ 이상 40℃ 이하인 에칭 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 에칭 가스가 불화니트로실만으로 이루어지는 가스, 또는 불화니트로실과 희석 가스를 함유하는 혼합 가스인 에칭 방법.
  7. 제 6 항에 있어서,
    상기 희석 가스가 질소 가스, 헬륨, 아르곤, 네온, 크립톤, 및 크세논으로부터 선택되는 적어도 일종인 에칭 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 에칭 방법을 사용해서 반도체 소자를 제조하는 반도체 소자의 제조 방법으로서,
    상기 피에칭 부재가 상기 에칭 대상물 및 상기 비에칭 대상물을 갖는 반도체 기판이며,
    상기 반도체 기판으로부터 상기 에칭 대상물의 적어도 일부를 상기 에칭에 의해 제거하는 처리 공정을 구비하는 반도체 소자의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100236055B1 (ko) 1997-04-28 1999-12-15 김영환 전계 방출 소자 및 제조방법
WO2018181104A1 (ja) 2017-03-27 2018-10-04 関東電化工業株式会社 ドライエッチング方法またはドライクリーニング方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6139986B2 (ja) * 2013-05-31 2017-05-31 東京エレクトロン株式会社 エッチング方法
US9425041B2 (en) * 2015-01-06 2016-08-23 Lam Research Corporation Isotropic atomic layer etch for silicon oxides using no activation
JP6426489B2 (ja) * 2015-02-03 2018-11-21 東京エレクトロン株式会社 エッチング方法
US10283319B2 (en) * 2016-12-22 2019-05-07 Asm Ip Holding B.V. Atomic layer etching processes
JP7145740B2 (ja) * 2018-01-22 2022-10-03 東京エレクトロン株式会社 エッチング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100236055B1 (ko) 1997-04-28 1999-12-15 김영환 전계 방출 소자 및 제조방법
WO2018181104A1 (ja) 2017-03-27 2018-10-04 関東電化工業株式会社 ドライエッチング方法またはドライクリーニング方法

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