KR20240037951A

KR20240037951A - 면 접합부를 갖는 반도체-초전도체 하이브리드 디바이스

Info

Publication number: KR20240037951A
Application number: KR1020247001587A
Authority: KR
Inventors: 게오르그 볼프강 윈클러; 4세 존 킹 갬블; 후그달렘 케빈 알렉산더 반; 파하드 카리미; 로만 미콜라요비치 루친; 찰스 마사메드 마커스; 사울리우스 바이티에케나스; 안드레아스 사이먼 포쉴; 알리사 다닐렌코; 데이비다스 사보니스; 에오인 코너 오파렐
Original assignee: 마이크로소프트 테크놀로지 라이센싱, 엘엘씨
Priority date: 2021-08-06
Filing date: 2021-08-06
Publication date: 2024-03-22
Also published as: WO2023014376A1; AU2021459254A1; EP4381919A1; CN117859419A; CA3227228A1

Abstract

반도체-초전도체 하이브리드 디바이스(400)는, 2DEG 또는 2DHG를 호스팅(hosting)하도록 구성되는 반도체 컴포넌트(420); 반도체 컴포넌트의 채널 내에 초전도성을 유도하기 위한 초전도체 컴포넌트(430); 및 공핍 게이트의 세트(452, 545, 456)를 포함한다. 초전도체 컴포넌트는, 접지되는 초전도체의 스트립을 포함한다. 공핍 게이트는, 채널의 제1 외측 세그먼트를 규정하기 위한 제1 외측 게이트(452 a, 452 b); 채널의 제2 외측 세그먼트를 규정하기 위한 제2 외측 게이트(456 a, 456b); 및 채널의 내측 세그먼트를 규정하기 위한 내측 게이트(454 a, 454 b)를 포함한다. 디바이스는, 제1 외측 게이트와 내측 게이트 사이의 공간, 및 제1 공간을 게이팅하기 위한 헬퍼 게이트(470 a)를 포함하는 제1 접합부; 및 제2 외측 게이트와 내측 게이트 사이의 공간, 및 제2 공간을 게이팅하기 위한 헬퍼 게이트(470 b)를 포함하는 제2 접합부를 더 포함한다. 헬퍼 게이트는, 채널을 도선(472 a, 472 b)에 연결시키도록 동작가능하다.

Description

면 접합부를 갖는 반도체-초전도체 하이브리드 디바이스

초전도체가 근접한 반도체 나노와이어는, 올바른 조건이 제공된다면, 물질의 위상기하학적 상(topological phase)을 호스팅할(host) 것으로 예상된다. 이는, 이러한 반도체 나노와이어가 내결함성(fault-tolerant) 양자 컴퓨터의 구성 요소로서의 유망한 후보가 되게 한다. 통상적으로 에피택셜 2D 웨이퍼 스택의 부분으로서 성장되지만 제조 중에 물질 성장 후에 퇴적될 수도 있는, 종래의 초전도체에 대한 근접 커플링을 갖는 2차원 전자 가스("2DEG", two-dimensional electron gas)에 기초한 반도체 나노와이어에 의해 구체적인 실현예가 제공된다. 이러한 물질 플랫폼은 상당한 스핀-궤도 커플링 및 큰 전자 g 인자(g-factor)를 가지며, 이들은 위상기하학적 상태의 형성을 위한 핵심 구성 요소이다. 2D 플랫폼은, 에칭 및 퇴적이 수반되는 하향식 리소그래피 패터닝을 통해 복잡한 디바이스 지오메트리를 가능하게 한다.

위상기하학적 상은 나노와이어의 단부에 마요라나 제로 모드(MZM, Majorana zero mode)의 쌍의 형태로 스스로 발현한다. 단부로부터 멀리, 나노와이어의 벌크를 따라, 단전자 스펙트럼 내의 간격(gap)이 존재한다. 터널링 전도도(tunneling conductance)에서의 제로 바이어스 피크(ZBP, zero-bias peak)를 검출하기 위해 실험은 통상적으로 나노와이어의 단부에서 터널링 분광법을 사용한다.

그러한 나노와이어의 네트워크를 형성하고 네트워크의 부분 내에 위상기하학적 레짐(topological regime)을 유도함으로써, 양자 컴퓨팅의 목적을 위해 조작될 수 있는 양자 비트를 생성하는 것이 가능한다. 큐비트(qubit)로서도 지칭되는 양자 비트는, 2개의 가능한 결과를 갖는 측정이 수행될 수 있지만, 임의의 주어진 때에(측정되고 있지 않을 때) 실제로는, 상이한 결과에 대응하는 2개의 상태의 양자 중첩 상태에 있을 수 있는 요소이다.

위상기하학적 상을 유도하기 위해, 초전도체(예컨대, 알루미늄)가 초전도 거동을 보이는 온도로 디바이스가 냉각된다. 초전도체는 인접한 반도체에 근접 효과를 야기하고, 이에 의해, 초전도체와의 계면 근처의 반도체의 영역 또한 초전도 특성을 보이며, 즉, 인접한 반도체 내에 초전도 페어링 간격이 유도된다. 디바이스에 자기장이 인가될 때 반도체의 이 영역 내에 MZM이 형성된다.

자기장의 역할은 반도체 내의 스핀 겹침(spin degeneracy)을 제거하는 것이다. 양자계의 맥락에서의 겹침은, 상이한 양자 상태가, 동일한 에너지 준위를 갖는 경우를 지칭한다. 겹침을 제거한다는 것은, 그러한 상태가, 상이한 에너지 준위를 취하도록 하는 것을 의미한다. 스핀 겹침은, 상이한 스핀 상태가, 동일한 에너지 준위를 갖는 경우를 지칭한다. 스핀 겹침은 자기장에 의하여 제거될 수 있으며, 이는 상이하게 스핀 분극된 전자 사이에 에너지 준위 갈라짐을 야기한다. 이는 제이만 효과(Zeeman effect)로서 공지되어 있다. 일반적인(trivial) 초전도 간격을 좁히고 시스템 내에 위상기하학적 간격을 다시 벌리기 위해, 제이만 에너지는, 즉, 에너지 준위 갈라짐의 크기는, 적어도 초전도 간격만큼 커야 한다.

통상적으로, MZM을 유도하는 것은 또한, 정전위로 나노와이어를 게이팅함으로써 나노와이어 내의 전하 캐리어의 정전위를 조정하는 것을 요구한다. 정전위는 게이트 전극을 사용하여 인가된다. 정전위를 인가하는 것은, 반도체 컴포넌트의 전도대 또는 가전자대 내의 전하 캐리어의 수를 조작한다.

반도체-초전도체 하이브리드 시스템의 전자적 특성을 특성화하기 위한 필요성이 존재한다. 비국소적 전도도 측정은 특히 관심 사항이다. 반도체 컴포넌트의 한 단자와 초전도체 컴포넌트 사이의 전도도가 측정되는 국소적 전도도 측정과는 반대로, 비국소적 전도도는 나노와이어의 두 단자를 관통하는 전도도이다.

비국소적 전도도를 측정하기 위해 사용되는 비교예 시스템(100)의 개략적 평면도가 도 1에 예시되어 있다. 시스템(100)은, 2DEG를 호스팅하도록 구성되는 반도체 헤테로구조물(110)을 포함한다. 반도체 헤테로구조물(110) 위에 초전도체 컴포넌트(120)가 배열된다. 초전도체 컴포넌트(120)는 T자 형상을 가지며, 길이 방향 x로 연장되는 세장형 스트립 부분, 및 폭 방향 y로 연장되는 브랜치(122)를 포함한다. 브랜치(122)는 전기 접지에 연결된다.

디바이스 위에 게이트 스택이 배열된다. 게이트 스택은, 초전도체 컴포넌트 아래에 있지 않은 반도체 헤테로구조물의 영역으로부터 전하 캐리어를 선택적으로 공핍시킨다. 이는, 초전도체 컴포넌트 밑에 채널 영역을 규정한다. 채널 영역은 반도체 컴포넌트의 활성 부분이며, 이를 통해 전류가 흐를 수 있다.

초전도체 컴포넌트(120)의 세장형 스트립 부분의 단부에 접합부가 배열된다. 각 접합부는 전극(130, 132, 134)의 세트를 포함한다. 전극(134)은, 도선으로서 지칭되는 일반 전도성(normally conductive) 영역을, 전극(134) 밑의 반도체 컴포넌트의 영역 내에 유도하도록 동작된다. 그 후, 전극(130, 132)에 게이트 전압을 인가함으로써, 전극(134) 아래의 도선과 활성 영역 사이의 전자의 터널링이 가능해진다. 터널링 전류의 측정에 기초하여 비국소적 전도도가 결정될 수 있다.

본 명세서에서 반도체-초전도체 하이브리드 디바이스가 제공된다. 디바이스는, 2차원 전자 가스 또는 2차원 정공 가스를 호스팅하도록 구성되는 반도체 컴포넌트; 반도체 컴포넌트 위에 배열되는 초전도체 컴포넌트 - 초전도체 컴포넌트는, 근접 효과에 의해 반도체 컴포넌트의 채널 영역 내에 초전도성을 유도하는 능력을 가짐 - ; 및 반도체 컴포넌트 위에 배열되는 공핍 게이트의 세트 - 공핍 게이트의 세트는, 채널 영역의 둘레 주위의 반도체 컴포넌트의 영역으로부터 전하 캐리어를 공핍시킴으로써 채널 영역의 경계를 규정하도록 구성됨 - 를 포함한다. 초전도체 컴포넌트는, 2개의 단부를 갖는, 초전도체 물질의 세장형 스트립을 포함하며, 단부 중 적어도 하나는 전기적으로 접지된다. 공핍 게이트의 세트는, 채널 영역의 제1 외측 세그먼트를 규정하기 위한 적어도 하나의 제1 외측 공핍 게이트; 채널 영역의 제2 외측 세그먼트를 규정하기 위한 적어도 하나의 제2 외측 공핍 게이트; 및 제1 외측 세그먼트와 제2 내측 세그먼트 사이에 채널 영역의 내측 세그먼트를 규정하기 위한 적어도 하나의 내측 공핍 게이트를 포함한다. 디바이스는, 적어도 하나의 제1 외측 공핍 게이트와 적어도 하나의 내측 공핍 게이트 사이의 제1 공간, 및 제1 공간을 게이팅하기 위한 제1 헬퍼 게이트(helper gate)를 포함하는 제1 접합부; 및 적어도 하나의 제2 외측 공핍 게이트와 적어도 하나의 내측 공핍 게이트 사이의 제2 공간, 및 제2 공간을 게이팅하기 위한 제2 헬퍼 게이트를 포함하는 제2 접합부를 포함한다. 제1 헬퍼 게이트 및 제2 헬퍼 게이트는, 채널 영역을 각 도선에 전기적으로 연결시키도록 각각 동작가능하다.

반도체-초전도체 하이브리드 디바이스를 동작시키는 방법이 또한 제공된다. 방법은, 초전도체 컴포넌트가 초전도성인 온도로 디바이스를 냉각시키는 단계; 채널 영역의 둘레 주위의 반도체 컴포넌트의 영역으로부터 전하 캐리어를 공핍시킴으로써 채널 영역을 규정하기 위해 공핍 게이트의 세트에 게이트 전압을 인가하는 단계; 적어도 반도체 컴포넌트의 채널 영역에 자기장을 인가하는 단계; 및 채널 영역을 도선에 전기적으로 연결시키기 위해 헬퍼 게이트에 게이트 전압을 인가하는 단계를 포함한다.

본 발명의 내용은, 선택된 개념을 단순화된 형태로 소개하기 위해 제공되며, 이들은 아래의 발명을 실시하기 위한 구체적인 내용에서 추가적으로 설명된다. 본 발명의 내용은, 청구 대상의 주요 특징 또는 필수 특징을 식별하도록 의도되지 않으며, 청구 대상의 범위를 제한하기 위해 사용되도록 의도되지도 않는다. 또한 청구 대상은, 본 명세서에서 언급되는 임의의 단점 또는 모든 단점을 해결하는 구현예로 제한되지도 않는다.

본 개시의 실시예를 이해하는 것을 돕고 그러한 실시예가 어떻게 실행될 수 있는지 보이기 위해, 오직 예로서, 다음의 첨부 도면을 참조한다.
도 1은 비교예에 따른 반도체-초전도체 하이브리드 디바이스의 개략적 평면도이다.
도 2는 반도체-초전도체 하이브리드 디바이스의 제1 예의 개략적 평면도이다.
도 3은 도 2 라인 B ... B를 따른 개략적 단면이다.
도 4는 반도체-초전도체 하이브리드 디바이스의 제2 예의 개략적 평면도이다.
도 5는 예시 면 접합부의 개략적 평면도이다.
도 6은, 도 1에 도시된 유형의 디바이스 내의 라인 A...A를 따른 위치의 함수로서의 전위의 시뮬레이션을 도시하는 플롯이다.
도 7은, 도 4에 도시된 유형의 디바이스 내의 라인 C...C를 따른 위치의 함수로서의 전위의 시뮬레이션을 도시하는 플롯이다.
도 8은, 도 1에 도시된 유형의 디바이스 내의 에너지 및 위치의 함수로서의 상태의 국소 밀도의 시뮬레이션의 결과를 도시하는 히트 맵이다.
도 9는, 도 2에 도시된 유형의 디바이스 내의 에너지 및 위치의 함수로서의 상태의 국소 밀도의 시뮬레이션의 결과를 도시하는 히트 맵이다.
도 10은, 본 명세서에서 설명되는 유형의 반도체-초전도체 하이브리드 디바이스를 동작시키는 방법을 개략적으로 설명하는 흐름도이다.

본 명세서에서 사용되는 바와 같이, '포함하다'라는 동사는, '...을(를) 포함하거나 ...(으)로 구성되다'에 대한 약칭으로서 사용된다. 즉, '포함하다"라는 동사는 개방적인 용어이도록 의도되지만, 이러한 용어를 '...(으)로 구성되다'라는 폐쇄적인 용어로 대체하는 것이 명시적으로 고려되며, 특히 화학적 조성과 관련하여 사용되는 경우에 그러하다.

"상단", "하단", "좌", "우", "위", "아래", "수평", 및 "수직"과 같은 방향을 나타내는 용어는, 본 명세서에서 설명의 편의를 위해 사용되며, 관련 도면에 도시된 배향과 관련되어 있다. 임의의 의문을 피하기 위해, 이러한 용어의 사용은, 외부적인 기준의 틀에서 디바이스의 배향을 제한하도록 의도되지 않는다.

본 명세서에서 사용되는 바와 같이, "초전도체"라는 용어는, 물질의 임계 온도 T_c 아래의 온도로 냉각될 때 초전도성이 되는 물질을 지칭한다. 이러한 용어의 사용은, 디바이스의 온도를 제한하도록 의도되지 않는다.

"나노와이어"는, 나노스케일의 폭, 및 적어도 10의 길이 대 폭 비율, 선택적으로는 적어도 100, 또는 적어도 500, 또는 적어도 1000의 길이 대 폭 비율을 갖는 세장형 부재이다. 나노와이어의 통상적인 예는 10nm 내지 500nm, 선택적으로는 50nm 내지 100nm 또는 75nm 내지 125nm의 범위 내의 폭을 갖는다. 길이는 통상적으로 마이크로미터 단위이며, 예컨대 적어도 1μm 또는 적어도 10μm이다. 본 명세서에서 설명되는 바와 같은 디바이스의 채널 영역은 통상적으로 나노와이어의 형태이며, 나노와이어의 에지는 게이트 전극의 사용을 통해 정전적으로 규정된다.

"2DEG"라는 약어는 '2차원 전자 가스'를 의미한다. "2DHG"는 '2차원 정공 가스(two-dimensional hole gas)'를 의미한다.

"반도체-초전도체 하이브리드 구조물"은 반도체 컴포넌트, 및 근접 효과에 의해 반도체 컴포넌트 내에 초전도성을 유도하도록 구성되는 초전도체 컴포넌트를 포함한다. 특히, 이 용어는, 마요라나 제로 모드, 또는 양자 컴퓨팅에 유용한 다른 여기와 같은, 위상기하학적 거동을 보이는 능력을 갖는 구조물을 지칭한다. 동작 조건은 일반적으로, 초전도체 컴포넌트의 Tc 아래의 온도로 구조물을 냉각시키고, 구조물에 자기장을 인가하고, 구조물에 정전적 게이팅을 인가하는 것을 포함한다.

도 1에 도시된 유형의 디바이스를 사용하여 위상기하학적 거동을 검출하는 것은 어렵다는 것이 확인되었다. 본 명세서에서는, 위상기하학적 상에 대한 측정이 더 쉽게 수행될 수 있게 할 수 있는 디바이스가 제공된다.

반도체-초전도체 하이브리드 디바이스의 제1 예가 이제 도 2 및 도 3을 참조하여 설명될 것이다. 도 2는 디바이스의 개략적 평면도이다. 도 3은 도 2의 라인 A...A를 따른 개략적 단면이다.

디바이스(200)는, 반도체 컴포넌트(220), 초전도체 컴포넌트(230), 공핍 게이트 중 인접한 공핍 게이트 사이의 접합부를 갖는 공핍 게이트(252, 254, 256)의 세트, 및 접합부를 게이팅하기 위한 헬퍼 게이트(270a, 270b)를 포함한다.

반도체 컴포넌트(220)는 반도체 헤테로구조물의 형태이다. 반도체 헤테로구조물은, 하부 장벽(222)과 상부 장벽(226) 사이에 배열되는 양자 우물(224)을 포함한다. 양자 우물은, 하부 장벽 및 상부 장벽의 물질과는 상이한 물질을 포함하기 때문에, 이러한 구조물은 헤테로구조물로서 지칭된다. 하부 장벽 및 상부 장벽의 물질은 각각 독립적으로 선택될 수 있다.

이들 층이, 전하 캐리어가, 즉, 전자 및 정공이, 양자 우물(224) 내에 갇힐 수 있게 한다면, 하부 장벽 및 상부 장벽(222, 226)의 구성은 특별히 제한되지 않는다. 하부 장벽(222)은 하나 이상의 상이한 물질의 하나 이상의 층을 포함할 수 있다. 상부 장벽(226)은 하나 이상의 상이한 물질의 하나 이상의 층을 포함할 수 있다. 복수의 층으로부터 장벽을 구성하는 것은, 결함 필터링을 제공할 수 있으며, 즉, 사용되는 물질의 결정질 구조의 전위(dislocation)의 효과를 감소시킬 수 있다.

양자 우물층(224)은, 하부 장벽 및 상부 장벽(222, 226)의 물질에 비해 상대적으로 작은 띠 간격을 갖는 반도체 물질의 층을 포함할 수 있다. 하이브리드 디바이스 내의 위상기하학적 상의 품질은 반도체 컴포넌트와 초전도체 컴포넌트 사이의 커플링의 정도에 강하게 의존한다. US 2021/126181 A1에 설명된 바와 같이, 상부 장벽(226)은 또한, 양자 우물 내의 2DEG와 초전도체 사이의 커플링을 튜닝하기 위해 사용될 수 있다.

양자 우물을 형성하는 데 유용한 예시적 물질은, 예컨대, Odoh 및 Njapba, "A Review of Semiconductor Quantum Well Devices(반도체 양자 우물 디바이스의 검토)", Advances in Physics Theories and Applications, vol. 46, 2015, pp. 26-32; 및 S. Kasap, P. Capper (Eds.), "Springer Handbook of Electronic and Photonic Materials(전자 및 광자 물질의 스프링어 핸드북)", DOI 10.1007/978-3-319-48933-9_40에 설명되어 있다.

특히, 반도체 헤테로구조물은 III-V족 반도체 물질을 포함할 수 있다. III-V족 반도체 물질은, 인듐, 알루미늄, 및 갈륨으로부터 선택되는 적어도 하나의 III족 원소 및 비소, 인, 및 안티몬으로부터 선택되는 적어도 하나의 V족 원소를 각각 포함하는 화합물 또는 혼정물일 수 있다. 헤테로구조물의 물질은, 예컨대, 화학식 1의 물질을 각각 독립적으로 포함할 수 있으며,

Al_xIn_yGa_zAs

여기서 x, y, 및 z의 값은 독립적으로 선택되고, 0부터 1의 범위이고, x, y, 및 z의 합은 1일 수 있다. 특히 유용한 물질의 예는 인듐 비화물, 알루미늄 인듐 비화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 및 알루미늄 인듐 갈륨 비화물을 포함한다. 이해될 바와 같이, 헤테로구조물의 물질의 전자적 특성은, 이들의 조성 및 화학량을 변화시킴으로써 제어될 수 있다.

다른 부류의 반도체 물질의 사용이 또한 고려된다. 예컨대, 헤테로구조물은 II-VI족 반도체 물질을 포함할 수 있다. II-VI족 반도체 물질의 예는 카드뮴 텔루륨화물, 수은 텔루륨화물, 납 텔루륨화물, 밑 주석 텔루륨화물을 포함한다. 헤테로구조물은 IV족 반도체 물질을 포함할 수 있다. 예컨대, 헤테로구조물은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄 혼정물을 포함할 수 있다. IV족 반도체 물질을 포함하는 헤테로구조물은 2DHG를 호스팅할 수 있다.

동작 시, 전하가 양자 우물(224) 내에 국소화된다. 더 구체적으로, 양자 우물(224)은 2DEG 또는 2DHG를 호스팅할 수 있다. 2DEG 또는 2DHG는 그 후, 공핍 게이트의 사용을 통해 채널 영역(224a)으로 추가적으로 제약될 수 있으며, 이는 아래에서 더 상세히 논의될 것이다. 채널 영역(224a)은, 초전도체 컴포넌트(230) 아래에 배열되는 나노와이어의 형태일 수 있다. 마요라나 제로 모드와 같은 관심 대상 여기가 그러한 나노와이어 내에 생성될 수 있다.

도 3은, 디바이스(200)가 기판(210) 상에 배열된다는 것을 추가적으로 예시한다. 기판은, 디바이스가 구성될 임의의 구조물일 수 있다. 기판은 통상적으로 웨이퍼, 즉, 일편의 단결정질 물질을 포함한다. 웨이퍼 물질의 예는 인듐 인화물, 갈륨 비화물, 인듐 안티몬화물, 인듐 비화물, 및 실리콘을 포함한다. 기판은, 웨이퍼 상에 또는 웨이퍼 위에 배열되는 추가적인 구조물을 더 포함하는 더 정교한 워크피스일 수 있다. 기판은 둘 이상의 물질의 층을 포함할 수 있다.

초전도체 컴포넌트(230)는 반도체 컴포넌트(220) 위에 배열된다. 반도체 컴포넌트(220)와 초전도체 컴포넌트(230) 사이에 선택사항인 유전체가 존재할 수 있다. 초전도체 컴포넌트(230)는, 길이 방향 x로 연장되는 세장형 스트립의 형태이다.

초전도체 컴포넌트(230)는 250nm 이하, 선택적으로는 40nm 내지 60nm, 더 선택적으로는 45nm 내지 55nm의 폭을 가질 수 있다.

초전도체 컴포넌트는 디바이스의 내측 및 외측 세그먼트의 길이를 따라 연장되며, 이는 아래에서 논의된다.

초전도체 컴포넌트(230)는 선형이고 비분기형(unbranched)이다. 초전도체 컴포넌트의 한 단부는 접지에 연결되며, 예컨대, 콘택트 패드를 통해 외부 접지에 연결되거나 접지 평면에 연결된다. 다른 한 단부 또한 선택적으로 접지에 연결될 수 있다.

초전도체 컴포넌트를 형성하기 위해 사용되는 물질은 적절히 선택될 수 있다. 초전도체는 통상적으로 s파(s-wave) 초전도체이다. 당업계에 공지된 다양한 s파 초전도체 중 임의의 초전도체가 사용될 수 있다. 그 예는 알루미늄, 인듐, 주석, 및 납을 포함하며, 일부 맥락에서는 알루미늄이 선호된다. 알루미늄이 사용되는 구현예에서, 초전도체 컴포넌트(230)는, 예컨대, 2nm 내지 10nm의 범위 내의 두께를 가질 수 있다.

유전체(240)가 초전도체 컴포넌트(230)를 커버한다. 유전체로서 유용한 물질의 예는 실리콘 산화물(SiO_x), 실리콘 질화물(SiN_x), 알루미늄 산화물(AlO_x), 및 하프늄 산화물(HfO_x)을 포함한다.

디바이스(200)는 공핍 게이트(252, 254, 256)의 세트를 더 포함한다. 공핍 게이트는, 내측 공핍 게이트(254)가 그 사이에 배열되는 제1 외측 공핍 게이트 및 제2 외측 공핍 게이트(252, 256)를 포함한다. 공핍 게이트는 임의의 적절한 전도성 물질로부터 제조될 수 있으며, 이는 통상적으로 금 또는 티타늄과 같은 일반 전도성 금속이다.

공핍 게이트(252, 254, 256)는 초전도체 컴포넌트(230)와 오버랩되고, 유전체(240)에 의해 초전도체 컴포넌트(230)로부터 분리된다.

사용될 때, 공핍 게이트에 전압이 인가되며, 반도체 컴포넌트(220)의 대응하는 영역으로부터 전하 캐리어를 공핍시키도록 전압이 선택된다. 초전도체(230)는 반도체 컴포넌트(220)의 부분을 정전기장으로부터 가린다. 공핍 게이트와 초전도체 컴포넌트는 따라서 함께 반도체 컴포넌트(220)의 채널 영역(224a)의 경계를 규정한다. 공핍 게이트 중 개별 공핍 게이트에 인가되는 전압은 독립적으로 선택될 수 있다. 이는 활성 영역의 상이한 부분이, 상이한 전위로 튜닝될 수 있게 할 수 있다.

활성 영역의 2개의 에지를 규정하는 단일 공핍 게이트는 "결합형 게이트"로서 지칭될 수 있다. 디바이스(200)의 공핍 게이트(252, 254, 256)는 각각 결합형 게이트이다.

2개의 외측 공핍 게이트(252, 256) 각각과 내측 공핍 게이트(254) 사이에 각각의 공간이 제공되며, 이에 의해 접합부가 형성된다. 접합부는 채널 영역(224a)을 디바이스의 내측 부분 내의 내측 세그먼트(264)와 외측 부분 내의 외측 세그먼트(262, 266)로 각각 나눈다. 사용 시, 내측 세그먼트는 위상기하학적 레짐으로 튜닝될 수 있고 외측 세그먼트는 일반 레짐(trivial regime)으로 튜닝될 수 있다. 내측 세그먼트는 "와이어"로서 지칭될 수 있고, 내측 세그먼트의 길이는 "와이어 길이"로서 지칭될 수 있다.

내측 세그먼트의 길이는 1μm 내지 50μm, 선택적으로는 2μm 내지 3μm, 더 선택적으로는 2.4μm 내지 2.6μm의 범위 내에 있을 수 있다.

외측 세그먼트는, 시스템의 최대 초전도 결맞음 길이(maximum superconducting coherence length)(본 명세서에서 "최대 결맞음 길이"로서도 지칭됨)보다 더 큰 길이를 갖도록 선택될 수 있다. 최대 결맞음 길이 ξ는 수학식 1을 사용하여 계산될 수 있으며,

여기서 ħ는 환산 플랑크 상수이고, ν_f는 페르미 속도이고, Δ는 유도되는 초전도 에너지 간격이다.

예컨대, 외측 세그먼트는, 시스템의 최대 결맞음 길이보다 적어도 5배 더 큰 길이를 가질 수 있다. 예시로서, 각 외측 세그먼트는 적어도 2μm의 길이를 가질 수 있다. 종종, 각 외측 세그먼트는, 내측 세그먼트의 길이와 같은 길이를 갖는다.

시스템의 최대 결맞음 길이보다 더 큰 길이를 갖는 외측 세그먼트를 제공하고 이들 영역을 일반 레짐으로 튜닝함으로써, 필터링 효과가 획득될 수 있다. 외측 세그먼트는 접지로의 연결부와 내측 세그먼트(264) 사이의 준입자 필터로서의 역할을 할 수 있다. 즉, 일반 영역은 접지에 대한 연결부로부터 와이어(264)의 위상기하학적 세그먼트를 분리시킨다. 그렇지 않다면 접지에 대한 연결부는 위상기하학적 세그먼트(264) 내로 준입자를 유입시킬 수 있으며, 이는 위상기하학적 상을 파괴시킬 수 있다.

각 접합부에는 각각의 헬퍼 게이트(270a, 270b)가 제공된다. 사용 시, 반도체 컴포넌트의 대응하는 영역을 전도성 레짐으로 튜닝하도록 헬퍼 게이트에 전압이 인가된다. 이 예에서, 헬퍼 게이트는, 반도체 컴포넌트의 대응하는 부분이 일반 전도성 도선으로서의 역할을 하게 한다. 도선과 채널 영역(224a) 사이의 전기 연결부가 또한 형성된다. 따라서, 도선을 통해 흐르는 전류를 측정함으로써, 채널을 통한 비국소적 전도도의 측정이 수행될 수 있다. 그러한 헬퍼 게이트의 사용은, 채널 내의 전위를 매우 적게 방해하면서, 채널로의 연결을 가능하게 할 수 있는 것으로 확인되었다.

전류의 측정을 가능하게 하기 위해 도선은 적절한 증폭기 회로에 연결될 수 있다. 예컨대, 도선은 콘택트 패드로 연장될 수 있고, 콘택트 패드에 부착되는 와이어 본드 등을 통해 증폭기 회로에 커플링될 수 있다. 증폭기 회로는 전류-전압 변환기일 수 있다. 적합한 증폭기의 예는, Basel Precision Instruments로부터 사용가능한 SP938c 전류-전압 변환기이다.

도선은, 비교예에서와 같이 나노와이어의 단부에 배열되는 것이 아니라, 나노와이어의 면에 배열되므로, 도선은, 낮은 모멘텀의 상태로의 더 나은 커플링을 가능하게 할 수 있으며, 즉, 낮은 모멘텀의 전자가 더 쉽게 검출될 수 있다. 다중 모드 와이어 내의 가장 낮은 모멘텀의 모드에 의해 위상기하학적 상이 형성되기 때문에 이는 유용하다. 또한, 초전도체 컴포넌트는, 브랜치를 통해서가 아니라, 그 단부에서 접지에 연결되므로, 마요라나 제로 모드 사이에서 나노와이어의 벌크 내의 추가적인 상태의 존재가 회피될 수 있다.

반도체-초전도체 하이브리드 디바이스가 큐비트 디바이스의 컴포넌트인 구현예에서, 하이브리드 디바이스에 대해 측정을 수행할 수 있는 능력은, 예컨대, 큐비트의 튜닝에, 유용할 수 있다.

반도체-초전도체 하이브리드 디바이스(400)의 제2 예가 이제 도 4를 참조하여 설명될 것이다. 디바이스(400)는 상이한 배열의 공핍 게이트 및 상이한 접합부 구성을 가지며, 반도체 도선이 아니라 금속 도선을 포함한다. 디바이스(200) 그 자체가 금속 도선을 포함하도록 수정될 수 있다. 디바이스(200)는 접합부의 튜닝을 위한 게이트를 더 적게 포함하므로, 디바이스(200)에서 금속 도선은 특히 유용할 수 있다.

디바이스(400)는 반도체 컴포넌트(420), 초전도체 컴포넌트(430), 및 공핍 게이트(452, 454, 456)의 세트를 포함한다. 초전도체 컴포넌트(430) 위에 유전체가 존재하고, 유전체 위에 공핍 게이트의 세트가 배열된다.

반도체 컴포넌트 및 초전도체 컴포넌트는, 디바이스(200)를 참조하여 전술한 바와 같다.

공핍 게이트가 각각 분할형 게이트라는 점에서, 디바이스(400)는 디바이스(200)와는 상이하다. '분할형 게이트'는, 디바이스의 활성 영역의 양면에 배열되는 이격된 전극의 쌍을 의미한다. 이러한 쌍의 각 전극은 독립적으로 동작될 수 있다.

공핍 게이트는 제1 외측 공핍 게이트(452a, 452b)의 쌍, 내측 공핍 게이트(454a, 454b)의 쌍, 및 제2 외측 공핍 게이트(456a, 456b)의 쌍을 포함한다. 공핍 게이트의 쌍은, 제1 외측 세그먼트(462), 내측 세그먼트(464), 및 제2 외측 세그먼트(466) 내의 채널 영역을 각각 규정하고 튜닝하도록 동작가능하다. 각 개별 공핍 게이트는 독립적으로 동작될 수 있으므로, 이는, 채널 영역의 각 세그먼트에 대해 단일 공핍 게이트를 갖는 디바이스(200)에 비해 활성 영역 및 접합부 영역 내의 포텐셜에 대한 더 세밀한 제어를 가능하게 할 수 있다.

제1 예를 참조하여 전술한 바와 같이, 동작 시, 외측 세그먼트는 일반 레짐으로 튜닝될 수 있고 내측 세그먼트는 위상기하학적 레짐으로 튜닝될 수 있다. 외측 세그먼트의 길이는, 시스템의 최대 결맞음 길이보다 더 크도록 선택될 수 있다.

이 예에서의 분할형 공핍 게이트의 에지는 초전도체 컴포넌트와 오버랩되며, 각 분할형 게이트의 쌍 사이에 공간이 제공된다. 오버랩을 제공하는 것은, 초전도체 컴포넌트에 의해 활성 영역의 에지가 쉽게 규정될 수 있게 하므로, 즉, 초전도체 컴포넌트는, 공핍 게이트에 의해 인가되는 정전기장으로부터 활성 영역을 가리므로, 오버랩을 제공하는 것은 유용하다. 변형예에서, 원칙적으로는 오버랩이 생략될 수 있지만, 이는 디바이스를 동작시키는 것을 더 어렵게 할 수 있다.

도 4에 도시된 좌측 접합부를 살펴보면, 접합부는 외측 게이트(452a)와 내측 게이트(454a) 사이의 제1 공간 및 외측 게이트(452b)와 내측 게이트(454b) 사이의 제2 공간을 포함한다는 것을 알 수 있다.

좌측 접합부에 대한 헬퍼 게이트(470a)는, 제2 공간의 영역 내의 반도체 컴포넌트를 게이팅하도록 구성된다. 헬퍼 게이트(470a)에 의해 유도되는 전도성 연결 영역은 외측 게이트(452b)와 내측 게이트(454b) 사이에서 연장된다. 따라서, 게이트(452b 및 454b)에 게이트 전압을 인가함으로써, 연결부의 특성이 수정될 수 있다. 이는, 채널 영역과 도선 사이의 커플링의 정도에 대한 제어를 가능하게 할 수 있다. 활성 영역의 양면에 있는 게이트(452a 및 452b)는, 연결 영역 내의 화학 포텐셜로부터 분리하여 채널 영역의 벌크 내의 화학 포텐셜을 제어하도록 동작가능하다. 즉, 분할형 게이트의 사용은, 채널 영역의 벌크의 특성으로부터 부분적으로 독립적으로 접합부의 특성을 조정하는 것을 가능하게 할 수 있다.

이 예에서, 좌측 접합부에 대한 헬퍼 게이트(470a) 아래에 좌측 금속 도선(472a)이 배열되고, 우측 접합부에 대한 헬퍼 게이트(470b) 아래에 우측 금속 도선(472b)이 배열된다. 금속 도선의 사용은, 제1 예에서와 같이 일반 전도성 레짐으로 튜닝되는 반도체의 사용에 대한 대안이다. 금속 도선은 초전도체 컴포넌트(430)와 동일 평면 내에 있을 수 있고, 초전도체 컴포넌트(430)와 동시에 초전도체 물질로부터 제조될 수 있다. 도선(472a, 472b)은 유전체(240)에 의해 각 헬퍼 게이트로부터 분리된다. 금속 도선이 존재할 때는 헬퍼 게이트가 반도체 컴포넌트 내에 전도성 채널을 유도할 필요가 없으므로, 금속 도선의 사용은, 디바이스의 동작 동안 헬퍼 게이트 전압이 더 자유롭게 선택될 수 있게 할 수 있다.

디바이스의 동작 동안의 자기장의 배향에 의존하여, 초전도체 컴포넌트에 대한 임계 자기장의 이방성으로 인해, 디바이스의 동작 동안 금속 도선(472a 및 472b)은, 초전도성이 아니라, 일반 전도성일 수 있다. 예컨대, 초전도체 컴포넌트(430)의 길이에 평행하게 자기장이 인가될 수 있고, 초전도체 컴포넌트(430)에 수직으로 도선이 연장될 수 있다. 이는 마요라나 제로 모드의 전도도 분광법 측정을 가능하게 하므로, 이는 디바이스의 동작 동안 도선이 일반 전도성이도록 하는 데 유용하다.

도 4의 디바이스에서의 접합부는 오프셋 접합부이다. 좌측 접합부를 참조하면, 제1 공간과 제2 공간은 거리 d만큼 측방향으로 서로 오프셋된다. 거리 d는 x 방향에서의 제1 공간의 중간점으로부터 제2 공간의 중간점까지로 측정된다. 오프셋 d는 적절히 선택될 수 있다. 예컨대, 오프셋은 100nm 내지 500nm, 선택적으로는 180nm 내지 220nm의 범위 내에 있을 수 있고, 더 선택적으로는 200nm일 수 있다.

오프셋을 갖는 접합부를 제공함으로써, 접합부에서의 전위의 비균질성이 감소될 수 있다. 비균질한 전위는, 국소화된 상태를 유발할 수 있으며, 이는 노이즈를 더하고 위상기하학적 신호를 측정하기 더 어렵게 할 수 있다. 이는 위상기하학적 상태의 더 쉬운 검출을 가능하게 할 수 있다.

예시된 디바이스에 대해 다양한 수정이 이루어질 수 있다.

예시된 디바이스에서, 금속 도선(472)은 반도체 컴포넌트 상에 직접적으로 배열된다. 변형예에서, 반도체 컴포넌트와 금속 도선 사이에 유전체가 존재할 수 있다. 초전도체 컴포넌트가 반도체 컴포넌트와, 쇼트키 접촉부가 아니라, 다르게 옴 접촉부를 형성할 경우, 그러한 유전체는 유용하다.

예시된 디바이스의 초전도체 컴포넌트는 각각 한 단부에서 접지에 연결된다. 변형예에서, 초전도체 컴포넌트의 단부 둘 다가 접지에 연결될 수 있다.

디바이스(200)에서, 공핍 게이트 모두는 결합형 게이트이며, 디바이스(400)에서, 공핍 게이트 모두는 분할형 게이트이다. 결합형 게이트와 분할형 게이트의 조합을 포함하는 디바이스가 또한 고려된다. 예컨대, 외측 공핍 게이트는 각각 결합형 게이트일 수 있고 내측 공핍 게이트는 분할형 게이트일 수 있다.

분할형 게이트를 포함하는 디바이스에서, 오프셋의 포함은 선택적이다. 채널 영역의 양면의 전극 사이의 공간은 서로 정렬될 수 있다.

예시된 디바이스는 각각 2개의 접합부를 갖는다. 3개 이상의 접합부를 포함하는 디바이스가 또한 고려된다. 예컨대, 일부 변형예는 위상기하학적 세그먼트 내에 추가적인 접합부를 가질 수 있다. 일부 변형예는, 일반 세그먼트에 의해 분리되는 복수의 위상기하학적 세그먼트를 가질 수 있다.

다양한 접합부 구성이 사용될 수 있다. 하나의 예가 도 5에 예시되어 있다.

도 5는, 초전도체 컴포넌트(530)에 대해 배열되는 외측 공핍 게이트(552a, 552a)의 쌍과 내측 공핍 게이트(554a, 554b)의 쌍 사이에 있는 접합부를 도시한다.

접합부는 외측 공핍 게이트(552a)와 내측 공핍 게이트(554a) 사이의 제1 공간(s1), 및 외측 공핍 게이트(552b)와 내측 공핍 게이트(554b) 사이의 제2 공간(s2)을 포함한다. 헬퍼 게이트(570)가 외측 공핍 게이트(552b)와 내측 공핍 게이트(554b) 사이에 배열되고, 제2 공간(s2) 내로 연장된다.

2개의 인접한 공핍 게이트 사이의 공간의 사이즈는, x 방향에서의 공핍 게이트 사이의 가장 짧은 거리로서 측정될 수 있다.

내측 공핍 게이트와 외측 공핍 게이트(552a, 554b)가 서로 전기적으로 격리된다면, 제1 공간(s1)의 사이즈는 특별히 제한되지 않으며 적절하게 선택될 수 있다. 공간(S1)은 가능한 한 좁은 것이 바람직할 수 있다.

헬퍼 게이트(570)에 대한 공간이 존재한다면, 제2 공간(s2)의 사이즈는 특별히 제한되지 않는다. 이 예에서, 공간(s2)은 100nm 내지 200nm, 선택적으로는 140nm 내지 160nm의 범위 내에 있다.

이 예의 헬퍼 게이트(570)는, 디바이스의 도선과 디바이스의 채널 사이에 양자점 콘택트를 제공하도록 구성된다. 양자점 콘택트는, 안착점을 포함하는 정전위이다. 바람직하게는, 양자점 콘택트는, 채널의 정전기를 교란시키지 않으면서 채널에 최대한 가깝다.

헬퍼 게이트(570)는, 채널에 가깝게 배열되는 팁을 포함한다. 헬퍼 게이트의 팁은 양자점 콘택트를 제공하고, 연결 영역의 튜닝을 가능하게 한다. 이 예에서의 팁은 25nm 내지 15nm, 선택적으로는 30nm 내지 40nm의 범위 내의 폭을 갖는다.

이 예의 헬퍼 게이트는 또한, 팁으로부터 멀리 연장되는 본체를 포함한다. 본체는 통상적으로 팁보다 더 넓고, 예컨대, 적어도 80nm의 폭을 가질 수 있다. 이 예에서, 도선은, 사용 시, 헬퍼 게이트를 사용하여 전도성 레짐으로 튜닝되는 반도체 컴포넌트의 영역이다. 본체는 이 영역을 규정하기 위해 사용된다. 본체 아래의 영역은 또한, 일반 전도성 도선으로서의 역할을 할 수 있는 전하 캐리어의 리저버로서의 역할을 할 수 있다.

도 5는 또한, 제조 동안의 오정렬의 효과를 감소시키도록 공핍 게이트가 구성될 수 있다는 것을 예시한다. 반도체-초전도체 하이브리드 디바이스는 통상적으로, 디바이스의 층을 쌓아올림으로써 제조된다. 초전도체 컴포넌트 및 전극은 종종 리소그래피를 사용하여 제조된다. 초전도체 컴포넌트 및 전극을 제조하기 위해 사용되는 리소그래피 마스크의 오정렬이 때때로 발생할 수 있다.

오정렬의 효과를 감소시키기 위해, y 방향에서 연장되는 챔퍼링(chamfering)된 에지가 공핍 게이트에 제공된다. 인접한 전극의 챔퍼링된 에지는 서로 멀어지게 하는 각도를 갖는다. 챔퍼링의 각도는 약 45°일 수 있다. 이러한 방식으로, 나노와이어를 규정하기 위해 사용되는 마스크와 게이트를 규정하기 위해 사용되는 마스크 사이에 작은 오정렬이 존재하더라도, 전극 사이의 간격이 가장 좁은 지점은 나노와이어에 가까울 것이다.

채널의 면에 도선을 배열하는 것의 한 효과가 도 6 및 도 7로부터 이해될 수 있다.

도 6은, 도 1에 도시된 유형의 비교예 디바이스 내의 라인 A...A를 따른 위치의 함수로서의 전위의 시뮬레이션의 결과를 도시하는 플롯이다. 그러한 디바이스에서, 초전도체 컴포넌트(120)와 도선(134) 사이에 포텐셜 장벽(B)이 존재한다.

도 7은, 도 4에 예시된 유형의 디바이스 내의 라인 C...C를 따른 위치의 함수로서의 전위의 시뮬레이션의 결과를 도시하는 플롯이다. 접합부에 포텐셜 우물(W)이 존재한다.

포텐셜 프로파일의 차이는, 두 유형의 디바이스를 사용하여 무엇이 검출될 수 있는지에 영향을 미친다.

반도체-초전도체 하이브리드 디바이스의 채널 내에서, 전자는 높은 모멘텀의 상태 또는 낮은 모멘텀의 상태를 점유할 수 있다. 낮은 모멘텀의 전자의 검출은 특히 관련이 있으며, 왜냐하면, 이는, 마요라나 제로 모드의 존재의 식별을 가능하게 할 수 있기 때문이다.

다중 모드 와이어 내에서, 와이어의 x 방향에서 가장 낮은 속도(가장 낮은 모멘텀 k_x)를 갖는 하위 대역 내에 위상기하학적 모드가 형성된다. 위상기하학적 모드는 또한 와이어의 y 방향에서 가장 높은 속도(가장 높은 모멘텀 k_y)를 갖는다.

더 높은 모멘텀 k_x를 갖는 모드는 일반적인 상태에 있으며, x 방향에서 더 큰 속도를 갖는다. x 방향에서의 큰 속도는, 포텐셜 장벽(B)을 극복하는 것을 돕는다. x 방향에서의 낮은 장벽 또는 포텐셜 우물(W)은, 낮은 모멘텀의 모드를 측정하는 데 유리하다. 이는, 면에 배열되는 도선을 사용하여 달성될 수 있다. 낮은 모멘텀의 모드의 y 방향에서의 큰 속도는, 면으로부터 도선 내로의 포텐셜 장벽을 극복하는 것을 돕는다.

그 결과, 높은 모멘텀의 전자는 포텐셜 장벽(B)을 극복하거나 포텐셜 장벽(B)을 관통해 터널링할 수 있는 반면, 낮은 모멘텀의 전자는 그렇지 않다. 따라서, 비교예의 디바이스를 사용하여 일반적인 상태가 측정될 수 있지만, 위상기하학적 상태에 있을 수 있는 낮은 모멘텀의 전자의 검출은 어렵다.

나노와이어의 면에 배열되는 도선을 갖는 디바이스의 경우, 상대적으로 큰 k_y 덕분에, 낮은 모멘텀의 상태가 더 쉽게 검출될 수 있다.

단부를 통해 접지에 연결되는 선형 초전도체 컴포넌트의 사용과 연관된 효과가 도 8 및 도 9로부터 이해될 수 있다.

도 8은, 도 1에 도시된 유형의 비교예 디바이스 내의 에너지 및 위치의 함수로서의 상태의 국소 밀도의 시뮬레이션의 결과를 도시하는 히트 맵이다. 특히 관심 대상인 상태는 E≒0에서의 상태이다. 나노와이어의 단부에서 마요라나 제로 모드는 E≒0에 있을 것이며, 쌍으로 존재할 것이다. 810a 및 810b에서의 상태는 마요라나 제로 모드의 존재와 일치한다.

도 8에서, 가능성 있는 MZM 사이의 영역(820) 내에 추가적인 상태가 존재한다. 이 영역은 'T'자의 브랜치(122)의 위치에 대응하며, 여기서 초전도체 컴포넌트는 접지에 연결된다. 이들 추가적인 상태의 존재는, 브랜치가 위상기하학적 상의 거동을 방해한다는 것을 나타내며, 이상적인 위상기하학적 시스템은 채널의 벌크를 따른 단전자 스펙트럼 내에 간격을 가질 것이고, 도 8은 그러한 경우가 아니다.

도 9는, 본 개시에 따른 디바이스 내의 에너지 및 위치의 함수로서의 상태의 국소 밀도의 시뮬레이션의 결과를 도시하는 히트 맵이다.

볼 수 있는 바와 같이, 마요라나 제로 모드와 일치하는 상태가 영역(910a, 910b) 내에 존재한다. 비교예의 경우에 존재했던 채널의 중간을 향하는 추가적인 상태는 존재하지 않는다. 이는, 브랜치를 통해서가 아니라, 초전도체 컴포넌트의 단부에서 초전도체 컴포넌트를 접지시키는 것은, 위상기하학적 상에 대한 방해를 회피할 수 있다는 것을 예시한다.

본 명세서에서 설명되는 바와 같은 반도체-초전도체 디바이스를 동작시키는 방법이 이제 도 9를 참조하여 설명될 것이다. 도 9는, 방법을 개략적으로 설명하는 흐름도이다.

블록(1001)에서, 초전도체 컴포넌트가 초전도성인 온도로 디바이스가 냉각된다. 통상적으로, 디바이스는 1K보다 더 낮은 온도에서 동작된다. 다양한 적합한 극저온 시스템, 예컨대, 희석 냉동기가 설명되어 왔다. 동작 동안 디바이스는 동작 온도에서 유지된다.

블록(1002)에서, 채널 영역의 경계로부터 전하 캐리어를 공핍시킴으로써 활성 영역을 규정하기 위해 공핍 게이트의 세트에 게이트 전압이 인가된다.

블록(1003)에서, 적어도 반도체 컴포넌트의 채널 영역에 자기장이 인가된다. 자기장은 일반적으로, x 방향으로 인가되는, 즉, 나노와이어에 평행하게 인가되는 성분을 포함한다. 자기장은 1T 내지 2T 정도의 자기장 강도를 가질 수 있다. 자기장은 디바이스 내의 스핀 겹침을 제거하며, 즉, 인가되는 자기장이 존재하지 않을 때 동일한 에너지를 갖는 상이한 스핀 상태가, 상이한 에너지를 갖게 한다.

블록(1004)에서, 헬퍼 게이트에 게이트 전압이 인가된다. 헬퍼 게이트에 인가되는 게이트 전압은 채널 영역과 각 도선 사이에 전기 연결부를 형성한다.

이해될 바와 같이, 블록(1002, 1003, 및 1004)의 동작은 시간적으로 오버랩된다. 자기장이 인가될 때, 채널의 외측 세그먼트를 일반 레짐으로 튜닝하고 채널의 내측 세그먼트를 위상기하학적 레짐으로 튜닝하도록, 공핍 게이트에 인가되는 게이트 전압이 선택될 수 있다.

도선은 금속 도선일 수 있다. 대안적으로, 도선은, 헬퍼 게이트에 인가되는 게이트 전압에 의해 일반적인 전도체로서의 역할을 하도록 튜닝되는 반도체 컴포넌트의 영역일 수 있다.

방법은, 도선을 통해 흐르는 전류를 측정하는 단계를 더 포함할 수 있다.

위의 실시예는 오직 예로서 설명되었다는 것이 이해될 것이다.

더 일반적으로는, 본 명세서에서 개시되는 한 양상에 따라서, 반도체-초전도체 하이브리드 디바이스가 제공된다. 반도체-초전도체 하이브리드 디바이스는, 2차원 전자 가스 또는 2차원 정공 가스를 호스팅하도록 구성되는 반도체 컴포넌트; 반도체 컴포넌트 위에 배열되는 초전도체 컴포넌트 - 초전도체 컴포넌트는, 근접 효과에 의해 반도체 컴포넌트의 채널 영역 내에 초전도성을 유도하는 능력을 가짐 - ; 및 반도체 컴포넌트 위에 배열되는 공핍 게이트의 세트를 포함한다. 공핍 게이트의 세트는, 채널 영역의 에지를 따라 반도체 컴포넌트의 영역으로부터 전하 캐리어를 공핍시킴으로써 채널 영역의 경계를 규정하도록 구성된다. 초전도체 컴포넌트는, 2개의 단부를 갖는, 초전도체 물질의 세장형 스트립을 포함하며, 단부 중 적어도 하나는 전기적으로 접지된다. 공핍 게이트의 세트는, 채널 영역의 제1 외측 세그먼트를 규정하기 위한 적어도 하나의 제1 외측 공핍 게이트; 채널 영역의 제2 외측 세그먼트를 규정하기 위한 적어도 하나의 제2 외측 공핍 게이트; 및 제1 외측 세그먼트와 제2 내측 세그먼트 사이에 채널 영역의 내측 세그먼트를 규정하기 위한 적어도 하나의 내측 공핍 게이트를 포함한다. 디바이스는, 적어도 하나의 제1 외측 공핍 게이트와 적어도 하나의 내측 공핍 게이트 사이의 제1 공간, 및 제1 공간을 게이팅하기 위한 제1 헬퍼 게이트를 포함하는 제1 접합부; 및 적어도 하나의 제2 외측 공핍 게이트와 적어도 하나의 내측 공핍 게이트 사이의 제2 공간, 및 제2 공간을 게이팅하기 위한 제2 헬퍼 게이트를 포함하는 제2 접합부를 더 포함한다. 제1 헬퍼 게이트 및 제2 헬퍼 게이트는, 채널 영역을 각 도선에 전기적으로 연결시키도록 각각 동작가능하다.

채널 영역은 나노와이어의 형태일 수 있다.

외측 공핍 게이트는, 외측 세그먼트를 일반 레짐으로 튜닝하도록 구성될 수 있다. 적어도 하나의 내측 공핍 게이트는, 내측 세그먼트를 위상기하학적 레짐으로 튜닝하도록 구성될 수 있다. 채널의 외측 세그먼트를 일반 레짐으로 튜닝하는 것은, 필터링 효과를 제공할 수 있으며, 이에 의해 내측 세그먼트의 위상기하학적 상을 보호한다. 일반 단부 세그먼트는 접지에 대한 연결부로부터 내측 세그먼트(위상기하학적 와이어 세그먼트)를 분리시킨다. 그렇지 않다면 접지에 대한 연결부는 위상기하학적 상을 훼손시킬 수 있다.

제1 외측 세그먼트 및 제2 외측 세그먼트는 반도체-초전도체 하이브리드 디바이스의 최대 초전도 결맞음 길이 이상의 길이를 각각 가질 수 있다. 예컨대, 제1 외측 세그먼트 및 제2 외측 세그먼트는, 디바이스의 초전도 결맞음 길이보다 적어도 5배 더 큰 길이를 각각 가질 수 있다. 제1 외측 세그먼트 및 제2 외측 세그먼트는, 내측 세그먼트의 길이와 같은 길이를 각각 가질 수 있다. 최대 초전도 결맞음 길이는, 본 명세서에서 전술한 바와 같은 수학식 1에 따라서 계산된다.

예컨대, 제1 외측 세그먼트 및 제2 외측 세그먼트는 적어도 2μm의 길이를 각각 가질 수 있다.

내측 세그먼트의 길이는 1μm 내지 50μm, 선택적으로는 2μm 내지 3μm, 더 선택적으로는 2.4μm 내지 2.6μm의 범위 내에 있을 수 있다. 제1 외측 세그먼트 및/또는 제2 외측 세그먼트는, 내측 세그먼트의 길이와 같은 길이를 가질 수 있다.

초전도체 컴포넌트의 단부 둘 다가 전기적으로 접지될 수 있다.

초전도체 컴포넌트는 본질적으로 세장형 스트립으로 구성될 수 있다. 그러한 구현예에서, 초전도체를 접지, 및/또는 하나 이상의 초전도성 접지 평면에 연결시키기 위해, 초전도체 컴포넌트는 하나 이상의 콘택트 패드를 통합하여 형성될 수 있다.

초전도체 컴포넌트는 250nm 이하, 선택적으로는 40nm 내지 60nm, 더 선택적으로는 45nm 내지 55nm의 폭을 가질 수 있다.

세장형 스트립은 비분기형일 수 있다. 이는, 위상기하학적 거동이 더 쉽게 유도될 수 있게 할 수 있다. 세장형 스트립은 통상적으로 선형이다.

반도체-초전도체 하이브리드 디바이스는, 공핍 게이트의 세트와 초전도체 컴포넌트 사이에 배열되는 유전체를 더 포함할 수 있다. 일부 구현예에서 유전체는 초전도체 컴포넌트와 공핍 게이트 사이에서의 전류의 흐름을 방지하는 데 유용할 수 있다.

적어도 하나의 내측 공핍 게이트는 단일 공핍 게이트일 수 있다. 그러한 구현예에서, 초전도체 컴포넌트가 내측 공핍 게이트로부터 내측 세그먼트를 가리도록 내측 공핍 게이트는 초전도체 컴포넌트 위에서 연장된다.

대안적인 구현예에서, 적어도 하나의 내측 공핍 게이트는, 마주보는 공핍 게이트의 쌍이며, 쌍의 각 공핍 게이트는 내측 세그먼트의 각 에지를 따라 배열된다. 마주보는 공핍 게이트의 쌍은 본 명세서에서 "분할형 게이트"로서도 지칭된다. 분할형 게이트의 사용은 채널 영역 내의 포텐셜에 대한 더 큰 정도의 제어를 가능하게 할 수 있다.

적어도 하나의 제1 외측 공핍 게이트 및/또는 적어도 하나의 제2 외측 공핍 게이트는, 마주보는 공핍 게이트의 쌍일 수 있다. 특히, 제1 외측 공핍 게이트 및 제2 외측 공핍 게이트는 각각, 마주보는 공핍 게이트의 쌍일 수 있다.

하나 이상의 분할형 게이트를 포함하는 구현예에서, 채널 영역의 제1 면 상의 2개의 인접한 공핍 게이트 사이의 공간은, 제1 면의 반대쪽인 채널 영역의 제2 면 상의 2개의 인접한 공핍 게이트 사이의 공간으로부터 측방향으로 오프셋된다. 즉, 접합부 중 하나 이상은 오프셋 접합부이다. 오프셋 접합부는 디바이스 내의 공진의 수를 감소시킬 수 있다.

도선은, 반도체 컴포넌트의 영역일 수 있으며, 헬퍼 게이트는, 도선을 일반 전도성 상태로 튜닝하도록 구성된다.

대안적으로, 도선은 금속 도선일 수 있다. 그러한 구현예에서, 금속의 성질은 특별히 제한되지 않는다. 예컨대, 금속은 초전도체 물질일 수 있으며; 그러한 구현예에서, 도선과 초전도체 컴포넌트는 동시에 제조될 수 있다.

반도체 컴포넌트는 통상적으로, 상부 장벽과 하부 장벽 사이에 배열되는 양자 우물을 포함하는 헤테로구조물이다.

헬퍼 게이트는, 도선과 채널 영역 사이에 양자점 콘택트를 제공하도록 구성될 수 있다. 특히, 헬퍼 게이트는, 양자점 콘택트를 제공하도록 구성되는 팁을 가질 수 있다. 팁은 25nm 내지 15nm, 선택적으로는 30nm 내지 40nm의 범위 내의 폭을 가질 수 있다. 양자점 콘택트의 사용은, 채널의 정전적 특성에 대한 변화를 회피할 수 있다.

도선은 세장형 스트립의 면에 배열된다. 도선은 세장형 스트립에 수직으로 연장될 수 있다.

또 다른 양상에서, 본 발명은, 본 명세서에서 설명되는 바와 같은 반도체-초전도체 하이브리드 디바이스를 동작시키는 방법을 제공한다. 방법은, 초전도체 컴포넌트가 초전도성인 온도로 디바이스를 냉각시키는 단계; 채널 영역의 둘레 주위의 반도체 컴포넌트의 영역으로부터 전하 캐리어를 공핍시킴으로써 채널 영역을 규정하기 위해 공핍 게이트의 세트에 게이트 전압을 인가하는 단계; 적어도 반도체 컴포넌트의 채널 영역에 자기장을 인가하는 단계; 및 채널 영역을 도선에 전기적으로 연결시키기 위해 헬퍼 게이트에 게이트 전압을 인가하는 단계를 포함한다.

공핍 게이트의 세트에 게이트 전압을 인가하는 단계는, 외측 세그먼트를 일반 레짐으로 튜닝하고, 내측 세그먼트를 위상기하학적 레짐으로 튜닝하는 단계를 포함할 수 있다.

방법은, 도선을 통해 흐르는 전류를 측정하는 단계를 더 포함할 수 있다. 그러한 측정에 기초하여 채널 영역을 통한 비국소적 전도도가 도출될 수 있다.

반도체 컴포넌트의 영역이 도선으로서의 역할을 해야 하는 구현예에서, 헬퍼 게이트에 게이트 전압을 인가하는 단계는, 이들 영역이 전도체로서 거동하게 한다.

본 명세서의 개시가 주어지면, 개시되는 기법의 다른 변형예 또는 사용 사례가 당업자에게 분명해질 수 있다. 본 개시의 범위는, 설명되는 실시예에 의해 제한되지 않으며, 첨부되는 청구범위에 의해서만 제한된다.

Claims

반도체-초전도체 하이브리드 디바이스에 있어서,
2차원 전자 가스 또는 2차원 정공 가스를 호스팅하도록(host) 구성되는 반도체 컴포넌트;
상기 반도체 컴포넌트 위에 배열되는 초전도체 컴포넌트 - 상기 초전도체 컴포넌트는, 근접 효과(proximity effect)에 의해 상기 반도체 컴포넌트의 채널 영역에서 초전도성을 유도할 수 있음 - ; 및
상기 반도체 컴포넌트 위에 배열되는 공핍 게이트의 세트 - 상기 공핍 게이트의 세트는, 상기 채널 영역의 에지를 따라 상기 반도체 컴포넌트의 영역으로부터 전하 캐리어를 공핍시킴으로써 상기 채널 영역의 경계를 규정하도록 구성됨 -
를 포함하고,
상기 초전도체 컴포넌트는, 2개의 단부를 갖는, 초전도체 물질의 세장형 스트립을 포함하며, 상기 단부 중 적어도 하나는 전기적으로 접지되고,
상기 공핍 게이트의 세트는:
상기 채널 영역의 제1 외측 세그먼트를 규정하기 위한 적어도 하나의 제1 외측 공핍 게이트;
상기 채널 영역의 제2 외측 세그먼트를 규정하기 위한 적어도 하나의 제2 외측 공핍 게이트; 및
상기 제1 외측 세그먼트와 제2 내측 세그먼트 사이에 상기 채널 영역의 내측 세그먼트를 규정하기 위한 적어도 하나의 내측 공핍 게이트
를 포함하고,
상기 반도체-초전도체 하이브리드 디바이스는:
상기 적어도 하나의 제1 외측 공핍 게이트와 상기 적어도 하나의 내측 공핍 게이트 사이의 제1 공간, 및 상기 제1 공간을 게이팅하기 위한 제1 헬퍼 게이트(helper gate)를 포함하는 제1 접합부; 및
상기 적어도 하나의 제2 외측 공핍 게이트와 상기 적어도 하나의 내측 공핍 게이트 사이의 제2 공간, 및 상기 제2 공간을 게이팅하기 위한 제2 헬퍼 게이트를 포함하는 제2 접합부
를 더 포함하고,
상기 제1 헬퍼 게이트 및 상기 제2 헬퍼 게이트는 상기 채널 영역을 각자의 도선에 전기적으로 연결시키도록 각각 동작가능한 것인, 반도체-초전도체 하이브리드 디바이스.
제1항에 있어서,
상기 외측 공핍 게이트는 상기 외측 세그먼트를 일반 레짐(trivial regime)으로 튜닝하도록 구성되고,
상기 적어도 하나의 내측 공핍 게이트는 상기 내측 세그먼트를 위상기하학적 레짐(topological regime)으로 튜닝하도록 구성되는 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 또는 제2항에 있어서,
상기 제1 외측 세그먼트 및 상기 제2 외측 세그먼트는 상기 반도체-초전도체 하이브리드 디바이스의 최대 초전도 결맞음 길이(maximum superconducting coherence length) 이상의 길이를 각각 갖는 것; 및
상기 제1 외측 세그먼트 및 상기 제2 외측 세그먼트는 적어도 2μm의 길이를 각각 갖는 것
중 적어도 하나가 성립되는 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 초전도체 컴포넌트의 단부 둘 다가 전기적으로 접지되는 것;
상기 초전도체 컴포넌트는 본질적으로 상기 세장형 스트립으로 구성되는 것; 및
상기 세장형 스트립은 비분기형(unbranched)인 것
중 적어도 하나가 성립되는 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 공핍 게이트의 세트와 상기 초전도체 컴포넌트 사이에 배열되는 유전체를 더 포함하고,
선택적으로, 상기 초전도체 컴포넌트가 상기 내측 공핍 게이트로부터 상기 내측 세그먼트를 가리도록 상기 공핍 게이트 중 적어도 하나는 상기 초전도체 컴포넌트 위에서 연장되는 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 적어도 하나의 내측 공핍 게이트는 단일 공핍 게이트인 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 적어도 하나의 내측 공핍 게이트는 마주보는 공핍 게이트의 쌍이며, 상기 쌍의 각 공핍 게이트는 상기 내측 세그먼트의 각자의 에지를 따라 배열되는 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제7항 중 어느 한 항에 있어서,
상기 제1 외측 공핍 게이트 및 상기 제2 외측 공핍 게이트는 각각 마주보는 공핍 게이트의 쌍인 것인, 반도체-초전도체 하이브리드 디바이스.
제7항 또는 제8항에 있어서,
상기 채널 영역의 제1 면 상의 2개의 인접한 공핍 게이트 사이의 공간은, 상기 제1 면의 반대쪽인 상기 채널 영역의 제2 면 상의 2개의 인접한 공핍 게이트 사이의 공간으로부터 측방향으로 오프셋되는 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제9항 중 어느 한 항에 있어서,
상기 도선은 상기 반도체 컴포넌트의 영역이며, 상기 헬퍼 게이트는 상기 도선을 일반 전도성(normally-conductive) 상태로 튜닝하도록 구성되거나;
상기 도선은 금속 도선인 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제10항 중 어느 한 항에 있어서,
상기 도선은 상기 세장형 스트립에 수직으로 연장되는 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제11항 중 어느 한 항에 있어서,
상기 반도체 컴포넌트는 하부 장벽과 상부 장벽 사이에 배열되는 양자 우물을 포함하는 헤테로구조물인 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제12항 중 어느 한 항에 있어서,
상기 헬퍼 게이트는 상기 채널 영역과 상기 도선 사이에 양자점 콘택트를 제공하도록 구성되는 각자의 팁을 갖는 것인, 반도체-초전도체 하이브리드 디바이스.
제1항 내지 제13항 중 어느 한 항에 따른 반도체-초전도체 하이브리드 디바이스를 동작시키는 방법에 있어서,
상기 초전도체 컴포넌트가 초전도성인 온도로 상기 반도체-초전도체 하이브리드 디바이스를 냉각시키는 단계;
상기 채널 영역의 에지를 따라 상기 반도체 컴포넌트의 영역으로부터 전하 캐리어를 공핍시킴으로써 상기 채널 영역을 규정하기 위해 상기 공핍 게이트의 세트에 게이트 전압을 인가하는 단계;
적어도 상기 반도체 컴포넌트의 채널 영역에 자기장을 인가하는 단계; 및
상기 채널 영역을 상기 도선에 전기적으로 연결시키기 위해 상기 헬퍼 게이트에 게이트 전압을 인가하는 단계
를 포함하며,
선택적으로, 상기 도선을 통해 흐르는 전류를 측정하는 단계를 더 포함하는, 반도체-초전도체 하이브리드 디바이스를 동작시키는 방법.
제14항에 있어서,
상기 공핍 게이트의 세트에 게이트 전압을 인가하는 단계는, 상기 외측 세그먼트를 일반 레짐으로 튜닝하고, 상기 내측 세그먼트를 위상기하학적 레짐으로 튜닝하는 단계를 포함하는 것; 및
상기 도선은, 상기 헬퍼 게이트에 게이트 전압을 인가하는 단계에 의해 전도성이 되는 상기 반도체 컴포넌트의 영역인 것
중 적어도 하나가 성립되는 것인, 반도체-초전도체 하이브리드 디바이스를 동작시키는 방법.