KR20240051931A - 터널 배리어를 갖는 반도체-초전도체 하이브리드 디바이스 - Google Patents
터널 배리어를 갖는 반도체-초전도체 하이브리드 디바이스 Download PDFInfo
- Publication number
- KR20240051931A KR20240051931A KR1020247005276A KR20247005276A KR20240051931A KR 20240051931 A KR20240051931 A KR 20240051931A KR 1020247005276 A KR1020247005276 A KR 1020247005276A KR 20247005276 A KR20247005276 A KR 20247005276A KR 20240051931 A KR20240051931 A KR 20240051931A
- Authority
- KR
- South Korea
- Prior art keywords
- superconductor
- component
- semiconductor
- tunnel barrier
- hybrid structure
- Prior art date
Links
- 239000002887 superconductor Substances 0.000 title claims abstract description 178
- 230000004888 barrier function Effects 0.000 title claims abstract description 84
- 239000004065 semiconductor Substances 0.000 claims abstract description 90
- 238000000034 method Methods 0.000 claims abstract description 46
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 claims abstract description 26
- 230000005641 tunneling Effects 0.000 claims abstract description 26
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 17
- 238000004891 communication Methods 0.000 claims abstract description 7
- 239000002070 nanowire Substances 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 55
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 230000005291 magnetic effect Effects 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 7
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 6
- 229910001882 dioxygen Inorganic materials 0.000 claims description 6
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 4
- 238000001816 cooling Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 description 58
- 239000010410 layer Substances 0.000 description 41
- 238000005259 measurement Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 16
- 241000121629 Majorana Species 0.000 description 12
- -1 poly(methylmethacrylate) Polymers 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000010894 electron beam technology Methods 0.000 description 7
- 238000005421 electrostatic potential Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000011065 in-situ storage Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 6
- 239000004926 polymethyl methacrylate Substances 0.000 description 6
- 239000002096 quantum dot Substances 0.000 description 6
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 6
- 230000005686 electrostatic field Effects 0.000 description 5
- 230000005284 excitation Effects 0.000 description 5
- 238000004611 spectroscopical analysis Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000002800 charge carrier Substances 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 229920001577 copolymer Polymers 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000005294 ferromagnetic effect Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 4
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- JLBJTVDPSNHSKJ-UHFFFAOYSA-N 4-Methylstyrene Chemical compound CC1=CC=C(C=C)C=C1 JLBJTVDPSNHSKJ-UHFFFAOYSA-N 0.000 description 2
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- JNNKWUPPLJTSSJ-UHFFFAOYSA-N chloromethyl 2-methylprop-2-enoate Chemical compound CC(=C)C(=O)OCCl JNNKWUPPLJTSSJ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000004047 hole gas Substances 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920000058 polyacrylate Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- NTIZESTWPVYFNL-UHFFFAOYSA-N Methyl isobutyl ketone Chemical compound CC(C)CC(C)=O NTIZESTWPVYFNL-UHFFFAOYSA-N 0.000 description 1
- UIHCLUNTQKBZGK-UHFFFAOYSA-N Methyl isobutyl ketone Natural products CCC(C)C(C)=O UIHCLUNTQKBZGK-UHFFFAOYSA-N 0.000 description 1
- XOJVVFBFDXDTEG-UHFFFAOYSA-N Norphytane Natural products CC(C)CCCC(C)CCCC(C)CCCC(C)C XOJVVFBFDXDTEG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000004471 energy level splitting Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229920003145 methacrylic acid copolymer Polymers 0.000 description 1
- 229940117841 methacrylic acid copolymer Drugs 0.000 description 1
- IWVKTOUOPHGZRX-UHFFFAOYSA-N methyl 2-methylprop-2-enoate;2-methylprop-2-enoic acid Chemical compound CC(=C)C(O)=O.COC(=O)C(C)=C IWVKTOUOPHGZRX-UHFFFAOYSA-N 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000000352 supercritical drying Methods 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/128—Junction-based devices having three or more electrodes, e.g. transistor-like structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
디바이스는 반도체 컴포넌트 및 초전도체 컴포넌트를 포함하는 반도체-초전도체 하이브리드 구조물 - 초전도체 컴포넌트는 알루미늄 층을 포함함 - ; 반도체-초전도체 하이브리드 구조물과의 터널링 통신에서의 적어도 하나의 전도성 리드(lead); 및 반도체-초전도체 하이브리드 구조물과 적어도 하나의 전도성 리드 사이에 배열된 터널 배리어(tunnel barrier)를 포함한다. 전도성 리드는 초전도체 컴포넌트가 전도성 리드로부터 반도체 컴포넌트를 차폐하도록 초전도체 컴포넌트 위에 배열된다. 터널 배리어는 초전도체 컴포넌트와 적어도 하나의 전도성 리드 사이에 배열된다. 터널 배리어는 초전도체 컴포넌트에 일체로 형성된 자연(native) 알루미늄 산화물 층으로 구성된다. 초전도체 컴포넌트에 일체적으로 터널 배리어를 형성하는 것은 전도성 리드와 반도체-초전도체 하이브리드 구조물 사이에 고품질 유전체 배리어를 제공한다. 또한, 디바이스를 제작 및 동작시키기 위한 방법들이 제공된다.
Description
초전도체가 근접한 반도체 나노와이어들은, 올바른 조건이 제공되면, 물질의 위상기하학적 상(topological phase)을 호스팅할(host) 것으로 예상된다. 이는, 이러한 반도체 나노와이어들이 내결함성(fault-tolerant) 양자 컴퓨터의 구성 요소로서의 유망한 후보가 되게 한다.
위상기하학적 상은 나노와이어의 단부들에 마요라나 제로 모드(Majorana zero mode; MZM)의 쌍의 형태로 스스로 발현한다 단부들로부터 멀리, 와이어의 벌크를 따라, 단전자 스펙트럼 내의 갭(gap)이 존재한다. 터널링 전도도(tunneling conductance)에서의 제로 바이어스 피크(zero-bias peak; ZBP)를 검출하기 위해 실험들은 통상적으로 나노와이어의 단부들에서 터널링 분광법을 사용한다.
그러한 나노와이어들의 네트워크를 형성하고 네트워크의 부분들 내에 위상기하학적 레짐(topological regime)을 유도함으로써, 양자 컴퓨팅의 목적을 위해 조작될 수 있는 양자 비트를 생성하는 것이 가능하다. 큐비트(qubit)로서도 지칭되는 양자 비트는, 2개의 가능한 결과들을 갖는 측정이 수행될 수 있지만, 임의의 주어진 때에(측정되고 있지 않을 때) 실제로는 상이한 결과들에 대응하는 2개의 상태들의 양자 중첩 상태에 있을 수 있는 요소이다.
나노와이어는 반도체 재료의 세장형 부분의 형태를 취할 수 있으며, 그 길이는 폭과 두께보다 수 배 더 크다. 나노와이어는 준(quasi)-1차원 시스템이다. 종래의 초전도체의 층이 나노와이어의 적어도 일부 상에 배열된다.
MZM들을 생성하는 데 유용한 다른 시스템은 종래의 초전도체에 근접하게 커플링되는 2차원 전자 가스(two-dimensional electron gas; 2DEG)에 기초한 반도체 나노와이어이다. 초전도체는 전형적으로 에피택셜 2D 웨이퍼 스택의 일부로서 성장되지만, 또한 제조 동안 재료 성장 후에 성막될 수 있다. 이 재료 플랫폼은 위상기하학적 상태의 형성을 위한 핵심 성분들인 꽤 큰 스핀-궤도 결합 및 대형 전자 g-팩터를 갖는다. 2D 플랫폼은 에칭 및 성막을 수반하는 하향식(top-down) 리소그래피 패터닝을 통해 복잡한 디바이스 기하구조들을 가능하게 한다.
위상기하학적 상을 유도하기 위해, 디바이스는 초전도체(예를 들어, 알루미늄)가 초전도 거동을 나타내는 온도로 냉각된다. 초전도체는 인접한 반도체에서 근접 효과를 야기하며, 이에 의해 초전도체와의 계면 근처의 반도체의 영역이 또한 초전도 특성들을 나타내는데, 즉, 초전도 페어링 갭이 인접한 반도체에서 유도된다. MZM은 자기장이 인가될 때 반도체-초전도체 하이브리드의 2개의 단부들에서 형성된다.
자기장의 역할은 반도체 내의 스핀 겹침(spin degeneracy)을 제거하는 것이다. 양자 시스템의 맥락에서의 겹침은 상이한 양자 상태들이 동일한 에너지 준위를 갖는 경우를 지칭한다. 겹침을 제거하는 것은 그러한 상태들이 상이한 에너지 준위들을 취하도록 하는 것을 의미한다. 스핀 겹침은 상이한 스핀 상태들이 동일한 에너지 준위를 갖는 경우를 지칭한다. 스핀 겹침은 자기장에 의해 제거될 수 있으며, 상이하게 스핀 분극된 전자들 사이에 에너지 준위가 갈라지게 한다. 이것은 제만 효과(Zeeman effect)로 알려져 있다. 제만 에너지, 즉 에너지 준위 갈라짐의 크기는 사소한 초전도 갭을 폐쇄하고 시스템의 위상기하학적 갭을 재개방하기 위해 적어도 초전도 갭만큼 커야 한다.
MZM들을 유도하는 것은 또한 나노와이어를 정전위로 게이팅함으로써 나노와이어 내의 전하 캐리어들의 정전위를 조정하는 것을 수반할 수 있다. 정전위는 게이트 전극을 사용하여 인가된다. 정전위를 인가하는 것은 반도체 컴포넌트의 전도대 또는 가전자대 내의 전하 캐리어들의 수를 조작한다.
반도체-초전도체 하이브리드 시스템들의 전자 특성들을 측정할 필요가 있다. 이러한 측정을 수행하는 데 사용되는 하나의 기법은 터널링 분광법이다. 터널링 분광 측정을 수행하기 위해, 반도체-초전도체 하이브리드 구조물 근처에 전도성 리드가 배열된다. 터널링 전류는 반도체-초전도체 하이브리드 구조물과 전도성 리드 사이에서 흐른다. 전류의 특성들(예를 들어, 전류의 크기, 주파수, 위상)이 측정된다. 반도체-초전도체 하이브리드 구조물의 특성들에 관한 정보는 이러한 측정들에 기초하여 추론될 수 있다.
도 1은 터널링 분광 측정들을 수행하기 위한 전형적인 시스템(100)을 도시한다. 시스템은 나노와이어의 형태의 반도체 컴포넌트(110)를 포함한다. 초전도체 컴포넌트(120)가 반도체 컴포넌트 상에 배열된다. 반도체 나노와이어(110)의 단부에 상전도성(normally-conductive) 리드(130)가 배열된다. 초전도체 컴포넌트는 나노와이어(110)의 단부까지 연장되지 않고, 상전도성 리드로부터 소정 공간만큼 이격된다. 게이트 유전체(142) 및 게이트 전극(144)을 포함하는 게이트 스택이 반도체 나노와이어(110) 위에 배열된다. 게이트 전극(114)은 공간 내의 반도체 재료를 게이팅하도록 구성된다. 게이트 전극에 정전기장을 인가하는 것은 디바이스의 반도체-초전도체 하이브리드 부분과 상전도성 리드 사이에 터널 배리어를 생성한다. 터널 배리어는 반도체 컴포넌트(110) 내부에 생성되며, 반도체의 일부가 터널 배리어로서 작용하게 된다.
일 양상에서, 반도체 컴포넌트 및 초전도체 컴포넌트를 포함하는 반도체-초전도체 하이브리드 구조물 - 초전도체 컴포넌트는 알루미늄 층을 포함함 - ; 반도체-초전도체 하이브리드 구조물과의 터널링 통신에서의 적어도 하나의 전도성 리드(lead); 및 반도체-초전도체 하이브리드 구조물과 적어도 하나의 전도성 리드 사이에 배열된 터널 배리어(tunnel barrier)를 포함하는 디바이스가 제공된다. 전도성 리드는 초전도체 컴포넌트가 전도성 리드로부터 반도체 컴포넌트를 차폐하도록 초전도체 컴포넌트 위에 배열된다. 터널 배리어는 초전도체 컴포넌트와 적어도 하나의 전도성 리드 사이에 배열된다. 터널 배리어는 초전도체 컴포넌트에 일체로 형성된 천연(native) 알루미늄 산화물 층으로 구성된다. 초전도체 컴포넌트가 전도성 리드와 반도체 컴포넌트 사이에 배열되기 때문에, 초전도체 컴포넌트는 고에너지 전자들을 스크리닝할 수 있고, 그에 따라 저에너지 전자들(예를 들어, MZM에 대응하는 전자들)이 더 쉽게 검출될 수 있게 한다. 초전도체 컴포넌트에 일체적으로 터널 배리어를 형성하는 것은 전도성 리드와 반도체-초전도체 하이브리드 구조물 사이에 고품질 유전체 배리어를 제공한다.
다른 양상에서, 디바이스를 제작하는 방법이 제공된다. 방법은: 기판 상에 반도체 컴포넌트를 준비하는 단계; 반도체 컴포넌트 위에 초전도체 컴포넌트를 제작함으로써 반도체-초전도체 하이브리드 구조물을 형성하는 단계 - 초전도체 컴포넌트는 알루미늄의 층을 포함함 - ; 초전도체 컴포넌트 상에 천연 알루미늄 산화물로 구성된 터널 배리어를 형성하기 위해 알루미늄을 부분적으로 산화시키는 단계; 및 터널 배리어 상에 적어도 하나의 전도성 리드를 제작하는 단계를 포함한다.
또 다른 양상에서, 본 명세서에서 정의되는 바와 같은 디바이스를 동작시키는 방법이 제공된다. 방법은: 초전도체 컴포넌트가 초전도성을 나타내도록 초전도체 컴포넌트의 임계 온도 미만의 온도로 디바이스를 냉각시키는 단계; 반도체-초전도체 하이브리드 구조물에 자기장을 인가하는 단계; 반도체-초전도체 하이브리드 구조물을 정전기적으로 게이팅하는 단계; 및 적어도 하나의 전도성 리드를 통한 터널링 전류를 측정하는 단계를 포함한다.
본 요약은 아래의 상세한 설명에서 추가로 설명되는 개념들 중에서 선택된 것을 간략화된 형태로 소개하기 위해 제공된다. 본 요약은 청구된 발명주제의 중요한 특징들 또는 필수적인 특징들을 식별시키려는 의도는 없으며, 또한 청구된 발명주제의 범위를 제한시키려는 의도도 없다. 청구된 주제는 또한 본 명세서에 언급된 단점들 중 일부 또는 전부를 해결하는 구현들로 제한되지 않는다.
본 개시내용의 실시예들의 이해를 돕기 위해 그리고 그러한 실시예들이 어떻게 실시될 수 있는지를 나타내기 위해, 이제 첨부 도면들이 단지 예로서 참조될 것이다.
도 1은 비교예에 따른 디바이스의 개략적 단면도이다.
도 2는 비교예의 디바이스 내의 접합부에서의 위치의 함수로서의 전위의 예시이다.
도 3은 이상적인 접합부에서의 위치의 함수로서의 전위의 예시이다.
도 4는 예시적인 디바이스의 길이를 따른 개략적 단면도이다.
도 5는 도 4의 라인 A를 따른 단면도이다.
도 6은 디바이스를 제작하기 위한 방법의 흐름도이다.
도 7은 예시적인 디바이스의 제작에 유용한 섀도우 벽의 개략적인 사시도이다.
도 8은 2개의 단자들을 갖는 디바이스를 제작하는 데 유용한 섀도우 벽들의 배열의 평면도이다.
도 9는 3개의 단자들을 갖는 디바이스를 제작하는 데 유용한 섀도우 벽들의 배열의 평면도이다.
도 10은 나노와이어의 각각의 단부에 전도성 리드와 나노와이어의 벌크 영역과 통신하는 전도성 리드를 갖는 디바이스를 제작하는 데 유용한 섀도우 벽들의 배열의 평면도이다.
도 11은 디바이스를 동작시키는 방법의 흐름도이다.
도 1은 비교예에 따른 디바이스의 개략적 단면도이다.
도 2는 비교예의 디바이스 내의 접합부에서의 위치의 함수로서의 전위의 예시이다.
도 3은 이상적인 접합부에서의 위치의 함수로서의 전위의 예시이다.
도 4는 예시적인 디바이스의 길이를 따른 개략적 단면도이다.
도 5는 도 4의 라인 A를 따른 단면도이다.
도 6은 디바이스를 제작하기 위한 방법의 흐름도이다.
도 7은 예시적인 디바이스의 제작에 유용한 섀도우 벽의 개략적인 사시도이다.
도 8은 2개의 단자들을 갖는 디바이스를 제작하는 데 유용한 섀도우 벽들의 배열의 평면도이다.
도 9는 3개의 단자들을 갖는 디바이스를 제작하는 데 유용한 섀도우 벽들의 배열의 평면도이다.
도 10은 나노와이어의 각각의 단부에 전도성 리드와 나노와이어의 벌크 영역과 통신하는 전도성 리드를 갖는 디바이스를 제작하는 데 유용한 섀도우 벽들의 배열의 평면도이다.
도 11은 디바이스를 동작시키는 방법의 흐름도이다.
본 명세서에서 사용되는 바와 같이, '포함하다'라는 동사는, '...을(를) 포함하거나 ...(으)로 구성되다'에 대한 약칭으로서 사용된다. 즉, '포함하다'라는 동사는 개방적인 용어이도록 의도되지만, 이러한 용어를 '...(으)로 구성되다'라는 폐쇄적인 용어로 대체하는 것이 명시적으로 고려되며, 특히 화학적 조성과 관련하여 사용되는 경우에 그러하다.
"상단", "하단", "좌", "우", "위", "아래", "수평", 및 "수직"과 같은 방향을 나타내는 용어는, 본 명세서에서 설명의 편의를 위해 사용되며, 관련 도면에 도시된 배향과 관련되어 있다. 기판은 디바이스의 “하단”이 되도록 취해진다. 임의의 의문을 피하기 위해, 이러한 용어의 사용은, 외부적인 기준의 틀에서 디바이스의 배향을 제한하도록 의도되지 않는다.
본 명세서에서 사용되는 바와 같이, "초전도체"라는 용어는, 물질의 임계 온도 Tc 아래의 온도로 냉각될 때 초전도성이 되는 물질을 지칭한다. 이 용어의 사용은 사용하지 않을 때의 디바이스의 온도를 제한하도록 의도되지 않는다.
"나노와이어"는, 나노스케일의 폭, 및 적어도 100, 또는 적어도 500, 또는 적어도 1000의 길이 대 폭 비율을 갖는 세장형 부재이다. 나노와이어는 10 내지 500nm, 선택적으로는 50 내지 100nm 또는 75 내지 125nm의 범위 내의 폭을 갖는다. 길이들은 전형적으로 대략 마이크로미터, 예를 들어 적어도 1 μm, 또는 적어도 10 μm이다. 특히, 나노와이어는 80 내지 100 nm 범위의 직경, 및 10 내지 15 μm 범위의 길이를 가질 수 있다.
"반도체-초전도체 하이브리드 구조물"은, 적합한 동작 조건들 하에서, 초전도체 컴포넌트가 근접 효과에 의해 반도체 컴포넌트에서 초전도성을 유도하도록 구성되는 초전도체 컴포넌트 및 반도체 컴포넌트를 포함한다. 특히, 이 용어는, 마요라나 제로 모드들, 또는 양자 컴퓨팅 애플리케이션들에 유용한 다른 여기(excitation)들과 같은 위상기하학적 거동을 보일 수 있는 구조물을 지칭한다. 동작 조건들은 일반적으로, 초전도체 컴포넌트의 Tc 미만의 온도로 구조물을 냉각시키는 것과, 구조물에 자기장을 인가하는 것과, 구조물의 적어도 일부에 정전적 게이팅을 인가하는 것을 포함한다. 일반적으로, 반도체 컴포넌트의 적어도 일부는 초전도체 컴포넌트와 밀접하게 접촉하며, 예를 들어 초전도체 컴포넌트는 반도체 컴포넌트 상에 에피택셜하게 성장될 수 있다. 그러나, 반도체 컴포넌트와 초전도체 컴포넌트 사이에 하나 이상의 추가 컴포넌트를 갖는 특정 디바이스 구조물들이 제안되었다.
"방향성 퇴적 프로세스"는 표면 상에 재료를 퇴적하기 위해 재료의 지향된 빔 또는 재료의 프리커서를 사용하는 프로세스이다. 방향성 증착 프로세스에서, 재료가 표면 상에 흡착되는 위치는 빔의 방향에 의해 결정된다. 빔은 표면에 대해 일정한 방위각을 갖거나, 다시 말하면, 표면에 대한 빔의 방향은 퇴적 동안 고정된다. 방향성 퇴적을 달성하기 위해 사용될 수 있는 프로세스들의 예들은 분자 빔 에피택시, 열 증발, 및 전자 빔 증발을 포함한다.
도 1에 도시된 타입의 디바이스들은 마요라나 제로 모드들의 신뢰성 있는 검출을 허용하지 않을 수 있다는 것이 발견되었다. 이는 마요라나 제로 모드들을 모방하는 시그니처들을 갖는 사소한 상태들이 이러한 디바이스들에서 유도될 수 있기 때문이다. 예를 들어, 비교 디바이스 내의 터널 접합부들에서 안드레예프 상태들이 유도될 수 있다.
비교 디바이스에서, 터널 접합부는 정전기적으로 정의된다. 이는 도 2에 예시된 바와 같이 접합부가 불균일하거나 매끄러운 정전위 프로파일을 갖게 할 수 있다. 불균일한 전위 프로파일은 진정한 MZM들의 가시성을 감소시키는 사소한 상태들, "준-마요라나(quasi-Majorana)들"을 생성할 수 있다. 이 효과는 Vuik 외(SciPost Phys.7, 061 (2019))에 의해 설명되었다.
도 3에 예시된 바와 같이, 날카로운 정전위 프로파일을 갖는 터널 배리어를 갖는 디바이스를 제공하는 것이 바람직할 것이다. 더 적은 사소한 상태들과 연관될 수 있고/있거나 MZM들의 더 쉬운 검출을 가능하게 할 수 있는 터널 접합부들을 갖는 디바이스들이 본 명세서에 제공된다.
이제 도 4 및 도 5를 참조하여 예시적인 디바이스(400)를 설명할 것이다. 도 4는 디바이스의 길이를 따라 취해진 개략적인 단면도이다. 도 5는 도 4의 라인 A를 따라 취해진 개략적인 단면도이다.
디바이스(400)는 반도체-초전도체 하이브리드 구조물, 반도체-초전도체 하이브리드 구조물 상에 배열된 터널 배리어, 및 반도체-초전도체 하이브리드 구조물의 하나의 단부에서 터널 배리어 상에 배열된 전도성 리드를 포함한다.
디바이스는 기판 상에 배열될 수 있다. 기판은 전형적으로 웨이퍼, 즉 단결정 재료의 조각을 포함한다. 하나의 예시적인 웨이퍼 재료는 인듐 인화물이다. 웨이퍼 재료들의 다른 예들은 갈륨 비화물, 인듐 안티몬화물, 인듐 비화물, 및 실리콘을 포함한다. 기판은 웨이퍼 상에 또는 웨이퍼 위에 배열된 추가적인 구조물들을 더 포함하는 보다 정교한 워크피스일 수 있다. 기판은 2개 이상의 재료들의 층들을 포함할 수 있다. 다층 기판의 예는 실리콘-온-절연체 기판, 특히 스마트 컷(smart cut) 프로세스에 의해 획득가능한 실리콘-온-절연체 기판이다.
반도체-초전도체 하이브리드 구조물은 반도체 컴포넌트(410) 및 초전도체 컴포넌트(420)를 포함한다. 초전도체 컴포넌트(420)는 근접 효과에 의해 반도체 컴포넌트(410)에서 초전도성을 유도하도록 구성된다. 적절한 조건들 하에서, 이는 하이브리드 구조물에서 마요라나 제로 모드들과 같은 유용한 여기(excitation)들을 유도할 수 있다.
반도체 컴포넌트는 다양한 방식들로 구현 수 있다. 이 예에서, 반도체 컴포넌트(410)는 나노와이어의 형태이다. 반도체 나노와이어들은 예를 들어, 선택적 영역 성장(selective area growth; SAG) 또는 기상-액체-고체(vapour-liquid-solid; VLS) 프로세스들에 의해 제작될 수 있다. 선택적 영역 성장을 위한 기법들이 예를 들어, Davies Proc. SPIE 2140, Epitaxial Growth Processes, 58 (doi:10.1117/12.175795); Fahed, Doctoral thesis: Selective area growth of in-plane III-V nanostructures using molecular beam epitaxy, 2016 (http://www.theses.fr/2016LIL10114); Fukui et al, Appl. Phys. Lett. 58, 2018 (1991) (doi: 10.1063/1.105026); 및 Aseev et al. Nano Letters 2019 19 (1), 218-227, doi: 10.1021/acs.nanolett.8b03733에 개시된다.
다양한 반도체 재료들이 반도체 나노와이어들의 제작에 유용하다. 반도체 재료들의 하나의 예시적인 부류는 III-V족 반도체들이다. 반도체 컴포넌트(410)는 예를 들어, 식 1의 재료를 포함할 수 있다.
(수식 1)
여기서 x는 0 내지 1 범위 내에 있다. 다시 말하면, 반도체 컴포넌트(410)는 인듐 안티몬화물(x=0), 인듐 비화물(x=1), 또는 몰 단위 50% 인듐과 가변 비율의 비소 및 안티몬(0 < x < 1)을 포함하는 삼원 혼합물을 포함할 수 있다.
예시된 나노와이어(410)는 6개의 결정면들 또는 패싯들(411, 412, 413, 414, 415, 416)을 갖는 VLS 나노와이어이다. 이 예에서, 초전도체 컴포넌트(420), 터널 배리어(425), 및 전도성 리드(430)는 패싯들의 서브세트 상에 배열된다. 서브세트는 나노와이어(410)의 일측 상의 최상부 패싯(411) 및 2개의 패싯들(412, 413)을 포함한다. 초전도체 컴포넌트, 터널 배리어, 및 전도성 리드는 패싯들(415 및 416)을 포함하는 나노와이어의 반대편 위로 연장되지 않는다. 하단 패싯(414)은 기판과 접촉한다. 초전도체 컴포넌트(420)가 초전도체 재료의 방향성 퇴적에 의해 제작되는 구현들에서, 나노와이어의 일면은 가려져(shadow) 초전도체 재료를 수신하지 않을 수 있다.
초전도체 컴포넌트(420), 터널 배리어(425), 및 전도성 리드(430)는 상이한 두께들을 가질 수 있다. 초전도체 컴포넌트(420), 터널 배리어(425), 및 전도성 리드(430)의 두께들은 상이한 패싯들 사이에서 변화할 수 있다. 예를 들어, 패싯(411) 상의 초전도체 컴포넌트(420)의 일부의 두께는 패싯(412) 상의 일부의 두께와 상이할 수 있다.
초전도체 컴포넌트(420)는 초전도 금속의 층을 포함하며, 초전도 금속은 알루미늄이다. 알루미늄의 사용은 자연 알루미늄 산화물 층 형태의 터널 배리어가 인 시추(in situ) 산화에서 형성될 수 있게 한다. 초전도체 컴포넌트는 4 내지 10 nm 범위의 두께를 가질 수 있다.
초전도체 컴포넌트(420)는 초전도체 재료의 아일랜드(island)일 수 있으며, 추가적인 컴포넌트에 전기적으로 연결되지 않는다. 아일랜드 형태의 초전도체 컴포넌트를 포함하는 디바이스는 위상기하학적 큐비트의 컴포넌트로서 유용할 수 있다. 대안적으로, 초전도체 컴포넌트(420)는 전기 접지에 연결될 수 있다. 초전도체 컴포넌트(420)를 접지에 연결하는 것은 반도체-초전도체 하이브리드 구조물에 대해 터널링 분광 측정들이 수행될 수 있게 하는 데 유용할 수 있다. 터널링 분광 측정에서, 초전도체 컴포넌트(420)가 접지되고, 전압이 전도성 리드(430)에 인가되고, 전도성 리드를 통한 전류가 측정된다.
초전도체 컴포넌트들(420) 상에 터널 배리어(425)가 배열된다. 전도성 리드(430)가 터널 배리어(425) 상에 배열된다.
전도성 리드(430)는 전형적으로 사용 중에 정상 전도체로서 작용하도록 구성된 전극이다. 전도성 리드는 백금, 은, 또는 금과 같은 상전도성 금속으로 제작될 수 있다. 초전도체 금속들은 대안적으로, 특히 전도성 리드가 반도체-초전도체 하이브리드 구조물의 초전도체 컴포넌트에 수직으로 연장될 때 사용될 수 있다: 초전도체 재료들은 임계 자기장의 이방성을 나타낼 수 있으며, 인가된 자기장에 대한 그들의 배향에 따라 정상 전도성 또는 초전도성 거동을 나타낼 수 있다.
동작 시, 전도성 리드(430)는 반도체-초전도체 하이브리드 구조물에 대한 터널링 분광 측정들을 수행하는 데 사용될 수 있다. 이를 위해, 전도성 리드(430)가 증폭기 회로에 연결될 수 있다. 증폭기 회로는 디바이스와 동일한 기판, 또는 상이한 기판 상에 배열될 수 있다. 연결은 전송 라인들, 콘택 패드들, 와이어 본드들 등의 임의의 적절한 배열에 의해 이루어질 수 있다.
전도성 리드(430)는 초전도체 컴포넌트(420)에 의해 또한 커버되는 반도체 컴포넌트의 부분들 위에서만 연장된다. 이는, 아래에서 더 설명될 바와 같이, 초전도체 컴포넌트들이 특정 한계 이상의 에너지들을 갖는 전자들을 선택적으로 스크리닝할 수 있기 때문에, 전도성 리드(430)가 반도체-초전도체 하이브리드 디바이스에서의 화학적 전위들을 방해하는 것을 방지할 수 있다.
터널 배리어(425)는 반도체-초전도체 하이브리드 구조물과 전도성 리드 사이의 전자들의 터널링을 가능하게 하는 유전체 층이다.
초전도체 컴포넌트를 통한 반도체 컴포넌트로부터 전도성 리드로의 전자들의 터널링이 가능하다는 것이 밝혀졌다. 관심 상태들, 예컨대 마요라나 제로 모드들은 초전도 갭 아래에 있는 격리된 상태들이다. 초전도체 컴포넌트는 초전도 갭 아래에 있는 상태들을 갖지 않는다. 유용하게, 동시에, 초전도체 컴포넌트는 전도성 리드에 의해 유도된 전기장으로부터 반도체-초전도체 하이브리드 구조물을 차폐한다.
터널 배리어는 유전체이고, 저에너지 범위 내의 상태들을 갖지 않는다. 따라서, 터널 배리어는 반도체-초전도체 하이브리드 구조물로부터의 신호와 간섭하지 않는다.
토폴로지 상태에 있는 전자들은 초전도체 및 터널 배리어를 통해 터널링할 수 있는데, 이는 이들 전자들의 최대 코히어런스 길이가 초전도체 컴포넌트 및 터널 배리어의 두께보다 크기 때문이다. 벌크 초전도체에서의 최대 코히어런스 길이(ξ)는 식 1에 따라 계산된다:
여기서, ħ는 감소된 플랑크 상수이고, υf는 페르미 속도이고, Δ는 하이브리드 시스템의 유도된 초전도 에너지 갭이다.
전자들을 1차원 시스템, 예를 들어 나노와이어, 또는 2DEG와 같은 2차원 시스템에 제한하는 것은 최대 코히어런스 길이를 변경한다. 이러한 시스템에서의 최대 코히어런스 길이는 식 2에 의해 근사화될 수 있다:
여기서, lm은 차원적으로 제약된 시스템에서의 전자들의 평균 자유 경로이다.
초전도체 컴포넌트 및 터널 배리어의 총 두께는 관심 여기들의 최대 코히어런스 길이보다 작도록 선택된다. 실제로, 이 제약은 특별히 제한적인 것은 아니다. 사소한 서브갭 상태들은 최대 약 300 nm의 코히어런스 길이를 가질 수 있다는 것이 보고되었다(Menard, 외, PRL 124, 036802 (2020)). 마요라나 제로 모드들은 일부 디바이스들에서 최대 1 μm 또는 더 큰 코히어런스 길이들을 가질 수 있다는 것이 이론화된다. 이러한 코히어런스 길이들은 초전도체 컴포넌트(420) 및 터널 배리어(425)의 전형적인 두께보다 실질적으로 더 크다. 예시로서, 하이브리드 디바이스들의 초전도체 컴포넌트들은 일반적으로 15 nm 이하의 두께를 갖는다. 터널 배리어는 일반적으로 1 내지 4 nm 범위의 두께를 갖는다.
전도성 리드(430)는 초전도체 컴포넌트(420)에 의해 커버되는 반도체 컴포넌트(410)의 부분들 위에서만 연장된다. 이것은 반도체 컴포넌트(410)에서의 화학적 전위에 대한 전도성 리드(430)의 영향들을 감소시키는데, 이는 초전도체 컴포넌트가 전도성 리드에 의해 유도된 전기장으로부터 디바이스의 하이브리드 부분을 차폐하기 때문이다.
차폐 효과는 전도성 리드가 나노와이어의 벌크 세그먼트, 즉 나노와이어의 단부에 있지 않은 세그먼트와 터널링 통신하는 구현들에서 특히 유리할 수 있다. 벌크와 통신하는 차폐되지 않은 전도성 리드를 갖는 비교 예에서, 리드는 위상기하학적 상을 방해할 수 있다. 차폐되지 않은 리드는 토폴로지 갭보다 큰 양만큼 나노와이어 내의 화학적 전위를 교란시킬 수 있다. 예시로서, 알루미늄과 인듐 안티몬화물을 포함하는 하이브리드 구조물에서의 최대 위상기하학적 갭은 약 250 μeV이다.
전도성 리드(430)는 초전도체 컴포넌트가 제공되지 않는 나노와이어의 부분들 위로 연장되지 않는다.
터널 배리어가 정전기적으로 정의되지 않기 때문에, 터널 접합부에서의 전위는 더 날카로워지고, 도 3에 예시된 이상적인 전위에 접근한다. 이는 준-MZM의 생성을 피할 수 있고, 이에 의해 진정한 MZM이 더 쉽게 검출될 수 있게 한다.
터널 배리어(425)는 초전도체 컴포넌트(420)에 일체로 형성된다. 초전도체 컴포넌트(420)는 알루미늄을 포함하고, 터널 배리어(425)는 알루미늄 상에 형성된 자연 알루미늄 산화물 층으로 구성된다. 이러한 층은 알루미늄을 산소 가스에 노출시킴으로써 형성될 수 있다. 자연 산화물 층의 두께는 산소 가스의 압력을 변화시킴으로써 제어될 수 있다. 예를 들어, 적어도 하나의 전도성 리드 아래에 있는 터널 배리어의 부분은 1 내지 2 nm 범위의 두께(t1)를 가질 수 있다.
퇴적의 사용 없이, 초전도체 컴포넌트에 일체적으로 터널 배리어를 인 시추(in situ)로 형성함으로써, 더 높은 품질의 터널 배리어가 획득될 수 있다. 자연 알루미늄 산화물로 구성된 터널 배리어는 증발된 알루미늄 산화물 층과 같은 유전체 재료의 퇴적된 층을 포함하는 배리어보다 더 잘 수행되는 것으로 밝혀졌다. 알루미늄 산화물을 인 시츄로 형성하는 것은 유전체 층의 오염을 방지할 수 있다. 알루미늄 산화물 층을 인 시츄로 형성하는 것은 알루미늄 층의 두께에 대한 보다 정밀한 제어를 가능하게 할 수 있다. 자연 알루미늄 산화물 층은 증발된 알루미늄 산화물 층보다 더 적은 포획 전하들을 가질 수 있다.
예시된 디바이스에 대해 다양한 수정들이 이루어질 수 있다.
예시적인 디바이스(400)는 반도체-초전도체 하이브리드 구조물의 하나의 단부에서 단일 전도성 리드를 갖는다. 변형들에서, 임의의 수의 리드들이 존재할 수 있다.
예를 들어, 반도체-초전도체 하이브리드 구조물의 각각의 단부들에 전도성 리드들의 쌍이 제공될 수 있다. 마요라나 제로 모드들은 하이브리드 구조물의 양측에 쌍으로 존재하며, 따라서 각 단부에 리드들을 제공하는 것은 마요라나 제로 모드들을 검출하는 데 유용할 수 있다.
대안적으로 또는 추가적으로, 전도성 리드는 반도체-초전도체 하이브리드 구조물의 벌크 부분, 즉 하이브리드 구조물의 단부들로부터 이격된 부분 위에 배열될 수 있다. 마요라나 제로 모드들이 형성될 때, 위상기하학적 상 천이가 발생하고: 벌크 내의 초전도 갭이 폐쇄된 후 재개방된다. 따라서 나노와이어의 벌크에 대해 터널링 분광 측정들을 수행하는 능력은 마요라나 제로 모드들이 검출될 수 있게 할 수 있다.
예시적인 디바이스 구성은 반도체-초전도체 하이브리드 구조물의 각각의 단부에 있는 전도성 리드, 및 반도체-초전도체 하이브리드 구조물의 벌크 부분들 위에 배열된 하나 이상의 전도성 리드를 포함한다. 초전도체 컴포넌트가 전도성 리드로부터 하이브리드 구조물을 차폐하도록 전도성 리드를 배열함으로써, 전도성 리드가 벌크 부분 위로 연장될 때에도 위상기하학적 상의 중단이 방지될 수 있다.
예시적인 디바이스는 VLS 나노와이어로서 도시된 반도체 나노와이어를 포함한다. 대안적으로 SAG 나노와이어가 사용될 수 있다.
본 명세서에서 설명되는 원리들은 임의의 타입의 반도체-초전도체 하이브리드 시스템에 적용될 수 있다. 반도체 컴포넌트는 반드시 나노와이어의 형태일 필요는 없다. 반도체 컴포넌트는 대안적으로 2DEG(two-dimensional electron gas) 또는 2DHG"(two-dimensional hole gas)를 호스팅하도록 구성된 반도체 헤테로 구조물의 형태일 수 있다.
반도체 헤테로 구조물은 하부 배리어와 상부 배리어 사이에 배열된 양자 웰을 포함할 수 있다. 양자 웰은 하부 배리어 및 상부 배리어의 재료(들)와는 상이한 재료를 포함한다. 하부 배리어 층 및 상부 배리어 층의 재료들은 각각 독립적으로 선택될 수 있다.
하부 및 상부 배리어들은 양자 웰에 전하 캐리어들을 포획하는 역할을 한다. 양자 웰 층은 하부 및 상부 배리어들의 재료들과 비교하여 비교적 작은 밴드 갭을 갖는 반도체 재료의 층을 포함할 수 있다. 양자 웰들을 형성하는 데 유용한 예시적인 재료들은 예를 들어, Odoh and Njapba, “A Review of Semiconductor Quantum Well Devices”, Advances in Physics Theories and Applications, vol. 46, 2015, pp. 26-32; 및 S. Kasap, P. Capper (Eds.), “Springer Handbook of Electronic and Photonic Materials”, DOI 10.1007/978-3-319-48933-9_40에 설명된다.
반도체-초전도체 하이브리드 디바이스들은 반도체-초전도체 하이브리드 구조물의 하나 이상의 부분을 게이팅하기 위한 게이트 스택을 포함할 수 있다. 정전기적 게이팅은 하이브리드 구조물들의 거동을 튜닝하는 데 유용하다. 임의의 수의 게이트 전극들이 포함될 수 있다.
본 명세서에 설명된 바와 같은 디바이스를 제작하는 예시적인 방법이 이제 도 6을 참조하여 설명될 것이다. 도 6은 방법의 개요를 보여주는 흐름도이다.
디바이스는 기판 상에 제작된다. 기판은 위에서 설명된 바와 같은 웨이퍼를 포함할 수 있다. 기판은 사전-패터닝될 수 있다. 다시 말하면, 반도체-초전도체 하이브리드 디바이스를 형성하기 전에 게이트 전극들, 콘택 패드들, 리드들, 격리 층들, 및 섀도우 벽들로부터 선택된 하나 이상의 컴포넌트가 기판 상에 제공될 수 있다.
블록(601)에서, 기판 상에 반도체 컴포넌트가 준비된다. 반도체 컴포넌트들은 다양한 방식들로 구현될 수 있다. 반도체 컴포넌트를 형성하는 데 사용되는 프로세스가 적절하게 선택될 수 있다.
하나의 예시적인 프로세스는 선택적 영역 성장(selective area growth; SAG)이다. SAG는 기판 위에 비정질 마스크를 형성한 다음, 마스크 내의 개구부들에서 기판 상에 반도체 컴포넌트를 에피택셜하게 성장시키는 것을 수반한다. SAG는 수평 배향된 나노와이어들을 제작하는 데 유용하다.
다른 예시적인 프로세스는 증기 액체 고체(vapour liquid solid; VLS) 프로세스이다. VLS는 성장 기판 상의 나노와이어의 성장을 제어하기 위해 액체 촉매의 액적을 사용한다. VLS는 수직으로 배향된 나노와이어들을 생산한다. VLS 나노와이어들은 선택적으로 성장 기판으로부터 절단(cleave)될 수 있고, 그 후 성장 기판 또는 상이한 기판 상에 수평으로 배열될 수 있다.
또 다른 가능성은 기판의 전체 표면에 걸쳐 반도체를 에피택셜하게 성장시키는 것이다. 각각 독립적으로 선택된 재료를 포함하는 복수의 층들이 이러한 방식으로 구축될 수 있다. 이 접근법은 2DEG 구조물의 제작에 유용하다.
블록(602)에서, 반도체 컴포넌트 위에 초전도체 컴포넌트를 제작함으로써 반도체-초전도체 하이브리드 구조물이 형성된다. 초전도체 컴포넌트는 초전도성 금속의 층을 포함한다.
초전도체 컴포넌트들을 제작하기 위해 다양한 프로세스들이 사용될 수 있다. 예를 들어, 초전도체 재료는 기판의 전체 표면 위에 전역적으로 퇴적된 다음, 리소그래피 방식으로 또는 리프트 오프(lift-off)에 의해 패터닝될 수 있다. 리소그래피 프로세스들 및 리프트-오프 프로세스들은 에칭 단계들을 포함한다.
일반적으로 에칭의 사용을 피하는 것이 바람직하다. 에칭은 반도체 컴포넌트를 손상시킬 수 있고/있거나 반도체와 초전도체 사이의 계면을 저하시킬 수 있으며, 이는 MZM들과 같은 여기들을 유도하거나 관찰하는 것이 더 어려울 수 있다.
에칭의 사용은 타겟 영역들 상에 재료들을 선택적으로 퇴적함으로써 회피될 수 있다. 이는 섀도우 벽들에 의해 제어되는 방향성 퇴적의 사용에 의해 달성될 수 있다. 방향성 퇴적 프로세스는 재료의 빔을 기판에 대한 특정 방향으로부터 타겟 기판을 향해 지향시키는 단계를 포함한다. 섀도우 벽은 빔의 경로를 차단하여, 그 재료가 퇴적되지 않는 섀도우 영역을 생성하도록 구성되는 구조물이다. 섀도우 벽들의 다양한 예들이 WO2019/099171 A2; US 10,629,798; US2020/0243742 A1; 및 WO2021/112856 A1에서 설명되었다. 섀도우 영역의 형상은 섀도우 벽의 형상 및 재료의 빔이 퇴적되는 방향을 선택함으로써 제어될 수 있다.
섀도우 벽들이 사용되는 구현들에서, 섀도우 벽들은 반도체 컴포넌트를 준비하기 전 또는 후에 기판 상에 형성될 수 있다.
블록(603)에서, 초전도성 금속은 시약과 반응하여 터널 배리어를 형성한다. 이 동작은 블록(602)에서 퇴적된 초전도체 재료의 층의 일부를 유전체 층으로 변환한다.
초전도성 금속이 알루미늄인 구현들에서, 이 동작은 이산소, 오존, 또는 이들의 혼합물을 포함하는 가스에 알루미늄 금속을 노출시키는 단계를 포함할 수 있다. 가스의 압력을 제어함으로써, 터널 배리어의 두께가 조정될 수 있다.
터널 배리어를 형성하는 단계는 기판 상에 추가적인 유전체 재료를 퇴적하는 단계를 포함하지 않는다. 터널 배리어는 초전도체의 일부를 유전체로 변환함으로써, 예를 들어, 알루미늄 층의 일부를 자연 알루미늄 산화물 층으로 변환함으로써 인 시추로 형성된다.
블록(604)에서, 적어도 하나의 전도성 리드가 터널 배리어 상에 제작된다. 전도성 리드는 초전도체 컴포넌트가 전도성 리드로부터 반도체 컴포넌트를 차폐하도록 배열된다. 다시 말하면, 전도성 리드는 초전도체 컴포넌트에 의해 커버되지 않는 반도체 컴포넌트의 부분들 위로 연장되지 않는다.
전도성 리드를 제작하는 데 사용되는 프로세스가 적절하게 선택될 수 있다. 금속 전극들을 제작하기 위한 다양한 기법들이 알려져 있다.
특히, 전도성 리드는 섀도우 벽들의 사용에 의해 제어되는 방향성 퇴적을 사용하여 제작될 수 있다. 유용하게, 초전도성 컴포넌트가 섀도우 벽들의 사용을 통해 제작되는 구현들에서, 동일한 섀도우 벽들이 초전도체 컴포넌트의 제작과 전도성 리드의 제작 둘 다를 제어하는 데 사용될 수 있다. 초전도체 컴포넌트 및 전도성 리드는 전도성 리드가 초전도체 컴포넌트의 선택된 부분들 위에만 적용되도록 상이한 각도들로부터 퇴적될 수 있다.
제작 후, 하프늄 산화물과 같은 유전체의 보호 층이 디바이스 위에 족용될 수 있다. 게이트 전극들은 원하는 대로 보호 층 상에 제작될 수 있다.
대안적으로, 게이트 전극들 및 게이트 유전체는 블록(601)의 동작들 전에 기판 내에 통합될 수 있다. 이는 하단-게이팅된 디바이스를 초래한다. 게이트 전극들을 사전 패터닝하는 단계는 초전도체 컴포넌트를 제작한 후에 수행되는 제조 단계들을 최소화한다. 이는 원래의(pristine) 반도체-초전도체 계면이 획득될 수 있게 할 수 있다. 고품질 계면은 마요라나 제로 모드들이 보다 신뢰성 있게 획득될 수 있게 해줄 수 있다.
방법은, 예를 들어 진공 챔버 및 진공 챔버에 연결된 산화 챔버를 포함하는 밀봉된 장치에서 수행될 수 있다. 산화 챔버는 진공 챔버를 위한 로드-록(load-lock)일 수 있다. 방법은 장치로부터 디바이스를 제거하지 않고서, 즉 디바이스를 개방 대기에 노출시키지 않고서 수행될 수 있다. 예컨대 수증기에 대한 노출을 피하는 것은 재료 층들의 표면들에 대한 손상을 방지할 수 있다.
방법에는 에칭, 예를 들어 이온 밀링 또는 습식 에칭의 사용이 없을 수 있다. 에칭을 피하는 것은 재료들 또는 재료 경계들에 대한 손상을 피할 수 있다.
위에서 논의된 바와 같이, 초전도체 컴포넌트 및 전도성 리드는 바람직하게는 섀도우 벽들에 의해 제어되는 방향성 퇴적에 의해 제작된다. 섀도우 벽(700)의 하나의 예시적인 예가 도 7에 도시된다.
예시적인 섀도우 벽(700)은 2개의 지지 부분들(710a, 710b) 및 매달린 부분(720)을 포함한다. 지지 부분(710a, 710b)은 각각 필라(pillar)들의 형태이다. 매달린 부분(720)은 필라들(710a, 710b)을 브릿징한다. 매달린 부분(720)은 기판(705)의 영역(705a)위에 돌출되어 있고, 다시 말해, 매달린 부분(720)과 기판(705)의 표면 사이에 공간이 있다.
지지 부분들의 수, 형상, 상대적 위치들, 및 치수들은 특별히 제한되지 않는다. 섀도우 벽이 복수의 지지 부분들을 포함하는 경우, 지지 부분들의 형상들 및 치수들은 독립적으로 선택될 수 있다.
매달린 부분의 포함은 선택적이다. 임의의 수의 매달린 부분들이 존재할 수 있고, 매달린 부분(들)의 형상 및 치수들이 원하는 대로 선택될 수 있다.
섀도우 벽의 형상 및 치수들, 섀도우 벽으로부터 반도체 컴포넌트까지의 거리, 및 퇴적되는 재료의 빔의 방향을 선택함으로써, 재료의 상이한 패턴들이 기판 상에 퇴적될 수 있다. 예를 들어, 비교적 얕은 각도로 도착하는 재료는 매달린 부분(720) 아래의 갭을 통과할 수 있고, 매달린 부분(720)에 의해 차단될 더 가파른 각도로 적용되는 재료에 접근할 수 없는 기판 상의 위치에 도달할 수 있다.
지지 부분 및 매달린 부분을 갖는 섀도우 벽은 2개 상 프로세스에 의해 제작될 수 있다. 제1 스테이지는 섀도우 벽의 지지 부분들의 형상들을 정의하기 위한 마스크를 형성하는 단계를 수반한다. 제2 스테이지는 마스크를 사용하여 섀도우 벽을 형성한다.
제1 위상은 기판 상에 제1 레지스트를 형성하는 단계를 포함한다. 제1 레지스트의 일부분이 선택적으로 노출되고, 그 후 채널을 정의하는 마스크를 형성하도록 현상된다.
제1 레지스트는 전자 빔 레지스트, 바람직하게는 양의 전자 빔 레지스트일 수 있다. 양의 전자 빔 레지스트는 전자 빔에 노출되면 현상제 용매에서 더 용해성이 되는 레지스트이다. 양의 전자 빔 레지스트의 예들은 아크릴레이트 폴리머들 및 코폴리머들을 포함한다. 예를 들어, 양의 전자 빔 레지스트는 폴리(메틸메타크릴레이트), 메틸메타크릴레이트-메타크릴산 코폴리머, 또는 클로로메틸 메타크릴레이트와 메틸스티렌의 코폴리머일 수 있다. 클로로메틸 메타크릴레이트 및 메틸스티렌의 코폴리머는 상품명 CSAR 하에서 상업적으로 이용가능하다. 특히, 제1 레지스트는 폴리(메틸메타크릴레이트)(PMMA)일 수 있다.
노출 및 현상 조건들은 선택된 레지스트에 기초하여 적절하게 선택될 수 있다. 예를 들어, 제1 레지스트가 폴리(메틸메타크릴레이트)를 포함하는 경우, 메틸 이소부틸 케톤과 이소프로필 알코올의 혼합물을 포함하는 현상제가 사용될 수 있다.
제2 위상에서, 제2 레지스트가 채널 내에 그리고 마스크 위에 형성된다. 제1 레지스트 및 제2 레지스트는 상이한 재료들을 포함한다. 제2 레지스트의 부분들을 노출시키는 것은 이들 부분들을 섀도우 벽으로 변환시킨다.
제2 레지스트는 섀도우 벽이 무기 재료를 포함하도록 선택될 수 있다. 제2 레지스트는 예를 들어, 수소 실세스퀴옥산(hydrogen silsesquioxane; "HSQ") 또는 메틸 실세스퀴옥산(methyl silsesquioxane; "MSQ")과 같은 실세스퀴옥산을 포함할 수 있다. 전자 빔에 HSQ를 노출시키는 것은 HSQ를 실리콘 산화물로 변환시킨다.
제2 레지스트는 마스크를 공격하지 않는 현상제를 사용하여 현상될 수 있다. 제1 레지스트가 아크릴레이트 폴리머 또는 폴리메틸메타크릴레이트(poly(methylmethacrylate))와 같은 코폴리머를 포함하는 예에서, 제2 레지스트에 대한 현상제는 염기를 포함할 수 있다. 염기는 염기, 예를 들어 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide; “TMAH”), 수산화 칼륨 또는 수산화 나트륨을 포함할 수 있다. 다양한 현상제들이 상업적으로 이용가능하다. 예시적인 TMAH 기반 현상제들은 상품명 MF-321 및 MF-322로 이용가능하다.
그 후, 섀도우 벽을 산출하기 위해 마스크가 제거될 수 있다. 마스크를 제거하는 것은 제1 레지스트를 스트리핑하는 것을 포함할 수 있다. 섀도우 벽이 온전하게 유지되는 경우, 레지스트 스트리핑을 위한 임의의 적절한 기법이 사용될 수 있다. 예들은 임계점 건조와 조합된 용매의 사용, 또는 산소 플라즈마의 사용을 포함한다. 폴리(메틸메타크릴레이트)가 제1 레지스트로서 사용되는 구현들에서, 용매는 예를 들어 아세톤일 수 있다.
본명세서에서 설명되는 타입의 디바이스들을 제작하는 데 유용한 섀도우 벽들의 예시적인 배열들이 도 8 내지 도 10에 예시된다. 도 8 내지 도 10은 반도체 나노와이어에 대해 배열된 섀도우 벽들을 도시하는 개략적인 평면도들이다. 이해될 바와 같이, 도 8 내지 도 10은 개략적이다. 예시된 섀도우 벽의 다양한 부분들의 형상들, 사이즈들, 및 위치는 각각 독립적으로 변화될 수 있다.
도 8은 아일랜드의 형태로 초전도체 컴포넌트를 갖고 반도체-초전도체 하이브리드 구조물의 각각의 단부들에서 리드들의 쌍을 포함하는 디바이스를 제작하데 유용한 섀도우 벽들의 예시적인 배열을 도시한다. 도 8은 나노와이어(805)에 대해 배열된 섀도우 벽(812, 814, 816, 822, 824)을 도시한다.
이 예에서의 섀도우 벽은 좌측 지지 부분(812), 중간 지지 부분(814), 및 우측 지지 부분(816)을 포함하는 단일 구조물이다. 좌측 및 우측 지지 부분들(812, 126)은 각각의 매달린 부분들(822, 824)에 의해 중간 지지 부분(814)에 연결된다. 지지 부분들 사이에 공간들(832, 834)이 제공된다.
섀도우 벽의 각각의 부분과 나노와이어 사이의 거리는 독립적으로 선택될 수 있다. 예를 들어, 좌측 지지 부분(814)과 나노와이어(805) 사이의 거리는 매달린 부분(822)과 나노와이어(805) 사이의 거리와 상이할 수 있다.
사용 시, 하이브리드 구조물의 초전도체 컴포넌트를 제작하기 위해, 초전도체 재료는, 섀도우 벽들이 나노와이어의 전방의 영역을 가리지만 나노와이어(805)의 전면(805a)을 가리지 않도록 선택된 제1 각도로 나노와이어(805)를 향해 지향된다. 나노와이어는 "셀프-섀도잉(self-shadowing)"한다: 나노와이어의 전면(805a)은 도 5에 예시된 바와 같이, 초전도체 재료가 나노와이어의 패싯들의 서브세트에 도달하도록 나노와이어의 후면(805b)을 가린다.
이해될 바와 같이, 나노와이어는 섀도우 벽들을 형성하기 전 또는 후에 준비될 수 있다.
전도성 리드를 제작하기 위해, 재료의 빔이 제1 각도보다 얕은 제2 각도로 나노와이어(805)를 향해 지향된다. 지지 부분들(812, 814, 816)은 빔을 차단하지만, 빔은 부분들(822, 824) 아래를 통과할 수 있고, 그에 따라 나노와이어 상에 퇴적되고 전도성 리드들을 형성한다.
재료는 또한 지지 부분들(812과 814, 그리고 814과 816) 사이의 공간들(832, 834)에 퇴적된다. 이들 영역들에 퇴적된 재료는 리드를 추가 컴포넌트들에 연결하기 위한 전송 라인들로서 작용할 수 있다. 초전도체 컴포넌트의 경우, 매달린 부분들(822 및 824)은 나노와이어(805)로부터 공간들(832, 834)로 연장되는 초전도체의 연속적인 스트립의 형성을 방지하는 섀도우들을 캐스팅할 것이다. 리드를 퇴적하기 전에 터널 배리어가 초전도체 컴포넌트 위에 형성되기 때문에, 리드는 초전도체 컴포넌트에 전기적으로 연결되지 않을 것이다. 따라서, 추가적인 컴포넌트들에 전기적으로 연결되지 않은 초전도성 아일랜드가 이 섀도우 벽들의 배열을 사용하여 나노와이어 상에 형성될 수 있다. 초전도성 아일랜드들을 갖는 디바이스들은 위상기하학적 큐비트들을 구축하는데 유용하다.
도 9는 섀도우 벽들의 대안적인 배열을 도시한다. 도 9의 예는 중간 섀도우 벽(914) 아래로 연장되는 금속 콘택(940)을 포함하는 것에 의해 도 8의 예와 상이하다. 그러한 콘택(940)은 초전도체 컴포넌트의 중간을 접지에 연결하는 데 유용하다. 초전도체 컴포넌트가 접지에 연결된 디바이스들은 비국소적 전도도 측정들을 수행하는 데 유용하다.
도 8의 예와 마찬가지로, 도 9의 예는 좌측 지지 부분(912), 중간 지지 부분(914), 및 우측 지지 부분(916)을 포함하는 단일 구조물인 섀도우 벽을 포함한다. 좌측 및 우측 지지 부분들(912, 916)은 각각의 매달린 부분들(922, 924)에 의해 중간 지지 부분(914)에 연결된다. 지지 부분들 사이에 공간들(932, 934)이 제공된다.
기판 상에 금속 콘택(940)이 제공된다. 콘택은 반도체 컴포넌트를 제작하기 전에 기판 상에 형성될 수 있다. 이는 반도체-초전도체 하이브리드 구조물에 손상을 초래하지 않으면서, 금속 콘택(940)을 패터닝하기 위한 에칭의 사용을 가능하게 할 수 있다. 금속 콘택은 섀도우 벽을 형성하기 전에 제작되고, 중간 지지 부분(914) 아래로 연장된다.
섀도우 벽들의 배열은 반도체-초전도체 하이브리드 구조물의 원하는 구성 및 리드들의 배열에 따라 적절하게 수정될 수 있다. 예시된 예시들은 단일 반도체-초전도체 하이브리드 구조물을 포함하지만, 복수의 그러한 구조물들을 통합하는 디바이스들도 또한 고려된다. 예를 들어, 위상기하학적 큐비트 디바이스는 네트워크에 배열된 복수의 하이브리드 구조물들을 포함할 수 있다.
섀도우 벽들의 추가적인 예시적인 배열이 도 10에 예시된다. 나노와이어(1005)의 위치가 또한 도시된다. 도 10의 예는 위상기하학적 세그먼트의 각각의 단부에 전도성 리드를 갖는 디바이스, 및 위상기하학적 세그먼트의 벌크와 통신하는 전도성 리드를 갖는 디바이스를 제작하는 데 유용하다.
이 예의 섀도우 벽들은 4개의 지지 부분들(1012, 1014, 1016, 1018)을 포함한다. 인접한 섀도우 지지 부분들의 쌍들은 매달린 부분들(1022, 1024, 1026)에 의해 연결된다. 공간들(832, 834, 836)은 또한 전도성 리드를 수용하기 위해 인접한 지지 부분들의 쌍들 사이에 제공된다.
본 명세서에서 제공된 바와 같은 디바이스를 동작시키는 방법이 이제 도 11을 참조하여 설명될 것이다. 도 11은 방법의 개요를 보여주는 흐름도를 도시한다.
블록(1101)에서, 디바이스는 초전도체 컴포넌트가 초전도성을 나타내도록 초전도체 컴포넌트의 임계 온도 미만의 동작 온도로 냉각된다. 전형적으로, 디바이스는 1K 미만의 온도에서 동작된다. 다양한 적합한 극저온 시스템들, 예를 들어 희석 냉동기(dilution refrigerator)들이 설명되었다. 디바이스는 동작 동안 동작 온도(operating temperature)로 유지된다.
블록(1102)에서, 반도체-초전도체 하이브리드 구조물에 자기장이 인가된다. 자기장을 인가하는 것은 디바이스에서의 스핀 겹침을 제거한다. 다시 말하면, 자기장이 없을 때 동일한 에너지를 갖는 상이한 스핀 상태들은 상이한 에너지 준위들을 채택하게 된다.
반도체 컴포넌트가 나노와이어의 형태인 구현들에서, 자기장은 일반적으로 나노와이어에 평행하게 적용되는 컴포넌트를 포함한다. 자기장은 1 내지 2 T 정도의 나노와이어에 평행한 전계 강도를 가질 수 있다. 적어도 하나의 전도성 리드가 초전도체 재료로 형성되고 나노와이어에 수직인 방향으로 연장되는 구현들에서, 자기장은 전도성 리드가 정상 전도체로서 작용하게 할 수 있다.
자기장은 전형적으로 외부 전자석을 사용하여 인가된다. 대안적으로 또는 추가적으로, 디바이스는 자기장을 내부적으로 인가하기 위한 강자성 절연체 컴포넌트를 포함할 수 있다. 강자성 절연체 컴포넌트는 초전도체 컴포넌트와 반도체 컴포넌트 사이에 배열될 수 있다. 강자성 절연체 컴포넌트를 형성하는 데 유용한 재료의 예는 EuS, EuO, GdN, Y3Fe5O12, Bi3Fe5O12, YFeO3, Fe2O3, Fe3O4, Sr2CrReO6, CrBr3/CrI3, 및 YTiO3를 포함한다. 반도체-초전도체 하이브리드 디바이스들을 위한 강자성 절연체 컴포넌트들은 예를 들어 WO 2021/110274 A1에서 설명된다.
블록(1103)에서, 반도체-초전도체 하이브리드 구조물은 정전기적으로 게이팅된다. 정전기 게이팅은 반도체 컴포넌트 내의 이용가능한 전하 캐리어들의 수를 수정할 수 있고, 디바이스의 거동을 튜닝할 수 있다. 디바이스의 상이한 부분들은 원하는 바에 따라 상이한 정전기장을 받을 수 있다. 정전기장은 적절한 게이트 전극들을 사용하여 인가될 수 있다.
블록(1104)에서, 적어도 하나의 전도성 리드를 통한 터널링 전류가 측정된다. 이 동작은 적어도 하나의 전도성 리드를 통한 교류의 주파수, 진폭 및/또는 위상을 측정하는 것을 포함할 수 있다. 전도성 리드에 연결된 증폭기 회로는 신호의 강도를 증가시키기 위해 사용될 수 있다. 터널링 전류의 측정은, 예를 들어, 디바이스가 위상기하학적 큐비트의 컴포넌트인 구현들에서의 데이터의 판독에 유용할 수 있다.
디바이스가 하나 초과의 전도성 리드를 포함하는 구현들에서, 임의의 수의 전도성 리드들에서 측정들이 취해질 수 있다. 예를 들어, 반도체-초전도체 하이브리드 구조물의 각각의 단부들에 배열된 전도성 리드들의 쌍을 통한 터널링 전류들을 측정함으로써, 반도체-초전도체 하이브리드 구조물을 통한 비국소적 전도도의 측정이 가능하게 될 수 있다.
측정은 디바이스가 동작 온도에 있는 동안, 그리고 자기장 및 정전기장을 인가하는 동안 수행된다. 자기장 및/또는 정전기장의 강도 및/또는 방향은 변화될 수 있다.
상기 실시예들이 단지 예로서 설명되었다는 것이 이해될 것이다.
보다 일반적으로, 본 명세서에 개시된 일 양상에 따라, 반도체 컴포넌트 및 초전도체 컴포넌트를 포함하는 반도체-초전도체 하이브리드 구조물 - 초전도체 컴포넌트는 알루미늄 층을 포함함 - ; 반도체-초전도체 하이브리드 구조물과의 터널링 통신에서의 적어도 하나의 전도성 리드(lead); 및 반도체-초전도체 하이브리드 구조물과 적어도 하나의 전도성 리드 사이에 배열된 터널 배리어(tunnel barrier)를 포함하는 디바이스가 제공된다. 전도성 리드는 초전도체 컴포넌트가 전도성 리드로부터 반도체 컴포넌트를 차폐하도록 초전도체 컴포넌트 위에 배열된다. 터널 배리어는 초전도체 컴포넌트와 적어도 하나의 전도성 리드 사이에 배열된다. 터널 배리어는 초전도체 컴포넌트에 일체로 형성된 자연(native) 알루미늄 산화물 층으로 구성된다. 초전도체 컴포넌트가 전도성 리드와 반도체 컴포넌트 사이에 배열되기 때문에, 초전도체 컴포넌트는 고에너지 전자들을 스크리닝할 수 있고, 그에 따라 저에너지 전자들(예를 들어, MZM에 대응하는 전자들)이 더 쉽게 검출될 수 있게 한다. 초전도체 컴포넌트에 일체적으로 터널 배리어를 형성하는 것은 전도성 리드와 반도체-초전도체 하이브리드 구조물 사이에 고품질 유전체 배리어를 제공한다. 예를 들어, 퇴적된, 예를 들어, 증발된 유전체 층을 더 포함하는 디바이스에 비해 오염이 더 적을 수 있다.
터널 배리어는 알루미늄의 자연 산화물로 구성된다. 따라서, 터널 배리어는 초전도체 컴포넌트와 일체로 형성된다. 퇴적된 층과 대조적으로, 자연 산화물을 사용하면 터널 배리어의 오염을 피할 수 있고, 그에 의해 개선된 유전체 특성들을 허용할 수 있다.
산화 가스, 특히 이산소(O2), 오존(O3) 또는 이들의 혼합물에 알루미늄을 노출시킴으로써, 자연 산화물들이 편리하게 형성될 수 있다. 자연 산화물의 두께는 산화 가스의 압력을 선택함으로써 제어될 수 있다.
터널 배리어는 1 내지 4 nm, 선택적으로 1 내지 2 nm 범위의 두께를 가질 수 있다. 초전도체 컴포넌트는 6 내지 10 nm 범위의 두께를 가질 수 있다. 반도체-초전도체 하이브리드 시스템에서의 관심 여기들의 코히어런스 길이는 전형적으로 수백 나노미터 정도이며, 전자들은 이러한 두께들의 층들을 통해 쉽게 터널링될 수 있다.
초전도체 컴포넌트는 알루미늄의 층을 포함한다. 알루미늄은 반도체 재료들, 특히 식 1의 재료들에서 초전도성을 유도하는 데 특히 효과적인 것으로 밝혀졌다. 또한, 알루미늄 산화물은 알루미늄 층 상에 쉽게 형성될 수 있고, 양호한 화학적 및 물리적 안정성 뿐만 아니라 양호한 유전체 특성들을 갖는다.
전형적으로, 터널 배리어는 초전도체 컴포넌트의 에지들을 넘어 연장되지 않는다. 제작 동안, 터널 배리어는 초전도체 컴포넌트의 부분 두께를 유전체로 변환함으로써 형성된다. 결과적으로, 터널 배리어는 전형적으로 초전도체 컴포넌트의 에지들을 넘어 연장되지 않는다.
일반적으로, 적어도 하나의 전도성 리드는 초전도체 컴포넌트 및 터널 배리어에 의해 커버되지 않는 반도체 컴포넌트의 어느 부분 위로도 연장되지 않는다. 이는 초전도체 컴포넌트에 의한 적어도 하나의 전도성 리드로부터 반도체 컴포넌트의 보다 효과적인 차폐를 가능하게 할 수 있다.
적어도 하나의 전도성 리드는 보통 전도성 금속을 포함할 수 있다. 대안적으로, 적어도 하나의 전도성 리드는 초전도성 금속으로 형성될 수 있다. 이러한 구현들에서, 적어도 하나의 전도성 리드는 적어도 하나의 전도성 리드가 초전도체 컴포넌트의 임계 자기장보다 낮은 임계 자기장을 갖도록 배향될 수 있다. 적어도 하나의 전도성 리드는 일반적으로 반도체 재료, 보다 구체적으로는 정전기적으로 게이팅된 반도체 재료를 포함하지 않는다.
반도체 컴포넌트는 나노와이어의 형태일 수있다. 나노와이어는 80 내지 100 nm 범위의 직경 및 10 내지 15 μm 범위의 길이를 가질 수 있다. 나노와이어는 복수의 패싯들을 가질 수 있다. 초전도체 컴포넌트는 복수의 패싯들의 서브세트 위에 배열될 수 있다. 예를 들어, 제작 동안, 초전도체 재료는 나노와이어의 제1 노출된 측으로부터 퇴적될 수 있고, 나노와이어는 재료가 나노와이어의 제2 가려진 측 상에 재료가 퇴적되지 않도록 셀프 섀도잉할 수 있다. 이러한 구현예들에서, 서브세트는 노출된 측 상의 패싯들이다.
대안적으로, 반도체 컴포넌트는 2차원 전자 가스 또는 2차원 정공 가스를 호스팅하도록 구성된 반도체 헤테로구조물일 수 있다. 이러한 구현들에서, 디바이스는 반도체 헤테로구조물에서 활성 채널을 정의하도록 구성된 하나 이상의 게이트 전극을 더 포함할 수 있고, 초전도체 컴포넌트는 활성 채널 위에 배열될 수 있다. 활성 채널은 나노와이어의 형태일 수 있다.
디바이스는 전도성 리드들의 쌍을 포함하고, 쌍의 각각의 전도성 리드는 반도체-초전도체 하이브리드 구조물의 각각의 단부와 통신한다. MZM들은 쌍들로 존재하기 때문에, 쌍의 각각의 MZM은 나노와이어의 각각의 단부에 있고, 나노와이어의 단부들에 리드들을 배치하는 것은 MZM들의 검출에 유용할 수 있다.
초전도체 컴포넌트는 아일랜드일 수 있다. 이러한 구현들에서, 초전도체 컴포넌트는 임의의 추가 컴포넌트에 전도성으로 연결되지 않는다. 초전도성 아일랜드들을 갖는 디바이스들은 큐비트 디바이스들의 컴포넌트들로서 유용할 수 있다.
대안적으로, 초전도체 컴포넌트는 전기적으로 접지될 수 있다. 초전도체 컴포넌트를 접지하는 것은 반도체-초전도체 하이브리드 구조물에 대한 터널링 분광 측정을 수행하기 위해 전도성 리드가 사용될 수 있게 할 수 있다.
디바이스는 반도체-초전도체 하이브리드 구조물의 벌크 세그먼트와 터널링 통신하는 전도성 리드를 포함할 수 있다. 초전도체 컴포넌트는 전도성 리드에 의해 유도된 전기장으로부터 하이브리드 구조물을 차폐한다. 이는 전도성 리드들이 위상기하학적 상을 방해하지 않고서 반도체-초전도체 하이브리드 구조물의 벌크 세그먼트들 상에 위치될 수 있게 할 수 있다.
디바이스의 벌크, 즉 디바이스의 단부들로부터 이격된 영역들에 대한 측정들은 MZM들이 형성될 때 벌크 갭 폐쇄 및 재개방을 수반하는 위상기하학적 상 천이가 발생해야 하기 때문에, MZM들의 존재를 확인하는 데 유용할 수 있다. 벌크와 통신하는 임의의 수의 전도성 리드들이 존재할 수 있다.
반도체-초전도체 하이브리드 구조물 및 적어도 하나의 전도성 리드가 기판 상에 배열될 수 있다. 적어도 하나의 섀도우 벽이 기판 상에 또한 배열될 수 있다. 적어도 하나의 섀도우 벽은 지지 부분 및 매달린 부분을 포함할 수 있다. 이러한 구현들에서, 매달린 부분은 기판 위에 돌출되고 지지 부분에 의해 지지된다. 섀도우 벽은 에칭의 사용을 요구하지 않고서 금속 컴포넌트, 예를 들어 초전도체 컴포넌트 및 전도성 리드의 제작을 가능하게 하는 데 유용하다. 에칭 프로세스들은 반도체 컴포넌트 및/또는 반도체 컴포넌트와 초전도체 컴포넌트 사이의 계면을 손상시키거나 저하시킬 수 있으며, 제작 동안 에칭의 사용을 피하거나 적어도 최소화하는 것이 바람직하다.
디바이스는 하단-게이팅될 수 있다. 반도체 컴포넌트 및 초전도체 컴포넌트가 형성되기 전에 하단 게이트 및 게이트 유전체가 기판 상에 형성될 수 있다. 이는 반도체-초전도체 하이브리드 계면을 형성한 후에 수행될 제작 단계들의 수를 최소화할 수 있고, 그에 의해 계면의 저하를 방지할 수 있다.
다른 양상에서, 본 개시내용은 디바이스를 제작하는 방법을 제공한다. 방법은: 기판 상에 반도체 컴포넌트를 준비하는 단계; 반도체 컴포넌트 위에 초전도체 컴포넌트를 제작함으로써 반도체-초전도체 하이브리드 구조물을 형성하는 단계 - 초전도체 컴포넌트는 알루미늄의 층을 포함함 - ; 초전도체 컴포넌트 상에 자연 알루미늄 산화물로 구성된 터널 배리어를 형성하기 위해 알루미늄을 부분적으로 산화시키는 단계; 및 터널 배리어 상에 적어도 하나의 전도성 리드를 제작하는 단계를 포함한다. 터널 배리어를 인 시츄로 형성함으로써, 터널 배리어가 퇴적된 유전체 재료를 포함하는 방법과 비교하여 더 높은 품질의 유전체가 획득될 수 있다.
터널 배리어를 형성하는 것은 유전체 재료의 층의 퇴적을 포함하지 않는다. 터널 배리어는 초전도성 금속의 화합물로 구성된다.
방법은 위에서 설명된 바와 같이 디바이스를 제작하는 데 사용될 수 있다.
기판은 사전 패터닝될 수 있고, 금속 컴포넌트들 및 금속 컴포넌트들을 커버하는 유전체 층을 포함할 수 있다. 특히, 기판은 사전 패터닝된 게이트 전극을 포함할 수 있다. 사전 패터닝된 컴포넌트들의 제공은 반도체-초전도체 계면을 제작한 후에 수행되는 제작 동작들의 수가 최소화되도록 할 수 있다.
터널 배리어는 알루미늄의 자연 산화물로 구성된다. 알루미늄을 부분적으로 산화시키는 단계는 이산소, 오존, 또는 이들의 혼합물들을 포함하는 가스에 알루미늄을 노출시키는 단계를 포함할 수 있다. 산화물 층의 두께는 가스의 압력을 선택함으로써 제어될 수 있다.
방법은, 초전도체 컴포넌트를 제작하기 전에, 기판 상에 적어도 하나의 섀도우 벽을 제작하는 단계를 더 포함할 수 있다. 초전도체 컴포넌트를 제작하는 단계는, 적어도 하나의 섀도우 벽이 초전도성 금속이 퇴적되지 않는 섀도우 영역을 정의하도록 선택된 제1 방향으로부터 초전도성 금속을 방향적으로(directionally) 퇴적하는 단계를 포함할 수 있다. 섀도우 벽은 재료, 예를 들어 금속 층들의 제어된 퇴적을 가능하게 하고, 에칭의 사용 없이 디바이스가 제작될 수 있게 할 수 있다.
적어도 하나의 섀도우 벽은 지지 부분 및 매달린 부분을 포함할 수 있다. 이러한 구현들에서, 매달린 부분은 기판 위에 돌출되고 지지 부분에 의해 지지된다. 적어도 하나의 전도성 리드를 제조하는 단계는, 제1 방향과는 상이한 제2 방향으로부터 전도성 재료를 방향적으로 퇴적하는 단계를 포함할 수 있으며, 제2 방향은 적어도 하나의 섀도우 벽이 전도성 재료의 퇴적을 제어하도록 선택된다. 매달린 부분을 갖는 섀도우 벽을 제공함으로써, 초전도체 컴포넌트와 적어도 하나의 전도성 리드 모두의 퇴적을 제어하기 위해 단일 섀도우 벽이 사용될 수 있다.
초전도체 컴포넌트, 터널 배리어, 및 적어도 하나의 전도성 리드는 에칭을 사용하지 않고 제작될 수 있다. 이온 밀링과 같은 에칭 프로세스들은 디바이스의 컴포넌트들을 손상시키거나 저하시킬 수 있다.
방법은 밀봉된 장치에서 수행될 수 있다. 예를 들어, 반도체 컴포넌트 및 초전도체 컴포넌트는 진공 챔버에서 제조될 수 있고, 산화는 진공 챔버에 연결된 로드 록에서 수행될 수 있다. 이러한 구현들에서, 기판은 바람직하게는 디바이스의 제작이 완료될 때까지 장치로부터 제거되지 않는다. 이는 개방 대기에 대한 디바이스의 노출을 방지하며, 그렇지 않으면 컴포넌트들의 표면들을 손상시키거나 저하시킬 수 있다.
또 다른 양상은 본 명세서에서 정의된 바와 같은 디바이스를 동작시키는 방법을 제공한다. 방법은: 초전도체 컴포넌트가 초전도성을 나타내도록 초전도체 컴포넌트의 임계 온도 미만의 온도로 디바이스를 냉각시키는 단계; 반도체-초전도체 하이브리드 구조물에 자기장을 인가하는 단계; 반도체-초전도체 하이브리드 구조물을 정전기적으로 게이팅하는 단계; 및 적어도 하나의 전도성 리드를 통한 터널링 전류를 측정하는 단계를 포함한다.
이 방법은, 예를 들어, 위상기하학적 큐비트의 상태를 판독하는 맥락에서 유용할 수 있다.
본 명세서의 개시내용이 주어지면, 개시된 기법들의 다른 변형예들 또는 사용 사례들이 당업자에게 분명해질 수 있다. 본 개시내용의 범위는, 설명되는 실시예에 의해 제한되지 않으며, 첨부되는 청구범위들에 의해서만 제한된다.
Claims (15)
- 디바이스에 있어서,
반도체 컴포넌트 및 초전도체 컴포넌트를 포함하는 반도체-초전도체 하이브리드 구조물 - 상기 초전도체 컴포넌트는 알루미늄 층을 포함함 - ;
상기 반도체-초전도체 하이브리드 구조물과의 터널링 통신에서의 적어도 하나의 전도성 리드(lead); 및
상기 반도체-초전도체 하이브리드 구조물과 상기 적어도 하나의 전도성 리드 사이에 배열된 터널 배리어(tunnel barrier)
를 포함하며,
상기 적어도 하나의 전도성 리드는 상기 초전도체 컴포넌트가 상기 적어도 하나의 전도성 리드로부터 상기 반도체 컴포넌트를 차폐하도록 상기 초전도체 컴포넌트 위에 배열되고,
상기 터널 배리어는 상기 초전도체 컴포넌트와 상기 적어도 하나의 전도성 리드 사이에 배열되고,
상기 터널 배리어는 상기 초전도체 컴포넌트에 일체로 형성된 자연(native) 알루미늄 산화물 층으로 구성되는 것인, 디바이스. - 제1항에 있어서,
상기 터널 배리어는 상기 초전도체 컴포넌트의 에지들을 넘어 연장되지 않는 것인, 디바이스. - 제1항 또는 제2항에 있어서, 상기 반도체 컴포넌트는 나노와이어의 형태인 것인, 디바이스.
- 제3항에 있어서,
상기 나노와이어는 복수의 패싯(facet)들을 갖고, 상기 초전도체 컴포넌트는 상기 복수의 패싯들의 서브세트 위에 배열되는 것인, 디바이스. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 디바이스는 전도성 리드들의 쌍을 포함하고, 상기 쌍의 각각의 전도성 리드는 상기 반도체-초전도체 하이브리드 구조물의 각각의 단부와 통신하며, 선택적으로, 상기 초전도체 컴포넌트는 아일랜드(island)인 것인, 디바이스. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 디바이스는 상기 반도체-초전도체 하이브리드 구조물의 벌크 세그먼트와 터널링 통신하는 전도성 리드를 포함하는 것인, 디바이스. - 제1항 중 제6항 중 어느 한 항에 있어서,
상기 반도체-초전도체 하이브리드 구조물 및 상기 적어도 하나의 전도성 리드는 기판 상에 배열되고, 상기 기판 상에 적어도 하나의 섀도우 벽(shadow wall)이 배열되는 것인, 디바이스. - 제7항에 있어서,
상기 적어도 하나의 섀도우 벽은 지지 부분(supporting portion) 및 매달린 부분(hanging portion)을 포함하고; 상기 매달린 부분은 상기 기판 위로 돌출되고 상기 지지 부분에 의해 지지되는 것인, 디바이스. - 디바이스를 제작하는 방법에 있어서,
기판 상에 반도체 컴포넌트를 준비하는 단계;
상기 반도체 컴포넌트 위에 초전도체 컴포넌트를 제작함으로써 반도체-초전도체 하이브리드 구조물을 형성하는 단계 - 상기 초전도체 컴포넌트는 알루미늄의 층을 포함함 - ;
초전도체 컴포넌트 상에 자연 알루미늄 산화물로 구성된 터널 배리어를 형성하기 위해 상기 알루미늄을 부분적으로 산화시키는 단계; 및
상기 터널 배리어 상에 적어도 하나의 전도성 리드를 제작하는 단계
를 포함하는, 디바이스를 제작하는 방법. - 제9항에 있어서,
상기 기판은 사전-패터닝된 게이트 전극을 포함하는 것인, 디바이스를 제작하는 방법. - 제9항 또는 제10항에 있어서,
상기 알루미늄을 부분적으로 산화시키는 단계는 상기 알루미늄을 이산소 및/또는 오존에 노출시키는 단계를 포함하는 것인, 디바이스를 제작하는 방법. - 제9항 내지 제11항 중 어느 한 항에 있어서,
상기 방법은, 상기 초전도체 컴포넌트를 제작하기 전에, 상기 기판 상에 적어도 하나의 섀도우 벽을 제작하는 단계
를 더 포함하고,
상기 초전도체 컴포넌트를 제작하는 단계는, 상기 적어도 하나의 섀도우 벽이 초전도성 금속이 퇴적되지 않는 섀도우 영역을 정의하도록 선택된 제1 방향으로부터 상기 알루미늄을 방향적으로(directionally) 퇴적하는 단계를 포함하는 것인, 디바이스를 제작하는 방법. - 제12항에 있어서,
상기 적어도 하나의 섀도우 벽은 지지 부분 및 매달린 부분을 포함하고; 상기 매달린 부분은 상기 기판 위로 돌출되고 상기 지지 부분에 의해 지지되며;
상기 적어도 하나의 전도성 리드를 제조하는 단계는 상기 제1 방향과는 상이한 제2 방향으로부터 전도성 재료를 방향적으로 퇴적하는 단계를 포함하며, 상기 제2 방향은 상기 적어도 하나의 섀도우 벽이 상기 전도성 재료의 퇴적을 제어하도록 선택되는 것인, 디바이스를 제작하는 방법. - 제9항 내지 제13항 중 어느 한 항에 있어서,
i) 상기 초전도체 컴포넌트, 상기 터널 배리어, 및 상기 적어도 하나의 전도성 리드는 에칭을 사용하지 않고 제작되고; 그리고/또는
ii) 방법은 밀봉된 장치에서 수행되고, 상기 디바이스의 제작이 완료될 때까지 상기 기판은 상기 장치로부터 제거되지 않는 것인, 디바이스를 제작하는 방법. - 제1항 내지 제8항 중 어느 한 항에 정의된 바와 같은 디바이스를 동작시키는 방법에 있어서,
상기 초전도체 컴포넌트가 초전도성을 나타내도록 상기 초전도체 컴포넌트의 임계 온도 미만의 온도로 상기 디바이스를 냉각시키는 단계;
상기 반도체-초전도체 하이브리드 구조물에 자기장을 인가하는 단계;
상기 반도체-초전도체 하이브리드 구조물을 정전기적으로 게이팅하는 단계; 및
상기 적어도 하나의 전도성 리드를 통한 터널링 전류를 측정하는 단계
를 포함하는, 방법.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/EP2021/074183 WO2023030626A1 (en) | 2021-09-01 | 2021-09-01 | Semiconductor-superconductor hybrid device having a tunnel barrier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240051931A true KR20240051931A (ko) | 2024-04-22 |
Family
ID=77774909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020247005276A KR20240051931A (ko) | 2021-09-01 | 2021-09-01 | 터널 배리어를 갖는 반도체-초전도체 하이브리드 디바이스 |
Country Status (4)
| Country | Link |
|---|---|
| KR (1) | KR20240051931A (ko) |
| AU (1) | AU2021463053A1 (ko) |
| CA (1) | CA3229718A1 (ko) |
| WO (1) | WO2023030626A1 (ko) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB201718897D0 (en) | 2017-11-15 | 2017-12-27 | Microsoft Technology Licensing Llc | Superconductor-semiconductor fabrication |
| US11707000B2 (en) * | 2017-10-15 | 2023-07-18 | Microsoft Technology Licensing, Llc | Side-gating in selective-area-grown topological qubits |
| US10629798B1 (en) | 2019-01-11 | 2020-04-21 | Microsoft Technology Licensing, Llc | Semiconductor fabrication |
| US11024792B2 (en) | 2019-01-25 | 2021-06-01 | Microsoft Technology Licensing, Llc | Fabrication methods |
| US20210126181A1 (en) * | 2019-10-24 | 2021-04-29 | Microsoft Technology Licensing, Llc | Semiconductor-superconductor hybrid device, its manufacture and uses |
| AU2019477015A1 (en) | 2019-12-05 | 2022-06-30 | Microsoft Technology Licensing Llc | Semiconductor-ferromagnetic insulator-superconductor hybrid devices |
| EP4095886A1 (en) | 2019-12-05 | 2022-11-30 | Microsoft Technology Licensing, LLC | Method of fabricating a hollow wall for controlling directional deposition of material |
-
2021
- 2021-09-01 WO PCT/EP2021/074183 patent/WO2023030626A1/en active Application Filing
- 2021-09-01 CA CA3229718A patent/CA3229718A1/en active Pending
- 2021-09-01 AU AU2021463053A patent/AU2021463053A1/en active Pending
- 2021-09-01 KR KR1020247005276A patent/KR20240051931A/ko unknown
Also Published As
| Publication number | Publication date |
|---|---|
| AU2021463053A1 (en) | 2024-03-07 |
| CA3229718A1 (en) | 2023-03-09 |
| WO2023030626A1 (en) | 2023-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11707000B2 (en) | Side-gating in selective-area-grown topological qubits | |
| WO2020227338A2 (en) | Majorana pair based qubits for fault tolerant quantum computing architecture using superconducting gold surface states | |
| JP2023500613A (ja) | イオン・インプラント法を使用して製造されるマヨラナ・フェルミ粒子量子コンピューティング・デバイス | |
| Perla et al. | Fully in situ Nb/InAs-nanowire Josephson junctions by selective-area growth and shadow evaporation | |
| JP2023501097A (ja) | イオン・インプラント法を使用して製造される両面を有するマヨラナ・フェルミ粒子量子コンピューティング・デバイス | |
| Zellekens et al. | Hard-Gap Spectroscopy in a Self-Defined Mesoscopic In As/Al Nanowire Josephson Junction | |
| KR102674372B1 (ko) | 반도체-강자성 절연체-초전도체 하이브리드 디바이스 | |
| JP2023500491A (ja) | イオン・インプラント法を使用して製造される電荷感知を含むマヨラナ・フェルミ粒子量子コンピューティング・デバイス | |
| AU2021455989A1 (en) | Semiconductor-superconductor hybrid device including an electrode array | |
| US20230136676A1 (en) | Superconductive qubit device and manufacturing method thereof | |
| KR20240051931A (ko) | 터널 배리어를 갖는 반도체-초전도체 하이브리드 디바이스 | |
| US20230147168A1 (en) | Side-gated semiconductor-superconductor hybrid devices | |
| US20230142402A1 (en) | Method of fabricating gates | |
| Ritter et al. | Semiconductor Epitaxy in Superconducting Templates | |
| US20240224816A1 (en) | Semiconductor device and methods for fabricating and operating the device | |
| Zellekens et al. | Flux-periodic supercurrent oscillations in an Aharonov-Bohm-type nanowire Josephson junction | |
| Su | Andreev bound states in superconductor-quantum dot chains | |
| CN117256212A (zh) | 半导体器件以及用于制造和操作器件的方法 | |
| Karalic | Electronic Transport in Hybridized Electron-Hole Bilayers | |
| Ekström | Transport Properties of Bi2Te3 and Proximity Effect with Aluminum Superconductors | |
| Wu | Andreev quantum dot chains in indium antimonide nanowires | |
| CA3227228A1 (en) | Semiconductor-superconductor hybrid device having side junctions | |
| KR20230002354A (ko) | 패터닝된 구조물들을 제조하기 위한 쉐도우 월들을 형성하는 방법 | |
| Massarotti et al. | 10 Josephson and charging effect in mesoscopic superconducting devices | |
| Litombe | Nanopatterning and transport properties of cuprate superconductors |