KR20240036322A - 반도체 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 발명 개념의 일부 실시예들에 따른 반도체 장치는 활성 패턴; 상기 활성 패턴에 전기적으로 연결되는 커패시터 컨택 구조체; 및 상기 커패시터 컨택 구조체에 전기적으로 연결되는 커패시터 구조체를 포함한다. 상기 커패시터 구조체는, 서로 인접하는 제1 하부 전극 및 제2 하부 전극; 상기 제1 및 제2 하부 전극들을 지지하는 서포터; 상기 제1 및 제2 하부 전극들을 덮는 커패시터 절연막; 및 상기 커패시터 절연막 상의 상부 전극을 포함한다. 상기 서포터는 상기 제1 하부 전극 및 상기 제2 하부 전극과 연결되는 제1 서포터 굴곡 측벽을 포함한다. 상기 상부 전극은 상기 서포터에 의해 둘러싸이는 개재 전극부를 포함한다. 상기 제1 서포터 굴곡 측벽은 상기 개재 전극부를 향하여 볼록하다.
Description
본 발명 개념의 실시예들은 반도체 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 커패시터 구조체를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근, 전자 기기의 고속화, 저 소비전력화에 따라, 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있고, 이를 충족시키기 위해서는 보다 고집적화된 반도체 소자가 필요하다. 다만, 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 전기적 특성 및 생산 수율이 감소할 수 있다. 이에 따라, 반도체 소자의 전기적 특성 및 생산 수율을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명 개념의 실시예들은 전기적 특성 및 신뢰도가 향상된 반도체 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
일부 실시예들에 따른 반도체 장치는 활성 패턴; 상기 활성 패턴에 전기적으로 연결되는 커패시터 컨택 구조체; 및 상기 커패시터 컨택 구조체에 전기적으로 연결되는 커패시터 구조체를 포함하고, 상기 커패시터 구조체는, 서로 인접하는 제1 하부 전극 및 제2 하부 전극; 상기 제1 및 제2 하부 전극들을 지지하는 서포터; 상기 제1 및 제2 하부 전극들을 덮는 커패시터 절연막; 및 상기 커패시터 절연막 상의 상부 전극을 포함하고, 상기 서포터는 상기 제1 하부 전극 및 상기 제2 하부 전극과 연결되는 제1 서포터 굴곡 측벽을 포함하고, 상기 상부 전극은 상기 서포터에 의해 둘러싸이는 개재 전극부를 포함하고, 상기 제1 서포터 굴곡 측벽은 상기 개재 전극부를 향하여 볼록할 수 있다.
일부 실시예들에 따른 반도체 장치는 활성 패턴; 상기 활성 패턴에 전기적으로 연결되는 커패시터 컨택 구조체; 및 상기 커패시터 컨택 구조체에 전기적으로 연결되는 커패시터 구조체를 포함하고, 상기 커패시터 구조체는, 서로 인접하는 제1 하부 전극, 제2 하부 전극 및 제3 하부 전극; 상기 제1 내지 제3 하부 전극들을 지지하는 제1 서포터; 상기 제1 내지 제3 하부 전극들을 덮는 커패시터 절연막; 및 상기 커패시터 절연막 상의 상부 전극을 포함하고, 상기 제1 서포터는 상기 제1 하부 전극 및 상기 제2 하부 전극과 연결되는 제1 서포터 굴곡 측벽 및 상기 제1 하부 전극 및 상기 제3 하부 전극과 연결되는 제2 서포터 굴곡 측벽을 포함하고, 상기 제1 서포터 굴곡 측벽 및 상기 제2 서포터 굴곡 측벽 사이의 거리는 레벨이 낮아질수록 작아질 수 있다.
일부 실시예들에 따른 반도체 장치는 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 게이트 구조체; 상기 활성 패턴 상의 비트라인 구조체; 상기 활성 패턴에 전기적으로 연결되는 커패시터 컨택 구조체; 및 상기 커패시터 컨택 구조체에 전기적으로 연결되는 커패시터 구조체를 포함하고, 상기 커패시터 구조체는, 서로 인접하는 제1 하부 전극, 제2 하부 전극 및 제3 하부 전극; 상기 제1 내지 제3 하부 전극들을 지지하는 서포터; 상기 제1 내지 제3 하부 전극들을 덮는 커패시터 절연막; 및 상기 커패시터 절연막 상의 상부 전극을 포함하고, 상기 서포터는 상기 제1 하부 전극 및 상기 제2 하부 전극과 연결되는 제1 서포터 굴곡 측벽, 상기 제2 하부 전극 및 상기 제3 하부 전극과 연결되는 제2 서포터 굴곡 측벽 및 상기 제1 하부 전극 및 상기 제3 하부 전극과 연결되는 제3 서포터 굴곡 측벽을 포함하고, 상기 상부 전극은 상기 제1 내지 제3 서포터 굴곡 측벽들 및 상기 제1 내지 제3 하부 전극들에 의해 둘러싸이는 개재 전극부를 포함하고, 상기 제1 내지 제3 서포터 굴곡 측벽들은 상기 개재 전극부를 향하여 볼록할 수 있다.
일부 실시예들에 따른 반도체 장치의 제조 방법은 희생막들 및 서포터들을 형성하는 것; 상기 희생막들 및 상기 서포터들을 관통하는 하부 전극을 형성하는 것; 상기 하부 전극 상에 마스크 구조체를 형성하는 것; 상기 마스크 구조체 상에 개구를 포함하는 포토 레지스트 패턴을 형성하는 것; 상기 포토 레지스트 패턴을 식각 마스크로 상기 마스크 구조체를 식각하는 것; 식각된 상기 마스크 구조체를 식각 마스크로 상기 희생막들 및 상기 서포터들을 식각하여 홀을 형성하는 것; 상기 하부 전극을 덮는 커패시터 절연막을 형성하는 것; 및 상기 커패시터 절연막 상에 상부 전극을 형성하는 것을 포함하고, 상기 서포터들은 상기 서포터들 중 최상부에 배치되는 제1 서포터를 포함하고, 상기 홀은 상기 제1 서포터와 동일한 레벨에 배치되는 제1 부분 및 상기 제1 부분 아래의 제2 부분을 포함하고, 상기 제1 서포터는 상기 홀의 상기 제1 부분을 향해 볼록한 서포터 굴곡 측벽을 포함할 수 있다.
본 발명 개념의 실시예들에 따른 반도체 장치는 하부 전극과 서포터 굴곡 측벽 사이의 미스 얼라인 마진을 확보할 수 있다.
본 발명 개념의 실시예들에 따른 반도체 장치는 하부 전극들 사이의 브릿지 디스터브를 개선할 수 있다.
도 1a는 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A1-A1'선에 따른 단면도이다.
도 1c는 도 1a의 B1-B1'선에 따른 단면도이다.
도 1d는 도 1a의 C1-C1'선에 따른 단면도이다.
도 1e는 도 1a의 D영역의 확대도이다.
도 1f는 도 1a 내지 1e에 따른 반도체 장치의 제2 서포터를 나타내는 도면이다.
도 2a, 2b, 3a, 3b, 4a, 4b, 4c 및 4d는 도 1a 내지 1f에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5a, 5b 및 5c는 일부 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 6a는 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 6b는 도 6a의 A2-A2'선에 따른 단면도이다.
도 6c는 도 6a의 B2-B2'선에 따른 단면도이다.
도 7a는 일부 실시예들에 따른 반도체 장치의 사시도이다.
도 7b는 도 7a에 따른 반도체 장치의 평면도이다.
도 7c는 도 7a의 A3-A3'선에 따른 단면도이다.
도 7d는 도 7a의 B3-B3'선에 따른 단면도이다.
도 1b는 도 1a의 A1-A1'선에 따른 단면도이다.
도 1c는 도 1a의 B1-B1'선에 따른 단면도이다.
도 1d는 도 1a의 C1-C1'선에 따른 단면도이다.
도 1e는 도 1a의 D영역의 확대도이다.
도 1f는 도 1a 내지 1e에 따른 반도체 장치의 제2 서포터를 나타내는 도면이다.
도 2a, 2b, 3a, 3b, 4a, 4b, 4c 및 4d는 도 1a 내지 1f에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5a, 5b 및 5c는 일부 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 6a는 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 6b는 도 6a의 A2-A2'선에 따른 단면도이다.
도 6c는 도 6a의 B2-B2'선에 따른 단면도이다.
도 7a는 일부 실시예들에 따른 반도체 장치의 사시도이다.
도 7b는 도 7a에 따른 반도체 장치의 평면도이다.
도 7c는 도 7a의 A3-A3'선에 따른 단면도이다.
도 7d는 도 7a의 B3-B3'선에 따른 단면도이다.
이하에서, 도면들을 참조하여 본 발명 개념의 실시예들에 따른 반도체 장치 및 이의 제조 벙법에 대하여 상세히 설명한다.
도 1a는 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A1-A1'선에 따른 단면도이다. 도 1c는 도 1a의 B1-B1'선에 따른 단면도이다. 도 1d는 도 1a의 C1-C1'선에 따른 단면도이다. 도 1e는 도 1a의 D영역의 확대도이다. 도 1f는 도 1a 내지 1e에 따른 반도체 장치의 제2 서포터를 나타내는 도면이다. 도 1e는 반도체 장치의 제1 서포터를 나타내는 도면이다. 도 1e는 예를 들어 반도체 장치의 제1 서포터의 상면의 레벨에 따른 구조를 나타내는 도면이다. 도 1f는 예를 들어 반도체 장치의 제2 서포터의 상면의 레벨에 따른 구조를 나타내는 도면이다.
도 1a 내지 1f를 참조하면, 반도체 장치는 기판(100)을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, GaP 또는 GaAs을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)으로 확장하는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교하는 수평 방향들일 수 있다.
기판(100)을 덮는 층간 절연막(110)이 제공될 수 있다. 층간 절연막(110)은 절연 물질을 포함할 수 있다. 일부 실시예들에 있어서, 층간 절연막(110)은 복수개의 절연막들을 포함하는 다중 절연막일 수 있다.
층간 절연막(110) 내에 커패시터 컨택 구조체들(120)이 제공될 수 있다. 커패시터 컨택 구조체(120)는 도전 물질을 포함할 수 있다. 커패시터 컨택 구조체(120)는 기판(100)에 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 기판(100)은 불순물 영역을 포함하는 활성 패턴을 포함할 수 있고, 커패시터 컨택 구조체(120)는 기판(100)의 활성 패턴 내의 불순물 영역에 연결될 수 있다. 일부 실시예들에 있어서, 커패시터 컨택 구조체(120)는 복수개의 도전막들을 포함하는 다중 도전막일 수 있다.
층간 절연막(110) 및 커패시터 컨택 구조체(120) 상에 커패시터 구조체(130)가 제공될 수 있다. 커패시터 구조체(130)는 커패시터 컨택 구조체(120)와 전기적으로 연결될 수 있다. 커패시터 구조체(130)는 커패시터 컨택 구조체(120)를 통해 기판(100)에 전기적으로 연결될 수 있다. 커패시터 구조체(130)는 하부 전극들(LE), 커패시터 절연막(CI), 제1 서포터(SU1), 제2 서포터(SU2), 제3 서포터(SU3) 및 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 제3 방향(D3)으로 연장하는 원기둥의 형태를 가질 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 직교하는 수직 방향일 수 있다. 하부 전극(LE)은 커패시터 컨택 구조체(120)에 연결될 수 있다.
커패시터 절연막(CI)은 하부 전극들(LE) 및 제1 내지 제3 서포터들(SU1, SU2, SU3)을 덮을 수 있다. 커패시터 절연막(CI)은 하부 전극들(LE) 및 제1 내지 제3 서포터들(SU1, SU2, SU3)을 둘러쌀 수 있다. 커패시터 절연막(CI)은 층간 절연막(110)을 덮을 수 있다. 커패시터 절연막(CI)은 절연 물질을 포함할 수 있다. 일 예로, 커패시터 절연막(CI)은 산화물을 포함할 수 있다. 일부 실시예들에 있어서, 커패시터 절연막(CI)은 다중 절연막일 수 있다.
상부 전극(UE)은 커패시터 절연막(CI) 상에 제공될 수 있다. 상부 전극(UE)은 커패시터 절연막(CI)을 덮을 수 있다. 상부 전극(UE)은 하부 전극들(LE), 제1 내지 제3 서포터들(SU1, SU2, SU3)을 및 커패시터 절연막(CI)을 둘러쌀 수 있다.
제1 내지 제3 서포터들(SU1, SU2, SU3)은 하부 전극들(LE)을 지지할 수 있다. 제1 내지 제3 서포터들(SU1, SU2, SU3)은 하부 전극들(LE)을 둘러쌀 수 있다. 제1 내지 제3 서포터들(SU1, SU2, SU3)은 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 서포터들(SU1, SU2, SU3)은 실리콘 탄질화물(예를 들어, SiCN)을 포함할 수 있다. 제1 서포터(SU1)는 서포터들(SU1, SU2, SU3) 중 가장 높은 레벨에 배치될 수 있다. 제2 서포터(SU2)는 제1 서포터(SU1)보다 낮은 레벨에 배치될 수 있다. 제2 서포터(SU2)는 제1 서포터(SU1) 아래에 배치될 수 있다. 제3 서포터(SU3)는 제2 서포터(SU2)보다 낮은 레벨에 배치될 수 있다. 제3 서포터(SU3)는 제2 서포터(SU2) 아래에 배치될 수 있다.
하부 전극들(LE)은 도전 물질을 포함할 수 있다. 일 예로, 하부 전극들(LE)은 TiSiN을 포함할 수 있다. 상부 전극(UE)은 도전 물질을 포함할 수 있다. 일 예로, 상부 전극(UE)은 TiN을 포함할 수 있다.
상부 전극(UE)은 제1 서포터(SU1)와 동일한 레벨에 배치되는 제1 개재 전극부들(IEP1)을 포함할 수 있다. 제1 개재 전극부(IEP1)는 제1 서포터(SU1)에 의해 둘러싸이는 상부 전극(UE)의 부분일 수 있다. 제1 개재 전극부(IEP1)는 제1 서포터(SU1)의 상면(SU1_T)과 하면(SU1_B) 사이에 배치되는 상부 전극(UE)의 부분일 수 있다. 제1 서포터(SU1)는 서포터 굴곡 측벽들(SCS)을 포함할 수 있다. 제1 서포터(SU1)의 서포터 굴곡 측벽(SCS)은 상부 전극(UE)의 제1 개재 전극부(IEP1)와 마주보는 측벽일 수 있다. 제1 서포터(SU1)의 상면(SU1_T)은 하부 전극(LE)의 상면과 동일한 레벨에 배치될 수 있다. 제1 서포터(SU1)의 상면(SU1_T)은 하부 전극(LE)의 상면과 공면을 이룰 수 있다.
서로 연결되는 제1 서포터(SU1)의 서포터 굴곡 측벽들(SCS) 및 하부 전극들(LE)은 상부 전극(UE)의 제1 개재 전극부(IEP1)를 둘러쌀 수 있다. 예를 들어, 하부 전극들(LE)은 서로 인접하는 제1 하부 전극(LE1), 제2 하부 전극(LE2) 및 제3 하부 전극(LE3)을 포함할 수 있고, 제1 서포터(SU1)는 서로 인접하는 제1 서포터 굴곡 측벽(SCS1), 제2 서포터 굴곡 측벽(SCS2) 및 제3 서포터 굴곡 측벽(SCS3)을 포함할 수 있고, 제1 내지 제3 하부 전극들(LE1, LE2, LE3) 및 제1 내지 제3 서포터 굴곡 측벽들(SCS1, SCS2, SCS3)에 의해 상부 전극(UE)의 제1 개재 전극부(IEP1)가 둘러싸일 수 있다. 제1 내지 제3 하부 전극들(LE1, LE2, LE3) 및 제1 내지 제3 서포터 굴곡 측벽들(SCS1, SCS2, SCS3)에 의해 정의되는 공간 내에 상부 전극(UE)의 제1 개재 전극부(IEP1)가 배치될 수 있다.
제1 서포터 굴곡 측벽(SCS1)은 제1 하부 전극(LE1) 및 제2 하부 전극(LE2)에 연결될 수 있다. 제2 서포터 굴곡 측벽(SCS2)은 제2 하부 전극(LE2) 및 제3 하부 전극(LE3)에 연결될 수 있다. 제3 서포터 굴곡 측벽(SCS3)은 제1 하부 전극(LE1) 및 제3 하부 전극(LE3)에 연결될 수 있다.
제1 및 제2 서포터 굴곡 측벽들(SCS1, SCS2) 사이에 상부 전극(UE)의 제1 개재 전극부(IEP1)가 배치될 수 있다. 제2 및 제3 서포터 굴곡 측벽들(SCS2, SCS3) 사이에 상부 전극(UE)의 제1 개재 전극부(IEP1)가 배치될 수 있다. 제1 및 제3 서포터 굴곡 측벽들(SCS1, SCS3) 사이에 상부 전극(UE)의 제1 개재 전극부(IEP1)가 배치될 수 있다. 제1 및 제2 하부 전극들(LE1, LE2) 사이에 상부 전극(UE)의 제1 개재 전극부(IEP1)가 배치될 수 있다. 제2 및 제3 하부 전극들(LE2, LE3) 사이에 상부 전극(UE)의 제1 개재 전극부(IEP1)가 배치될 수 있다. 제1 및 제3 하부 전극들(LE1, LE3) 사이에 상부 전극(UE)의 제1 개재 전극부(IEP1)가 배치될 수 있다.
제1 내지 제3 서포터 굴곡 측벽들(SCS1, SCS2, SCS3)은 굴곡질 수 있다. 제1 내지 제3 서포터 굴곡 측벽들(SCS1, SCS2, SCS3)은 상부 전극(UE)의 제1 개재 전극부(IEP1)를 향하여 볼록할 수 있다. 일 예로, 도 1e에 따른 평면적 관점에서, 제1 내지 제3 서포터 굴곡 측벽들(SCS1, SCS2, SCS3)은 상부 전극(UE)의 제1 개재 전극부(IEP1)를 향하여 볼록할 수 있다.
제1 및 제3 서포터 굴곡 측벽들(SCS1, SCS3) 사이의 거리는 레벨이 낮아질수록 작아질 수 있다. 일 예로, 제1 및 제3 서포터 굴곡 측벽들(SCS1, SCS3) 사이의 제1 방향(D1)으로의 거리(L1, 도 1d 참조)는 레벨이 낮아질수록 작아질 수 있다. 제1 및 제2 서포터 굴곡 측벽들(SCS1, SCS2) 사이의 거리는 레벨이 낮아질수록 작아질 수 있다. 제2 및 제3 서포터 굴곡 측벽들(SCS2, SCS3) 사이의 거리는 레벨이 낮아질수록 작아질 수 있다.
제1 서포터(SU1)의 서포터 굴곡 측벽(SCS)의 하부 전극(LE)에 인접하는 부분과 제1 개재 전극부(IEP1)의 중심(CE) 사이의 거리는 하부 전극(LE)에서 멀어질수록 작아질 수 있다. 예를 들어, 제1 서포터 굴곡 측벽(SCS1)은 제1 하부 전극(LE1)에 인접하는 부분(P1) 및 제2 하부 전극(LE2)에 인접하는 부분(P2)을 포함할 수 있고, 제1 서포터 굴곡 측벽(SCS1)의 제1 하부 전극(LE1)에 인접하는 부분(P1)과 제1 개재 전극부(IEP1)의 중심(CE) 사이의 거리는 제1 하부 전극(LE1)에서 멀어질수록 작아질 수 있고, 제1 서포터 굴곡 측벽(SCS1)의 제2 하부 전극(LE2)에 인접하는 부분(P2)과 제1 개재 전극부(IEP1)의 중심(CE) 사이의 거리는 제2 하부 전극(LE2)에서 멀어질수록 작아질 수 있다.
커패시터 절연막(CI)은 제1 개재 전극부(IEP1)를 둘러싸는 제1 개재 절연부(IIP1)를 포함할 수 있다. 제1 개재 절연부(IIP1)는 제1 서포터(SU1) 및 제1 개재 전극부(IEP1)와 동일한 레벨에 배치되는 커패시터 절연막(CI)의 일부일 수 있다. 제1 개재 절연부(IIP1)는 제1 서포터(SU1)의 상면(SU1_T) 및 하면(SU1_B) 사이에 배치되는 커패시터 절연막(CI)의 부분일 수 있다. 제1 개재 절연부(IIP1)는 제1 내지 제3 하부 전극들(LE1, LE2, LE3) 및 제1 내지 제3 서포터 굴곡 측벽들(SCS1, SCS2, SCS3)에 의해 둘러싸일 수 있다. 제1 개재 절연부(IIP1)는 제1 내지 제3 하부 전극들(LE1, LE2, LE3) 및 제1 내지 제3 서포터 굴곡 측벽들(SCS1, SCS2, SCS3)과 제1 개재 전극부(IEP1) 사이에 제공될 수 있다.
제1 개재 절연부(IIP1)는 제1 서포터 굴곡 측벽(SCS1)에 접하는 제1 절연 굴곡 외측벽(ICO1), 제2 서포터 굴곡 측벽(SCS2)에 접하는 제2 절연 굴곡 외측벽(ICO2) 및 제3 서포터 굴곡 측벽(SCS3)에 접하는 제3 절연 굴곡 외측벽(ICO3)을 포함할 수 있다. 제1 절연 굴곡 외측벽(ICO1)은 제1 서포터 굴곡 측벽(SCS1)에 대응되어 굴곡질 수 있다. 제2 절연 굴곡 외측벽(ICO2)은 제2 서포터 굴곡 측벽(SCS2)에 대응되어 굴곡질 수 있다. 제3 절연 굴곡 외측벽(ICO3)은 제3 서포터 굴곡 측벽(SCS3)에 대응되어 굴곡질 수 있다. 제1 내지 제3 절연 굴곡 외측벽들(ICO1, ICO2, ICO3)은 제1 개재 전극부(IEP1)를 향하여 오목할 수 있다. 제1 절연 굴곡 외측벽(ICO1)은 제1 및 제2 하부 전극들(LE1, LE2)에 연결될 수 있다. 제2 절연 굴곡 외측벽(ICO2)은 제2 및 제3 하부 전극들(LE2, LE3)에 연결될 수 있다. 제3 절연 굴곡 외측벽(ICO3)은 제1 및 제3 하부 전극들(LE1, LE3)에 연결될 수 있다.
제1 및 제2 절연 굴곡 외측벽들(ICO1, ICO2)사이의 거리는 레벨이 낮아질수록 작아질 수 있다. 제2 및 제3 절연 굴곡 외측벽들(ICO2, ICO3)사이의 거리는 레벨이 낮아질수록 작아질 수 있다. 제1 및 제3 절연 굴곡 외측벽들(ICO1, ICO3)사이의 거리는 레벨이 낮아질수록 작아질 수 있다.
제1 개재 절연부(IIP1)는 제1 절연 굴곡 외측벽(ICO1)에 반대되는 제1 절연 굴곡 내측벽(ICI1), 제2 절연 굴곡 외측벽(ICO2)에 반대되는 제2 절연 굴곡 내측벽(ICI2) 및 제3 절연 굴곡 외측벽(ICO3)에 반대되는 제3 절연 굴곡 내측벽(ICI3)을 포함할 수 있다.
제1 내지 제3 절연 굴곡 내측벽들(ICI1, ICI2, ICI3)은 제1 개재 전극부(IEP1)를 향하여 볼록할 수 있다. 제1 및 제2 절연 굴곡 내측벽들(ICI1, ICI2)사이의 거리는 레벨이 낮아질수록 작아질 수 있다. 제2 및 제3 절연 굴곡 내측벽들(ICI2, ICI3)사이의 거리는 레벨이 낮아질수록 작아질 수 있다. 제1 및 제3 절연 굴곡 내측벽들(ICI1, ICI3)사이의 거리는 레벨이 낮아질수록 작아질 수 있다.
제1 개재 전극부(IEP1)는 제1 절연 굴곡 내측벽(ICI1)에 접하는 제1 전극 굴곡 측벽(ECS1), 제2 절연 굴곡 내측벽(ICI2)에 접하는 제2 전극 굴곡 측벽(ECS2) 및 제3 절연 굴곡 내측벽(ICI3)에 접하는 제3 전극 굴곡 측벽(ECS3)을 포함할 수 있다. 제1 전극 굴곡 측벽(ECS1)은 제1 서포터 굴곡 측벽(SCS1)과 마주볼 수 있다. 제2 전극 굴곡 측벽(ECS2)은 제2 서포터 굴곡 측벽(SCS2)과 마주볼 수 있다. 제3 전극 굴곡 측벽(ECS3)은 제3 서포터 굴곡 측벽(SCS3)과 마주볼 수 있다.
제1 전극 굴곡 측벽(ECS1)은 제1 절연 굴곡 내측벽(ICI1)에 대응되어 굴곡질 수 있다. 제2 전극 굴곡 측벽(ECS2)은 제2 절연 굴곡 내측벽(ICI2)에 대응되어 굴곡질 수 있다. 제3 전극 굴곡 측벽(ECS3)은 제3 절연 굴곡 내측벽(ICI3)에 대응되어 굴곡질 수 있다. 제1 내지 제3 전극 굴곡 측벽들(ECS1, ECS2, ECS3)은 제1 개재 전극부(IEP1)의 중심(CE)을 향하여 오목할 수 있다.
제1 및 제2 전극 굴곡 측벽들(ECS1, ECS2) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제2 및 제3 전극 굴곡 측벽들(ECS2, ECS3) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제1 및 제3 전극 굴곡 측벽들(ECS1, ECS3) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제1 개재 전극부(IEP1)의 폭은 레벨이 낮아질수록 작아질 수 있다.
제1 서포터 굴곡 측벽(SCS1) 및 제3 하부 전극(LE3) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제2 서포터 굴곡 측벽(SCS2) 및 제1 하부 전극(LE1) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다. 제3 서포터 굴곡 측벽(SCS3) 및 제2 하부 전극(LE2) 사이의 거리는 레벨이 낮아질수록 감소할 수 있다.
상부 전극(UE)은 제2 서포터(SU2)와 동일한 레벨에 배치되는 제2 개재 전극부들(IEP2)을 포함할 수 있다. 제2 개재 전극부(IEP2)는 제2 서포터(SU2)에 의해 둘러싸이는 상부 전극(UE)의 부분일 수 있다. 제2 서포터(SU2)는 예를 들어 서로 인접하는 제4 서포터 굴곡 측벽(SCS4), 제5 서포터 굴곡 측벽(SCS5) 및 제6 서포터 굴곡 측벽(SCS6)을 포함할 수 있고, 제1 내지 제3 하부 전극들(LE1, LE2, LE3) 및 제4 내지 제6 서포터 굴곡 측벽들(SCS4, SCS5, SCS6)에 의해 상부 전극(UE)의 제2 개재 전극부(IEP2)가 둘러싸일 수 있다. 제1 내지 제3 하부 전극들(LE1, LE2, LE3) 및 제4 내지 제6 서포터 굴곡 측벽들(SCS4, SCS5, SCS6)에 의해 정의되는 공간 내에 상부 전극(UE)의 제2 개재 전극부(IEP2)가 배치될 수 있다.
제4 서포터 굴곡 측벽(SCS4)은 제1 하부 전극(LE1) 및 제2 하부 전극(LE2)에 연결될 수 있다. 제5 서포터 굴곡 측벽(SCS5)은 제2 하부 전극(LE2) 및 제3 하부 전극(LE3)에 연결될 수 있다. 제6 서포터 굴곡 측벽(SCS6)은 제1 하부 전극(LE1) 및 제3 하부 전극(LE3)에 연결될 수 있다.
제4 및 제5 서포터 굴곡 측벽들(SCS4, SCS5) 사이에 상부 전극(UE)의 제2 개재 전극부(IEP2)가 배치될 수 있다. 제5 및 제6 서포터 굴곡 측벽들(SCS5, SCS6) 사이에 상부 전극(UE)의 제2 개재 전극부(IEP2)가 배치될 수 있다. 제4 및 제6 서포터 굴곡 측벽들(SCS4, SCS6) 사이에 상부 전극(UE)의 제2 개재 전극부(IEP2)가 배치될 수 있다. 제1 및 제2 하부 전극들(LE1, LE2) 사이에 상부 전극(UE)의 제2 개재 전극부(IEP2)가 배치될 수 있다. 제2 및 제3 하부 전극들(LE2, LE3) 사이에 상부 전극(UE)의 제2 개재 전극부(IEP2)가 배치될 수 있다. 제1 및 제3 하부 전극들(LE1, LE3) 사이에 상부 전극(UE)의 제2 개재 전극부(IEP2)가 배치될 수 있다.
제4 내지 제6 서포터 굴곡 측벽들(SCS4, SCS5, SCS6)은 굴곡질 수 있다. 제4 내지 제6 서포터 굴곡 측벽들(SCS4, SCS5, SCS6)은 오목할 수 있다. 일 예로, 도 1f에 따른 평면적 관점에서, 제4 내지 제6 서포터 굴곡 측벽들(SCS4, SCS5, SCS6)은 오목할 수 있다.
커패시터 절연막(CI)은 제2 개재 전극부(IEP2)를 둘러싸는 제2 개재 절연부(IIP2)를 포함할 수 있다. 제2 개재 절연부(IIP2)는 제2 서포터(SU2) 및 제2 개재 전극부(IEP2)와 동일한 레벨에 배치되는 커패시터 절연막(CI)의 부분일 수 있다. 제2 개재 절연부(IIP2)는 제1 내지 제3 하부 전극들(LE1, LE2, LE3) 및 제4 내지 제6 서포터 굴곡 측벽들(SCS4, SCS5, SCS6)에 의해 둘러싸일 수 있다. 제2 개재 절연부(IIP2)는 제1 내지 제3 하부 전극들(LE1, LE2, LE3) 및 제4 내지 제6 서포터 굴곡 측벽들(SCS4, SCS5, SCS6)과 제2 개재 전극부(IEP2) 사이에 제공될 수 있다.
제2 개재 절연부(IIP2)는 제4 서포터 굴곡 측벽(SCS4)에 접하는 제4 절연 굴곡 외측벽(ICO4), 제5 서포터 굴곡 측벽(SCS5)에 접하는 제5 절연 굴곡 외측벽(ICO5) 및 제6 서포터 굴곡 측벽(SCS6)에 접하는 제6 절연 굴곡 외측벽(ICO6)을 포함할 수 있다. 제4 내지 제6 절연 굴곡 외측벽들(ICO4, ICO5, ICO6)은 볼록할 수 있다. 제4 절연 굴곡 외측벽(ICO4)은 제1 및 제2 하부 전극들(LE1, LE2)에 연결될 수 있다. 제5 절연 굴곡 외측벽(ICO5)은 제2 및 제3 하부 전극들(LE2, LE3)에 연결될 수 있다. 제6 절연 굴곡 외측벽(ICO6)은 제1 및 제3 하부 전극들(LE1, LE3)에 연결될 수 있다.
일부 실시예들에 있어서, 제2 개재 절연부(IIP2)는 평면적으로 링의 형태를 가질 수 있고, 제2 개재 전극부(IEP2)는 평면적으로 원의 형태를 가질 수 있다. 제2 개재 전극부(IEP2)의 평면적 면적은 제1 개재 전극부(IEP1)의 평면적 면적보다 작을 수 있다.
일부 실시예들에 있어서, 제2 서포터(SU2)의 서포터 굴곡 측벽들(SCS)은 제1 서포터(SU1)의 서포터 굴곡 측벽들(SCS)과 유사한 형태를 가질 수 있고, 제2 개재 절연부(IIP2)는 제1 개재 절연부(IIP1)와 유사한 형태를 가질 수 있고, 제2 개재 전극부(IEP2)는 제1 개재 전극부(IEP1)와 유사한 형태를 가질 수 있다.
상부 전극(UE)는 제3 서포터(SU3)에 의해 둘러싸이는 제3 개재 전극부(IEP3)를 포함할 수 있다. 커패시터 절연막(CU)은 제3 개재 전극부(IEP3)를 둘러싸는 제3 개재 절연부(IIP3)를 포함할 수 있다. 제3 개재 전극부(IEP3)의 형태는 제2 개재 전극부(IEP2)와 유사할 수 있다. 제3 개재 절연부(IIP3)의 형태는 제2 개재 절연부(IIP2)의 형태와 유사할 수 있다.
일부 실시예들에 있어서, 제3 서포터(SU3)의 서포터 굴곡 측벽들(SCS)은 제1 서포터(SU1)의 서포터 굴곡 측벽들(SCS)과 유사한 형태를 가질 수 있고, 제3 개재 절연부(IIP3)는 제1 개재 절연부(IIP1)와 유사한 형태를 가질 수 있고, 제3 개재 전극부(IEP3)는 제1 개재 전극부(IEP1)와 유사한 형태를 가질 수 있다.
일부 실시예들에 따른 반도체 장치는 제1 서포터 굴곡 측벽(SCS1)이 제1 개재 전극부(IEP1)를 향해 볼록함에 따라, 제1 및 제2 하부 전극들(LE1, LE2)에 인접하는 제4 하부 전극(LE4)과 제1 서포터 굴곡 측벽(SCS1) 사이의 거리가 상대적으로 클 수 있다. 이에 따라, 제4 하부 전극(LE4)과 제1 서포터 굴곡 측벽(SCS1) 사이의 미스 얼라인 마진이 확보될 수 있고, 제4 하부 전극(LE4)이 제1 서포터 굴곡 측벽(SCS1)과 연결되는 현상이 방지될 수 있다.
일부 실시예들에 따른 반도체 장치는 제1 서포터 굴곡 측벽(SCS1)이 제1 개재 전극부(IEP1)를 향해 볼록함에 따라, 제1 및 제2 하부 전극들(LE1, LE2)이 제1 서포터 굴곡 측벽(SCS1)의 표면을 따라 연결되는 거리가 상대적으로 클 수 있다. 이에 따라, 제1 및 제2 하부 전극들(LE1, LE2) 사이의 브릿지 디스터브(bridge disturb)를 개선할 수 있다.
도 2a, 2b, 3a, 3b, 4a, 4b, 4c 및 4d는 도 1a 내지 1f에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 2a, 3a 및 4a는 도 1a에 대응될 수 있다. 도 2b, 3b 및 4c는 도 1c에 대응될 수 있다. 도 4b는 도 1b에 대응될 수 있다. 도 4d는 도 1d에 대응될 수 있다.
도 2a 및 2b를 참조하면, 기판(100) 상에 층간 절연막(110) 및 커패시터 컨택 구조체(120)를 형성할 수 있다. 층간 절연막(110) 및 커패시터 컨택 구조체(120) 상에 희생막들(140) 및 제1 내지 제3 서포터들(SU1, SU2, SU3)을 교대로 형성할 수 있다. 희생막들(140) 및 제1 내지 제3 서포터들(SU1, SU2, SU3)은 서로 다른 절연 물질을 포함할 수 있다. 희생막들(140)이 포함하는 절연 물질은 제1 내지 제3 서포터들(SU1, SU2, SU3)이 포함하는 절연 물질에 대하여 식각 선택비를 가질 수 있다. 예를 들어, 희생막들(140)은 산화물을 포함할 수 있고, 제1 내지 제3 서포터들(SU1, SU2, SU3)은 실리콘 탄질화물(예를 들어, SiCN)을 포함할 수 있다.
희생막들(140) 및 제1 내지 제3 서포터들(SU1, SU2, SU3)을 패터닝하여 원기둥의 형태를 가지는 빈 공간들을 형성할 수 있다. 희생막들(140) 및 제1 내지 제3 서포터들(SU1, SU2, SU3)을 패터닝하여 형성된 빈 공간들에 하부 전극들(LE)을 형성할 수 있다. 하부 전극들(LE)은 희생막들(140) 및 제1 내지 제3 서포터들(SU1, SU2, SU3)을 관통할 수 있다.
도 3a 및 3b를 참조하면, 하부 전극들(LE) 및 제1 서포터(SU1) 상에 마스크 구조체(141)를 형성할 수 있다. 마스크 구조체(141)는 하부 전극들(LE) 및 제1 서포터(SU1) 상의 제1 마스크막(142) 및 제1 마스크막(142) 상의 제2 마스크막(143)을 포함할 수 있다. 제1 마스크막(142)은 예를 들어 비정질 탄소막(amorphous carbon layer)을 포함할 수 있고, 제2 마스크막(143)은 예를 들어 실리콘 산질화물(SiON)을 포함할 수 있다. 마스크 구조체(141)가 포함하는 마스크막들(142, 143)의 개수는 2개에 제한되지 않을 수 있다.
마스크 구조체(141) 상에 포토 레지스트 패턴(144)을 형성할 수 있다. 포토 레지스트 패턴(144)을 형성하는 것은, 마스크 구조체(141) 상에 포토 레지스트막을 형성하는 것, 및 포토 레지스트막을 패터닝하는 것을 포함할 수 있다. 포토 레지스트 패턴(144)은 하부 전극들(LE) 위에 형성될 수 있다.
포토 레지스트 패턴(144)은 개구들(145)을 포함할 수 있다. 개구들(145)은 포토 레지스트 패턴(145)을 관통할 수 있다. 개구들(145)에 의해 마스크 구조체(141)의 제2 마스크막(143)이 노출될 수 있다.
일부 실시예들에 있어서, 개구(145)의 측벽(145_S)은 하부 전극(LE)의 측벽과 제3 방향(D3)으로 중첩될 수 있다. 예를 들어, 개구(145)의 측벽(145_S)은 서로 인접하는 제1 내지 제3 하부 전극들(LE1, LE2, LE3)의 측벽들과 제3 방향(D3)으로 중첩될 수 있다.
포토 레지스트 패턴(144)은 하부 전극(LE)과 제3 방향(D3)으로 중첩되는 중첩부(OV)를 포함할 수 있다. 중첩부(OV)는 예를 들어 하부 전극(LE)의 수직 위에 배치되는 부분일 수 있다. 중첩부(OV)와 하부 전극(LE)은 완전하게 제3 방향(D3)으로 중첩될 수 있다. 중첩부(OV)의 전부는 하부 전극(LE)의 전부와 제3 방향(D3)으로 중첩될 수 있다. 중첩부(OV)의 평면적 형태는 하부 전극(LE)의 평면적 형태와 동일할 수 있다. 중첩부(OV)는 평면적으로 원의 형태를 가질 수 있다. 중첩부(OV)는 원기둥의 형태를 가질 수 있다. 개구(145)는 서로 인접하는 3개의 중첩부들(OV) 사이에 배치될 수 있다. 개구(145)는 서로 인접하는 3개의 중첩부들(OV)에 의해 둘러싸일 수 있다. 개구(145)는 서로 인접하는 3개의 중첩부들(OV)에 접할 수 있다.
포토 레지스트 패턴(144)은 중첩부(OV)와 개구(145) 사이의 개재부(IN)를 포함할 수 있다.
도 4a, 4b, 4c 및 4d를 참조하면, 포토 레지스트 패턴(144)을 식각 마스크로 마스크 구조체(141)를 식각할 수 있다. 이어서, 식각된 마스크 구조체(141)를 식각 마스크로 서포터들(SU1, SU2, SU3) 중 최상부에 배치되는 제1 서포터(SU1)를 식각할 수 있다. 제1 서포터(SU1) 및 하부 전극(LE)이 서로 식각 선택비가 작은 물질들을 포함하고, 식각 선택비가 작은 식각 공정을 통해 제1 서포터(SU1)를 식각함에 따라, 제1 서포터(SU1)가 3차원적으로 식각될 수 있고, 제1 서포터(SU1)는 서포터 굴곡 측벽들(SCS)이 형성되도록 식각될 수 있다.
이어서, 제2 서포터(SU2), 제3 서포터(SU3) 및 희생막들(140)이 식각될 수 있고, 하부 전극들(LE) 사이의 홀(146)이 형성될 수 있다. 홀(146)은 제1 서포터(SU1), 제2 서포터(SU2), 제3 서포터(SU3), 희생막들(140), 하부 전극들(LE) 및 층간 절연막(110)에 의해 정의될 수 있다. 홀(146)은 제1 서포터(SU1), 제2 서포터(SU2), 제3 서포터(SU3), 희생막들(140) 및 하부 전극들(LE)에 의해 둘러싸일 수 있다. 홀(146)은 서로 인접하는 3개의 하부 전극들(LE)에 연결될 수 있다. 일 예로, 홀(146)은 제1 내지 제3 하부 전극들(LE1, LE2, LE3)에 연결될 수 있다.
홀(146)은 제1 서포터(SU1)와 동일한 레벨에 배치되는 제1 부분(147) 및 제1 부분(147) 아래의 제2 부분(148)을 포함할 수 있다. 홀(146)의 제1 부분(147)은 포토 레지스트 패턴(144)의 개구(145)보다 평면적 면적이 클 수 있다. 홀(146)의 제2 부분(148)은 포토 레지스트 패턴(144)의 개구(145)와 평면적 면적이 동일할 수 있다. 홀(146)의 제2 부분(148)은 포토 레지스트 패턴(144)의 개구(145)와 제3 방향(D3)으로 중첩될 수 있다. 홀(146)의 제1 부분(147)은 제1 서포터(SU1)의 서포터 굴곡 측벽(SCS)에 의해 정의될 수 있다. 서포터 굴곡 측벽(SCS)은 홀(146)의 제1 부분(147)의 중심을 향해 볼록할 수 있다.
도 1a 내지 1f를 참조하면, 희생막들(140)을 제거할 수 있다. 커패시터 절연막(CI)을 형성할 수 있다. 커패시터 절연막(CI)의 제1 개재 절연부(IIP1)는 홀(146)의 제1 부분(147) 내에 형성될 수 있다. 상부 전극(UE)을 형성할 수 있다. 상부 전극(UE)의 제1 개재 전극부(IEP1)는 홀(146)의 제1 부분(147) 내에 형성될 수 있다.
도 5a, 5b 및 5c는 일부 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 5a는 예를 들어 반도체 장치의 제1 서포터의 상면의 레벨에 따른 구조를 나타내는 도면이다.
도 5a, 5b 및 5c를 참조하면, 반도체 장치는 기판(100a), 층간 절연막(110a), 커패시터 컨택 구조체들(120a), 하부 전극들(LEa), 제1 서포터(SU1a), 제2 서포터(SU2a), 제3 서포터(SU3a), 커패시터 절연막(CIa) 및 상부 전극(UEa)을 포함할 수 있다.
커패시터 절연막(CIa)은 제1 서포터(SU1a)와 동일한 레벨에 배치되는 개재 절연부(IIPa)를 포함할 수 있다. 하부 전극(LEa)의 최상부(LEa_UM)는 제1 측벽(LEa_S1) 및 제2 측벽(LEa_S2)을 포함할 수 있다. 하부 전극(LEa)의 최상부(LEa_UM)는 제1 서포터(SU1a) 및 커패시터 절연막(CIa)의 개재 절연부(IIPa)와 동일한 레벨에 배치되는 부분일 수 있다.
하부 전극(LEa)의 최상부(LEa_UM)의 제1 측벽(LEa_S1)은 커패시터 절연막(CIa)의 개재 절연부(IIPa)에 접할 수 있다. 하부 전극(LEa)의 최상부(LEa_UM)의 제2 측벽(LEa_S2)은 제1 서포터(SU1a)에 접할 수 있다. 하부 전극(LEa)의 최상부(LEa_UM)의 제1 측벽(LEa_S1) 및 제2 측벽(LEa_S2)은 굴곡질 수 있다.
도 5b 및 5c에 따른 단면적 관점에서, 하부 전극(LEa)의 최상부(LEa_UM)의 제1 측벽(LEa_S1)은 굴곡질 수 있다. 도 5b 및 5c에 따른 단면적 관점에서, 하부 전극(LEa)의 최상부(LEa_UM)의 제2 측벽(LEa_S2)은 평평할 수 있다. 하부 전극(LEa)의 최상부(LEa_UM)의 폭은 레벨이 낮아질수록 커질 수 있다.
도 5a에 따른 평면적 관점에서, 하부 전극(LEa)의 최상부(LEa_UM)의 제1 측벽(LEa_S1)의 곡률 반경은 하부 전극(LEa)의 최상부(LEa_UM)의 제2 측벽(LEa_S2)의 곡률 반경보다 클 수 있다.
제1 서포터(SU1a)를 식각하는 공정에서, 제1 서포터(SU1a) 및 하부 전극(LEa)의 식각 선택비가 작아 제1 서포터(SU1a)와 함께 하부 전극(LEa)의 최상부(LEa_UM)가 식각될 수 있고, 하부 전극(LEa)의 최상부(LEa_UM)의 제1 측벽(LEa_S1)이 형성될 수 있다.
도 6a는 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 6b는 도 6a의 A2-A2'선에 따른 단면도이다. 도 6c는 도 6a의 B2-B2'선에 따른 단면도이다.
도 6a, 6b 및 6c를 참조하면, 반도체 장치는 기판(100b)을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100b)은 반도체 기판일 수 있다. 일부 실시예들에 있어서, 기판(100b)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100b)은 활성 패턴들(AP)을 포함할 수 있다. 제3 방향(D3)으로 돌출되는 기판(100b)의 상부들이 활성 패턴들(AP)로 정의될 수 있다. 활성 패턴들(AP)은 서로 이격될 수 있다.
활성 패턴들(AP) 사이에 제공되는 공간 내에 소자 분리막(STI)이 제공될 수 있다. 소자 분리막(STI)은 기판(100b) 내에 제공될 수 있다. 활성 패턴들(AP)은 소자 분리막(STI)에 의해 정의될 수 있다. 각각의 활성 패턴들(AP)은 소자 분리막(STI)에 의해 둘러싸일 수 있다. 소자 분리막(STI)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막(STI)은 산화물을 포함할 수 있다.
제2 방향(D2)으로 연장하는 게이트 구조체들(150)이 제공될 수 있다. 게이트 구조체들(150)은 제1 방향(D1)으로 배열될 수 있다. 게이트 구조체(150)는 소자 분리막(STI) 및 활성 패턴들(AP) 상에 제공될 수 있다. 게이트 구조체(150)는 활성 패턴들(AP) 및 소자 분리막(STI) 내에 매립된 매립 게이트 구조체일 수 있다. 활성 패턴들(AP)은 불순물 영역들을 포함할 수 있다. 게이트 구조체(150) 및 활성 패턴(AP)에 의해 셀 트랜지스터가 정의될 수 있다.
게이트 구조체(150)는 활성 패턴(AP) 상의 게이트 절연막(152), 게이트 절연막(152) 상의 게이트 전극(151) 및 게이트 전극(151) 상의 게이트 캐핑막(153)을 포함할 수 있다. 게이트 절연막(152) 및 게이트 캐핑막(153)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연막(152)은 산화물을 포함할 수 있고, 게이트 캐핑막(153)은 질화물을 포함할 수 있다. 게이트 전극(151)은 도전 물질을 포함할 수 있다.
활성 패턴(AP)은 제1 부분 및 2개의 제2 부분들을 포함할 수 있다. 활성 패턴(AP)의 2개의 제2 부분들 사이에 활성 패턴(AP)의 제1 부분이 배치될 수 있다. 활성 패턴(AP)의 제1 부분 및 제2 부분 사이에 게이트 구조체(150)가 제공될 수 있다. 활성 패턴(AP)의 제1 및 제2 부분들은 게이트 구조체(150)에 의해 서로 이격될 수 있다.
게이트 구조체(150) 및 소자 분리막(STI) 상에 절연 패턴들(111)이 제공될 수 있다. 절연 패턴(111)은 절연 물질을 포함할 수 있다. 일부 실시예들에 있어서, 절연 패턴(111)은 복수개의 절연막들을 포함할 수 있다.
제1 방향(D1)으로 연장하는 비트라인 구조체들(160)이 제공될 수 있다. 비트라인 구조체들(160)은 제2 방향(D2)으로 배열될 수 있다. 비트라인 구조체(160)는 절연 패턴(111) 및 활성 패턴(AP) 상에 제공될 수 있다. 비트라인 구조체(160)는 활성 패턴(AP)에 전기적으로 연결될 수 있다.
각각의 비트라인 구조체들(160)은 비트라인 컨택들(161), 제1 도전막들(162), 제2 도전막(163), 제3 도전막(164), 비트라인 캐핑막(166) 및 비트라인 스페이서(167)를 포함할 수 있다.
비트라인 구조체(160)의 비트라인 컨택들(161)은 제1 방향(D1)으로 배열될 수 있다. 비트라인 구조체(160)의 제1 도전막들(162)은 제1 방향(D1)으로 배열될 수 있다. 비트라인 구조체(160)의 비트라인 컨택들(161) 및 제1 도전막들(162)은 제1 방향(D1)을 따라 서로 교대로 배치될 수 있다. 비트라인 컨택(161)은 활성 패턴(AP)의 제1 부분 상에 배치될 수 있다. 비트라인 컨택(161)은 절연 패턴(111)을 관통할 수 있다. 제1 도전막(162)은 절연 패턴(111) 상에 제공될 수 있다. 비트라인 컨택(161) 및 제1 도전막(162)은 도전 물질을 포함할 수 있다. 일 예로, 비트라인 컨택(161) 및 제1 도전막(162)은 폴리 실리콘을 포함할 수 있다. 일부 실시예들에 있어서, 하나의 비트라인 구조체(160)가 포함하는 비트라인 컨택들(161) 및 제1 도전막들(162)은 서로 경계없이 연결되는 일체의 구조를 가질 수 있다.
제2 도전막(163)은 비트라인 컨택들(161) 및 제1 도전막들(162) 상에 제공될 수 있다. 제3 도전막(164)은 제2 도전막(163) 상에 제공될 수 있다. 비트라인 캐핑막(166)은 제3 도전막(164) 상에 제공될 수 있다. 제2 도전막(163) 및 제3 도전막(164)은 도전 물질을 포함할 수 있다. 일 예로, 제2 도전막(163)은 폴리 실리콘을 포함할 수 있고, 제3 도전막(164)은 금속을 포함할 수 있다. 비트라인 캐핑막(166)은 절연 물질을 포함할 수 있다. 일 예로, 비트라인 캐핑막(166)은 질화물을 포함할 수 있다. 일부 실시예들에 있어서, 하나의 비트라인 구조체(160)가 포함하는 도전막들의 개수는 도시된 것보다 많을 수도 있고, 적을 수도 있다.
비트라인 스페이서(167)는 비트라인 캐핑막(166)의 상면 및 측벽, 제1 내지 제3 도전막들(162, 163, 164)의 측벽들 및 비트라인 컨택들(161)의 측벽들을 덮을 수 있다. 비트라인 스페이서(167)는 절연 물질을 포함할 수 있다. 일부 실시예들에 있어서, 비트라인 스페이서(167)는 복수개의 절연막들을 포함할 수 있다.
기판(100b)의 활성 패턴(AP)에 전기적으로 연결되는 커패시터 컨택 구조체(120b)가 제공될 수 있다. 커패시터 컨택 구조체(120b)는 스토리지 노드 컨택(BC) 및 랜딩 패드(LP)를 포함할 수 있다.
스토리지 노드 컨택(BC)은 활성 패턴(AP) 상에 제공될 수 있다. 스토리지 노드 컨택(BC)은 서로 인접하는 비트라인 구조체들(160) 사이에 제공될 수 있다. 스토리지 노드 컨택(BC)은 비트라인 구조체(160)의 측벽 상에 제공될 수 있다. 스토리지 노드 컨택(BC)은 도전 물질을 포함할 수 있다. 일 예로, 스토리지 노드 컨택(BC)은 폴리 실리콘을 포함할 수 있다.
랜딩 패드들(LP)이 제공될 수 있다. 랜딩 패드(LP)는 스토리지 노드 컨택(BC) 상에 제공될 수 있다. 랜딩 패드(LP)는 도전 물질을 포함할 수 있다. 일 예로, 랜딩 패드(LP)는 금속을 포함할 수 있다. 일부 실시예들에 있어서, 스토리지 노드 컨택(BC)과 랜딩 패드(LP) 사이에 금속 실리사이드막 및 배리어막이 제공될 수 있다.
절연 펜스들(180)이 제공될 수 있다. 절연 펜스(180)는 게이트 구조체(150)의 게이트 캐핑막(153) 상에 제공될 수 있다. 절연 펜스(180)는 제2 방향(D2)으로 서로 인접하는 비트라인 구조체들(160) 사이에 제공될 수 있다. 절연 펜스(180)는 절연 물질을 포함할 수 있다.
절연 펜스(180) 상에 필링 패턴(170)이 제공될 수 있다. 필링 패턴(170)은 랜딩 패드들(LP)을 서로 이격시킬 수 있다. 필링 패턴(170)은 랜딩 패드(LP)를 둘러쌀 수 있다. 필링 패턴(170)은 절연 물질을 포함할 수 있다.
식각 정지막(190)이 필링 패턴(170) 상에 제공될 수 있다. 식각 정지막(190)은 절연 물질을 포함할 수 있다.
커패시터 구조체(130b)가 제공될 수 있다. 커패시터 구조체(130b)는 하부 전극들(LEb), 제1 서포터(SU1b), 제2 서포터(SU2b), 제3 서포터(SU3b), 커패시터 절연막(CIb) 및 상부 전극(UEb)을 포함할 수 있다.
상부 전극(UEb)은 제1 서포터(SU1b)와 동일한 레벨에 배치되는 개재 전극부(IEPb)를 포함할 수 있다. 제1 서포터(SU1b)는 상부 전극(UEb)의 개재 전극부(IEPb)를 향해 볼록한 서포터 굴곡 측벽(SCSb)을 포함할 수 있다.
도 7a는 일부 실시예들에 따른 반도체 장치의 사시도이다. 도 7b는 도 7a에 따른 반도체 장치의 평면도이다. 도 7c는 도 7a의 A3-A3'선에 따른 단면도이다. 도 7d는 도 7a의 B3-B3'선에 따른 단면도이다.
도 7a, 7b, 7c 및 7d를 참조하면, 반도체 장치(200)는 기판(210), 복수개의 제1 도전 라인들(220), 활성 패턴(230), 게이트 전극(240), 게이트 절연막(250), 및 커패시터 구조체(280)를 포함할 수 있다. 반도체 장치(200)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 활성 패턴(230)의 채널 길이가 기판(210)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(210) 상에는 하부 절연막(212)이 배치될 수 있고, 하부 절연막(212) 상에 복수개의 제1 도전 라인들(220)이 제1 방향(D1)으로 서로 이격되고 제2 방향(D2)으로 연장될 수 있다. 하부 절연막(212) 상에는 복수개의 제1 절연 구조체들(222)이 복수개의 제1 도전 라인들(220) 사이의 공간을 채우도록 배치될 수 있다. 복수개의 제1 절연 구조체들(222)은 제2 방향(D2)으로 연장될 수 있고, 복수개의 제1 절연 구조체들(222)의 상면은 복수개의 제1 도전 라인들(220)의 상면과 동일 레벨에 배치될 수 있다. 복수개의 제1 도전 라인들(220)은 반도체 장치(200)의 비트 라인으로 기능할 수 있다.
일부 실시예들에서, 복수개의 제1 도전 라인들(220)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수개의 제1 도전 라인들(220)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수개의 제1 도전 라인들(220)은 전술한 물질들의 단일막 또는 다중막을 포함할 수 있다. 일부 실시예들에서, 복수개의 제1 도전 라인들(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
활성 패턴(230)은 복수개의 제1 도전 라인들(220) 상에서 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 활성 패턴(230)은 제1 방향(D1)에 따른 제1 폭과 제3 방향(D3)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 활성 패턴(230)의 바닥부는 제1 소스/드레인 영역(미도시)으로 기능하고, 활성 패턴(230)의 상부(upper portion)는 제2 소스/드레인 영역(미도시)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역들 사이의 상기 활성 패턴(230)의 일부분은 채널 영역(미도시)으로 기능할 수 있다.
일부 실시예들에서, 활성 패턴(230)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 활성 패턴(230)은 상기 산화물 반도체의 단일막 또는 다중막을 포함할 수 있다. 일부 실시예들에 있어서, 활성 패턴(230)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 활성 패턴(230)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 활성 패턴(230)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 활성 패턴(230)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 활성 패턴(230)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(240)은 활성 패턴(230)의 양 측벽 상에서 제1 방향(D1)으로 연장될 수 있다. 게이트 전극(240)은 활성 패턴(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)과, 활성 패턴(230)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(240P2)을 포함할 수 있다. 제1 서브 게이트 전극(240P1)과 제2 서브 게이트 전극(240P2) 사이에 하나의 활성 패턴(230)이 배치됨에 따라 반도체 장치(200)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 개시는 이에 제한되지 않으며, 제2 서브 게이트 전극(240P2)이 생략되고 활성 패턴(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(240)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(240)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(250)은 활성 패턴(230)의 측벽을 둘러싸며, 활성 패턴(230)과 게이트 전극(240) 사이에 개재될 수 있다. 예를 들어, 활성 패턴(230)의 전체 측벽이 게이트 절연막(250)에 의해 둘러싸일 수 있고, 게이트 전극(240)의 측벽 일부분이 게이트 절연막(250)과 접할 수 있다. 일부 실시예들에서, 게이트 절연막(250)은 게이트 전극(240)의 연장 방향으로 연장되고, 활성 패턴(230)의 측벽들 중 게이트 전극(240)과 마주보는 두 측벽들만이 게이트 절연막(250)과 접촉할 수도 있다.
일부 실시예들에서, 게이트 절연막(250)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연막(250)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수개의 제1 절연 구조체들(222) 상에는 복수개의 제2 절연 구조체들(232)이 제2 방향(D2)을 따라 연장될 수 있고, 복수개의 제2 절연 구조체들(232) 중 인접한 2개의 제2 절연 구조체들(232) 사이에 활성 패턴(230)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 구조체들(232) 사이에서, 2개의 인접한 활성 패턴들(230) 사이의 공간에 제1 매립층(234) 및 제2 매립층(236)이 배치될 수 있다. 제1 매립층(234)은 2개의 인접한 활성 패턴들(230) 사이의 공간의 바닥부에 배치되고, 제2 매립층(236)은 제1 매립층(234) 상에서 2개의 인접한 활성 패턴들(230) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(236)의 상면은 활성 패턴(230)의 상면과 동일한 레벨에 배치되며, 제2 매립층(236)은 게이트 전극(240)의 상면을 덮을 수 있다. 이와는 달리, 복수개의 제2 절연 구조체들(232)이 복수개의 제1 절연 구조체들(222)과 연속적인 물질층으로 형성되거나, 제2 매립층(236)이 제1 매립층(234)과 연속적인 물질층으로 형성될 수도 있다.
활성 패턴(230) 상에는 커패시터 컨택 구조체(260)가 배치될 수 있다. 커패시터 컨택 구조체(260)는 활성 패턴(230)과 수직 오버랩되도록 배치되고, 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 컨택 구조체(260)는 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연막(262)은 복수개의 제2 절연 구조체들(232)과 제2 매립층(236) 상에서 커패시터 컨택 구조체(260)의 측벽을 둘러쌀 수 있다.
상부 절연막(262) 상에는 식각 정지막(270)이 배치되고, 식각 정지막(270)상에 커패시터 구조체(280)가 배치될 수 있다. 커패시터 구조체(280)는 하부 전극들(LEc), 커패시터 절연막(CIc), 상부 전극(UEc), 제1 서포터(SU1c), 제2 서포터(SU2c) 및 제3 서포터(SU3c)를 포함할 수 있다.
상부 전극(UEc)은 제1 서포터(SU1c)와 동일한 레벨에 배치되는 개재 전극부(IEPc)를 포함할 수 있다. 커패시터 절연막(CIc)은 제1 서포터(SU1c)와 동일한 레벨에 배치되는 개재 절연부(IIPc)를 포함할 수 있다. 개재 절연부(IIPc)는 개재 전극부(IEPc)를 둘러쌀 수 있다. 개재 절연부(IIPc)는 서로 인접하는 4개의 하부 전극들(LEc)에 접할 수 있다.
제1 서포터(SU1c)는 상부 전극(UEc)의 개재 전극부(IEPc)를 향해 볼록한 서포터 굴곡 측벽(SCSc)을 포함할 수 있다. 상부 전극(UEc)의 개재 전극부(IEPc)는 4개의 서포터 굴곡 측벽들(SCSc)에 의해 둘러싸일 수 있다. 커패시터 절연막(CIc)의 개재 절연부(IIPc)는 4개의 서포터 굴곡 측벽들(SCSc)에 접할 수 있다.
발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 활성 패턴;
상기 활성 패턴에 전기적으로 연결되는 커패시터 컨택 구조체; 및
상기 커패시터 컨택 구조체에 전기적으로 연결되는 커패시터 구조체를 포함하고,
상기 커패시터 구조체는,
서로 인접하는 제1 하부 전극 및 제2 하부 전극;
상기 제1 및 제2 하부 전극들을 지지하는 서포터;
상기 제1 및 제2 하부 전극들을 덮는 커패시터 절연막; 및
상기 커패시터 절연막 상의 상부 전극을 포함하고,
상기 서포터는 상기 제1 하부 전극 및 상기 제2 하부 전극과 연결되는 제1 서포터 굴곡 측벽을 포함하고,
상기 상부 전극은 상기 서포터에 의해 둘러싸이는 개재 전극부를 포함하고,
상기 제1 서포터 굴곡 측벽은 상기 개재 전극부를 향하여 볼록한 반도체 장치. - 제1 항에 있어서,
상기 제1 및 제2 하부 전극들에 인접하는 제3 하부 전극을 더 포함하고,
상기 서포터는 상기 제1 하부 전극 및 상기 제3 하부 전극과 연결되는 제2 서포터 굴곡 측벽을 더 포함하고,
상기 제1 서포터 굴곡 측벽과 상기 제2 서포터 굴곡 측벽 사이의 거리는 레벨이 낮아질수록 작아지는 반도체 장치. - 제2 항에 있어서,
상기 커패시터 절연막은 상기 제1 서포터 굴곡 측벽에 접하는 제1 절연 굴곡 외측벽 및 상기 제2 서포터 굴곡 측벽에 접하는 제2 절연 굴곡 외측벽을 포함하고,
상기 제1 절연 굴곡 외측벽 및 상기 제2 절연 굴곡 외측벽 사이의 거리는 레벨이 낮아질수록 작아지는 반도체 장치. - 제3 항에 있어서,
상기 제1 절연 굴곡 외측벽 및 상기 제2 절연 굴곡 외측벽은 상기 개재 전극부를 향하여 오목한 반도체 장치. - 제1 항에 있어서,
상기 제1 서포터 굴곡 측벽은 상기 제1 하부 전극에 인접하는 제1 부분 및 상기 제2 하부 전극에 인접하는 제2 부분을 포함하고,
상기 제1 서포터 굴곡 측벽의 상기 제1 부분과 상기 개재 전극부의 중심 사이의 거리는 상기 제1 하부 전극에서 멀어질수록 작아지는 반도체 장치. - 제5 항에 있어서,
상기 제1 서포터 굴곡 측벽의 상기 제2 부분과 상기 개재 전극부의 상기 중심 사이의 거리는 상기 제2 하부 전극에서 멀어질수록 작아지는 반도체 장치. - 제1 항에 있어서,
상기 제1 하부 전극의 최상부는 상기 커패시터 절연막에 접하는 제1 측벽 및 상기 서포터에 접하는 제2 측벽을 포함하고,
상기 제1 하부 전극의 상기 최상부의 상기 제1 측벽의 곡률 반경은 상기 제1 하부 전극의 상기 최상부의 상기 제2 측벽의 곡률 반경보다 큰 반도체 장치. - 제1 항에 있어서,
상기 개재 전극부의 폭은 레벨이 낮아질수록 작아지는 반도체 장치. - 제1 항에 있어서,
상기 서포터의 상면의 레벨은 상기 제1 및 제2 하부 전극들의 상면들의 레벨과 동일한 반도체 장치. - 활성 패턴;
상기 활성 패턴에 전기적으로 연결되는 커패시터 컨택 구조체; 및
상기 커패시터 컨택 구조체에 전기적으로 연결되는 커패시터 구조체를 포함하고,
상기 커패시터 구조체는,
서로 인접하는 제1 하부 전극, 제2 하부 전극 및 제3 하부 전극;
상기 제1 내지 제3 하부 전극들을 지지하는 제1 서포터;
상기 제1 내지 제3 하부 전극들을 덮는 커패시터 절연막; 및
상기 커패시터 절연막 상의 상부 전극을 포함하고,
상기 제1 서포터는 상기 제1 하부 전극 및 상기 제2 하부 전극과 연결되는 제1 서포터 굴곡 측벽 및 상기 제1 하부 전극 및 상기 제3 하부 전극과 연결되는 제2 서포터 굴곡 측벽을 포함하고,
상기 제1 서포터 굴곡 측벽 및 상기 제2 서포터 굴곡 측벽 사이의 거리는 레벨이 낮아질수록 작아지는 반도체 장치. - 제10 항에 있어서,
상기 제1 서포터의 상면은 상기 제1 내지 제3 하부 전극들의 상면들과 공면을 이루는 반도체 장치. - 제10 항에 있어서,
상기 상부 전극은 상기 제1 서포터와 동일한 레벨에 배치되는 개재 전극부를 포함하고,
상기 제1 서포터 굴곡 측벽 및 상기 제2 서포터 굴곡 측벽은 상기 개재 전극부를 향하여 볼록한 반도체 장치. - 제10 항에 있어서,
상기 제1 서포터 아래의 제2 서포터를 더 포함하고,
상기 제2 서포터의 서포터 굴곡 측벽들은 오목한 반도체 장치. - 제13 항에 있어서,
상기 커패시터 절연막은 상기 제2 서포터의 상기 서포터 굴곡 측벽들에 접하는 개재 절연부를 포함하고,
상기 개재 절연부는 링의 형태를 가지는 반도체 장치. - 제14 항에 있어서,
상기 상부 전극은 상기 커패시터 절연막의 상기 개재 절연부에 의해 둘러싸이는 개재 전극부를 포함하고,
상기 개재 전극부는 원의 형태를 가지는 반도체 장치. - 제10 항에 있어서,
상기 커패시터 절연막은 상기 제1 서포터 굴곡 측벽에 접하는 절연 굴곡 외측벽을 포함하고,
상기 절연 굴곡 외측벽은 오목한 반도체 장치. - 제10 항에 있어서,
상기 제1 하부 전극의 최상부는 상기 커패시터 절연막에 접하는 제1 측벽 및 상기 제1 서포터에 접하는 제2 측벽을 포함하고,
상기 제1 하부 전극의 상기 최상부의 상기 제1 측벽의 곡률 반경은 상기 제1 하부 전극의 상기 최상부의 상기 제2 측벽의 곡률 반경보다 큰 반도체 장치. - 제17 항에 있어서,
상기 제1 하부 전극의 상기 최상부의 폭은 레벨이 낮아질수록 커지는 반도체 장치. - 활성 패턴을 포함하는 기판;
상기 활성 패턴 상의 게이트 구조체;
상기 활성 패턴 상의 비트라인 구조체;
상기 활성 패턴에 전기적으로 연결되는 커패시터 컨택 구조체; 및
상기 커패시터 컨택 구조체에 전기적으로 연결되는 커패시터 구조체를 포함하고,
상기 커패시터 구조체는,
서로 인접하는 제1 하부 전극, 제2 하부 전극 및 제3 하부 전극;
상기 제1 내지 제3 하부 전극들을 지지하는 서포터;
상기 제1 내지 제3 하부 전극들을 덮는 커패시터 절연막; 및
상기 커패시터 절연막 상의 상부 전극을 포함하고,
상기 서포터는 상기 제1 하부 전극 및 상기 제2 하부 전극과 연결되는 제1 서포터 굴곡 측벽, 상기 제2 하부 전극 및 상기 제3 하부 전극과 연결되는 제2 서포터 굴곡 측벽 및 상기 제1 하부 전극 및 상기 제3 하부 전극과 연결되는 제3 서포터 굴곡 측벽을 포함하고,
상기 상부 전극은 상기 제1 내지 제3 서포터 굴곡 측벽들 및 상기 제1 내지 제3 하부 전극들에 의해 둘러싸이는 개재 전극부를 포함하고,
상기 제1 내지 제3 서포터 굴곡 측벽들은 상기 개재 전극부를 향하여 볼록한 반도체 장치. - 제 19 항에 있어서,
상기 제1 서포터 굴곡 측벽 및 상기 제2 서포터 굴곡 측벽 사이의 거리는 레벨이 낮아질수록 작아지는 반도체 장치.
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