KR20240029546A - 반도체 소자 시뮬레이션을 위한 초기해 생성 방법 - Google Patents

반도체 소자 시뮬레이션을 위한 초기해 생성 방법 Download PDF

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Abstract

본 발명은 반도체 소자 시뮬레이션을 위한 초기해 생성 방법에 관한 것이다. 반도체 소자 시뮬레이션을 위한 초기해 생성 방법은, (a) 시뮬레이션하고자 하는 3차원 반도체 소자에 대한 1차원 채널 방향 및 2차원 단면들을 설정하는 단계; (b) 상기 2차원 단면들에 대하여 전하량-게이트 전압 모델을 설정하는 단계; (c) 1차원 방향에 따른 전자/정공 연속방정식을 수치 해석적으로 풀어, 1차원 방향에 따른 2차원 단면들에서의 전하량 및 유사 페르미 준위를 검출하는 단계; (d) 상기 전하량-게이트 전압 모델에 상기 검출된 각 2차원 단면의 전하량 및 유사 페르미 준위를 적용하여, 각 2차원 단면의 각 위치에 대한 전위 및/또는 전자/정공 농도를 계산하는 단계;를 구비하여, 반도체 소자의 3차원 공간의 각 위치들에 대하여 사전 설정된 물리량을 반도체 소자 시뮬레이션을 위한 초기해로 제공한다. 따라서, 본 발명에 따른 초기해는 반도체 소자 시뮬레이션의 속도를 가속화시킬 수 있게 된다.

Description

반도체 소자 시뮬레이션을 위한 초기해 생성 방법{Method of getting an initial guess for a semiconductor device simulation}
본 발명은 반도체 소자 시뮬레이션을 위한 초기해 생성 방법에 관한 것으로서, 더욱 구체적으로는 유사 1차원 모델을 적용하여, 1차원 채널 방향에 대한 전자/정공 연속방정식을 수치 해석적으로 풀어, 반도체 소자의 3차원 공간의 모든 위치에 대한 물리량들을 구하여 초기해로 제공할 수 있도록 구성된 반도체 소자 시뮬레이션을 위한 초기해 생성 방법에 관한 것이다.
반도체 소자 시뮬레이션은 반도체 소자의 성능을 컴퓨터 프로그램을 사용하여 예측하는 기술로써, 반도체 소자 개발 과정에서 시간과 비용을 절감시키기 위하여 필수적으로 수행되고 있다. 반도체 소자 시뮬레이션을 수행하는 반도체 소자 시뮬레이터는 반도체 소자 내부의 전자와 정공의 움직임을 나타내는 지배 방정식을 수치 해석적인 방식으로 풀어 반도체 소자의 전기적 특성을 계산하여 출력하는 수치 해석 프로그램으로서, 출력되는 전기적 특성은 대표적으로 IV 특성관계 등이 있다. 반도체 소자 시뮬레이션에서 고려되는 지배방정식은 비선형적이기 때문에, 한번에 완전해를 구할 수 없다. 이로 인해, 반도체 소자 시뮬레이터는 먼저 근사적인 초기해를 가정하고, 이러한 초기해가 야기하는 오차를 줄여 나가는 방향으로 해를 반복적으로 개선하여 완전해를 얻게 된다.
반도체 소자 시뮬레이터에 의한 시뮬레이션 과정은 비선형(Nonlinear) 방정식을 푸는 것이므로, 정답에 가까운 우수한 어림짐작 답을 알고 있어야 한다. 그러나, 사용자가 알고 싶어하는 전압 조건에 대한 우수한 어림짐작 답을 미리 알기 어렵기 때문에 불가피하게 초기설정 전압부터 시작하여 점차 전압을 증가시키면서 반복적으로 해를 구하게 된다. 따라서, 반도체 소자 시뮬레이션의 수행 시간의 대부분은 이러한 중간 과정의 답을 계산하는 데에 소요되며, 이를 해결하기 위하여 병렬 컴퓨팅을 사용하는 등의 기법을 접목시키기는 하나, 전체적으로 막대한 컴퓨팅 자원이 필요하게 된다.
일반적으로, 종래의 반도체 소자 시뮬레이터는 평형 상태에서부터 점진적으로 인가 전압을 증가시키면서 원하는 목표 전압에서의 전기적 특성을 계산하게 된다. 이와 같은 중간 과정을 회피하기 위해, 원하는 목표 전압에서의 초기해를 바로 생성하고자 하는 노력들이 이루어지고 있는 실정이다.
한편, 컴팩트 모델(Compact Model)은 특정 반도체 소자에 대하여, 모든 단자의 전압이 주어진 상태에서 모든 단자의 전류를 구해주는 모델로서, 단자 전압에 따른 단자 전류를 간략한 식으로 나타내어 준다. 이러한 컴팩트 모델은 각 반도체 소자에 대한 컴팩트 모델을 전문으로 개발하는 연구 그룹에 의해 만들어져 배포되며, 사용자 입장에서는 컴팩트 모델이 갖고 있는 파라미터들을 잘 맞추어 줌으로써 전류-전압 특성을 잘 설계할 수 있게 된다. 예를 들면, 컴팩트 모델은, MOSFET의 채널 길이(L), 채널 너비(W), 산화막 두께, 도핑 등의 정보가 입력되면, 게이트 전압에 따른 드레인 포화 전류(ID)를 아래의 수학식과 같이 계산해 줄 수 있다.
여기서, μn은 전자의 이동도이며, Cox는 게이트 절연막의 커패시턴스이며, VGS는 게이트-소스 사이의 전압이며, VTH는 문턱전압을 나타낸다.
물론, 위의 예는 매우 간단한 경우이기는 하나, 더 복잡한 실제 컴팩트 모델에서도 식의 복잡도만이 높아질 뿐이며 반도체 소자 시뮬레이션과 같이 메쉬를 도입하지는 않는다. 따라서, 컴팩트 모델을 이용하여 훨씬 효율적으로 단자 전류를 계산할 수 있으며 이에 따라 많은 수의 소자들로 이루어진 큰 회로도 무리없이 해석할 수 있게 된다. 이와 같이, 컴팩트 모델은 단자들을 기준으로 하여 각 단자에서의 값들을 계산하여 제공하게 되는데, 그 예로서 단자 전압, 단자 전류, 단자들의 쌍에 대한 정전 용량 등이다.
도 1은 종래의 기술에 따른 컴팩트 모델을 설명하기 위하여 예시적으로 도시한 트랜지스터의 사시도 및 2차원 단면도이다. 도 1에 도시된 바와 같이, 컴팩트 모델은 (b)의 2차원 단면 모양을 고려하고, 이러한 2차원 단면에서 전하량을 게이트 전압의 함수로 계산하기 위하여, 전하량-게이트 전압 모델을 설정한다.
반도체 소자의 각 단자에서의 특성은 실제로 반도체 소자 내부의 각 지점에서의 물리량들에 의해 결정될 수 있다. 예를 들면, 반도체 소자의 드레인 단자의 전류(즉, 드레인 전류)는 소스 단자에서부터 드레인 단자까지의 모든 위치에서의 전자 또는 정공의 농도(electron/hole density)와 전위(electrostatic potential) 분포에 의해 결정되는 값이다.
컴팩트 모델은 2차원 단면의 형상에 따라 설정된 전하량-게이트 전압 모델을 이용하여, 채널 방향(즉, 도 1의 z축 방향)을 따라 전자 또는 정공의 연속 방정식(electron/hole continuity equation)을 적분하여 단자 전류를 구하게 된다. 이러한 적분 과정에서, 컴팩트 모델은 채널의 각 위치에 따른 물리량들의 정보를 상실하게 된다.
한국공개특허공보 제 10-2021-0066545호 한국공개특허공보 제 10-2015-0087725호
전술한 문제점을 해결하기 위한 본 발명은 주어진 소자 정보를 바탕으로 하여, 유사 1차원 모델을 이용하여 반도체 소자의 3차원 공간에서의 모든 위치에서의 물리량들에 대한 초기해를 제공할 수 있도록 구성된 반도체 소자 시뮬레이션을 위한 초기해 생성 방법을 제공하는 것을 목적으로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 특징에 따른 반도체 소자 시뮬레이션을 위한 초기해 생성 방법은, (a) 시뮬레이션하고자 하는 3차원 반도체 소자에 대하여 1차원 방향을 설정하고, 상기 1차원 방향의 수직 방향에 대한 2차원 단면들을 설정하는 단계; (b) 상기 2차원 단면들에 대하여 전하량-게이트 전압 모델을 설정하는 단계; (c) 1차원 방향에 따른 전자 또는 정공 연속방정식(Electron/Hole Continuity Equation)을 수치 해석적으로 풀어, 1차원 방향에 따른 2차원 단면들에서의 전하량(Integrated electron charge density) 및 유사 페르미 준위(Quasi-Fermi Potential)를 검출하는 단계; (d) 상기 전하량-게이트 전압 모델에 상기 검출된 각 2차원 단면의 전하량 및 유사 페르미 준위를 적용하여, 각 2차원 단면의 각 위치에 대한 사전 설정된 물리량을 계산하여 반도체 소자 시뮬레이션을 위한 초기해로 제공하는 단계;를 구비하여, 반도체 소자의 모든 위치에 대한 사전 설정된 물리량을 초기해로 제공한다.
전술한 특징에 따른 반도체 소자 시뮬레이션을 위한 초기해 생성 방법에 있어서, 상기 1차원 방향은 반도체 소자의 채널의 길이 방향이며, 상기 2차원 단면은 채널의 길이 방향에 따른 각 위치에 대한 단면인 것이 바람직하다.
전술한 특징에 따른 반도체 소자 시뮬레이션을 위한 초기해 생성 방법에 있어서, 상기 사전 설정된 물리량은, 전위를 포함하거나, 전자 또는 정공의 농도를 포함하거나, 전위 및 전자 또는 정공의 농도를 모두 포함할 수 있다.
전술한 특징에 따른 반도체 소자 시뮬레이션을 위한 초기해 생성 방법에 있어서, 상기 전하량-게이트 전압 모델은 2차원 단면의 구조, 2차원 단면에 구비된 채널, 또는 3차원 반도체 소자의 종류에 따라 결정되는 것이 바람직하다.
전술한 구성을 갖는 본 발명에 따른 초기해 생성 방법은 3차원 반도체 소자의 모든 위치, 즉 1차원 채널 방향을 따라 위치하는 2차원 단면들, 그리고 각 2차원 단면을 구성하는 각 지점들에서의 다양한 물리량들을 구하여 반도체 소자 시뮬레이션을 위한 초기해로 제공할 수 있게 된다. 특히, 전술한 물리량들은 전위 및/또는 전자/정공 농도를 포함하게 된다.
그 결과, 3차원 반도체 소자 시뮬레이션은 3차원 공간의 모든 위치의 물리량들을 초기해로 제공받을 수 있게 됨으로써, 시뮬레이션의 속도를 가속화시킬 수 있게 된다.
도 1은 종래의 기술에 따른 컴팩트 모델을 설명하기 위하여 예시적으로 도시한 트랜지스터의 사시도 및 2차원 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자 시뮬레이션을 위한 초기해 생성 방법을 순차적으로 설명한 흐름도이다.
도 3은 본 발명의 바람직한 실시예에 따른 초기해 생성 방법에 있어서, 본 발명에 따른 유사 1차원 모델을 이용하여 구한 1차원 채널 방향(Z축)에 대한 전하량과 전자 유사 페르미 준위를 각각 도시한 그래프들이다.
도 4는 본 발명의 바람직한 실시예에 따른 초기해 생성 방법에 있어서, (a)는 본 발명에 따른 유사 1차원 모델이 적용된 3차원 소자의 구조이며, (b)는 2차원 단면의 형상이며, (c)는 1차원 채널 방향의 4개의 2차원 단면들에 대하여, xy 방향의 각 위치에 대하여 초기해와 올바른 값의 차이(difference)들을 색상으로 구분하여 도시한 그림들이다.
도 5는 본 발명의 바람직한 실시예에 따른 초기해 생성 방법에 의해 생성된 초기해를 이용한 경우의 성능을 설명하기 위하여 도시한 그래프이다.
전술한 종래의 컴팩트 모델은 그 유도 과정에서 각 단자에서의 전류의 계산만을 목적으로 하기 때문에, 3차원 구조를 갖는 반도체 소자의 각 위치에서의 전위와 전자/정공 농도의 대응 관계는 무시하게 된다. 이로 인해, 컴팩트 모델은 각 단자에서의 값들만을 계산하여 제공할 뿐이므로, 반도체 소자의 3차원 공간의 각 지점에서의 물리량의 변화에 따른 값들은 제공하지 못하게 된다. 따라서, 전술한 컴팩트 모델을 그대로 사용하여 반도체 소자 시뮬레이션을 위한 초기해를 구하는 것은 가능하지 않다. 하지만, 컴팩트 모델을 유도하는 과정에서 도입된 많은 간략화 과정을 삭제하여 위치에 대한 정보를 계속 유지한다면, 초기해를 구하는 것이 가능하다.
한편, 본 발명은 유사 1차원 모델을 이용하여 1차원 채널 방향을 따른 전자 또는 정공 연속 방정식을 수치 해석적으로 풀어, 3차원 반도체 소자의 내부 3차원 공간의 각 위치들에 대한 물리량들을 구하고, 이렇게 구한 물리량들을 반도체 소자 시뮬레이션을 위한 초기해로 제공하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자 시뮬레이션을 위한 초기해 생성 방법에 대하여 구체적으로 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자 시뮬레이션을 위한 초기해 생성 방법을 순차적으로 설명한 흐름도이다. 도 2를 참조하면, 본 발명에 따른 초기해 생성 방법은, 먼저 시뮬레이션하고자 하는 3차원 반도체 소자에 대하여 1차원 방향을 설정하고, 상기 1차원 방향의 수직 방향에 대한 2차원 단면들을 설정한다(단계 200). 여기서, 상기 1차원 방향은 반도체 소자의 채널의 길이 방향인 것이 바람직하다. 따라서, 상기 1차원 방향의 시작점( z = 0 )은 반도체 소자의 소스에 가까운 채널의 시작 지점이며, 1차원 방향의 마지막점 ( z = L )은 드레인에 가까운 채널의 마지막 지점이 될 수 있다. 또한, 상기 2차원 단면들은 반도체 소자의 채널의 각 위치에 대한 단면인 것이 바람직하다. 따라서, 2차원 단면에는 실리콘 채널이 존재하게 된다.
다음, 상기 2차원 단면들에 적용할 전하량-게이트 전압 모델을 설정한다(단계 210). 상기 전하량-게이트 전압 모델은, 반도체 소자의 게이트에 인가되는 게이트 전압에 따른 2차원 단면에서의 전하량의 변화를 나타내는 모델이다. 상기 전하량-게이트 전압 모델은, 1차원 채널 방향에 대한 2차원 단면의 구조, 2차원 단면에 구비된 채널의 형상, 또는 3차원 반도체 소자의 종류에 따라 다양하게 결정될 수 있다.
다음, 유사 1차원 모델을 적용하여, 1차원 방향에 따른 전자 또는 정공의 연속방정식(Electron/Hole Continuity Equation)을 수치 해석적으로 풀어, 1차원 방향에 따른 2차원 단면들에서의 전하량(Integrated electron charge density), 그리고 전자 또는 정공에 대한 유사 페르미 준위(Electron/Hole Quasi-Fermi Potential)를 검출한다(단계 220).
다음, 상기 2차원 단면에 대해 사전 설정된 상기 전하량-게이트 전압 모델에 상기 검출된 각 2차원 단면의 전하량 및 유사 페르미 준위를 적용하여, 2차원 단면들의 전위 분포를 검출한다(단계 230).
다음, 1차원 방향에 따른 2차원 단면들의 전위 분포로부터, 1차원 방향에 위치하는 모든 2차원 단면들의 모든 지점에 대한 물리량들을 구한다(단계 240). 여기서, 상기 물리량은, 전위를 포함하거나, 전자 또는 정공의 농도를 포함하거나, 또는 전자/정공 농도와 전위를 모두 포함할 수 있다. 전술한 공정에 의해 구한 물리량들을 반도체 소자 시뮬레이션을 위한 초기해로 제공한다(단계 250).
전술한 본 발명에 따른 초기해 생성 방법에 의해, 3차원 구조를 갖는 반도체 소자의 3차원 공간의 모든 위치에 대한 사전 설정된 물리량들(예를 들면, 전위 및/또는 전자 또는 정공의 농도)를 반도체 소자 시뮬레이션의 초기해로 제공할 수 있게 된다.
도 3은 본 발명의 바람직한 실시예에 따른 초기해 생성 방법에 있어서, 본 발명에 따른 유사 1차원 모델을 이용하여 구한 1차원 채널 방향(Z축)에 대한 전하량과 전자 유사 페르미 준위를 각각 도시한 그래프들이다. 도 3에 도시된 바와 같이, 본 발명에 따른 유사 1차원 모델을 적용하여 1차원 채널 방향에 따른 전자/정공 연속 방정식을 풀어, 전자 농도와 유사 페르미 준위를 구할 수 있다. 도 3의 큰 그래프가 전자 농도이며, 내부의 작은 그래프가 유사 페르미 준위를 나타낸다. 도 3의 그래프들에서, 동그라미로 표현된 것이 본 발명에 따른 유사 1차원 모델의 결과들을 바탕으로 하여 구한 초기해(initial guess)이며, 검은 색의 실선으로 표현된 것은 이러한 초기해들을 이용하여 3차원 소자 시뮬레이션을 하여 올바른 해를 구한 후, 올바른 해를 이용하여 다시 구한 전자 농도와 유사 페르미 준위의 최종해(Final solution)이다.
도 3을 참조하면, 본 발명에 따른 초기해(Initial solution)와 올바른 해를 이용하여 구한 최종해(Final solution)을 비교하여 검토한 결과, 그 결과가 매우 유사하게 나타남을 알 수 있다. 따라서, 본 발명에 따른 유사 1차원 모델을 이용하여 생성한 초기해가 매우 우수한 초기해임을 알 수 있다.
도 4는 본 발명의 바람직한 실시예에 따른 초기해 생성 방법에 있어서, (a)는 본 발명에 따른 유사 1차원 모델이 적용된 3차원 소자의 구조이며, (b)는 2차원 단면의 형상이며, (c)는 1차원 채널 방향의 4개의 2차원 단면들에 대하여, xy 방향의 각 위치에 대하여 초기해와 올바른 값의 차이(difference)들을 색상으로 구분하여 도시한 그림들이다.
도 4를 참조하면, (a)에 도시된 소자 구조에서 z 축은 소스로부터 드레인으로의 전류가 흐르는 방향, 즉 채널에 대한 1차원 방향을 나타내며, (b)는 z축에 수직인 xy 평면에서의 2차원 단면을 나타낸다. 도 4의 (a)와 (b)에서, 갈색 영역은 반도체이며, 노란색은 부도체이며, 하늘색은 금속 영역이며, 2차원 단면은 반도체(Semiconductor)가 부도체(Insulator)에 의해 덮여 있는 구조이다. 도 4의 (c)는 반도체 소자의 1차원 채널 방향에 따른 4개의 2차원 단면들에 대하여, 본 발명에 따른 유사 1차원 모델을 이용하여 구한 전위의 초기해와 실제로 3차원 소자 시뮬레이션을 통해 얻은 전위의 올바른 값의 차이(difference)를 색상으로 구분하여 나타낸 그림들이다.
도 4를 참조하면, 본 발명에 따라 1차원 채널 방향에 대해 유사 1차원 모델의 적용을 통해 수치 해석적으로 구한 전위의 초기값과 실제 올바른 값의 차이의 최대값이 0.06V 정도로써, 매우 작은 값임을 알 수 있다. 도 4를 통해, 본 발명에 따른 초기해가 매우 잘 만들어 졌음을 알 수 있으며, 채널의 길이가 10nm와 같이 극도로 짧은 경우에도 적용 가능함을 알 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 초기해 생성 방법에 의해 생성된 초기해를 이용한 반도체 소자 시뮬레이션의 성능을 설명하기 위하여 도시한 그래프이다. 도 5에 있어서, x 축은 계산 횟수를 나타내며, y 축은 오차를 나타내며, 5~6회의 계산을 수행하면 오차가 10-17 V 수준으로 크게 감소함을 나타낸다.
본 발명에 따른 유사 1차원 모델을 이용하여 구한 초기해들을 다양한 전압 조건(예를 들면, 게이트 전압 및 드레인 전압)에 적용하는 경우, 도 5에 도시된 바와 같이 수회의 반복 계산만으로 오차(y축)가 크게 감소하여 수치 해석적인 해를 얻을 수 있게 된다. 종래의 초기해 생성 방법을 이용하는 경우, 동일한 해를 얻기 위하여 수십 내지 수백회의 반복 계산이 필요하게 되는 반면, 본 발명에 따른 방법은 수회의 반복 계산만으로도 해를 구할 수 있게 되는 것이다. 따라서, 본 발명의 초기해 생성 방법에 따라 반도체 소자 시뮬레이션을 위한 초기해를 생성하는 경우, 반복 계산 횟수를 감소시킴에 따라 시뮬레이션의 속도를 가속화시킬 수 있게 된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (4)

  1. (a) 시뮬레이션하고자 하는 3차원 반도체 소자에 대하여 1차원 방향을 설정하고, 상기 1차원 방향의 수직 방향에 대한 2차원 단면들을 설정하는 단계;
    (b) 상기 2차원 단면들에 대하여 전하량-게이트 전압 모델을 설정하는 단계;
    (c) 1차원 방향에 따른 전자 또는 정공 연속방정식(Electron/Hole Continuity Equation)을 수치 해석적으로 풀어, 1차원 방향에 따른 2차원 단면들에서의 전하량(Integrated electron charge density) 및 유사 페르미 준위(Quasi-Fermi Potential)를 검출하는 단계;
    (d) 상기 전하량-게이트 전압 모델에 상기 검출된 각 2차원 단면의 전하량 및 유사 페르미 준위를 적용하여, 각 2차원 단면의 각 위치에 대한 사전 설정된 물리량을 계산하여 반도체 소자 시뮬레이션을 위한 초기해로 제공하는 단계;
    를 구비하여, 반도체 소자의 3차원 공간에 대한 사전 설정된 물리량을 초기해로 제공하는 것을 특징으로 하는 반도체 소자 시뮬레이션을 위한 초기해 생성 방법.
  2. 제1항에 있어서, 상기 1차원 방향은 반도체 소자의 채널의 길이 방향이며,
    상기 2차원 단면은 채널의 길이 방향에 대한 채널 단면인 것을 특징으로 하는 반도체 소자 시뮬레이션을 위한 초기해 생성 방법.
  3. 제1항에 있어서, 상기 사전 설정된 물리량은,
    전위를 포함하거나,
    전자 또는 정공의 농도를 포함하거나,
    전위 및 전자 또는 정공의 농도를 모두 포함하는 것을 특징으로 하는 반도체 소자 시뮬레이션을 위한 초기해 생성 방법.
  4. 제1항에 있어서, 상기 전하량-게이트 전압 모델은,
    2차원 단면의 구조, 2차원 단면에 구비된 채널, 또는 3차원 반도체 소자의 종류에 따라 결정되는 것을 특징으로 하는 반도체 소자 시뮬레이션을 위한 초기해 생성 방법.
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