KR20240026221A - 3개의 트랜지스터를 작동시키기 위해 두 개의 연쇄 연결 하프-브리지 구동부를 갖는 구동부 회로 - Google Patents

3개의 트랜지스터를 작동시키기 위해 두 개의 연쇄 연결 하프-브리지 구동부를 갖는 구동부 회로 Download PDF

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Abstract

본 발명은 PFC 셀(PZ)을 위한 구동부 회로(TS)에 관한 것이다. PFC 셀은 연결점(VP)을 통해 연결된 두 개의 하프-브리지 스위치(SH, SL), 및 연결점(VP)을 PFC 셀의 스타점(SP)에 연결하는 스타점 스위치(SS)를 포함한다. 구동부 회로(TS)는 목표 작동 신호(HS, LS, SS)를 위한 목표 제어 신호 입력(SI), 및 이 입력의 다운스트림에 연결된 제1 하프-브리지 구동부(T1)와 제2 하프-브리지 구동부(T2) 형태의 하프-브리지 구동부(T1, T2)를 포함한다. 하프-브리지 구동부(T1, T2) 각각에는 두 개의 입력(E1, E2)과 두 개의 출력(A1, A2)이 제공된다. 하프-브리지 구동부(T1, T2)는 두 개의 하프-브리지 구동부가 모두 HIGH 상태에 있지 않은 경우에만 입력(E1, E2)으로부터 출력(A1, A2)으로 신호를 전송하도록 설계된다. 제1 하프-브리지 구동부(T1)의 제1 출력(A1)은 스타점 스위치(SS)를 위한 구동부 회로(TS)의 제어 출력(PI)에 작동 가능하게 연결된다. 제2 하프-브리지 구동부(T2)의 적어도 하나의 입력(E1, E2)은 제1 하프-브리지 구동부(T1)의 제2 출력(A2)의 다운스트림에 연결된다. 제2 하프-브리지 구동부(T2)의 두 출력(A1, A2)은 두 하프-브리지 스위치(SH, SL)를 위한 구동부 회로의 제어 출력(HI, LI)에 작동 가능하게 연결된다. 본 발명은 추가로 제어 회로와 역률 보정 회로(PFC)에 관한 것이다.

Description

3개의 트랜지스터를 작동시키기 위해 두 개의 연쇄 연결 하프-브리지 구동부를 갖는 구동부 회로
DC 전압으로부터 교류 전류로 조정하기 위해 하프-브리지(half-bridge) 회로를 사용하는 것이 알려져 있다. 다상 설계에서 이것은 전기 기계에서 회전 자기장을 생성하는 데 사용된다.
하프-브리지 회로에서는 두 개의 트랜지스터가 직렬로 연결되어 있으며, 공급을 위해 직렬 연결에 DC 전압이 적용된다. 따라서 대응하는 하프-브리지 구동부 회로(half-bridge driver circuit)는 원하는 AC 전압의 생성을 보장할 뿐만 아니라 브리지 단락 회로를 방지하기 위해 두 트랜지스터가 동시에 켜지는 것을 방지해야 한다. 하프-브리지, 즉, 두 개의 트랜지스터를 갖는 유닛에 적합한 구동부 회로가 알려져 있으며 다양한 설계로 이용 가능하다.
그러나 역률 보정 회로(power factor correction circuit)(이하 줄여서 PFC)의 셀(cell)을 작동시키려면 PFC 유형에 따라 3개의 신호, 즉, 셀의 하프-브리지를 작동시키기 위한 두 개의 신호와, 셀의 스타점(star point)과 하프-브리지의 트랜지스터의 연결점을 스위칭 가능하게 연결하고 출력 전압의 레벨이나 역률 보정에 큰 영향을 미치는 스위치(스타점 스위치라고도 함)를 작동시키기 위한 하나의 신호가 필요하다.
본 발명의 목적은 PFC를 위한 구동부 회로를 이용 가능한 수단을 사용하여 간단한 방식으로 구축할 수 있는 가능성을 보여주는 것이다.
본 목적은 독립 청구항의 주체와 종속 청구항의 주체를 통해 달성된다. 추가 특성, 특징, 실시예 및 장점은 종속 청구항, 설명 및 도면에서 드러난다.
PFC를 작동시킬 때 하프-브리지가 브리지 단락을 발생시키지 않도록 하는 것뿐만 아니라 시작점 스위치와 하프-브리지 스위치 중 하나를 동시에 켜면 발생할 수 있는 PFC 셀의 커패시터의 방전/충전 과정으로 인한 높은 전류를 방지하는 것도 중요한 것으로 인식되었다. 알려지고 쉽게 접근할 수 있는 구성요소를 사용할 수 있기 위해 두 개의 연쇄 연결 하프-브리지 구동부(cascaded half-bridge driver)를 갖는 구동부 회로를 구성하는 것이 제안된다. 이들 하프-브리지 구동부는 각각 두 개의 트랜지스터를 작동시키도록 구성되고, 그리고 하프-브리지 구동부의 입력에서 두 개의 동시 ON 신호(목표 제어 신호)를 통해 결함 있는 작동이 발생할 경우 이러한 목표 제어 신호가 하프-브리지 구동부의 출력으로 전송되지 않는 것을 보장하는 보호 메커니즘을 갖는다. 하프-브리지 구동부의 두 입력에서 동시에 ON 신호가 발생하는 경우 보호 메커니즘은 두 출력을 모두 OFF로 설정하고/하거나, 단 하나의 출력만을 OFF로 설정하고/하거나, 결함 신호를 방출하거나, 두 출력이 모두 (바람직하게는 리셋 신호까지 또는 최소 시간 기간 동안 지속되는) ON 레벨을 갖지 않는 결함 상태(즉, 단 하나의 출력만이 ON 레벨이고 다른 출력은 OFF 레벨이거나, 두 출력이 모두 OFF 레벨임)를 수립하도록 구성될 수 있다.
제1 및 제2 하프-브리지 구동부를 연쇄적으로 연결하는(cascade) 것이 제안된다. 목표 제어 신호는 하프-브리지 구동부로 방출되고, 이 목표 제어 신호는 보호 메커니즘을 고려하여 관련 트랜지스터(일반적으로 스위치)에 실제 제어 신호로 방출된다. 올바르게 작동된 경우(즉, 목표 제어 신호 신호가 규칙에 대응하는 경우, 즉, 2개 또는 3개의 스위치가 동시에 켜지지 않아야 하는 규칙에 대응하는 경우), 연쇄 연결 하프-브리지 구동부는 목표 제어 신호(즉, 목표 제어 신호 입력에서의 신호)를 실제 제어 신호 출력 또는 연결된 스위치로 전송한다. 결함 있는 작동이 발생하는 경우(즉, 목표 제어 신호는 2개 또는 3개의 스위치가 동시에 켜짐을 의미함), 연쇄 연결 하프-브리지 구동부는 목표 제어 신호(즉, 목표 제어 신호 입력에서의 신호)를 실제 제어 신호 출력 또는 연결된 스위치에 전송하지 않거나, 2개 또는 3개의 스위치가 동시에 켜지지 않거나 제어 신호가 HIGH 레벨을 갖는 방식으로 목표 제어 신호를 변경한다.
제2 하프-브리지 구동부는 제1 하프-브리지 구동부로부터 신호를 수신한다. 이로 인해 연쇄적 연결이 발생한다. 제1 하프-브리지 구동부는 두 개의 하프-브리지 스위치 중 하나(또는 둘 다)가 ON 신호로 작동되는지 여부를 나타내는 신호를 제1 입력에서 수신한다. (제1) 논리 조합, 특히 ORing을 사용하여 하프-브리지 스위치의 두 목표 제어 신호로부터 이를 결정할 수 있다. 제1 하프-브리지 구동부는 스타점 스위치에서 나오는 실제 제어 신호에 대응하는 신호를 제2 입력에서 수신한다. 제1 하프-브리지 구동부의 제1 출력은 제1 입력에 할당된다(즉, 결함 없는 상태에서 제1 입력에서의 신호가 제1 출력으로 전송된다). 제1 하프-브리지 구동부의 제2 출력은 제2 입력에 할당된다(즉, 결함 없는 상태에서 제2 입력에서의 신호는 제2 출력으로 전송된다). 제1 하프-브리지 구동부의 제2 출력의 신호는 바람직하게는 (제2) 논리 조합을 통해 제2 하프-브리지 구동부(입력측)에 공급된다. 따라서 제2 하프-브리지 구동부는 연쇄적으로 연결된 것이라는 의미에서 제1 하프-브리지 구동부의 다운스트림에 연결된다.
하프-브리지 스위치를 위해 제공된 목표 제어 신호는 제2 하프-브리지 구동부에 공급된다. 이 경우, 제2 하프-브리지 구동부의 제1 입력에는 제1 하프-브리지 스위치에 할당된 목표 제어 신호가 공급되고, 제2 하프-브리지 구동부의 제2 입력에는 제2 하프-브리지 스위치에 할당된 목표 제어 신호가 공급된다. 바람직하게는, 이들 신호는 관련 신호를 제2 하프-브리지 구동부의 제2 입력에 의해 방출되는 신호와 각각 조합하는 논리 조합(즉, 제2 논리 조합)을 통해 제2 하프-브리지 구동부의 입력에 공급된다. 이 논리 조합은 제1 ANDing과 제2 ANDing에 의해 제공되고, 여기서 제1 ANDing은 제1 하프-브리지 구동부의 제2 출력에서 나온 신호를 제1 하프-브리지 스위치의 목표 제어 신호와 조합하고, 제2 ANDing은 제1 하프-브리지 구동부의 제2 출력에서 나온 신호를 제2 하프-브리지 스위치의 목표 제어 신호와 조합한다. 따라서, 제1 및 제2 하프-브리지 스위치에서 나온 목표 제어 신호는 각각 제1 하프-브리지 구동부의 제2 출력에서 나온 신호와 조합된다. 논리 조합 또는 두 개의 ANDing 과정의 출력 신호는 제2 하프-브리지 구동부의 제1 및 제2 입력에 공급된다.
제1 하프-브리지 구동부가 제1 입력에서 스타점 스위치를 위한 ON 신호를 수신하는 경우 하프-브리지 구동부는 (제1 출력 또는 제1 입력이 이미 ON 신호를 제공하기 때문에) 제2 출력에서 OFF 신호를 생성한다. 이는 목표 신호가 제2 하프-브리지 구동부의 입력으로 전달되는 논리 조합으로 인해 스타점 스위치를 위한 ON 신호가 있는 경우 제2 하프-브리지 구동부가 ON 신호를 수신하지 못하게 될 수 있음을 의미한다. 제1 하프-브리지 구동부가 제1 입력에서 스타점 스위치를 위한 OFF 신호를 수신할 때에만 하프-브리지 스위치를 위해 제공된 목표 제어 신호의 ON 레벨이 논리 조합에 ON 신호를 제공하는 제1 하프-브리지 구동부의 제2 출력으로 제공되고, 이 신호로 인해 하프-브리지 스위치를 위해 제공되는 ON 신호가 제2 하프-브리지 구동부의 입력에 도달하게 된다. 제1 하프-브리지 구동부는 스타점 스위치를 위한 목표 제어 신호를 모니터링하고 (보호 메커니즘에 따라) (제1 출력을 통해) 전송한다. 제1 하프-브리지 구동부는 스타점 스위치를 위해 제공된 신호가 "LOW"인 경우에만 다른 제2 출력에서 "HIGH" 신호를 방출할 수 있다. 따라서 이 제2 출력에서 방출되는 신호는 스타점 스위치가 "오프"로 작동되고 제2 하프-브리지 구동부의 업스트림 논리 조합을 활성화하는지 또는 제2 하프-브리지 구동부 자체로 하여금 반도체 스위치 중 하나에 대한 ON 신호(목표 제어 신호)를 실제 제어 신호의 형태로 관련 반도체 스위치에 방출하게 할 수 있는지 여부를 나타낸다. 이는 하프-브리지 구동부를 연쇄적으로 연결함으로써 가능하게 된다. 제2 하프-브리지 구동부는 하프-브리지 스위치를 위해 제공되는 두 목표 제어 신호가 모두 ON 신호가 아닌지 자체적으로 (다시) 확인하여 이러한 조건이 충족되는 경우에만 이 ON 신호를 실제 제어 신호로 전달하도록 구성되고, 특히 제1 하프-브리지 스위치를 제2 하프-브리지 스위치의 입력에 연결하면 OFF 신호가 스타점 스위치를 위해 제공되는 경우에만 하프-브리지 스위치의 신호가 제2 구동부로 전달되는 것을 보장한다. 이러한 조건은 언급된 보호 메커니즘의 양태에 해당한다. 다시 말해, 연쇄적으로 연결된 결과로 신호가 제1 하프-브리지 구동부로부터 제2 하프-브리지 구동부로 전송되고, 이 신호는 스타점 스위치의 목표 또는 실제 제어 신호가 실제로 개방 스위치 상태에 해당하는지 여부를 나타내고, 즉, 개방 작동된 스타점 스위치로 인해 하프-브리지 스위치의 두 목표 작동 신호 중 하나의 목표 작동 신호의 ON 레벨을 실제 작동 신호로서 관련 하프-브리지 스위치에 전송할 수 있는지 여부를 나타낸다. 폐쇄 작동된 스타점 스위치로 인해 이것이 가능하지 않은 경우 이는 제1 하프-브리지 구동부의 다운스트림의 제2 하프-브리지 구동부를 연결함으로써 제시된다. 본 사양은 하프-브리지 스위치 중 어느 것도 켜지지 않은 (낮은 레벨의 형태의) 제1 하프-브리지 구동부로부터 제2 하프-브리지 구동부로 ON 신호를 전송할 때 제2 하프-브리지 구동부가 ON 신호를 실제 제어 신호로서 방출하지 않는 것에 의해 구현된다. 이는 제1 하프-브리지 구동부의 제2 출력으로부터 제2 하프-브리지 구동부로 전송되는 신호와 관련이 있다. 다시 말해, 제1 하프-브리지 구동부는 스타점 스위치를 결함 없는 상태로 구동하거나 관련 목표 신호에 따라 이 스타점 스위치를 작동시킨다. 결함 없는 상태는 스타점 스위치만이 모든 스위치로부터 HIGH 레벨(목표 작동 신호)을 수신할 때 또는 두 개의 하프-브리지 스위치 중 단 하나만(둘 다는 아님)이 모든 스위치로부터 HIGH 레벨로 작동되는 경우이다(ORing과 같은 제1 하프-브리지 구동부의 입력의 업스트림에서 이러한 신호의 논리 조합이 사용될 수 있음).
PFC 셀을 위한 구동부 회로가 설명된다. 구동부 회로가 설계된 PFC 셀에는 연결점을 통해 연결된 두 개의 하프-브리지 스위치가 있는 하프-브리지가 있다. PFC 셀에는 스타점 스위치도 있다. 이는 연결점을 PFC 셀의 스타점에 연결한다. 스타점은 직렬로 연결된 두 커패시터의 링크점으로 형성될 수 있다. 커패시터의 직렬 연결 결과의 단부는 PFC 셀의 DC 전압 연결의 서로 다른 전위에 연결될 수 있다. PFC 셀은 역률 보정 회로 셀, 즉, 역률 보정 회로의 셀로 설명될 수도 있다.
스위치는 반도체 스위치이다. 하프-브리지 스위치는 바람직하게는 각각 MOSFET 또는 IGBT로 설계된다. 스타점 스위치는 역방향 다이오드가 없는 트랜지스터, 즉, 양방향 방식으로 꺼질 수 있는 트랜지스터로 설계되거나, 스타점 스위치를 형성하는 양방향 트랜지스터 디바이스를 얻기 위해 역방향 다이오드를 갖는 역직렬 정렬된 트랜지스터 요소의 직렬 연결로 설계될 수 있다. 스타점 스위치가 두 개의 트랜지스터 요소를 갖는 트랜지스터 디바이스로 형성되고 트랜지스터 요소가 역방향 다이오드를 갖는 경우, 트랜지스터 요소의 순방향은 서로 반대이다. 구동부 회로는 설명된 PFC 셀의 스위치를 연결하는 데 사용될 수 있는 출력(실제 제어 신호 출력)을 가질 수 있다. 이 실시예에서, PFC 셀은 구동부 회로의 일부가 아니다.
구동부 회로에는 목표 작동 신호를 위한 목표 제어 신호 입력이 있다. 목표 제어 신호 입력은 예를 들어 PFC 제어기의 형태로 존재할 수 있는 목표 제어 신호 소스로부터 구동부 회로에 입력될 수 있는 3개의 개별 제어 신호를 위해 구성된다. 목표 제어 신호 소스는 적절한 프로그래밍을 갖는 ASIC 또는 마이크로프로세서로 존재할 수 있다.
구동부 회로에는 제1 및 제2 하프-브리지 구동부도 있다. 각 하프-브리지 구동부에는 두 개의 입력과 두 개의 출력이 있다. 각 출력은 관련 하프-브리지 구동부의 정확히 하나의 입력에 할당된다. 각 하프-브리지 구동부는 입력에서의 신호를 관련 출력으로 전송하도록 구성된다. 각 하프-브리지 구동부에는 두 입력이 동시에 ON 신호에 해당하지 않는 경우에만 두 입력의 신호를 관련 출력으로 전송하는 보호 메커니즘이 있다. ON 신호는 바람직하게는 논리 HIGH 레벨로 표현되지만, 상보적 할당도 가능하다. OFF 신호는 논리 LOW 레벨로 표현되는 것이 바람직하지만, 상보적 할당도 가능하다. 하프-브리지 구동부는 목표 신호 입력의 다운스트림에 연결된다. 보호 메커니즘이 적용되지 않는 경우 목표 신호 입력의 신호는 하프-브리지 구동부로부터 구동부 회로의 실제 제어 신호 출력으로 전송된다. 하프-브리지 구동부의 보호 메커니즘이 적용되는 경우(즉, 목표 신호 입력의 신호 중 2개 또는 3개가 동시에 ON 신호에 해당하는 경우), 적어도 하나의 실제 제어 신호가 하프-브리지 구동부를 통해 전송될 때 OFF 제어 신호로 변환된다. 특히, 모든 실제 제어 신호는 목표 신호 입력의 신호에 관계없이 OFF 제어 신호로 출력될 수 있다.
하프-브리지 구동부는 (직접 또는 간접적으로 또는 논리 조합을 통해) 목표 제어 신호 입력의 다운스트림에 연결된다. 두 개의 하프-브리지 구동부 각각에는 각 경우에 두 개의 입력과 두 개의 출력이 장착되어 있다. 2개의 입력과 출력만이 있고 2개 이하인 구동부 구성요소를 사용하는 것이 바람직하다. 하프-브리지 구동부는 보호 메커니즘이 적용되지 않는 경우, 즉, 입력 신호가 둘 다 HIGH 상태(즉, ON 신호에 해당하는 상태)가 아닌 경우에만 입력으로부터 출력으로 신호를 전송하도록 구성된다. "HIGH" 상태는 높은 논리 신호 레벨에 의해 제공될 수 있다.
제1 하프-브리지 구동부는 (보호 메커니즘을 고려하여) 스타점 스위치, 특히 제1 입력 또는 관련 제1 출력을 위한 스위칭 신호를 전송할 목적으로 제공된다. 제1 하프-브리지 구동부의 제1 출력은 스타점 스위치를 위한 제어 출력에 연결된다. 제어 출력은 구동부 회로의 일부이며, 특히 구동부 회로의 실제 제어 신호 출력의 일부이다. 제어 출력은 스타점 스위치를 위해 제공되는 실제 제어 신호에 대한 신호 출력이다.
제2 하프-브리지 구동부의 적어도 하나의 입력은 특히 논리 조합을 통해 제1 하프-브리지 구동부의 제2 출력의 다운스트림에 연결된다. 제2 하프-브리지 구동부의 두 출력은 두 하프-브리지 스위치를 위한 제어 출력에 연결된다. 제어 출력은 구동부 회로의 일부이며, 특히 구동부 회로의 실제 제어 신호 출력의 일부이다. 제2 하프-브리지 구동부의 출력에 연결된 제어 출력은 두 개의 하프-브리지 스위치를 위해 제공되는 두 개의 실제 제어 신호를 위한 신호 출력이다. 본 명세서에 설명된 신호 출력 또는 실제 제어 신호 출력은 PFC 셀의 스위치 또는 그 제어 입력(예를 들어, 게이트 연결)을 위한 인터페이스를 형성한다.
목표 제어 신호 입력 사이, 특히 하프-브리지 스위치의 목표 제어 신호를 위한 신호 입력 사이에 논리 조합이 제공된다. 이는 하프-브리지 스위치로부터의 목표 제어 신호 중 (적어도) 하나가 HIGH 상태인지 또는 ON 상태인지 여부를 결정하고, 이 조건이 충족되면 대응하는 신호, 특히 HIGH 신호를 제1 하프-브리지 구동부의 제2 입력으로 전달한다. 이 논리 조합에 의해 방출되는 신호는 (적어도) 하나의 하프-브리지 스위치가 이에 따라 닫히거나 작동되는 하프-브리지의 활성 상태를 반영한다. 논리 조합은 OR 게이트로 구현되는 것이 바람직하다. OR 게이트는 배선 회로 또는 이 기능과 논리적으로 동등한 것으로 구현될 수 있다. OR 게이트는 제1 하프-브리지 스위치로부터의 목표 제어 신호를 위한 신호 입력을 하프-브리지 구동부의 제2 입력에 연결하는 다이오드를 가질 수 있다. OR 게이트는 제2 하프-브리지 스위치로부터의 목표 제어 신호를 위한 신호 입력을 하프-브리지 구동부의 제2 입력에 연결하는 추가 다이오드를 가질 수 있다. 하프-브리지 구동부의 제2 입력을 LOW 레벨에 해당할 수 있는 레벨 또는 (스위치의) 개방 스위칭 상태를 반영하는 신호 레벨에 연결하는 풀업 저항기와 같은 연결을 제공할 수 있다.
OR 게이트의 (2개의) 입력 또는 언급된 논리 조합은 두 개의 하프-브리지 스위치를 위해 제공되는 목표 작동 신호를 수신하도록 구성된다. 이를 위해 OR 게이트의 입력은 하프-브리지 스위치의 목표 제어 신호를 위한 신호 입력에 개별적으로 연결될 수 있다. OR 게이트에는 제1 하프-브리지 구동부의 제2 입력과 신호 전송 연결을 갖는 출력이 있다. 일 실시예에서, 이 입력은 하프-브리지 스위치를 위해 제공된 목표 제어 신호 중 적어도 하나가 HIGH 레벨을 갖는 경우 OR 게이트로부터 HIGH 신호를 수신한다. 대응하는 목표 제어 신호가 없거나 목표 제어 신호의 LOW 레벨에서, 제1 하프-브리지 구동부의 제2 입력은 LOW 레벨을 수신한다.
한편으로는 제2 하프-브리지 구동부의 입력과, 다른 한편으로는 하프-브리지 스위치를 위해 제공된 신호 입력과 제1 구동부 회로의 제2 출력 사이에 추가 논리 조합이 제공될 수 있다. 이 논리 조합은 제1 하프-브리지 구동부의 제2 출력이 HIGH 레벨일 때 또는 제1 하프-브리지 구동부의 제1 출력(즉, 스타점 스위치를 위한 제어 출력)이 LOW 레벨을 갖거나 OFF 신호에 해당하는 경우에만 하프-브리지 스위치를 위해 제공된 ON 신호가 제2 하프-브리지 스위치로 전달되도록 제공할 수 있다. 이 논리 조합은 배선으로 구현되거나 ASIC 또는 프로그래밍된 마이크로프로세서로 구현될 수 있다. 일 실시예에서, 제1 하프-브리지 구동부와 제2 하프-브리지 구동부 사이에 제1 및 제2 AND 게이트가 제공된다. 특히, 제1 하프-브리지 구동부로부터 제2 하프-브리지 구동부로 전송되는 신호를 위해 두 개의 AND 게이트가 제공된다. 이 신호를 위해 또는 제1 하프-브리지 구동부와 제2 하프-브리지 구동부 간의 연결부에 두 개의 AND 게이트가 제공된다. 추가 연결, 즉, 제2 하프-브리지 스위치와 하프-브리지 스위치를 위한 제어 입력 사이의 연결은 AND 게이트를 통과한다.
실시예에 따르면, 제1 AND 게이트의 제1 입력은 제1 하프-브리지 스위치를 위해 제공되는 목표 작동 신호를 수신하도록 구성된다. 이와 관련하여, 제1 AND 게이트는 제1 하프-브리지 스위치를 위한 제어 입력과 제2 하프-브리지 구동부의 제1 입력 사이에 제공된다. 제2 AND 게이트는 제2 하프-브리지 스위치를 위한 제어 입력과 제2 하프-브리지 구동부의 제1 입력 사이에 제공된다. 제2 AND 게이트의 제1 입력은 제2 하프-브리지 스위치를 위해 제공된 목표 작동 신호를 수신하도록 구성된다. 두 개의 AND 게이트 각각에는 제2 입력이 있다. 이것은 제1 하프-브리지 구동부의 제2 출력과 신호 전송 연결을 갖는다. 이와 관련하여, AND 게이트는 제1 하프-브리지 구동부의 다운스트림에 연결된다. AND 게이트는 이와 관련하여 제2 하프-브리지 구동부의 업스트림에도 연결된다. 이러한 추가 논리 조합은 하프-브리지 스위치를 위한 제어 입력과 제2 하프-브리지 구동부 사이의 신호 전송과 관련하여 삽입된다. AND 게이트는 제2 하프-브리지 구동부의 업스트림에 연결된다. 특히, 제1 AND 게이트의 출력은 제2 하프-브리지 구동부의 제1 입력과 신호 전송 연결을 갖는다. 제2 AND 게이트의 출력은 제2 하프-브리지 구동부(T2)의 제2 입력과 신호 전송 연결을 갖는다. 제2 하프-브리지 구동부의 입력은 각각의 풀업 저항기를 통해 논리 HIGH 레벨에 연결될 수 있다. AND 게이트에 의해 신호가 제공되지 않으면 제2 하프-브리지 구동부의 두 입력은 모두 HIGH이고 제2 하프-브리지 구동부는 출력 중 임의의 출력에서 하프-브리지 스위치를 위한 ON 신호를 출력하지 않는다.
따라서 제2 하프-브리지 구동부의 입력은 각각 풀업 저항기를 통해 논리 HIGH 전위에 연결되는 것으로 제공될 수 있다. 제1 풀업 저항기는 제2 하프-브리지 구동부의 제1 입력을 논리 HIGH 전위에 연결하고, 제2 풀업 저항기는 제2 하프-브리지 구동부의 제2 입력을 논리 HIGH 전위에 연결한다. 이는 특히 제1 하프-브리지 구동부와 제2 하프-브리지 구동부 사이에 특히 AND 게이트 형태의 논리 조합이 있을 때 제공된다. 대안적으로 또는 추가적으로, 제1 하프-브리지 구동부의 제2 입력은 풀다운 저항기를 통해 논리 LOW 전위에 연결될 수 있다. 이는 특히 목표 제어 신호 입력(특히 하프-브리지 스위치를 위한 제어 입력)과 제1 하프-브리지 구동부 사이에 특히 OR 게이트 형태의 논리 조합이 있을 때 제공된다.
일 양태는 제1 및/또는 제2 하프-브리지 구동부 내의 지연 기능이다. 이는 각각의 하프-브리지 구동부에 연결된 외부 회로에 의해 제공되거나, 각각의 하프-브리지 구동부 자체에 의해 제공될 수 있다. 제1 및/또는 제2 하프-브리지 구동부는 지연 요소를 가질 수 있다. 지연 요소(들)는 입력으로부터 관련 하프-브리지 구동부의 출력으로의 신호 전송을 지연시키도록 구성된다. 이는 PFC 셀의 두 스위치가 짧은 시간 동안 동시에 닫히게 하는 HIGH 신호의 중첩을 방지한다. 지연 기능은 관련 하프-브리지 구동부의 특정 데드 타임을 고려한다. 이러한 지연 요소는 RC 요소로 설계될 수 있다. 하프-브리지 구동부(들)는 지연 입력을 가질 수 있으며, 이 지연 입력에 저항기 또는 RC 요소와 같이 지연을 조정하기 위한 대응하는 디바이스가 연결된다. 지연은 게이트 또는 논리 조합 중 적어도 하나에서 구현될 수도 있다.
지연 요소는 관련 하프-브리지 구동부의 출력에서 작동 신호를 활성화하기 위한 활성화 신호에 특정 영향을 미치거나, 관련 하프-브리지 구동부의 입력 또는 관련 하프-브리지 구동부의 출력에서 HIGH 신호에 특정 영향을 미친다. 입력에 존재하는 HIGH 신호는 지연 요소에 의해 지연될 수 있다. 출력으로 출력되는 HIGH 신호도 지연 요소에 의해 지연될 수 있다. 바람직하게는, 지연 요소는 하프-브리지 구동부에 존재하는 활성화 신호 또는 HIGH 신호에 작용한다. 하프-브리지 구동부에 의해 입력으로부터 출력으로 제공하는 전송은 지연 요소를 통해 발생하거나 지연 요소에 의해 지연될 수 있다. 하프-브리지 구동부는 이러한 목적으로 설계된다.
구동부 회로 또는 복수의 구동부 회로를 갖는 제어 회로를 제공하는 것이 가능하다. 제어 회로에는 목표 제어 신호 소스도 장착되어 있다. 이 소스 또는 그 (다중 부분) 출력은 (다중 부분) 목표 제어 신호 입력에 연결된다. 소스는 두 개의 하프-브리지 스위치와 스타점 스위치를 위해 제공되는 목표 작동 신호를 방출하도록 구성된다. 적어도 하나의 구동부 회로 및 그에 따른 제어 회로는 하프-브리지 스위치와 스타점 스위치를 위해 제공되는 실제 제어 신호를 방출하도록 구성된 적어도 하나의 실제 제어 신호 출력을 가질 수 있다. 이는 실제 제어 신호 출력에 연결될 수 있는 PFC 셀의 스위치를 의미한다. 제어 회로는 PFC 셀의 미리 정해진 목표 출력 전압에 따라 및/또는 (AC 전압 프로파일과 비교하여) 교류 전류의 목표 위상각에 따라 및/또는 PFC 셀의 목표 역률에 따라 형성된 신호를 실제 제어 신호 출력에서 방출하도록 구성될 수 있다.
제어 회로는 복수의 PFC 셀을 위해 설계될 수 있으며, 예를 들어 복수의 PFC 셀과 그에 따른 복수의 구동부 회로(PFC 셀당 하나의 구동부 회로)를 갖는 다상 역률 보정 필터를 위해 설계될 수 있다. 제어 회로는 복수의 구동부 회로를 가질 수 있다. 따라서, 제어 회로는 복수의 PFC 셀을 작동시키도록 설계된다. 일 실시예는 3개의 구동부 회로를 갖는 3상 제어 회로를 제공한다. 이 실시예는 3개의 PFC 셀을 갖는 3상 역률 보정 필터(위상당 하나씩)를 위해 설계된다. 적용 분야 중 하나는 동시 위상 또는 역률 보정을 통해 3상 AC 전압을 정류하는 것이다. 3상 제어 회로는 이러한 정류와 역률 보정을 작동하도록 구성된다.
단상 또는 다상(single-phase or multi-phase) 역률 보정 회로도 설명된다. 이 보정 회로에는 하나 이상의 PFC 셀이 있고, 여기서 PFC 셀의 수는 역률 보정 회로의 위상 수에 해당한다. 역률 보정 회로에는 본 명세서에 설명된 바와 같이 설계된 하나 이상의 구동부 회로가 있다. 각 PFC 셀마다 관련 구동부 회로가 제공된다. 각 PFC 셀에는 하프-브리지가 있다. 하프-브리지는 연결점을 통해 (직렬로) 연결된 두 개의 하프-브리지 스위치에 해당한다. 각 PFC 셀에는 스타점 스위치가 있다. 특히, 각 PFC 셀에는 작동 인덕턴스가 있다. 이는 (하프-브리지의) 연결점을 PFC 셀의 제1 AC 전압 입력에 연결한다. 특히 단상 설계에서는 제2 AC 전압 입력이 PFC 셀의 스타점에 연결된다. 스타점은 서로 직렬로 연결된 두 개의 커패시터의 연결점으로 형성된다. 커패시터는 중간 회로 커패시터라고 할 수 있다. 커패시터는 하프-브리지와 병렬로 연결된다. 다시 말해, 두 커패시터의 직렬 연결부는 하프-브리지, 즉, 두 하프-브리지 스위치의 직렬 연결부와 병렬로 연결된다. 하프-브리지의 단부는 예를 들어 차량 전기 시스템 분기 또는 고전압 저장 배터리에 연결되도록 구성된 두 개의 DC 전압 출력을 형성한다.
하프-브리지를 각각 갖는 복수의 PFC 셀이 다상 역률 보정 회로에 제공된다. 다상 AC 전압 입력의 경우 이 입력의 각 위상(L1, L2, L3)은 자체 작동 인덕턴스를 통해 관련 PFC 셀의 하프-브리지의 연결점에 연결된다. 역률 보정 회로의 PFC 셀이 복수 개인 경우, 그 스타점은 서로 연결되어 다상 역률 보정 회로의 공통 스타점을 형성할 수 있다. 공통 스타점은 특히 스위칭 가능한 방식으로 다상 AC 전압 입력의 중성 전도체 연결부에 연결될 수 있다.
본 명세서에 설명된 구동부 회로 또는 제어 회로 중 적어도 하나를 갖고, 바람직하게는 본 명세서에 설명된 역률 보정 회로도 갖는 온보드 AC 전압 충전 디바이스를 제공하는 것이 가능하다. 바람직하게는 AC 전압 입력을 통해 적어도 하나의 PFC 셀에 연결되는 외부 접근 가능한 차량 충전 연결부("플러그인 소켓", "충전 소켓")를 제공하는 것이 가능하다. 온보드 고전압 견인 저장 배터리는 적어도 하나의 PFC 셀을 통해 충전하기 위해 하프-브리지에 직접 또는 간접 연결될 수 있다.
도 1의 예시적인 회로는 본 명세서에 설명된 회로의 특징과 양태를 설명하는 데 사용된다.
도 1은 PFC 셀(PZ)과 구동부 회로(TS)를 갖는 단상 역률 보정 회로(PFC)를 보여준다. 목표 제어 신호 소스(C)가 제공되고 구동부 회로(TS)에 연결된다. 이와 함께, 목표 제어 신호 소스(C)는 제어 회로를 형성한다.
목표 제어 신호 소스(C)는 구동부 회로(TS)의 목표 제어 신호 입력(SI)을 통해 목표 제어 신호(HS, LS, PS)를 구동부 회로(TS)로 방출한다. 이 3개의 신호는 PFC 셀(PZ)의 3개의 스위치용으로 사용되거나 할당된다. 3개의 스위치(SH, SL, SS)는 이들 신호(HS, LS, PS)에 따라 작동되도록 되어 있다. 구동부 회로(TS)는 결함 있는 목표 제어 신호(동시에 ON 또는 HIGH 레벨인 둘 이상의 제어 신호)가 있는 경우 3개의 스위치(SH, SL, SS)가 결함 있는 제어 신호로 작동하지 않는 것을 보장한다.
작동될 PFC 셀(PZ)은 연결점(VP)을 통해 서로 직렬로 연결된 하프-브리지 스위치(SH, SL)에 의해 형성된 하프-브리지를 갖는다. 작동될 PFC 셀(PZ)에는 하프-브리지의 연결점(VP)을 PFC 셀의 스타점(SP)에 연결하는 스타점 스위치도 있다. 스타점(SP)은 직렬로 연결된 두 커패시터(C1, C2)의 링크점에 대응하고, 이 직렬 연결부는 하프-브리지와 병렬로 연결된다. 하프-브리지의 연결점(VP)은 인덕턴스(L)를 통해 제1 AC 전압 입력(IN1)에 연결된다. 스타점은 제2 AC 전압 입력(IN1)에 연결된다. 하프-브리지는 정류 작업을 수행하며, 여기서 스타점 스위치(SS)는 (특히 인덕턴스와 함께) 역률 또는 전압 변환(또는 출력 전압의 레벨)을 조정하는 데 사용된다. 작동 인덕턴스(L)는 하프-브리지와 함께 PFC 셀의 전압 변환(또는 출력 전압의 레벨)에 작용할 수도 있다. 출력을 형성하는 두 개의 DC 전압 연결부(V+, V-)가 있다. DC 전압 연결부(V+, V-)는 하프-브리지의 단부에 또는 커패시터(C1, C2)의 직렬 연결부에 연결된다. 무엇보다도 구동부 회로는 SH, SL을 통해 하프-브리지 단락을 방지하는 작업과, 스위치(SH 또는 SL) 중 하나가 닫힐 때 SS를 통해 커패시터(C1, C2)에 도달할 수 있는 과도하게 높은 돌입 전류를 방지하는 작업을 수행한다. 이는 커패시터(C1 또는 C2)에서 발생하는 방전 전류에도 동일하게 적용된다.
구동부 회로(TS)는, 개별적으로 하프-브리지를 작동시키도록 의도되고 이에 따라 각 하프-브리지 구동부가 두 개의 입력(E1, E2)과 두 개의 출력(A1, A2)을 갖는, 두 개의 하프-브리지 구동부(T1, T2)를 사용하여 이 작업 또는 이 보호 메커니즘을 실현한다. 이들 하프-브리지 구동부는 도 1에서 연쇄적으로 연결되어 있으며, 그 결과 함께 3개의 스위치를 작동시키도록, 즉, 하프-브리지의 스위치(SH, SL)와 스타점 스위치(SS)를 작동시키도록 의도되어 있다.
제1 하프-브리지 구동부(T1)는 제1 입력(E1)에서 스타 스위치(SS)를 위한 목표 작동 신호인 신호(PS)를 수신한다. 하프-브리지 구동부(T1)는 보호 메커니즘이 적용되지 않는 경우, 즉, 구동부(T1)의 입력(E1, E2)에서의 신호에 결함이 없는 경우(즉, 입력 신호가 둘 다 동시에 ON 상태에 대응하지 않는 경우) 이 신호를 제1 출력(A1)에 전달한다. 제1 출력(A1)은 작동을 위해 스타점 스위치(SS), 예를 들어, 이 스위치의 제어 입력(예를 들어, 게이트)에 연결된다. 제1 하프-브리지 구동부(T1)의 제2 입력(E2)은 하프-브리지 스위치(SH, SL)를 위해 제공된 두 개의 목표 작동 신호(HS, LS)를 조합하거나 논리적으로 조합하는 신호를 수신한다. 이들 신호의 조합 또는 논리 조합은 OR 게이트(OR)에 의해 제공되는 ORing이다. 논리 조합 또는 OR 게이트(OR)의 결과에 대응하는 결과 신호(HA)는 하프-브리지 구동부(T1)의 입력(E2)으로 전달된다. 신호(HA)는 하프-브리지가 능동적으로 작동되는지 여부, 즉, 하프-브리지 스위치를 위한 목표 작동 신호가 하프-브리지 스위치 중 적어도 하나가 켜져야 함을 나타내는지 여부를 반영한다. 하프-브리지 구동부(T1)는 보호 메커니즘이 적용되지 않는 경우, 즉, 하프-브리지 구동부(T1)의 입력(E1, E2)에서의 신호(PS 및 HA)에 결함이 없는 경우(즉, 입력 신호가 둘 다 동시에 ON 상태에 해당하지 않는 경우) 제2 입력(E2)에 존재하는 이 신호(HA)를 제2 출력(A2)으로 전달한다.
제2 하프-브리지 구동부(T2)는 (추가 논리 조합을 통해) 목표 작동 신호(HS)에 연결되거나, 목표 제어 신호 입력(SI)의 관련 신호 입력(HS)에 연결되는 제1 입력(E1)을 갖는다. 제2 하프-브리지 구동부(T2)의 제2 입력(E2)은 (추가 논리 조합을 통해) 목표 작동 신호(LS)에 연결되거나, 목표 제어 신호 입력(SI)의 관련 신호 입력(LS)에 연결된다. 목표 작동 신호(HS)는 제1 하프-브리지 스위치(SH)("high 측 스위치")를 위해 제공되고, 목표 작동 신호(LS)는 제1 하프-브리지 스위치(SL)("low 측 스위치")를 위해 제공된다. 이에 따라 하프-브리지 스위치(SH, SL)를 위해 제공되는 두 개의 목표 작동 신호(HS, LS)는 제1 하프-브리지 구동부(T1)의 제2 입력(E2)의 업스트림에 연결된 OR 게이트(OR)에 공급되고, 또한 (제1 하프-브리지 구동부의 제2 출력(A2)으로부터의 신호와 추가 논리 조합을 통해) 제2 하프-브리지 구동부(T2)의 제1 및 제2 입력(E1, E2)에 개별적으로 공급된다. 추가 논리 조합은 신호(HS)가 HIGH 레벨을 가질 때 그리고 제1 하프-브리지 구동부(T1)의 출력(A2)이 HIGH 신호(이 신호는 구동부(T1)의 출력(A1)이 LOW일 때, 즉, 스타점 스위치가 꺼지고 두 신호(HS, LS) 중 적어도 하나가 HIGH 레벨을 가질 때 이 출력에서 생성됨)를 가질 때에만 제2 하프-브리지 구동부(T2)의 제1 입력(E1)이 HIGH 신호(ON 신호에 대응함)를 수신하도록 제공한다. 이는 또한 이에 따라 제2 하프-브리지 구동부(T2)의 입력(E2)에도 적용된다. 따라서 추가 논리 조합은 신호(LS)가 HIGH 레벨을 가질 때 그리고 제1 하프-브리지 구동부(T1)의 출력(A2)이 HIGH 신호를 가질 때에만 제2 하프-브리지 구동부(T2)의 제2 입력(E2)이 HIGH 신호(ON 신호에 대응함)를 수신하도록 추가로 제공한다. 이 조합은 AND 게이트(AND1 및 AND2)에 의해 제공된다. 제2 하프-브리지 구동부(T2)는 E2가 HIGH가 아닌 경우에만 입력(E1)에서의 HIGH 신호를 출력(A1)으로 전달한다. 제2 하프-브리지 구동부(T2)는 E1이 HIGH가 아닌 경우에만 입력(E2)에서의 HIGH 신호를 출력(A2)으로 전달한다. 이는 스위치(SH, SL)가 동시에 켜지는 것을 방지한다.
예시된 실시예에서, 제1 언급된 논리 조합을 구현하는 OR 게이트는 두 개의 다이오드를 갖는다. 제1 다이오드는 신호(HS)를 제1 구동부(T2)의 제2 입력(E2)에 연결한다. 제2 다이오드는 신호(LS)를 제1 구동부(T2)의 제2 입력(E2)에 연결한다. 따라서 이 입력(E2)에 HIGH 신호가 나타나려면 신호(HS, LS) 중 하나만이 HIGH 레벨이면 충분하다. 풀다운 저항기(R3)는 OR 게이트의 다이오드의 단부에 제공되고, 여기서 이 단부들이 서로 연결된다(그리고 구동부(T1)의 E2에 연결된다). OR 게이트 다이오드의 순방향은 구동부(T1) 또는 입력(E2)을 가리킨다. 풀다운 저항기(R3)는 OR 게이트(OR)의 출력 또는 제1 하프-브리지 구동부(T1)의 제2 입력(E2)을 논리 LOW 전위(L-), 예를 들어, 0V에 연결한다.
예시된 실시예에서, 추가 논리 조합을 구현하는 두 개의 AND 게이트(AND1, AND2)는 각각 두 개의 다이오드를 갖는다. 각 AND 게이트의 다이오드는 목표 제어 신호 입력(SI)을 가리키는 순방향을 갖는다. 제2 하프-브리지 구동부(T2)의 입력(E1, E2)은 각각 풀업 저항기(R1, R2)를 통해 논리 HIGH 전위(L+), 예를 들어 +5V, +10V에 연결된다. 이 전위의 레벨은 하프-브리지 구동부가 동작하는 HIGH 전위의 레벨에 해당한다.
두 개의 하프-브리지 구동부(T1, T2)는 각각 지연 요소(VG1, VG2)에 연결되고, 이 지연 요소는 적어도 부분적으로 관련 하프-브리지 구동부(T1, T2)의 일부이다. 지연 요소는 관련 입력(E1, E2)으로부터 관련 출력(A1, A2)으로 관련 하프-브리지 구동부(T1, T2)의 신호 전송을 지연시키도록 구성된다. 이는 특히 관련 출력의 전위가 HIGH 신호로 변하는 경우 출력(A1, A2)의 활성화와 관련된 활성화 신호에 적용된다. 하프-브리지 구동부(T1, T2)는 하프-브리지 구동부(T1, T2)의 원하는 지연이 설정될 수 있는 데드 타임 입력을 가질 수 있다. 예를 들어, 50ns 내지 1000ns(예를 들어 100ns, 200ns 또는 500ns)의 지연 시간이 설정될 수 있다. 지연 시간은 스위치 중 하나가 스위칭 상태를 예를 들어 ON으로부터 OFF로 변화시키는 데 필요한 시간보다 큰 것이 바람직하다.
구동부 회로(TS)는 실제 제어 신호(HI, PI, LI)가 제시되는 실제 제어 신호 출력(IO)을 갖는다. 제2 하프-브리지 구동부(T2)의 두 개의 출력(A1, A2)은 실제 제어 신호 출력(IO)의 개별 출력에 연결되고, 두 개의 하프-브리지 스위치(SH, SL)를 위한 실제 제어 신호를 방출하는 목적으로 제공된다. 제1 하프-브리지 구동부(T2)의 제1 출력(PI)은 실제 제어 신호 출력(IO)의 개별 출력에 연결되고, 스타점 스위치(SS)를 위한 실제 제어 신호를 방출하기 위한 목적으로 제공된다. 실제 제어 신호는 보호 메커니즘이 개입할 때, 즉, 입력(SI)에서의 둘 이상의 목표 신호가 동시에 HIGH 상태일 때(또는 미리 정해진 시간 한계보다 짧은 시간 간격에서) 목표 제어 신호와 다르다.
다상 역률 보정 회로는 예시된 복수의 구동부 회로(TS)와 또한 복수의 PFC 셀(PZ)을 포함한다. 다상 역률 보정 회로에서, 복수의 스타점은 서로 연결되고, 필요한 경우 중성 전도체 연결에 연결된다. 다상 적용으로 인한 복수의 AC 전압 위상 연결부는 연결점(VP)에 개별적으로 연결된다. 각 AC 전압 위상 연결부는 개별 PFC 셀의 연결점(VP)에 연결된다.

Claims (9)

  1. 연결점(VP)을 통해 연결된 두 개의 하프-브리지 스위치(SH, SL)와, 상기 연결점(VP)을 상기 PFC 셀의 스타점(star point: SP)으로 연결하는 스타점 스위치(SS)를 갖는 하프-브리지를 포함하는 PFC 셀(PZ)을 위한 구동부 회로(driver circuit)(TS)로서,
    상기 구동부 회로(TS)는 목표 작동 신호(HS, LS, SS)를 위한 목표 제어 신호 입력(SI)과, 상기 입력의 다운스트림에 연결된 제1 하프-브리지 구동부(T1)와 제2 하프-브리지 구동부(T2) 형태의 하프-브리지 구동부(T1, T2)를 갖고, 상기 제1 및 제2 하프-브리지 구동부 각각은 두 개의 입력(E1, E2)과 두 개의 출력(A1, A2)을 갖고, 상기 하프-브리지 구동부(T1, T2)는 둘 다 HIGH 상태에 있지 않은 경우에만 상기 입력(E1, E2)으로부터 상기 출력(A1, A2)으로 신호를 전송하도록 구성되고, 상기 제1 하프-브리지 구동부(T1)의 제1 출력(A1)은 상기 스타점 스위치(SS)를 위한 상기 구동부 회로(TS)의 제어 출력(PI)에 작동 가능하게 연결되고, 상기 제2 하프-브리지 구동부(T2)의 적어도 하나의 입력(E1, E2)은 상기 제1 하프-브리지 구동부(T1)의 제2 출력(A2)의 다운스트림에 연결되고, 상기 제2 하프-브리지 구동부(T2)의 두 개의 출력(A1, A2)은 상기 두 개의 하프-브리지 스위치(SH, SL)를 위한 상기 구동부 회로의 제어 출력(HI, LI)에 작동 가능하게 연결되는, 구동부 회로(TS).
  2. 제1항에 있어서, OR 게이트(OR)를 포함하되, 상기 OR 게이트의 입력은 상기 두 개의 하프-브리지 스위치(SH, SL)를 위해 제공되는 목표 작동 신호(HS, LS)를 수신하도록 구성되고, 상기 OR 게이트(OR)는 상기 제1 하프-브리지 구동부(T1)의 제2 입력(E2)과 신호 전송 연결을 갖는 출력(HA)을 갖는, 구동부 회로(TS).
  3. 제1항 또는 제2항에 있어서, 상기 제1 하프-브리지 구동부(T1)와 상기 제2 하프-브리지 구동부(T2) 사이에 제1 및 제2 AND 게이트(AND1, AND2)가 제공되고, 상기 제1 AND 게이트(AND1)의 제1 입력은 상기 제1 하프-브리지 스위치(SH, SL)를 위해 제공된 목표 작동 신호(HS, LS)를 수신하도록 구성되고, 상기 제2 AND 게이트(AND2)의 제1 입력은 상기 제2 하프-브리지 스위치(SH, SL)를 위해 제공된 목표 작동 신호(HS, LS)를 수신하도록 구성되고, 상기 AND 게이트(AND1, AND2)의 제2 입력은 상기 제1 구동부(T1)의 제2 출력(A2)과 신호 전송 연결을 갖고, 상기 제1 AND 게이트(AND1)의 출력은 상기 제2 하프-브리지 구동부(T2)의 제1 입력(E1)과 신호 전송 연결을 갖고, 상기 제2 AND 게이트(AND2)의 출력은 상기 제2 하프-브리지 구동부(T2)의 제2 입력(E2)과 신호 전송 연결을 갖는, 구동부 회로(TS).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 하프-브리지 구동부(T2)의 입력(E1, E2)은 각각 풀업 저항기(R1, R2)를 통해 논리 HIGH 전위(L+)에 연결되고/되거나, 상기 제1 하프-브리지 구동부(T1)의 제2 입력(E2)은 풀다운 저항기(R3)를 통해 논리 LOW 전위(L-)에 연결되는, 구동부 회로(TS).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 및/또는 제2 하프-브리지 구동부(T1, T2)는 상기 입력(E1, E2)으로부터 관련 하프-브리지 구동부(T1, T2)의 출력(A1, A2)으로의 신호 전송을 지연시키도록 구성된 지연 요소를 갖는, 구동부 회로(TS).
  6. 제5항에 있어서, 상기 지연 요소는 관련 하프-브리지 구동부(T1, T2)의 출력에서 작동 신호를 활성화하기 위한 활성화 신호에 작용하거나, 관련 하프-브리지 구동부(T1, T2)의 입력에서 HIGH 신호에 작용하는, 구동부 회로(TS).
  7. 제어 회로로서,
    제1항 내지 제6항 중 어느 한 항에 따른 구동부 회로, 및 목표 제어 신호 입력(SI)에 연결되고 두 개의 하프-브리지 스위치(SH, SL)와 스타점 스위치(SS)를 위한 목표 작동 신호(HS, LS, SS)를 방출하도록 구성된 목표 제어 신호 소스(C)를 포함하고, 상기 구동부 회로는 실제 제어 신호 출력(IO)에 연결될 수 있는 PFC 셀의 상기 하프-브리지 스위치(SH, SL)와 스타점 스위치(SS)에 실제 제어 신호(HI, LI, PI)를 방출하도록 구성된 실제 제어 신호 출력(IO)을 갖는, 제어 회로.
  8. 제7항에 있어서, 제1항 내지 제6항 중 어느 한 항에 따른 구동부 회로를 복수 개 포함하고, 상기 제어 회로는 복수 개의 PFC 셀을 작동시키도록 설계되는, 제어 회로.
  9. 단상 또는 다상(single-phase or multi-phase) 역률 보정 회로(power factor correction circuit: PFC)로서,
    하나 이상의 PFC 셀, 및 제1항 내지 제6항 중 어느 한 항에 따라 형성된 하나 이상의 구동부 회로(TS)를 포함하고, 각각의 PFC 셀은 연결점(VP)을 통해 연결된 두 개의 하프-브리지 스위치(SH, SL)와 스타점 스위치(SS)를 갖는 하프-브리지와, 상기 연결점(VP)을 제1 AC 전압 입력(IN1)에 연결하는 작동 인덕턴스(L)를 포함하고, 제2 AC 전압 입력(IN2)은 직렬로 연결된 두 개의 커패시터(C1, C2) 사이의 링크점에 의해 형성된 스타점(SP)에 연결되고, 상기 커패시터(C1, C2)의 직렬 연결부는 상기 하프-브리지(SH, SL)와 병렬로 연결되고, 상기 하프-브리지의 단부는 상기 역률 보정 회로의 두 개의 DC 전압 출력(V+, V-)을 형성하는, 단상 또는 다상 역률 보정 회로(PFC).
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