KR20240022404A - 전자 팩키지 및 그 제작 방법 - Google Patents

전자 팩키지 및 그 제작 방법 Download PDF

Info

Publication number
KR20240022404A
KR20240022404A KR1020230098847A KR20230098847A KR20240022404A KR 20240022404 A KR20240022404 A KR 20240022404A KR 1020230098847 A KR1020230098847 A KR 1020230098847A KR 20230098847 A KR20230098847 A KR 20230098847A KR 20240022404 A KR20240022404 A KR 20240022404A
Authority
KR
South Korea
Prior art keywords
region
substrate
electronic component
electronic
encapsulant layer
Prior art date
Application number
KR1020230098847A
Other languages
English (en)
Inventor
승현 이
희수 이
예진 박
Original Assignee
제이셋스태츠칩팩코리아(유)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제이셋스태츠칩팩코리아(유) filed Critical 제이셋스태츠칩팩코리아(유)
Publication of KR20240022404A publication Critical patent/KR20240022404A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
    • H01R12/70—Coupling devices
    • H01R12/71—Coupling devices for rigid printing circuits or like structures
    • H01R12/72—Coupling devices for rigid printing circuits or like structures coupling with the edge of the rigid printed circuits or like structures
    • H01R12/722—Coupling devices for rigid printing circuits or like structures coupling with the edge of the rigid printed circuits or like structures coupling devices mounted on the edge of the printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0007—Casings
    • H05K9/002—Casings with localised screening
    • H05K9/0022—Casings with localised screening of components mounted on printed circuit boards [PCB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10189—Non-printed connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2009—Reinforced areas, e.g. for a specific part of a flexible printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1316—Moulded encapsulation of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1322—Encapsulation comprising more than one layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

전자 팩키지는, 제1 영역 및 기판의 길이 방향으로 상기 제1 영역에 인접한 제2 영역을 포함하는 기판; 상기 제1 영역에서 상기 기판 상에 장착된 제1 전자 컴포넌트; 상기 제2 영역에서 상기 기판 상에 장착된 제2 전자 컴포넌트, ―상기 제2 전자 컴포넌트는 상기 기판의 폭 방향으로 상기 기판 전체를 점유하지는 않음―; 및 상기 기판 상에 형성된 봉지재층을 포함하고, 적어도 상기 제2 전자 컴포넌트는 상기 봉지재층으로부터 노출되고, 상기 봉지재층은 상기 제1 영역과 상기 제2 영역 양쪽 모두에서 상기 기판을 보강하기 위해 상기 제1 영역으로부터 상기 제2 영역까지 연장된다.

Description

전자 팩키지 및 그 제작 방법{ELECTRONIC PACKAGE AND METHOD FOR MAKING THE SAME}
본 출원은 대체로 반도체 팩키징 기술에 관한 것으로, 더 구체적으로는 전자 팩키지 및 그 제작 방법에 관한 것이다.
최근에 시스템과 안테나가 하나의 팩키지 내에 통합된 5G AiP(Antenna-in-Package)가 모바일 핸드셋들 및 기타의 휴대형 멀티미디어 디바이스들에 채택되었다. 그러나, 소형 5G AiP는, 시스템 기반의 팩키지 내에서 감소된 인터페이스 피치들, 더 높은 인터페이스 핀 수, 감소된 두께 및 더 높은 수준의 통합을 요구한다.
종래의 5G AiP를 달성하기 위해 부분 차폐 기술이 이용되어 왔다. 특히, AiP 기판의 한 영역은 반도체 칩들을 위해 봉지 및 차폐되고, AiP 기판의 또 다른 영역은, B2B(board-to-board) 커넥터들이 외부 디바이스에 접속될 수 있도록 B2B 커넥터들에 대해서는 봉지되지 않는다. 따라서, 종래의 AiP는 구조가 비대칭적이어서, 불균형적인 휨과 낮은 신뢰성을 초래한다. 특히, B2B 커넥터들에 대한 봉지되지 않은 영역은 휘어지기 쉬워, AiP 기판으로부터의 B2B 커넥터들의 바람직하지 않은 분리로 이어진다.
따라서, 향상된 레이아웃 및 신뢰성을 갖는 전자 팩키지를 제공할 필요성이 존재한다.
본 출원의 목적은 향상된 레이아웃 및 신뢰성을 갖는 전자 팩키지를 제공하는 것이다.
본 출원의 한 양태에 따르면, 전자 팩키지는, 제1 영역 및 기판의 길이 방향으로 상기 제1 영역에 인접한 제2 영역을 포함하는 기판; 상기 제1 영역에서 상기 기판 상에 장착된 제1 전자 컴포넌트; 상기 제2 영역에서 상기 기판 상에 장착된 제2 전자 컴포넌트, ―상기 제2 전자 컴포넌트는 상기 기판의 폭 방향으로 상기 기판 전체를 점유하지는 않음―; 및 상기 기판 상에 형성된 봉지재층을 포함하고, 적어도 상기 제2 전자 컴포넌트는 상기 봉지재층으로부터 노출되고, 상기 봉지재층은 상기 제1 영역과 상기 제2 영역 양쪽 모두에서 상기 기판을 보강하기 위해 상기 제1 영역으로부터 상기 제2 영역까지 연장된다.
본 출원의 또 다른 양태에 따르면, 전자 팩키지를 제작하기 위한 방법은, 제1 영역 및 기판의 길이 방향으로 상기 제1 영역에 인접한 제2 영역을 포함하는 기판을 제공하는 단계; 상기 제1 영역에서 상기 기판 상에 제1 전자 컴포넌트를 장착하는 단계; 상기 제2 영역에서 상기 기판 상에 제2 전자 컴포넌트를 장착하는 단계, ―상기 제2 전자 컴포넌트는 상기 기판의 폭 방향으로 상기 기판 전체를 점유하지는 않음―; 및 상기 제1 영역과 상기 제2 영역 양쪽 모두에서 상기 기판을 보강하기 위해 상기 제1 영역으로부터 상기 제2 영역까지 연장되는 봉지재층을 상기 기판 상에 형성하는 단계를 포함하고, 적어도 상기 제2 전자 컴포넌트는 상기 봉지재층으로부터 노출된다.
상기의 일반적인 설명 및 이하의 상세한 설명 양쪽 모두는 단지 예시적이고 설명을 위한 것일 뿐이며, 본 발명을 제한하지 않는다는 것을 이해해야 한다. 또한, 본 명세서에 포함되어 그 일부를 구성하는 첨부된 도면들은 본 발명의 실시예들을 예시하고, 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
여기서 참조되는 도면들은 본 명세서의 일부를 형성한다. 상세한 설명이 명시적으로 달리 나타내지 않는 한, 도면에 도시된 피처들은 본 출원의 일부 실시예만을 예시하고 본 출원의 모든 실시예를 예시하는 것은 아니며, 본 명세서를 읽는 사람들은 그 반대되는 해석을 해서는 안된다.
도 1a 내지 도 1c는 종래의 전자 팩키지를 도시하는 개략도들이다.
도 2a 내지 도 2c는 본 출원의 한 실시예에 따른 전자 팩키지를 도시하는 개략도들이다.
도 3a 내지 도 3c는 본 출원의 또 다른 실시예에 따른 전자 팩키지를 도시하는 개략도들이다.
도 4a 내지 도 4g는 본 출원의 한 실시예에 따른 전자 팩키지를 제작하기 위한 방법의 다양한 단계를 나타내는 단면도들이다.
도 5a 내지 도 5e는 본 출원의 또 다른 실시예에 따른 전자 팩키지를 제작하기 위한 방법의 다양한 단계를 나타내는 단면도들이다.
도면들 전체에 걸쳐 동일하거나 유사한 부분을 가리키기 위해 동일한 참조 번호가 이용될 것이다.
본 출원의 예시적인 실시예들에 대한 이하의 상세한 설명은 설명의 일부를 형성하는 첨부된 도면들을 참조한다. 도면들은 본 출원이 실시될 수 있는 특정한 예시적인 실시예들을 나타낸다. 도면들을 포함하는 상세한 설명은, 본 기술분야의 통상의 기술자가 본 출원을 실시할 수 있게 하도록 이들 실시예들을 충분히 상세하게 설명한다. 본 기술분야의 통상의 기술자라면, 본 출원의 다른 실시예들을 추가로 이용할 수 있고, 본 출원의 사상 또는 범위를 벗어나지 않고 논리적, 기계적, 및 기타의 변경을 가할 수 있다. 따라서, 이하의 상세한 설명의 독자들은 본 설명을 제한적인 의미로 해석해서는 안 되며, 첨부된 청구항들만이 본 출원의 실시예의 범위를 정의한다.
본 출원에서, 단수의 사용은 구체적으로 달리 언급되지 않는 한, 복수를 포함한다. 본 출원에서 "또는"의 사용은 달리 언급되지 않는 한 "및/또는"을 의미한다. 나아가, "포함하는"뿐만 아니라 "포함하다" 및 "포함된" 등의 다른 형태들의 용어의 사용도 역시 제한적이지 않다. 또한, "요소" 또는 "컴포넌트" 등의 용어들은, 특별히 달리 언급하지 않는 한, 하나의 유닛을 포함하는 요소들 및 컴포넌트들과, 하나보다 많은 서브유닛을 포함하는 요소들 및 컴포넌트들 양쪽 모두를 포함한다. 추가로, 여기서 사용된 섹션 제목들은 조직화 목적만을 위한 것이며, 설명된 주제를 제한하는 것으로 해석되어서는 안 된다.
본 명세서에서 사용될 때, "아래", "아래쪽", "위", "위쪽", "~상의", "상위", 하위", "좌측", "우측", "수직", "수평", "측면" 등의 공간적으로 상대적인 용어들은, 도면들에 예시된 하나의 요소 또는 피처들과 또 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위한 설명의 편의성의 목적으로 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된 것이다. 디바이스는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향들), 여기서 사용된 공간적으로 상대적인 서술자(descriptor)들은 그에 따라 유사하게 해석될 수 있다. 한 요소가 또 다른 요소에 "접속"되거나 "결합"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 접속되거나 결합될 수 있고, 또는 중간 요소들이 존재할 수도 있다는 것을 이해해야 한다.
도 1a 내지 도 1c는 종래의 전자 팩키지(100)를 도시하는 개략도들이다. 도 1a는 종래의 전자 팩키지(100)의 사시도이고, 도 1b는 도 1a의 구획 라인 A-A를 따른 단면도이고, 도 1c는 종래의 전자 팩키지(100)가 휘었을 때의 단면도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 전자 팩키지(100)의 기판(101)은 선택적으로 봉지된다. 특히, 2개의 반도체 컴포넌트(102)(예컨대, 반도체 팩키지 또는 반도체 다이) 및 개별 전자 컴포넌트(103)(예컨대, 커패시터 또는 저항기 등의 수동 컴포넌트)가 장착되는 기판(101)의 제1 영역(105)은 봉지재층(107)에 의해 봉지된다. 또한, 커넥터 어셈블리(104)가 장착되는 기판(101)의 제2 영역(106)은 봉지재층(107)에 의해 봉지되지 않아, 커넥터 어셈블리(104)가 노출되어 인쇄 회로 보드 또는 다른 전자 디바이스 등의 외부 디바이스와 접속될 수 있다. 전자 팩키지(100)는 구조가 비대칭적이며, 봉지된 제1 영역(105)과 봉지되지 않은 제2 영역(106) 간의 경계에 응력이 집중될 수 있다는 것을 알 수 있다. 따라서, 기판(101)의 제2 영역(106)은, 도 1c에 도시된 바와 같이, 제1 영역(105)으로부터 쉽게 휘어질 수 있다.
도 2a 내지 도 2c는 본 출원의 한 실시예에 따른 전자 팩키지(200)를 도시하는 개략도들이다. 도 2a는 전자 팩키지(200)의 사시도이고, 도 2b는 도 2a의 전자 팩키지(200)의 평면도이고, 도 2c는 도 2b의 구획 라인 A-A를 따른 단면도이다.
도 2a 내지 2c에 도시된 바와 같이, 전자 팩키지(200)는 하나 이상의 기판 전도성 패턴이 매립된 기판(201)을 포함한다. 기판(201)은, 라미네이트 인터포저, PCB, 웨이퍼-형태, 스트립 인터포저, 리드프레임, 또는 다른 적합한 기판일 수 있다. 기판(201)은, 하나 이상의 절연층 또는 패시베이션층, 절연층들을 통해 형성된 하나 이상의 전도성 비아, 및 절연층들 위에 또는 그 사이에 형성된 하나 이상의 전도층을 포함할 수 있다. 기판(201)은, 페놀 면지(phenolic cotton paper), 에폭시, 수지, 직조 유리, 무광택 유리, 폴리에스테르, 및 기타의 보강 섬유들 또는 직물들의 조합과 함께 미리 함침된 폴리테트라플루오로에틸렌, FR-4, FR-1, CEM-1 또는 CEM-3의 하나 이상의 라미네이트된 층을 포함할 수 있다. 절연층들은, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON), 탄탈륨 5산화물(Ta2O5), 알루미늄 산화물(Al2O3), 또는 유사한 절연 및 구조적 속성들을 갖는 기타의 재료로 된 하나 이상의 층을 포함할 수 있다. 기판(201)은 또한, 아날로그 회로들 또는 디지털 회로들을 구현하기 위해 하나 이상의 트랜지스터, 다이오드 및 기타의 회로 요소들을 포함하는 활성 표면을 포함하는, 다층 가요성 라미네이트, 세라믹, 구리 클래드 라미네이트, 유리, 또는 반도체 웨이퍼일 수 있다. 기판(201)은, 스퍼터링, 전해 도금, 무전해 도금, 또는 기타의 적절한 퇴적 프로세스를 이용하여 형성된 하나 이상의 전기 전도층 또는 재배선 층(RDL; redistribution layer)을 포함할 수 있다. 기판 전도성 패턴은 Al, Cu, Sn, Ni, Au, Ag, 티타늄(Ti), 텅스텐(W), 또는 기타의 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다.
반도체 다이 또는 반도체 팩키지 등의 하나 이상의 반도체 컴포넌트(202), 하나 이상의 개별 컴포넌트(203) 및 커넥터 어셈블리(204)가 기판(201)의 상단 표면 상에 장착된다. 기판(201)의 하단 표면(201b) 상에는 하나 이상의 안테나 모듈(208)이 장착된다. 커넥터 어셈블리(204)는 기판(201)에 장착된 전자 컴포넌트들을 외부 디바이스들과 결합하기 위한 것이다. 전자 팩키지(200)가 예시 목적을 위해 도 2a 내지 도 2c로서 도시되어 있지만, 본 기술분야의 통상의 기술자라면 전자 팩키지가 더 많은 반도체 컴포넌트 및/또는 개별 컴포넌트 및/또는 안테나 모듈을 포함할 수 있거나, 개별 컴포넌트 또는 안테나 모듈 등의 반도체 컴포넌트들 중 하나 이상을 포함하지 않을 수 있다는 것을 이해할 수 있다. 예를 들어, 반도체 컴포넌트들(202)은, 디지털 신호 프로세서(DSP), 마이크로제어기, 마이크로프로세서, 네트워크 프로세서, 전력 관리 프로세서, 오디오 프로세서, 비디오 프로세서, RF 회로, 무선 기저대역 시스템-온-칩(SoC) 프로세서, 센서, 메모리 제어기, 메모리 디바이스, 주문형 집적 회로 등을 포함할 수 있다. 개별 컴포넌트들(203)은, 저항기들, 커패시터들, 인덕터들 등의 하나 이상의 수동 전기 컴포넌트를 포함할 수 있다. 커넥터 어셈블리(204)는 기판(201) 상에 별개로 또는 통합 구조로서 장착되는 하나 이상의 커넥터를 포함할 수 있다. 커넥터 어셈블리(204)는 하나 이상의 노출된 단자(미도시)를 갖는다.
특히, 기판(201)은, 기판(201)의 길이 방향(X)으로, 제1 영역(205) 및 제1 영역(205)에 인접한 제2 영역(206)을 가질 수 있다. 반도체 컴포넌트들(202) 및 개별 컴포넌트(203)는 제1 영역(205)에 장착되고, 커넥터 어셈블리(204)는 제2 영역(206)에 장착된다. 기판(201) 상의 컴포넌트들과 기판(201)의 상단 표면의 주변부 사이에 약간의 공간이 있을 수 있어서, 반도체 컴포넌트들(202), 개별 컴포넌트(203) 및 커넥터 어셈블리(204)는 기판(201)의 폭 방향(Y)에서 기판(201) 전체를 점유하지는 않는다. 예를 들어, 도 2b에 도시된 바와 같이, 커넥터 어셈블리(204)와 기판(201)의 상단 표면의 주변부 사이에는 약간의 공간(211a 및 211b)이 있다. 미점유된 공간은 커넥터 어셈블리(204)가 기판(201)의 상단 표면의 주변부를 넘어 연장되는 것을 방지할 수 있고, 따라서 충격으로 인해 기판(201)으로부터의 커넥터 어셈블리(204)의 바람직하지 않은 분리를 감소시킬 수 있다. 실제로, 반도체 컴포넌트들(202), 개별 컴포넌트(203) 및 커넥터 어셈블리(204)는, 표면 장착 등의 임의의 적절한 표면 장착 기술들을 이용하여 기판(201) 상에 장착될 수 있다.
도 2a 내지 2c에 도시된 실시예에서, 기판(201)의 제1 영역(205)은 봉지재층(207)에 의해 봉지될 수 있다. 봉지재층(207)은, 반도체 컴포넌트들(202) 및 개별 컴포넌트(203)와 반도체 컴포넌트들(202) 및 개별 컴포넌트(203)에 의해 덮이지 않은 제1 영역(205)의 나머지 상단 표면을 덮는다. 또한, 커넥터 어셈블리(204)가 장착되는 기판(201)의 제2 영역(206)도 봉지재층(207)에 의해 부분적으로 봉지된다. 특히, 커넥터 어셈블리(204)가 봉지재층(207)으로부터 노출되는 것 외에, 커넥터 어셈블리(204) 옆에 있는 2개의 공간(211a 및 211b)을 포함한, 제2 영역(206)의 나머지 상단 표면도 봉지재층(207)에 의해 덮인다. 즉, 봉지재층(207)은 제1 영역(205)으로부터 제2 영역(206)까지 연장되어 제1 영역(205)과 제2 영역(206) 양쪽 모두에서 기판(201)을 보강한다. 일부 실시예에서, 봉지재층(207)은, 커넥터 어셈블리(204)가 봉지재층(207)에 의해 둘러싸이도록 커넥터 어셈블리(204) 너머로 더 연장될 수 있다. 봉지재층(207)의 봉지재 재료는, 예를 들어, 필러(filler)가 있는 에폭시 수지, 필러가 있는 에폭시 아크릴레이트, 또는 적절한 필러가 있는 폴리머 등의 폴리머 복합 재료로 만들어질 수 있다.
일부 실시예에서, 제1 영역(205) 및 제2 영역(206) 양쪽 모두에서의 봉지재층(207)은, 예를 들어, 사출 성형 프로세스(injection molding process)를 이용하여 동시에 형성될 수 있다. 따라서, 기판(201)의 상단 표면 상의 봉지재층(207)은, 적어도 제1 영역(205)의 컴포넌트들을 덮기에 충분한 균일한 두께를 가질 수 있다. 일부 실시예에서, 커넥터 어셈블리(204)의 높이는 봉지재층(207)의 두께보다 클 수 있거나, 봉지재층(207)의 두께보다 작을 수 있거나, 봉지재층(207)의 두께와 같을 수 있다. 도 2a 내지 도 2c에 도시된 실시예에서, 커넥터 어셈블리(204)의 높이는 봉지재층(207)의 두께보다 클 수 있고, 이것은 커넥터 어셈블리(204)가 봉지재층(207)으로부터 노출될 수 있도록 보장한다.
도 2a 및 도 2b에 도시된 바와 같이, 봉지재층(207)은, 제1 영역(205)의 본체(207a)와 제2 영역(206)의 2개의 보강벽(207b)을 포함하고, 보강벽들(207b)은 본체(207a)와 일체로 형성된다. 본체(207a)는 반도체 컴포넌트들(202) 및 개별 컴포넌트(203)를 둘러쌀 수 있는 반면, 2개의 보강벽(207b)은 각각 커넥터 어셈블리(204)의 양 옆측, 즉, 커넥터 어셈블리(204) 옆의 2개의 공간(211a 및 211b)에 배치된다. 커넥터 어셈블리(204)와 평행한 보강벽들(207b)은 기판(201)을 보강할 수 있고 따라서 제1 영역(205)과 제2 영역(206) 사이의 경계에서 응력이 축적되는 것을 방지할 수 있다. 이러한 방식으로, 기판(201)이 경계에서 휠 수도 있는 위험이 상당히 감소될 수 있다. 전술된 바와 같이, 2개의 보강벽(207b)은 도 2b 및 도 2c에 도시된 바와 같이 길이 방향(X)으로 제2 영역(206)의 전체 길이에 걸쳐 연장될 수 있다. 또 다른 실시예에서, 2개의 보강벽(207b)은, 제2 영역(206) 길이의 절반 등의, 길이 방향(X)으로 제2 영역(206)의 길이의 일부에 걸쳐 연장될 수 있다. 일부 실시예에서, 2개의 보강벽(207b)은 본체(207a)의 두께와 같거나 더 크거나 더 작은 두께를 가질 수 있다.
여전히 도 2a 내지 도 2c를 참조하면, 봉지재층(207)은 제2 영역(206)에 형성된 접속벽(207c)을 더 포함할 수 있으며, 이것은 커넥터 어셈블리(204)를 가로질러 횡단하여 제2 영역(206)의 말단에서 2개의 보강벽(207b)을 접속한다. 접속벽(207c)은 기판(201)의 상단 표면 상에서 보강벽들(207b)의 접속을 강화할 수 있다. 마찬가지로, 접속벽(207c)은 본체(207a) 및 보강벽(207b)과 일체로 형성될 수 있다. 일부 다른 실시예에서, 접속벽(207c)은 제1 영역(205)에 가까운 커넥터 어셈블리(204)의 말단에 위치할 수 있으며, 이것은 커넥터 어셈블리(204)를 가로질러 횡단하여 2개의 보강벽(207b)을 접속하는 것과 유사하다; 또는 커넥터 어셈블리(204)의 주변부에 동시에 배치된 하나 이상의 접속벽이 있을 수 있다.
일부 실시예에서, 차폐층(미도시)은 전자적 간섭들을 차폐하기 위해 봉지재층(207) 상에 형성될 수 있는 반면, 제1 영역(205) 내의 컴포넌트들은 봉지재층(207)에 의해 덮일 수 있다. 차폐층(207)은, Al, Cu, Sn, Ni, Au, Ag 등의 전도성 재료로 형성될 수 있다. 예를 들어, 스퍼터링 프로세스, 또는 기타의 유사한 화학적 또는 물리적 기상 퇴적 프로세스가 차폐층을 형성하는데 이용될 수 있다. 일부 대안적인 실시예에서, 제1 영역(205) 내의 컴포넌트들은 봉지재층(207)으로부터 노출될 수 있고, 방열을 위한 덮개는 노출된 컴포넌트들뿐만 아니라 제1 영역(205) 내의 봉지재층(207) 상에도 부착될 수 있다.
도 3a 내지 도 3c는 본 출원의 또 다른 실시예에 따른 전자 팩키지(300)를 도시하는 개략도들이다. 도 3a는 전자 팩키지(300)의 사시도이고, 도 3b는 덮개(310) 및 차폐층(309)이 제거된 전자 팩키지(300)의 평면도이고, 도 3c는 전자 팩키지(300)의 단면도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 전자 팩키지(300)는 기판(301)의 제1 영역(305)에 장착된 전자 컴포넌트들(302 및 303)과 제2 영역(306) 내의 커넥터 어셈블리(304)를 포함한다. 반도체 컴포넌트들(302)일 수 있는 전자 컴포넌트들(302 및 303)의 일부는 봉지재층(307)으로부터 노출되고, 선택사항으로서 차폐층(309)으로부터 노출된다. 덮개(310)는 방열을 위해 봉지재층(307) 상에 배치된다. 본 실시예에서, 덮개(310)는 열 인터페이싱 재료(TIM; thermal interfacing material) 등의 접착 재료를 통해 봉지재층(307)에 접착된다. TIM층은 반도체 컴포넌트들(302)과 덮개(310) 사이의 열 전달을 개선하기 위해 덮개(310)와 봉지재층(307) 사이에 배치될 수 있다. 봉지재층(307)이 커넥터 어셈블리(304)를 제외하고 제1 영역(305) 및 제2 영역(306) 양쪽 모두를 덮지만, 덮개(310)는 제2 영역(306)으로 연장되지 않고 주로 제1 영역(305) 내의 봉지재층(307)을 덮는데, 이것은 일반적으로 전자 컴포넌트들(302)로부터 열이 생성될 수 있기 때문이다.
도 4a 내지 도 4g는 본 출원의 한 실시예에 따른 전자 팩키지(400)를 제작하기 위한 방법의 다양한 단계를 나타내는 단면도들이다.
도 4a를 참조하면, 기판(401)이 제공된다. 기판(401)은 상단 표면(401a) 및 하단 표면(401b)을 포함할 수 있다. 하단 표면(401b) 상에는 미리 하나 이상의 안테나 모듈(408)이 장착될 수 있다. 상단 표면(401a)은, 추후의 스테이지에서 장착될 전자 컴포넌트들에 따라 미리결정될 수 있는 제1 영역(405) 및 제2 영역(406)을 포함할 수 있다. 도 4a에서, 기판(401)은 캐리어 등에 배치되며, 상단 표면(401a)은 후속 컴포넌트들 장착을 위해 위쪽으로 배향된다.
솔더 페이스트(미도시)는 전도성 패턴들이 미리 형성되는 위치들에서 기판(401) 상에 형성, 예를 들어 인쇄될 수 있다. 이러한 방식으로, 전자 컴포넌트들은 상단 표면(401a) 상에 표면 장착될 수 있다. 일부 실시예에서, 솔더 페이스트는, 제트 인쇄, 레이저 인쇄, 공압식, 핀 전사, 포토레지스트 마스크 이용, 스텐실 인쇄, 또는 다른 적합한 프로세스에 의해 분배될 수 있다.
다음으로 도 4b에서, 다양한 반도체 컴포넌트(402) 및 개별 컴포넌트(403)를 포함하는 전자 컴포넌트들은 미리분배된 솔더 페이스트 등을 통해 제1 영역(405)의 상단 표면(401a) 상에 장착되고, 커넥터 어셈블리(404)도 역시 솔더 페이스트를 통해서 제2 영역(406)의 상단 표면(401a) 상에 장착된다.
다음으로, 도 4c에서, 커넥터 어셈블리(404)의 상단 표면 상에 테이프(411)가 배치되어, 후속 처리를 위한 마스크로서 역할한다. 테이프(411)는 커넥터 어셈블리(404)의 상단 표면의 형상 및 크기와 실질적으로 동일한 형상 및 크기를 가질 수 있다. 이러한 방식으로, 과잉 봉지재 재료가 커넥터 어셈블리(404)의 상단 표면을 덮는 것과, 특히 커넥터 어셈블리(404)를 둘러싸는 봉지재층(407)에 공극들이 형성되는 것을 피할 수 있다. 한 실시예에서, 테이프(411)는 접착층 및 비접착층을 포함할 수 있고, 테이프(411)는 접착층을 통해 커넥터 어셈블리(404)에 접착된다. 예를 들어, 테이프(411)는, UV 테이프, 써멀 테이프, 또는 다층 테이프(접착제가 포함된 폴리이미드 테이프) 등을 포함할 수 있다.
그 후, 도 4d에 나타낸 바와 같이, 몰드 체이스(mold chase, 412)가 기판(401)의 상단 표면(401a) 위에 배치되고, 그 다음 도 4e에서, 봉지재 재료가 몰드 체이스 내에 주입되어 기판(401)의 제1 영역(405) 및 제2 영역(406)에서 봉지재층(407)을 형성한다. 봉지재층(407)은 테이프(411)에 의해 덮인 커넥터 어셈블리(404)를 제외하고 전체 상단 표면(401a)을 덮을 수 있다. 봉지재층(407)이 예를 들어 경화 프로세스를 통해 응고된 후, 몰드 체이스가 기판(401)에서 제거될 수 있다.
후속해서, 도 4f를 참조하면, 봉지재층(407) 위에 차폐층(409)이 형성된다. 차폐층(409)은, 스프레이 코팅, 도금, 스퍼터링 또는, 기타 임의의 적절한 금속 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 차폐층(409)은, 구리, 알루미늄, 철, 또는 EMI 차폐를 위한 기타 임의의 적합한 재료로 형성될 수 있다. 테이프(411)는, 커넥터 어셈블리(404)의 상단 표면에 차폐층이 형성되는 것을 피하기 위해 차폐층 퇴적 프로세스 동안 커넥터 어셈블리(404) 상에 유지된다.
그 다음, 도 4g를 참조하면, 테이프(411)는 기판(401)에서 분리될 수 있어서, 테이프(411) 상에 퇴적된 봉지재층 및 차폐층이 테이프(411)와 함께 제거될 수 있고, 그 다음, 커넥터 어셈블리(404)가 기판(401)의 다른 영역들 내의 봉지재층(407) 및 차폐층(409)으로부터 노출된다. 한 실시예에서, 테이프(411)에 의해 덮이는 커넥터 어셈블리(404)의 상단 영역은 필름 보조 몰딩을 통해 개방될 수 있다. 실시예에서, 커넥터 어셈블리(404)의 높이는 봉지재층(407)의 두께보다 작고, 그에 따라, 커넥터 어셈블리(404) 위의 봉지재층(407)에 캐버티가 형성될 수 있다.
도 5a 내지 도 5e는 본 출원의 또 다른 실시예에 따른 전자 팩키지(500)를 제작하기 위한 방법의 다양한 단계를 나타내는 단면도들이다.
도 5a에 나타낸 바와 같이, 하단 표면(501b) 상에 안테나 모듈들(508)이 장착된 기판(501)이 제공된다. 다양한 반도체 컴포넌트(502) 및 개별 컴포넌트(503)가 기판(501)의 상단 표면(501a)의 제1 영역(505)에 장착되고, 커넥터 어셈블리(504)도 역시 상단 표면(501a)의 제2 영역(506)에 장착된다. 컴포넌트들(502, 503)과 커넥터 어셈블리(504)는 높이가 상이할 수 있고, 또는 특히, 커넥터 어셈블리(504)는 컴포넌트들(502 및 503)보다 약간 더 높을 수 있다.
그 다음, 도 5b에서, 테이프(511)가 기판(501)에 부착되어 컴포넌트들(502 및 503) 및 커넥터 어셈블리(504)의 각각의 상단 표면들을 덮을 수 있다. 테이프(511)는, 커넥터 어셈블리(504)를 덮는 테이프(511)의 일부가 대체로 편평한 상단 표면을 형성하게끔 변형될 수 있도록, 즉, 가장 높은 커넥터 어셈블리(504)가 테이프(511) 내에 매립될 수 있도록, 가요성 재료로 이루어질 수 있다. 한 대안적인 실시예에서, 다양한 테이프 세그먼트가 컴포넌트들(502 및 503) 및 커넥터 어셈블리(504)의 각자의 상단 표면들에 부착될 수 있다. 각각의 테이프 세그먼트는 테이프 세그먼트에 의해 덮이는 컴포넌트의 크기 및 형상과 실질적으로 동일한 크기 및 형상을 가질 수 있다.
그 후, 도 5c에 나타낸 바와 같이, 몰드 체이스가 기판(501)의 상단 표면(501a) 위에 배치되고, 봉지재 재료가 몰드 체이스 내에 주입되어 기판(501)의 상단 표면(501a) 위의 제1 영역(505) 및 제2 영역(506)에서 봉지재층(507)을 형성한다. 봉지재층(507)은, 컴포넌트들(502 및 503)과 커넥터 어셈블리(504) 사이의 갭들 내로 확산되어 이들을 둘러쌀 수 있다. 그 다음, 테이프(511)는 도 5d에 도시된 바와 같이 제거될 수 있다. 그 다음, 도 5e에서, 덮개(510)가 반도체 컴포넌트들(502) 및 봉지재층(507)의 상단 표면들에 부착될 수 있다. 일부 실시예에서, 차폐층(509) 및/또는 열 인터페이싱 재료층이 제1 영역(505)에서 봉지재층(507)과 덮개(510) 사이에 형성될 수 있다. 선행 프로세스에서 다양한 테이프 세그먼트가 이용될 때, 덮개 부착 후에 커넥터 어셈블리(504)를 덮는 테이프 세그먼트가 제거될 수 있다는 것을 이해할 수 있을 것이다. 이러한 방식으로, 기판(501)은 커넥터 어셈블리(504)에 영향을 주지 않고 기판(501) 상의 봉지재층(507)에 의해 양호하게 보호되고 강화될 수 있다.
본 명세서에서의 논의는 전자 팩키지 어셈블리의 다양한 부분 및 그 제조 방법을 보여주는 많은 예시적인 도면들을 포함하였다. 예시를 명확하게 하기 위해, 이러한 도면들은 각각의 예시적 어셈블리의 모든 양태를 보여주지는 않았다. 여기서 제공된 예시적인 어셈블리들 및/또는 방법들의 임의의 것은 여기서 제공된 임의의 또는 모든 다른 어셈블리들 및/또는 방법들과 임의의 또는 모든 특성을 공유할 수 있다.
본 명세서에서 첨부된 도면들을 참조하여 다양한 실시예가 설명되었다. 그러나, 이하의 청구항들에 개시된 본 발명의 더 넓은 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있고 추가 실시예들이 구현될 수 있다는 것은 명백할 것이다. 또한, 본 명세서와 여기서 논의된 본 발명의 하나 이상의 실시예의 설명 및 실시를 고려함으로써 다른 실시예들이 본 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 출원 및 본 명세서의 예들은 단지 예시적인 것으로 간주되어야 하며, 본 발명의 진정한 범위 및 사상은 이하의 예시적인 청구항들의 목록에 의해 나타내고자 한다.

Claims (18)

  1. 전자 팩키지로서,
    제1 영역 및 기판의 길이 방향으로 상기 제1 영역에 인접한 제2 영역을 포함하는 기판;
    상기 제1 영역에서 상기 기판 상에 장착된 제1 전자 컴포넌트;
    상기 제2 영역에서 상기 기판 상에 장착된 제2 전자 컴포넌트, ―상기 제2 전자 컴포넌트는 상기 기판의 폭 방향으로 상기 기판 전체를 점유하지는 않음―; 및
    상기 기판 상에 형성된 봉지재층
    을 포함하고, 적어도 상기 제2 전자 컴포넌트는 상기 봉지재층으로부터 노출되고, 상기 봉지재층은 상기 제1 영역과 상기 제2 영역 양쪽 모두에서 상기 기판을 보강하기 위해 상기 제1 영역으로부터 상기 제2 영역까지 연장되는, 전자 팩키지.
  2. 제1항에 있어서, 상기 봉지재층은,
    상기 제1 영역 내에 있고 적어도 상기 제1 전자 컴포넌트를 둘러싸는 본체, 및
    상기 제2 영역 내의 2개의 보강벽을 포함하고, 상기 2개의 보강벽은 상기 본체와 일체로 형성되는, 전자 팩키지.
  3. 제2항에 있어서, 상기 2개의 보강벽은 상기 본체의 두께와 동일한 두께를 갖는, 전자 팩키지.
  4. 제2항에 있어서, 상기 2개의 보강벽은 상기 제2 전자 컴포넌트의 양 옆측에 각각 배치되는, 전자 팩키지.
  5. 제2항에 있어서, 상기 2개의 보강벽은 상기 제2 영역의 전체 길이에 걸쳐 연장되는, 전자 팩키지.
  6. 제2항에 있어서, 상기 봉지재층은,
    상기 제2 영역에 형성된 하나 이상의 접속벽을 더 포함하고, 상기 하나 이상의 접속벽은 상기 제2 전자 컴포넌트를 가로질러 횡단하여 2개의 보강벽을 접속하는, 전자 팩키지.
  7. 제1항에 있어서, 상기 제1 전자 컴포넌트는 상기 봉지재층에 의해 덮이는, 전자 팩키지.
  8. 제1항에 있어서, 상기 제1 전자 컴포넌트는 상기 봉지재층으로부터 노출되는, 전자 팩키지.
  9. 제8항에 있어서,
    방열을 위해 상기 제1 전자 컴포넌트 위에 배치된 덮개를 더 포함하는, 전자 팩키지.
  10. 제9항에 있어서,
    상기 제1 전자 컴포넌트와 상기 덮개 사이에 배치된 차폐층을 더 포함하는, 전자 팩키지.
  11. 제1항에 있어서, 상기 제2 전자 컴포넌트는 커넥터 어셈블리를 포함하는, 전자 팩키지.
  12. 전자 팩키지를 제작하기 위한 방법으로서,
    제1 영역 및 기판의 길이 방향으로 상기 제1 영역에 인접한 제2 영역을 포함하는 기판을 제공하는 단계;
    상기 제1 영역에서 상기 기판 상에 제1 전자 컴포넌트를 장착하는 단계;
    상기 제2 영역에서 상기 기판 상에 제2 전자 컴포넌트를 장착하는 단계, ―상기 제2 전자 컴포넌트는 상기 기판의 폭 방향으로 상기 기판 전체를 점유하지는 않음―; 및
    상기 제1 영역과 상기 제2 영역 양쪽 모두에서 상기 기판을 보강하기 위해 상기 제1 영역에서 제2 영역까지 연장되는 봉지재층을 상기 기판 상에 형성하는 단계
    를 포함하고, 적어도 상기 제2 전자 컴포넌트는 상기 봉지재층으로부터 노출되는, 방법.
  13. 제12항에 있어서, 봉지재층을 상기 기판 상에 형성하는 단계는,
    상기 제2 전자 컴포넌트의 상단 표면 상에 테이프를 부착하는 단계;
    상기 기판 위에 몰드 체이스(mold chase)를 부착하는 단계;
    봉지재 재료를 상기 몰드 체이스 내에 주입하는 단계; 및
    상기 제2 전자 컴포넌트의 상단 표면으로부터 상기 테이프를 분리하는 단계
    를 포함하는, 방법.
  14. 제13항에 있어서, 상기 제2 전자 컴포넌트의 상단 표면 상에 테이프를 부착하는 단계는,
    상기 제1 전자 컴포넌트의 상단 표면 상에 제1 테이프를 부착하는 단계; 및
    상기 제2 전자 컴포넌트의 상단 표면 상에 제2 테이프를 부착하는 단계
    를 더 포함하는, 방법.
  15. 제13항에 있어서, 상기 제2 전자 컴포넌트의 상단 표면 상에 테이프를 부착하는 단계는,
    상기 제1 전자 컴포넌트의 상단 표면으로부터 상기 제2 전자 컴포넌트의 상단 표면까지 테이프를 부착하는 단계를 더 포함하는, 방법.
  16. 제13항 또는 제14항에 있어서, 상기 제1 전자 컴포넌트는 상기 봉지재층으로부터 노출되는, 방법.
  17. 제16항에 있어서, 방열을 위해 상기 제1 전자 컴포넌트 위에 덮개를 장착하는 단계를 더 포함하는, 방법.
  18. 제16항에 있어서, 상기 제1 전자 컴포넌트 위에 덮개를 장착하기 전에, 간섭 차폐를 위해 상기 제1 전자 컴포넌트 위에 차폐층을 형성하는 단계를 더 포함하는, 방법.
KR1020230098847A 2022-08-10 2023-07-28 전자 팩키지 및 그 제작 방법 KR20240022404A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210954826.6 2022-08-10
CN202210954826.6A CN117650139A (zh) 2022-08-10 2022-08-10 电子封装及其制造方法

Publications (1)

Publication Number Publication Date
KR20240022404A true KR20240022404A (ko) 2024-02-20

Family

ID=89845877

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230098847A KR20240022404A (ko) 2022-08-10 2023-07-28 전자 팩키지 및 그 제작 방법

Country Status (4)

Country Link
US (1) US20240057249A1 (ko)
KR (1) KR20240022404A (ko)
CN (1) CN117650139A (ko)
TW (1) TW202407910A (ko)

Also Published As

Publication number Publication date
CN117650139A (zh) 2024-03-05
TW202407910A (zh) 2024-02-16
US20240057249A1 (en) 2024-02-15

Similar Documents

Publication Publication Date Title
US8143531B2 (en) Electronic component mounting package
US8237259B2 (en) Embedded chip package
TWI557859B (zh) 內埋式半導體封裝件及其製作方法
US6667546B2 (en) Ball grid array semiconductor package and substrate without power ring or ground ring
US6252298B1 (en) Semiconductor chip package using flexible circuit board with central opening
JP7277056B2 (ja) 一体化された電磁干渉シールドを備えるエレクトロニクスパッケージおよびその製造方法
US11476204B2 (en) Flip-chip packaging substrate and method for fabricating the same
US20090045508A1 (en) Oblong peripheral solder ball pads on a printed circuit board for mounting a ball grid array package
US20140291001A1 (en) Method of making hybrid wiring board with built-in stiffener and interposer and hybrid wiring board manufactured thereby
US10679932B2 (en) Semiconductor package and a substrate for packaging
US20210217631A1 (en) Electronic device with adaptive vertical interconnect and fabricating method thereof
CN110858576B (zh) 覆晶封装基板及其制法
CN110459521B (zh) 覆晶封装基板和电子封装件
JP2020088366A (ja) インパッケージ区画遮蔽を備えた半導体パッケージ及びその製造方法
KR20150035251A (ko) 외부접속단자부와 외부접속단자부를 갖는 반도체 패키지 및 그들의 제조방법
US20190393126A1 (en) Semiconductor package device and method of manufacturing the same
US7015591B2 (en) Exposed pad module integrating a passive device therein
US11183447B2 (en) Flip-chip package substrate and method for fabricating the same
US20230187402A1 (en) Electronic package and manufacturing method thereof
EP3660887A1 (en) Method for forming a semiconductor package
CN109427725B (zh) 中介基板及其制法
US9799595B2 (en) Careless wiring substrate having an insulation layer with a bulged covering portion and semiconductor device thereof
KR20240022404A (ko) 전자 팩키지 및 그 제작 방법
JP2000340717A (ja) 電子部品搭載装置
US11735510B2 (en) Printed circuit board and electronic component package