KR20240015395A - 반도체 패키지 및 이미지 센서 패키지 - Google Patents

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Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 패키지 기판, 패키지 기판 상에 실장되는 반도체 칩, 반도체 칩 상에 배치되는 투명 기판 및 반도체 칩과 투명 기판 사이에 배치되고, 광을 차단하는 접착층을 포함하고, 투명 기판은, 반도체 칩과 마주보는 제1 하면과, 반도체 칩과 마주보고 제1 하면보다 상부에 배치되는 제2 하면과, 제1 하면과 제2 하면을 연결하는 제1 내측벽을 포함하고, 접착층은 제2 하면 및 제1 내측벽과 접촉한다.

Description

반도체 패키지 및 이미지 센서 패키지{Semiconductor package and image sensor package}
본 발명은 반도체 패키지 및 이미지 센서 패키지에 관한 것이다.
이미지 센서(image sensor)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센서는 전하 결합형(CCD; Charge Coupled Device) 이미지 센서와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센서를 포함할 수 있다.
이미지 센서는 패키지(package) 형태로 구성될 수 있는데, 이 때 패키지는 이미지 센서를 보호하는 동시에, 이미지 센서의 수광면(photo receiving surface) 또는 센싱 영역(sensing area)에 광이 입사될 수 있는 구조로 구성될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 이미지 센서 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 패키지 기판, 패키지 기판 상에 실장되는 반도체 칩, 반도체 칩 상에 배치되는 투명 기판 및 반도체 칩과 투명 기판 사이에 배치되고, 광을 차단하는 접착층을 포함하고, 투명 기판은, 반도체 칩과 마주보는 제1 하면과, 반도체 칩과 마주보고 제1 하면보다 상부에 배치되는 제2 하면과, 제1 하면과 제2 하면을 연결하는 제1 내측벽을 포함하고, 접착층은 제2 하면 및 제1 내측벽과 접촉한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서 패키지는, 패키지 기판, 패키지 기판 상에 실장되고, 복수의 마이크로 렌즈를 포함하는 이미지 센서 칩, 이미지 센서 칩 상에 배치되는 투명 기판 및 이미지 센서 칩과 투명 기판 사이에 배치되고, 광을 차단하는 접착층을 포함하고, 투명 기판은 복수의 마이크로 렌즈와 중첩하는 투명 기판의 중심 영역에 이미지 센서 칩을 향해 돌출된 돌출부를 포함하고, 접착층은, 이미지 센서 칩의 상면과 접촉하고, 돌출부의 측면과 접촉하여 돌출부를 둘러싼다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서 패키지는, 패키지 기판, 패키지 기판 상에 실장되고, 복수의 마이크로 렌즈를 포함하는 이미지 센서 칩, 이미지 센서 칩 상에 배치되고, 제1 폭을 가지는 제1 부분과, 제1 부분 상에 배치되고 제1 폭보다 큰 제2 폭을 가지는 제2 부분을 포함하는 투명 기판 및 투명 기판의 하부에서 이미지 센서 칩의 가장자리를 따라 연장되고, 광을 차단하는 접착층을 포함하고, 접착층은 이미지 센서 칩의 상면, 제1 부분의 측벽 및 제2 부분의 하면과 접촉한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라서 절단한 개략적인 단면도이다.
도 3은 도 2의 P 영역을 설명하기 위한 확대도이다.
도 4는 도 2의 R 영역을 설명하기 위한 확대도이다.
도 5는 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 6 및 도 7은 도 5의 Q 영역을 설명하기 위한 확대도이다.
도 8은 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 9 및 도 10은 또다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 11은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다.
도 12는 도 11의 B-B를 따라서 절단한 개략적인 단면도이다.
도 13 및 도 14는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 15 내지 도 22는 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라서 절단한 개략적인 단면도이다. 도 3은 도 2의 P 영역을 설명하기 위한 확대도이다. 도 4는 도 2의 R 영역을 설명하기 위한 확대도이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 패키지 기판(100), 제1 접속 단자(130), 제1 반도체 칩(200), 투명 기판(230), 접착층(300), 몰딩막(220)을 포함한다.
제1 패키지 기판(100)은 반도체 패키지용 기판일 수 있다. 일례로, 제1 패키지 기판(100)은 인쇄 회로 기판(PCB; Printed Circuit Board)일 수 있다. 또는, 제1 패키지 기판(100)은 세라믹 기판일 수도 있고, 웨이퍼 레벨 패키지(WLP; Wafer Level Package)용 기판 또는 패키지 레벨 패키지(PLP; Package Level Package)용 기판일 수도 있다.
제1 패키지 기판(100)은 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 몇몇 실시예에서, 제1 패키지 기판(100)은 제1 배선층(102), 제1 기판 패드(110) 및 제2 기판 패드(120)를 포함할 수 있다.
제1 기판 패드(110)는 제1 배선층(102)의 상면 상에 배치될 수 있다. 제1 기판 패드(110)는 제1 패키지 기판(100)의 상면으로부터 노출될 수 있다. 예를 들어, 제1 기판 패드(110)는 제1 배선층(102)의 상면을 덮는 제1 보호층(104)에 의해 노출될 수 있다. 제1 보호층(104)은 솔더 레지스트층일 수 있으나, 이에 제한되는 것은 아니다.
제2 기판 패드(120)는 제1 배선층(102)의 하면 상에 배치될 수 있다. 제2 기판 패드(120)는 제1 패키지 기판(100)의 하면으로부터 노출될 수 있다. 예를 들어, 제2 기판 패드(120)는 제1 배선층(102)의 하면을 덮는 제2 보호층(106)에 의해 노출될 수 있다. 제2 보호층(106)은 솔더 레지스트층일 수 있으나, 이에 제한되는 것은 아니다.
제1 배선층(102)은 플라스틱 재질 또는 세라믹 재질 등의 절연막들과, 상기 절연막들 내에 배치되는 도전 비아들 및 도전 배선들을 포함할 수 있다. 제1 기판 패드(110)와 제2 기판 패드(120)는 제1 배선층(102)의 상기 도전 비아들 및 상기 도전 배선들에 의해 전기적으로 연결될 수 있다.
제1 배선층(102)은 예를 들어, 페놀 수지, 에폭시 수지 및 폴리이미드 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예시적으로, 제1 배선층(102)은 FR4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중 적어도 하나를 포함할 수 있다.
제1 기판 패드(110) 및 제2 기판 패드(120)는 각각 구리(Cu), 베릴륨구리(beryllium copper), 니켈(Ni) 및 스테인레스 스틸 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 패키지 기판(100)은 동박적층판(CCL; Copper Clad Laminate)을 포함할 수 있다. 예를 들어, 제1 패키지 기판(100)은 열경화된 프리프레그(예를 들어, C-Stage의 프리프레그)의 단면 또는 양면에 동박(copper laminate)이 적층된 구조를 가질 수 있다. 일례로, 제1 기판 패드(110) 및 제2 기판 패드(120)는 제1 배선층(102)의 표면에 동박을 입힌 후 패터닝된 회로 배선들 중 제1 보호층(104) 및 제2 보호층(106)에 의해 노출된 부분일 수 있다.
제1 접속 단자(130)는 제1 패키지 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 제1 접속 단자(130)는 제1 패키지 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 제1 접속 단자(130)는 제1 패키지 기판(100)의 제2 기판 패드(120)에 부착될 수 있다. 제1 접속 단자(130)는 예를 들어, 솔더 볼(solder ball), 범프(bump) 등일 수 있다. 즉, 제1 패키지 기판(100)은 BGA(Ball Grid Array) 기판일 수 있다. 제1 접속 단자(130)는 주석(Sn) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 단자(130)는 몇몇 실시예에 따른 반도체 패키지와 외부 전자 장치 등을 전기적으로 연결할 수 있다.
제1 반도체 칩(200)은 제1 패키지 기판(100)의 제1 면(100a) 상에 실장될 수 있다. 예를 들어, 제1 패키지 기판(100)의 제1 면(100a) 상에 부착 필름(210)이 형성될 수 있다. 부착 필름(210)은 예를 들어, 액상의 에폭시, 접착 테이프 또는 도전성 매개체를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 반도체 칩(200)은 부착 필름(210) 상에 부착되어 제1 패키지 기판(100)의 제1 면(100a) 상에 고정될 수 있다.
제1 반도체 칩(200)은 제1 패키지 기판(100)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제1 패키지 기판(100)과 제1 반도체 칩(200)을 연결하는 본딩 와이어(204)가 형성될 수 있다. 일례로, 제1 반도체 칩(200)은 제1 반도체 칩(200)의 상면으로부터 노출되는 제1 칩 패드(202)를 포함할 수 있다. 본딩 와이어(204)는 제1 패키지 기판(100)의 제1 기판 패드(110)와 제1 반도체 칩(200)의 제1 칩 패드(202)를 연결할 수 있다. 본딩 와이어(204)는 예를 들어, 금(Au) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(200)은 본딩 와이어(204)에 의해 제1 패키지 기판(100)과 전기적으로 연결되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 반도체 칩(200)은 본딩 테이프에 의해 제1 패키지 기판(100)과 전기적으로 연결될 수도 있고, 플립 칩 본딩 방식에 의해 제1 패키지 기판(100)과 전기적으로 연결될 수도 음은 물론이다.
몇몇 실시예에서, 제1 반도체 칩(200)은 이미지 센서 칩일 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 반도체 칩(200)은 광전 변환부(1000), 배선 구조부(2000) 및 광 투과부(3000)를 포함할 수 있다.
광전 변환부(1000)는 반도체 기판(1100), 픽셀 분리 패턴(1200) 및 광전 변환층(PD)을 포함할 수 있다.
반도체 기판(1100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 반도체 기판(1100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 반도체 기판(1100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
반도체 기판(1100)은 서로 반대되는 전면(1100a; front side) 및 후면(1100b; back side)을 포함할 수 있다. 몇몇 실시예에서, 반도체 기판(1100)의 후면(1100b)은 광이 입사되는 수광면일 수 있다. 즉, 제1 반도체 칩(200)은 후면 조사형(BSI) 이미지 센서 칩일 수 있다.
몇몇 실시예에서, 반도체 기판(1100)의 전면(1100a) 상에 트랜지스터들(TR)이 배치될 수 있다. 트랜지스터들(TR)은 예를 들어, 이미지 센서의 단위 픽셀을 구성하는 다양한 트랜지스터들(예를 들어, 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소오스 팔로워 트랜지스터 및 선택 트랜지스터 등) 중 적어도 일부를 포함할 수 있다.
픽셀 분리 패턴(1200)은 반도체 기판(1100) 내에 복수의 단위 픽셀들을 정의할 수 있다. 상기 단위 픽셀들은 평면적 관점에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다. 예를 들어, 픽셀 분리 패턴(1200)은 평면적 관점에서 격자형으로 형성되어 상기 단위 픽셀들을 서로 분리할 수 있다. 픽셀 분리 패턴(1200)은 예를 들어, 반도체 기판(1100)이 패터닝되어 형성된 깊은 트렌치 내에 절연 물질이 매립되어 형성될 수 있다.
몇몇 실시예에서, 픽셀 분리 패턴(1200)은 절연 스페이서막(1220) 및 도전 필링 패턴(1210)을 포함할 수 있다. 절연 스페이서막(1220)은 반도체 기판(1100) 내의 트렌치의 측면을 따라 컨포멀하게 연장될 수 있다. 도전 필링 패턴(1210)은 절연 스페이서막(1220) 상에 형성되어 반도체 기판(1100) 내의 트렌치의 적어도 일부를 채울 수 있다.
각각의 상기 단위 픽셀들은 광전 변환층(PD)을 포함할 수 있다. 광전 변환층(PD)은 반도체 기판(1100) 내에 형성될 수 있다. 광전 변환층(PD)은 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다. 광전 변환층(PD)은 반도체 기판(1100) 내에 불순물이 도핑되어 형성될 수 있다. 예를 들어, 광전 변환층(PD)은 p형인 반도체 기판(1100) 내에 n형 불순물이 이온 주입되어 형성될 수 있다.
배선 구조부(2000)는 반도체 기판(1100)의 전면(1100a) 상에 배치될 수 있다. 배선 구조부(2000)는 트랜지스터들(TR)을 덮을 수 있다. 배선 구조부(2000)는 광전 변환층(PD)과 전기적으로 연결되는 리드아웃 회로들 및 샘플링 회로들을 포함할 수 있다. 예시적으로, 배선 구조부(2000)는 반도체 기판(1100)의 전면(1100a)을 덮는 배선간 절연막(2100) 및 배선간 절연막(2100) 내의 배선들(2200)을 포함할 수 있다.
광 투과부(3000)는 반도체 기판(1100)의 후면(1100b) 상에 배치될 수 있다. 광 투과부(3000)는 복수의 마이크로 렌즈(ML)들을 포함할 수 있다. 마이크로 렌즈(ML)들은 각각의 상기 단위 픽셀들에 대응되도록 배열될 수 있다. 예를 들어, 마이크로 렌즈(ML)들은 평면적 관점에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
마이크로 렌즈(ML)들은 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(ML)들은 광전 변환층(PD)에 입사되는 광을 집광시킬 수 있다. 마이크로 렌즈(ML)들은 예를 들어, 광투과성 수지를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 광 투과부(3000)는 표면 절연막(3050) 및 컬러 필터(3300)를 더 포함할 수 있다. 표면 절연막(3050)은 반도체 기판(1100)의 후면(1100b) 상에 적층될 수 있다. 컬러 필터(3300)는 표면 절연막(3050) 상에 배치될 수 있다. 컬러 필터(3300)는 각각의 단위 픽셀들(UP)에 대응되도록 배열될 수 있다.
몇몇 실시예에서, 컬러 필터(3300)들 사이에 그리드 패턴(3100)이 형성될 수 있다. 그리드 패턴(3100)은 표면 절연막(3050) 상에 형성될 수 있다. 몇몇 실시예에서, 그리드 패턴(3100)은 금속 패턴(3110) 및 저굴절률 패턴(3120)을 포함할 수 있다. 금속 패턴(3110) 및 저굴절률 패턴(3120)은 예를 들어, 표면 절연막(3050) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 표면 절연막(3050) 및 그리드 패턴(3100) 상에 제1 라이너(3200)가 더 형성될 수 있다. 제1 라이너(3200)는 예를 들어, 알루미늄 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 마이크로 렌즈(ML)들 상에 제2 라이너(3400)가 더 형성될 수 있다. 제2 라이너(3400)는 마이크로 렌즈(280)의 표면을 따라 연장될 수 있다. 제2 라이너(3400)는 예를 들어, 무기물 산화막(예를 들어, 실리콘 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물 및 이들의 조합)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
투명 기판(230)은 제1 반도체 칩(200)의 상면 상에 배치될 수 있다. 투명 기판(230)은 제1 반도체 칩(200)과 대향할 수 있다. 투명 기판(230)은 제1 반도체 칩(200)의 마이크로 렌즈(ML)들과 대향할 수 있다. 반도체 패키지에 제공되는 광은 투명 기판(230)을 관통하여 제1 반도체 칩(200)에 도달할 수 있다. 투명 기판(230)은 예를 들어, 유리 기판 또는 플라스틱 기판일 수 있으나, 이에 제한되는 것은 아니다.
투명 기판(230)의 상면은 평평(flat)할 수 있다. 투명 기판(230)의 상면은 단차를 포함하지 않을 수 있다. 투명 기판(230)은 전면을 통해 빛을 받을 수 있다. 투명 기판(230)의 상면은 전체 면적을 통해 빛을 받을 수 있다.
투명 기판(230)의 하면은 높이가 상이할 수 있다. 구체적으로, 투명 기판(230)은 제1 하면(230_BS1)과 제2 하면(230_BS2)을 가질 수 있다. 제1 하면(230_BS1)은 투명 기판(230)의 중심 영역에 배치될 수 있다. 제1 하면(230_BS1)은 제1 반도체 칩(200)의 센터부 상에 배치될 수 있다. 제1 하면(230_BS1)은 제1 반도체 칩(200)의 마이크로 렌즈(ML)들과 중첩될 수 있다. 제2 하면(230_BS2)은 제1 반도체 칩(200)의 엣지부 상에 배치될 수 있다. 제2 하면(230_BS2)은 제1 반도체 칩(200)의 마이크로 렌즈(ML)들과 중첩되지 않을 수 있다.
제2 하면(230_BS2)은 제1 하면(230_BS1)의 외측에 배치될 수 있다. 제2 하면(230_BS2)은 제1 하면(230_BS1)을 둘러쌀 수 있다. 제2 하면(230_BS2)은 제1 하면(230_BS1)보다 높게 배치될 수 있다. 즉, 제2 하면(230_BS2)은 제1 하면(230_BS1)의 상부에 배치될 수 있다.
제2 하면(230_BS2)이 제1 하면(230_BS1)의 상부에 배치됨에 따라 제1 하면(230_BS1)과 제2 하면(230_BS2)의 사이에 투명 기판(230)의 내측벽(230_ISW)이 배치될 수 있다. 즉, 제1 하면(230_BS1)과 제2 하면(230_BS2)이 단차를 두고 배치됨으로써 투명 기판(230)의 내측벽(230_ISW)이 배치될 수 있다. 내측벽(230_ISW)은 제1 하면(230_BS1)과 제2 하면(230_BS2)을 연결할 수 있다.
투명 기판(230)은 제1 영역(231)과 제2 영역(232)을 포함할 수 있다.
제1 영역(231)은 제2 영역(232)의 하부에 배치될 수 있다. 제1 영역(231)은 제2 영역(232)의 일부와 중첩될 수 있다. 제1 영역(231)은 제2 영역(232)으로부터 제1 반도체 칩(200)을 향해 돌출될 수 있다. 제1 영역(231)은 투명 기판(230)의 돌출부를 지칭할 수 있다. 제1 영역(231)은 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작다.
제2 영역(232)과 제1 영역(231)은 중첩될 수 있다. 제2 영역(232)은 제1 영역(231)의 상부에 배치될 수 있다. 제2 영역(232)은 제1 영역(231)을 덮을 수 있다. 제2 영역(232)은 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 크다.
제1 하면(230_BS1)은 제1 영역(231)의 하면을 지칭할 수 있다. 제2 하면(230_BS2)은 제1 영역(231)과 중첩하지 않는 제2 영역(232) 일부의 하면을 지칭할 수 있다. 제1 영역(231)이 제2 영역(232)으로부터 돌출되고, 제1 하면(230_BS1)이 제2 하면(230_BS2)보다 낮게 배치될 수 있다.
접착층(300)은 제1 반도체 칩(200)과 투명 기판(230) 사이에 배치될 수 있다. 접착층(300)은 제1 반도체 칩(200)의 상면 상에 투명 기판(230)을 고정할 수 있다. 접착층(300)은 예를 들어, 충전제(filler)를 함유하는 에폭시 수지 조성물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
접착층(300)은 광을 차단할 수 있다. 접착층(300)은 투명 기판(230)보다 광 투과율이 낮을 수 있다. 접착층(300)은 투명 기판(230)보다 광 흡수율이 높을 수 있다. 접착층(300)은 불투명할 수 있다. 예를 들어, 접착층(300)은 어두운 색상을 띨 수 있다.
접착층(300)은 제1 반도체 칩(200)의 상면 상에 배치될 수 있다. 접착층(300)은 제1 반도체 칩(200)의 상면과 접촉할 수 있다. 접착층(300)은 제1 칩 패드(202)를 덮을 수 있다. 접착층(300)은 본딩 와이어(204)의 일부를 덮을 수 있다. 다만 실시예는 이에 제한되지 않는다. 예를 들어, 접착층(300)은 제1 칩 패드(202)를 노출시킬 수 있다. 이와 같은 경우, 접착층(300)은 본딩 와이어(204)를 덮지 않을 수 있다.
접착층(300)은 투명 기판(230)의 하부에 배치될 수 있다. 접착층(300)은 투명 기판(230)의 제1 영역(231)과 중첩하지 않는 제2 영역(232)의 하부에 배치될 수 있다. 접착층(300)은 투명 기판(230)의 제2 하면(230_BS2)의 하부에 배치될 수 있다. 접착층(300)은 투명 기판(230)의 제2 하면(230_BS2)과 접촉할 수 있다. 접착층(300)의 상면(300_US)은 투명 기판(230)의 제2 하면(230_BS2)과 접촉할 수 있다. 접착층(300)은 투명 기판(230)의 내측벽(230_ISW)과 접촉할 수 있다.
접착층(300)은 일정한 폭을 가질 수 있다. 접착층(300)은 제1 방향(X)으로 일정한 폭(W300)을 가질 수 있다. 제1 반도체 칩(200)과 접촉하는 접착층(300)의 하면의 폭과 투명 기판(230)과 접촉하는 접착층(300)의 상면의 폭은 동일할 수 있다.
접착층(300)은 내측벽(300_ISW)을 포함할 수 있다. 접착층(300)은 내측벽(300_ISW)은 투명 기판(230)의 내측벽(230_ISW)과 접촉할 수 있다. 접착층(300)의 내측벽(300_ISW)은 투명 기판(230)의 내측벽(230_ISW)과 동일 평면에 배치될 수 있다. 투명 기판(230)의 내측벽(230_ISW)과 접촉하는 접착층(300)의 내측벽(300_ISW)은 평평(flat)할 수 있다. 예를 들어, 도 3을 참조하면, 접착층(300)의 내측벽(300_ISW)은 돌출되는 부분 없이 연장할 수 있다.
접착층(300)은 투명 기판(230)의 제1 하면(230_BS1)의 하부에 배치되지 않을 수 있다. 접착층(300)은 투명 기판(230)의 제1 하면(230_BS1)과 중첩되지 않을 수 있다.
몇몇 실시예에서, 접착층(300)은 제1 반도체 칩(200)과 투명 기판(230) 사이의 갭(220A)을 정의할 수 있다. 예를 들어, 접착층(300)은 평면적 관점에서 제1 반도체 칩(200)의 가장자리를 따라 연장되어 닫힌 고리를 형성할 수 있다. 이에 따라, 투명 기판(230)은 갭(220A)에 의해 제1 반도체 칩(200)으로부터 이격될 수 있다. 제1 반도체 칩(200)의 복수의 마이크로 렌즈(ML)들은 갭(220A) 내에 배치될 수 있다.
접착층(300)은 평면적 관점에서 복수의 마이크로 렌즈(ML)들을 둘러쌀 수 있다. 접착층(300)은 복수의 마이크로 렌즈(ML)와 중첩하지 않을 수 있다. 접착층(300)은 복수의 마이크로 렌즈(ML)와 중첩하지 않는 투명 기판(230)의 제2 영역(232)의 하부에 배치될 수 있다.
복수의 마이크로 렌즈(ML)는 투명 기판(230)의 제1 하면(230_BS1)의 하부에 배치될 수 있다. 복수의 마이크로 렌즈(ML)는 투명 기판(230)의 제1 하면(230_BS1)과 중첩할 수 있다. 복수의 마이크로 렌즈(ML)는 제3 폭(W3)으로 배치될 수 있다. 즉, 복수의 마이크로 렌즈(ML)가 정렬된 영역은 제3 폭(W3)을 가질 수 있다.
제3 폭(W3)은 제1 폭(W1)보다 같거나 작을 수 있다. 제1 하면(230_BS1)은 복수의 마이크로 렌즈(ML)가 정렬된 영역과 중첩할 수 있다. 제1 하면(230_BS1)의 크기는 복수의 마이크로 렌즈(ML)가 정렬된 영역의 크기보다 크거나 같을 수 있다. 제1 하면(230_BS1)의 제1 폭(W1)은 복수의 마이크로 렌즈(ML)가 정렬된 영역의 제3 폭(W3)보다 크거나 같을 수 있다.
복수의 마이크로 렌즈(ML)는 투명 기판(230)의 제2 하면(230_BS2)으로부터 이격될 수 있다. 예를 들어, 도 3을 참조하면, 복수의 마이크로 렌즈(ML)는 투명 기판(230)의 제2 하면(230_BS2)으로부터 제1 거리(D1)로 이격될 수 있다.
구체적으로, 투명 기판(230)의 제2 하면(230_BS2)과 제1 하면(230_BS1)을 연결하는 내측벽(230_ISW)은 복수의 마이크로 렌즈(ML) 중 최외곽에 배치된 마이크로 렌즈(ML)와 제1 거리(D1)로 이격될 수 있다. 투명 기판(230)의 내측벽(230_ISW)은 복수의 마이크로 렌즈(ML)와 중첩하지 않을 수 있다.
투명 기판(230)의 내측벽(230_ISW)과 최외곽에 배치된 마이크로 렌즈(ML)의 외측벽(ML_OSW) 사이의 거리는 제1 거리(D1)일 수 있다. 즉, 제1 거리(D1)는 단면도 상에서 투명 기판(230)의 제1 하면(230_BS1)이 복수의 마이크로 렌즈(ML)가 정렬된 영역을 넘어서 연장되는 거리를 지칭할 수 있다. 이 때, 제1 거리(D1)는 50μm 이하일 수 있다.
접착층(300)은 높이가 다른 제1 하면(230_BS1)과 제2 하면(230_BS2)을 가지는 투명 기판(230)의 하부에 배치됨으로써 외부로부터 입사되는 광을 차단할 수 있다. 예를 들어 투명 기판(230)의 정면으로부터 입사되는 광이 아닌 측면으로부터 입사되는 광을 차단할 수 있다.
단차가 있는 투명 기판(230)의 하부에 접착층(300)이 배치되고, 단차를 접착층(300)이 채우므로 입사하는 외부의 광을 더 넓은 각도 범위 내에서 차단할 수 있다.
접착층(300)의 측면은 평평한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 접착층(300)의 구성 물질 또는 접착층(300)의 형성 방법 등에 따라, 접착층(300)의 측면은 오목할 수도 있고, 볼록할 수도 있다.
몰딩막(220)은 제1 패키지 기판(100) 상에 배치될 수 있다. 몰딩막(220)은 제1 반도체 칩(200)과, 투명 기판(230)과, 접착층(300)을 둘러쌀 수 있다. 몰딩막(220)은 제1 반도체 칩(200)과, 투명 기판(230)과, 접착층(300)의 측면에 배치될 수 있다. 몰딩막(220)은 본딩 와이어(204)를 덮을 수 있다.
몰딩막(220)은 절연 물질을 포함할 수 있다. 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지(예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)) 등을 포함할 수 있다. 또는, 몰드층(220)은 감광성 절연재(PID; PhotoImageable Dielectric)를 포함할 수도 있다.
도 1 내지 도 3에서, 투명 기판(230)의 폭(또는 크기)은 제1 반도체 칩(200)의 폭(또는 크기)과 동일한 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 투명 기판(230)의 폭(또는 크기)은 제1 반도체 칩(200)의 폭(또는 크기)과 작거나 그보다 클 수도 있음은 물론이다.
도 5는 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 도 6 및 도 7은 도 5의 Q 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 4를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 5 내지 도 7을 참조하면, 접착층(300)은 각각 폭이 다른 제1 부분(301)과 제2 부분(302)를 포함할 수 있다. 접착층(300)의 내측벽이 평평하지 않을 수 있다.
제1 부분(301)은 투명 기판(230)의 제2 하면(230_BS2) 및 내측벽(230_ISW)과 접촉하는 부분을 지칭할 수 있다. 즉, 제1 부분(301)은 투명 기판(230)의 단차를 채우는 부분을 지칭할 수 있다. 제2 부분(302)은 제1 반도체 칩(200)의 상면과 접촉하는 부분을 지칭할 수 있다.
제1 부분(301)은 제2 부분(302)의 상부에 배치될 수 있다. 제1 부분(301)은 제2 부분(302)보다 제1 반도체 칩(200)의 센터부를 향해 더 연장될 수 있다. 제1 부분(301)은 투명 기판(230)의 내측벽(230_ISW)을 향해 돌출될 수 있다.
접착층(300)은 폭이 일정하지 않을 수 있다. 구체적으로, 제1 부분(301)은 제1 부분 폭(W301)을 가질 수 있다. 제2 부분(302)은 제2 부분 폭(W302)을 가질 수 있다. 제1 부분 폭(W301)은 제2 부분 폭(W302)보다 클 수 있다.
제2 부분(302)의 내측벽(302_ISW)은 투명 기판(230)의 내측벽(230_ISW)보다 외측에 배치될 수 있다. 제1 부분(301)의 내측벽(301_ISW)은 투명 기판(230)의 내측벽(230_ISW)과 동일 평면 상에 배치될 수 있다.
제2 부분(302)보다 내측으로 돌출된 제1 부분(301)의 일부와 제2 부분(302)의 내측벽(302_ISW)은 제1 반도체 칩(200)과 투명 기판(230) 사이의 갭(220A)을 정의할 수 있다.
제1 부분(301)이 제2 부분(302)보다 돌출되더라도, 제1 부분(301)은 복수의 마이크로 렌즈(ML)와 중첩하지 않을 수 있다. 즉, 제1 부분(301)의 내측벽(301_ISW)은 최외곽에 배치된 마이크로 렌즈(ML)의 외측벽(ML_OSW)과 동일 평면 상에 배치되거나, 외측에 배치될 수 있다.
예를 들어, 도 6을 참조하면, 제1 부분(301)의 내측벽(301_ISW)은 최외곽에 배치된 마이크로 렌즈(ML)의 외측벽(ML_OSW)과 동일 평면 상에 배치될 수 있다.
다른 예를 들어, 도 7을 참조하면, 제1 부분(301)의 내측벽(301_ISW)과 최외곽에 배치된 마이크로 렌즈(ML)의 외측벽(ML_OSW)은 제1 거리(D1)만큼 이격될 수 있다. 이 때, 제1 거리(D1)는 50μm 이하일 수 있다.
도 8은 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 7을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참조하면, 접착층(300)은 오목한 외측벽(300_OSW)을 가질 수 있다. 접착층(300)의 외측벽(300_OSW)은 내측으로 만입될 수 있다. 접착층(300)의 외측벽(300_OSW)은 제1 반도체 칩(200)의 센터부를 향해 오목하게 굴곡될 수 있다.
도 9 및 도 10은 또다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 9 및 도 10을 참조하면, 투명 기판(230)은 제1 영역(231), 제2 영역(232) 및 제3 영역(233)을 포함할 수 있다. 제3 영역(233)은 제2 영역(232) 상에 배치될 수 있다. 제2 영역(232)은 제3 영역(233)으로부터 돌출될 수 있다.
투명 기판(230)은 제1 하면(230_BS1)과, 제2 하면(230_BS2)과, 제3 하면(230_BS3)을 가질 수 있다. 제3 하면(230_BS3)은 제1 하면(230_BS1) 및 제2 하면(230_BS2)보다 높게 배치될 수 있다.
제3 하면(230_BS3)은 제2 하면(230_BS2)의 상부에 배치될 수 있다. 제2 하면(230_BS2)과 제3 하면(230_BS3)의 사이에 투명 기판(230)의 내측벽이 배치될 수 있다.
제3 하면(230_BS3)은 제1 반도체 칩(200)의 엣지부 상에 배치될 수 있다. 제3 하면(230_BS3)은 제1 반도체 칩(200)의 마이크로 렌즈(ML)들과 중첩되지 않을 수 있다. 제3 하면(230_BS3)은 제2 하면(230_BS2)의 외측에 배치될 수 있다. 제3 하면(230_BS3)은 제2 하면(230_BS2)을 둘러쌀 수 있다.
접착층(300)의 상면은 단차를 가질 수 있다. 구체적으로, 접착층(300)은 투명 기판(230)의 제2 하면(230_BS2)과 접촉하는 제1 상면(300_US1)을 가질 수 있다. 접착층(300)은 투명 기판(230)의 제3 하면(230_BS3)과 접촉하는 제2 상면(300_US2)을 가질 수 있다. 제2 상면(300_US2)은 제1 상면(300_US1)보다 높게 배치될 수 있다.
도 11은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다. 도 12는 도 11의 B-B를 따라서 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 투명 기판(230)은 몰딩막(220)의 상면을 덮을 수 있다. 예를 들어, 투명 기판(230)은 접착층(300)의 상면 및 몰딩막(220)의 상면을 따라 연장될 수 있다. 투명 기판(230)의 제2 하면(230_BS2)이 몰딩막(220)의 상면을 덮을 수 있다. 투명 기판(230)의 제2 하면(230_BS2)은 접착층(300)보다 외측으로 더 연장할 수 있다.
투명 기판(230)은 접착층(300)을 덮을 수 있다. 접착층(300)은 투명 기판(230)의 제2 하면(230_BS2)의 일부와 중첩할 수 있다. 투명 기판(230)의 측면은 제1 패키지 기판(100)의 측면과 동일 평면 상에 배치될 수 있다.
도 13 및 도 14는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 12를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제2 패키지 기판(10), 제2 접속 단자(40), 제2 반도체 칩(50) 및 제3 몰딩막(70)을 더 포함할 수 있다.
제2 패키지 기판(10)은 반도체 패키지용 기판일 수 있다. 일례로, 제2 패키지 기판(10)은 인쇄 회로 기판(PCB; Printed Circuit Board)일 수 있다. 또는, 제2 패키지 기판(10)은 세라믹 기판일 수도 있고, 웨이퍼 레벨 패키지(WLP; Wafer Level Package)용 기판 또는 패키지 레벨 패키지(PLP; Package Level Package)용 기판일 수도 있다.
제2 패키지 기판(10)은 서로 반대되는 제3 면(10a) 및 제4 면(10b)을 포함할 수 있다. 제2 패키지 기판(10)의 제3 면(10a)은 제1 패키지 기판(100)의 제2 면(100b)과 대향될 수 있다. 몇몇 실시예에서, 제2 패키지 기판(10)은 제2 배선층(12), 제3 기판 패드(20) 및 제4 기판 패드(30)를 포함할 수 있다.
제3 기판 패드(20)는 제2 배선층(12)의 상면 상에 배치될 수 있다. 제3 기판 패드(20)는 제2 패키지 기판(10)의 상면으로부터 노출될 수 있다. 예를 들어, 제3 기판 패드(20)는 제2 배선층(12)의 상면을 덮는 제3 보호층(14)에 의해 노출될 수 있다. 제3 보호층(14)은 솔더 레지스트층일 수 있으나, 이에 제한되는 것은 아니다.
제4 기판 패드(30)는 제2 배선층(12)의 하면 상에 배치될 수 있다. 제4 기판 패드(30)는 제2 패키지 기판(10)의 하면으로부터 노출될 수 있다. 예를 들어, 제4 기판 패드(30)는 제2 배선층(12)의 하면을 덮는 제4 보호층(16)에 의해 노출될 수 있다. 제4 보호층(16)은 솔더 레지스트층일 수 있으나, 이에 제한되는 것은 아니다.
제2 배선층(12)은 플라스틱 재질 또는 세라믹 재질 등의 절연막들과, 상기 절연막들 내에 배치되는 도전 비아들 및 도전 배선들을 포함할 수 있다. 제3 기판 패드(20)와 제4 기판 패드(30)는 제2 배선층(12)의 상기 도전 비아들 및 상기 도전 배선들에 의해 전기적으로 연결될 수 있다.
제2 접속 단자(40)는 제2 패키지 기판(10)의 제4 면(10b) 상에 배치될 수 있다. 제2 접속 단자(40)는 제2 패키지 기판(10)과 전기적으로 연결될 수 있다. 예를 들어, 제2 접속 단자(40)는 제2 패키지 기판(10)의 제4 기판 패드(30)에 부착될 수 있다. 제2 접속 단자(40)는 예를 들어, 솔더 볼(solder ball), 범프(bump) 등일 수 있다. 제2 접속 단자(40)는 몇몇 실시예에 따른 반도체 패키지와 외부 전자 장치 등을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제1 패키지 기판(100)과 제2 패키지 기판(10)은 전기적으로 연결될 수 있다. 예를 들어, 제1 접속 단자(130)는 제2 패키지 기판(10)의 제3 기판 패드(20)와 제1 패키지 기판(100)의 제2 기판 패드(120)를 연결할 수 있다.
제2 반도체 칩(50)은 제2 패키지 기판(10)의 제3 면(10a) 상에 실장될 수 있다. 제2 반도체 칩(50)은 제2 패키지 기판(10)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제2 패키지 기판(10)과 제2 반도체 칩(50)을 연결하는 제3 접속 단자(60)가 형성될 수 있다. 일례로, 제2 반도체 칩(50)은 제2 반도체 칩(50)의 하면으로부터 노출되는 제2 칩 패드(52)를 포함할 수 있다. 제3 접속 단자(60)는 제2 패키지 기판(10)의 제3 기판 패드(20)와 제2 반도체 칩(50)의 제2 칩 패드(52)를 연결할 수 있다. 즉, 제2 반도체 칩(50)은 플립 칩(flip chip) 본딩 방식에 의해 제2 패키지 기판(10) 상에 실장될 수 있다. 제3 접속 단자(60)는 예를 들어, 마이크로 범프일 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩(50)은 플립 칩 본딩 방식에 의해 제2 패키지 기판(10)과 전기적으로 연결되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제2 반도체 칩(50)은 본딩 와이어 또는 본딩 테이프 등에 의해 제2 패키지 기판(10)과 전기적으로 연결될 수도 있음은 물론이다.
몇몇 실시예에서, 제2 반도체 칩(50)은 메모리 반도체 칩, 디지털 신호 처리 집적 회로(Digital Signal Process Integrated Circuit), 주문형 집적 회로(ASIC; Application Specific Integrated Circuit) 및 드라이버(Driver) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 몰딩막(70)은 제2 패키지 기판(10)의 제3 면(10a) 상에 형성될 수 있다. 제3 몰딩막(70)은 제1 패키지 기판(100)과 제2 패키지 기판(10) 사이의 공간을 채울 수 있다. 예를 들어, 제3 몰딩막(70)은 제2 반도체 칩(50)의 측면을 둘러쌀 수 있다. 제1 접속 단자(130)는 제3 몰딩막(70)을 관통하여 제1 패키지 기판(100)과 제2 패키지 기판(10)을 연결할 수 있다. 제3 접속 단자(60)는 제3 몰딩막(70)을 관통하여 제2 패키지 기판(10)과 제2 반도체 칩(50)을 연결할 수 있다. 제3 몰딩막(70)은 예를 들어, EMC(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 14를 참조하면, 몇몇 실시예들에 따른 이미지 센서 패키지는 하우징(500)과 제3 패키지 기판(400)을 더 포함할 수 있다.
하우징(500)은 제1 반도체 칩(200)을 감싸고 있을 수 있다. 하우징(500)은 제1 반도체 칩(200)을 보호할 수 있다. 하우징(500)은 제1 반도체 칩(200)과 연결될 수 있다.
하우징(500)은 제1 내지 제4 렌즈(510- 740)을 포함할 수 있다. 제1 내지 제4 렌즈(510-540)는 하우징(500)과 연결될 수 있다. 제1 내지 제4 렌즈(510-540)는 빛을 제1 반도체 칩(200)으로 전달할 수 있다.
몇몇 실시예들에 따른 이미지 센서 패키지에서 렌즈는 4개인 것으로 도시되었지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 또한 몇몇 실시예에서, 제2 내지 제4 렌즈(520-540)는 곡면을 포함하는 것으로 도시되었지만, 기술적 사상이 이에 제한되는 것은 아니고, 평면을 포함할 수 있음은 물론이다.
도시되지는 않았지만, 제1 반도체 칩(200)과 제1 반도체 칩(200) 사이에 언더필 레이어를 포함할 수 있다. 언더필 레이어는 솔더 범프(105)를 감쌀 수 있다.
도 15 내지 도 22는 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15를 참조하면, 제1 패키지 기판(100) 상에 부착 필름(210)을 형성한다.
제1 패키지 기판(100)은 반도체 패키지용 기판일 수 있다. 일례로, 제1 패키지 기판(100)은 인쇄 회로 기판(PCB; Printed Circuit Board)일 수 있다. 제1 패키지 기판(100)은 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 몇몇 실시예에서, 제1 패키지 기판(100)은 제1 배선층(102), 제1 기판 패드(110) 및 제2 기판 패드(120)를 포함할 수 있다.
부착 필름(210)은 제1 패키지 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 부착 필름(210)은 예를 들어, 액상의 에폭시, 접착 테이프 또는 도전성 매개체를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 16을 참조하면, 부착 필름(210) 상에 제1 반도체 칩(200)을 부착한다.
제1 반도체 칩(200)은 부착 필름(210) 상에 부착되어 제1 패키지 기판(100)의 제1 면(100a) 상에 고정될 수 있다.
몇몇 실시예에서, 제1 반도체 칩(200)은 이미지 센서 칩일 수 있다. 예를 들어, 제1 반도체 칩(200)은 복수의 마이크로 렌즈(ML)들을 포함할 수 있다.
도 17을 참조하면, 제1 패키지 기판(100)과 제1 반도체 칩(200)을 연결하는 본딩 와이어(204)를 형성한다.
일례로, 제1 반도체 칩(200)은 제1 반도체 칩(200)의 상면으로부터 노출되는 제1 칩 패드(202)를 포함할 수 있다. 본딩 와이어(204)는 제1 패키지 기판(100)의 제1 기판 패드(110)와 제1 반도체 칩(200)의 제1 칩 패드(202)를 연결할 수 있다. 본딩 와이어(204)는 예를 들어, 금(Au) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 18을 참조하면, 제1 반도체 칩(200) 상에 접착층(300)을 형성한다.
몇몇 실시예에서, 접착층(300)은 평면적 관점에서 제1 반도체 칩(200)의 가장자리를 따라 연장되어 닫힌 고리를 형성할 수 있다. 즉, 접착층(300)은 제1 반도체 칩(200)의 상면 상에 댐 구조를 형성할 수 있다. 몇몇 실시예에서, 접착층(300)은 평면적 관점에서 복수의 마이크로 렌즈(ML)들을 둘러쌀 수 있다.
접착층(300)은 예를 들어, 충전제(filler)를 함유하는 에폭시 수지 조성물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 19를 참조하면, 접착층(300) 상에 투명 기판(230)을 부착한다.
투명 기판(230)은 예를 들어, 유리 기판 또는 플라스틱 기판일 수 있으나, 이에 제한되는 것은 아니다. 투명 기판(230)은 제1 반도체 칩(200)과 대향될 수 있다.
투명 기판(230)은 제1 영역(231)과 제2 영역(232)을 포함할 수 있다. 제1 영역(231)은 제2 영역(232)으로부터 아래로 돌출될 수 있다. 투명 기판(230)의 제1 영역(231)은 제1 반도체 칩(200)의 마이크로 렌즈(ML)를 향해 돌출될 수 있다. 투명 기판(230)의 제2 영역(232)이 접착층(300)과 중첩되도록 접착층(300) 상에 투명 기판(230)을 부착할 수 있다.
도 20을 참조하면, 접착층(300)을 경화한다.
예를 들어, UV(ultraviolet)를 조사됨으로써 접착층(300)이 경화될 수 있다. 접착층(300)이 경화되면서 투명 기판(230)과 제1 반도체 칩(200)이 부착될 수 있다. 접착층(300)은 투명 기판(230)의 제1 영역(231)의 측벽을 둘러싸도록 형태가 변형될 수 있다.
이에 따라, 제1 반도체 칩(200)과 투명 기판(230) 사이에 갭(220A)이 정의될 수 있다. 몇몇 실시예에서, 투명 기판(230)은 제1 반도체 칩(200)의 마이크로 렌즈(ML)들과 대향될 수 있다. 즉, 제1 반도체 칩(200)의 복수의 마이크로 렌즈(ML)들은 갭(220A) 내에 배치될 수 있다.
도 21을 참조하면, 제1 패키지 기판(100)의 제1 면(100a) 상에 몰딩막(220)을 형성한다.
몰딩막(220)은 제1 반도체 칩(200)으로부터 이격되어 제1 반도체 칩(200)의 측면을 둘러쌀 수 있다. 몰딩막(220)은 제1 반도체 칩(200), 투명 기판(230) 및 접착층(300)의 측벽을 둘러쌀 수 있다. 몰딩막(220)은 평면적 관점에서 제1 패키지 기판(100)의 가장자리를 따라 연장되어 닫힌 고리를 형성할 수 있다. 몰딩막(220)은 제1 패키지 기판(100) 상에 댐 구조를 형성할 수 있다. 예를 들어, 몰딩막(220)은 에폭시 수지 조성물을 포함할 수 있다.
도 22를 참조하면, 제1 패키지 기판(100)의 제2 면(100b) 상에 제1 접속 단자(130)를 형성한다.
제1 접속 단자(130)는 제1 패키지 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 제1 접속 단자(130)는 제1 패키지 기판(100)의 제2 기판 패드(120)에 부착될 수 있다. 제1 접속 단자(130)는 예를 들어, 솔더 볼(solder ball), 범프(bump) 등일 수 있다. 제1 접속 단자(130)는 주석(Sn) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 제1 반도체 칩
230: 투명 기판 300: 접착층

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 실장되는 반도체 칩;
    상기 반도체 칩 상에 배치되는 투명 기판; 및
    상기 반도체 칩과 상기 투명 기판 사이에 배치되고, 광을 차단하는 접착층을 포함하고,
    상기 투명 기판은,
    상기 반도체 칩과 마주보는 제1 하면과, 상기 반도체 칩과 마주보고 상기 제1 하면보다 상부에 배치되는 제2 하면과, 상기 제1 하면과 상기 제2 하면을 연결하는 제1 내측벽을 포함하고,
    상기 접착층은 상기 제2 하면 및 상기 제1 내측벽과 접촉하는, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 반도체 칩은,
    상기 투명 기판의 상기 제1 하면의 하부에 배치되는 복수의 마이크로 렌즈를 포함하는 이미지 센서 칩인, 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제1 내측벽은 상기 복수의 마이크로 렌즈와 비중첩하고,
    상기 복수의 마이크로 렌즈 중 최외곽에 배치된 마이크로 렌즈와 상기 제1 내측벽 사이의 거리는 50μm 이하인, 반도체 패키지.
  4. 제 1항에 있어서,
    평면도 관점에서, 상기 제2 하면은 상기 제1 하면을 둘러싸는, 반도체 패키지.
  5. 제 1항에 있어서,
    상기 접착층은,
    제1 부분과, 상기 제1 부분 아래에 배치되고 상기 제1 부분보다 작은 폭을 가지는 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 하면 및 상기 제1 내측벽과 접촉하는, 반도체 패키지.
  6. 제 1항에 있어서,
    상기 접착층은 상기 반도체 칩의 상면과 접촉하는, 반도체 패키지.
  7. 패키지 기판;
    상기 패키지 기판 상에 실장되고, 복수의 마이크로 렌즈를 포함하는 이미지 센서 칩;
    상기 이미지 센서 칩 상에 배치되는 투명 기판; 및
    상기 이미지 센서 칩과 상기 투명 기판 사이에 배치되고, 광을 차단하는 접착층을 포함하고,
    상기 투명 기판은 상기 복수의 마이크로 렌즈와 중첩하는 상기 투명 기판의 중심 영역에 상기 이미지 센서 칩을 향해 돌출된 돌출부를 포함하고,
    상기 접착층은, 상기 이미지 센서 칩의 상면과 접촉하고, 상기 돌출부의 측면과 접촉하여 상기 돌출부를 둘러싸는 이미지 센서 패키지.
  8. 제 7항에 있어서,
    상기 돌출부의 폭은 상기 복수의 마이크로 렌즈가 배치된 영역의 폭보다 크거나 같은, 이미지 센서 패키지.
  9. 제 7항에 있어서,
    상기 접착층은 상기 돌출부의 하면과 비중첩되는, 이미지 센서 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 실장되고, 복수의 마이크로 렌즈를 포함하는 이미지 센서 칩;
    상기 이미지 센서 칩 상에 배치되고, 제1 폭을 가지는 제1 부분과, 상기 제1 부분 상에 배치되고 상기 제1 폭보다 큰 제2 폭을 가지는 제2 부분을 포함하는 투명 기판; 및
    상기 투명 기판의 하부에서 상기 이미지 센서 칩의 가장자리를 따라 연장되고, 광을 차단하는 접착층을 포함하고,
    상기 접착층은 상기 이미지 센서 칩의 상면, 상기 제1 부분의 측벽 및 상기 제2 부분의 하면과 접촉하는, 이미지 센서 패키지.
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