KR20240013632A

KR20240013632A - 클럭 멀티플렉싱 회로

Info

Publication number: KR20240013632A
Application number: KR1020220124638A
Authority: KR
Inventors: 정용운; 정동혁; 유창식; 김기한
Original assignee: 삼성전자주식회사
Priority date: 2022-07-22
Filing date: 2022-09-29
Publication date: 2024-01-30

Abstract

본 개시의 실시 예에 따른 클럭 멀티플렉싱 회로는, 제1 입력 클럭 신호를 수신하는 제1 입력 단자 및 출력 펄스 신호를 출력하는 출력 단자 사이에 연결되고, 제2 입력 클럭 신호를 수신하는 제2 입력 단자의 로직 레벨에 기초하여 동작하는 제1 트랜지스터, 및 출력 단자 및 제1 전압 사이에 연결되고, 제2 입력 단자의 로직 레벨에 기초하여 동작하는 제2 트랜지스터를 포함할 수 있다. 특히, 제1 및 제2 입력 클럭 신호는 서로 다른 위상 및 서로 동일한 주기를 갖고, 출력 펄스 신호는, 제1 입력 클럭 신호가 제1 로직 레벨로 천이하는 제1 시점에 제1 로직 레벨로 천이하고, 제2 입력 클럭 신호가 제1 로직 레벨로 천이하는 제2 시점에 제2 로직 레벨로 천이하도록 구성될 수 있다.

Description

클럭 멀티플렉싱 회로{CLOCK MULTIPEXING CIRCUIT}

본 개시는 클럭 멀티플렉싱 회로에 관한 것이다. 보다 상세하게는, 본 개시는 서로 다른 위상의 클럭 신호들을 수신하고, 수신된 클럭 신호들의 엣지에 응답하여 토글하는 펄스 신호를 생성하는 클럭 멀티플렉싱 회로에 관한 것이다.

메모리 장치는 데이터를 생성, 처리, 또는 저장하기 위한 다양한 회로들을 포함할 수 있다. 예를 들어, 메모리 장치는 클럭 신호, 데이터 신호, 및 커맨드 신호를 기반으로 데이터를 저장하거나 또는 데이터를 출력하기 위한 다양한 회로들을 포함할 수 있다. 최근, 메모리 장치에서 처리되는 데이터의 양이 증가함에 따라, 클럭 신호의 주파수가 증가하고 있다. 그러나, 클럭 신호의 주파수가 증가하는 경우, 클럭 신호에 응답하여 동작하는 메모리 장치의 동작 신뢰도가 감소할 수 있다.

이에 따라, 상대적으로 낮은 주파수의 클럭 신호를 사용하며 고속으로 데이터를 처리하기 위해, 메모리 장치는 상대적으로 낮은 주파수의 서로 다른 위상을 갖는 클럭 신호들을 사용할 수 있다.

본 개시의 목적은 상술된 기술적 과제를 해결하는 것에 있다. 보다 상세하게는, 본 개시의 목적은 보다 단순한 구조의 클럭 멀티플렉싱 회로를 제공하는 것에 있다.

본 개시의 일 실시 예에 따른 클럭 멀티플렉싱 회로는, 제1 입력 클럭 신호를 수신하는 제1 입력 단자 및 출력 펄스 신호를 출력하는 출력 단자 사이에 연결되고, 제2 입력 클럭 신호를 수신하는 제2 입력 단자의 로직 레벨에 기초하여 동작하는 제1 트랜지스터, 및 상기 출력 단자 및 제1 전압 사이에 연결되고, 상기 제2 입력 단자의 로직 레벨에 기초하여 동작하는 제2 트랜지스터를 포함할 수 있다. 이 경우, 상기 제1 입력 클럭 신호 및 상기 제2 입력 클럭 신호는 서로 다른 위상 및 서로 동일한 주기를 갖고, 상기 출력 펄스 신호는, 상기 제1 입력 클럭 신호가 제1 로직 레벨로 천이하는 제1 시점에 상기 제1 로직 레벨로 천이하고, 상기 제2 입력 클럭 신호가 상기 제1 로직 레벨로 천이하는 제2 시점에 제2 로직 레벨로 천이하도록 구성될 수 있다.

본 개시의 일 실시 예에 따른 펄스 생성기는, 서로 다른 위상을 갖는 제1 내지 제4 클럭 신호를 포함하는 4-페이즈 클럭신호를 출력하는 위상 시프터, 및 상기 4-페이즈 클럭 신호에 기초하여 서로 다른 위상을 갖는 제1 내지 제4 펄스 신호를 각각 출력하는 제1 내지 제4 클럭 멀티플렉싱 회로를 포함하는 클럭 멀티플렉서를 포함할 수 있다. 이 경우, 상기 제1 클럭 멀티플렉싱 회로는, 상기 제1 클럭 신호를 수신하는 제1 입력 노드 및 상기 제1 펄스 신호를 출력하는 제1 출력 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제2 입력 노드의 로직 레벨에 기초하여 동작하는 제1 트랜지스터, 및 상기 제1 출력 노드 및 제1 전압 사이에 연결되고, 상기 제2 입력 노드의 로직 레벨에 기초하여 동작하는 제2 트랜지스터를 포함할 수 있다.

본 개시의 일 실시 예에 따른 메모리 장치는, 제1 내지 제n 클럭 신호(단, n은 4 이상의 자연수)를 포함하는 n-페이즈 클럭 신호에 기초하여, 제1 내지 제n 펄스 신호를 생성하는 클럭 멀티플렉서, 제1 내지 제m 데이터(단, m은 4 이상의 자연수)를 병렬적으로 출력하는 메모리 셀 어레이, 및 상기 제1 내지 제n 펄스 신호에 응답하여, 상기 제1 내지 제m 데이터를 순차적으로 제1 데이터 패드로 출력하도록 구성되는 시리얼라이저를 포함할 수 있고, 상기 클럭 멀티플렉서는 상기 제1 내지 제n 클럭 신호를 각각 생성하는 제1 내지 제n 클럭 멀티플렉싱 회로들을 포함할 수 있다. 이 경우, 상기 제1 멀티플렉싱 회로는, 제1 입력 노드 및 상기 제1 펄스 신호를 출력하는 제1 출력 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제2 입력 노드의 로직 레벨에 기초하여 동작하는 제1 트랜지스터, 및 상기 제1 출력 노드 및 제1 전압 사이에 연결되고, 상기 제2 입력 노드의 로직 레벨에 기초하여 동작하는 제2 트랜지스터를 포함할 수 있다.

본 개시의 실시 예에 따르면, 보다 단순한 구조의 클럭 멀티플렉싱 회로가 제공될 수 있다. 보다 상세하게는, 본 개시의 실시 예에 따르면, 클럭 멀티플렉싱 회로의 제작 비용이 감소될 수 있고, 클럭 멀티플렉싱 회로가 저전력으로 동작할 수 있다.

도 1은 본 개시의 실시 예에 따른 펄스 생성기를 보여주는 블록도이다.
도 2는 도 1의 클럭 멀티플렉서를 보다 상세하게 보여주는 블록도이다.
도 3은 도 1의 클럭 멀티플렉싱 회로를 보여주는 블록도이다.
도 4는 도 3의 제1 및 제2 입력 클럭 신호의 서로 다른 유형의 엣지에 응답하여 토글하는 출력 펄스 신호를 보여주는 타이밍도이다.
도 5는 일 실시 예에 따른 도 3의 클럭 멀티플렉싱 회로를 보여주는 회로도이다.
도 6은 일 실시 예에 따른 도 3의 클럭 멀티플렉싱 회로를 보여주는 회로도이다.
도 7은 본 개시의 실시 예에 따른 도 3의 클럭 멀티플렉싱 회로를 보여주는 회로도이다.
도 8은 도 5 내지 도 7의 클럭 멀티플렉싱 회로에 따른, 제1 및 제2 입력 클럭 신호 및 출력 펄스 신호의 관계를 보여주는 타이밍도이다.
도 9는 도 1의 클럭 멀티플렉싱 회로들이 도 7의 클럭 멀티플렉싱 회로로 구현되는 경우의, 도 1의 클럭 신호들 및 펄스 신호들 사이의 관계를 보여주는 타이밍도이다.
도 10은 본 개시의 다른 실시 예에 따른 도 3의 클럭 멀티플렉싱 회로를 보여주는 회로도이다.
도 11은 도 10의 클럭 멀티플렉싱 회로에 따른, 제1 및 제2 입력 클럭 신호 및 출력 펄스 신호의 관계를 보여주는 타이밍도이다.
도 12는 도 1의 클럭 멀티플렉싱 회로들이 도 10의 클럭 멀티플렉싱 회로로 구현되는 경우의, 도 1의 클럭 신호들 및 펄스 신호들 사이의 관계를 보여주는 타이밍도이다.
도 13은 도 7의 클럭 멀티플렉싱 회로에 따른, 제1 및 제2 입력 클럭 신호 및 출력 펄스 신호의 관계를 보여주는 타이밍도이다.
도 14는 도 1의 클럭 멀티플렉싱 회로들이 도 7의 클럭 멀티플렉싱 회로로 구현되는 경우의, 도 1의 클럭 신호들 및 펄스 신호들 사이의 관계를 보여주는 타이밍도이다.
도 15는 본 개시의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 16은 도 15의 메모리 장치를 보다 상세하게 보여주는 블록도이다.
도 17은 도 16의 입출력 회로를 보다 상세하게 보여주는 블록도이다.
도 18은 도 17의 펄스 신호에 응답하여 데이터 패드로 출력되는 데이터를 보여주는 타이밍도이다.
도 19은 도 15 내지 도 18의 메모리 장치가 적용된 메모리 모듈을 보여주는 블록도이다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다. 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 개시의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 개시의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 당업자에 의해 수행될 수 있다. 더욱이, 잘 알려진 기능들 및 구조들에 대한 설명들은 명확성 및 간결성을 위하여 생략된다. 이하의 도면들 또는 상세한 설명에서의 구성들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 본문에서 사용된 용어들은 본 개시의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.

상세한 설명에서 사용되는 드라이버(driver) 또는 블록(block) 등의 용어를 참조하여 설명되는 구성 요소들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 어플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(Micro Electro Mechanical System; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.

도 1은 본 개시의 실시 예에 따른 펄스 생성기를 보여주는 블록도이다. 도 1을 참조하면, 펄스 생성기(PG; pulse generator)는 위상 시프터(PS; phase shifter) 및 클럭 멀티플렉서(100; Clock multiplexer)를 포함할 수 있다.

위상 시프터(PS)는 레퍼런스 클럭(RCLK; reference clock)을 수신할 수 있다. 위상 시프터(PS)는 레퍼런스 클럭(RCLK)에 기초하여 n-페이즈 클럭 신호를 생성할 수 있다. 예를 들어, 위상 시프터(PS)는 레퍼런스 클럭(RCLK)을 서로 다른 위상만큼 지연시킴으로써 생성된 제1 내지 제n 클럭 신호들(CLK1~CLKn; clock signal)을 생성할 수 있다. 즉, n-페이즈 클럭 신호는 제1 내지 제n 클럭 신호들(CLK1~CLKn)을 포함할 수 있다.

일 실시 예에서, 제1 내지 제n 클럭 신호들(CLK1~CLKn)은 서로 동일한 주기를 가질 수 있고, 서로 다른 위상을 가질 수 있다.

일 실시 예에서, n은 4이상의 정수일 수 있다. 예를 들어, n이 4인 경우, n-페이즈 클럭 신호는 제1 내지 제4 클럭 신호들(CLK1~CLK4)을 포함할 수 있다. 이 경우, 제1 내지 제4 클럭 신호들(CLK1~CLK4)은 서로 90도(degree)만큼의 위상차를 가질 수 있다. 즉, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)보다 위상이 90도 늦고, 제3 클럭 신호(CLK3)는 제1 클럭 신호(CLK1)보다 위상이 180도 늦고, 그리고 제4 클럭 신호(CLK4)는 제1 클럭 신호(CLK1)보다 위상이 270도 늦을 수 있다. 이하에서는 보다 간결한 설명을 위해, n이 4인 실시 예가 대표적으로 설명될 것이다. 그러나, 본 개시의 범위는 이에 한정되지 않으며, n은 8, 16 또는 그 이상의 정수일 수 있다. 특히, n이 8인 실시 예는 이하의 도 13 및 도 14를 참조하여 상세하게 설명될 것이다.

일 실시 예에서, n은 4 이상의 정수일 수 있다.

일 실시 예에서, 펄스 생성기(PG)는 메모리 장치에 포함될 수 있다. 또한, 펄스 생성기(PG)는 외부로부터 레퍼런스 클럭(RCLK)을 수신할 수 있다. 즉, 레퍼런스 클럭(RCLK)은 메모리 장치 외부로부터 제공될 수 있다. 예를 들어, 레퍼런스 클럭(RCLK)은 메모리 컨트롤러로부터 제공될 수 있다.

클럭 멀티플렉서(100)는 제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n; clock multiplexing circuit #1 ~ clock multiplexing circuit #n)을 포함할 수 있다. 제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n)은 n-페이즈 클럭 신호를 멀티플렉싱하여, 제1 내지 제n 펄스 신호(PUL1~PULn; pulse signal)를 출력할 수 있다.

제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n) 각각은, 제1 내지 제n 클럭 신호들(CLK1~CLKn) 중 서로 다른 두 개의 클럭 신호에 기초하여 펄스 신호를 생성할 수 있다. 예를 들어, 제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n) 각각은 n-페이즈 클럭 신호의 서로 인접한 두 개의 클럭 신호에 기초하여 펄스 신호를 생성할 수 있다. 보다 상세하게는, 제1 내지 제n-1 클럭 멀티플렉싱 회로(110_1~110_n-1)들 중 하나인 제k 클럭 멀티플렉싱 회로(110_k)는, 제k 클럭 신호(CLKk) 및 제k+1 클럭 신호(CLKk+1)에 기초하여 제k 펄스 신호(PULk)를 생성할 수 있다. 그리고, 제n 클럭 멀티플렉싱 회로(110_n)는 제n 클럭 신호(CLKn) 및 제1 클럭 신호(CLK1)에 기초하여 제n 펄스 신호(PULn)를 생성할 수 있다. 멀티플렉서 (100)의 구성, 및 제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n) 각각의 구체적인 동작은 이하의 도면들을 참조하여 보다 상세하게 설명될 것이다.

일 실시 예에서, n-페이즈 클럭 신호에 포함되는 클럭 신호들 중, 위상차가 360/n도인 클럭 신호들은 서로 인접한 것으로 지칭될 수 있다. 예를 들어, 4-페이즈 클럭 신호에 포함되는 클럭 신호들 중, 위상차가 90도인 클럭 신호들은 서로 인접한 것으로 지칭될 수 있다.

도 2는 도 1의 클럭 멀티플렉서를 보다 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면 클럭 멀티플렉서(100)는 제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n)를 포함할 수 있다.

클럭 멀티플렉서(100)는 제1 내지 제n 입력 노드(IN1~INn; input node)를 포함할 수 있다. 클럭 멀티플렉서(100)는 제1 내지 제n 입력 노드(IN1~INn)를 통해 제1 내지 제n 클럭 신호들(CLK1~CLKn)을 수신할 수 있다. 예를 들어, 제1 클럭 신호(CLK1)는 제1 입력 노드(IN1)로 제공될 수 있고, 제n 클럭 신호(CLKn)는 제n 입력 노드(INn)로 제공될 수 있다.

제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n) 각각은 n-페이즈 클럭 신호의 서로 인접한 두 개의 클럭 신호에 기초하여 펄스 신호를 생성할 수 있다. 예를 들어, 제1 내지 제n-1 클럭 멀티플렉싱 회로들(110_1~110_n-1) 중 하나인 제k 클럭 멀티플렉싱 회로(110_k)는, 제k 입력 노드(INk) 및 제k+1 입력 노드(INk+1)과 연결될 수 있다. 제n 클럭 멀티플렉싱 회로(110_n)는 제n 입력 노드(INn) 및 제n+1 입력 노드(INn+1)과 연결될 수 있다.

제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n) 각각은 연결된 입력 노드들로부터 서로 다른 위상의 클럭 신호들을 수신할 수 있다. 제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n) 각각은 수신된 클럭 신호들에 기초하여 펄스 신호를 생성할 수 있다. 예를 들어, 제1 클럭 멀티플렉싱 회로(110_1)는 제1 입력 노드(IN1)를 통해 제1 클럭 신호(CLK1)를 수신할 수 있고, 제2 입력 노드(IN2)를 통해 제2 클럭 신호(CLK2)를 수신할 수 있다. 이 경우, 제1 클럭 멀티플렉싱 회로(110_1)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 제1 펄스 신호(PUL1)를 생성할 수 있다. 제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n) 각각의 구체적인 동작은 이하의 도면들을 참조하여 보다 상세하게 설명될 것이다.

도 3은 도 1의 클럭 멀티플렉싱 회로를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 클럭 멀티플렉싱 회로(110)는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)를 수신할 수 있다. 클럭 멀티플렉싱 회로(110)는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)에 기초하여 출력 펄스 신호(OPUL)를 출력할 수 있다.

클럭 멀티플렉싱 회로(110)는 도 1의 제1 내지 제n 클럭 멀티플렉싱 회로들(110_1~110_n) 중 하나 이상과 대응될 수 있다. 예를 들어, 제1 클럭 멀티플렉싱 회로(110_1)는 클럭 멀티플렉싱 회로(110)일 수 있다. 이 경우, 제1 입력 클럭 신호(ICLKa)는 제1 클럭 신호(CLK1)과 대응될 수 있고, 제2 입력 클럭 신호(ICLKb)는 제2 클럭 신호(CLK2)와 대응될 수 있다. 출력 펄스 신호(OPUL)는 제1 펄스 신호(PUL1)와 대응될 수 있다.

일 실시 예에서, 제1 입력 클럭 신호(ICLKa)는 제2 입력 클럭 신호(ICLKb)보다 빠른 위상을 가질 수 있다. 예를 들어, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)는 n-페이즈 클럭 신호에 포함되는 서로 다른 위상의(또는, 서로 인접한) 클럭 신호일 수 있다. 보다 상세하게는, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 위상은 360/n도(degree) 만큼 차이날 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않는다.

출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 엣지(edge)에 응답하여 토글할 수 있다. 예를 들어, 출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 서로 다른 유형의 엣지에 응답하여 토글할 수 있다. 또는, 출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 서로 동일한 유형의 엣지에 응답하여 토글할 수 있다.

입력 클럭 신호들의 서로 다른 유형의 엣지에 응답하여 토글하는 출력 펄스 신호(OPUL)를 생성하는 클럭 멀티플렉싱 회로(110)는 이하의 도 4를 참조하여 보다 상세하게 설명된다.

입력 클럭 신호의 서로 동일한 유형의 엣지에 응답하여 토글하는 출력 펄스 신호(OPUL)를 생성하는 클럭 멀티플렉싱 회로(110)는 이하의 도 5 내지 도 14를 참조하여 보다 상세하게 설명된다.

일 실시 예에서, 클럭 멀티플렉싱 회로(110)는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 포함할 수 있다. 이 경우, 클럭 멀티플렉싱 회로(110)는 제1 입력 단자를 통해 제1 입력 클럭 신호(ICLKa)를 수신할 수 있고, 제2 입력 단자를 통해 제2 입력 클럭 신호(ICLKb)를 수신할 수 있고, 그리고 출력 단자를 통해 출력 펄스 신호(OPUL)를 출력할 수 있다.

일 실시 예에서, 클럭 멀티플렉싱 회로(110)는 서로 다른 채널 유형을 갖는 두 개의 트랜지스터를 포함할 수 있다. 서로 다른 채널 유형을 갖는 두 개의 트랜지스터를 포함하는 클럭 멀티플렉싱 회로(110)는 이하의 도 7 및 도 10을 참조하여 보다 상세하게 설명된다.

도 4는 도 3의 제1 및 제2 입력 클럭 신호의 서로 다른 유형의 엣지에 응답하여 토글하는 출력 펄스 신호를 보여주는 타이밍도이다. 도 4의 가로축은 시간을 나타낼 수 있고, 세로축은 신호의 로직 레벨을 나타낼 수 있다.

보다 간결한 설명을 위해 이하에서는 도 3 및 도 4를 참조하여, 제2 입력 클럭 신호(ICLKb)의 라이징 엣지(rising edge) 및 제1 입력 클럭 신호(ICLKa)의 폴링 엣지(falling edge)에 응답하여 토글하는 출력 펄스 신호(OPUL)가 대표적으로 설명된다. 또한, 이하에서는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)가 4-페이즈 클럭 신호에 포함되는 실시 예가 대표적으로 설명될 것이다. 그러나 본 개시의 범위는 이에 한정되지 않는다.

제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 주기는 서로 동일할 수 있다. 예를 들어, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)는 각각 주기(Tp)를 가질 수 있다.

제2 입력 클럭 신호(ICLKb)의 위상은 제1 입력 클럭 신호(ICLKa)의 위상보다 90도만큼(즉, n=4인 경우, 360/n도 만큼) 늦을 수 있다. 예를 들어, 제1 입력 클럭 신호(ICLKa)는 제0 시점(t0)에 로직 로우에서 로직 하이로 천이할 수 있다. 즉, 제1 입력 클럭 신호(ICLKa)는 제0 시점(t0)에 라이징 엣지를 가질 수 있다. 제2 입력 클럭 신호(ICLKb)는 제0 시점(t0)보다 늦은 제1 시점(t1)에 로직 로우에서 로직 하이로 천이할 수 있다. 즉, 제2 입력 클럭 신호(ICLKb)는 제1 시점(t1)에 라이징 엣지를 가질 수 있다. 이 경우, 제0 시점(t0) 및 제1 시점(t1) 사이의 시간 간격은, 주기(Tp)의 1/4일 수 있다.

제1 입력 클럭 신호(ICLKa)는 제2 시점(t2)에 로직 하이에서 로직 로우로 천이할 수 있다. 즉, 제1 입력 클럭 신호(ICLKa)는 제2 시점(t2)에 폴링 엣지를 가질 수 있다. 이 경우, 제0 시점(t0) 및 제2 시점(t2) 사이의 시간 간격은, 주기(Tp)의 1/2일 수 있다.

출력 펄스 신호(OPUL)는 제1 시점(t1)에 로직 로우에서 로직 하이로 천이할 수 있다. 즉, 출력 펄스 신호(OPUL)는 제2 입력 클럭 신호(ICLKb)의 라이징 엣지에 응답하여 로직 하이로 천이할 수 있다. 출력 펄스 신호(OPUL)는 제2 시점(t2)에 로직 하이에서 로직 로우로 천이할 수 있다. 즉, 출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa)의 폴링 엣지에 응답하여 로직 로우로 천이할 수 있다.

일 실시 예에서, 출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)와 동일한 주기를 가질 수 있다. 예를 들어, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 다음 주기에도, 출력 펄스 신호(OPUL)의 로직 레벨은 상술된 것과 유사한 방식으로 천이할 수 있다.

일 실시 예에서, 클럭 멀티플렉싱 회로(110)는 AND, NAND, OR, NOR 등의 논리 연산을 수행하여, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)에 기초하여 출력 펄스 신호(OPUL)를 생성할 수 있다. 이 경우, 출력 펄스 신호(OPUL)가 로직 로우에서 로직 하이로 천이하는 제1 시점(t1) 및 로직 하이에서 로직 로우로 천이하는 제2 시점(t2) 사이의 시간 간격은, 제2 입력 클럭 신호(ICLKb)의 라이징 엣지 시점 및 제1 입력 클럭 신호(ICLKa)의 폴링 엣지 시점에 기초하여 결정될 수 있다. 따라서, 정밀한 클럭 멀티플렉싱 회로(110)의 동작을 위해, 클럭 신호의 라이징 엣지 시점뿐 아니라, 폴링 엣지 시점이 정확하게 결정될 것이 요구될 수 있다. 그러나, 라이징 엣지 시점 및 폴링 엣지 시점이 모두 정확한 높은 주파수의 n-페이즈 클럭 신호를 생성하는 것은 높은 기술적 난이도를 요구할 수 있다.

이에 따라, 클럭 멀티플렉싱 회로(110)는, 입력 클럭 신호들의 서로 다른 유형의 엣지에 응답하여 토글하는 출력 펄스 신호(OPUL)를 생성하도록 구현되는 대신, 입력 클럭 신호들에 대한 서로 동일한 유형의 엣지에 응답하여 토글하는 출력 펄스 신호(OPUL)를 생성하도록 구현될 수 있다. 따라서, 이하의 도 5 내지 도 14에서는, 입력 클럭 신호들의 서로 동일한 유형의 엣지에 응답하여 토글하는 출력 펄스 신호(OPUL)를 생성하는 클럭 멀티플렉싱 회로(110)에 대한 실시 예들이 설명될 것이다.

도 5는 일 실시 예에 따른 도 3의 클럭 멀티플렉싱 회로를 보여주는 회로도이다. 도 3 및 도 5를 참조하면, 클럭 멀티플렉싱 회로(11a)는 딜레이 매칭 회로(DMCa; delay matching circuit) 및 낸드 게이트(NAND)를 포함할 수 있다.

딜레이 매칭 회로(DMCa)는 제1 입력 클럭 신호(ICLKa)를 수신하고, 제1 입력 클럭 신호(ICLKa)와 동일한 위상의 신호를 낸드 게이트(NAND)의 제1 입력 단자로 제공할 수 있다. 예를 들어, 딜레이 매칭 회로(DMCa)는 제1 입력 클럭 신호(ICLKa)를 짝수(even) 개의 인버터(INV)를 포함하는 인버터 열에 통과 시킨 후, 낸드 게이트(NAND)의 제1 입력 단자로 제공할 수 있다.

딜레이 매칭 회로(DMCa)는 제2 입력 클럭 신호(ICLKb)를 수신하고, 제2 입력 클럭 신호(ICLKb)과 반대 위상을 갖는 신호를 낸드 게이트(NAND)의 제2 입력 단자로 제공할 수 있다. 예를 들어, 딜레이 매칭 회로(DMCa)는 제2 입력 클럭 신호(ICLKb)를 홀수(odd) 개의 인버터(INV)를 포함하는 인버터 열에 통과 시킨 후, 낸드 게이트(NAND)의 제2 입력 단자로 제공할 수 있다.

딜레이 매칭 회로(DMCa)는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)를 동일한 시간 길이만큼 딜레이시켜 낸드 게이트(NAND)의 입력 단자들로 각각 제공할 수 있다. 예를 들어, 제1 입력 클럭 신호(ICLKa) 및 낸드 게이트(NAND)의 제1 입력 단자로 제공되는 신호 사이의 딜레이는, 제2 입력 클럭 신호(ICLKb) 및 낸드 게이트(NAND)의 제2 입력 단자로 제공되는 신호 사이의 딜레이와 동일할 수 있다.

낸드 게이트(NAND)는 딜레이 매칭 회로(DMCa)로부터 수신된 신호들에 대해 NAND(not-AND) 연산을 수행할 수 있다. 낸드 게이트(NAND)는 NAND(not-AND) 연산 수행 결과를 인버터(INV)로 제공할 수 있다. NAND(not-AND) 연산 수행 결과를 수신한 인버터(INV)는 출력 펄스 신호(OPUL)를 출력할 수 있다.

이 경우, 출력 펄스 신호(OPUL)은 입력 클럭 신호들에 대한 서로 동일한 유형의 엣지에 응답하여 토글할 수 있다. 예를 들어, 출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa)의 라이징 엣지 시점에 로직 로우에서 로직 하이로 천이할 수 있고, 제2 입력 클럭 신호(ICLKb)의 라이징 엣지 시점에 로직 하이에서 로직 로우로 천이할 수 있다. 입력 클럭 신호들에 대한 서로 동일한 유형의 엣지에 응답하여 토글하는 출력 펄스 신호(OPUL)는 이하의 도 8을 참조하여 보다 상세하게 설명된다.

그러나, 도 5의 실시 예에 따르면, 제2 입력 클럭 신호(ICLKb)를 위상 반전하되 제1 입력 클럭 신호(ICLKa)와 동일한 시간 길이만큼 지연되도록 하기 위해, 복수의 인버터(INV)가 필요할 수 있다. 이 경우, 클럭 멀티플렉싱 회로(11a)의 사이즈가 커질 수 있고, 클럭 멀티플렉싱 회로(11a)의 소비 전력이 증가할 수 있다. 또한, 서로 다른 수의 인버터 열들이 서로 동일한 길이의 딜레이를 유발하도록 구성되어야 하므로, 펄스 생성기(PG)의 생산 수율이 감소할 수 있다.

도 6는 일 실시 예에 따른 도 3의 클럭 멀티플렉싱 회로를 보여주는 회로도이다. 도 3 및 도 6를 참조하면, 클럭 멀티플렉싱 회로(11b)는 딜레이 매칭 회로(DMCb) 및 낸드 게이트(NAND)를 포함할 수 있다.

딜레이 매칭 회로(DMCb)는 제1 입력 클럭 신호(ICLKa)를 수신하고, 제1 입력 클럭 신호(ICLKa)와 동일한 위상의 신호를 낸드 게이트(NAND)의 제1 입력 단자로 제공할 수 있다. 예를 들어, 딜레이 매칭 회로(DMCb)는 제1 입력 클럭 신호(ICLKa)를 짝수(even) 개의 인버터(INV)를 포함하는 인버터 열에 통과 시킨 후, 낸드 게이트(NAND)의 제1 입력 단자로 제공할 수 있다.

딜레이 매칭 회로(DMCb)는 제2 입력 클럭 신호(ICLKb)를 수신하고, 제2 입력 클럭 신호(ICLKb)와 반대 위상을 갖는 신호를 낸드 게이트(NAND)의 제2 입력 단자로 제공할 수 있다. 예를 들어, 딜레이 매칭 회로(DMCa)는 제2 입력 클럭 신호(ICLKb)를 홀수(odd) 개의 인버터(INV)를 포함하는 인버터 열에 통과 시키고, 트랜스미션 게이트(TG; transmission gate)에 통과 시킨 후 낸드 게이트(NAND)의 제2 입력 단자로 제공할 수 있다.

일 실시 예에서, 트랜스미션 게이트(TG)는 서로 병렬로 연결된 PMOS(p-channel metal-oxide-semiconductor) 트랜지스터(PT) 및 NMOS(n-channel metal-oxide-semiconductor) 트랜지스터(NT)를 포함할 수 있다. PMOS 트랜지스터(PT)의 게이트 단자는 접지 전압에 연결될 수 있고, NMOS 트랜지스터(NT)의 게이트 단자는 전원 전압(VDD)에 연결될 수 있다.

클럭 멀티플렉싱 회로(11b)의 낸드 게이트(NAND)의 출력 단자에는 인버터(INV)가 연결될 수 있다. 클럭 멀티플렉싱 회로(11b)의 낸드 게이트(NAND) 및 인버터(INV)의 기능은 앞서 도 5를 참조하여 설명된 것과 유사하므로 상세한 설명은 생략된다.

일 실시 예에서, 도 6의 실시 예에 따라 도 5를 참조하여 설명된 것과 유사하게, 출력 펄스 신호(OPUL)는 입력 클럭 신호들에 대한 서로 동일한 유형의 엣지에 응답하여 토글할 수 있다. 입력 클럭 신호들에 대한 서로 동일한 유형의 엣지에 응답하여 토글하는 출력 펄스 신호(OPUL)는 이하의 도 8을 참조하여 보다 상세하게 설명된다.

그러나, 도 6의 실시 예에 따르면, 인버터와 동일한 길이의 딜레이를 유발하되, 통과되는 신호의 위상을 반전시키지 않기 위해, 트랜스미션 게이트(TG)가 사용될 수 있다. 이 경우, 트랜스미션 게이트(TG)를 통과함에 따라 클럭 신호의 라이징 엣지 및 폴링 엣지의 슬로프(slope)의 크기가 감소할 수 있다. 이 경우, 클럭 신호에 기초하여 동작하는 전자 장치의 동작 정확도가 감소할 수 있다.

도 7은 본 개시의 실시 예에 따른 도 3의 클럭 멀티플렉싱 회로를 보여주는 회로도이다. 도 7을 참조하면, 클럭 멀티플렉싱 회로(110a)는 제1 노드(N1)를 통해 제1 입력 클럭 신호(ICLKa)를 수신할 수 있다. 클럭 멀티플렉싱 회로(110a)는 제2 노드(N2)를 통해 제2 입력 클럭 신호(ICLKb)를 수신할 수 있다.

일 실시 예에서, 제1 노드(N1)는 도 3의 클럭 멀티플렉싱 회로(110)의 제1 입력 단자와 연결될 수 있고, 제2 노드(N2)는 도 3의 클럭 멀티플렉싱 회로(110)의 제2 입력 단자와 연결될 수 있고, 그리고 제3 노드는 도 3의 클럭 멀티플렉싱 회로(110)의 출력 단자와 연결될 수 있다.

클럭 멀티플렉싱 회로(110a)는 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)를 포함할 수 있다. 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)는 서로 다른 타입의 채널을 가질 수 있다. 예를 들어, 제1 트랜지스터(TRa)는 PMOS 트랜지스터일 수 있고, 제2 트랜지스터(TRb)는 NMOS 트랜지스터일 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않는다.

제1 트랜지스터(TRa)는 제1 노드(N1) 및 제3 노드(N3) 사이에 연결될 수 있다. 제1 트랜지스터(TRa)는 제2 노드(N2)의 로직 레벨에 응답하여 동작할 수 있다. 예를 들어, 제1 트랜지스터(TRa)는 제2 노드(N2)로 수신되는 제2 입력 클럭 신호(ICLKb)의 로직 레벨에 응답하여 동작할 수 있다.

보다 상세하게는, 제1 트랜지스터(TRa)는 제2 입력 클럭 신호(ICLKb)가 로직 로우인 경우 턴-온될 수 있다. 이 경우, 제3 노드(N3)의 로직 레벨은 제1 노드(N1)의 로직 레벨(즉, 제1 입력 클럭 신호(ICLKa)의 로직 레벨)로 결정될 수 있다. 반면, 제1 트랜지스터(TRa)는 제2 입력 클럭 신호(ICLKb)가 로직 하이인 경우 턴-오프될 수 있다.

제2 트랜지스터(TRb)는 제3 노드(N3) 및 접지 전압 사이에 연결될 수 있다. 제2 트랜지스터(TRb)는 제2 노드(N2)의 로직 레벨에 응답하여 동작할 수 있다. 예를 들어, 제2 트랜지스터(TRb)는 제2 노드(N2)로 수신되는 제2 입력 클럭 신호(ICLKb)의 로직 레벨에 응답하여 동작할 수 있다.

보다 상세하게는, 제2 트랜지스터(TRb)는 제2 입력 클럭 신호(ICLKb)가 로직 하이인 경우 턴-온될 수 있다. 이 경우, 제3 노드(N3)의 로직 레벨은 접지 전압과 대응되는 로직 레벨(즉, 로직 로우)로 결정될 수 있다. 반면, 제2 트랜지스터(TRb)는 제2 입력 클럭 신호(ICLKb)가 로직 로우인 경우 턴-오프될 수 있다.

출력 펄스 신호(OPUL)의 로직 레벨은 제3 노드의 로직 레벨과 대응될 수 있다. 즉, 제2 입력 클럭 신호(ICLKb)가 로직 하이인 경우, 출력 펄스 신호(OPUL)의 로직 레벨은 로직 로우일 수 있다. 제2 입력 클럭 신호(ICLKb)가 로직 로우인 경우, 출력 펄스 신호(OPUL)의 로직 레벨은 제1 입력 클럭 신호(ICLKa)의 로직 레벨과 동일할 수 있다.

즉, 도 7의 실시 예에 따르면, 도 5 내지 도 6를 참조하여 설명된 것과 유사하게, 클럭 멀티플렉싱 회로(110a)는, 입력 클럭 신호들의 서로 동일한 유형의 엣지에 응답하여 토글하는 출력 펄스 신호(OPUL)를 생성할 수 있다. 입력 클럭 신호들의 서로 동일한 유형의 엣지에 응답하여 토글하는 출력 펄스 신호(OPUL)는 이하의 도 8을 참조하여 보다 상세하게 설명된다.

특히, 도 7의 실시 예에 따르면, 클럭 멀티플렉싱 회로(110a)는 복수의 인버터들(INV), 트랜스미션 게이트(TG), 및 낸드 게이트(NAND)를 포함하지 않고도, 상술된 도 5 및 도 6에 도시된 출력 펄스 신호들과 동일한 타이밍에 천이하는 출력 펄스 신호(OPUL)를 생성할 수 있다. 즉, 본 개시의 실시 예에 따르면, 보다 적은 수의 트랜지스터를 포함하더라도 동일한 기능을 수행하는 클럭 멀티플렉싱 회로가 제공될 수 있다. 따라서, 본 개시의 실시 예의 클럭 멀티플렉싱 회로(110a)에 따르면, 회로의 복잡도(complexity)가 감소할 수 있고, 회로 제조 비용이 감소할 수 있고, 회로 면적이 감소할 수 있고, 회로의 전력 소모가 감소할 수 있고, 그리고 회로의 발열이 감소할 수 있다.

도 8은 도 5 내지 도 7의 클럭 멀티플렉싱 회로에 따른, 제1 및 제2 입력 클럭 신호 및 출력 펄스 신호의 관계를 보여주는 타이밍도이다. 도 8의 가로축은 시간을 나타낼 수 있고, 세로축은 신호의 로직 레벨을 나타낼 수 있다.

도 8에서는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)가 4-페이즈 클럭 신호에 포함되는 실시 예가 설명될 것이다. 즉, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)는 서로 90도(즉, n=8인 경우의 360/n)의 위상 차이를 가질 수 있다.

도 5 내지 도 7의 클럭 멀티플렉싱 회로는, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 라이징 엣지(rising edge)에 응답하여 토글하는 출력 펄스 신호(OPUL)를 생성할 수 있다. 주기(Tp), 및 제0 시점(t0), 제1 시점(t1), 제2 시점(t2), 및 제4 시점(t4)의 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 로직 레벨은 앞서 도 4를 참조하여 설명된 것과 유사하므로 상세한 설명은 생략된다.

제2 입력 클럭 신호(ICLKb)는 제3 시점(t3)에 로직 하이에서 로직 로우로 천이할 수 있다. 이 경우, 제3 시점(t3) 및 제2 시점(t2) 사이의 시간 간격은 주기(Tp)의 1/4배일 수 있다.

도 7 및 도 8을 참조하면, 출력 펄스 신호(OPUL)의 로직 레벨은 제3 노드(N3)의 로직 레벨과 대응될 수 있다. 즉, 제2 입력 클럭 신호(ICLKb)가 로직 하이인 제1 시점(t1) 내지 제3 시점(t3) 사이의 시구간에서, 출력 펄스 신호(OPUL)는 로직 로우일 수 있다. 제2 입력 클럭 신호(ICLKb)가 로직 로우인 제0 시점(t0) 내지 제1 시점(t1), 및 제3 시점(t3) 내지 제4 시점(t4) 사이의 시구간들에서, 출력 펄스 신호(OPUL)의 로직 레벨은 제1 입력 클럭 신호(ICLKa)의 로직 레벨과 동일할 수 있다. 예를 들어, 제0 시점(t0) 내지 제1 시점(t1) 사이의 시구간에서 출력 펄스 신호(OPUL)는 로직 하이일 수 있고, 제3 시점(t3) 내지 제4 시점(t4) 사이의 시구간에서 출력 펄스 신호(OPUL)는 로직 로우일 수 있다.

즉, 도 7의 실시 예에 따르면, 출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa)의 라이징 엣지에 응답하여, 제0 시점(t0)에 로직 하이로 천이할 수 있다. 또한, 출력 펄스 신호(OPUL)는 제2 입력 클럭 신호(ICLKb)의 라이징 엣지에 응답하여, 제1 시점(t1)에 로직 로우로 천이할 수 있다. 이 경우, 클럭 신호의 라이징 엣지 시점이 정확하게 결정되는 경우(즉, 폴링 엣지 시점에 오차가 발생하더라도) 클럭 멀티플렉싱 회로(110)가 정밀하게 동작할 수 있다.

도 9는 도 1의 클럭 멀티플렉싱 회로들이 도 7의 클럭 멀티플렉싱 회로로 구현되는 경우의, 도 1의 클럭 신호들 및 펄스 신호들 사이의 관계를 보여주는 타이밍도이다. 도 9에서는 n은 4인 실시 예(즉, 4-페이즈 클럭 신호에 기초하여 클럭 멀티플렉서(100)가 동작하는 실시 예)가 대표적으로 설명될 것이다. 도 9의 가로축은 시간을 나타낼 수 있고, 세로축은 신호의 로직 레벨을 나타낼 수 있다.

도 1, 도 7 내지 도 9를 참조하면, 제1 내지 제4 클럭 신호들(CLK1~CLK4)은 서로 동일한 주기(Tp)를 가질 수 있고, 서로 다른 위상을 가질 수 있다. 예를 들어, 제1 클럭 신호(CLK1)는 제0 시점(t0)에 로직 하이로 천이할 수 있고, 제2 클럭 신호(CLK2)는 제1 시점(t1)에 로직 하이로 천이할 수 있고, 제3 클럭 신호(CLK3)는 제2 시점(t2)에 로직 하이로 천이할 수 있고, 그리고 제4 클럭 신호(CLK4)는 제3 시점(t3)에 로직 하이로 천이할 수 있다.

제1 내지 제4 클럭 멀티플렉싱 회로들(110_1~110_4) 각각은 상술된 도 7의 클럭 멀티플렉싱 회로(110a)와 동일하게 구현될 수 있다. 제1 내지 제4 클럭 멀티플렉싱 회로(110_1~110_4)는 각각 두 개의 인접한 클럭 신호들을 수신하여 출력 펄스를 생성할 수 있다. 예를 들어, 제1 클럭 멀티플렉싱 회로(110_1)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 수신하여 제1 펄스 신호(PUL1)를 생성할 수 있다. 이 경우, 제1 펄스 신호(PUL1)는, 제2 클럭 신호(CLK2)가 로직 하이인 제1 시점(t1) 내지 제3 시점(t3) 사이의 시구간에서, 로직 로우일 수 있다. 제1 펄스 신호(PUL1)는, 제2 클럭 신호(CLK2)가 로직 로우인 제0 시점(t0) 내지 제1 시점(t1), 및 제3 시점(t3) 내지 제4 시점(t4) 사이의 시구간들에서, 제1 클럭 신호(CLK1)의 로직 레벨과 동일한 로직 레벨을 가질 수 있다. 예를 들어, 제0 시점(t0) 내지 제1 시점(t1) 사이의 시구간에서 제1 펄스 신호(PUL1)는 로직 하이일 수 있고, 제3 시점(t3) 내지 제4 시점(t4) 사이의 시구간에서 제1 펄스 신호(PUL1)는 로직 로우일 수 있다.

이와 유사하게, 제2 내지 제4 클럭 멀티플렉싱 회로(110_2~110_4)는 제2 내지 제4 펄스 신호(PUL2~PUL4)를 각각 생성할 수 있다. 이 경우, 제1 내지 제4 펄스 신호(PUL1~PUL4)는 서로 90도의 위상차를 가질 수 있다. 예를 들어, 제1 펄스 신호(PUL1)는 제0 시점(t0) 내지 제1 시점(t1)에 로직 하이일 수 있고, 제2 펄스 신호(PUL2)는 제1 시점(t1) 내지 제2 시점(t2)에 로직 하이일 수 있고, 제3 펄스 신호(PUL3)는 제2 시점(t2) 내지 제3 시점(t3)에 로직 하이일 수 있고, 그리고 제4 펄스 신호(PUL4)는 제3 시점(t3) 내지 제4 시점(t4)에 로직 하이일 수 있다.

일 실시 예에서, 제1 내지 제4 펄스 신호(PUL1~PUL4)는 펄스 생성기(PG) 외부의 전자 회로에 대한 제어 신호로 사용될 수 있다. 예를 들어, 제1 내지 제4 펄스 신호(PUL1~PUL4)는 메모리 장치의 입출력 회로의 동작에 사용될 수 있다. 메모리 장치의 입출력 회로의 동작에 본 개시의 펄스 신호가 사용되는 실시 예는 이하의 도 15 내지 도 20을 참조하여 상세하게 설명될 것이다.

도 10은 본 개시의 다른 실시 예에 따른 도 3의 클럭 멀티플렉싱 회로를 보여주는 회로도이다. 도 10을 참조하면, 클럭 멀티플렉싱 회로(110b)는 제4 노드(N4)를 통해 제1 입력 클럭 신호(ICLKa)를 수신할 수 있다. 클럭 멀티플렉싱 회로(110b)는 제5 노드(N5)를 통해 제2 입력 클럭 신호(ICLKb)를 수신할 수 있다.

일 실시 예에서, 제4 노드(N4)는 도 3의 클럭 멀티플렉싱 회로(110)의 제1 입력 단자와 연결될 수 있고, 제5 노드(N5)는 도 3의 클럭 멀티플렉싱 회로(110)의 제2 입력 단자와 연결될 수 있고, 그리고 제6 노드는 도 3의 클럭 멀티플렉싱 회로(110)의 출력 단자와 연결될 수 있다.

클럭 멀티플렉싱 회로(110b)는 제3 트랜지스터(TRc) 및 제4 트랜지스터(TRd)를 포함할 수 있다. 제3 트랜지스터(TRc) 및 제4 트랜지스터(TRd)는 서로 다른 타입의 채널을 가질 수 있다. 예를 들어, 제3 트랜지스터(TRc)는 NMOS 트랜지스터일 수 있고, 제4 트랜지스터(TRd)는 PMOS 트랜지스터일 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않는다.

제3 트랜지스터(TRc)는 제4 노드(N4) 및 제6 노드(N6) 사이에 연결될 수 있다. 제3 트랜지스터(TRc)는 제5 노드(N5)의 로직 레벨에 응답하여 동작할 수 있다. 예를 들어, 제3 트랜지스터(TRc)는 제5 노드(N5)로 수신되는 제2 입력 클럭 신호(ICLKb)의 로직 레벨에 응답하여 동작할 수 있다.

보다 상세하게는, 제3 트랜지스터(TRc)는 제2 입력 클럭 신호(ICLKb)가 로직 하이인 경우 턴-온될 수 있다. 이 경우, 제6 노드(N6)의 로직 레벨은 제4 노드(N4)의 로직 레벨(즉, 제1 입력 클럭 신호(ICLKa)의 로직 레벨)로 결정될 수 있다. 반면, 제3 트랜지스터(TRc)는 제2 입력 클럭 신호(ICLKb)가 로직 로우인 경우 턴-오프될 수 있다.

제4 트랜지스터(TRd)는 제6 노드(N6) 및 전원 전압(VDD) 사이에 연결될 수 있다. 제4 트랜지스터(TRd)는 제5 노드(N5)의 로직 레벨에 응답하여 동작할 수 있다. 예를 들어, 제4 트랜지스터(TRd)는 제5 노드(N5)로 수신되는 제2 입력 클럭 신호(ICLKb)의 로직 레벨에 응답하여 동작할 수 있다.

보다 상세하게는, 제4 트랜지스터(TRd)는 제2 입력 클럭 신호(ICLKb)가 로직 로우인 경우 턴-온될 수 있다. 이 경우, 제6 노드(N6)의 로직 레벨은 전원 전압(VDD)과 대응되는 로직 레벨(즉, 로직 하이)로 결정될 수 있다. 반면, 제4 트랜지스터(TRd)는 제2 입력 클럭 신호(ICLKb)가 로직 하이인 경우 턴-오프될 수 있다.

출력 펄스 신호(OPUL)의 로직 레벨은 제6 노드의 로직 레벨과 대응될 수 있다. 즉, 제2 입력 클럭 신호(ICLKb)가 로직 로우인 경우, 출력 펄스 신호(OPUL)의 로직 레벨은 로직 하이일 수 있다. 제2 입력 클럭 신호(ICLKb)가 로직 하이인 경우, 출력 펄스 신호(OPUL)의 로직 레벨은 제1 입력 클럭 신호(ICLKa)의 로직 레벨과 동일할 수 있다.

즉, 출력 펄스 신호(OPUL)은 입력 클럭 신호들에 대한 서로 동일한 유형의 엣지에 응답하여 토글할 수 있다. 예를 들어, 출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa)의 폴링 엣지 시점에 로직 하이에서 로직 로우로 천이할 수 있고, 제2 입력 클럭 신호(ICLKb)의 폴링 엣지 시점에 로직 로우에서 로직 하이로 천이할 수 있다.

일 실시 예에서, 클럭 멀티플렉싱 회로(110b)의 제6 노드(N6)에는 인버터가 더 연결될 수 있다. 이 경우, 인버터를 통해 출력되는 신호는 반전 출력 펄스 신호로 지칭될 수 있다. 반전 출력 펄스 신호는 이하의 도 11을 참조하여 보다 상세하게 설명될 것이다.

도 11은 도 10의 클럭 멀티플렉싱 회로에 따른, 제1 및 제2 입력 클럭 신호 및 출력 펄스 신호의 관계를 보여주는 타이밍도이다. 도 11의 가로축은 시간을 나타낼 수 있고, 세로축은 신호의 로직 레벨을 나타낼 수 있다.

주기(Tp) 및 제0 내지 제4 시점(t0~t4)의, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 로직 레벨은 앞서 도 4를 참조하여 설명된 것과 유사하므로 상세한 설명은 생략된다.

도 10 및 도 11을 참조하면, 출력 펄스 신호(OPUL)의 로직 레벨은 제6 노드(N6)의 로직 레벨과 대응될 수 있다. 즉, 제2 입력 클럭 신호(ICLKb)가 로직 로우인 제0 시점(t0) 내지 제1 시점(t1), 및 제3 시점(t3) 내지 제4 시점(t4) 사이의 시구간들에서 출력 펄스 신호(OPUL)는 로직 하이일 수 있다. 제2 입력 클럭 신호(ICLKb)가 로직 하이인 제1 시점(t1) 내지 제3 시점(t3) 사이의 시구간에서, 출력 펄스 신호(OPUL)의 로직 레벨은 제1 입력 클럭 신호(ICLKa)의 로직 레벨과 동일할 수 있다. 예를 들어, 제1 시점(t1) 내지 제2 시점(t2) 사이의 시구간에서 출력 펄스 신호(OPUL)는 로직 하이일 수 있고, 제2 시점(t2) 내지 제3 시점(t3) 사이의 시구간에서 출력 펄스 신호(OPUL)는 로직 로우일 수 있다.

즉, 도 10의 실시 예에 따르면, 출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa)의 폴링 엣지에 응답하여, 제2 시점(t2)에 로직 로우로 천이할 수 있다. 또한, 출력 펄스 신호(OPUL)는 제2 입력 클럭 신호(ICLKb)의 폴링 엣지에 응답하여, 제3 시점(t3)에 로직 하이로 천이할 수 있다.

일 실시 예에서, 반전 출력 펄스 신호(OPUL_bar)의 로직 레벨은 출력 펄스 신호(OPUL)의 로직 레벨과 반대일 수 있다. 예를 들어, 반전 출력 펄스 신호(OPUL_bar)는 제1 입력 클럭 신호(ICLKa)의 폴링 엣지에 응답하여, 제2 시점(t2)에 로직 하이로 천이할 수 있다. 또한, 반전 출력 펄스 신호(OPUL_bar)는 제2 입력 클럭 신호(ICLKb)의 폴링 엣지에 응답하여, 제3 시점(t3)에 로직 로우로 천이할 수 있다.

도 12는 도 1의 클럭 멀티플렉싱 회로들이 도 10의 클럭 멀티플렉싱 회로로 구현되는 경우의, 도 1의 클럭 신호들 및 펄스 신호들 사이의 관계를 보여주는 타이밍도이다. 도 12의 가로축은 시간을 나타낼 수 있고, 세로축은 신호의 로직 레벨을 나타낼 수 있다.

도 12에서는 n은 4인 실시 예(즉, 4-페이즈 클럭 신호에 기초하여 클럭 멀티플렉서(100)가 동작하는 실시 예)가 대표적으로 설명될 것이다. 도 1, 도 10 내지 도 12를 참조하면, 제1 내지 제4 클럭 신호들(CLK1~CLK4)은 서로 동일한 주기(Tp)를 가질 수 있고, 서로 다른 위상을 가질 수 있다. 제0 내지 제4 시점(t1~t4)의 제1 내지 제4 클럭 신호들(CLK1~CLK4)의 로직 레벨은 앞서 도 9를 참조하여 설명된 것과 유사하므로 상세한 설명은 생략된다.

제1 내지 제4 클럭 멀티플렉싱 회로(110_1~110_4) 각각은 상술된 도 10의 클럭 멀티플렉싱 회로(110b)와 동일하게 구현될 수 있다. 제1 내지 제4 클럭 멀티플렉싱 회로(110_1~110_4)는 각각 두 개의 인접한 클럭 신호들을 수신하여 출력 펄스를 생성할 수 있다. 예를 들어, 제1 클럭 멀티플렉싱 회로(110_1)은 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 수신하여 제1 펄스 신호(PUL1)를 생성할 수 있다. 이 경우, 제2 입력 클럭 신호(ICLKb)가 로직 로우인 제0 시점(t0) 내지 제1 시점(t1), 및 제3 시점(t3) 내지 제4 시점(t4) 사이의 시구간들에서 제1 펄스 신호(PUL1)는 로직 하이일 수 있다. 제2 입력 클럭 신호(ICLKb)가 로직 하이인 제1 시점(t1) 내지 제3 시점(t3) 사이의 시구간에서, 제1 펄스 신호(PUL1)는 제1 입력 클럭 신호(ICLKa)의 로직 레벨과 동일한 로직 레벨을 가질 수 있다. 예를 들어, 제1 시점(t1) 내지 제2 시점(t2) 사이의 시구간에서 제1 펄스 신호(PUL1)는 로직 하이일 수 있고, 제2 시점(t2) 내지 제3 시점(t3) 사이의 시구간에서 제1 펄스 신호(PUL1)는 로직 로우일 수 있다.

이와 유사하게, 제2 내지 제4 클럭 멀티플렉싱 회로(110_2~110_4)는 제2 내지 제4 펄스 신호(PUL2~PUL4)를 각각 생성할 수 있다. 이 경우, 제1 내지 제4 펄스 신호(PUL1~PUL4)는 서로 90도의 위상차를 가질 수 있다. 예를 들어, 제1 펄스 신호(PUL1)는 제2 시점(t2) 내지 제3 시점(t3)에 로직 로우일 수 있고, 제2 펄스 신호(PUL2)는 제3 시점(t3) 내지 제4 시점(t4)에 로직 로우일 수 있고, 제3 펄스 신호(PUL3)는 제0 시점(t0) 내지 제1 시점(t1)에 로직 로우일 수 있고, 그리고 제4 펄스 신호(PUL4)는 제1 시점(t1) 내지 제2 시점(t2)에 로직 로우일 수 있다.

일 실시 예에서, 제1 내지 제4 펄스 신호(PUL1~PUL4)는 펄스 생성기(PG) 외부의 전자 회로의 제어 신호로 사용될 수 있다. 예를 들어, 제1 내지 제4 펄스 신호(PUL1~PUL4)는 메모리 장치의 입출력 회로의 동작에 사용될 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고, 제1 내지 제4 펄스 신호(PUL1~PUL4)가 반전된 신호가 메모리 장치의 입출력 회로의 동작에 사용될 수도 있다.

도 13은 도 7의 클럭 멀티플렉싱 회로에 따른, 제1 및 제2 입력 클럭 신호 및 출력 펄스 신호의 관계를 보여주는 타이밍도이다. 도 13의 가로축은 시간을 나타낼 수 있고, 세로축은 신호의 로직 레벨을 나타낼 수 있다.

도 13에서는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)가 8-페이즈 클럭 신호에 포함되는 실시 예가 설명될 것이다. 즉, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)는 서로 45도(즉, n=8인 경우의 360/n)의 위상 차이를 가질 수 있다.

예를 들어, 도 7 및 도 13을 참조하면, 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)는 주기(Tp)를 가질 수 있다. 보다 상세하게는, 제1 입력 클럭 신호(ICLKa)는 제10 시점(t10)에 로직 로우에서 로직 하이로 천이할 수 있고, 제18 시점(t18)에 로직 로우에서 로직 하이로 천이할 수 있다. 이 경우, 제18 시점(t18) 및 제10 시점(t10) 사이의 시간 간격은 주기(Tp)와 동일할 수 있다.

제2 입력 클럭 신호(ICLKb)는 제11 시점(t11)에 로직 로우에서 로직 하이로 천이할 수 있다. 이 경우, 제11 시점(t11) 및 제10 시점(t10) 사이의 시간 간격은 주기(Tp)의 1/8배일 수 있다.

출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa) 및 제2 입력 클럭 신호(ICLKb)의 라이징 엣지(rising edge)에 응답하여 토글(즉, 로직 레벨이 천이)할 수 있다. 예를 들어, 출력 펄스 신호(OPUL)는 제1 입력 클럭 신호(ICLKa)가 로직 로우에서 로직 하이로 천이하는 제10 시점(t10)에 로직 로우에서 로직 하이로 천이할 수 있고, 제2 입력 클럭 신호(ICLKb)가 로직 로우에서 로직 하이로 천이하는 제11 시점(t11)에 로직 하이에서 로직 로우로 천이할 수 있다.

도 8을 참조하여 4-페이즈 클럭 신호에 포함되는 인접한 두 개의 클럭 신호에 기초하여 생성된 출력 펄스 신호가 설명되고, 도 13을 참조하여 8-페이즈 클럭 신호에 포함되는 인접한 두 개의 클럭 신호에 기초하여 생성된 출력 펄스 신호가 설명되었지만, 본 개시의 범위는 이에 한정되지 않는다. 즉, 본 개시의 실시 예에 따른 클럭 멀티플렉싱 회로(110)는 4-페이즈 클럭 신호뿐 아니라, 임의의 정수 n에 대해, n-페이즈 클럭 신호에 기초하여 출력 펄스 신호를 생성할 수 있다. 보다 상세하게는, 클럭 멀티플렉싱 회로(110)는 n-페이즈 클럭 신호에 포함되는 인접한 두 개의 클럭 신호(즉, 위상이 서로 360/n도 차이나는 클럭 신호들)에 기초하여 출력 펄스 신호를 생성할 수 있다.

도 14는 도 1의 클럭 멀티플렉싱 회로들이 도 7의 클럭 멀티플렉싱 회로로 구현되는 경우의, 도 1의 클럭 신호들 및 펄스 신호들 사이의 관계를 보여주는 타이밍도이다. 도 14의 가로축은 시간을 나타낼 수 있고, 세로축은 신호의 로직 레벨을 나타낼 수 있다.

도 14에서는 n은 8인 실시 예(즉, 8-페이즈 클럭 신호에 기초하여 클럭 멀티플렉서(100)가 동작하는 실시 예)가 대표적으로 설명될 것이다.

도 1, 도 7, 및 도 13 내지 도 14를 참조하면, 제1 내지 제8 클럭 신호들(CLK1~CLK8)은 서로 동일한 주기(Tp)를 가질 수 있고, 서로 다른 위상을 가질 수 있다. 예를 들어, 제1 내지 제8 클럭 신호(CLK1~CLK8)는 각각 제10 내지 제17 시점(t10~t17)에 로직 하이로 천이할 수 있다.

제1 내지 제8 클럭 멀티플렉싱 회로(110_1~110_8) 각각은 상술된 도 7의 클럭 멀티플렉싱 회로(110a)와 동일하게 구현될 수 있다. 제1 내지 제8 클럭 멀티플렉싱 회로(110_1~110_8)는 각각 두 개의 인접한 클럭 신호들을 수신하여 출력 펄스를 생성할 수 있다. 예를 들어, 제1 클럭 멀티플렉싱 회로(110_1)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 수신하여 제1 펄스 신호(PUL1)를 생성할 수 있다. 이 경우, 제1 펄스 신호(PUL1)는, 제2 클럭 신호(CLK2)가 로직 하이인 제11 시점(t11) 내지 제15 시점(t15) 사이의 시구간에서, 로직 로우일 수 있다. 제1 펄스 신호(PUL1)는, 제2 클럭 신호(CLK2)가 로직 로우인 제10 시점(t10) 내지 제11 시점(t11), 및 제15 시점(t15) 내지 제18 시점(t18) 사이의 시구간들에서, 제1 클럭 신호(CLK1)의 로직 레벨과 동일한 로직 레벨을 가질 수 있다. 예를 들어, 제10 시점(t10) 내지 제11 시점(t11) 사이의 시구간에서 제1 펄스 신호(PUL1)는 로직 하이일 수 있고, 제15 시점(t15) 내지 제18 시점(t18) 사이의 시구간에서 제1 펄스 신호(PUL1)는 로직 로우일 수 있다.

이와 유사하게, 제2 내지 제8 클럭 멀티플렉싱 회로(110_2~110_4)는 제2 내지 제8 펄스 신호(PUL2~PUL4)를 각각 생성할 수 있다. 이 경우, 제1 내지 제8 펄스 신호(PUL1~PUL8)는 서로 45도의 위상차를 가질 수 있다. 제1 내지 제8 펄스 신호(PUL1~PUL8)들 각각이 로직 하이인 시구간은 앞서 설명된 것과 유사한 방식으로 결정되므로, 상세한 설명은 생략된다.

도 15는 본 개시의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(1000; memory system)은 메모리 장치(1100; memory device) 및 메모리 컨트롤러(1200; memory controller)를 포함할 수 있다.

메모리 컨트롤러(1200)는 클럭 생성기(1210; clock generator)를 포함할 수 있다. 클럭 생성기(1210)는 레퍼런스 클럭(RCLK)를 생성할 수 있다.

메모리 컨트롤러(1200)는 메모리 장치(1100)로 레퍼런스 클럭(RCLK), 및 커맨드/어드레스(CA; command/address)를 전송할 수 있다. 메모리 장치(1100)는 커맨드/어드레스(CA)에 응답하여, 메모리 컨트롤러(1200)로부터 제공된 데이터(Data)를 저장하거나, 메모리 컨트롤러(1200)로 데이터(Data)를 제공할 수 있다.

일 실시 예에서, 메모리 장치(1100)는 동적 랜덤 엑세스 메모리(DRAM; Dynamic Random Access Memory)이고, 메모리 컨트롤러(1200) 및 메모리 장치(1100)는 DDR(Double Data Rate) 인터페이스를 기반으로 서로 통신할 수 있다. 그러나, 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(1100)는 SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), ReRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory) 등과 같은 다양한 메모리 장치들 중 어느 하나일 수 있으며, 메모리 컨트롤러(11) 및 메모리 장치(1100)는 LPDDR(Low Power Double Data Rate), USB(Universal Serial Bus), MMC(Multimedia Card), PCI(Peripheral Component Interconnect), PCI-e(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface) 등과 같은 다양한 인터페이스들 중 어느 하나를 기반으로 통신할 수 있다.

메모리 장치(1100)는 펄스 생성기(PG)를 포함할 수 있다. 펄스 생성기(PG)는 레퍼런스 클럭(RCLK)에 기초하여, n-페이즈 클럭 신호를 생성할 수 있다. 즉, 펄스 생성기(PG)는 레퍼런스 클럭(RCLK)를 기반으로 서로 다른 위상을 갖는 제1 내지 제n 클럭 신호들을 생성할 수 있다.

일 실시 예에서, 펄스 생성기(PG)에 의해 생성되는 제1 내지 제n 클럭 신호들은 레퍼런스 클럭(RCLK)과 동일한 주기를 가질 수 있다.

펄스 생성기(PG)는 제1 내지 제n 클럭 멀티플렉싱 회로들(1161_1~1161_n)을 포함할 수 있다. 펄스 생성기(PG)는 n-페이즈 클럭 신호에 기초하여, 제1 내지 제n 펄스 신호들을 생성할 수 있다. 예를 들어, 제1 내지 제n 클럭 멀티플렉싱 회로들(1161_1~1161_n)은 n-페이즈 클럭 신호에 기초하여, 제1 내지 제n 펄스 신호들을 각각 생성할 수 있다.

제1 내지 제n 클럭 멀티플렉싱 회로들(1161_1~1161_n) 각각은 n-페이즈 클럭 신호의 인접한 두 개의 클럭 신호들을 수신하여 펄스 신호를 생성할 수 있다. 제1 내지 제n 클럭 멀티플렉싱 회로들 각각은, 수신된 두 개의 클럭 신호의 동일한 유형의 엣지에 응답하여 토글하는 펄스 신호를 생성할 수 있다.

일 실시 예에서, 펄스 생성기(PG)는 도 1 및 도 2를 참조하여 설명된 펄스 생성기와 유사한 방식으로 구현될 수 있다. 또한, 제1 내지 제n 클럭 멀티플렉싱 회로들 각각은, 도 7을 참조하여 설명된 클럭 멀티플렉싱 회로(110a) 또는 도 10을 참조하여 설명된 클럭 멀티플렉싱 회로(110b)로 구현될 수 있다. 이하에서는 보다 간결한 설명을 위해, 제1 내지 제n 클럭 멀티플렉싱 회로들 각각이 도 7을 참조하여 설명된 클럭 멀티플렉싱 회로(110a)로 구현된 실시 예가 대표적으로 설명될 것이다. 그러나 본 개시의 범위는 이에 한정되지 않는다.

도 16은 도 15의 메모리 장치를 보다 상세하게 보여주는 블록도이다. 도 15 및 도 16을 참조하면, 메모리 장치(1100)는 펄스 생성기(PG), 커맨드/어드레스 디코더(1110; CA decoder), 제어 로직 회로(1120; Control logic circuit), 메모리 셀 어레이(1130; memory cell array), 감지 증폭기 및 쓰기 드라이버(1140; Sense amplifier & Write Driver), 및 입출력 회로(1150)를 포함할 수 있다.

펄스 생성기(PG)는 위상 시프터(PS) 및 클럭 멀티플렉서(1160)를 포함할 수 있다. 위상 시프터(PS)는 레퍼런스 클럭 패드(PAD_RCLK)를 통해, 메모리 컨트롤러(1200)로부터 레퍼런스 클럭(RCLK)를 수신할 수 있다. 위상 시프터(PS)는 레퍼런스 클럭(RCLK)에 기초하여 n-페이즈 클럭 신호를 생성할 수 있다. 펄스 생성기(PG) 및 위상 시프터(PS)의 구성 및 동작은 앞서 도 1을 참조하여 설명된 것과 유사하므로 상세한 설명은 생략된다.

클럭 멀티플렉서(1160)는 제1 내지 제n 클럭 멀티플렉싱 회로들(1161_1~1161_n)을 포함할 수 있다. 제1 내지 제n 클럭 멀티플렉싱 회로들(1161_1~1161_n)은 n-페이즈 클럭 신호에 기초하여, 제1 내지 제n 펄스 신호(PUL1~PULn)을 각각 출력할 수 있다.

보다 상세하게는, 제1 내지 제n 클럭 멀티플렉싱 회로들(1161_1~1161_n) 각각은 n-페이즈 클럭 신호의 인접한 두 개의 클럭 신호들을 수신하여 펄스 신호를 생성할 수 있다. 예를 들어, 제1 클럭 멀티플렉싱 회로(1161_1)은 제1 및 제2 클럭 신호(CLK1, CLK2)에 기초하여 제1 펄스 신호(PUL1)을 생성할 수 있다. 이와 유사하게, 제k 클럭 멀티플렉싱 회로(1161_k; 단, k는 1이상 n-1 이하의 정수)는 제k 및 제k+1 클럭 신호(CLKk, CLKk+1)에 기초하여 제k 펄스 신호(PULk)를 생성할 수 있다. 그리고, 제n 클럭 멀티플렉싱 회로(1161_n)는 제n 및 제1 클럭 신호(CLKn, CLK1)에 기초하여 제n 펄스 신호(PULn)를 생성할 수 있다.

클럭 멀티플렉서(1160) 및 클럭 멀티플렉싱 회로들(1161_1~1161_n)의 구성 및 동작은 앞서 도 1 내지 도 14를 참조하여 설명된 클럭 멀티플렉서(100), 및 클럭 멀티플렉싱 회로(110)과 유사하므로, 상세한 설명은 생략된다.

커맨드/어드레스 디코더(1110)는 메모리 컨트롤러(1200)로부터 커맨드/어드레스 패드(PAD_CA)를 통해 커맨드/어드레스(CA)를 수신하고, 수신된 커맨드/어드레스(CA)를 디코딩(decoding)할 수 있다.

제어 로직 회로(1120)는 디코딩 된 커맨드/어드레스(CA)에 응답하여, 메모리 장치(1100)의 전반적인 동작을 제어할 수 있다. 예를 들어, 커맨드/어드레스 디코더(1110)로부터 디코딩된 커맨드/어드레스(CA)가 읽기 커맨드와 대응되는 경우, 제어 로직 회로(1120)는 메모리 셀 어레이(1130)로부터 제1 내지 제m 데이터(D1~Dm)가 병렬적으로(예를 들어, 동시에) 출력되도록 감지 증폭기 및 쓰기 드라이버(1140)를 제어할 수 있다.

입출력 회로(1150)는 제1 내지 제m 데이터(D1~Dm)를 수신할 수 있다. 입출력 회로(1150)는 제1 내지 제n 펄스 신호(PUL1~PULn)에 기초하여, 제1 내지 제m 데이터(D1~Dm)를 데이터 패드(PAD_DATA)를 통해 메모리 컨트롤러(1200)로 제공할 수 있다.

입출력 회로(1150; I/O circuit; Input/output circuit)는 시리얼라이저(1151; serializer)를 포함할 수 있다. 시리얼라이저(1151)는 제1 내지 제n 펄스 신호(PUL1~PULn)에 응답하여, 제1 내지 제m 데이터(D1~Dm)를 데이터 패드(PAD_DATA)로 순차적으로(또는, 직렬적으로) 제공할 수 있다. 제1 내지 제n 펄스 신호(PUL1~PULn)에 기초하여 동작하는 시리얼라이저(1151)의 구성은 이하의 도 17 내지 도 18을 참조하여 보다 상세하게 설명될 것이다.

도 17은 도 16의 입출력 회로를 보다 상세하게 보여주는 블록도이다. 도 15 내지 도 17을 참조하면, 입출력 회로(1150)는 시리얼라이저(1151) 및 출력 데이터 버퍼(1152; output data buffer)를 포함할 수 있다.

출력 데이터 버퍼(1152)는 제1 내지 제m 데이터(D1~Dm)를 병렬적으로 수신할 수 있다. 예를 들어, 출력 데이터 버퍼(1152)는 메모리 셀 어레이(1130)의 서로 다른 서브 메모리 셀 어레이들로부터 제1 내지 제m 데이터(D1~Dm)를 각각 수신할 수 있다. 즉, 출력 데이터 버퍼(1152)는 제1 내지 제m 데이터(D1~Dm)를 동시에 수신할 수 있다. 출력 데이터 버퍼(1152)는 수신된 제1 내지 제m 데이터(D1~Dm)를 일시적으로 저장할 수 있다. 출력 데이터 버퍼(1152)는 저장된 제1 내지 제m 데이터(D1~Dm)를 시리얼라이저(1151)로 제공할 수 있다.

시리얼라이저(1151)는 제1 내지 제n 시리얼라이징 회로들(1151_1~1151_n; serializing circuit)을 포함할 수 있다. 제1 내지 제n 시리얼라이징 회로들(1151_1~1151_n)은 제1 내지 제n 펄스 신호(PUL1~PULn)를 각각 수신할 수 있다. 제1 내지 제n 시리얼라이징 회로들(1151_1~1151_n) 각각은 수신된 펄스 신호에 응답하여 동작할 수 있다. 예를 들어, 제1 내지 제n 시리얼라이징 회로들(1151_1~1151_n) 각각은 수신된 펄스 신호가 로직 하이인 경우, 출력 데이터 버퍼(1152)에 저장된 데이터를 데이터 패드(PAD_DATA)로 제공할 수 있다. 보다 상세한 예를 들면, 제1 시리얼라이징 회로(1151_1)는 로직 하이인 제1 펄스 신호(PUL1)에 응답하여, 출력 데이터 버퍼(1152)에 저장된 데이터들 중 하나(예를 들어, 제1 데이터(D1))를 데이터 패드(PAD_DATA)로 제공할 수 있다. 펄스 신호의 로직 레벨에 따른 시리얼라이저(1151)의 동작은 이하의 도 18을 참조하여 보다 상세하게 설명된다.

도 18은 도 17의 펄스 신호에 응답하여 데이터 패드로 출력되는 데이터를 보여주는 타이밍도이다. 보다 간결한 설명을 위해, 이하에서는 n이 4이고, m이 4인 실시 예가 대표적으로 설명될 것이다. 그러나 본 개시의 범위는 이에 한정되지 않는다. 예를 들어, n은 8일 수 있다. 또는 n은 임의의 4 이상의 정수일 수 있다.

도 17 및 도 18을 참조하면, 제1 클럭 신호(CLK1), 제1 내지 제4 펄스 신호들(PUL1~PUL4), 및 데이터 패드(PAD_DATA)로 제공되는 데이터가 도시된다. 도 18의 가로 축은 시간을 나타내고, 세로 축은 논리 상태 또는 데이터의 종류를 나타낼 수 있다.

제1 클럭 신호(CLK1), 제1 내지 제4 펄스 신호들(PUL1~PUL4)은 주기(Tp)를 가질 수 있다. 제1 펄스 신호(PUL1)는 제1 시구간(Ta) 동안 로직 하이일 수 있고, 제2 펄스 신호(PUL2)는 제2 시구간(Tb) 동안 로직 하이일 수 있고, 제3 펄스 신호(PUL3)는 제3 시구간(Tc) 동안 로직 하이일 수 있고, 그리고 제4 펄스 신호(PUL4)는 제4 시구간(Td) 동안 로직 하이일 수 있다. 이 경우, 제1 내지 제4 시구간(Ta~Td)의 길이의 합은 주기(Tp)의 길이와 동일할 수 있다. 제1 내지 제4 펄스 신호(PUL1~PUL4)의 로직 레벨이 천이하는 타이밍은 앞서 도 7 내지 도 9를 참조하여 설명된 것과 유사하므로, 상세한 설명은 생략된다.

제1 시리얼라이징 회로(1151_1)는 제1 펄스 신호(PUL1)에 응답하여 동작할 수 있다. 예를 들어, 제1 시리얼라이징 회로(1151_1)는 제1 펄스 신호(PUL1)가 로직 하이인 제1 시구간(Ta) 동안, 제1 데이터(D1)를 데이터 패드(PAD_DATA)로 출력할 수 있다. 즉, 이 경우, 제1 시구간(Ta) 동안 제1 데이터(D1)가 메모리 컨트롤러(1200)로 제공될 수 있다.

이와 유사하게, 제2 시구간(Tb) 동안 제2 데이터(D2)가 메모리 컨트롤러(1200)로 제공될 수 있고, 제3 시구간(Tc) 동안 제3 데이터(D3)가 메모리 컨트롤러(1200)로 제공될 수 있고, 그리고 제4 시구간(Td) 동안 제4 데이터(D4)가 메모리 컨트롤러(1200)로 제공될 수 있다.

일 실시 예에서, m은 n 이상의 정수일 수 있다. 이 경우, 복수의 데이터들이 시리얼라이징 회로를 통해 직렬적으로 출력될 수 있다. 예를 들어, m은 4 이상의 정수일 수 있다.

보다 간결한 설명을 위해, 도 18에는 n 및 m이 서로 동일한 실시 예가 대표적으로 설명되었다. 그러나 본 개시의 범위는 이에 한정되지 않고, m은 n의 정수배일 수 있다. 이 경우, 출력 데이터 버퍼(1152)로 동시에 제공된 제1 내지 제m 데이터들(D1~Dm)은, 'm/n' 주기에 걸쳐, 데이터 패드(PAD_DATA)로 출력될 수 있다.

도 19은 도 15 내지 도 18의 메모리 장치가 적용된 메모리 모듈을 보여주는 블록도이다. 도 15 내지 도 19을 참조하면, 메모리 모듈(2000)은 RCD(2100; Register Clock Driver), 복수의 DRAM 장치들(2200a~2200h), 및 복수의 데이터 버퍼들(DB; data buffer)을 포함할 수 있다. RCD(2100)는 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러)로부터 커맨드/어드레스(CA) 및 클럭(CK)를 수신할 수 있다. RCD(2100)는 수신된 신호들을 기반으로, 커맨드/어드레스(CA)를 복수의 DRAM 장치들(2200a~2200h)로 전달하고, 복수의 데이터 버퍼들(DB)을 제어할 수 있다.

복수의 DRAM 장치들(2200a~2200h) 각각은 메모리 데이터 라인들(MDQ)을 통해 복수의 데이터 버퍼들(DB)과 각각 연결될 수 있다. 예시적으로, 복수의 DRAM 장치들(2200a~2200h) 각각은 도 15 내지 도 18의 메모리 장치(1000)일 수 있고, 도 7 또는 도 10의 클럭 멀티플렉싱 회로에 의해 생성된 펄스 신호에 응답하여 동작하는 시리얼라이저(1151)를 포함할 수 있다. 복수의 데이터 버퍼들(DB)은 복수의 데이터 라인들(DQ)을 통해 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러)와 데이터를 송수신할 수 있다.

예시적으로, 도 19에 도시된 메모리 모듈(2000)은 LR-DIMM(Load Reduced Dual In-line Memory Module)의 폼 팩터일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 모듈(2000)은 복수의 데이터 버퍼들(DB)이 생략된 RDIMM(Registered DIMM)의 폼 팩터를 가질 수 있다.

상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 본 개시의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

PG: 펄스 생성기
PS: 위상 시프터
CLK: 클럭 신호
PUL: 펄스 신호
100: 클럭 멀티플렉서
110: 클럭 멀티플렉싱 회로

Claims

제1 입력 클럭 신호를 수신하는 제1 입력 단자 및 출력 펄스 신호를 출력하는 출력 단자 사이에 연결되고, 제2 입력 클럭 신호를 수신하는 제2 입력 단자의 로직 레벨에 기초하여 동작하는 제1 트랜지스터; 및
상기 출력 단자 및 제1 전압 사이에 연결되고, 상기 제2 입력 단자의 로직 레벨에 기초하여 동작하는 제2 트랜지스터를 포함하고,
상기 제1 입력 클럭 신호 및 상기 제2 입력 클럭 신호는 서로 다른 위상 및 서로 동일한 주기를 갖고,
상기 출력 펄스 신호는, 상기 제1 입력 클럭 신호가 제1 로직 레벨로 천이하는 제1 시점에 상기 제1 로직 레벨로 천이하고, 상기 제2 입력 클럭 신호가 상기 제1 로직 레벨로 천이하는 제2 시점에 제2 로직 레벨로 천이하도록 구성되는, 클럭 멀티플렉싱 회로.
제1 항에 있어서,
상기 제1 트랜지스터는 NMOS(n-channel metal-oxide-semiconductor) 트랜지스터이고, 상기 제2 트랜지스터는 PMOS(p-channel metal-oxide-semiconductor) 트랜지스터이고, 그리고 상기 제1 전압은 전원 전압인 클럭 멀티플렉싱 회로.
제2 항에 있어서,
상기 제1 로직 레벨은 상기 제2 로직 레벨보다 낮은 클럭 멀티플렉싱 회로.
제1 항에 있어서,
상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터는 NMOS 트랜지스터이고, 그리고 상기 제1 전압은 접지 전압인 클럭 멀티플렉싱 회로.
제3 항에 있어서,
상기 제1 로직 레벨은 상기 제2 로직 레벨보다 높은 클럭 멀티플렉싱 회로.
제1 항에 있어서,
상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상차는 상기 제1 시점 및 상기 제2 시점 사이의 시간 간격과 대응되는 클럭 멀티플렉싱 회로.
서로 다른 위상을 갖는 제1 내지 제4 클럭 신호를 포함하는 4-페이즈 클럭신호를 출력하는 위상 시프터; 및
상기 4-페이즈 클럭 신호에 기초하여 서로 다른 위상을 갖는 제1 내지 제4 펄스 신호를 각각 출력하는 제1 내지 제4 클럭 멀티플렉싱 회로를 포함하는 클럭 멀티플렉서를 포함하되,
상기 제1 클럭 멀티플렉싱 회로는:
상기 제1 클럭 신호를 수신하는 제1 입력 노드 및 상기 제1 펄스 신호를 출력하는 제1 출력 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제2 입력 노드의 로직 레벨에 기초하여 동작하는 제1 트랜지스터; 및
상기 제1 출력 노드 및 제1 전압 사이에 연결되고, 상기 제2 입력 노드의 로직 레벨에 기초하여 동작하는 제2 트랜지스터를 포함하는 펄스 생성기.
제7 항에 있어서,
상기 제2 클럭 신호는 상기 제1 클럭 신호보다 위상이 90도 늦고,
상기 제3 클럭 신호는 상기 제1 클럭 신호보다 위상이 180도 늦고, 그리고
상기 제4 클럭 신호는 상기 제1 클럭 신호보다 위상이 270도 늦는 펄스 생성기.
제7 항에 있어서,
상기 제1 클럭 멀티플렉싱 회로는 상기 제1 및 제2 클럭 신호에 기초하여 상기 제1 펄스 신호를 생성하도록 구성되고,
상기 제2 클럭 멀티플렉싱 회로는 상기 제2 및 제3 클럭 신호에 기초하여 상기 제2 펄스 신호를 생성하도록 구성되고,
상기 제3 클럭 멀티플렉싱 회로는 상기 제3 및 제4 클럭 신호에 기초하여 상기 제3 펄스 신호를 생성하도록 구성되고, 그리고
상기 제4 클럭 멀티플렉싱 회로는 상기 제4 및 제1 클럭 신호에 기초하여 상기 제4 펄스 신호를 생성하도록 구성되는 펄스 생성기.
제9 항에 있어서,
상기 제2 클럭 멀티플렉싱 회로는:
상기 제2 입력 노드 및 상기 제2 펄스 신호를 출력하는 제2 출력 노드 사이에 연결되고, 상기 제3 클럭 신호를 수신하는 제3 입력 노드의 로직 레벨에 기초하여 동작하는 제3 트랜지스터; 및
상기 제2 출력 노드 및 상기 제1 전압 사이에 연결되고, 상기 제3 입력 노드의 로직 레벨에 기초하여 동작하는 제4 트랜지스터를 포함하고,
상기 제3 클럭 멀티플렉싱 회로는:
상기 제3 입력 노드 및 상기 제3 펄스 신호를 출력하는 제3 출력 노드 사이에 연결되고, 상기 제4 클럭 신호를 수신하는 제4 입력 노드의 로직 레벨에 기초하여 동작하는 제5 트랜지스터; 및
상기 제3 출력 노드 및 상기 제1 전압 사이에 연결되고, 상기 제4 입력 노드의 로직 레벨에 기초하여 동작하는 제6 트랜지스터를 포함하고, 그리고
상기 제4 클럭 멀티플렉싱 회로는:
상기 제4 입력 노드 및 상기 제4 펄스 신호를 출력하는 제4 출력 노드 사이에 연결되고, 상기 제1 입력 노드의 로직 레벨에 기초하여 동작하는 제7 트랜지스터; 및
상기 제4 출력 노드 및 상기 제1 전압 사이에 연결되고, 상기 제1 입력 노드의 로직 레벨에 기초하여 동작하는 제8 트랜지스터를 포함하는 펄스 생성기.
제7 항에 있어서,
상기 제1 트랜지스터는 NMOS(n-channel metal oxide semiconductor) 트랜지스터이고, 상기 제2 트랜지스터는 PMOS(p-channel metal oxide semiconductor) 트랜지스터이고, 그리고 상기 제1 전압은 전원 전압인 펄스 생성기.
제11 항에 있어서,
상기 제1 펄스 신호는, 상기 제1 클럭 신호가 로직 로우로 천이함에 응답하여 로직 로우로 천이하고, 상기 제2 클럭 신호가 로직 로우로 천이함에 응답하여 로직 하이로 천이하도록 구성되는 펄스 생성기.
제7 항에 있어서,
상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터는 NMOS 트랜지스터이고, 그리고 상기 제1 전압은 접지 전압인 펄스 생성기.
제13 항에 있어서,
상기 제1 펄스 신호는, 상기 제1 클럭 신호가 로직 하이로 천이함에 응답하여 로직 하이로 천이하고, 상기 제2 클럭 신호가 로직 하이로 천이함에 응답하여 로직 로우로 천이하도록 구성되는 펄스 생성기.
제1 내지 제n 클럭 신호(단, n은 4 이상의 자연수)를 포함하는 n-페이즈 클럭 신호에 기초하여, 제1 내지 제n 펄스 신호를 생성하는 클럭 멀티플렉서;
제1 내지 제m 데이터(단, m은 4 이상의 자연수)를 병렬적으로 출력하는 메모리 셀 어레이; 및
상기 제1 내지 제n 펄스 신호에 응답하여, 상기 제1 내지 제m 데이터를 순차적으로 제1 데이터 패드로 출력하도록 구성되는 시리얼라이저를 포함하고,
상기 클럭 멀티플렉서는 상기 제1 내지 제n 클럭 신호를 각각 생성하는 제1 내지 제n 클럭 멀티플렉싱 회로들을 포함하고,
상기 제1 멀티플렉싱 회로는:
제1 입력 노드 및 상기 제1 펄스 신호를 출력하는 제1 출력 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제2 입력 노드의 로직 레벨에 기초하여 동작하는 제1 트랜지스터; 및
상기 제1 출력 노드 및 제1 전압 사이에 연결되고, 상기 제2 입력 노드의 로직 레벨에 기초하여 동작하는 제2 트랜지스터를 포함하는 메모리 장치.
제15 항에 있어서,
상기 제k 클럭 멀티플렉싱 회로(단, k는 1이상 n-1 이하의 자연수)는 상기 제k 클럭 신호 및 상기 제k+1 클럭 신호에 기초하여 상기 제k 펄스 신호를 생성하도록 구성되고,
상기 제n 클럭 멀티플렉싱 회로는 상기 제n 클럭 신호 및 상기 제1 클럭 신호에 기초하여 상기 제n 펄스 신호를 생성하도록 구성되는 메모리 장치.
제16 항에 있어서,
상기 제k 멀티플렉싱 회로는:
제k 입력 노드 및 상기 제k 펄스 신호를 출력하는 제k 출력 노드 사이에 연결되고, 상기 제k+1 클럭 신호를 수신하는 제k+1 입력 노드의 로직 레벨에 기초하여 동작하는 제2k-1 트랜지스터; 및
상기 제k 출력 노드 및 상기 제1 전압 사이에 연결되고, 상기 제k+1 입력 노드의 로직 레벨에 기초하여 동작하는 제2k 트랜지스터를 포함하고,
상기 제n 멀티플렉싱 회로는:
상기 제n 입력 노드 및 상기 제n 펄스 신호를 출력하는 제n 출력 노드 사이에 연결되고, 상기 제1 클럭 신호를 수신하는 제1 입력 노드의 로직 레벨에 기초하여 동작하는 제2n-1 트랜지스터; 및
상기 제n 출력 노드 및 상기 제1 전압 사이에 연결되고, 상기 제1 입력 노드의 로직 레벨에 기초하여 동작하는 제2n 트랜지스터를 포함하는 메모리 장치.
제15 항에 있어서,
상기 제1 트랜지스터는 PMOS(p-channel metal oxide semiconductor) 트랜지스터이고, 상기 제2 트랜지스터는 NMOS(n-channel metal oxide semiconductor) 트랜지스터이고, 그리고 상기 제1 전압은 접지 전압이고,
상기 제1 펄스 신호는, 상기 제1 클럭 신호가 로직 하이로 천이함에 응답하여 로직 하이로 천이하고, 상기 제2 클럭 신호가 로직 하이로 천이함에 응답하여 로직 로우로 천이하도록 구성되는 메모리 장치.
제18 항에 있어서,
상기 시리얼라이저는:
상기 제1 내지 제m 데이터를 병렬적으로 수신하는 출력 데이터 버퍼; 및
상기 제1 내지 제n 펄스 신호를 각각 수신하는 제1 내지 제n 시리얼라이징 회로를 포함하되,
상기 제1 내지 제n 시리얼라이징 회로들 각각은:
수신되는 펄스 신호가 로직 하이인 시구간 동안, 상기 출력 데이터 버퍼로부터 상기 제1 내지 제m 데이터들 중 하나를 상기 제1 데이터 패드로 전달하도록 구성되는 메모리 장치.
제19 항에 있어서,
상기 m은 상기 n의 정수 배인 메모리 장치.