KR20240012750A - 비휘발성 메모리 장치 - Google Patents

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KR20240012750A
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gate electrode
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KR1020220090104A
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이우철
임미르
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에스케이하이닉스 주식회사
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Abstract

본 기술은 기판; 상기 기판 상에 수직방향으로 교대로 적층되는 복수의 게이트 전극층들 및 복수의 층간 절연층들을 포함하고, 홀 패턴을 포함하는 게이트 구조물; 상기 홀 패턴의 내부에 배치되는 전하저장층; 및 상기 홀 패턴의 내부에서 상기 전하저장층 상에 배치되는 채널층을 포함하고, 서로 다른 레벨에 배치된 상기 채널층은 상기 수직방향으로 중첩된 상기 복수의 층간 절연층들에 의해 서로 분리되는 비휘발성 메모리 장치를 포함한다.

Description

비휘발성 메모리 장치{Non-volatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 구체적으로는 3차원 비휘발성 메모리 장치에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 신호 저장 동작의 신뢰성을 담보할 수 있는 비휘발성 메모리 장치 구조에 대한 연구가 지속되고 있다. 즉, 메모리 셀 면적 감소를 통해 메모리 셀 집적도를 증가시키는 한편, 이웃하는 메모리 셀 간의 신호 간섭을 방지하여 저장되는 신호 정보의 신뢰도를 향상시키는 기술이 연구되고 있다.
본 발명의 실시예는 3차원 구조로 적층되는 메모리 셀을 구비하는 비휘발성 메모리 장치를 제공한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판; 상기 기판 상에 수직방향으로 교대로 적층되는 복수의 게이트 전극층들 및 복수의 층간 절연층들을 포함하고, 홀 패턴을 포함하는 게이트 구조물; 상기 홀 패턴의 내부에 배치되는 전하저장층; 및 상기 홀 패턴의 내부에서 상기 전하저장층 상에 배치되는 채널층을 포함하고, 서로 다른 레벨에 배치된 상기 채널층은 상기 수직방향으로 중첩된 상기 복수의 층간 절연층들에 의해 서로 분리될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판 상에 수직방향으로 서로 이격된 복수의 게이트 전극층들을 포함하는 게이트 구조물; 상기 기판 상에 배치되고, 상기 게이트 구조물의 상기 복수의 게이트 전극층들을 관통하는 채널층; 상기 복수의 게이트 전극층들과 상기 채널층 사이에 배치되는 전하저장층; 및 상기 게이트 구조물을 관통하는 제1 소스/드레인 필라 및 제2 소스/드레인 필라를 포함하고, 상기 전하저장층 및 상기 채널층 각각은 상기 수직방향으로 불연속적이고, 상기 복수의 게이트 전극층들의 레벨에 대응할 수 있다.
본 기술은 기판에 수직인 방향으로 적층되는 메모리 셀 구조에서, 메모리 셀의 집적도 향상, 동작 속도 향상 및 이웃하는 메모리 셀 간 신호 간섭을 효과적으로 배제할 수 있는 비휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 도면들이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 4a는 도 3에 도시된 선 B-B’를 따라 절취한 비휘발성 메모리 장치의 단면도이다. 도 4b는 도 3에 도시된 비휘발성 메모리 장치의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 6a는 도 5에 도시된 선 C-C'를 따라 절취한 비휘발성 메모리 장치의 단면도이다. 도 6b는 도 5에 도시된 비휘발성 메모리 장치의 평면도이다.
도 7a 내지 도 7k는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8, 도 9a 및 도 9b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 도면들이다. 도 2a는 도 1에 도시된 선 A-A’을 따라 절취한 비휘발성 메모리 장치의 단면도이다. 도 2b 및 도 2c는 도 2a에 도시된 선 Ⅰ-Ⅰ' 및 선 Ⅱ-Ⅱ'을 따라 절취한 비휘발성 메모리 장치(10)의 평면도들이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치(10)는 강유전성 메모리 장치일 수 있다. 비휘발성 메모리 장치(10)는 기판(100), 기판(100) 상에 배치되고 홀 패턴(107)을 포함하는 게이트 구조물(110), 홀 패턴(107) 내부에서 게이트 구조물(110)의 측벽면을 따라 배치되는 전하저장층(111), 홀 패턴(107) 내부에서 전하저장층(111) 상에 배치되는 채널층(113)을 포함할 수 있다.
게이트 구조물(110)은 기판(100) 상에 Z 방향으로 교대로 적층되는 복수의 게이트 전극층들(203) 및 복수의 층간 절연층들(105)을 포함할 수 있다. 복수의 게이트 전극층들(203)은 제1 내지 제4 게이트 전극층(203a, 203b, 203c, 203d)을 포함할 수 있다.
게이트 구조물(110)은 복수의 홀 패턴들(107)을 포함할 수 있으며, 복수의 홀 패턴들(107)은 서로 이격하여 배치될 수 있다. 비휘발성 메모리 장치(10)는 홀 패턴(107) 별로 서로 구분되는 메모리 소자 유닛을 포함할 수 있다. 홀 패턴(107) 별로 서로 구분되는 메모리 소자 유닛은 각각 독립적으로 구동될 수 있다. 일 실시 예로서, 복수의 홀 패턴들(107)은 게이트 전극층(203)에서 지그재그로 배치될 수 있다. 일 실시 예로서, 도시된 것과 같이, 복수의 홀 패턴들(107)은 원형의 형상을 가질 수 있다. 다른 일 실시 예로서, 도시되지는 않았지만, 복수의 홀 패턴들(107)은 타원형 또는 다각형의 평면 형상을 가질 수 있다.
전하저장층(111)의 제1 내지 제4 메모리 부분(111A, 111B, 111C, 111D)은 각각 제1 내지 제4 게이트 전극층(203a, 203b, 203c, 203d)의 레벨에 대응할 수 있다. 전하저장층(111)의 제1 내지 제4 메모리 부분(111A, 111B, 111C, 111D)은 대응되는 제1 내지 제4 게이트 전극층(203a, 203b, 203c, 203d)의 측벽면을 간접적으로 커버할 수 있다.
채널층(113)의 제1 내지 제4 셀 부분(113A, 113B, 113C, 113D)은 전하저장층(111)의 제1 내지 제4 메모리 부분(111A, 111B, 111C, 111D)과 접하도록 배치될 수 있다.
전하저장층(111) 및 채널층(113) 각각은 Z 방향으로 불연속적일 수 있다. 채널층(113)의 제1 내지 제4 셀 부분(113A, 113B, 113C, 113D)은 Z 방향으로 중첩된 복수의 층간 절연막들(105)에 의해 서로 분리될 수 있다.
전하저장층(111)은 강유전 메모리층일 수 있다. 전하저장층(111)은 강유전성 물질을 포함할 수 있다. 상기 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질일 수 있다.
일 실시 예에서, 강유전성 물질은, 외부 전계가 인가될 때 상기 전기적 분극의 스위칭 동작을 포함하는 분극 히스테리시스 거동을 나타낼 수 있다. 상기 외부 전계가 제거된 후에, 상기 강유전성 물질은 상기 분극 히스테리시스 거동의 결과 생성되는 두 개의 안정된 잔류 분극 중 어느 하나를 비휘발적으로 유지할 수 있다. 상기 두 개의 안정된 잔류 분극은 서로 다른 분극 배향을 가질 수 있다. 이러한 잔류 분극의 특성은 "0" 및 "1"의 신호 정보를 비휘발적으로 저장하는데 이용될 수 있다. 상기 강유전성 물질은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄산화물 또는 이들의 둘 이상의 조합일 수 있다.
홀 패턴(107) 내부에서 채널층(113) 상에 배치되는 제1 절연기둥(122), 제2 절연기둥(126), 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137)을 더 포함할 수 있다.
제2 절연기둥(126)은 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137) 사이에 배치될 수 있다. 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137)은 제2 절연기둥(126)에 의해 서로 전기적으로 절연될 수 있다.
제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137)은 제1 절연기둥(122)을 관통할 수 있다. 일 실시 예로서, 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137)은 채널층(113)의 일부를 관통할 수 있다. 이 경우, 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137) 사이에 전압을 인가하여, 채널층(113)을 통해 소정 크기의 전류를 유동시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 4a는 도 3에 도시된 선 B-B’를 따라 절취한 비휘발성 메모리 장치의 단면도이다. 도 4b는 도 3에 도시된 비휘발성 메모리 장치의 평면도이다.
도 3, 도 4a 및 도 4b를 참조하면, 유전체층(115)을 제외한 나머지 구성은 도 1을 참조해 설명한 비휘발성 메모리 장치(10)의 구성과 실질적으로 동일하다.
유전체층(115)은 계면 절연층일 수 있다. 유전체층(115)은 계면 절연 물질을 포함할 수 있다. 유전체층(115)은 채널층(113)과 전하저장층(111)인 강유전 메모리층 사이의 물질 확산을 방지하는 장벽층의 기능을 수행할 수 있다. 또한, 전하저장층(111)과 채널층(113)이 서로 다른 격자 상수를 가지는 경우, 유전체층(115)은 전하저장층(111)과 채널층(113)이 직접 접촉하는 것을 방지할 수 있다. 그 결과, 전하저장층(111)과 채널층(113)의 계면에서 격자 불일치(lattice mismatch)에 의해 결정 결함이 발생하는 것을 방지할 수 있다. 상기 결정 결함의 밀도가 증가할수록, 전하저장층(111)의 분극 스위칭 동작의 신뢰성이 저하되고, 상기 분극 스위칭 동작 내구성이 열화될 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 6a는 도 5에 도시된 선 C-C'를 따라 절취한 비휘발성 메모리 장치의 단면도이다. 도 6b는 도 5에 도시된 비휘발성 메모리 장치의 평면도이다.
도 5, 도 6a 및 도 6b를 참조하면, 유전체층(115) 및 금속층(117)을 제외한 나머지 구성은 도 1을 참조해 설명한 비휘발성 메모리 장치(10)의 구성과 실질적으로 동일하다.
유전체층(115)은 도 3, 도 4a 및 도 4b를 참조해 설명한 비휘발성 메모리 장치(10)의 유전체층(115)과 실질적으로 동일하다.
금속층(117)은 계면 절연층일 수 있다. 유전체층(115)과 유사한 기능을 수행할 수 있다. 또는 금속층(117)은 채널층(113)과 전하저장층(111) 사이에 배치되어, 전하저장층(111)인 강유전 메모리층의 분극 상태를 강화하는 기능을 수행할 수 있다.
도 7a 내지 도 7k는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 7a 내지 도 7k는 도 1에 도시된 선 A-A'을 따라 절취한 단면도들이다. 본 제조 방법은 도 1 내지 도 6b를 참조해 설명한 비휘발성 메모리 장치(10)의 제조에 적용될 수 있다.
도 7a를 참조하면, 기판(100) 상에 적층체(101)를 형성할 수 있다. 적층체(101)는 Z 방향으로 교대로 적층되는 복수의 희생 절연층들(103) 및 복수의 층간 절연층들(105)을 포함할 수 있다.
희생 절연층들(103) 각각은 희생 절연막용 절연물로 형성되고, 층간 절연층들(105) 각각은 층간 절연막용 절연물로 형성될 수 있다. 희생 절연층들(103)은 층간 절연층들(105)과 다른 물질로 형성될 수 있다. 보다 구체적으로, 희생 절연층들(103)을 선택적으로 식각하는 공정에서 층간 절연층들(105)의 식각을 최소화하면서 식각될 수 있는 물질로 희생 절연층들(103)을 형성할 수 있다. 다시 말해, 희생 절연층들(103)은 층간 절연층들(105)에 대한 식각률 차이가 큰 물질로 형성될 수 있다. 예를 들어, 희생 절연층들(103)은 실리콘 질화막(SiN) 등의 질화막으로 형성될 수 있고, 층간 절연층들(105)은 실리콘 산화막(SiO2) 등의 산화막으로 형성될 수 있다.
도 7b를 참조하면, 기판(100) 상에서 적층체(101)를 패터닝하여 기판(100)을 노출시키는 홀 패턴(107)을 형성할 수 있다. 홀 패턴(107)은 적층체(101)를 관통할 수 있다. 도시되지는 않았지만, 홀 패턴(107)은 원형, 타원형 또는 다각형의 평면 형상을 가질 수 있다.
희생 절연층들(103)을 X 방향으로 선택적으로 식각하여 제1 오목부(RE1)를 형성할 수 있다. 제1 오목부(RE1)는 희생 절연층들(103)과 동일한 레벨에 배치될 수 있다. 일 실시 예로서, 희생 절연층들(103)의 식각은 습식 식각 방법을 이용할 수 있다. 이에 따라, 홀 패턴(107) 내부에서 적층체(101)의 측벽면은 요철 또는 굴곡 형상을 가질 수 있다. 이 경우, 복수의 층간 절연층들(105)은 복수의 희생 절연층들(103)을 기준으로 홀 패턴(107)의 중심을 향해 돌출된 형태일 수 있다.
도 7c를 참조하면, 홀 패턴(도 7b에서의 107) 내부에서 적층체(101)의 내벽면을 따라 전하저장층(111)을 형성할 수 있다. 전하저장층(111)은 적층체(101)의 내벽면의 요철 또는 굴곡 형상을 따라 소정의 두께를 가지도록 형성될 수 있다. 전하저장층(111)은 강유전 물질을 포함할 수 있다.
도 7d를 참조하면, 홀 패턴(107) 외부에 추가로 형성되는 전하저장층(111)의 부분을 제거하는 평탄화 공정을 수행할 수 있다. 전하저장층(111)이 홀 패턴(107) 내부의 제1 오목부(도 7b에서의 RE1)를 부분적으로 채우는 형태일 수 있다. 이에 따라, 전하저장층(111)이 제1 오목부(도 7b에서의 RE1)를 부분적으로 채운 제2 오목부(RE2)가 형성될 수 있다.
도 7e를 참조하면, 홀 패턴(도 7d에서의 107) 내부에서 적층체(101)의 내벽면 및 전하저장층(111)을 따라 채널층(113)을 형성할 수 있다. 채널층(113)은 적층체(101)의 내벽면의 요철 또는 굴곡 형상을 따라 소정의 두께를 가지도록 형성될 수 있다.
도 7f를 참조하면, 홀 패턴(107) 외부에 추가로 형성되는 채널층(113)의 부분을 제거하는 평탄화 공정을 수행할 수 있다. 채널층(113)이 홀 패턴(107) 내부의 제2 오목부(도 7d에서의 RE2)를 채우는 형태일 수 있다.
도 7g를 참조하면, 홀 패턴(107) 내부에 제1 절연기둥(122)을 형성할 수 있다. 이어서, 제1 절연기둥(122)의 중심을 관통하는 제1 트렌치(124)를 형성할 수 있다. 일 실시 예로서, 제1 트렌치(124)는 원형의 형상을 가질 수 있다.
도 7h를 참조하면, 제1 트렌치(124)를 절연물로 채워 제2 절연기둥(126)을 형성할 수 있다.
도 7i를 참조하면, 제1 절연기둥(122)을 관통하는 제2 트렌치(131) 및 제3 트렌치(133)를 형성할 수 있다. 일 실시 예로서, 제2 트렌치(131) 및 제3 트렌치(133)는 원형의 형상을 가질 수 있다.
도 7j를 참조하면, 제2 트렌치(131) 및 제3 트렌치(133)를 도전물로 채워 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137)을 형성할 수 있다. 제2 절연기둥(126)은 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137) 사이에 배치될 수 있다. 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137)은 제2 절연기둥(126)에 의해 서로 분리될 수 있다.
도 7k를 참조하면, 층간 절연층들(105)과의 식각 선택비를 이용하여, 희생 절연층들(103)을 선택적으로 제거할 수 있다. 일 실시 예로서, 희생 절연층들(103)은 습식 식각 방법에 의해 제거할 수 있다.
이어서, 희생 절연층들(103)이 제거된 영역에 전도성 물질을 채워서, 게이트 전극층들(203)을 형성할 수 있다. 게이트 전극층들(203)은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 게이트 전극층들(203) 각각은 저저항 배선을 위해 텅스텐 등의 저저항 금속이 이용될 수 있다. 게이트 전극층들(203) 각각은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어막을 더 포함할 수 있다.
상술한 공정에 의해, 게이트 전극층들(203) 및 층간 절연층들(105)을 포함하는 게이트 구조물(110)이 형성될 수 있다.
도 8, 도 9a 및 도 9b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.
도 8을 참조하면, off state와 on state에서의 채널층(113)에서의 전류의 흐름 및 이에 따른 전하저장층(111)에서의 내부 분극 상태를 나타낸다.
도 9a 및 도 9b를 참조하면, 비휘발성 메모리 장치는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함할 수 있다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 서로 직렬 연결되는 트랜지스터 형태의 스트링을 구성할 수 있다. 제1 메모리 셀(MC1)은 제1 게이트 전극층(203a), 전하저장층(111)의 제1 메모리 부분(111A) 및 채널층(113)의 제1 셀 부분(113A)을 포함할 수 있다. 제2 메모리 셀(MC2)은 제2 게이트 전극층(203b), 전하저장층(111)의 제2 메모리 부분(111B) 및 채널층(113)의 제2 셀 부분(113B)을 포함할 수 있다. 제3 메모리 셀(MC3)은 제3 게이트 전극층(203c), 전하저장층(111)의 제3 메모리 부분(111C) 및 채널층(113)의 제3 셀 부분(113C)을 포함할 수 있다. 제4 메모리 셀(MC4)은 제4 게이트 전극층(203d), 전하저장층(111)의 제4 메모리 부분(111D) 및 채널층(113)의 제4 셀 부분(113D)을 포함할 수 있다. 제1 내지 제4 셀 부분(113A, 113B, 113C, 113D)은 층간 절연층들(105)에 의해 서로 분리될 수 있다.
도 9a 및 도 9b를 참조하면, 제2 메모리 셀(MC2)에 대한 쓰기 동작을 설명한다. 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137) 사이에 전압을 인가하여, 채널층(113)을 통해 소정 크기의 전류를 유동시킨다. 이어서, 제2 게이트 전극층(203b)에 소정의 문턱 전압 이상의 제1 쓰기 전압을 인가한다. 제1 게이트 전극층(203a), 제3 게이트 전극층(203c) 및 제4 게이트 전극층(203d)에는 전압이 인가되지 않거나, 또는 상기 문턱 전압 미만의 크기를 가지는 전압이 인가될 수 있다. 상기 제1 쓰기 전압은 음의 극성을 가질 수 있다. 이에 따라, 전하저장층(111)의 제2 메모리 부분(111B)의 내부 분극이 스위칭되고 정렬된다. 그리고, 상기 제1 쓰기 전압이 제2 게이트 전극층(203b)으로부터 제거된 후에, 제2 메모리 부분(111B)에는 제1 잔류 분극(Di1)이 형성될 수 있다. 제1 잔류 분극(Di1)은 채널층(113)으로부터 제2 게이트 전극(203b)으로의 제1 배향을 가질 수 있다.
또한, 제3 메모리 셀(MC3)에 대한 쓰기 동작을 설명한다. 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137) 사이에 전압을 인가하여, 채널층(113)을 통해 소정 크기의 전류를 유동시킨다. 이어서, 제3 게이트 전극층(203c)에 소정의 문턱 전압 이상의 제2 쓰기 전압을 인가한다. 제1 게이트 전극층(203a), 제2 게이트 전극층(203b) 및 제4 게이트 전극층(203d)에는 전압이 인가되지 않거나, 또는 상기 문턱 전압 미만의 크기를 가지는 전압이 인가될 수 있다. 상기 제2 쓰기 전압은 양의 극성을 가질 수 있다. 이에 따라, 전하저장층(111)의 제3 메모리 부분(111C)의 내부 분극이 스위칭되고 정렬된다. 그리고, 상기 제2 쓰기 전압이 제3 게이트 전극층(203c)으로부터 제거된 후에, 제3 메모리 부분(111C)에는 제2 잔류 분극(Di2)이 형성될 수 있다. 제2 잔류 분극(Di2)은 제3 게이트 전극(203c)으로부터 채널층(113)으로의 제2 배향을 가질 수 있다.
한편, 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함하는 비휘발성 메모리 장치에 대한 읽기 동작은 다음과 같이 진행될 수 있다. 일 예로서, 제2 메모리 셀(MC2) 및 제3 메모리 셀(MC3)에 대한 읽기 동작을 각각 설명한다. 먼저, 제1 내지 제4 게이트 전극층(203a, 203b, 203c, 203d)에 소정의 기준 전압을 인가한다. 상기 기준 전압은 제1 내지 제4 메모리 부분(111A, 111B, 111C, 111D) 내의 분극 상태를 변화시키지 못한다. 하지만, 상기 기준 전압은 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)의 트랜지스터를 모두 턴온시킬 수 있는 충분히 큰 전압일 수 있다. 이에 따라, 채널층(113) 내부에 Z 방향을 따라 전도성 채널을 형성시킬 수 있다. 이어서, 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137) 사이에 소스-드레인 전압을 인가하면, 제1 내지 제4 메모리 부분(111A, 111B, 111C, 111D) 내에 저장된 잔류 분극 상태와 무관하게, 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137) 사이에, 일정한 크기의 채널 전류를 확보할 수 있다.
이어서, 판독을 원하는 제2 메모리 셀(MC2)에 대응되는 제2 게이트 전극층(203b)에 인가되는 게이트 전압의 크기를 변화시킨다. 구체적으로, 상기 게이트 전압의 크기를 상기 기준 전압의 크기보다 감소시키면서, 상기 채널 전류와 동일한 크기의 전류를 확보할 수 있는 게이트 전압의 한계 크기를 판독한다.
한편, 동일한 방법으로, 제1 소스/드레인 기둥(135) 및 제2 소스/드레인 기둥(137) 사이에, 상기 채널 전류가 흐르게 한 후에, 판독을 원하는 제3 메모리 셀(MC3)에 대응되는 제3 게이트 전극층(203c)에 인가되는 게이트 전압의 크기를 변화시킨다. 상기 게이트 전압의 크기를 상기 기준 전압의 크기보다 감소시켜면서 상기 채널 전류와 동일한 크기의 전류를 확보할 수 있는 게이트 전압의 한계 크기를 판독한다.
일 예로서, 도 9a 및 도 9b에서와 같이, 제2 메모리 셀(MC2)에 대응되는 제2 메모리 부분(111B) 내에 상기 제1 잔류 분극(Di1)이 저장된 경우이다. 이 때, 상기 제1 잔류 분극(Di1)은 제2 게이트 전극층(203b)에 인접한 제2 메모리 부분(111B) 내에 양의 전하를 분포시키고, 채널층(113)에 인접한 제2 메모리 부분(111B) 내에 음의 전하를 분포시킬 수 있다. 이 때, 상기 채널 전류와 동일한 크기의 전류를 확보할 수 있는 제2 게이트 전극층(203b)에 인가되는 상기 게이트 전압의 한계 크기를 측정한다.
다른 예로서, 도 9a 및 도 9b에서와 같이, 제3 메모리 셀(MC3)에 대응되는 제3 메모리 부분(111C) 내에 상기 제2 잔류 분극(Di2)이 저장된 경우이다. 이 때, 상기 제2 잔류 분극(Di2)은 제3 게이트 전극층(203c)에 인접한 제3 메모리 부분(111C) 내에 음의 전하를 분포시키고, 채널층(113)에 인접한 제3 메모리 부분(111C) 내에 양의 전하를 분포시킬 수 있다. 이 때, 상기 채널 전류와 동일한 크기의 전류를 확보할 수 있는, 제3 게이트 전극층(203c)에 인가되는 상기 게이트 전압의 한계 크기를 측정한다.
한편, 채널층(113)과 보다 인접하여 배치되는 전하의 극성에 근거하여, 상기 제2 잔류 분극(Di2)이 저장된 제3 메모리 셀(MC3)에 대응되는 상기 게이트 전압의 한계 크기는 상기 제1 잔류 분극(Di1)이 저장된 제2 메모리 셀(MC2)에 대응되는 상기 게이트 전압의 한계 크기보다 작을 수 있다. 이와 같이, 판독하고자 하는 메모리 셀에 대응되는 상기 게이트 전압의 한계 크기를 측정하여, 대응되는 메모리 셀에 저장된 잔류 분극 정보를 확인할 수 있다. 그 결과, 해당 메모리 셀에 저장된 신호 정보를 판독할 수 있다.
100: 기판 103: 희생 절연층
105: 층간 절연층 107: 홀 패턴
111: 전하저장층 113: 채널층
122: 제1 절연기둥 124: 제1 트렌치
126: 제2 절연기둥 131: 제2 트렌치
133: 제3 트렌치 135: 제1 소스/드레인 기둥
137: 제2 소스/드레인 기둥 203: 게이트 전극층
110: 게이트 구조물

Claims (17)

  1. 기판;
    상기 기판 상에 수직방향으로 교대로 적층되는 복수의 게이트 전극층들 및 복수의 층간 절연층들을 포함하고, 홀 패턴을 포함하는 게이트 구조물;
    상기 홀 패턴의 내부에 배치되는 전하저장층; 및
    상기 홀 패턴의 내부에서 상기 전하저장층 상에 배치되는 채널층을 포함하고,
    서로 다른 레벨에 배치된 상기 채널층은 상기 수직방향으로 중첩된 상기 복수의 층간 절연층들에 의해 서로 분리되는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전하저장층 및 상기 채널층 각각은 상기 수직방향으로 불연속적이고, 상기 복수의 게이트 전극층들의 레벨에 대응하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 게이트 구조물에서, 상기 복수의 층간 절연층들은 상기 복수의 게이트 전극층들을 기준으로 상기 홀 패턴의 중심을 향해 돌출되어 있는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 홀 패턴은 상기 복수의 게이트 전극층들과 동일한 레벨에 오목부를 포함하고,
    상기 전하저장층 및 상기 채널층은 상기 오목부에 배치되는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 전하저장층은 강유전 물질을 포함하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 홀 패턴의 중심영역에 배치되는 제1 절연기둥; 및
    상기 제1 절연기둥을 관통하는 제1 소스/드레인 필라 및 제2 소스/드레인 필라를 더 포함하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 소스/드레인 필라 및 상기 제2 소스/드레인 필라 사이에 제2 절연기둥을 더 포함하는 비휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제1 소스/드레인 필라 및 상기 제2 소스/드레인 필라는 상기 채널층 일부를 관통하는 비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 전하저장층과 상기 채널층 사이에 유전체층 및 금속층 중 적어도 하나를 포함하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 전자저장층은 강유전 물질을 포함하고,
    상기 유전체층은 계면 절연 물질을 포함하는 비휘발성 메모리 장치.
  11. 기판 상에 수직방향으로 교대로 적층되는 복수의 게이트 전극층들 및 복수의 층간 절연층들을 포함하는 게이트 구조물;
    상기 기판 상에 배치되고, 상기 게이트 구조물의 상기 복수의 게이트 전극층들을 관통하는 채널층;
    상기 복수의 게이트 전극층들과 상기 채널층 사이에 배치되는 전하저장층; 및
    상기 게이트 구조물을 관통하는 제1 소스/드레인 필라 및 제2 소스/드레인 필라를 포함하고,
    상기 전하저장층 및 상기 채널층 각각은 상기 수직방향으로 불연속적이고, 상기 복수의 게이트 전극층들의 레벨에 대응하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 전하저장층은 강유전 물질을 포함하는 비휘발성 메모리 장치.
  13. 제 11 항에 있어서,
    상기 게이트 구조물을 관통하는 제1 절연기둥; 및
    상기 제1 소스/드레인 필라 및 상기 제2 소스/드레인 필라 사이에 제2 절연기둥을 더 포함하고,
    상기 제1 소스/드레인 필라 및 상기 제2 소스/드레인 필라는 상기 제1 절연기둥을 관통하여 배치되는 비휘발성 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제1 소스/드레인 필라 및 상기 제2 소스/드레인 필라는 상기 채널층 일부를 관통하는 비휘발성 메모리 장치.
  15. 제 11 항에 있어서,
    상기 게이트 구조물은 상기 복수의 게이트 전극층들과 교대로 적층된 복수의 층간 절연층들을 더 포함하고,
    동일한 레벨에 배치된 상기 게이트 전극층, 상기 채널층 및 상기 전하저장층은 상기 복수의 층간 절연층들과 서로 교대로 적층되는 비휘발성 메모리 장치.
  16. 제 11 항에 있어서,
    상기 전하저장층과 상기 채널층 사이에 유전체층 및 금속층 중 적어도 하나를 포함하는 비휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 전하저장층은 강유전 물질을 포함하고,
    상기 유전체층은 계면 절연 물질을 포함하는 비휘발성 메모리 장치.
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