KR20240010689A - 칩-투-웨이퍼 장치용 반도체 장치 및 언더필 댐 형성 방법 - Google Patents

칩-투-웨이퍼 장치용 반도체 장치 및 언더필 댐 형성 방법 Download PDF

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KR20240010689A
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semiconductor die
semiconductor
sensing area
semiconductor device
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우순 김
준영 최
영철 김
경오 김
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 장치는 감지 영역이 있는 반도체 다이를 갖는다. 댐 벽은 감지 영역에 근접한 반도체 다이 위에 형성된다. 일 실시예에서, 댐 벽은 수직 세그먼트 및 측면 윙을 갖는다. 댐 벽은 단일체로서 복수의 수직 세그먼트와 통합된 복수의 둥근 세그먼트를 가질 수 있다. 대안적으로, 댐 벽은 2개 이상의 중첩 행으로 배열된 복수의 개별 수직 세그먼트를 갖는다. 복수의 전도성 포스트가 반도체 다이 위에 형성된다. 반도체 다이 위에 전기 구성요소가 배치된다. 반도체 다이 및 전기 구성요소는 기판 위에 배치된다. 댐 벽 외부의 기판 위에 절연 층이 형성된다. 반도체 다이와 기판 사이에 언더필 재료가 증착된다. 댐 벽과 절연 층은 언더필 재료가 감지 영역의 일부와 접촉하는 것을 방지한다.

Description

칩-투-웨이퍼 장치용 반도체 장치 및 언더필 댐 형성 방법{semiconductor device and method of forming underfill dam for chip-to-wafer device}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 칩-투-웨이퍼(C2W) 장치용 언더필 댐을 형성하는 반도체 장치 및 방법에 관한 것이다.
반도체 장치는 현대 전자 제품에서 일반적으로 발견된다. 반도체 장치는 신호 처리, 고속 계산, 전자기 신호 송수신, 전자 장치 제어, 광전, 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 장치는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 찾아볼 수 있다. 반도체 장치는 또한 군용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무용 장비에서도 찾아볼 수 있다.
반도체 장치는 필요한 전기적 기능을 수행하기 위해 종종 하나 이상의 반도체 다이와 통합 수동 장치(IPD)를 포함한다. 일 예에서, C2W 장치는 일반적으로 많은 제1 유형의 반도체 다이를 포함하는 능동 반도체 웨이퍼로 시작된다. 제1 유형의 반도체 다이는 일반적으로 다이 주변에서 도파관, 센서, 광학 또는 광자 영역과 같은 감지 영역을 포함한다. 제1 반도체 다이의 능동 면에는 복수의 전도성 필러가 형성된다. 제2 유형의 반도체 다이는 웨이퍼로부터 분리되어 전도성 필러 사이의 제1 반도체 웨이퍼의 능동 표면에 장착된다. 전도성 필러 및 제2 반도체 다이를 갖는 제1 반도체 다이는 개별화되고 상호접속 기판에 장착된다. 절연 및 환경 보호를 위해 언더필 재료가 제1 반도체 다이와 상호접속 기판 사이, 도전성 필러와 제2 반도체 다이 주위에 증착된다. 제1 반도체 다이의 감지 영역은 감지 영역을 오염시키거나 덮어 신뢰도 문제, 결함 및 오류를 유발하는 것을 방지하기 위해 언더필 재료로부터 보호되어야 한다.
본 발명은 도면을 참조하여 하기 설명에서 하나 이상으로 설명되며, 도면에서 유사한 번호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최상의 모드의 관점에서 설명되지만, 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 균등물을 포함하도록 의도된 것이 당업자에 의해 이해될 것이다. 첨부된 청구범위에 의해 정의된 발명 및 다음 개시 및 도면에 의해 뒷받침되는 그 균등물에서 사용된 "반도체 다이"라는 용어는 단수형과 복수형을 모두 의미하므로 단일 반도체 장치 및 다중 반도체 장치를 모두 나타낼 수 있다
반도체 장치는 일반적으로 프론트엔드 제조와 백엔드 제조라는 두 가지 복잡한 제조 프로세스를 사용하여 제조된다. 프론트 엔드 제조는 반도체 웨이퍼의 표면에 다수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동 전기 구성 요소를 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 구성요소는 전류의 흐름을 제어하는 기능이 있다. 커패시터, 인덕터 및 저항과 같은 수동 전기 구성요소는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 개별화하고 구조적 지원, 전기 상호접속 및 환 경 격리를 위해 반도체 다이를 패키징하는 것을 말한다. 반도체 다이를 싱귤레이팅하기 위해 웨이퍼는 톱 스트리트 또는 스크라이브라고 하는 웨이퍼의 비기능 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도 구 또는 톱날을 사용하여 개별화된다. 싱귤레이션 후에 개별 반도체는 다른 시스템 구성 요소와의 상호접속을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 위에 형성된 접촉 패드는 패키지 내의 접 촉 패드에 연결된다. 전기 연결은 전도성 레이어, 범프, 스터드 범프, 전도성 페이스트 또는 와이어본드로 만들 수 있다. 물리적 지지와 전기적 절연을 제공하기 위해 패키지 위에 인캡슐런트 또는 기타 몰딩 물질이 증착된다. 그런 다음 완성된 패키지를 전기 시스템에 삽입하고 반도체 장치의 기능을 다른 시스템 구성 요소에 서 사용할 수 있게 된다.
도 1a-1c는 톱 스트리트에 의해 분리된 복수의 제1 반도체 다이를 갖는 제1 반도체 웨이퍼를 도시한다.
도 2a-2b는 톱 스트리트에 의해 분리된 복수의 제2 반도체 다이를 갖는 제2 반도체 웨이퍼를 도시한다.
도 3a-3c는 제2 반도체 웨이퍼 상에 제1 반도체 다이 및 복수의 전도성 포스트를 배치하는 것을 도시한다.
도 4a-4g는 감지 영역을 보호하기 위해 댐 벽을 갖는 상호접속 기판 상에 단일화된 제2 반도체 다이를 배치하는 것을 도시한다.
도 5a-5b는 댐 벽의 제1 실시예를 도시한다.
도 6a-6b는 댐 벽의 제2 실시예를 도시한다.
도 7a-7b는 댐 벽의 제3 실시예를 도시한다.
도 8은 인쇄 회로 기판(PCB)의 표면에 배치된 상이한 유형의 패키지를 갖는 인쇄 회로 기판(PCB)을 도시한다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비소, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 실리콘 카바이드, 또는 구조적 지지를 위한 다른 벌크 물질과 같은 베이스 기판 물질(102)을 갖는 반도체 웨이퍼(50)를 도시한다. 복수의 반도체 다이 또는 구성요소(52)는 비능동, 다이간 웨이퍼 영역 또는 톱 스트리트(56)에 의해 분리된 웨이퍼(50) 상에 형성된다. 톱 스트리트(56)는 반도체 웨이퍼(50)를 개별 반도체 다이(54)로 싱귤레이트하기 위한 절단 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(50)는 100-450밀리미터(mm)의 폭 또 는 직경을 갖는다.
도 1b는 반도체 웨이퍼(50)의 일부의 단면도를 도시한다. 각각의 반도체 다이(54)는 후면 또는 비능동 표면(58) 및 능동 장치, 수동 장치, 전도성 층 및 다이 내부에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호접속된 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 능동 표면(60)을 갖는다.
예를 들어, 회로는 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 메모리, 또는 다른 신호 처리 회로와 같이 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(60) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로를 포함할 수 있다. 반도체 다이(54)는 또한 RF 신호 처리를 위한 인덕터, 커패시터 및 저항기에서와 같은 IPD일 수 있다. 전기 전도성 층(62)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정을 사용하여 능동 표면(60) 위에 형성된다. 전도성 층(62)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은 (Ag), 또는 다른 적절한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도성 층(62)은 능동 표면(60) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
전기 전도성 범프 물질은 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도성 층(62) 위에 증착된다. 범프 물질은 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납 및 이들의 조합일 수 있으며 선택적인 플럭스 솔루션이 있다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고연 솔더 또는 무연 솔더일 수 있다. 범프 물질은 적절한 부착 또는 본딩 프로세스를 사용하여 전도성 층(62)에 본딩된다. 일 실시예에서, 범프 물질은 볼 또는 범프(64)를 형성하기 위해 물질을 융점 이상으로 가열함으로써 리플로우된다. 일 실시예에서, 범프(64)는 습윤 층, 배리어 층 및 접착제 층을 갖는 범프 아래 금속화(UBM) 위에 형성된다. 범프(64)는 또한 전도성 층(112)에 압축 본딩되거나 열압착 본딩될 수 있다. 범프(114)는 전도성 층(62) 위에 형성될 수 있는 상호접속 구조의 한 유형을 나타낸다. 상호접속 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프 또는 기타 전기 상호접속을 사용할 수 있다.
도 1c에 도시된 바와 같이, 반도체 웨이퍼(50)는 톱날 또는 레이저 절단 도구(68)를 사용하여 톱 스트리트(56)를 통해 개별 반도체 다이(54)로 싱귤레이팅된다. 개별 반도체 다이(54)는 싱귤레이션 후 공지된 양호한 다이 또는 유닛(KGD/KGU)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비소, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 실리콘 카바이드, 또는 구조적 지지를 위한 다른 벌크 물질과 같은 베이스 기판 물질(102)을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 구성요소(104)는 비능동, 다이간 웨이퍼 영역 또는 톱 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 톱 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이트하기 위한 절단 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100-450밀리미터(mm)의 폭 또는 직경을 갖는다.
도 2b는 반도체 웨이퍼(100)의 일부의 단면도를 도시한다. 각각의 반도체 다이(104)는 후면 또는 비능동 표면(108) 및 능동 장치, 수동 장치, 전도성 층 및 다이 내부에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호접속된 유전체 층으로 구현되는 아날로그 또는 디지털 회로를 포함하는 능동 표면(110)을 갖는다. 예를 들어, 회로는 DSP, ASIC, 메모리, 또는 다른 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(110) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 요소를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위해 인덕터, 커패시터 및 레지스터와 같은 IPD를 포함할 수 있다.
전기 전도성 층(112)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정을 사용하여 능동 표면(110) 위에 형성된다. 전도성 층(112)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도성 층(112)은 능동 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다. 후면(108)은 표면을 평탄화하기 위해 그라인더(114)로 그라인딩 작업을 거칠 수 있다.
도 3a에서, 반도체 웨이퍼(100)의 전도성 층(112) 상에 복수의 전도성 필러 또는 포스트(130)가 형성된다. 각각의 전도성 포스트(130)는 수직 샤프트(132) 및 수직 샤프트의 원위 단부에 형성된 범프(134)를 갖는다. 솔더 레지스트는 표면(110) 위에 형성될 수 있다. 솔더 레지스트는 전도성 포스트(130)의 위치에 대한 비아를 형성하도록 에칭된다. 비아는 전도성 물질로 채워지고 솔더 레지스트는 제거되어 수직 샤프트(132)를 남긴다. 범프(134)는 수직 샤프트(132)의 원위 단부에 형성된다. 수직 샤프트(132)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적합한 전기 전도성 물질일 수 있다. 범프 물질은 선택적인 플럭스 솔루션과 함께 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납 및 이들의 조합일 수 있다. 일 실시예에서, 전도성 포스트(130)는 60-140㎛의 높이(H)를 갖는다.
각각의 반도체 다이(104)는 능동 표면(110)에 형성된 감지 영역(138)을 갖는다. 일 실시예에서, 감지 영역(138)은 도파관이다. 감지 영역(138)은 외부 물질이나 다른 오염으로부터 보호되어야 하는 일반적으로 다이 주변에 있는 반도체 다이(104)의 센서, 광학, 광자 영역 또는 다른 특징일 수 있다. 도파관과 같은 일부 경우에, 감지 영역(138)은 반도체 다이(104)의 에지까지 연장되어 인접한 다이 또는 다른 장치로 계속된다.
댐 벽 또는 펜스(144)는 감지 영역(138)에 근접한 반도체 웨이퍼(100)의 능동 표면(110) 위에 형성된다. 일 실시예에서, 댐 벽(144)은 전도성 포스트(130)와 댐 벽(144) 사이에 형성된다. 댐 벽(144)은 바람직하게는 전도성 포스트(130)와 동시에 동일한 물질로 형성되는 언더필 물질의 흐름을 견디기에 충분한 구조적 강도를 갖는 강성 물질의 다양한 세그먼트를 포함한다. 댐 벽(144)은 나중에 적용되는 언더필 물질이 감지 영역(138)에 도달하는 것을 차단하거나 억제하는 데 사용될 것이다.
도 3b에서, 복수의 전기 구성요소(140)는 반도체 웨이퍼(100)의 능동 표면(110) 상에 배치되고 전기적 및 기계적으로 전도성 층(112)에 연결된다. 전기 구성요소(140)는 픽 앤 플레이스 작업을 사용하여 웨이퍼(100) 위에 각각 배치된다. 예를 들어, 전기 구성요소(140)는 도 1c의 반도체 다이(54)와 유사할 수 있고, 능동 표면(60)과 범프(64)는 반도체 웨이퍼(100)의 표면(110)을 향하여 배향된다. 전기 구성요소(140)는 다이오드, 트랜지스터, 레지스터, 커패시터 및 인덕터와 같은 개별 전기 장치 또는 IPD일 수 있다. 대안적으로, 전기 구성요소(140)는 다른 반도체 다이, 반도체 패키지, 표면 장착 장치, 이산 전기 장치 또는 IPD를 포함할 수 있다.
전기 구성요소(140)은 웨이퍼(100)의 표면(110)과 접촉한다. 도 3c는 웨이퍼(100)의 전도성 층(112)에 전기적으로 및 기계적으로 연결된 전기 구성요소(140)을 도시한다. 반도체 웨이퍼(100) 상에 배치된 전기 구성요소(140)는 C2W 장치이다.
반도체 웨이퍼(100)는 능동 표면(110) 상에 배치된 추가 반도체 다이(54) 및 전도성 포스트(130)를 갖는 개별 반도체 다이(104)로 톱날 또는 레이저 절단 공구(146)를 사용하여 톱 스트리트(106)를 통해 개별화된다. 전도성 포스트(130) 및 전기 구성요소(140)를 갖는 개별 반도체 다이(104)는 KGD/KGU 포스트 싱귤레이션의 식별을 위해 검사되고 전기적으로 테스트될 수 있다. 반도체 다이(104), 반도체 다이(54), 전도성 포스트(130), 댐 벽(144) 및 감지 영역(138)의 조합은 C2W 반도체 패키지(148)를 구성한다.
도 4a는 전도성 층(152) 및 절연 층(154)을 포함하는 상호접속 기판(150)의 단면도를 도시한다. 전도성 층(152)은 하나 이상의 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 적절한 전기 전도성 물질일 수 있다. 전기 전도성 층은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정을 사용하여 형성된다. 전도성 층(152)은 기판(150)에 걸친 수평 전기 상호접속 및 기판(150)의 상부 표면(156)과 하부 표면(158) 사이의 수직 전기 상호접속을 제공한다. 전도성 층(152)의 일부는 반도체 다이(104) 및 다른 전기 구성요소의 설계 및 기능에 따라 전기적으로 공통되거나 전기적으로 절연될 수 있다. 절연 층(154)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 레지스트, 폴리이미드, 폴리머, BCB, PBO 및 유사한 절연 및 구조적 특성을 갖는 기타 물질로 만들어진다. 절연 층은 PVD, CVD, 인쇄, 라미네이션, 스핀 코팅, 스프레이 코팅, 소결 또는 열 산화를 사용하여 형성할 수 있다. 절연 층(154)은 전도 층(152) 사이에 격리를 제공한다.
도 3c의 반도체 패키지(148)는 전도성 포스트(130)가 기판을 향하여 배향된 상호접속 기판(150)의 표면(156) 위에 위치된다. 반도체 패키지(148)는 상호접속 기판(150)의 표면(156)과 접촉하게 된다. 도 4b는 표면(156) 상의 전도성 층(152)에 전기적 및 기계적으로 연결된 전도성 포스트(130)를 갖는 상호접속 기판(150) 상에 배치된 반도체 패키지(148)를 도시한다.
도 4c는 반도체 패키지(148)의 저면도이다. 추가 전기 구성요소(160)는 도 3b-3c에서와 같이 반도체 다이(104)의 능동 표면(110) 상에 배치될 수 있다. 전기 구성요소(160)는 도 1c의 반도체 다이(54)와 유사할 수 있지만 상이한 형태 및 기능에 따라 능동 표면(60) 및 범프(64)가 반도체 다이(104)의 표면(110)을 향해 배향된다.
반도체 패키지(148)는 전기 구성요소(140, 160)의 각 측면에 2열의 전도성 포스트(130)를 도시한다. 댐 벽(144)은 전도성 포스트(130)와 감지 영역(138) 사이에 배치된다. 댐 벽(144)은 주요 벽(144a) 및 측면 윙(144b)을 갖는 것으로 도시되어 있다.
도 4d는 반도체 패키지(148)의 다른 실시예의 저면도이다. 전기 구성요소(160)는 반도체 다이(104)의 능동 표면(110) 상에 배치된다. 전기 구성요소(160)는 도 1c의 반도체 다이(54)와 유사할 수 있지만 상이한 형태와 기능에 따라 능동 표면(60)과 범프(64)가 반도체 다이(104)의 능동 표면(110)을 향하여 배향된다. 이 경우, 댐 벽(144)은 감지 영역(138)에 근접한 전도성 포스트(130)의 한 행 내에 배치된다. 댐 벽(144)은 메인 벽(144a) 및 측부 윙(144b)을 갖는 것으로 도시되어 있다.
도 4e는 반도체 패키지(148)의 다른 실시예의 저면도이다. 전기 구성요소(160)는 반도체 다이(104)의 능동 표면(110) 상에 배치된다. 전기 구성요소(160)는 도 1c의 반도체 다이(54)와 유사할 수 있지만 상이한 형태와 기능에 따라 능동 표면(60)과 범프(64)가 반도체 다이(104)의 능동 표면(110)을 향하여 배향된다. 이 경우, 반도체 다이(104)는 2개의 감지 영역(138a, 138b)을 가지며, 각각의 댐 벽(144a, 144b)은 감지 영역(138)에 근접한 전도성 포스트(130)의 한 행 내에 배치된다.
도 4f에서, 에폭시 수지와 같은 언더필 물질(166)이 반도체 다이(104) 아래 및 전도성 포스트(130) 및 전기 구성요소(140 및 160) 주위에 증착된다. 언더필 물질(166)은 전기 구성요소(140 및 160)의 능동 표면, 반도체 다이(104)의 능동 표면(110) 및 전도성 포스트(130)를 격리하고 보호한다. 그러나, 댐 벽(144)은 언더필 물질(166)이 감지 영역(138)에 도달하는 것을 차단하거나 억제한다. 댐 벽(144)은 감지 영역(138)이 언더필 물질(166)에 의해 오염되거나 덮이는 것을 방지한다.
도 4g에서, 전기 전도성 범프 물질은 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 프로세스를 사용하여 표면(158) 상의 전도성 층(152) 위에 증착된다. 범프 물질은 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납 및 이들의 조합일 수 있으며 선택적인 플럭스 솔루션이 있다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고연 솔더 또는 무연 솔더일 수 있다. 범프 물질은 적절한 부착 또는 본딩 프로세스를 사용하여 전도성 층(152)에 본딩된다. 일 실시예에서, 범프 물질은 물질을 융점 이상으로 가열함으로써 리플로우되어 볼 또는 범프(168)를 형성한다. 일 실시예에서, 범프(168)는 습윤층, 배리어층, 및 접착층을 갖는 UBM 위에 형성된다. 범프(168)는 또한 전도성 층(152)에 압축 본딩되거나 열압착 본딩될 수 있다. 일 실시예에서, 범프(156)는 이의 높이를 유지하고 내구성을 위해 구리 코어 범프이다. 범프(168)는 전도성 층(152) 위에 형성될 수 있는 상호접속 구조의 한 유형을 나타낸다. 상호접속 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기 상호접속을 사용할 수 있다.
반도체 다이(104), 반도체 다이(54), 전도성 포스트(130), 댐 벽(144), 감지 영역(138), 상호접속 기판(150) 및 언더필 물질(166)의 조합은 C2W 반도체 패키지(169)를 구성한다.
도 5a-5b는 댐 벽(144)의 추가 상세를 도시한다. 도 5a는 댐 벽(144)의 상세를 도시하는 단면도이다. 도 5b는 댐 벽(144)의 상세를 나타내는 저면도이다. 일 실시예에서, 댐 벽(144)은 언더필 물질의 흐름을 견디기에 충분한 구조적 강도를 갖는 가변적이거나 상이한 폭을 갖는 강성 물질의 복수의 세그먼트를 포함한다. 수직 세그먼트(170)는 제1 폭을 갖고 둥근 세그먼트(172)는 수직 세그먼트의 제1 폭보다 큰 제2 폭을 갖는다. 수직 세그먼트(170)는 일체형 몸체로서 교번하는 둥근 세그먼트와 통합된다. 세그먼트(170-172)는 Al, Cu, Sn, Ni, Au, Ag 또는 언더필 물질의 흐름을 견디기에 충분한 강성과 구조적 강도를 갖는 다른 적절한 물질의 하나 이상의 층으로 제조될 수 있다.
대안적으로, 세그먼트(170-172)는 다층 가요성 라미네이트, 세라믹, 구리 클래드 라미네이트(CCL), 유리, 폴리머, 에폭시 몰딩 컴파운드, 미리 함침된(프리프레그) 폴리테트라-플루오로에틸렌(PTFE)의 하나 이상의 라미네이트 층, FR-4, FR-1, CEM-1 또는 CEM-3(페놀 면지, 에폭시, 수지, 직조 유리, 무광택 유리, 폴리에스테르 및 다른 강화 섬유 또는 직물, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 레지스트, 폴리이미드, BCB, PBO 및 언더필 물질의 흐름을 견디기에 적합한 유사한 절연 및 구조적 특성을 가진 기타 물질의 조합으로 제조된다. 일 실시예에서, 세그먼트(170-172)는 전도성 포스트(130)와 동시에 형성되는 Cu이다.
세그먼트(170-172)의 팁(171)은 기판(150)의 표면(156)에 도달하기 전에 댐 벽(144)과 기판(150)의 표면(156) 사이에 간격을 남겨서 언더필 재료가 댐 벽 아래 및 그 주위로 흐르도록 한다. 도 5a는 반도체 다이(104)의 능동 표면(110) 위에 형성된 절연 층(173) 및 전도성 층(175)을 포함하는 반도체 다이(104)의 추가 상세를 도시한다. 전도성 층(175)은 전도성 포스트(130) 및 전도성 층(112)에 전기적으로 연결된 재배선 층(RDL)의 일부이다.
절연 층(173)은 전도성 층(175)에 대한 분리를 제공한다. 감지 영역(138)은 반도체 다이(104)의 측면(177)까지 연장된다. 도파관의 경우, 감지 영역(138)은 인접한 다이 또는 다른 장치와 연결될 것이다. 댐 벽(144)은 전도성 포스트(130)와 유사한 높이를 가질 수 있다.
솔더 레지스트와 같은 절연 층(174)은 표면(156) 위에, 댐 벽(144) 외부 및 반도체 다이(104)의 풋프린트 외부에 형성된다. 일 실시예에서, 반도체 다이(104)의 에지로부터 최외부 전도성 포스트까지의 거리는 D1 = 534 마이크로미터(㎛)이다. 반도체 다이(104)로부터 상호접속 기판(150)까지의 거리는 D2 = 120㎛이다. 반도체 다이(104)로부터 절연 층(174)까지의 거리는 적어도 D3 = 100㎛이다. 절연 층(174)의 두께는 D4=10-15㎛이다. 전도성 포스트(130)로부터 댐 벽(144)까지의 거리는 D5 = 50㎛이다. 댐 벽(144)의 길이는 적어도 D6=6.0mm이다.
언더필 재료(166)는 좌측에서 우측으로 흐른다. 댐 벽(144)에 도달하면, 언더필 재료는 세그먼트(170-172) 아래 및 주위에서 흐르고, 흐름은 절연 층(174)에 의해 억제된다. 댐 벽(144)은 언더필 재료(166)가 댐 구조 아래 및 주위로 흐르게 하기에 충분한 강성과 구조적 강도를 제공한다. 언더필 재료(166)는 댐 벽(144)의 세그먼트(170-172) 및 언더필 재료의 흐름을 방해하는 절연 층(174)의 속성에 의해 측면(177) 상의 감지 영역(138)에 도달하지 않는다. 감지 영역(138) 및 실질적으로 모든 측면(177)은 언더필 재료(166)가 없는 상태로 남아 있다.
도 6a-6b는 댐 벽(144)의 다른 실시예를 도시한다. 도 6a는 댐 벽(144)의 상세를 나타내는 단면도이다. 도 6b는 댐 벽(144)의 세부 사항을 도시하는 저면도이다. 일 실시예에서, 댐 벽(144)은 언더필 재료의 흐름을 견디기에 충분한 구조적 강도를 갖는 강성 재료의 복수의 물리적으로 분리된 수직 세그먼트를 포함한다. 별도의 수직 세그먼트(180)는 댐 벽(144) 및 측면 윙의 제1 열을 형성한다. 별도의 수직 세그먼트(182)는 댐 벽(144)의 제2 열을 형성한다. 수직 세그먼트(182)는 수직 세그먼트(180)의 제1 열 사이의 간격과 중첩된다. 예를 들어, 하나의 수직 세그먼트(182)는 인접한 수직 세그먼트(180)와 개별 수직 세그먼트(180) 사이의 간격에 배치된다. 댐 벽(144)은 임의의 개수의 별도의 수직 세그먼트의 중첩되는 열을 가질 수 있다. 별도의 수직 세그먼트(180-182)는 Al, Cu, Sn, Ni, Au, Ag 또는 언더필 재료의 흐름을 견디기에 충분한 강성과 구조적 강도를 가진 다른 적절한 재료의 하나 이상의 층으로 제조될 수 있다. 대안적으로, 수직 세그먼트(180-182)는 다층 가요성 라미네이트, 세라믹, CCL, 유리, 폴리머, 에폭시 성형 화합물, PTFE 프리프레그의 하나 이상의 라미네이트 층, FR-4, FR-1, CEM-1, 또는 CEM-3와 페놀 면지, 에폭시, 수지, 직조 유리, 무광택 유리, 폴리에스테르 및 기타 강화 섬유 또는 직물, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 레지스트, 폴리이미드, BCB, PBO 및 언더필 재료의 흐름을 견디기에 적합한 유사한 절연 및 구조적 특성을 가진 다른 재료의 조합으로 제조될 수 있다. 일 실시예에서, 별도의 수직 세그먼트(180-182)는 전도성 포스트(130)와 동시에 형성되는 Cu이다.
별도의 수직 세그먼트(180-182)의 팁(183)은 기판(150)의 표면(156)에 도달하기 전에 끝나서 댐 벽(144)과 기판(150)의 표면(156) 사이에 간격을 남겨서 언더필 재료가 댐 벽(144) 아래 및 그 주위로 흐를 수 있게 한다.
도 6a는 반도체 다이(104)의 능동 표면(110) 위에 형성된 절연 층(185) 및 전도성 층(187)을 포함하는 반도체 다이(104)의 추가 상세를 도시한다. 전도성 층(187)은 전도성 포스트(130) 및 전도성 층(112)에 전기적으로 연결된 RDL의 일부이다. 절연 층(185)은 전도성 층(187)에 대한 절연을 제공한다. 감지 영역(138)은 반도체 다이(104)의 측면(189)까지 연장된다. 도파관의 경우에 감지 영역(138)은 인접한 다이 또는 다른 장치와 연결될 것이다.
솔더 레지스트와 같은 절연 층(184)은 표면(156) 위에, 댐 벽(144) 외부 및 반도체 다이(104)의 풋프린트 외부에 형성된다. 일 실시예에서, 반도체 다이(104)의 에지로부터 최외부 전도성 포스트까지의 거리는 D7 = 534 μm이다. 반도체 다이(104)로부터 상호접속 기판(150)까지의 거리는 D8 = 120μm이다. 반도체 다이(104)로부터 절연 층(184)까지의 거리는 적어도 D9 = 100μm이다. 절연 층(184)의 두께는 D10=10-15μm이다. 전도성 포스트(130)로부터 댐 벽(144)까지의 거리는 D11 = 50 μm이다. 댐 벽(144)의 길이는 적어도 D12 = 6.0mm이다.
언더필 재료(166)는 좌측에서 우측으로 흐른다. 댐 벽(144)에 도달하면, 언더필 재료는 세그먼트(180-182) 아래 및 주위에서 흐르고, 흐름은 절연 층(184)에 의해 억제된다. 댐 벽(144)은 언더필 재료(166)가 댐 구조 아래 및 주위로 흐르게 하기에 충분한 강성과 구조적 강도를 제공한다. 언더필 재료(166)는 댐 벽(144)의 세그먼트(180-182) 및 언더필 재료의 흐름을 방해하는 절연 층(184)의 속성에 의해 측면(189) 상의 감지 영역(138)에 도달하지 않는다. 감지 영역(138) 및 실질적으로 모든 측면(189)은 언더필 재료(166)가 없는 상태로 남아 있다.
도 7a-7b는 댐 벽(144)의 다른 실시예를 도시한다. 도 7a는 댐 벽(144)의 상세를 나타내는 단면도이다. 도 7b는 댐 벽(144)의 세부 사항을 도시하는 저면도이다. 일 실시예에서, 댐 벽(144)은 언더필 재료의 흐름을 견디기에 충분한 구조적 강도를 갖는 강성 재료의 복수의 수직 세그먼트를 포함한다. 수직 세그먼트(190)는 Al, Cu, Sn, Ni, Au, Ag 또는 언더필 재료의 흐름을 견디기에 충분한 강성과 구조적 강도를 가진 다른 적절한 재료의 하나 이상의 층으로 제조될 수 있다. 대안적으로, 수직 세그먼트(190)는 다층 가요성 라미네이트, 세라믹, CCL, 유리, 폴리머, 에폭시 성형 화합물, PTFE 프리프레그의 하나 이상의 라미네이트 층, FR-4, FR-1, CEM-1, 또는 CEM-3와 페놀 면지, 에폭시, 수지, 직조 유리, 무광택 유리, 폴리에스테르 및 기타 강화 섬유 또는 직물, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 솔더 레지스트, 폴리이미드, BCB, PBO 및 언더필 재료의 흐름을 견디기에 적합한 유사한 절연 및 구조적 특성을 가진 다른 재료의 조합으로 제조될 수 있다. 일 실시예에서, 별도의 수직 세그먼트(190)는 전도성 포스트(130)와 동시에 형성되는 Cu이다.
수직 세그먼트(190)의 팁(193)은 기판(150)의 표면(156)에 도달하기 전에 끝나서 댐 벽(144)과 기판(150)의 표면(156) 사이에 간격을 남겨서 언더필 재료가 댐 벽(144) 아래 및 그 주위로 흐를 수 있게 한다. 도 7a는 반도체 다이(104)의 능동 표면(110) 위에 형성된 절연 층(195) 및 전도성 층(197)을 포함하는 반도체 다이(104)의 추가 상세를 도시한다. 전도성 층(197)은 전도성 포스트(130) 및 전도성 층(112)에 전기적으로 연결된 RDL의 일부이다. 절연 층(195)은 전도성 층(197)에 대한 절연을 제공한다. 감지 영역(138)은 반도체 다이(104)의 측면(199)까지 연장된다. 도파관의 경우에 감지 영역(138)은 인접한 다이 또는 다른 장치와 연결될 것이다.
솔더 레지스트와 같은 절연 층(194a)은 표면(156) 위에, 댐 벽(144) 외부에 형성된다. 솔더 레지스트와 같은 제2 절연 층(194b)은 제1 절연 층(194a) 위에 형성된다. 일 실시예에서, 반도체 다이(104)의 에지로부터 최외부 전도성 포스트까지의 거리는 D13 = 534 μm이다. 반도체 다이(104)로부터 상호접속 기판(150)까지의 거리는 D14 = 120μm이다. 절연 층(194a, 194b)의 두게는 D15 = 25-30 μm이다. 전도성 포스트(130)로부터 댐 벽(144)까지의 거리는 D16 = 50 μm이다. 댐 벽(144)의 길이는 적어도 D17 = 6.0mm이다.
언더필 재료(166)는 좌측에서 우측으로 흐른다. 댐 벽(144)에 도달하면, 언더필 재료는 수직 세그먼트(190) 아래 및 주위에서 흐르고, 흐름은 절연 층(194a-194b)에 의해 억제된다. 댐 벽(144)은 언더필 재료(166)가 댐 구조 아래 및 주위로 흐르게 하기에 충분한 강성과 구조적 강도를 제공한다. 언더필 재료(166)는 댐 벽(144)의 수직 세그먼트(190) 및 언더필 재료의 흐름을 방해하는 절연 층(194a-194b)의 속성에 의해 측면(199) 상의 감지 영역(138)에 도달하지 않는다. 감지 영역(138) 및 실질적으로 모든 측면(199)은 언더필 재료(166)가 없는 상태로 남아 있다.
도 8은 반도체 패키지(169)를 포함하는 PCB(402)의 표면 상에 실장된 반도체 패키지를 갖는 칩 캐리어 기판 또는 PCB(402)를 갖는 전자 장치(400)를 도시한다. 전자 장치(400)는 한 유형의 반도체 패키지를 가질 수 있거나, 또는 응용 프로그램에 따라 여러 유형의 반도체 패키지를 가질 수 있다.
전자 장치(400)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안적으로, 전자 장치(400)는 더 큰 시스템의 서브부품일 수 있다. 예를 들어, 전자 장치(400)는 태블릿, 셀룰러 폰, 디지털 카메라, 통신 시스템, 또는 다른 전자 장치의 일부일 수 있다. 대안적으로, 전자 장치(400)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 장치, 또는 기타 반도체 다이 또는 전기 구성요소를 포함할 수 있다. 소형화와 경량화는 제품이 시장에서 받아들여지기 위해 필수적이다. 고밀도화를 위해 반도체 소자 사이의 거리를 좁힐 수 있다.
도 8에서, PCB(402)는 PCB 상에 배치된 반도체 패키지의 구조적 지지 및 전기적 상호 연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(404)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄 또는 다른 적절한 금속 증착 프로세스를 사용하여 PCB(402)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(404)는 각각의 반도체 패키지, 장착된 부품 및 다른 시스템 부품 간의 전기 통신을 제공한다. 트레이스(404)는 또한 각 반도체 패키지에 전원 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 장치는 두 가지 패키징 레벨을 갖는다. 제1 레벨 패키징은 반도체 다이를 중간 기판에 기계적으로 전기적으로 부착하는 기술이다. 제2 레벨 패키징은 중간 기판을 PCB에 기계적으로 전기적으로 부착하는 작업이 포함된다. 다른 실시예에서, 반도체 장치는 다이가 기계적으로 그리고 전기적으로 PCB에 직접 배열되는 제1 레벨 패키징만 가질 수 있다.
예시의 목적으로, 본드 와이어 패키지(406) 및 플립칩(408)을 포함하는 여러 유형의 제1 레벨 패키징이 PCB(402)에 도시되어 있다.
추가적으로, 볼 그리드 어레이(BGA)(410), 범프 칩 캐리어(BCC)(412), 랜드 그리드 어레이(LGA)(416), 멀티 칩 모듈(MCM) 또는 SIP 모듈(418), 쿼드 플랫 무연 패키지를 포함한 여러 유형의 2차 레벨 패키징 (QFN)(420), 쿼드 플랫 패키지(422), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(424), 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(426)를 포함하는 복수의 유형의 제2 레벨 패키징은 PCB(402)에 장착된 것으로 도시되어 있다. 일 실시예에서, eWLB(424)는 팬아웃 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(426)는 팬인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요구 사항에 따라 제1 및 제2 레벨 패키징 스타일의 조합으로 구성된 반도체 패키지의 조합과 기타 전자 부품을 PCB(402)에 연결할 수 있다. 일부 실시예에서, 전자 장치(400)는 단일 부착된 반도체 패키지를 포함하는 반면, 다른 실시예는 다중 상호접속된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 미리 만들어진 구성 요소를 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지는 정교한 기능을 포함하고 있기 때문에 더 저렴한 부품과 간소화된 제조 공정을 사용하여 전자 장치를 제조할 수 있다. 결과적인 장치는 실패할 가능성이 적고 제조 비용이 저렴하여 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시예가 상세하게 예시되었지만, 당업자는 이러한 실시예에 대한 수정 및 적응이 다음 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.

Claims (15)

  1. 반도체 장치로서,
    감지 영역을 포함하는 반도체 다이;
    감지 영역에 근접한 반도체 다이 위에 형성된 댐 벽;
    반도체 다이 위에 배치된 전기 구성요소;
    반도체 다이 및 전기 부품이 상부에 배치되는 기판; 및
    반도체 다이와 기판 사이에 증착된 언더필 재료를 포함하며, 댐 벽은 언더필 재료가 감지 영역에 접촉하는 것을 방지하는 반도체 장치.
  2. 제1항에 있어서, 반도체 다이 위에 형성된 복수의 도전성 포스트를 추가로 포함하는 반도체 장치.
  3. 제1항에 있어서, 댐 벽은 수직 세그먼트 및 측면 윙을 포함하는 반도체 장치.
  4. 제1항에 있어서, 댐 벽은 단일체로서 복수의 수직 세그먼트와 통합된 복수의 둥근 세그먼트를 포함하는 반도체 장치.
  5. 제1항에 있어서, 댐 벽은 복수의 개별 수직 세그먼트를 포함하는 반도체 장치.
  6. 반도체 장치로서,
    감지 영역을 포함하는 반도체 다이;
    감지 영역에 근접한 반도체 다이 위에 형성된 댐 벽; 및
    반도체 다이 위에 증착된 언더필 재료를 포함하며, 댐 벽은 언더필 재료가 감지 영역에 접촉하는 것을 방지하는 반도체 장치.
  7. 제6항에 있어서, 반도체 다이 위에 형성된 복수의 전도성 포스트를 추가로 포함하는 반도체 장치.
  8. 제6항에 있어서, 댐 벽은 수직 세그먼트와 측면 윙을 포함하는 반도체 장치.
  9. 제6항에 있어서, 댐 벽은 단일체로서 복수의 수직 세그먼트와 통합된 복수의 둥근 세그먼트를 포함하는 반도체 장치.
  10. 제6항에 있어서, 댐 벽은 복수의 개별 수직 세그먼트를 포함하는 반도체 장치.
  11. 반도체 장치의 제조 방법으로서, 상기 방법은
    감지 영역을 포함하는 반도체 다이를 제공하는 단계;
    감지 영역에 근접한 반도체 다이 위에 댐 벽을 형성하는 단계; 및
    반도체 다이 위에 언더필 재료를 증착하는 단계를 포함하며, 댐 벽은 언더필 재료가 감지 영역에 접촉하는 것을 방지하는 방법.
  12. 제11항에 있어서, 반도체 다이 위에 복수의 전도성 포스트를 형성하는 단계를 추가로 포함하는 방법.
  13. 제11항에 있어서, 댐 벽을 형성하는 단계는 수직 세그먼트 및 측면 윙을 형성하는 단계를 포함하는 방법.
  14. 제11항에 있어서, 댐 벽을 형성하는 단계는 단일체로서 복수의 수직 세그먼트와 통합된 복수의 둥근 세그먼트를 형성하는 단계를 포함하는 방법.
  15. 제11항에 있어서, 댐 벽을 형성하는 단계는 복수의 개별 수직 세그먼트를 형성하는 단계를 포함하는 방법.
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