KR20240009888A - 회로 기판, 회로 기판 어셈블리 및 이를 포함하는 디바이스 - Google Patents
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Abstract
본 발명은 회로 기판, 회로 기판 어셈블리 및 이를 포함하는 디바이스에 관한 것으로, 본 발명의 일 실시 예에 따른 회로 기판 어셈블리는 서로 대향하는 제1 외면 및 제2 외면을 포함하는 회로 기판과; 상기 회로 기판의 상기 제1 외면 상에 배치되는 반도체 패키지를 구비하며, 상기 회로 기판은 상기 반도체 패키지의 가장 자리의 적어도 일부와 인접하게 배치되며 홈 또는 홀 형태로 형성되는 적어도 하나의 개구부와; 상기 적어도 하나의 개구부 내에 충진되는 충진 부재를 포함할 수 있다.
Description
본 발명은 회로 기판, 회로 기판 어셈블리 및 이를 포함하는 디바이스에 관한 것으로, 보다 상세하게는 진동 내구성을 향상시킬 수 있는 회로 기판, 회로 기판 어셈블리 및 이를 포함하는 디바이스에 관한 것이다.
최근 노트북, 비디오 카메라, 휴대용 전화기와 같은 휴대용 전자 제품의 수요가 급격하게 증대되고, 전기 자동차, 에너지 저장용 축전지, 로봇, 위성 등의 개발이 본격화됨에 따라, 그 구동 전원으로 사용되는 이차 전지에 대해서 많은 연구가 이루어지고 있다.
이차 전지는 여러 전자 부품이 실장된 회로 기판을 통해 신호를 전송할 수 있다. 회로 기판에 형성된 도전 패드는 칩 형태의 전자 부품과 복수개의 접속 단자를 통해 전기적으로 접속될 수 있다. 이러한 회로 기판에 외부 진동이 전달되면, 접속 단자와 도전 패드가 접촉하는 부분에 피로가 축적될 수 있다. 접속 단자와 도전 패드가 접촉하는 부분에서는 피로 누적에 따른 파손이 쉽게 발생될 수 있어 피뢰 파괴에 대한 내구성이 떨어질 수 있다.
본 발명의 실시 예는 진동 내구성을 향상시킬 수 있는 회로 기판, 회로 기판 어셈블리 및 이를 포함하는 디바이스를 제공하고자 한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시 예에 따른 회로 기판 어셈블리는 서로 대향하는 제1 외면 및 제2 외면을 포함하는 회로 기판과; 상기 회로 기판의 상기 제1 외면 상에 배치되는 반도체 패키지를 구비하며, 상기 회로 기판은 상기 반도체 패키지의 가장 자리의 적어도 일부와 인접하게 배치되며 홈 또는 홀 형태로 형성되는 적어도 하나의 개구부와; 상기 적어도 하나의 개구부 내에 충진되는 충진 부재를 포함할 수 있다.
일 실시 예에 따르면, 상기 적어도 하나의 개구부는 상기 제1 외면 및 상기 제2 외면을 관통하는 홀 형태로 형성될 수 있다.
일 실시 예에 따르면, 상기 적어도 하나의 개구부는 상기 회로 기판에 포함되는 복수개의 절연층 중 적어도 어느 하나의 적어도 일부를 관통할 수 있다.
일 실시 예에 따르면, 상기 충진 부재의 열팽창 계수는 상기 복수개의 절연층 중 적어도 어느 하나의 열팽창 계수와 동일할 수 있다.
일 실시 예에 따르면, 상기 충진 부재는 절연 수지로 형성될 수 있다.
일 실시 예에 따르면, 상기 회로 기판 어셈블리는 상기 반도체 패키지 및 상기 회로 기판을 전기적으로 연결하며 볼 형태로 형성된 복수개의 접속 단자와; 상기 회로 기판에 배치되며, 상기 복수개의 접속 단자와 접속된 복수개의 도전 패드들을 더 구비하며, 상기 개구부는 상기 복수개의 접속 단자 중 최외곽에 위치하는 적어도 하나의 접속 단자와 인접하게 배치될 수 있다.
일 실시 예에 따르면, 상기 회로 기판 어셈블리는 상기 회로 기판 내에 포함된 복수개의 도전층들 중 적어도 어느 하나로 이루어진 신호 배선을 더 포함하며, 상기 신호 배선은 상기 개구부들 사이에 배치되거나, 상기 개구부를 우회하도록 배치될 수 있다.
일 실시 예에 따르면, 상기 회로 기판 어셈블리는 상기 복수개의 절연층들 사이에 배치되는 복수개의 도전층들과; 상기 복수개의 절연층 중 적어도 어느 하나를 관통하는 비아홀과; 상기 비아홀 내에 형성되며 인접한 도전층들을 연결하는 도전성 비아를 더 포함하며, 상기 개구부의 깊이는 상기 비아홀의 깊이보다 깊을 수 있다.
일 실시 예에 따르면, 상기 회로 기판 어셈블리는 상기 회로 기판의 일부 및 상기 반도체 패키지를 덮도록 형성되며, 상기 충진 부재와 접촉하는 봉지 부재를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 봉지 부재는 상기 개구부 내에서 상기 충진 부재와 접촉할 수 있다.
일 실시 예에 따르면, 상기 회로 기판 어셈블리는 상기 회로 기판의 일부 및 상기 반도체 패키지를 덮도록 형성되며, 상기 충진 부재와 동일 재질로 형성되는 봉지 부재를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 봉지 부재는 상기 충진 부재와 일체화될 수 있다.
본 발명의 일 실시 예에 따르면, 반도체 패키지가 배치되는 면인 제1 외면과, 상기 제1 외면과 대향하는 제2 외면을 포함하는 회로 기판은 상기 반도체 패키지의 가장 자리의 적어도 일부와 인접하게 배치되며, 홈 또는 홀 형태로 형성되는 적어도 하나의 개구부와; 상기 적어도 하나의 개구부 내에 충진되는 충진 부재를 포함할 수 있다.
본 발명의 일 실시 예에 따른 배터리 장치는 복수의 배터리 셀을 각각 구비하는 적어도 하나의 배터리 팩과; 상기 복수의 배터리 셀을 관리하며 반도체 패키지로 이루어진 배터리 관리 시스템(BMS)과; 상기 배터리 관리 시스템이 실장되는 전술한 회로 기판을 포함할 수 있다.
본 발명의 실시 예에 따르면, 회로 기판의 적어도 일부를 관통하는 개구부 내에 충진되는 충진 부재를 포함할 수 있다. 이에 따라, 본 발명은 충진 부재가 접속 단자로 전달되는 진동을 감쇄시킬 수 있어 진동 내구성을 향상시킬 수 있다.
또한, 본 발명의 실시 예에 따르면, 외부에서 입력되는 환경 진동에 의한 회로 기판의 파손을 방지할 수 있으며, 도전 패드 및 접속 단자 간의 접합부의 피로 파괴를 지연시킬 수 있어 신뢰성이 향상될 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 회로 기판 어셈블리를 나타내는 평면도이다.
도 2는 도 1에 도시된 회로 기판 어셈블리를 "A-A'"선을 따라 절취한 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 회로 기판 어셈블리의 진동 감쇄 과정을 설명하는 단면도이다.
도 4는 도 1에서 B영역을 확대하여 나타낸 평면도이다.
도 5는 본 발명의 제2 실시 예에 따른 회로 기판 어셈블리의 봉지 부재와 접촉하는 충진 부재를 나타내는 단면도이다.
도 6은 본 발명의 제2 실시 예에 따른 회로 기판 어셈블리의 봉지 부재와 일체화된 충진 부재를 나타내는 단면도이다.
도 2는 도 1에 도시된 회로 기판 어셈블리를 "A-A'"선을 따라 절취한 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 회로 기판 어셈블리의 진동 감쇄 과정을 설명하는 단면도이다.
도 4는 도 1에서 B영역을 확대하여 나타낸 평면도이다.
도 5는 본 발명의 제2 실시 예에 따른 회로 기판 어셈블리의 봉지 부재와 접촉하는 충진 부재를 나타내는 단면도이다.
도 6은 본 발명의 제2 실시 예에 따른 회로 기판 어셈블리의 봉지 부재와 일체화된 충진 부재를 나타내는 단면도이다.
이하에서는 첨부의 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 상세하게 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 이하의 실시 예에 의해 제한되거나 한정되는 것은 아니다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분 또는 본 발명의 요지를 불필요하게 흐릴 수 있는 관련 공지 기술에 대한 상세한 설명은 생략하였으며, 본 명세서에서 각 도면의 구성요소들에 참조 부호를 부가함에 있어서는, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호를 붙이도록 한다.
또한, 본 명세서 및 특허청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정하여 해석되어서는 안되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
제1 실시 예에 따른 회로 기판 어셈블리
도 1은 본 발명의 제1 실시 예에 따른 회로 기판 어셈블리를 나타내는 평면도이며, 도 2는 도 1에 도시된 회로 기판 어셈블리를 "A-A'"선을 따라 절취한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 회로 기판 어셈블리(100)는 회로 기판(200)과, 회로 기판(200) 상에 실장되는 반도체 패키지(110)를 포함할 수 있다.
반도체 패키지(110)는 회로 기판(200) 상에 배치되며, 접속 단자(120)를 통해서 회로 기판(200)과 전기적으로 연결될 수 있다. 반도체 패키지(110)는 능동 소자 및 수동 소자 중 적어도 어느 하나를 포함할 수 있다. 능동 소자는 트랜지스터 또는 집적 회로(IC)을 포함할 수 있다. 수동 소자는 콘덴서, 저항 및 인덕터 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 반도체 패키지(110)는 적어도 하나의 반도체 칩을 포함할 수 있으며, 수동 소자는 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다.
반도체 패키지(110)는 회로 기판(200)을 향하는 면에 형성되는 복수개의 접속 단자들(120)을 포함할 수 있다. 접속 단자들(120)은 솔더 볼 또는 솔더 패드를 포함할 수 있다. 접속 단자들(120)의 종류에 따라 반도체 패키지(110)는 볼 그리드 어레이 (ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다.
접속 단자(120)는 반도체 패키지(110)와 회로 기판(200) 사이에 배치될 수 있고, 적어도 하나 이상 배치될 수 있다.
회로 기판(200)은 반도체 패키지(110)을 향하는 제1 외면(201)과, 제1 외면(201)과 반대 방향을 향하는 제2 외면(202)을 포함할 수 있다. 회로 기판(200)의 제1 외면(201) 상에는 적어도 하나의 반도체 패키지(110)가 실장될 수 있다. 회로 기판(200)의 제1 외면(201)은 복수의 절연층(221,222,223,224,225) 중 최상부에 위치하는 절연층(225)의 상부면이거나 솔더 레지스트층(미도시)의 상부면일 수 있다. 솔더 레지스트층은 접속 단자들(120)이 형성되는 영역을 제외한 나머지 영역에 형성될 수 있다. 솔더 레지스트층은 도전 패드들(220) 중 적어도 어느 하나의 주변에 배치될 수 있다. 솔더 레지스트층은 회로 기판(200)에 배치되는 도전 패드들(220)의 단락을 방지함과 아울러 외부의 충격, 습기 또는 오염물질 등으로부터 보호해주는 역할을 할 수 있다. 회로 기판(200)의 제2 외면(202)은 복수의 절연층(221,222,223,224,225) 중 최하부에 위치하는 절연층(221)의 하부면일 수 있다.
회로 기판(200)은 복수의 절연층(221,222,223,224,225)과, 복수의 도전층(211,212,213,214)과, 적어도 하나의 도전 패드들(220)과, 적어도 하나의 개구부(230)와, 충진 부재(또는, 댐핑(damping) 부재)(300)를 포함할 수 있다.
복수의 절연층(221,222,223,224,225)은 복수의 도전층(211,212,213,214) 사이에 배치되어 인접한 도전층(211,212,213,214)의 단락을 방지할 수 있다. 복수의 절연층(221,222,223,224,225) 중 적어도 어느 하나는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 함께 유리 섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지(예를 들면, 프리 프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 중 적어도 하나)로 형성될 수 있다. 도 1에서는 설명의 편의를 위해, 복수의 절연층(221,222,223,224,225)이 5층으로 적층된 구조가 도시되어 있으나, 실시 예는 이에 제한되지 않고, 절연층(221,222,223,224,225)은 5층 미만 또는 5층을 초과할 수 있다.
복수의 도전층(211,212,213,214)은 복수의 절연층(221,222,223,224,225)과 교번적으로 배치되도록 절연층(221,222,223,224,225) 상에 형성될 수 있다. 복수의 도전층(211,212,213,214) 중 적어도 어느 하나는 구리(Cu), 알루미늄(Al), 은(Ag), 주석 (Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 이용할 수 있다. 복수의 도전층(211,212,213,214) 중 서로 다른 평면 상에 배치되는 복수의 도전층(211,212,213,214)은 적어도 하나의 절연층(221,222,223,224,225)을 관통하는 비아홀(242) 내에 배치되는 도전성 비아(240)를 통해 전기적으로 연결될 수 있다. 예를 들어, 상하로 인접한 복수의 도전층(211,212,213,214)은 비아홀(242) 내에 배치되는 도전성 비아(240)를 통해 전기적으로 연결될 수 있다. 도전성 비아(240)는 각각 비아홀(242)이 금속물질로 완전히 충전되거나, 비아홀(242)의 중심을 제외하고 비아홀(242)의 벽면을 따라 형성될 수 있다.
도전성 비아(240)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금 (Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 이용할 수 있다. 도전성 비아(240)는 복수의 도전층(211,212,213,214) 중 적어도 어느 하나와 동일하거나 다른 재질로 형성될 수 있다.
복수의 도전 패드(220)는 회로 기판(200)에 포함되는 제1 외면(201) 상에 배치될 수 있다. 도전 패드(220)는 회로 기판(200)과 연결되는 반도체 패키지(100)의 접속 단자(120)들을 통해 전기적으로 연결될 수 있다.
적어도 하나의 개구부(230)는 반도체 패키지(110)의 적어도 일부의 가장 자리와 인접하게 형성될 수 있다. 적어도 하나의 개구부(230)는 반도체 패키지(110)의 복수의 변 중 적어도 어느 하나의 변을 따라서 형성될 수 있다. 적어도 하나의 개구부(230)는 복수개의 접속 단자(120)들 중 최외곽에 위치하는 적어도 하나의 접속 단자(120)와 인접하게 배치될 수 있다. 적어도 하나의 개구부(230)는 반도체 패키지(110)와 접촉하는 복수개의 도전 패드들(220) 중 최외곽에 위치하는 적어도 하나의 도전 패드(220)와 인접하게 배치될 수 있다.
적어도 하나의 개구부(230)의 깊이는 복수개의 비아홀들(242)의 중 적어도 어느 하나의 깊이보다 깊게 형성될 수 있다. 적어도 하나의 개구부(230)는 홈 또는 홀 형태로 형성될 수 있다. 홀 형태의 개구부(230)는 회로 기판(200)의 제1 외면(201) 및 제2 외면(202)을 관통하도록 형성될 수 있다. 홀 형태의 개구부(230)는 회로 기판(200) 내에 포함되는 복수의 절연층(221,222,223,224,225) 각각을 관통하도록 형성될 수 있다. 홈 형태의 개구부(230)는 회로 기판(200) 내에 포함되는 복수의 절연층(221,222,223,224,225) 중 적어도 하나의 적어도 일부를 관통하도록 형성될 수 있다.
적어도 하나의 개구부(230)는 복수개로 이루어질 수 있다. 복수개의 개구부(230) 각각은 인접한 개구부(230)와 이격되도록 배치될 수 있다. 복수개의 개구부(230)는 반도체 패키지(110)의 가장 자리와 나란한 방향으로 인접한 개구부(230)와 이격되도록 배치될 수 있다.
적어도 하나의 개구부(230)는 1개로 이루어질 수 있다. 하나의 개구부(230)는 폭과 길이가 다른 타원형으로 형성될 수 있다. 하나의 개구부(230)의 길이는 폭보다 길게 형성될 수 있다. 하나의 개구부(230)의 길이는 반도체 패키지(110)의 가장 자리와 나란하게 형성되어 개구부(230)의 폭보다 길게 형성될 수 있다.
충진 부재(300)는 복수개의 개구부(230) 내에 각각 충진될 수 있다. 충진 부재(300)는 개구부(230) 내의 공간에 일부 또는 완전히 채워질 수 있다. 충진 부재(300)는 개구부(230)에 의해 노출된 복수개의 절연층(221,222,223,224,225) 각각의 측면과 접촉할 수 있다. 충진 부재(300)는 페이스트 상태 또는 잉크 상태의 절연 물질(또는, 수지)이 개구부(230) 내의 공간에 채워진 후, 경화됨으로써 형성될 수 있다. 예를 들어, 충진 부재(300)는 복수의 절연층(221,222,223,224,225) 중 적어도 어느 하나와 동일 재질로 형성될 수 있다. 충진 부재(300)는 외부에서 가해지는 충격에 의해 회로 기판(200)을 통해 전달되는 진동을 흡수 또는 감쇄할 수 있다. 도전 패드들(220)과 솔더 접합되는 접속 단자들(120)의 수가 많고, 접속 단자들(120)의 크기가 작고, 진동에 의한 접속 단자들(120)의 변형률이 다를지라도, 충진 부재(300)에서 진동을 흡수 및 감쇄할 수 있다. 이에 따라, 본 발명은 접속 단자들(120) 및 반도체 패키지(110)로 진동이 전달되는 것을 차단할 수 있어 접속 단자들(120) 및 반도체 패키지(110)의 진동 내구성을 향상시킬 수 있다.
앞서 개구부(230)가 반도체 패키지(110)의 적어도 일부의 가장 자리와 인접하게 형성될 수 있다는 것은, 개구부(230)의 존재로 인하여 외부에서 반도체 패키지(110)로 전달되는 진동의 감쇄 효과가 실질적인 의미를 가지도록 개구부(230)가 반도체 패키지(110)에 가까이 위치한다는 것을 의미할 수 있다. 구체적으로, 개구부(230)가 반도체 패키지(110)로부터 멀어짐에 따라 개구부(230)와 반도체 패키지(110) 사이 영역에서 새로 발생되는 진동의 양이 개구부(230)가 외부에서 반도체 패키지(110)로 전달되는 진동을 감쇄시키는 양보다는 더 작게 되도록 하는 범위에서 개구부(230)가 위치하는 것을 의미할 수 있다.
충진 부재(300)는 복수의 절연층(221,222,223,224,225) 중 적어도 어느 하나에 대응되는 열팽창 계수를 가질 수 있다. 충진 부재(300)의 열팽창 계수는 복수의 절연층(221,222,223,224,225) 중 적어도 어느 하나의 열팽창 계수와 동일하거나 유사할 수 있다. 충진 부재(300)와 절연층(221,222,223,224,225) 간의 열팽창 계수의 차이가 거의 없을 수 있다. 온도 변화에 의해 회로 기판(200)이 팽창 또는 수축하는 경우, 충진 부재(300)의 신축률과 절연층(221,222,223,224,225)의 신축률은 서로 대응될 수 있다. 충진 부재(300)와 절연층(221,222,223,224,225) 사이의 응력을 최소화할 수 있다. 이에 따라, 온도 변화에 따른 절연층(221,222,223,224,225) 및 충진 부재(300) 중 적어도 어느 하나에 크랙이 발생되는 것을 방지할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 회로 기판 어셈블리의 진동 감쇄 과정을 설명하는 도면이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 회로 기판(200)은 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 포함할 수 있다. 제3 영역(R3)의 적어도 일부는 제1 영역(R1)의 외측에 위치하고, 제2 영역(R2)의 적어도 일부는 제3 영역(R3)의 외측에 위치할 수 있다.
제1 영역(R1)의 적어도 일부 상에는 적어도 하나의 반도체 패키지(110) 및 접속 단자들(120)가 배치될 수 있다. 제1 영역(R1)의 적어도 일부는 반도체 패키지(110) 및 접속 단자들(120)과 중첩되는 영역일 수 있다. 제1 영역(R1)은 복수의 층 구조를 포함할 수 있다. 예를 들어, 제1 영역(R1)은 복수의 절연층(예: 도 2의 절연층(221,222,223,224,225))과 복수의 도전층(예: 도 2의 도전층(211,212,213,214))을 포함할 수 있다. 이와 같이, 제1 영역(R1)은 접속 단자(120)가 배치되면서, 복수의 절연층 및 복수의 도전층이 배치되는 영역일 수 있다.
제2 영역(R1)은 회로 기판(200)의 외측면(203)과 충진 부재(300) 사이에 배치되는 영역일 수 있다. 제2 영역(R1) 상에는 적어도 하나의 반도체 패키지(110)가 실장되지 않으므로, 적어도 하나의 반도체 패키지(110) 및 접속 단자(120)와 비중첩될 수 있다. 제2 영역(R2)은 복수의 층 구조를 포함할 수 있다. 예를 들어, 제2 영역(R2)은 복수의 절연층(예: 도 2의 절연층(221,222,223,224,225))과 복수의 도전층(예: 도 2의 도전층(211,212,213,214))을 포함할 수 있다. 이와 같이, 제2 영역(R2)은 충진 부재(300) 및 접속 단자(120)가 배치되지 않으면서, 복수의 절연층 및 복수의 도전층이 배치되는 영역일 수 있다.
제3 영역(R3)은 제1 영역(R1) 및 제2 영역(R2) 사이에 위치할 수 있다. 제3 영역(R3)에는 회로 기판(200)의 제1 외면(201) 및 제2 외면(202)을 관통하는 적어도 하나의 개구부(230)가 형성될 수 있다. 개구부(230) 내에는 충진부재(300)가 형성될 수 있다. 충진 부재(300)는 개구부(230)의 형성으로 마련된 회로 기판(200)의 내측면(204)과 접촉할 수 있다. 이와 같이, 제3 영역(R3)은 충진 부재(300)가 배치되는 영역으로서, 접속 단자(120), 복수의 절연층 및 복수의 도전층이 배치되지 않는 영역일 수 있다.
개구부(230)는 접속 단자(120)보다 더 외측에 위치할 수 있다. 좀 더 구체적으로, 개구부(230)는 최외측에 위치하는 접속 단자(120)의 외측에 위치할 수 있고, 개구부(230)에 충진되는 충진 부재(300)는 복수개의 접속 단자(120) 중 최외측에 위치하는 접속 단자(120)보다 더 외측에 위치할 수 있다. 즉, 충진 부재(300)의 일 측면은 복수개의 접속 단자(120) 중 최 외측에 위치한 접속 단자(120)의 일 측면보다 더 외측에 위치할 수 있다. 회로 기판에 외부 진동이 유입되면 제2 영역(R2)을 통해 제1 영역(R1)으로 진동이 전달되므로 제2 영역(R2)과 제1 영역(R1) 사이에 제3 영역(R3)을 배치하여 제2 영역(R2)를 통과한 진동이 제3 영역(R3)을 통과하도록 유도할 수 있고, 제1 영역(R1)으로 전달되는 진동의 진폭, 에너지 등을 저감시킬 수 있다. 이를 위해서 제3 영역(R3)에 형성된 개구부(230)는 제1 영역(R1)에 위치한 접속 단자(120) 중 최외곽에 위치하는 접속 단자(120)보다 더 외측에 배치되며, 개구부(230)에는 충진 부재(300)가 충진 되므로, 개구부(230)들의 위치보다 내측에 위치한 접속 단자(120)는 진동에 의한 손상이 예방되므로 진동에 대한 내구성이 향상될 수 있다.
충진 부재(300)는 회로 기판(200)의 제2 영역(R2)으로부터 제1 영역(R1)을 향하는 진동의 전달 경로에 배치될 수 있다. 충진 부재(300)는 회로 기판(200)의 외측면(203)으로부터 회로 기판(200)의 내부로 향하는 진동의 전달 경로에 배치될 수 있다. 충진 부재(300)는 완충 기능을 구비함으로써, 회로 기판(200)의 내부(204)로 향하는 진동은 충진 부재(300)를 통과하면서 충진 부재(300)에 의해 거의 흡수 소멸될 수 있다. 이와 같이, 외부로부터 회로 기판(200)의 내부를 통해 전달되는 진동은 충진 부재(300)에서 감쇄 또는 흡수되므로, 회로 기판(200)의 제2 영역(R2)에서 제1 영역(R1)으로 전달되는 것을 경감 또는 차단할 수 있다. 이에 따라, 제1 영역(R1)에 배치되는 접속 단자(120) 및 반도체 패키지(110)로 전달되는 진동은 경감 또는 차단되므로 본 발명은 진동 내구성을 향상시킬 수 있다.
도 4는 본 발명의 일 실시 예에 따른 회로 기판에 배치되는 복수의 신호 배선을 나타내는 도면이다.
도 4를 참조하면, 회로 기판(200)에는 복수의 신호 배선들(210)이 형성될 수 있다. 복수의 신호 배선들(210) 각각은 회로 기판(200) 내에 포함되는 복수의 도전층(예: 도 2의 도전층(211,212,213,214)) 중 적어도 어느 하나로 이루어질 수 있다. 신호 배선들(210)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 신호 배선들(210)은 반도체 패키지(110)와 전기적으로 연결되어 반도체 패키지(110)의 입력 신호 및 출력 신호 중 적어도 어느 하나를 전송할 수 있다. 예를 들면, 신호 배선들(210)은 그라운드 신호, 전원 신호 및 제어 신호 등을 전송할 수 있다.
복수의 신호 배선들(210) 중 적어도 어느 하나는 일렬로 배치된 개구부들(230) 사이를 경유할 수 있다. 복수의 신호 배선들(210) 중 적어도 어느 하나는 개구부들(230) 중 적어도 어느 하나를 우회하도록 형성될 수 있다. 이에 따라, 복수의 절연층(201,202,203,204,205)을 관통하는 개구부(230) 형성시, 개구부(230) 주변에 배치되는 신호 배선들(210)이 손상되는 것을 방지할 수 있다.
제2 실시 예에 따른 회로 기판 어셈블리
도 5 및 도 6은 본 발명의 제2 실시 예에 따른 회로 기판 어셈블리를 나타내는 단면도이다. 이하에서는, 본 발명의 제1 실시 예에 따른 회로 기판 어셈블리의 구성과 동일한 구성에 대한 자세한 설명은 생략하기로 한다.
도 5 및 도 6을 참조하면, 본 발명의 제2 실시 예에 따른 회로 기판 어셈블리(100)는 회로 기판(200), 반도체 패키지(110) 및 봉지 부재(500)를 포함할 수 있다.
회로 기판(200)은 복수의 절연층(221,222,223,224,225)과, 복수의 도전층(211,212,213,214)과, 적어도 하나의 도전 패드들(220)과, 적어도 하나의 개구부(230)와, 충진 부재(300)를 포함할 수 있다.
적어도 하나의 개구부(230)는 회로 기판(200)의 제1 외면(201) 및 제2 외면(202)을 관통하도록 형성될 수 있다. 일 예로, 적어도 하나의 개구부(230)는 회로 기판(200) 내에 포함되는 복수의 절연층(221,222,223,224,225) 각각을 관통하도록 형성될 수 있다.
충진 부재(300)는 복수개의 개구부(230) 내에 각각 충진될 수 있다. 충진 부재(300)는 개구부(230) 내의 공간에 일부 또는 완전히 채워질 수 있다. 예를 들어, 충진 부재(300)는 복수의 절연층(221,222,223,224,225) 중 적어도 어느 하나와 동일 재질로 형성될 수 있다. 충진 부재(300)는 외부에서 가해지는 충격에 의해 회로 기판(200)을 통해 전달되는 진동을 흡수 또는 감쇄할 수 있다. 이에 따라, 본 발명은 진동이 접속 단자들(120) 및 반도체 패키지(110)로 전달되는 것을 차단할 수 있다.
충진 부재(300)는 복수의 절연층(221,222,223,224,225) 중 적어도 어느 하나에 대응되는 열팽창 계수를 가질 수 있다. 충진 부재(300)의 열팽창 계수는 복수의 절연층(221,222,223,224,225) 중 적어도 어느 하나의 열팽창 계수와 동일하거나 유사할 수 있다. 이에 따라, 온도 변화에 따른 절연층(221,222,223,224,225) 및 충진 부재(300) 중 적어도 어느 하나에 크랙이 발생되는 것을 방지할 수 있다.
봉지 부재(500)는 회로 기판(200) 및 반도체 패키지(110) 간의 전기적 접속을 보호할 수 있다. 봉지 부재(500)는 회로 기판(200)의 일부 및 반도체 패키지(110)를 덮도록 형성될 수 있다. 봉지 부재(500)는 접속 단자(120)들 사이 및 도전 패드(220)들 사이에 형성될 수 있다.
일 실시 예에 따르면, 봉지 부재(500)는 도 5에 도시된 바와 같이 충진 부재(300)와 접촉하도록 형성될 수 있다. 봉지 부재(500)는 도 5에 도시된 바와 같이 충진 부재(300)의 일면과 계면 접촉하도록 형성될 수 있다. 봉지 부재(500)는 개구부(230)의 일부 내에 형성되어 개구부(230) 내에서 충진 부재(300)와 접촉할 수 있다. 이하, 도 5에 도시된 봉지 부재(500)와 충진 부재(300)의 제조 방법을 설명하면 다음과 같다. 충진 부재(300)는 회로 기판(200)에 개구부(230)를 형성한 후, 제1 절연 수지를 메탈 마스크를 이용하여 인쇄함으로써 형성될 수 있다. 이 때, 제1 절연 수지는 개구부(230) 내에 일부 충진됨으로써 충진 부재(300)로 형성될 수 있다. 그런 다음, 반도체 패키지(110)가 실장한 후, 제2 절연 수지를 회로 기판(200)의 일부 및 반도체 패키지(110) 상에 인쇄함으로써 봉지 부재(500)가 형성될 수 있다. 제2 절연 수지는 제1 절연 수지와 동일하거나 다른 재질로 형성될 수 있다. 봉지 부재(500)의 일부는 개구부(230)에 충진됨으로써 봉지 부재(500)는 충진 부재(300)와 개구부(230) 내에서 접촉할 수 있다.
다른 실시 예에 따르면, 봉지 부재(500)는 도 6에 도시된 바와 같이 충진 부재(300)와 일체화되도록 형성될 수 있다. 봉지 부재(500)는 충진 부재(300)와 계면없이 일체화될 수 있다. 이하, 도 6에 도시된 봉지 부재(500)와 충진 부재(300)의 제조 방법을 설명하면 다음과 같다. 봉지 부재(500)는 회로 기판(200)에 개구부(230)를 형성한 후, 봉지 부재(500)의 재질인 절연 수지를 메탈 마스크를 이용하여 인쇄함으로써 형성될 수 있다. 이 때, 절연 수지의 일부는 개구부(230) 내에 충진됨으로써 충진 부재(300)로 형성될 수 있다. 충진 부재(300)가 개구부(230) 내로 용이하게 충진될 수 있도록, 절연 수지의 일부를 개구부(230) 내로 스퀴징할 수 있다. 절연 수지의 나머지 일부는 회로 기판(200)의 일부 및 반도체 패키지(110) 상에 형성됨으로써 봉지 부재(500)로 형성될 수 있다. 봉지 부재(500)는 충진 부재(300)와 동일 재질로 형성되어 충진 부재(300)와 일체화될 수 있다.
전술한 회로 기판(200)은 복수의 반도체 패키지(110)가 실장되어 소정의 전자 기기에 장착될 수 있다. 예를 들어, 회로 기판(200)은 충방전이 가능한 이차전지를 구비하는 전지 모듈에 장착될 수 있다. 전지 모듈은 과방전, 과충전, 과전류 등으로부터 전지셀을 보호하기 위해 안전 시스템인 배터리 관리 시스템(Battery Management System; BMS)을 포함할 수 있다. BMS는 반도체 패키지(110)로 이루어지며, 회로기판(200) 상에 실장될 수 있다. 회로 기판(200) 상에 실장된 BMS를 포함하는 전지 모듈은 다양한 디바이스에 적용될 수 있다. 전기 자전거, 전기 자동차, 하이브리드 등의 운송 수단에 적용될 수 있으나 이에 제한되지 않고 전지 모듈을 사용할 수 있는 다양한 디바이스에 적용 가능하다.
이상에서 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허청구범위의 균등 범위 내에서 다양한 실시가 가능하다.
100: 회로기판 어셈블리
110: 반도체 패키지
120: 접속 단자
200: 회로 기판
211,212,213,214: 도전층
220: 도전 패드
221,222,223,224,225: 절연층
230: 개구부
240: 도전성 비아
242: 비아홀
300: 충진 부재
500: 봉지 부재
110: 반도체 패키지
120: 접속 단자
200: 회로 기판
211,212,213,214: 도전층
220: 도전 패드
221,222,223,224,225: 절연층
230: 개구부
240: 도전성 비아
242: 비아홀
300: 충진 부재
500: 봉지 부재
Claims (21)
- 서로 대향하는 제1 외면 및 제2 외면을 포함하는 회로 기판과;
상기 회로 기판의 상기 제1 외면 상에 배치되는 반도체 패키지를 구비하며,
상기 회로 기판은
상기 반도체 패키지의 가장 자리의 적어도 일부와 인접하게 배치되며 홈 또는 홀 형태로 형성되는 적어도 하나의 개구부와;
상기 적어도 하나의 개구부 내에 충진되는 충진 부재를 포함하는 회로 기판 어셈블리. - 제 1 항에 있어서,
상기 적어도 하나의 개구부는 상기 제1 외면 및 상기 제2 외면을 관통하는 홀 형태로 형성되는 회로 기판 어셈블리. - 제 1 항에 있어서,
상기 반도체 패키지와 상기 회로 기판 사이에 적어도 하나 이상 배치되는 접속 단자를 더 포함하고,
상기 개구부는 상기 접속 단자보다 더 외측에 위치하는 회로 기판 어셈블리. - 제 3 항에 있어서,
상기 접속 단자는 복수개 배치되고,
상기 충진 부재의 일 측면은 상기 복수개의 접속 단자 중 최외측에 위치한 접속 단자의 일 측면보다 더 외측에 위치하는 회로 기판 어셈블리. - 제 1 항에 있어서,
상기 적어도 하나의 개구부는
상기 회로 기판에 포함되는 복수개의 절연층 중 적어도 어느 하나의 적어도 일부를 관통하는 회로 기판 어셈블리. - 제 5 항에 있어서,
상기 충진 부재의 열팽창 계수는 상기 복수개의 절연층 중 적어도 어느 하나의 열팽창 계수와 동일한 회로 기판 어셈블리. - 제 1 항에 있어서,
상기 충진 부재는 절연 수지로 형성되는 회로 기판 어셈블리. - 제 1 항에 있어서,
상기 반도체 패키지 및 상기 회로 기판을 전기적으로 연결하며 볼 형태로 형성된 복수개의 접속 단자와;
상기 회로 기판에 배치되며, 상기 복수개의 접속 단자와 접속된 복수개의 도전 패드들을 더 구비하며,
상기 개구부는 상기 복수개의 접속 단자 중 최외곽에 위치하는 적어도 하나의 접속 단자와 인접하게 배치되는 회로 기판 어셈블리. - 제 1 항에 있어서,
상기 회로 기판 내에 포함된 복수개의 도전층들 중 적어도 어느 하나로 이루어진 신호 배선을 더 포함하며,
상기 신호 배선은 상기 개구부들 사이에 배치되거나, 상기 개구부를 우회하도록 배치되는 회로 기판 어셈블리. - 제 5 항에 있어서,
상기 복수개의 절연층들 사이에 배치되는 복수개의 도전층들과;
상기 복수개의 절연층 중 적어도 어느 하나를 관통하는 비아홀과;
상기 비아홀 내에 형성되며 인접한 도전층들을 연결하는 도전성 비아를 더 포함하며,
상기 개구부의 깊이는 상기 비아홀의 깊이보다 깊은 회로 기판 어셈블리. - 제 1 항에 있어서,
상기 회로 기판의 일부 및 상기 반도체 패키지를 덮도록 형성되며, 상기 충진 부재와 접촉하는 봉지 부재를 더 포함하는 회로 기판 어셈블리. - 제 11 항에 있어서,
상기 봉지 부재는 상기 개구부 내에서 상기 충진 부재와 접촉하는 회로 기판 어셈블리. - 제 1 항에 있어서,
상기 회로 기판의 일부 및 상기 반도체 패키지를 덮도록 형성되며, 상기 충진 부재와 동일 재질로 형성되는 봉지 부재를 더 포함하는 회로 기판 어셈블리. - 제 13 항에 있어서,
상기 봉지 부재는 상기 충진 부재와 일체화되는 회로 기판 어셈블리. - 반도체 패키지가 배치되는 면인 제1 외면과, 상기 제1 외면과 대향하는 제2 외면을 포함하는 회로 기판에 있어서,
상기 반도체 패키지의 가장 자리의 적어도 일부와 인접하게 배치되며, 홈 또는 홀 형태로 형성되는 적어도 하나의 개구부와;
상기 적어도 하나의 개구부 내에 충진되는 충진 부재를 포함하는 회로 기판. - 제 15 항에 있어서,
상기 적어도 하나의 개구부는 상기 제1 외면 및 상기 제2 외면을 관통하는 홀 형태로 형성되는 회로 기판. - 제 15 항에 있어서,
상기 적어도 하나의 개구부는
상기 회로 기판에 포함되는 복수개의 절연층 중 적어도 어느 하나의 적어도 일부를 관통하는 회로 기판. - 제 17 항에 있어서,
상기 충진 부재의 열팽창 계수는 상기 복수개의 절연층 중 적어도 어느 하나의 열팽창 계수와 동일한 절연 수지로 형성되는 회로 기판. - 제 15 항에 있어서,
상기 반도체 패키지와 상기 회로 기판 사이에 적어도 하나 이상 배치되는 접속 단자를 더 포함하고,
상기 개구부는 상기 접속 단자보다 더 외측에 위치하는 회로 기판. - 제 19 항에 있어서,
상기 접속 단자는 복수개 배치되고,
상기 충진 부재의 일 측면은 상기 복수개의 접속 단자 중 최외측에 위치한 접속 단자의 일 측면보다 더 외측에 위치하는 회로 기판. - 복수의 배터리 셀을 각각 구비하는 적어도 하나의 배터리 팩과;
상기 복수의 배터리 셀을 관리하며, 반도체 패키지로 이루어진 배터리 관리 시스템(BMS)과;
상기 배터리 관리 시스템이 실장되는 청구항 15 내지 청구항 20 중 어느 한 항 기재의 회로 기판을 포함하는 배터리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/KR2023/010135 WO2024014927A1 (ko) | 2022-07-14 | 2023-07-14 | 회로 기판, 회로 기판 어셈블리 및 이를 포함하는 디바이스 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20220087177 | 2022-07-14 | ||
| KR1020220087177 | 2022-07-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240009888A true KR20240009888A (ko) | 2024-01-23 |
Family
ID=89713925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230089764A KR20240009888A (ko) | 2022-07-14 | 2023-07-11 | 회로 기판, 회로 기판 어셈블리 및 이를 포함하는 디바이스 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20240009888A (ko) |
-
2023
- 2023-07-11 KR KR1020230089764A patent/KR20240009888A/ko unknown
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