KR20240001157A - 비활성화된 영역을 포함하는 발광 다이오드 및 이의 제조방법 - Google Patents

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맥스 바트레스
마이클 제이. 시치
전 천
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나노시스, 인크.
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Abstract

발광 디바이스(LED)는, n-도핑된 반도체 재료층, 상기 n-도핑된 반도체 재료층 상에 위치한, 광을 방출하도록 구성된 광학적 활성 화합물 반도체층 스택을 포함하는 활성 영역, 상기 활성 영역에 위치한 p-도핑된 반도체 재료층, 상기 p-도핑된 반도체 재료층에 접촉하는 애노드 접촉부, 상기 애노드 접촉부 위에 놓이고 상기 애노드 접촉부에 전기적으로 연결된 반사기, 및 상기 반사기 상에 위치한 디바이스측 본딩 패드층을 포함한다. 상기 p-도핑된 반도체 재료층은, 상기 애노드 접촉부에 의해 적어도 부분적으로 덮이는 전기적 활성 영역 및 상기 전기적 활성 영역의 30% 미만의 전기 도전성을 갖는 비활성 영역을 포함한다.

Description

비활성화된 영역을 포함하는 발광 다이오드 및 이의 제조방법{LIGHT EMITTING DIODES CONTAINING DEACTIVATED REGIONS AND METHODS OF MAKING THE SAME}
본 출원은, 전체 내용이 본 명세서에 참조로 통합되는 2018년 12월 3일자로 출원된 미국 임시특허출원 제62/774,395호에 대한 우선권을 주장한다.
본 발명은 발광 디바이스에 관한 것으로서, 특히 다이렉트 뷰 디스플레이 디바이스를 위한 비활성화된 영역을 갖는 서브픽셀 발광 다이오드 및 이의 제조방법에 관한 것이다.
발광 디바이스, 가령 발광 다이오드(LED)는 전자 디스플레이, 가령 랩탑이나 텔레비전에 위치한 액정 디스플레이(liquid crystal display)의 백라이트에서 사용된다. 발광 디바이스는 발광 다이오드와, 광을 방출하도록 구성된 다양한 다른 타입의 전자 디바이스를 포함한다.
본 개시내용의 실시예에 따르면, 발광 디바이스(LED)는 n-도핑된 반도체 재료층, 상기 n-도핑된 반도체 재료층 상에 위치한 광을 방출하도록 구성된 광학적으로 활성인 화합물 반도체층 스택을 포함하는 활성 영역, 상기 활성 영역 상에 위치한 p-도핑된 반도체 재료층, 상기 p-도핑된 반도체 재료층과 접촉하는 애노드 접촉부(anode contact), 상기 애노드 접촉부에 전기적으로 연결되고 그 위에 놓이는 반사기(reflector), 및 상기 반사기 상에 위치한 디바이스측 본딩 패드층을 포함한다. p-도핑된 반도체 재료층은, 전기적으로 활성인 영역의 30% 이하의 전기 전도성을 갖는 비활성 영역 및 애노드 접촉부에 의해 적어도 부분적으로 덮이는 전기적 활성 영역을 포함한다.
본 개시내용의 다른 양태에 따르면, 발광 다이오드(LED)를 형성하는 방법은, n-도핑된 반도체 재료층을 형성하는 단계, 상기 n-도핑된 반도체 재료층 상의 광을 방출하도록 구성된 광학적으로 활성인 화합물 반도체층 스택을 포함하는 활성 영역을 형성하는 단계, 상기 활성 영역 상에 p-도핑된 반도체 재료층을 형성하는 단계, 비활성 영역을 형성하도록 플라즈마 처리로 상기 p-도핑된 반도체 재료층의 물리적으로 노출된 부분을 비활성화하는 한편, 전기적으로 활성인 영역이 플라즈마 처리 동안에 플라즈마가 적용되지 않은 p-도핑된 반도체 재료 내에 잔존하는 단계, 상기 p-도핑된 반도체 재료층 상에 애노드 접촉부를 형성하는 단계, 상기 애노드 접촉부에 전기적으로 연결되고 그 위에 놓여지는 반사기를 형성하는 단계, 및 상기 반사기 상에 디바이스측 본딩 패드층을 형성하는 단계를 포함한다.
도 1a는 본 개시내용의 실시예에 따른, 반사기의 형성 및 도펀트 비활성 처리의 수행 이후의 발광 다이오드의 제1 구성의 수직 단면도이다.
도 1b는 본 개시내용의 실시예에 따른, 주석(tin) 부분을 패턴화한 이후의 발광 다이오드의 제1 구성의 수직 단면도이다.
도 1c는 본 개시내용의 실시예에 따른, 반사기의 형성 및 도펀트 비활성 처리의 수행 이후의 발광 다이오드의 제2 구성의 수직 단면도이다.
도 1d는 본 개시내용의 실시예에 따른, 주석 부분을 패턴화한 이후의 발광 다이오드의 제2 구성의 수직 단면도이다.
도 2a는 본 개시내용의 실시예에 따른, 반사기의 형성 및 도펀트 비활성 처리의 수행 이후의 발광 다이오드의 제3 구성의 수직 단면도이다.
도 2b는 본 개시내용의 실시예에 따른, 주석 부분을 패턴화한 이후의 발광 다이오드의 제3 구성의 수직 단면도이다.
도 2c는 본 개시내용의 실시예에 따른, 반사기의 형성 및 도펀트 비활성 처리의 수행 이후의 발광 다이오드의 제4 구성의 수직 단면도이다.
도 2d는 본 개시내용의 실시예에 따른, 주석 부분을 패턴화한 이후의 발광 다이오드의 제4 구성의 수직 단면도이다.
도 3a는 본 개시내용의 실시예에 따른, 반사기의 형성 및 도펀트 비활성 처리의 수행 이후의 발광 다이오드의 제5 구성의 수직 단면도이다.
도 3b는 본 개시내용의 실시예에 따른, 주석 부분을 패턴화한 이후의 발광 다이오드의 제5 구성의 수직 단면도이다.
도 3c는 본 개시내용의 실시예에 따른, 반사기의 형성 및 도펀트 비활성 처리의 수행 이후의 발광 다이오드의 제6 구성의 수직 단면도이다.
도 3d는 본 개시내용의 실시예에 따른, 주석 부분을 패턴화한 이후의 발광 다이오드의 제6 구성의 수직 단면도이다.
도 4a는 본 개시내용의 실시예에 따른, 반사기의 형성 및 도펀트 비활성 처리의 수행 이후의 발광 다이오드의 제7 구성의 수직 단면도이다.
도 4b는 본 개시내용의 실시예에 따른 주석 부분을 패턴화한 이후의 발광 다이오드의 제7 구성의 수직 단면도이다.
도 4c는 본 개시내용의 실시예에 따른, 반사기의 형성 및 도펀트 비활성 처리의 수행 이후의 발광 다이오드의 제8 구성의 수직 단면도이다.
도 4d는 본 개시내용의 실시예에 따른, 주석 부분을 패턴화한 이후의 발광 다이오드의 제8 구성의 수직 단면도이다.
도 5a는 본 개시내용의 실시예에 따른, 애노드 접촉부의 제1 구성을 도시한다.
도 5b는 본 개시내용의 실시예에 따른, 애노드 접촉부의 제2 구성을 도시한다.
도 5c는 본 개시내용의 실시예에 따른, 애노드 접촉부의 제3 구성을 도시한다.
도 5d는 본 개시내용의 실시예에 따른, 애노드 접촉부의 제4 구성을 도시한다.
도 5e는 전류 밀도의 함수로서 발광 다이오드의 외부 양자 효율(external quantum efficiency)을 도시하는 그래프이다.
도 5f는 일실시예에 따른, 플라즈마 비활성화 단계 동안의 예시적인 공정 중의(in-process) 발광 다이오드의 수직 단면도이다.
도 5g는 일실시예에 따른, 플라즈마 비활성화 단계 동안의 예시적인 공정 중의 발광 다이오드의 수직 단면도이다.
도 6은 본 개시내용의 실시예에 따른, 제1 금속층의 증착 이후의 예시적인 공정 중의 발광 다이오드의 수직 단면도이다.
도 7은 본 개시내용의 실시예에 따른, 패턴화된 리프트-오프(lift-off) 마스크의 형성 및 제2 금속 층, 알루미늄층 및 금속 접착층의 증착 이후의 예시적인 공정 중의 발광 다이오드의 수직 단면도이다.
도 8은 본 개시내용의 실시예에 따른, 패턴화된 리프트-오프 마스크를 리프트-오프하고, 디바이스측 주석 솔더(tin solder)를 형성하기 위해 상승된 온도에서 제1 금속 본딩 패드층, 백금층 및 주석을 증착한 이후의 예시적인 공정 중의 발광 다이오드의 수직 단면도이다.
도 9는 본 개시내용의 대안적 실시예에 따른, 제2 금속층, 알루미늄층 및 금속 접착층의 증착 이후의 다른 예시적인 공정중의 발광 다이오드의 수직 단면도이다.
도 10a는 본 개시내용의 실시예에 따른, 백플레인측 본딩 패드의 형성 동안의 백플레인(backplane)의 수직 단면도이다.
도 10b는 본 개시내용의 실시예에 따른, 백플레인측 주석 솔더를 형성하기 위한 주석의 증착 이후의 백플레인의 수직 단면도이다.
도 11a 내지 11j는 본 개시내용의 실시예에 따른, 발광 다이오드를 백플레인으로 전사(transfer)하는 동안의 예시적인 구조에 대한 순차적인 수직 단면도들이다.
디스플레이 디바이스, 가령 다이렉트 뷰(direct view) 디스플레이 디바이스는 백플레인에 본딩된 순서화된 픽셀 어레이로부터 형성될 수 있다. 각 픽셀은 각각의 피크 파장에서 광을 방출하는 서브픽셀 세트를 포함할 수 있다. 예컨대, 픽셀은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함할 수 있다. 각 서브픽셀은 특정 파장의 광을 방출하는 하나 이상의 발광 다이오드를 포함할 수 있다. 각 픽셀은, 색역(color gamut) 내의 임의의 색상 조합이 각 픽셀에 대하여 디스플레이 상에 보여질 수 있도록 백플레인 회로에 의해 구동된다. 디스플레이 패널은, LED 서브픽셀이, 백플레인 상에 위치한 본드 패드에 솔더되거나 그렇지 않다면 전기적으로 부착되는 공정에 의해 형성될 수 있다. 본드 패드는 백플레인 회로 및 다른 구동 전자부품에 의해 전기적으로 구동된다.
도 1b, 1d, 2b, 2d, 3b, 3d, 4b 및 4d는 본 개시내용의 발광 다이오드(10)의 다양한 구성을 도시한다. 도 1a, 1c, 2a, 2c, 3a, 3c, 4a 및 4c는 도 1b, 1c, 2b, 2d, 3b, 3d, 4b 및 4d의 구조로 각각 후속적으로 수정된 공정 중의 구조를 도시한다. 도 1a, 1c, 2a, 2c, 3a, 3c, 4a 및 4c의 공정 단계들은, 도핑된 반도체 재료층(36)의 물리적으로 노출된 표면 상에 도펀트 비활성 처리를 수행한 이후의 각각의 프로세싱 단계에 대응한다.
도 1a, 1c, 2a, 2c, 3a, 3c, 4a 및 4c를 참조하면, 본 개시내용의 발광 디바이스의 다양한 구성은, 지지 기판(22) 및 단결정 버퍼 반도체층(24)을 제공함으로써 일반적으로 형성될 수 있다. 지지 기판(22)은, 기저 평면(basal plane) 또는 r- 평면 성장 표면(r-plane growing surface) 중 하나를 사용하는 가령, Al2O3(사파이어)와 같은 단결정 재료, 섬유아연석(wurtzite)(α) 및 섬아연광(β) 모두의 형태인 다이아몬드, Si, Ge, GaN, AlN, SiC, InN, GaP, GaAsP, GaAs, InP, ZnO, ZnS 및 ZnSe를 포함할 수 있다. 예컨대, 지지 기판(22)은 적절한 표면 배향을 갖는 사파이어(즉, 단결정 산화 알루미늄)을 포함할 수 있다. 지지 기판(22)은 패턴화된(예컨대, 거친) 성장 표면을 갖는 패턴화된 사파이어 기판(PSS)을 포함할 수 있다. 범프, 딤플(dimple) 및/또는 기울어진 절삭(angled cut)은, 후속 분리 공정에서 지지 기판(22)으로부터 단결정 버퍼 반도체층(24)의 분리를 용이하게 하도록, 버퍼층의 단결정 화합물 반도체의 에피택셜 성장을 용이하게 하기 위해, 지지 기판(22)의 상부 표면 상에 제공되거나 제공되지 않을 수 있다. 범프 및/또는 딤플이 지지 기판(22)의 상부 표면 상에 제공되는 경우, 각 범프 또는 각 딤플의 측면 치수(lateral dimension)는 1.5 마이크론 내지 6 마이크론의 범위 내에 있을 수 있으나, 더 작거나 큰 측면 치수가 또한, 사용될 수 있다. 이웃하는 범프나 딤플 쌍 사이의 중심-대-중심(center-to-center) 거리는 3 마이크론 내지 15 마이크론의 범위 내에 있을 수 있으나, 더 작거나 큰 거리가 또한, 사용될 수 있다. 다양한 기하학적 구성이 범프나 딤플의 배치를 위해 사용될 수 있다. 범프의 높이 및/또는 딤플의 깊이는, 대략 1 마이크론 내지 3 마이크론일 수 있으나, 더 작거나 큰 높이 및/또는 깊이가 또한, 사용될 수 있다.
단결정 버퍼 반도체층(24)은 단결정 화합물(single crystalline compound) 반도체 재료, 가령 III-V 반도체 재료, 예컨대 III족-질화물 화합물 반도체 재료를 포함한다. 단결정 버퍼 반도체층(24)을 형성하기 위한 증착 공정은, MOVPE(metalorganic vapor phase epitaxy), MBE(molecular beam epitaxy), HVPE(hydride vapor phase epitaxy), LPE(liquid phase epitaxy), MOMBE(metal-organic molecular beam epitaxy) 및 ALD(atomic layer deposition) 중 임의의 것을 이용할 수 있다. 단결정 버퍼 반도체층(24)은 일정하거나 등급화된 조성을 가질 수 있어서, 지지 기판(22)과의 인터페이스에서의 단결정 버퍼 반도체층(24)의 조성이, 지지 기판(22)의 상부 표면의 2차원 격자 구조와의 실질적인 격자 매칭을 제공하도록 한다. 단결정 버퍼 반도체층(24)의 조성은 증착 공정 동안에 점진적으로 변할 수 있다. 지지 기판(22)이 패턴화된 사파이어를 포함하는 경우라면, 이후 단결정 버퍼 반도체층(24)의 하부 표면은 패턴화된(즉, 거친) 표면일 수 있다.
단결정 버퍼 반도체층(24)의 하부 부분을 위해 사용될 수 있는 재료는 예컨대, Ga1-w-xInwA1xN일 수 있고, 여기서 w 및 x의 범위는 0에서 1 미만이고, 0일 수 있고(즉, GaN), 지지 기판(22)의 상부 표면의 격자 상수를 매칭하도록 선택된다. 선택적으로, As 및/또는 P가 또한, 버퍼층의 하부 부분을 위한 재료에 포함될 수 있고, 이 경우, 단결정 버퍼 반도체층(24)의 하부 부분은, Ga1-w-xInwAlxN1-x-zAsyPz을 포함할 수 있으며, 여기서 y 및 z는 0에서 1미만 사이로서, 지지 기판(22)의 상부 표면의 격자 상수와 매칭된다. 단결정 버퍼 반도체층(24)의 상부 부분을 위해 이용될 수 있는 재료는, III-질화물 재료, 가령 질화 갈륨(GaN), 질화 알루미늄(AlN), 질화 인듐(InN), 질화 알루미늄 갈륨, 질화 갈륨 인듐을 포함할 뿐만 아니라, 다른 III-V 재료, 가령 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티몬화물(GaSb), 인듐 인화물(InP), 인듐 비소(InAs) 및 인듐 안티몬화물(InSb)과 같은 III-V 화합물 재료를 포함하지만, 이들로 제한되지 않는다. 단결정 버퍼 반도체층(24)의 조성은, 단결정 버퍼 반도체층(24)의 하부 부분과 단결정 버퍼 반도체층(24)의 상부 부분에서 점진적으로 변화할 수 있어서, 성장 방향(수직 방향)을 따르는 점진적인 격자 파라미터 변화에 의해 발생되는 전위(dislocation)가, 단결정 버퍼 반도체층(24)의 상부 표면으로 전파되지 않도록 한다. 일실시예로, 두께가 1 마이크론 미만인 단결정 버퍼 반도체층(24)의 얇은 하부 부분은 도핑되지 않거나 낮은 농도의 실리콘으로 도핑될 수 있다.
낮은 결함 밀도를 갖는 고품질 단결정 표면이 단결정 버퍼 반도체층(24)의 상부 표면에 제공될 수 있다. 선택적으로, 단결정 버퍼 반도체층(24)의 상부 표면은, 예컨대 화학 기계적 평탄화에 의해 평면의 상부 표면을 제공하도록 평탄화(planarized)될 수 있다. 적절한 표면 세정 공정이, 단결정 버퍼 반도체층(24)의 상부 표면으로부터 오염물을 제거하기 위해 평탄화 공정 이후 수행될 수 있다. 단결정 버퍼 반도체층(24)의 평균 두께는 2마이크론 내지 10마이크론의 범위 내에 있을 수 있지만, 더 작거나 큰 두께가 또한, 사용될 수 있다.
n-도핑된 화합물 반도체 기판층(26)이 단결정 버퍼 반도체층(24)의 상부 표면의 바로 위에 후속하여 형성될 수 있다. n-도핑된 화합물 반도체 기판층(26)은, 단결정 버퍼 반도체층(24)의 전체 상부 표면에 걸쳐 균일한 두께를 갖는 연속적 재료층으로서 형성될 수 있다. n-도핑된 화합물 반도체 기판층(26)은 n-도핑된 화합물 반도체 재료를 포함한다. n-도핑된 화합물 반도체 기판층(26)은, 단결정 버퍼 반도체층(24)의 상부 부분의 단결정 화합물 반도체 재료와 격자 매칭될 수 있다. n-도핑된 화합물 반도체 기판층(26)은, 단결정 버퍼 반도체층(24)의 상부 부분과 동일한 화합물 반도체 재료를 포함하거나 포함하지 않을 수 있다. 일실시예로, n-도핑된 화합물 반도체 기판층(26)은 n-도핑된 직접적인 밴드 갭(direct band gap) 화합물 반도체 재료를 포함할 수 있다. 일실시예로, n-도핑된 화합물 반도체 기판층(26)은 n-도핑된 질화 갈륨(GaN), 인듐 갈륨 질화물(InGaN) 또는 다른 III-V 반도체 재료, 예컨대, 갈륨 인화물 또는 그것의 3원 또는 4원 화합물을 포함할 수 있다. n-도핑된 화합물 반도체 기판층(26)을 형성하기 위한 증착 공정은, MOVPE(metalorganic vapor phase epitaxy), MBE(molecular beam epitaxy), HVPE(hydride vapor phase epitaxy), LPE(liquid phase epitaxy), MOMBE(metal-organic molecular beam epitaxy), 및 ALD(atomic layer deposition) 중 임의의 것을 이용할 수 있다. n-도핑된 화합물 반도체 기판층(26)의 두께는, 200nm 내지 2 마이크론의 범위 내에 있을 수 있지만, 더 작거나 큰 두께들이 또한, 사용될 수 있다. 지지 기판(22), 단결정 버퍼 반도체층(24) 및 n-도핑된 화합물 반도체 기판층(26)은 집합적으로 기판(20)을 포함한다.
일부 실시예(가령, 도 1a, 1b, 2a, 2b, 3a 및 3b에 도시된 실시예)에서, 패턴화된 성장 마스크층(42)이 기판(20)의 상부 표면(예컨대, n-도핑된 화합물 반도체 기판층(26)의 상부) 상에 형성될 수 있다. 패턴화된 성장 마스크층(42)은, 예컨대, 유전체 재료층을 증착하고 유전체 재료층을 패턴화하여 그 안에 개구를 형성함으로써 형성될 수 있다. 예컨대, 실리콘 질화물층, 실리콘 산화물층, 또는 유전체 금속 산화물층(가령, 알루미늄 산화물층)이 기판(20)의 상부 표면 상에 형성될 수 있다. 일실시예로, 유전체 재료층은 실리콘 질화물층을 포함할 수 있다. 유전체 재료층의 두께는, 3nm 내지 100nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다.
포토레지스트층(미도시)이 유전체 재료층의 상부 표면 위에 적용될 수 있고, 리소그래피 노출 및 현상에 의해 이를 통하는 개구를 형성하도록 리소그래피 패턴화될 수 있다. 일실시예로, 포토레지스트층 내의 개구는 2차원 주기적인 어레이(two-dimensional periodic array)로 형성될 수 있다. 각 개구의 크기 및 형상은, 선택적 증착 공정(가령, 선택적 에피택시 공정)에 의해 후속적으로 형성될 반도체 구조의 형상 및 크기를 최적화하도록 선택될 수 있다. 포토레지스트층의 개구의 패턴은, 패턴화된 성장 마스크층(42)을 형성하도록 유전체 재료층을 통해 전사(transfer)될 수 있다. 포토레지스트층은 예컨대, 애싱(ashing)에 의해 후속하여 제거될 수 있다. 대안으로, 성장 마스크층은 전자 빔 리소그래피 또는 나노-임프린트 리소그래피와 이에 후속하는 에칭을 사용하여 패턴화될 수 있다. 패턴화된 성장 마스크층(42)은 2차원 주기적 어레이로 배치되거나 그렇지 않을 수 있는 개구를 포함한다. 각 개구의 형상은 원형, 타원형 또는 다각형(가령 육각형)일 수 있다. n-도핑된 화합물 반도체 기판층(26)의 상부 표면의 부분은, 패턴화된 성장 마스크층(42)을 통하여 각각의 개구 아래에서 물리적으로 노출된다.
단결정 버퍼 반도체층(24), n-도핑된 화합물 반도체 기판층(26) 및 그 위에 형성될 추가적인 구조는, 발광 다이오드(10)의 어레이인 서브픽셀의 어레이를 정의하도록 후속적으로 패턴화될 것이다. 따라서, 단결정 버퍼 반도체층(24) 및 n-도핑된 화합물 반도체 기판층(26)의 각각의 후속적으로 패턴화된 영역은 각각의 발광 다이오드(10)의 영역에 대응할 것이다. 예컨대, 발광 다이오드(10)의 어레이는, 직사각형 어레이 또는 육각형 어레이로 형성될 수 있고, 각각의 발광 다이오드(10)는, 1마이크론 내지 60마이크론의 범위, 가령 2마이크론 내지 30마이크론에 있는 최대 측면 치수(가령, 직사각형 형상의 대각선 또는 육각형 형상의 원주의 직경)을 갖도록 형성될 수 있다. 예컨대, 패턴화된 성장 마스크층(42)을 통하는 각각의 개구의 최대 측면 치수는, 50nm 내지 50마이크론(가령 200nm 내지 10마이크론)의 범위에 있을 수 있지만, 더 작고 더 큰 치수가 또한, 이용될 수 있다.
대안적 실시예로, 단결정 버퍼 반도체층(24) 및 n-도핑된 화합물 반도체 기판층(26)은, n-도핑된 화합물 반도체 기판층(26) 상의 추가적인 구조(예컨대, 후속 반도체 재료의 에피택셜 성장)의 형성 이전에 리소그래픽 공정 및 이방성 에칭(anisotropic etch)의 조합에 의해 패턴화된다. 예컨대, 포토레지스트층은 n-도핑된 화합물 반도체 기판층(26) 위에 적용될 수 있고, 리소그래피 패턴화되어서 발광 다이오드(10)의 각각의 구별된 영역을 덮는다. 예를 들어, 직교 수평 방향(orthogonal horizontal direction)을 따라 연장되는 2개의 세트의 라인 트렌치가 n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)을 통해 형성되어, n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)의 패턴 화된 부분의 직사각형 어레이를 형성할 수 있다. 포토레지스트층은 후속적으로 제거될 수 있다.
도 1a 및 1b의 구성과 같은 구성에서, 발광 다이오드(10)를 위한 각각의 영역은, 패턴화된 성장 마스크층(42) 내에 각각의 단일 개구를 포함한다. 가령 도 2a, 2b, 3a 및 3b의 구성과 같은 구성에서, 발광 다이오드(10)를 위한 각각의 영역은 패턴화된 성장 마스크층(42) 내에 각각의 개구의 어레이를 포함한다.
일부 다른 실시예(가령, 도 4a 및 4b에 도시된 실시예)에서, 패턴화된 성장 마스크층(42)은 사용되지 않는다. 이 경우, 연속적인 평면형 반도체층이 n-도핑된 화합물 반도체 기판층(26) 상에 형성된다.
n-도핑된 화합물 반도체 영역(32)은, 선택적인 에피택셜 공정일 수 있는 선택적인 화합물 반도체 증착 공정에 의해 성장 마스크층(42)을 통해 그리고 그 위에 성장될 수 있다. n-도핑된 화합물 반도체 영역(32)의 형상 및 크기는, 성장 마스크층(42)을 통하는 개구의 형상 및 치수에 기초하여, 그리고 선택적 화합물 반도체 증착 공정의 공정 조건에 의해 결정될 수 있다. n-도핑된 화합물 반도체 영역(32)은, 각각의 결정 평면(crystallographic plane) 내에 위치한 다양한 결정면(crystallographic facet)으로 형성될 수 있다. 본 명세서에서 사용되는 것처럼, "p-평면"은, III-질화물 시스템 내의 평면들 중 임의의 것일 수 있는 "피라미드 평면"일 수 있고, "c-평면"은 {0001} 평면을 표현하고, "m-평면"은 평면들 중 임의의 것을 표현한다. 성장 속도는 상이한 결정면들 사이에서 일반적으로 상이하다. 본 명세서에서 "성장 속도(growth rate)"는 달리 명시되지 않는 경우 성장 표면에 수직인 방향을 따르는 층의 성장 속도를 의미한다. 일실시예로, n-도핑된 화합물 반도체 기판층(26)의 상부 표면은 c-평면 내에 있을 수 있다. 각각의 n-도핑된 화합물 반도체 영역(32)의 높이는, 50nm 내지 10마이크론, 가령 200nm 내지 2마이크론의 범위에 있을 수 있지만, 더 작고 더 큰 높이가 또한, 이용될 수 있다. 일실시예로, 증착된 반도체 재료의 이동(migration)을 유도하는 상승된 온도에서의 어닐링, 부분적인 에치백 공정 및/또는 화학 기계적 평탄화 공정이 선택적으로 사용되어 평탄한 상부 표면 및/또는 파세티드 표면(faceted surface)을 제공할 수 있다.
일부 실시예(가령, 도 1a 및 1b에 도시된 실시예)에서, n-도핑된 화합물 반도체 영역(32)은 마이크로디스크(microdisc)로 형성될 수 있다. 본 명세서에서 사용되는 것처럼, 디스크는, 서로에 대해 평행이고, 상부 표면의 면적이 (가령 파세티드 표면 또는 측벽 표면들과 같이) 상부 표면에 평행이 아닌 표면들의 전체 면적보다 큰 상부 표면 및 하부 표면을 갖는 구조체 소자(structural element)를 지칭한다. "마이크로디스크"는, 상부 표면에 대한 최대 측면 치수가 적어도 1마이크론이며 1mm미만인 디스크를 지칭한다. 마이크로디스크는 위에서 보면 원형, 타원형 또는 다각형(예컨대, 직사각형, 육각형 등)을 가질 수 있다.
일부 실시예(가령, 도 2a 및 2b에 도시된 실시예)에서, n-도핑된 화합물 반도체 영역(32)은 나노디스크로 형성될 수 있다. "나노디스크"는, 상부 표면의 최대 측면 치수가 적어도 1nm이고, 1마이크론 미만인 디스크를 지칭한다. 마이크로디스크 또는 나노디스크의 클러스터가 발광 다이오드(10)의 각각의 영역에 대해 형성될 수 있다.
일부 실시예(가령, 도 3a 및 3b에 도시된 실시예)에서, n-도핑된 화합물 반도체 영역(32)은 나노와이어 코어, 마이크로웨이브 코어, 나노피라미드, 마이크로피라미드, 나노프러스텀(nanofrustum), 마이크로프러스텀, 이들의 조합, 또는 다른 나노스케일 구조 또는 마이크로스케일 구조로 형성될 수 있다. "나노와이어"는 길이방향(가령 수직 방향)을 따라 연장되고, 적어도 1nm 및 1마이크론미만인 최대 측면 치수보다 큰 최대 수직 치수를 갖고, 길이방향에 수직인 방향을 따르는 실질적으로 균일한 단면 형상의 영역을 포함하는 구조를 지칭한다. "마이크로와이어"는, 길이방향(가령 수직 방향)을 따라 연장하고, 적어도 1마이크론 그리고 1mm미만인 최대 측면 치수보다 큰 최대 수직 치수를 갖고, 길이방향에 수직인 방향을 따르는 실질적으로 균일한 단면 형상의 영역을 포함하는 구조를 지칭한다. "나노피라미드"는, 베이스의 최대 측면 치수가 적어도 1nm 및 1마이크론 미만이도록 하는 다각형 또는 일반적으로 곡선모양인 형상(curvilinear shape)을 갖는 원추형 구조를 지칭한다. "마이크로피라미드"는, 베이스의 최대 측면 치수가 적어도 1마이크론 및 1mm미만이도록, 다각형 또는 일반적으로 곡선모양인 형상의 베이스를 갖는 원추형 구조를 지칭한다. "나노프러스텀(nanofrustum)"은, 베이스의 최대 측면 치수가 적어도 1nm이고 1마이크론 미만이도록 다각형 또는 일반적으로 곡선모양인 형상의 베이스를 갖는 프러스텀(frustum)(즉, 정점(apex) 주위에 영역이 없는 원추형 구조)을 지칭한다. "마이크로프러스텀"은, 베이스의 최대 측면 치수가 적어도 1마이크론이고 1mm 미만이도록 다각형 또는 일반적으로 곡선모양인 형상의 베이스를 갖는 프러스텀(frustum)을 지칭한다. n-도핑된 화합물 반도체층(26)의 상부 표면이 c-평면 내에 있는 경우, 나노와이어 및 마이크로와이어는 m-평면, p-평면 및 선택적으로 각각의 c-평면을 포함할 수 있다. 나노피라미드, 마이크로피라미드, 나노프러스텀 및 마이크로프러스텀은 p-평면을 포함할 수 있다. 나노프러스텀 및 마이크로프러스텀은 c-평면을 포함할 수 있다.
n-도핑된 화합물 반도체 영역(32)을 형성하도록 사용될 수 있는 선택적인 에피택시 공정은, 예컨대, 각각이 Glo AB에게 양도되고, 전체가 본 명세서에 참조로 통합되는 Kryliouk외의 미국특허 제9,444,007호, Lowgren외의 미국특허 제9,419,183호, Romano외의 미국특허 제9,281,442호 및 Konsek외의 미국특허 제8,669,574호에 설명된다.
일부 실시예(가령, 도 4a 및 4b에 도시된 실시예)에서, n-도핑된 화합물 반도체 영역(32)의 에피택시는, n-도핑된 화합물 반도체 기판층(26)의 패턴화된 부분의 어레이의 모든 물리적으로 노출된 표면 상에 패턴화된 성장 마스크(42)를 사용하지 않고, 수행될 수 있다. 이 실시예에서, n-도핑된 화합물 반도체 영역(32)은 연속적인 평면형 반도체층을 포함한다.
이후, 광을 방출하도록 구성된 광학적 활성 화합물 반도체층 스택을 포함하는 활성 영역(34)이 각각의 n-도핑된 화합물 반도체 영역(32) 상에 형성된다. 각각의 활성 영역(34)은 적절한 전기 바이어스 적용시 광을 방출하는 적어도 하나의 반도체 재료를 포함한다. 예컨대, 각각의 활성 영역(34)은, 이들을 가로지르는 전기 바이어스의 적용시 광을 방출하는 단일 또는 다중 양자 우물(multi-quantum well; MQW)을 포함할 수 있다. 예컨대, 양자 우물(들)은, 질화 갈륨 또는 질화 알루미늄 갈륨 장벽층들 사이에 위치한 질화 인듐 갈륨 우물(들)을 포함할 수 있다. 대안으로, 활성 영역(34)은, n-도핑된 화합물 반도체 영역(32)의 표면 상에 성장될 수 있다면, 임의의 다른 적절한 반도체층(예컨대, 인화 갈륨 또는 그 3원 또는 4원 화합물) 또는 발광 다이오드 응용을 위한 층들의 스택을 포함할 수 있다. 활성 영역(34) 내의 모든 층들의 세트는 본 명세서에서 활성층으로 지칭된다.
일실시예로, 복수의 활성 영역들(34) 각각은 광을 방출하도록 구성된 각각의 광학적 활성 화합물 반도체층 스택을 포함한다. 비-제한적 예시적인 실시예에서, 활성 영역(34)은, 하부로부터 상부까지, 30nm 내지 70nm의 두께, 가령 대략 50nm 내지 60nm의 두께를 갖는 실리콘-도핑된 GaN 층과, 2nm 내지 10nm, 가령 대략 5nm 내지 7nm의 두께를 갖는 GaN 층과, 1nm 내지 5nm, 가령 대략 3nm 내지 4nm의 두께를 갖는 InGaN 층과, 10nm 내지 30nm, 가령 대략 15nm 내지 20nm의 두께를 갖는 GaN 층을 포함하는 층 스택을 포함할 수 있다. 선택적으로, AlGaN 캡층이 적색 LED들의 InGaN층 상에 형성될 수 있다. 층들의 시퀀스, 각 층의 조성 및 각 활성 영역(34) 내의 각 층의 두께는, 방출 강도를 증가시키고 목표 피크 방출 파장을 제공하기 위해 최적화될 수 있다. 활성 영역(34)은, 내부의 반도체 재료의 조성 및 반도체 재료에 인가되는 스트레인(strain)에 따라 임의의 색상의 광, 가령 청색, 녹색 또는 적색광을 방출할 수 있다.
선택적 에피택시 공정이 활성 영역(34)을 성장시키는데 사용될 수 있다. 선택적 에피택시 공정의 공정 파라미터들은, 활성 영역(34)이 전체적으로 동일한 두께를 갖는 컨포멀한 구조로 성장되도록 선택될 수 있다. 다른 실시예에서, 활성 영역(34)은, 수평 부분들이 전체적으로 동일한 두께(가령, 제1 두께(t1))를 갖고, 파세트화된 부분들(faceted portions)은 상기 수평 부분들의 두께보다 작은 두께(가령, 제2 두께(t2))를 갖는 의사-컨포멀한(pseudo-conformal) 구조로 성장될 수 있다. 일실시예로, 복수의 활성 영역(34) 각각은 제1 두께(t1)를 갖는 상부 평면형 부분과, n-도핑된 화합물 반도체 영역(32)의 각각의 테이퍼진(tapered) 평면형 측벽 위에 놓이고, 제2 두께(t2)를 갖는 측벽 부분을 포함할 수 있다. 일실시예로, 제2 두께(t2)에 대한 제1 두께(t1)의 비율은 2 내지 50의 범위 내에 있을 수 있지만, 더 작은 비율 및 더 큰 비율이 또한, 사용될 수 있다. 나노와이어 상에 활성 영역(34)을 위한 층 스택을 성장시키는 방법은, 예컨대, Kryliouk외의 미국특허 제9,444,007호, Lowgren외의 미국특허 제9,419,183호, Romano외의 미국특허 제9,281,442호 및 Konsek외의 미국특허 제8,669,574호에 설명된다. 활성 영역(34)은 아래 놓여진 n-도핑된 화합물 반도체 영역(32)에 접촉하고, 이를 둘러싸며, 그 위에 놓여진다. 도 1a, 1b, 4a 및 4b에 도시된 일실시예에서, 단일 활성 영역(34)이 발광 다이오드(10)마다 형성될 수 있다. 도 2a 내지 3b에 도시된 다른 실시예에서, 활성 영역(34)의 클러스터가 발광 다이오드(10)마다 형성될 수 있다.
p-도핑된 반도체 재료층(36)은 활성 영역(34)의 파세티드 외부 표면 및 평면형 상부 표면 상에 형성된다. p-도핑된 반도체 재료층(36)은, 제1 도전형에 반대인 제2 도전형의 도핑을 갖는 도핑된 반도체 재료를 포함한다. 예컨대, 제1 도전형이 n-형인 경우, 제2 도전형은 p-형이다. 제1 도전형이 p-형인 경우 제2 도전형은 n-형이다.
p-도핑된 반도체 재료층(36)은 화합물 반도체 재료를 포함할 수 있다. p-도핑된 반도체 재료층(36)의 화합물 반도체 재료는 임의의 적절한 반도체 재료, 가령 p-형 III-질화물 화합물 반도체 재료, 예컨대, 질화 갈륨 및/또는 질화 알루미늄 갈륨일 수 있다. 일실시예로, n-도핑된 화합물 반도체 영역(32)은 n-도핑된 GaN 또는 InGaN을 포함할 수 있고, p-도핑된 반도체 재료층(36)은 p-도핑된 AlGaN 및/또는 GaN을 포함할 수 있다. 대안으로, 영역(32) 및/또는 층(36)은 다른 반도체 재료, 가령 갈륨 인화물(gallium phosphide) 또는 그것의 3원(ternary)이나 4원 화합물(quarternary compound)을 포함할 수 있다.
p-도핑된 반도체 재료층(36)은 활성 영역(34)의 외부 표면 상에 도핑된 반도체 재료를 선택적으로 증착함으로써 형성될 수 있다. 예컨대, 선택적 에피택시 공정이 사용될 수 있다. 선택적 증착 공정(선택적 에피택시 공정일 수 있다) 동안에, 개별 반도체 재료 부분들은, 개별 반도체 재료 부분들이, 각각의 발광 다이오드(10)의 영역 내에서 연속적인 반도체 재료층으로서 p-도핑된 반도체 재료층(36)을 형성하도록 병합될 때까지 각각의 활성 영역의 외부 표면들로부터 성장된다. 성장 마스크층(42)의 상부 표면의 부분들이 n-도핑된 화합물 반도체 영역(32)이나 활성 영역(34)에 의해 덮이지 않는 경우, p-도핑된 반도체 재료층(36)의 하부 표면이 성장 마스크층(42)의 상부 표면의 이러한 부분들과 접촉할 수 있다.
애노드 접촉부(50)가 p-도핑된 반도체 재료층(36)의 상부 표면 상에 형성될 수 있다. 도 5a 내지 5d는 도 1a, 1c, 2a, 2c, 3a, 3c, 4a 및 4c에 도시된 임의의 발광 다이오드로 통합될 수 있는 p-도핑된 반도체 재료층(36)을 위한 다양한 구성들을 도시한다. 일부 실시예에서, 반사기(reflector, 70) 및 애노드 접촉부(50)의 스택이 p-도핑된 반도체 재료층(36) 상에 증착될 수 있고, 도 1a, 2a, 3a 및 4c에 도시되는 것처럼 패턴화될 수 있다. 일부 다른 실시예에서, 애노드 접촉부(50)는, 도 1c, 2c, 3c 및 4c에 도시된 반사기의 증착 이전에 p-도핑된 반도체 재료층(36) 상에 증착 및 패턴화된다.
도 5a는 애노드 접촉부(50)의 제1 구성을 도시한다. 제1 구성에서, 애노드 접촉부(50)는 니켈 산화물층(51) 및 투명 도전성 산화물층(53)을 포함할 수 있다. 니켈 산화물층(51)은, 니켈의 컨포멀하거나 컨포멀하지 않은 증착에 의해 그리고 증착된 니켈 부분들의 후속적인 산화에 의해 형성될 수 있다. 니켈층은, 예컨대, 물리적 기상 증착(PVD), 진공 증착 또는 화학적 기상 증착에 의해 증착될 수 있다. 니켈층의 두께는, 0.3nm 내지 100nm, 가령 1nm 내지 10nm의 범위에 있을 수 있으나, 더 작고 큰 두께들이 또한, 이용될 수 있다. 니켈층의 산화는, 열적 산화 공정 또는 플라즈마 산화 공정에 의해 수행될 수 있다. 대안으로, 니켈층이 충분히 얇은 경우, 산소 원자들이 후속하여 증착되는 투명 도전성 산화물층(53)으로부터 제공될 수 있다. 니켈 산화물층(51)의 두께는 0.4nm 내지 130nm, 가령 1.3nm 내지 13nm의 범위에 있을 수 있으나, 더 작고 더 큰 두께들이 또한, 이용될 수 있다. 니켈 산화물층(51)은, p-도핑된 반도체 재료층(36)과 투명 도전성 산화물층(53) 간의 접착을 강화한다. 일실시예로, 애노드 접촉부(50)는, 예컨대, 0.4nm 내지 3nm의 범위에 있을 수 있는 3nm 미만의 두께를 갖는 니켈 산화물의 표면층을 포함할 수 있다.
투명 도전성 산화물층(53)은 p-도핑된 반도체 재료층(36) 위에 증착될 수 있다. 투명 도전성 산화물층(53)은, p-도핑된 반도체 재료층(36)의 전체 영역을 가로질러 연장되는 연속 재료층으로서 증착(deposit)될 수 있다. 투명 도전성 산화물층(53)의 두께는, 50nm 내지 600nm, 가령 10nm 내지 300nm의 범위에 있을 수 있으나, 더 작고 더 큰 두께들이 또한, 사용될 수 있다. 투명 도전성 산화물층(53)은, 투명 도전성 산화물 재료, 가령, 도핑된 산화 아연, 인듐 주석 산화물, 카드뮴 주석 산화물(Cd2SnO4), 아연 주석산염(Zn2SnO4) 및 도핑된 이산화 티타늄(TiO2)에서 선택된 재료를 포함한다. 예시적인 도핑된 산화 아연 재료는, 붕소-도핑된 산화 아연, 불소 도핑된 산화 아연, 갈륨 도핑된 산화 아연 및 알루미늄 도핑된 산화 아연을 포함한다. 일실시예로, 애노드 접촉부(50)는 광학적으로 투명할 수 있다.
도 5b는 애노드 접촉부(50)의 제2 구성을 도시한다. 제2 구성에서, 애노드 접촉부(50)는 접착 금속층(52) 및 실버층(silver layer; 54)을 포함할 수 있다. 접착 금속층(52) 및 실버층(54)의 조합은, 후속하여 형성될 반사기(70)의 p-도핑된 반도체 재료층(36)으로의 양호한 접착뿐만 아니라, p-도핑된 반도체 재료층(36)에 대한 양호한 전기적 접촉을 제공한다. 접착 금속층(52)은 p-도핑된 반도체 재료층(36)을 직접 접촉한다. 접착 금속층(52)의 재료는, 접착을 촉진하는 원소 금속(elemental metal)일 수 있다. 예컨대, 접착 금속층(52)은, 본질적으로 백금으로 구성되는 백금층 또는 본질적으로 니켈(nickel)로 구성되는 니켈층일 수 있다. 접착 금속층(52)은, 예컨대, 물리적 기상 증착(PVD)에 의해 증착될 수 있다. 접착 금속층(52)의 두께는(수평면에 걸쳐 측정됨) 2nm 내지 200nm, 가령 5nm 내지 100nm의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다. 실버층(54)은 본질적으로 은으로 구성될 수 있고, 예컨대, PVD에 의해 형성될 수 있다. 실버층(54)의 두께(수평면에 걸쳐 측정됨)는, 2nm 내지 200nm, 가령 5nm 내지 100nm의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다.
도 5c는 애노드 접촉부(50)의 제3 구성을 도시한다. 제3 구성에서, 애노드 접촉부(50)는 p-도핑된 반도체 재료층(36)에 직접 접촉하는 실버층(54)으로 구성될 수 있다. 실버층(54)은 본질적으로 은으로 구성될 수 있고, 예컨대 PVD에 의해 형성될 수 있다. 실버층(54)의 두께(수평면에 걸쳐 측정됨)는 2nm 내지 200nm, 가령 5nm 내지 100nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다.
도 5d는 애노드 접촉부(50)의 제4 구성을 도시한다. 제4 구성에서, 애노드 접촉부(50)는, NiO 영역 및 Au 영역을 포함하는 NiO:Au 복합체를 포함하는 NiO:Au 복합층(55)일 수 있다. NiO:Au 복합층(55)은, 니켈 산화물층의 형성 및 금의 증착, 그리고 니켈 산화물층 내의 금의 상호확산(interdiffusion)을 유도함으로써 형성될 수 있다. 금 원자는 니켈 산화물 매트릭스 사이에서 분리되어, NiO:Au 복합층(55)을 형성한다.
대안으로, 금이 먼저 증착되고 니켈 산화물이 후속하여 형성될 수 있다. 다른 대안으로, 금과 니켈은 적어도 2개의 층의 스택으로 증착될 수 있고, 산화 및 상호확산이 NiO:Au 복합층(55)을 형성하기 위해, 니켈 산화물 내로의 니켈의 열적 산화에 의해 유도될 수 있다. NiO:Au 복합층(55)의 두께는 2nm 내지 200nm, 가령 5nm 내지 100nm의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다.
선택적 유전체 재료층(60)이 도 1b, 2b, 3b 및 4b의 실시예들에서의 예시적인 구조의 물리적으로 노출된 표면들 상에 후속적으로 형성될 수 있다. 유전체 재료층(60)은, (전기적으로 절연시키는) 유전체 재료, 가령 실리콘 산화물, 실리콘 질화물, 유기규산염 유리(organosilicate glass), 실리콘, 수지, 자기-평탄화 유전체 재료 또는 기타 유전체 재료를 포함한다. 일실시예로, 유전체 재료층(60)은 컨포멀 증착 공정, 가령 LPCVD(low pressure chemical vapor deposition)에 의해 형성될 수 있다. 대안으로, 유전체 재료층(60)은 PECVD(plasma enhanced chemical vapor deposition) 또는 스핀-코팅에 의해 형성될 수 있다. 애노드 접촉부(50)의 수평면 위에 놓이는 유전체 재료층(60)의 부분의 두께는, 50nm 내지 1000nm, 가령 100nm 내지 500nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다.
유전체 재료층(60)은 각각의 애노드 접촉부(50) 위에 개구를 제공하도록 후속적으로 패턴화될 수 있다. 예컨대, 포토레지스트층이 예시적인 구조 위에 도포될 수 있고, 리소그래피 패턴화되어서 애노드 접촉부(50)의 각 주변부 내에 개구를 형성하도록 할 수 있다. 이방성 에칭 공정 또는 등방성 에칭 공정은 패턴화된 포토레지스트층을 에칭 마스크층으로 사용하여 수행될 수 있다. 예컨대, 유전체 재료층(60)이 실리콘 산화물을 포함하는 경우, 희석된 불산을 포함하는 등방성 에칭 공정이 유전체 재료층(60)을 통과하는 개구를 형성하기 위해 사용될 수 있다. 유전체 재료층(60)을 통과하는 각각의 개구의 면적은, 아래 놓이는 애노드 접촉부(50)의 면적의 10% 내지 90%의 범위에 있을 수 있다. 개구들 주위의 유전체 재료층(60)의 측벽들은 테이퍼지거나 수직일 수 있다. 포토레지스트층은 예컨대, 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
일실시예로, 도 1a, 2a, 3a 및 4a에 도시된 애노드 접촉부(50) 및 반사기(70)의 스택의 패턴화 또는 도 1c, 2c, 3c 및 4c에 도시된 애노드 접촉부(50)의 패턴화는, 애노드 접촉부(50) 및 반사기(70)의 스택 또는 애노드 접촉부(50) 상에 패턴화 포토레지스트층을 적용하고, 애노드 접촉부(50) 및 반사기(70)의 스택 또는 애노드 접촉부(50)의 재료를 에칭하는 에칭 공정을 수행함으로써 영향을 받을 수 있다. 등방성 에칭 공정(가령, 습식 에칭 공정) 또는 이방성 에칭 공정(가령, 반응성 이온 에칭 공정)이 수행될 수 있다. 대안으로, 패턴화된 포토레지스트층은, p-도핑된 반도체 재료층(36)의 상부 표면 상에 형성될 수 있고, 애노드 접촉부(50) 및 반사기(70)의 스택의 재료 또는 애노드 접촉부(50)의 재료는, 증착될 수 있으며, 도 1a, 2a, 3a 및 4a에 도시된 애노드 접촉부(50) 및 반사기(70)의 스택을 형성하는 리프트-오프(lift-off) 공정 또는 도 1c, 2c, 3c 및 4c에 도시된 애노드 접촉부(50)의 패턴화가 이에 후속된다.
도 5e는 전체가 본 명세서에 참조로 통합되는, 2018년 4월 26일자로 공개되고, 2017년 10월 18일에 미국 특허출원 제15/786,766호로 출원된 미국 특허출원공보 2018/0114878 A1에 설명된 1 마이크론 내지 100 마이크론의 범위에 있는 측면 치수를 갖는 마이크로 LED의 전류 밀도의 함수로서의 외부 양자 효율의 플롯(plot)을 도시한다. 도 5e에 도시된 바와 같이. 피크 외부 양자 효율(peak external quantum efficiency)은 1A/cm2 미만(예컨대, 약 0.8A/cm2)의 낮은 전류 밀도에서 발생한다.
본 개시내용의 일실시예에서, 본 발명의 발명자들은, 애노드 접촉부(50) 및 p-도핑된 반도체 재료층(36)의 전기적으로 활성인 영역(36A) 사이의 인터페이스의 면적이, 소정의 LED 동작 전압이 LED의 피크 외부 양자 효율에 대응하는 최적의 전류 밀도를 생성할 수 있는 면적과 동일하게 함으로써, LED의 피크 외부 양자 효율이 발생하는 전류 밀도에서 동작하도록 설계될 수 있다는 것을 인식하였다. 따라서, LED를 오픈하는 방법은, LED의 피크 외부 양자 효율을 생성하는 LED 내의 전류 밀도를 생성하기 위해 동작 전압을 LED에 인가하는 것을 포함한다.
본 개시내용의 양태에 따르면, 애노드 접촉부(50) 및 p-도핑된 반도체 재료층(36)의 전기적 활성 영역(36A) 간의 인터페이스의 면적을 제어하기 위해, 비활성 영역(36S)이 전기적 활성 영역(36A)의 하나 이상의 측면 상에서 p-도핑된 반도체 재료층(36) 내에 형성된다. 비활성 영역(36S)은, 전기적 활성 영역(36A)에 인접한 p-도핑된 반도체 재료층(36)의 전기 도전성을 감소시킴으로써 형성된다. 도전성의 감소는 비활성 영역(36S)을 전기적으로 비활성화시킨다. 일실시예에서, 전기적 활성 영역(36A)은, 1.0 x 105 S/m 내지 1.0 x 107 S/m의 범위 내의 전기 도전성을 가질 수 있고, 비활성 영역(36S)은 1.0 x 10-4 S/m 내지 1.0 x 104 S/m의 범위 내의 전기 도전성을 가질 수 있다.
일실시예로, p-도핑된 반도체 재료층(36)의 비활성 영역(36S)의 전기도전성은, 도 5f 및 5g에 도시되는 바와 같이, p-도핑된 반도체 재료층(36)의 비활성 영역(36S)의 물리적으로 노출된 표면 상에 플라즈마 처리를 수행함으로써 감소된다.
도 5f에 도시된 실시예에서, 마스크(가령 포토레지스트 마스크)(47)가 애노드 접촉부(50)의 형성 이전에 p-도핑된 반도체 재료층(36) 위에 형성된다. 마스크(48)는 활성 영역(36A)을 덮고 비활성 영역(36S)을 노출시킨다. 마스킹된 p-도핑된 반도체 재료층(36)은 이후, p-도핑된 반도체 재료층(36)의 노출된 활성 영역(36S)을 전기적으로 비활성화시키기 위해 플라즈마(48), 가령 수소 플라즈마, 산소 플라즈마 또는 질소 플라즈마에 노출된다. 마스크(47)는, 플라즈마(48)로부터 활성 영역(36A)을 보호하여, 플라즈마(48) 처리 이후 활성 영역(36A)의 전기도전성이 동일하게 유지되거나 10% 미만으로 감소되도록 한다. 마스크(47)는 플라즈마(48) 처리 이후 (예컨대, 애싱 또는 선택적 에칭에 의해) 제거된다. 애노드 접촉부(50)는 이후, 활성 영역(36A) 위에 그리고 선택적으로 도 1a 내지 4d에 도시된 것처럼 비활성 영역(36S)의 부분들 위에 형성된다. 이 실시예에서, 활성 영역(36A)의 수평 표면적은 애노드 접촉부(50)의 수평 표면적보다 작을 수 있다. 따라서, 상대적으로 큰 애노드 접촉부(50)가 이 실시예에서 사용될 수 있는 한편, 전기적 활성 영역(36A) 및 애노드 접촉부(50) 사이의 인터페이스의 면적을 원하는 LED 동작 전압이 마이크로 LED의 피크 외부 양자 효율에 대응되는 전류 밀도를 생성하는 면적과 동일하게 만들 수 있다. 전기적 활성 영역(36A) 및 애노드 접촉부(50) 사이의 인터페이스의 각각의 면적은, LED의 피크 외부 양자 효율의 0.90배 내지 LED의 피크 외부 양자 효율의 범위에 있는 전류 밀도를 LED 동작시 생성하는 면적과 동일할 수 있다. 마이크로 LED의 전체 면적에 대한 전기적 활성 영역(36A) 및 애노드 접촉부(50) 사이의 인터페이스의 전체 면적의 비율은 0.0001 내지 0.25, 예컨대 0.01 내지 0.1의 범위에 있을 수 있다. 마이크로 LED의 전체 면적에 대한 전기적 활성 영역(36A) 및 애노드 접촉부(50) 사이의 인터페이스의 전체 면적의 더 작은 비율은, 마이크로 LED들의 어레이를 포함하는 디스플레이 디바이스로부터 더 샤프한(sharper) 이미지를 제공하는 유리한 효과를 갖는다.
도 5g에 도시된 대안적 실시예에서, 마스크(47) 형성이 생략되고 플라즈마(48) 처리는, 애노드 접촉부(50)의 형성 이후(예컨대, 도 1a, 2a, 3a 및 4a의 공정 단계들 이후 또는 도 1c, 2c, 3c 및 4c의 공정 단계들 이후)에 발생된다. 이 실시예에서, 애노드 접촉부(50) 및 선택적으로 반사기(70)는 플라즈마(48) 처리 동안에 마스크로 사용될 수 있다. 애노드 접촉부(50) 및/또는 반사기(70)는 활성 영역(36A)을 덮고 비활성 영역(36S)을 노출시킨다. 부분적으로 덮여진 p-도핑된 반도체 재료층(36)은 이후 플라즈마(48), 가령 수소 플라즈마, 산소 플라즈마 또는 질소 플라즈마에 노출되어, p-도핑된 반도체 재료층(36)의 노출된 활성 영역(36S)을 전기적으로 비활성화시킨다. 애노드 접촉부(50) 및/또는 반사기(70)는, 플라즈마(48)로부터 활성 영역(36A)을 보호하여, 활성 영역(36A)의 전기 도전성이 동일하게 유지되거나 플라즈마(48) 처리 이후 10% 미만으로 감소되도록 한다. 이 실시예에서, 활성 영역(36A)의 수평 표면적은 대략 애노드 접촉부(50)의 그것과 동일하다.
플라즈마 처리는 수소, 산소 또는 질소의 플라즈마를 생성하도록 구성된 임의의 처리 챔버에서 수행될 수 있다. 플라즈마의 에너지 및 지속시간은, p-도핑된 반도체 재료층(36)의 비활성 영역(36S)의 표면을 따르는 전하 캐리어 트랜스포트(transport) 및 전기 도전성을, 활성 영역(36A)에 비하여, 적어도 50%, 가령 90%, 예컨대 90 내지 99.99%로 감소시키기에 충분하도록, p-도핑된 반도체 재료층(36) 내의 적어도 3nm의 두께를 갖는 각각의 물리적으로 노출된 표면층이 구조적으로 손상되게끔 선택될 수 있다. 일실시예에서, 플라즈마의 에너지 및 지속시간은, 비활성 영역(36S)의 평면 부분의 두께의 적어도 30%, 가령 적어도 50%, 가령 적어도 80%, 가령 80 내지 100%에 걸쳐 플라즈마 손상이 연장되도록 선택될 수 있다. 따라서, 비활성 영역(36S)을 통과하는 전류 흐름이 감소될 수 있고, 모든 전류의 적어도 70% 및/또는 적어도 80% 및/또는 적어도 90% 및/또는 적어도 95%가 활성 영역(36A)을 통해 흐른다. 비활성 영역(36S)의 부분들을 통과하는 전류 밀도는, 활성 영역(36A)을 통과하는 전류 밀도의 80% 미만, 및/또는 60% 미만, 및/또는 40% 미만 및/또는 20%미만일 수 있다.
일실시예로, 플라즈마-처리된 비활성 영역(36S)은 활성 영역(36A), 즉 플라즈마 처리로부터 보호되는 p-도핑된 반도체 재료층(36)의 영역들의 30% 미만, 가령 10% 미만의 전기 전도성을 가질 수 있다. 일실시예로, 비활성 영역(36S)의 전기 전도성은, 활성 영역(36A)의 전기 전도성의 1% 미만, 가령 0.01 내지 0.5% 사이일 수 있다.
일실시예로, 애노드 접촉부(50)의 면적에 대한 p-도핑된 반도체 재료층(36)의 면적의 비율은 1 미만이고, 0.001 내지 0.90의 범위, 가령 0.001 내지 0.01, 0.01 내지 0.05, 0.05 내지 0.2, 0.2 내지 0.5, 또는 0.5 내지 0.9일 수 있다. 전기 활성 영역(36A)의 적어도 일부는 애노드 접촉부(50) 아래에 놓이고, 비활성 영역(36S)의 적어도 일부는 애노드 접촉부(50) 아래에 놓이지 않는다(예컨대, 애노드 접촉부(50)에 의해 덮이지 않는다). 도 5f의 실시예에서, 전체 전기 활성 영역(36A)은 애노드 접촉부(50) 아래에 놓일 수 있고, 비활성 영역(36S)의 제1 부분은 애노드 접촉부(50) 아래에 놓이고, 비활성 영역(36S)의 제2 부분은 애노드 접촉부(50) 아래에 놓이지 않는다. 도 5g의 실시예에서, 전체 전기 활성 영역(36A)은 애노드 접촉부(50) 아래에 놓일 수 있고, 전체 비활성 영역(36S)은 애노드 접촉부(50) 아래에 놓이지 않는다.
p-도핑된 반도체 재료층(36)의 플라즈마 손상의 각각의 영역이 비활성 영역(36S)을 정의한다. 일실시예로, 플라즈마 처리 동안의 p-도핑된 반도체 재료층(36)에 대한 플라즈마 손상의 각각의 영역, 즉 각각의 비활성 영역(36S)은, 전기적 활성 영역의 두께, 가령 애노드 접촉부(50) 바로 아래의 p-도핑된 반도체 재료층(36)의 부분의 두께보다 작은 두께를 가질 수 있다.
일실시예로, 각각의 비활성 영역(36S)은 활성 영역(36A)의 결정 결함 밀도(crystalline defect density)보다 적어도 10배, 가령 적어도 100배, 가령 10 내지 1000배의 결정 결함 밀도를 가질 수 있다. 일실시예로, 비활성 영역(36S) 및 활성 영역(36A)은 동일한 원자 밀도에서 동일한 종의 p-형 도펀트 원자를 포함할 수 있다(예컨대, 그들은 동일한 밀도로 마그네슘이 도핑된 동일한 GaN 층의 부분들을 포함할 수 있다). 일실시예로, 후속하여 형성되는 반사기(70)는 애노드 접촉부(50)보다 작은 면적을 가질 수 있다.
도 6 내지 8은, 도 1b, 2b, 3b 및 4b의 실시예와 같이 반사기(70)가, 애노드 접촉부(50)의 형성 이후에 형성되는 실시예를 도시한다. 도 6 내지 8은, 반사성 금속층(70)이 아래에 놓이는 애노드 접촉부(50)의 상부 표면 위에 전체가 놓이는 평면형 구조로 형성되는 실시예를 위한 처리 시퀀스들을 도시한다. 이러한 구성에서, 반사기(70)의 전체는, n-도핑된 화합물 반도체 영역(32)의 가장 원위(distal)의 표면이 각각의 발광 다이오드(10) 내의 n-도핑된 화합물 반도체 기판층(26)이 있는 경우보다 n-도핑된 화합물 반도체 기판층(26)으로부터 더 원위에 있다. 애노드 접촉부(50) 위에 놓이고 이에 전기적으로 연결된 반사기(70)는 애노드 접촉부(50)보다 작은 면적을 가질 수 있다.
도 9는, 반사성 금속층(70)이, n-도핑된 화합물 반도체 기판층(26)으로부터, (애노드 접촉부(50)와 접촉하는) p-도핑된 반도체 재료층(36)의 가장 원위의 표면보다 n-도핑된 반도체 화합물 반도체 기판층(26)으로부터 더 원위에 있는 측방향으로 연장되는 부분, 및 측방으로 연장되는 부분의 주변부분에 인접하고, 그곳으로부터 하향하여 연장되며, 동일한 발광 디바이스(10)의 n-도핑된 화합물 반도체 영역(32), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)을 측방으로 둘러싸는 측벽 부분으로, 형성되는 대안적 구성(가령, 도 1d, 2d, 3d 및 4d의 구성)을 위한 도 7의 처리 단계에 대응하는 처리 단계를 도시한다. 도 6 내지 9에 도시된 구조적 특징들은 발광 다이오드(10)가 후속하여 형성되는 각 영역에 존재할 수 있는 것으로 인식된다.
도 6을 다시 참조하면, 제1 금속층(71)은 (도 9에 도시되는 것처럼 존재하는 경우) 선택적 유전체 재료층(60) 및 애노드 접촉부(50)의 물리적으로 노출된 표면 바로 위에 증착될 수 있다. 제1 금속층(71)은 반사기(70)의 컴포넌트이다. 제1 금속층(71)은 가령 니켈이나 백금과 같은 접착 촉진 재료를 포함한다. 일실시예로, 제1 금속층(71)은 니켈을 포함한다. 제1 금속층(71)은, 비-컨포멀 증착 공정, 가령 PVD 또는 진공 증발, 또는 컨포멀한 증착 공정, 가령 CVD에 의해 증착될 수 있다. 제1 금속층(71)은 0.3nm 내지 10nm의 범위, 가령 0.6nm 내지 4nm 사이의 제1 두께를 가질 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다.
도 7 및 9에 도시되는 것처럼, 패턴화된 리프트-오프 마스크(77)는, 제1 금속층(71) 위에 형성될 수 있다. 패턴화된 리프트-오프 마스크(77)는 패턴화된 포토레지스트층일 수 있다. 일실시예로, 패턴화된 리프트-오프 마스크(77)는, 포토레지스트층을 통하는 각각의 개구가 도 7에 도시되는 것처럼 아래 놓여진 애노드 접촉부(50)의 주변부 내에 전체적으로 있도록 개구들의 어레이로 포토레지스트층을 적용 및 리소그래피 패턴화함으로써 형성될 수 있다.
도 7 및 9를 참조하면, 제1 금속층(71)과 동일한 조성을 갖는 제2 금속층(72)이 예컨대, PVD 또는 진공 증발에 의해, 제1 금속층(71) 상에 그리고 패턴화된 리프트-오프 마스크(77) 위에 이방성으로 후속적으로 증착될 수 있다. 제2 금속층(72)은 제1 금속층(71)의 상부 표면 바로 위에 형성될 수 있다. 추가적인 제2 금속층(72')은 패턴화된 리프트-오프 마스크(77)의 상부 표면 상에 형성될 수 있다. 제2 금속층(72) 및 추가적인 제2 금속층(72)은 발광 다이오드(10)의 각 영역 주위에 패턴화된 리프트-오프 마스크(77) 위에 그리고 제1 금속층(71)의 물리적으로 노출된 표면 상에 형성될 수 있다. 제2 금속층(72)은 제1 금속층(71)과 동일한 금속을 포함하여, 제1 금속층(71) 및 제2 금속층(72) 사이의 접착 강도를 최대화시킨다. 일실시예로, 제1 금속층(71) 및 제2 금속층(72)은 니켈이나 백금과 같은 원소 금속(elemental metal)을 포함한다. 수평면 상의 제2 금속층(72)의 두께는, 0.3nm 내지 40nm, 가령 0.4nm 내지 6nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다.
각 발광 다이오드(10)의 영역 주위에, 제1 금속층(71) 및 제2 금속층(72)의 조합이 발광 다이오드(10)의 중심 영역 내에 증착되는 한편, 오로지 제1 금속층(71)은 중심 영역의 주변부 외부에 위치하는 주변 영역 내에 증착된다. 중심 영역은 애노드 접촉부(50)의 주변부에 의해 정의되는 영역 내에 전체가 있을 수 있다. 주변 영역은, 중심 영역의 주변부와 일치하는 내주(inner periphery)를 가질 수 있다. 구체적으로, 주변 영역의 내주는, 패턴화된 리프트-오프 마스크(77)의 측벽들과 일치할 수 있다.
제1 금속층(71) 및 제2 금속층(72)의 조합은 2개의 상이한 두께를 갖는 단일 금속층을 구성한다. 구체적으로, 제1 금속층(71) 및 제2 금속층(72)의 조합은, 주변 영역(즉, 오로지 제1 금속층(71)만이 증착되는 영역)에서 제1 두께를 갖고, 중심 영역(즉, 제1 금속층(71) 및 제2 금속층(72) 모두가 증착되는 영역)에서 제1 두께보다 큰 제2 두께를 갖는 이중 두께 금속 접착층(71, 72)을 구성한다. 일실시예로, 제1 두께는 0.3nm 내지 10nm의 범위에 있고, 제2 두께는 0.6nm 내지 50nm의 범위에 있다. 다른 실시예에서, 제1 두께는 0.6nm 내지 4nm의 범위 내에 있고, 제2 두께는 1nm 내지 10nm의 범위에 있다.
알루미늄은 (예컨대, 스퍼터링 또는 진공 증발과 같은) 이방성 증착 방법에 의해 증착될 수 있다. 알루미늄층(74)은, 애노드 접촉부(50) 위에 이중 두께 금속 접착층(71, 72) 바로 위에 형성될 수 있고, 추가적인 알루미늄층(74')은, 패턴화된 리프트-오프 마스크(77) 위에 추가적인 제2 금속층(72') 상에 형성될 수 있다. 알루미늄층(74)은 필연적으로 알루미늄으로 구성될 수 있다. 알루미늄층(74)은, 발광 디바이스(10)의 활성 영역(34)이 기계적인 충격 및/또는 구조적인 손상으로부터 보호되도록 후속 레이저 처리 공정, 가령 레이저 어블레이션(ablation) 공정 및 레이저 솔더(solder) 공정 동안에 전성(malleability)을 제공한다. 더 높은 전성을 갖는 금속, 가령 금이나 은이 또한, 알루미늄 대신에 사용될 수 있다. 알루미늄층(74)의 수평 부분들은 이중 두께 금속 접착층(71, 72) 위에서, 500nm 내지 3,000nm의 범위, 가령 800nm 내지 2,000nm의 두께를 가질 수 있다.
금속 접착 재료가 PVD 또는 진공 증발과 같은 이방성 증착 공정에 의해 알루미늄층(74) 위에 증착될 수 있다. 금속 접착 재료는 가령 니켈이나 백금과 같은 원소 금속을 포함할 수 있다. 금속 접착층(76)은, 애노드 접촉부(50) 위에 놓이는 알루미늄층(74)의 상부 표면 상에 형성되고, 추가적인 금속 접착층(76')은 패턴화된 리프트-오프 마스크(77) 위에서 추가적인 알루미늄층(74') 상에 형성된다. 금속 접착층(76)의 수평 부분은, 1nm 내지 300nm의 범위에 있을 수 있는, 가령 10nm 내지 100nm의 균일한 두께를 가질 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다. 이중 두께 금속 접착층(71, 72), 알루미늄층(74) 및 금속 접착층(76)의 스택은, 발광 디바이스(70)의 애노드 및 반사기로서 기능을 할 수 있는 반사기(70)를 구성한다. 추가적인 금속 접착층(76'), 추가적인 알루미늄층(74') 및 추가적인 제2 금속층(72')의 스택은 추가적인 반사기(70')를 구성한다.
도 8을 참조하면, 패턴화된 리프트-오프 마스크(77) 및 그 위의 재료층들(가령 추가적인 반사기(70'))은 리프트-오프 공정을 사용하여 제거될 수 있다. 예컨대, 예시적인 구조는 패턴화된 리프트-오프 마스크(77)의 재료를 용해시키는 용매에 담겨질 수 있다. 적절한 세정 공정이, 추가적인 반사기(70')의 잔존 재료들을 제거하도록 수행될 수 있다.
포토레지스트층(미도시)이 예시적인 구조 상에 도포되고, 발광 다이오드(10)의 각각의 영역을 덮도록 리소그래피 패턴화될 수 있다. 포토레지스트층의 패턴화된 영역은, 발광 다이오드(10)의 각 영역을 측방향으로 둘러싸는 (포토레지스트층의 재료가 현상 동안에 그로부터 제거되는 영역들에 대응하는) 채널들을 갖는 2차원 어레이로 배치될 수 있다. 이방성 에칭 프로세스는, 애노드 접촉부(50), p-도핑된 반도체 재료층(36), 활성 영역(34), n-도핑된 화합물 반도체 영역(32), 성장 마스크층(42)(존재하는 경우), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)을 패턴화하도록 수행된다. 이방성 에칭 공정은 지지 기판(22) 위에서 멈출 수 있다.
도 1a, 2a, 3a 및 4a에 도시된 실시예에서, 포토레지스트층 내의 개구들의 영역은 아래에 놓이는 패턴화된 반사기(70)의 전체의 각각의 영역들을 넘어서서 연장될 수 있다. 따라서, 이전의 리프트-오프 단계에서 패턴화된 반사기(70)는, 상기 에칭 단계 동안에 에칭되지 않는다. 이것은 상대적으로 난해한 금속 에칭을 회피할 수 있다. 이러한 실시예에서, 반사기(70)는 애노드 접촉부(50)보다 작은 면적을 가진다.
대안으로, 도 1c, 2c, 3c 및 4c에 도시된 실시예에서, 금속 반사기(70)는 또한, 상기 에칭 단계 동안에 에칭된다. 이 실시예에서, 금속 에칭은 LED들(10)에 의해 방출되는 광의 반사를 향상시키기 위해 LED들(10)의 측벽들 상에 부분적으로 연장되는 금속 반사기(70)를 형성하도록 수행된다. 에칭 이후에 포토레지스트층은 예컨대, 애싱에 의해 제거될 수 있다.
반사기(70), 애노드 접촉부(50), p-도핑된 반도체 재료층(36), 활성 영역(34), n-도핑된 화합물 반도체 영역(32), 성장 마스크층(42)(존재하는 경우), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)의 패턴화된 부분들의 연속적인 세트를 포함하는 각각의 에칭된 메사(mesa)는 각각의 발광 다이오드(10)의 컴포넌트들을 구성한다. 선택적 유전체층, 가령 실리콘 산화물 또는 실리콘 질화물이 반사기(70)의 상부 표면을 노출하는 동안에 에칭된 메사의 측벽들 위에 증착될 수 있다. (도 4a 및 4c의 대안적 구성의 경우처럼) n-도핑된 화합물 반도체 영역(32)의 형성 이전에 n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)이 별개의 재료 부분들로 패턴화되는 경우, 상기 패턴화 단계는 선택적으로 생략될 수 있다. 이 경우, 활성 영역(34) 및 n-도핑된 화합물 반도체 영역(32)과 동일한 재료 조성을 갖는 얇은 재료층들이 단결정 버퍼 반도체층(24) 및 n-도핑된 화합물 반도체 기판층(26)의 패턴화된 부분들의 측벽 상에 형성될 수 있고, p-도핑된 반도체 재료층(36)은 각 발광 다이오드(10)의 주변부에서 이러한 얇은 재료층들의 측벽들까지 연장될 수 있다.
도 8 및 9에 도시되는 것처럼, 제2 패턴화된 리프트-오프 마스크(177)가 제1 금속층(71) 위에 형성될 수 있다. 제2 패턴화된 리프트-오프 마스크(177)는 패턴화된 포토레지스트층일 수 있다. 일실시예로, 제2 패턴화된 리프트-오프 마스크(177)는, 개구들의 어레이로 포토레지스트층을 도포 및 리소그래피 패턴화함으로써 형성될 수 있다. 이후, 디바이스측 본딩 패드를 형성하기 위한 재료층들이 증착될 수 있다. 예컨대, 제1 금속 본딩 패드 금속이 제1 금속 본딩 패드층(82) 및 제1 금속 재료층(82')을 형성하도록 이방성으로 증착될 수 있다. 제1 금속 본딩 패드층(82)은, 애노드 접촉부(50) 및 반사기(70) 위에 놓이는 금속 접착층(76) 바로 위에 증착될 수 있고, 제1 금속 재료층(82')은 제2 패턴화된 리프트-오프 마스크(177)의 상부 표면 상에 증착될 수 있다. 제1 금속 본딩 패드층(82) 및 제1 금속 재료층(82')은 티타늄이나 탄탈럼(tantalum)과 같은 전이 금속을 포함할 수 있다. 일실시예로, 제1 금속 본딩 패드층(82) 및 제1 금속 재료층(82')은 필수적으로 티타늄이나 탄탈럼으로 구성될 수 있다. 제1 금속 본딩 패드층(82) 및 제1 금속 재료층(82')의 수평 부분은 30nm 내지 300nm 범위, 가령 60nm 내지 200nm의 두께를 가질 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다. 제1 금속 본딩 패드층(82)은 반사기(70)를 통해 애노드 접촉부(50)와 전기적으로 연결된다.
제2 금속 본딩 패드 금속은, 제1 금속 본딩 패드층(84) 및 제2 금속 재료층(84')을 형성하도록 이방성으로 증착될 수 있다. 제2 금속 본딩 패드층(84)은 애노드 접촉부(50) 및 반사기(70) 위에 놓여 제1 금속 본딩 패드층(82) 바로 위에 증착될 수 있고, 제2 금속 재료층(84')은 패턴화된 리프트-오프 마스크(77) 상에서 제1 금속 재료층(82')의 상부 표면 위에 증착(deposit)될 수 있다. 제2 금속 본딩 패드층(84) 및 제2 금속 재료층(84')은 섭씨 1,500도보다 높은 녹는 온도를 갖는 접착 촉진 금속을 포함할 수 있다. 일실시예로, 제2 금속 본딩 패드층(84) 및 제2 금속 재료층(84')은 필수적으로 백금으로 구성될 수 있다. 제2 금속 본딩 패드층(84) 및 제2 금속 재료층(84')의 수평 부분들은, 50nm 내지 500nm의 범위 내, 가령 100nm 내지 250nm의 두께를 가질 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다.
예시적인 구조는, 섭씨 100도 내지 230도(즉, 주석의 녹는점 아래), 가령 섭씨 120도 내지 200도일 수 있는 상승된 온도를 갖는 환경 내에 배치된다. 주석은, 상승된 온도에서 제2 금속 재료층(84) 상에 그리고 제2 금속 본딩 패드층(84)의 최상면의 외주(outer periphery) 내에서 각 영역 안에 증착된다. 순수한 주석(오로지 피할 수 없는 불순물만을 포함함) 또는 1 원자 퍼센트 미만의(예컨대, 0.5 원자 퍼센트 이하의) 은 및/또는 구리를 덴드라이트(dendrite) 방지 요소로서 함유하는 주석이 본 단계에서 증착된다. 주석(tin)은 고온의 솔더 재료이고, 후속하여 사용되는 레이저 솔더 공정 동안에 제어된 리플로우(reflow)를 제공한다. 주석의 증착 동안의 상승된 온도는, 제2 금속 본딩 패드층(84) 상으로의 주석의 증착 동안에 제2 금속 본딩 패드층(84) 안으로의 주석의 확산을 유도한다.
백금 및 주석의 합금(예컨대, 이종금속)을 포함하는 제3 금속 본딩 패드층(86) 및 제3 금속 재료층(86')은, 주석이 확산되는 제2 금속 재료층(84') 및 각각의 제2 금속 본딩 패드층(84)의 상부 영역들 내에 형성된다. 제3 금속 본딩 패드층(86)은 60 내지 80 중량 퍼센트의 주석 및 20 내지 40 중량 퍼센트의 백금을 함유할 수 있다. 제2 금속 본딩 패드층(84)의 잔존하는 하부 부분은, 원자 농도에 있어서 0.5% 미만의 원자 농도로 주석을 포함하고, 잔존하는 제2 금속 본딩 패드층(84)으로 여겨진다. 따라서, 제2 금속 본딩 패드층(84)은 0.5% 미만의 원자 농도의 주석을 포함하는 표면 부분들을 포함할 수 있고, 백금으로 필수적으로 구성되는 부분을 포함할 수 있다. 제2 금속 본딩 패드층(84)의 전체 체적(volume)은, 적어도 99%, 가령 적어도 99.5%의 원자 농도로 백금을 포함한다. 증착된 주석의 반응되지 않은 부분은 주석 부분(431)을 형성한다. 주석 부분(431)은, 적어도 99%, 가령 적어도 99.5%의 원자 농도로 주석을 포함할 수 있고, 선택적으로 0.5 원자 퍼센트의 은 및/또는 구리를 포함할 수 있다.
주석 부분(431)의 두께는 1마이크론 내지 10마이크론, 가령 1.5마이크론 내지 4마이크론의 범위에 있을 수 있다. 제1 금속 본딩 패드층(82), 제2 금속 본딩 패드층(84) 및 제3 금속 본딩 패드층(86)은 집합적으로 디바이스측 본딩 패드를 구성한다. 제3 금속 본딩 패드층(86)의 두께는 제2 금속 본딩 패드층(84)의 두께보다 작을 수 있다. 예컨대, 제2 금속 본딩 패드층(84)의 두께는, 50nm 내지 500nm, 가령 100nm 내지 250nm의 범위에 있을 수 있다. 제3 금속 본딩 패드층(86)의 두께는 40nm 내지 400nm, 가령 80nm 내지 200nm의 범위 내에 있을 수 있다. 주석 부분(431)의 각각의 영역은, 적어도 99%의 원자 농도로 주석을 포함한다. 200nm를 초과하여 디바이스측 본딩 패드(80)로부터 이격된 주석 부분(431)의 영역들은 필수적으로 주석으로 구성될 수 있다. 디바이스측 본딩 패드(80) 내의 주석 대 백금의 부피 비율은 적어도 30:1, 가령 적어도 50:1, 예컨대 100:1 내지 30:1일 수 있다. 제3 금속 재료층(86'), 제2 금속 재료층(84') 및 제1 금속 재료층(82')의 스택은 금속 재료층 스택(80')을 구성한다.
도 1a 및 3b를 다시 참조하면, 제2 패턴화된 리프트-오프 마스크(177) 및 그 위의 재료층들(가령, 금속 재료층 스택(80'))은 리프트-오프 공정을 사용하여 제거될 수 있다. 예컨대, 예시적인 구조는, 제2 패턴화된 리프트-오프 마스크(177)의 재료를 용해시키는 용매에 담겨질 수 있다. 적절한 세정 공정이 수행되어 금속 재료층 스택(80')의 잔류 재료들을 제거할 수 있다.
일실시예로, 제1 금속 본딩 패드층(82)은 필수적으로 티타늄으로 구성될 수 있고, 제2 금속 본딩 패드층(84)은 백금으로 필수적으로 구성될 수 있다. 일실시예에서, 제1 금속 본딩 패드층(82)은, 30nm 내지 300nm의 범위의 두께를 가질 수 있고, 제2 금속 본딩 패드층(84)의 박막화된(thinned) 부분은 10nm 내지 200nm 범위의 두께를 가질 수 있고, 제3 금속 본딩 패드층(86)은 주석 부분(431)이 제3 금속 본딩 패드층(84)과 접촉하는 영역들 내에서 40nm 내지 400nm 범위의 두께를 가질 수 있고, 주석 부분(431)은 1마이크론 내지 10마이크론 범위의 두께를 가질 수 있다.
다이렉트 뷰 디스플레이 디바이스는, 백플레인으로 도 1a, 1b, 2a, 2b, 3a, 3b, 4a 및/또는 4b의 발광 다이오드(10)를 전사함으로써 형성될 수 있다. 백플레인측 본딩 패드(421)의 형성 공정은 도 10a 및 도 10b에 도시된다.
도 10a를 참조하면, 백플레인측 본딩 패드(421)의 형성 동안의 백플레인(401)이 도시된다. 여기서 오로지 단일 백플레인측 본딩 패드(421)만이 도시되지만, 다이렉트 뷰 디스플레이 디바이스를 형성하기 위해 백플레인측 본딩 패드(421)의 어레이가 백플레인(401)의 전면 상에 형성되는 것으로 인식된다. 백플레인(401)은 임베디드된 백플레인 드라이버 회로부(440) 내의 백플레인 기판(400)을 포함한다. 본 명세서에서 사용되는 바와 같이 "백플레인 기판"은, 다수의 디바이스들을 그 위에 고정하도록 구성된 임의의 기판을 지칭한다. 백플레인 드라이버 회로부(440)는, 능동 디바이스(가령, 전계 효과 트랜지스터) 및/또는 금속 상호접속 구조의 어레이를 포함할 수 있다. 금속 상호접속 구조는, 백플레인측 본딩 패드(421) 및 능동 디바이스 사이 및/또는 백플레인측 본딩 패드(421) 및 백플레인(401)의 입력/출력 포트 사이의 전기적 연결을 제공할 수 있다.
일반적으로, 디바이스측 본딩 패드(80)를 형성하는데 사용되는 처리 단계들의 동일한 세트가 백플레인 기판(400)의 전면 상에 백플레인측 본딩 패드(421)의 어레이를 형성하는데 사용될 수 있다. 예컨대, 리프트-오프 마스크(277)는 포토레지스트층을 증착 및 패턴화함으로써 백플레인 기판(400)의 상부 표면 상에 형성될 수 있다. 포토레지스트층은, 백플레인측 본딩 패드(421)가 후속하여 형성되는 영역들 내의 개구를 형성하도록 패턴화될 수 있다. 백플레인측 본딩 패드(421)를 형성하기 위한 재료층들이 증착될 수 있다. 예컨대, 제1 백플레인측 본딩 패드 금속은, 제1 백플레인측 본딩 패드층(421) 및 제1 금속 재료층(421')을 형성하도록 이방성으로 증착될 수 있다. 제1 백플레인측 본딩 패드층(421)은, 백플레인 기판(400)의 상부 표면의 물리적으로 노출된 부분 바로 위에 증착될 수 있고, 제1 금속 재료층(412')은 패턴화된 리프트-오프 마스크(277)의 상부 표면 상에 증착될 수 있다. 제1 백플레인측 본딩 패드층(421) 및 제1 금속 재료층(421')은 티타늄이나 탄탈럼과 같은 전이 금속을 포함할 수 있다. 일실시예로, 제1 백플레인측 본딩 패드층(421) 및 제1 금속 재료층(421')은 필수적으로 티타늄이나 탄탈럼으로 구성될 수 있다. 제1 금속 재료층(412') 및 제1 백플레인측 본딩 패드층(421)의 수평 부분들은 30nm 내지 300nm의 범위, 가령 60nm 내지 200nm의 두께를 가질 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다. 제1 백플레인측 본딩 패드층(412)은 애노드 접촉부(50)에 전기적으로 연결된다.
제2 백플레인측 본딩 패드 금속은, 제2 백플레인측 본딩 패드층(414) 및 제2 금속 재료층(414')을 형성하도록 이방성으로 증착될 수 있다. 제2 백플레인측 본딩 패드층(414)은 제1 백플레인측 본딩 패드층(412) 바로 위에 증착될 수 있고, 제2 금속 재료층(414')은, 패턴화된 리프트-오프 마스크(277) 위에서 제1 금속 재료층(412')의 상부 표면 상에 증착될 수 있다. 제2 백플레인측 본딩 패드층(414) 및 제2 금속 재료층(414')은 섭씨 1,500도 초과의 녹는점을 갖는 접착 촉진 금속을 포함할 수 있다. 일실시예로, 제2 백플레인측 본딩 패드층(414) 및 제2 금속 재료층(414')은 필수적으로 백금으로 구성될 수 있다. 제2 백플레인측 본딩 패드층(414) 및 제2 금속 재료층(414')은 50nm 내지 500nm 범위, 가령 100nm 내지 250nm의 두께를 가질 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다.
백플레인(401)은, 섭씨 100도 내지 230도의 범위, 가령 섭씨 120도 내지 200도 내에 있을 수 있는 상승된 온도(elevated temperature)를 갖는 환경에 후속적으로 배치될 수 있다. 순수한 주석 또는 1 원자 퍼센트 미만의 Ag 및/또는 Cu를 함유하는 주석이 증착될 수 있다. 주석은 상승된 온도에서, 제2 백플레인측 본딩 패드층(414)의 최상면의 외주 내부의 각 영역 내에 증착된다. 주석은 고온의 솔더 재료이고, 후속하여 사용되는 레이저 솔더 공정 동안의 리플로우를 감소시킨다. 주석의 증착 동안의 상승된 온도는, 제2 백플레인측 본딩 패드층(414)으로의 주석의 증착 동안에 제2 백플레인측 본딩 패드층(414)으로의 주석의 확산을 유도한다.
백금과 주석의 합금(예컨대, 2종 금속)을 포함하는 제3 백플레인측 본딩 패드층(416)은 주석이 확산되는 제2 백플레인측 본딩 패드층(414)의 상부 영역에 형성된다. 제3 백플레인측 본딩 패드층(416)은, 60 내지 80 중량 퍼센트의 주석 및 20 내지 40 중량 퍼센트의 백금을 함유할 수 있다. 제2 백플레인측 본딩 패드층(414)의 나머지 하부 부분은, 원자 농도로 0.5% 미만의 원자 농도의 주석을 포함하고, 잔존하는 제2 백플레인측 본딩 패드층(414)으로 여겨진다. 따라서, 제2 백플레인측 본딩 패드층(414)은, 0.5% 미만의 원자 농도로 주석을 포함하는 표면 부분들을 포함할 수 있고, 필수적으로 백금으로 구성되는 부분을 포함할 수 있다. 제2 백플레인측 본딩 패드층(414)의 전체 볼륨은 적어도 99%, 가령 적어도 99.5%의 원자 농도로 백금을 포함한다. 증착된 주석의 반응되지 않은 부분은, 패턴화된 리프트-오프 마스크(277) 상의 백플레인측 주석 부분(441) 및 희생 주석 부분을 형성한다. 주석 부분(441)은 적어도 99%, 가령 적어도 99.5%의 원자 농도로 주석을 포함할 수 있고, 0.5 원자 퍼센트의 은 및/또는 구리를 선택적으로 포함할 수 있다.
도 10b를 참조하면, 패턴화된 리프트-오프 마스크(227) 및 그 위의 재료층들(가령, 제2 금속 재료층(414'), 제1 금속 재료층(412') 및 희생 주석 부분)이 리프트-오프 공정을 사용하여 제거될 수 있다. 예컨대, 백플레인(401) 및 패턴화된 리프트-오프 마스크(277)는 패턴화된 리프트-오프 마스크(277)의 재료를 용해하는 용매에 잠겨질 수 있다. 적절한 세정 공정이 수행되어, 제2 금속 재료층(414') 및 제1 금속 재료층(412')으로부터 잔류 재료들을 제거할 수 있다.
제1 백플레인측 본딩 패드층(412), 제2 백플레인측 본딩 패드층(414) 및 제3 백플레인측 본딩 패드층(416)은 집합적으로 백플레인측 본딩 패드(421)를 구성한다. 백플레인측 주석 부분(441)의 각 영역은 적어도 99%의 원자 농도로 주석을 포함한다. 200nm를 초과하여 백플레인측 본딩 패드(421)로부터 이격된, 백플레인측 주석 부분(441)의 각 영역은 필수적으로 주석으로 구성될 수 있다. 백플레인측 본딩 패드(421) 및 백플레인측 주석 부분(441)의 조합에서의 주석 대 백금의 부피 비율은 적어도 30:1, 가령 적어도 50:1, 예컨대 100:1 내지 30:1일 수 있다.
일실시예로, 제1 백플레인측 본딩 패드층(412)은 본질적으로 티타늄으로 구성될 수 있고, 제2 백플레인측 본딩 패드층(414)은 본질적으로 백금으로 구성될 수 있다. 일실시예로, 제1 백플레인측 본딩 패드층(412)은 30nm 내지 300nm 범위의 두께를 가질 수 있고, 제2 백플레인측 본딩 패드층(414)의 박막화된 부분은 10nm 내지 200nm 범위의 두께를 가질 수 있고, 제3 백플레인측 본딩 패드층(416)은, 주석 부분(431)이 제3 백플레인측 본딩 패드층(416)과 접촉하는 영역들 내에서 40nm 내지 400nm 범위의 두께를 가질 수 있으며, 백플레인측 주석 부분(441)은 1 마이크론 내지 10 마이크론, 가령 1.5 내지 4 마이크론 범위의 두께를 가질 수 있다.
발광 다이오드(10) 및 거기에 본딩된 주석 부분(431)을 포함하는 구조의 다수의 인스턴스들(도 1a, 1b, 2a, 2b, 3a, 3b, 4a 및 4b에 도시됨)은, 도 10b에 도시된 백플레인측 주석 부분(441)의 어레이 및 백플레인(40)을 포함하는 구조로 전사(transfer) 및 본딩될 수 있다. 발광 다이오드(10) 및 본딩된 주석 부분(431)의 각 인스턴스는 어레이 구성에서 백플레인(401)에 본딩될 수 있다. 본딩된 구조의 각 인스턴스는 다이렉트 뷰 디스플레이 디바이스의 서브픽셀을 포함할 수 있다. 백플레인측 본딩 패드(421)의 어레이는, 백플레인 기판(400) 상에 위치하는, (제1 백플레인측 본딩 패드층(412)으로 구현된) 티타늄층의 각 스택, (제2 백플레인측 본딩 패드층(414)으로 구현된) 백금층, 및 (제3 백플레인측 본딩 패드층(416)으로 구현된) 백금-주석 합금층을 포함할 수 있다. 레이저 본딩시에 주석 부분(431) 및 백플레인측 주석 부분(441)의 수직으로 이웃하는 쌍이 연속적 틴 부분으로 리플로우될 수 있고, 이는, 각각의 백금-주석 합금층, 즉 제3 백플레인측 본딩 패드층(416)을 포함하는 각각의 백플레인측 본딩 패드(421)를 통해 백플레인 기판(400)에 본딩되는 구조의 인스턴스의 일부일 수 있다.
도 11a 내지 11j는 도 10b에 도시된 백플레인(401)으로 도 1a, 1b, 2a, 2b, 3a, 3b, 4a 및/또는 4b의 구조의 발광 다이오드(10)를 부착하는데 사용될 수 있는 예시적인 전사 공정(transfer process)을 도시한다. 일실시예로, 도 1a, 1b, 2a, 2b, 3a, 3b, 4a 및/또는 4b의 구조의 각 발광 다이오드(10)는, 주어진 색상, 예컨대 청색, 녹색 또는 적색의 광을 방출하는 서브픽셀일 수 있다. 도시된 실시예에서, 제1 발광 다이오드(10B)는 청색광 발광 다이오드일 수 있고, 제2 발광 다이오드(10G)는 녹색광 발광 다이오드일 수 있고, 제3 발광 다이오드(10R)는 적색광 발광 다이오드일 수 있으나, 제1, 제2 및 제3 발광 다이오드들(10B, 10G, 10R) 각각은 임의의 상이한 색상을 방출하는 다이오드들일 수 있다.
도 11a를 참조하면, 공정 내의 구조가 도시되며, 이는 본 개시내용의 실시예에 따른 예시적인 발광 디바이스 조립체(즉, 다이렉트 뷰 디스플레이)를 형성하는데 사용될 수 있다. 본 실시예에서, 백플레인 기판(400)은 실질적으로 평면인 상부 표면을 가질 수 있다. 백플레인측 본딩 패드(421, 422, 423)는 백플레인 기판(400)의 상부 표면 상에 제공된다. 백플레인측 본딩 패드(421, 422, 423)는, 상이한 유형의 발광 다이오드(10)를 본딩하는데 사용되는 상이한 유형의 백플레인측 본딩 패드(421, 422, 423)를 포함할 수 있다. 예컨대, 백플레인측 본딩 패드(421, 422, 423)는, 각 제1 발광 다이오드(10B)를 본딩하는데 사용되는 제1 유형 백플레인측 본딩 패드(421), 각 제2 발광 다이오드(10G)를 본딩하는데 사용되는 제2 유형 백플레인측 본딩 패드(422), 및 각 제3 발광 다이오드(10R)를 본딩하는데 사용되는 제3 유형 백플레인측 본딩 패드(423)를 포함할 수 있다. 백플레인측 주석 부분(441, 442, 443)은 도 10a 및 10b에 도시된 방법을 사용하여 백플레인측 본딩 패드들(421, 422, 423) 각각 위에 제공될 수 있다. 백플레인측 주석 부분(441, 442, 443)은, 각 제1 발광 다이오드(10B)를 본딩하는데 사용되는 제1 유형 백플레인측 주석 부분(441), 각 제2 발광 다이오드(10G)를 본딩하는데 사용되는 제2 유형 백플레인측 주석 부분(442), 및 각 제3 발광 다이오드(10R)를 본딩하는데 사용되는 제3 유형 백플레인측 주석 부분(443)을 포함할 수 있다.
각각의 백플레인측 본딩 패드(421, 422, 423)는 도 10b에 도시된 백플레인측 본딩 패드(421)와 동일한 구조를 가질 수 있다. 제1 주석 부분(431)이 상술한 바와 같은 발광 다이오드(10) 상에 형성될 수 있다. 제1 발광 다이오드(10B)의 선택된 서브세트는, 백플레인 기판(400)으로 전사될 제1 디바이스들일 수 있다. 제1 발광 다이오드(10B)는, 제1 발광 디바이스(10B)가 제공되는 지지 기판(22)인 제1 지지 기판(22B) 상에 위치할 수 있다.
제1 지지 기판(22B) 및 제1 발광 다이오드(10B)를 포함하는 조립체 및 백플레인(401)은, 각 주석 부분(431)이, 백플레인측 본딩 패드들(421, 422, 423) 중의 각각의 본딩 패드를 향하도록 배치된다. 일실시예로, 주석 부분(431) 및 백플레인측 주석 부분(441, 442, 443)의 대향하는 쌍들은 서로와 물리적으로 접촉하도록 배치된다.
도 11b를 참조하면, 가열 레이저(467)가 주석 부분(431) 및 백플레인측 주석 부분(441)의 선택된 대향하는 쌍들을 리플로우(reflow)하도록 사용될 수 있다. 가열 레이저(heating laser; 467)는, 지지 기판(22)의 재료 내에서 또는 전사될 디바이스들의 재료 내에서(예컨대, 제1 발광 다이오드(10B)) 보다 주석 부분(431) 및 백플레인측 주석 부분(441)의 조사된(irradiated) 쌍의 재료들 내에서 더 많은 에너지의 흡수를 유도하는 파장을 가질 수 있다. 가열 레이저(467)는 0.8 마이크론 내지 20 마이크론의 범위, 가령 1 내지 2 마이크론의 파장을 가질 수 있다.
일실시예로, 백플레인(401) 및 백플레인측 주석 부분들(441, 442, 443)의 조립체는, 제1 지지 기판(22B) 및 제1 발광 다이오드(10B)의 조립체 위에 놓여질 수 있고, 가열 레이저(467)는 백플레인(401)을 통해 조립체 상에 방사(irradiate)된다. 가열 레이저(467)로부터의 레이저빔은 선택된 백플레인측 본딩 패드(421)의 후면 상으로 백플레인(401)을 통해 전파되고, 솔더된(즉, 본딩된) 주석 부분(451)을 형성하도록 아래 놓이는 백플레인측 주석 부분(441) 및 아래 놓이는 주석 부분(431)을 가열 및 리플로우한다.
(백플레인 기판(400)에 임베디드된 금속 상호접속 구조를 포함하는) 백플레인 드라이버 회로부(440)는, 백플레인 기판(400) 내의 금속 상호접속 구조의 부수적인(collateral) 가열이 최소화될 수 있도록 각 백플레인측 본딩 패드(421, 422, 423) 위에 개구를 제공하도록 구성될 수 있다.
대안으로, 제1 지지 기판(22B) 및 제1 발광 다이오드(10B)의 조립체는 백플레인(401) 위에 놓일 수 있다. 이 경우, 레이저 빔은 제1 지지 기판(22B)을 통해 전송될 수 있고, 솔더된(즉, 본딩된) 주석 부분(451)을 형성하도록, 선택적 가열 및 리플로우를 위하여, 레이저 빔을 흡수하고 주석 부분(431) 및 아래 놓여진 백플레인측 주석 부분(441)의 아래 놓이는 쌍을 가열하는, 조사된(irradiate) 제1 발광 다이오드(10B)의 반사기 재료층(70)을 조사할 수 있다.
솔더된 주석 부분(451)은, 레이저 조사의 방법 중 하나로부터, 주석 부분(431) 및 백플레인측 주석 부분(441)의 각각의 가열 및 리플로우된 쌍의 리플로우된 재료로 형성될 수 있다. 솔더된 주석 부분(451)에 본딩된 제3 백플레인측 본딩 패드층(416) 및 제3 금속 본딩 패드층(86)은, 각 본딩된 제1 발광 다이오드(10B)에 대하여 백금 농도를 점진적으로 증가시키는 것을 통하여 위에 놓이는 백플레인측 본딩 패드(421) 및 위에 놓이는 디바이스측 본딩 패드(80)로의 솔더된 주석 부분(451)의 접착을 제공한다.
주석 부분(431) 및 백플레인측 주석 부분(441)의 수직 스택의 리플로우를 유도하는 레이저 조사의 지속시간은 1초 미만일 수 있고, 0.1초 미만 및/또는 0.01초 미만 및/또는 0.001초 미만일 수 있다. 따라서, 조사(irradiation) 공정은 플래시 어닐(flash anneal)로서 기능을 한다. 이러한 짧은 리플로우 시간은 2종 금속 형성을 위해서 일반적으로 불충분하다. 추가로, 주석 부분(431) 및 백플레인측 주석 부분(441)의 스택은 주석으로 구성되고, 선택적으로 소량의 백금, 은 또는 구리(원자 농도가 0.5% 미만임)로 구성되며, 이와 같이 복잡한 이종금속 형성이 회피된다. 따라서, 솔더된 주석 부분(451)은, 솔더 재료에서 복잡한 이종금속 화합물의 형성 없이 양호한 접착을 제공하며, 이는 각 솔더된 주석 부분(451)의 중심 영역 내에서 구성 금속들의 조성 그라디언트(composition gradients)가 형성되는 것을 방지한다. 각각의 솔더된 주석 부분(451)의 (체적의 99%를 초과하여 점유하는) 중심 영역은 주석(즉, 회피불가한 불순물을 갖는 순수한 주석) 또는 항-덴드라이트제(anti-dendrite agent)로서 0.5 원자 퍼센트 이하의 은 및/또는 구리를 함유하는 주석으로 구성될 수 있다. 각각의 솔더된 주석 부분(451)은, 그것의 순도로 인하여 상대적으로 얇을 수 있고(예컨대, 두께가 10 마이크론 이하, 가령 3 내지 7 마이크론의 두께), 그것의 부드러움으로 인하여 양호한 평면성을 제공한다.
도 11c를 참조하면, 레이저 조사 공정이 수행되어 제1 지지 기판(22B)으로부터 각각의 본딩된 제1 발광 다이오드(10B)를 분리한다. 레이저(본 명세서에서 "어블레이션 레이저(ablation laser)"로 지칭됨)(477)의 파장은, 가열 레이저(467)의 파장과는 상이할 수 있고(예컨대, 짧을 수 있고), 이를테면 0.1 내지 0.75 마이크론, 가령 0.25 내지 0.5 마이크론일 수 있다. 단결정 버퍼 반도체층(24)은 이러한 파장 범위 내에서 조사를 흡수한다. 따라서, 단결정 버퍼 반도체층(24)의 재료는, 레이저 조사시에 제거(ablate)되며, 아래 놓이는 제1 발광 다이오드(10B)의 잔존하는 부분들은 제1 지지 기판(22B)으로부터 연결이 해제된다. n-도핑된 화합물 반도체 기판층(26)의 표면은 각각의 조사된 제1 발광 다이오드(10B)의 잔존하는 부분 내에서 물리적으로 노출된다. 각각의 조사된 제1 발광 다이오드(10B) 내에서, 단결정 버퍼 반도체층(24)은 완전히 제거될 수 있거나, 또는 단결정 버퍼 반도체층(24)의 잔존하는 부분은, 아래 놓이는 n-도핑된 화합물 반도체 기판층(26)의 표면이 이를 통해 물리적으로 노출되는, 개구를 포함할 수 있다.
도 11d를 참조하면, 제1 지지 기판(22B) 및 부착된 제1 발광 다이오드(10B)(즉, 백플레인 기판(400)으로 전사되지 않은 제1 발광 다이오드(10B)의 서브세트)의 조립체는, 백플레인(401) 및 제1 발광 다이오드(10B)의 전사된(본딩된) 서브세트로부터 분리된다.
도 11e를 참조하면, 제2 지지 기판(22G)이 제공된다. 제2 지지 기판(22G)은 제2 발광 다이오드(10G)의 완전한 어레이로 형성될 수 있다. 도 11a 내지 11d의 처리 단계들은, 제거된 제2 발광 다이오드(10G)의 패턴이 백플레인(401) 상에 전사된 제1 발광 다이오드(10B)의 패턴의 미러 이미지를 포함하도록, 제2 발광 다이오드(10G)의 서브세트를 제거하기 위해 다른 백플레인(미도시) 상에서 수행될 수 있다. 따라서, 잔존하는 제2 발광 다이오드(10G)의 세트 및 제2 지지 기판(22G)의 조립체가, 전사된 제1 발광 다이오드(10B) 및 백플레인(401)의 조립체 위에 배치되는 경우, 각각의 제2 발광 다이오드(10G)는 임의의 간섭하는 제1 발광 다이오드(10B) 없이 백플레인측 본딩 패드(422, 423) 중의 각각의 본딩 패드를 바라볼 수 있다. 잔존하는 제2 발광 다이오드(10G)의 세트 및 제2 지지 기판(22G)의 조립체는, 백플레인(401)과 전사된 제1 발광 다이오드(10B)를 포함하는 공정 중의 예시적인 발광 디바이스 조립체 위에 배치되며, 제2 발광 다이오드(10G)가 백플레인측 본딩 패드(422, 423) 중의 각각의 본딩 패드 위에 놓이도록 정렬된다.
도 11f를 참조하면, 도 11b의 레이저 조사 방법이 제2 발광 다이오드(10G)의 선택된 서브세트를 백플레인(401)에 본딩하는데 사용될 수 있다. 백플레인(401) 및 제2 지지 기판(22G)과 제2 발광 다이오드(10G)를 포함하는 조립체는, 각각의 주석 부분(431)이 백플레인측 본딩 패드(422, 423) 각각을 향하도록(face) 배치된다. 일실시예로, 주석 부분(431)과 백플레인측 주석 부분(442, 443)의 대향하는 쌍들 사이의 수직 거리는 1 마이크론 미만이고, 바람직하게는 0.1 마이크론 미만이다. (도 11b의 처리 단계들에서 사용되는 가열 레이저(467)와 동일하거나 상이할 수 있는) 가열 레이저(467)는, 주석 부분(431) 및 백플레인측 주석 부분(442)의 선택된 대향하는 쌍들을 리플로우하는데 사용될 수 있다.
레이저 빔은 백플레인 기판(401)을 통해 이송될 수 있고, 선택된 백플레인측 본딩 패드(422) 및 아래 놓여진 백플레인측 주석 부분(442)을 조사할 수 있다. 백플레인측 주석 부분(442)의 리플로우 시에 아래 놓여진 주석 부분(431)은 열적으로 연결되고 리플로우할 수 있다. 레이저 빔의 강도에 따라, 백플레인측 주석 부분(442) 및 아래 놓이는 주석 부분(431)은 레이저 빔에 의해 동시에 가열될 수 있다. 대안으로, 레이저 빔은 제2 지지 기판(22G)을 통해 이송될 수 있고, 레이저 빔을 흡수하고, 선택적 가열 및 리플로우를 위하여 주석 부분(431) 및 백플레인측 주석 부분(442)의 아래놓이는 쌍을 가열하는, 조사된 제2 발광 다이오드(10G)의 반사기 재료층(70)을 조사할 수 있다. 솔더된 주석 부분(452)은, 백플레인측 주석 부분(442) 및 주석 부분(431)의 각각의 가열 및 리플로우된 쌍의 리플로우된 재료로부터 형성될 수 있다. 솔더된 주석 부분(452)에 본딩된 제3 백플레인측 본딩 패드층(416) 및 제3 금속 본딩 패드층(86)은, 각각의 본딩된 제2 발광 다이오드(10G)에 대한 백금 농도를 점진적으로 증가시키는 것을 통하여 위에 놓이는 디바이스측 본딩 패드(80) 및 아래 놓이는 백플레인측 본딩 패드(442)에 대한 솔더된 주석 부분(452)의 접착을 제공한다.
도 11g를 참조하면, 어블레이션 레이저(477)로부터의 레이저 조사 공정은 제2 지지 기판(22G)으로부터 각각의 본딩된 제2 발광 다이오드(10G)를 분리하기 위해 수행된다. n-도핑된 화합물 반도체 기판층(26)의 표면은, 각각의 조사된 제2 발광 다이오드(10G)의 잔존하는 부분 내에 물리적으로 노출된다. 각각의 조사된 제2 발광 다이오드(10G) 내에서, 단결정 버퍼 반도체층(24)이 완전히 제거될 수 있거나, 단결정 버퍼 반도체층(24)의 잔존하는 부분은, 아래 놓이는 n-도핑된 화합물 반도체 기판층(26)의 표면이 이를 통해 물리적으로 노출되는 개구를 포함할 수 있다.
도 11h를 참조하면, 부착된 제2 발광 다이오드(10G)(즉, 백플레인 기판(400)으로 전사되지 않은 제2 발광 다이오드(10G)의 서브세트) 및 제2 지지 기판(22G)의 조립체는, 백플레인(401) 및 제2 발광 다이오드(10G)의 전사된(본딩된) 서브세트로부터 분리된다.
도 11i를 참조하면, 제3 발광 다이오드(10R)를 갖는 제3 지지 기판이 제공되어서, 제3 발광 다이오드들(10R) 사이에 공백(vacancy)이 존재하도록 한다. 공백의 패턴은, 백플레인(401) 상의 전사된 제2 발광 다이오드(10R) 및 전사된 제1 발광 다이오드(10B)의 패턴의 미러 이미지를 포함한다. 따라서, 제3 지지 기판 및 그 위의 제3 발광 다이오드(10R)의 조립체가 백플레인(401), 전사된 제1 발광 다이오드(10B) 및 전사된 제2 발광 다이오드(10G)의 조립체 위에 배치되는 경우, 각각의 제3 발광 다이오드(10R)는, 임의의 간섭하는 제1 발광 다이오드(10B) 또는 임의의 간섭하는 제3 발광 다이오드(10R) 없이 백플레인측 본딩 패드(423) 각각을 향할 수 있다. 도 11e 내지 11h의 처리 단계들은, 제3 발광 다이오드(10R)의 선택된 서브세트를 백플레인(401)으로 전사하도록 반복될 수 있다. 솔더된 주석 부분(453)에 본딩된 제3 백플레인측 본딩 패드층(416) 및 제3 금속 본딩 패드층(86)은, 각각의 본딩된 제3 발광 다이오드(10R)에 대하여 백금 농도를 점진적으로 증가시키는 것을 통해, 위에 놓이는 디바이스측 본딩 패드(80) 및 아래 놓이는 백플레인측 본딩 패드(423)에 대한 솔더된 주석 부분(453)의 접착을 제공한다.
도 11j를 참조하면, 유전체 매트릭스(445)가 백플레인(401)에 본딩된 전사된 발광 다이오드들(10B, 10G, 10R) 사이의 공간에 형성될 수 있다. 유전체 매트릭스(445)는, 백플레인(401) 상의 픽셀들의 어레이를 구성하는 발광 다이오드들(10B, 10G, 10R) 각각을 측방향으로 둘러쌀 수 있다. 유전체 매트릭스(445)는, 스핀-온 글라스(spin-on glass; SOG) 또는 폴리머와 같은 자기-평탄화(self-planarizing) 유전체 재료를 포함할 수 있거나, 또는 리세스 에칭이나 화학 기계적 평탄화에 의해 평탄화될 수 있다. 평탄화되는, 유전체 매트릭스(445)의 상부 표면은, 전사된 발광 다이오드들(10B, 10G, 10R)의 상부 표면을 포함하는 수평면 내에 있을 수 있거나, 전사된 발광 다이오드들(10B, 10G, 10R)의 상부 표면을 포함하는 수평면 아래에서 수직으로 리세스(recess)될 수 있다. 일실시예로, 유전체 매트릭스(445)는, 백플레인 기판(400) 상에 도전성 패드 구조를 물리적으로 노출시키도록 패턴화될 수 있다.
전방측 투명 도전성 산화물층(450)이 유전체 매트릭스(445) 위에 그리고 각각의 전사된 발광 다이오드(10B, 10G, 10R)의 상부 위에 위치하는 전기적 노드들 바로 위에 형성될 수 있다. 예컨대, 전방측 투명 도전성 산화물층(450)은, 백플레인 기판(400) 상에 위치한 물리적으로 노출된 도전성 패드 구조(미도시) 및 각각의 전사된 발광 다이오드(10B, 10G, 10R)의 화합물 반도체 재료층(26) 상에 증착될 수 있고, 그럼으로써 전사된 발광 다이오드(10B, 10G, 10R)를 위한 공통의 전기적 접지(electrical ground)를 제공한다. 대안으로, 단결정 버퍼 반도체층(24)이 높은 저항성을 갖고, 상술한 레이저 어블레이션 단계 동안에 완전히 제거되지 않는 경우, 추가적인 n-타입 도펀트가 단결정 버퍼 반도체층(24) 내에 도입되어서 충분히 높은 도전성을 제공하며, n-도핑된 단결정 버퍼 반도체층(24)이 전방측 투명 도전성 산화물층(450)으로의 도전성 경로로 사용될 수 있다.
선택적 투명 패시베이션 유전체층(452)이 전방측 투명 도전성 산화물층(450) 위에 형성될 수 있다. 투명 패시베이션 유전체층(452)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 따라서, 전사된 발광 다이오드(10B, 10G, 10R)는 n-도핑된 화합물 반도체 기판층(26), 전방측 투명 도전성 산화물층(450) 및 투명 패시베이션 유전체층(452)을 통해 광을 방출할 수 있다. 발광 다이오드들은, 대향하는 측상에 전기 접촉부, 즉, 상단에 하나의 전기 접촉부 및 하단에 다른 전기 접촉부를 갖기 때문에, 수직 디바이스들이다.
개시된 실시예들에 대한 상술한 설명은 통상의 기술자가 본 발명을 제작하거나 사용하는 것을 가능하게 하도록 제시되었다. 이 실시예들에 대한 다양한 수정사항이 통상의 기술자에게 자명하게 인식될 것이고, 본 명세서에 정의된 일반적인 원리들은 본 발명의 정신이나 범위로부터 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은, 본 명세서에서 보여지는 실시예들로 한정되는 것으로 의도되지 않았으며, 본 명세서에 개시된 원리 및 신규한 특징들과 하기의 청구항들과 일치하는 가장 넓은 범위에 따르는 것이다.

Claims (12)

  1. 발광 다이오드(LED)의 형성 방법으로서,
    n-도핑된 반도체 재료층을 형성하는 단계;
    상기 n-도핑된 반도체 재료층 상에, 광을 방출하도록 구성된 광학적 활성 화합물 반도체층 스택을 포함하는 활성 영역을 형성하는 단계;
    상기 활성 영역 상에 p-도핑된 반도체 재료층을 형성하는 단계;
    플라즈마 처리 동안에 플라즈마가 적용되지 않는, 전기적 활성 영역이 상기 p-도핑된 반도체 재료층에 잔존하는 동안, 비활성 영역을 형성하도록 상기 p-도핑된 반도체 재료층의 물리적으로 노출된 부분을 플라즈마 처리로 비활성화시키는 단계;
    상기 p-도핑된 반도체 재료층 상에 애노드 접촉부를 형성하는 단계;
    상기 애노드 접촉부 위에 놓이고 상기 애노드 접촉부에 전기적으로 연결된 반사기를 형성하는 단계; 및
    상기 반사기 상에 디바이스측 본딩 패드층을 형성하는 단계
    를 포함하는, 발광 다이오드(LED)의 형성 방법.
  2. 제1항에 있어서,
    상기 전기적 활성 영역 및 상기 애노드 접촉부 사이의 인터페이스의 면적은, 상기 LED의 피크 외부 양자 효율의 0.90배 내지 상기 LED의 피크 외부 양자 효율의 범위에 있는 전류 밀도를 LED 동작 동안에 생성하는 면적과 동일한, 발광 다이오드(LED)의 형성 방법.
  3. 제1항에 있어서,
    상기 플라즈마 처리는, 상기 비활성 영역의 결정 구조를 구조적으로 손상시키는, 발광 다이오드(LED)의 형성 방법.
  4. 제1항에 있어서,
    상기 플라즈마 처리는, 상기 p-도핑된 반도체 재료층의 물리적으로 노출된 표면 부분에 수소 플라즈마, 산소 플라즈마 및 질소 플라즈마에서 선택된 플라즈마를 적용하는, 발광 다이오드(LED)의 형성 방법.
  5. 제1항에 있어서,
    상기 비활성 영역의 전기 도전성은, 상기 전기적 활성 영역의 전기 도전성의 30% 미만인, 발광 다이오드(LED)의 형성 방법.
  6. 제1항에 있어서,
    상기 비활성 영역은, 상기 전기적 활성 영역의 두께보다 작은 두께를 갖는, 발광 다이오드(LED)의 형성 방법.
  7. 제1항에 있어서,
    상기 비활성 영역은, 상기 전기적 활성 영역의 결정 결함 밀도의 적어도 10배인 결정 결함 밀도를 갖는, 발광 다이오드(LED)의 형성 방법.
  8. 제1항에 있어서,
    상기 p-도핑된 반도체 재료층은, 마그네슘이 도핑된 질화 갈륨층을 포함하고,
    상기 비활성 영역 및 상기 전기적 활성 영역은, 동일한 원자 농도로 마그네슘이 도핑된, 마그네슘이 도핑된 질화 갈륨층의 부분들을 포함하는, 발광 다이오드(LED)의 형성 방법.
  9. 제1항에 있어서,
    마스크가 상기 전기적 활성 영역을 덮고 상기 비활성 영역을 노출시키도록 상기 p-도핑된 반도체 재료층 위에 마스크를 형성하는 단계;
    마스킹된 전기적 활성 영역이 플라즈마 처리에 노출되지 않는 동안에 물리적으로 노출된 비활성 영역을 비활성화시키도록 상기 마스킹된 p-도핑된 반도체 재료층을 플라즈마 처리에 노출시키는 단계; 및
    상기 애노드 접촉부를 형성하기 전에 상기 마스크를 제거하는 단계
    를 더 포함하는, 발광 다이오드(LED)의 형성 방법.
  10. 제1항에 있어서,
    상기 p-도핑된 반도체 재료층의 물리적으로 노출된 부분을 플라즈마 처리로 비활성화시키는 단계는, 상기 전기적 활성 영역이 상기 애노드 접촉부에 의해 덮여지고 상기 플라즈마 처리 동안에 플라즈마가 적용되지 않는 동안에 상기 비활성 영역이 상기 애노드 접촉부에 의해 노출되도록, 상기 애노드 접촉부를 형성한 이후에 발생하는, 발광 다이오드(LED)의 형성 방법.
  11. 다이렉트 뷰 디스플레이 디바이스의 형성 방법으로서,
    어레이 구성에서 백플레인 상에 LED의 복수의 인스턴스들을 본딩하는 단계를 포함하고, 상기 LED 각각은 상기 다이렉트 뷰 디스플레이 디바이스의 마이크로 LED 서브픽셀을 포함하고,
    상기 LED 각각은:
    n-도핑된 반도체 재료층;
    상기 n-도핑된 반도체 재료층 상에 위치한, 광을 방출하도록 구성된 광학적 활성 화합물 반도체층 스택을 포함하는 활성 영역;
    상기 활성 영역 상에 위치한 p-도핑된 반도체 재료층;
    상기 p-도핑된 반도체 재료층과 접촉하는 애노드 접촉부(anode contact) - 상기 p-도핑된 반도체 재료층은, 상기 애노드 접촉부에 의해 적어도 부분적으로 덮여지는 전기적 활성 영역 및 상기 전기적 활성 영역의 30% 미만의 전기 도전성을 갖는 비활성 영역을 포함함 - ;
    상기 애노드 접촉부 위에 놓이고 상기 애노드 접촉부에 전기적으로 연결된 반사기(reflector); 및
    상기 반사기 상에 위치한 디바이스측 본딩 패드층을 포함하며,
    상기 LED의 전체 면적에 대한, 상기 전기적 활성 영역 및 상기 애노드 접촉부 사이의 인터페이스의 면적의 비율은, 0.0001 내지 0.25의 범위에 있는, 다이렉트 뷰 디스플레이 디바이스의 형성 방법.
  12. LED의 동작 방법으로서,
    상기 LED는:
    n-도핑된 반도체 재료층;
    상기 n-도핑된 반도체 재료층 상에 위치한, 광을 방출하도록 구성된 광학적 활성 화합물 반도체층 스택을 포함하는 활성 영역;
    상기 활성 영역 상에 위치한 p-도핑된 반도체 재료층;
    상기 p-도핑된 반도체 재료층과 접촉하는 애노드 접촉부(anode contact) - 상기 p-도핑된 반도체 재료층은, 상기 애노드 접촉부에 의해 적어도 부분적으로 덮여지는 전기적 활성 영역 및 상기 전기적 활성 영역의 30% 미만의 전기 도전성을 갖는 비활성 영역을 포함함 - ;
    상기 애노드 접촉부 위에 놓이고 상기 애노드 접촉부에 전기적으로 연결된 반사기(reflector); 및
    상기 반사기 상에 위치한 디바이스측 본딩 패드층을 포함하고,
    상기 LED의 전체 면적에 대한, 상기 전기적 활성 영역 및 상기 애노드 접촉부 사이의 인터페이스의 면적의 비율은, 0.0001 내지 0.25의 범위에 있으며,
    상기 동작 방법은: 상기 LED의 피크 외부 양자 효율의 0.90배 내지 상기 LED의 피크 외부 양자 효율의 범위에 있는 외부 양자 효율로 방출 광을 생성하는 전류 밀도를, 상기 LED에 생성하도록 상기 LED에 동작 전압을 인가하는 단계를 포함하는, LED의 동작 방법.
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