KR20230173259A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20230173259A
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layer
light
electrode
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KR1020220073563A
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진기수
이재현
김슬기
정민식
최승하
최종범
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삼성디스플레이 주식회사
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Abstract

표시 장치는 제1 반도체부, 상기 제1 반도체부의 제1 방향 일측에 위치한 제2 반도체부, 및 상기 제1 반도체부의 상기 제1 방향 타측에 위치한 제3 반도체부를 포함하는 반도체층, 상기 반도체층 상에 배치된 게이트 절연층, 및 상기 게이트 절연층 상에 배치되고 상기 제1 반도체부와 중첩하는 게이트 전극, 상기 제2 반도체부와 중첩하는 제1 연결 전극, 및 상기 제3 반도체부와 중첩하는 제2 연결 전극을 포함하는 게이트 도전층을 포함한다. 상기 제1 연결 전극은 상기 제2 반도체부와 직접 연결되고, 상기 제2 연결 전극은 상기 제3 반도체부와 직접 연결되되, 상기 제2 반도체부, 및 상기 제3 반도체부는 각각 두께 방향으로 상기 제2 반도체부 및 상기 제3 반도체부를 관통하는 반도체 오픈부를 포함하고, 상기 제1 연결 전극은 제1-1 연결 전극, 및 상기 제1-1 연결 전극과 연결된 제1-2 연결 전극을 포함하고, 상기 게이트 절연층은 게이트 전극, 상기 제1 연결 전극, 및 상기 제2 연결 전극과 중첩하고, 상기 제1 연결 전극과 중첩하는 게이트 절연층의 일단부는 상기 제1-2 연결 전극의 단부와 동일선상에 위치하거나 상기 제1-2 연결 전극의 단부와 상기 제1-1 연결 전극의 단부 사이에 위치한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING FOR THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 점차 커지고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device, LCD), 유기 발광 표시 장치(Organic Light Emitting diode Display Device, OLED) 등과 같은 다양한 표시 장치가 개발되고 있다.
표시 장치 중, 자발광 표시 장치는 자발광 소자, 예시적으로 유기 발광 소자를 포함한다. 자발광 소자는 대향하는 두 개의 전극 및 그 사이에 개재된 발광층을 포함할 수 있다. 자발광 소자가 유기 발광 소자인 경우, 두 개의 전극으로부터 제공된 전자와 정공은 발광층에서 재결합하여 엑시톤을 생성하고, 생성된 엑시톤이 여기 상태에서 기저 상태로 변화하며 광이 방출될 수 있다.
자발광 표시 장치는 백라이트 유닛 등과 같은 광원이 불필요하기 때문에 소비 전력이 낮고 경량의 박형으로 구성할 수 있을 뿐만 아니라 넓은 시야각, 높은 휘도와 콘트라스트 및 빠른 응답 속도 등의 고품위 특성을 가져 차세대 표시 장치로 주목을 받고 있다.
본 발명이 해결하고자 하는 과제는 도전층의 개수가 감소되고, 서로 다른 도전층 간의 컨택 시 저항 증가가 방지된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 베이스부; 상기 제1 베이스부 상에 배치되고 제1 반도체부, 상기 제1 반도체부의 제1 방향 일측에 위치한 제2 반도체부, 및 상기 제1 반도체부의 상기 제1 방향 타측에 위치한 제3 반도체부를 포함하는 반도체층; 상기 반도체층 상에 배치된 게이트 절연층; 및 상기 게이트 절연층 상에 배치되고 상기 제1 반도체부와 중첩하는 게이트 전극, 상기 제2 반도체부와 중첩하는 제1 연결 전극, 및 상기 제3 반도체부와 중첩하는 제2 연결 전극을 포함하는 게이트 도전층을 포함하고, 상기 제1 연결 전극은 상기 제2 반도체부와 직접 연결되고, 상기 제2 연결 전극은 상기 제3 반도체부와 직접 연결되되, 상기 제2 반도체부, 및 상기 제3 반도체부는 각각 두께 방향으로 상기 제2 반도체부 및 상기 제3 반도체부를 관통하는 반도체 오픈부를 포함하고, 상기 제1 연결 전극은 제1-1 연결 전극, 및 상기 제1-1 연결 전극과 연결된 제1-2 연결 전극을 포함하고, 상기 게이트 절연층은 게이트 전극, 상기 제1 연결 전극, 및 상기 제2 연결 전극과 중첩하고, 상기 제1 연결 전극과 중첩하는 상기 게이트 절연층의 일단부는 상기 제1-2 연결 전극의 단부와 동일선상에 위치하거나 상기 제1-2 연결 전극의 단부와 상기 제1-1 연결 전극의 단부 사이에 위치한다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 베이스부;
상기 제1 베이스부 상에 배치되고 제1 반도체부, 및 상기 제1 반도체부의 제1 방향 일측에 위치한 제2 반도체부를 포함하는 반도체층; 상기 반도체층 상에 배치된 게이트 절연층; 및 상기 게이트 절연층 상에 배치되고 상기 제1 반도체부와 중첩하는 게이트 전극, 및 상기 제2 반도체부와 중첩하는 제1 연결 전극을 포함하는 게이트 도전층을 포함하고, 상기 제2 연결 전극은 상기 제2 반도체부와 전기적으로 연결되고, 상기 제1 연결 전극은 제1-1 연결 전극, 및 상기 제1-1 연결 전극과 연결된 제1-2 연결 전극을 포함하고, 상기 제1-2 연결 전극의 상기 제2 방향으로의 폭은 상기 제1-1 연결 전극의 상기 제2 방향으로의 폭보다 작다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 베이스부 상에 제1 반도체부, 및 상기 제1 반도체부의 제1 방향 일측에 위치한 제2 반도체부를 포함하는 반도체층을 형성하는 단계; 상기 반도체층 상에 상기 제2 반도체부와 중첩하는 절연 오픈부를 포함하는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 게이트 도전층을 배치하는 단계; 상기 게이트 도전층 상에 포토레지스트를 배치하는 단계; 및 상기 포토레지스트를 통해 상기 게이트 도전층을 식각하여 게이트 전극과, 제1-1 연결 전극 및 평면상 상기 제1-1 연결 전극으부터 상기 제1 방향 타측으로 돌출된 제1-2 연결 전극을 포함하는 제1 연결 전극을 형성하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 도전층의 개수가 감소되고, 서로 다른 도전층 간의 컨택 시 저항 증가가 방지된 표시 장치 및 이의 제조 방법을 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 적층구조를 설명하기 위한 단면도이다.
도 2는 일 실시예에 따른 표시 장치의 배선들의 배치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 평면도이다.
도 5는 도 4의 Q1부분을 확대한 평면도로서, 보다 구체적으로 도 4의 표시 장치가 포함하는 표시 기판의 개략적인 평면도이다.
도 6은 도 4의 Q1부분을 확대한 평면도로서, 보다 구체적으로 도 4의 표시 장치가 포함하는 색 변환 기판의 개략적인 평면도이다.
도 7은 도 5의 변형예를 도시한 평면도이다.
도 8은 도 6의 변형예를 도시한 평면도이다.
도 9는 도 4의 Q3부분을 확대한 평면도이다.
도 10은 도 5 및 도 6의 X1-X1'선을 따라 절단한 일 실시예에 따른 표시 장치의 단면도이다.
도 11은 도 10의 Q4부분을 확대한 단면도이다.
도 12는 도 11에 도시된 구조의 변형예를 도시한 단면도이다.
도 13은 도 9의 X2-X2'선을 따라 절단한 일 실시예에 따른 표시 장치의 단면도이다.
도 14는 일 실시예에 따른 표시 장치의 색 변환 기판에서, 제3 컬러 필터의 개략적인 배치를 도시한 평면도이다.
도 15는 일 실시예에 따른 표시 장치의 색 변환 기판에서, 제1 컬러 필터의 개략적인 배치를 도시한 평면도이다.
도 16은 일 실시예에 따른 표시 장치의 색 변환 기판에서, 제2 컬러 필터의 개략적인 배치를 도시한 평면도이다.
도 17은 일 실시예에 따른 표시 장치의 화소의 트랜지스터의 평면도이다.
도 18은 도 17의 반도체층을 보여주는 평면도이다.
도 19는 도 17의 게이트 절연층을 보여주는 평면도이다.
도 20은 도 17의 제2 도전층을 보여주는 평면도다.
도 21은 도 17의 X3-X3’선을 따라 절단한 단면도이다.
도 22는 도 17의 X4-X4’선을 따라 절단한 단면도이다.
도 23은 도 17의 X5-X5’선을 따라 절단한 단면도이다.
도 24 및 도 25는 일 실시에에 따른 표시 장치의 화소의 트랜지스터의 전류 흐름을 보여주는 모식도이다.
도 26, 도 28, 도 30, 도 32, 도 34, 및 도 37은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 평면도들이다.
도 27, 도 29, 도 31, 도 33, 도 35, 도 36, 및 도 38 내지 도 40은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 41은 다른 실시예에 따른 표시 장치의 화소의 트랜지스터의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 '위(on)'로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 '직접 위(directly on)'로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below 또는 beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 위치할 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다.
비록 제1, 제2, 제3, 제4 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소, 제3 구성요소, 제4 구성요소 중 어느 하나일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 적층구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 표시 장치(1)는 태블릿 PC, 스마트폰, 자동차 내비게이션 유닛, 카메라, 자동차에 제공되는 중앙정보 디스플레이(center information display, CID), 손목 시계형 전자 기기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기와 같은 중소형 전자 장비, 텔레비전, 외부 광고판, 모니터, 퍼스널 컴퓨터, 노트북 컴퓨터와 같은 중대형 전자 장비 등 다양한 전자기기에 적용될 수 있다. 이것들은 단지 실시예로서 제시된 것들로써, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
표시 장치(1)는 영상을 표시하는 표시 영역(DA) 및 영상을 표시하지 않는 비표시 영역(NDA)을 포함할 수 있다. 몇몇 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 주변에 위치할 수 있으며, 표시 영역(DA)을 둘러쌀 수 있다. 표시 영역(DA)에서 표시되는 영상은 제3 방향(Z) 중 도면의 화살표가 향하는 방향에서 사용자가 시인할 수 있다.
표시 장치(1)의 개략적 적층 구조를 설명하면, 몇몇 실시예에서 도 1에 도시된 바와 같이 표시 장치(1)는 표시 기판(10), 표시 기판(10)과 대향하는 색 변환 기판(30)을 포함하며, 표시 기판(10)과 색 변환 기판(30)을 결합하는 실링 부재(50), 표시 기판(10)과 색 변환 기판(30) 사이에 채워진 충진재(70)를 더 포함할 수 있다.
표시 기판(10)은 영상을 표시하기 위한 소자 및 회로들, 예컨대 스위칭 소자 등과 같은 화소 회로, 표시 영역(DA)에 후술할 발광 영역 및 비발광 영역을 정의하는 화소 정의막 및 자발광 소자(self-light emitting element)을 포함할 수 있다. 예시적인 실시예에서 상기 자발광 소자는 유기발광 소자(Organic Light Emitting Diode), 양자점 발광 소자(Quantum dot Light Emitting Diode), 무기물 기반의 마이크로 발광다이오드(예컨대 Micro LED), 나노 사이즈를 갖는 무기물 기반의 발광 다이오드(예컨대 nano LED) 중 적어도 하나를 포함할 수 있다. 이하에서는 설명의 편의를 위하여 상기 자발광 소자가 유기발광 소자인 경우를 예로서 설명한다.
색 변환 기판(30)은 표시 기판(10) 상에 위치하고 표시 기판(10)과 대향할 수 있다. 몇몇 실시예에서 색 변환 기판(30)은 입사광의 색을 변환하는 색변환 패턴을 포함할 수 있다. 몇몇 실시예에서 색 변환 기판(30)은 상기 색변환 패턴으로서 컬러 필터와 파장 변환 패턴 중 적어도 어느 하나를 포함할 수 있다. 몇몇 실시예에서 색 변환 기판(30)은 상기 컬러 필터 및 상기 파장 변환 패턴을 모두 포함할 수도 있다.
비표시 영역(NDA)에서 표시 기판(10)과 색 변환 기판(30) 사이에는 실링 부재(50)가 위치할 수 있다. 실링 부재(50)는 비표시 영역(NDA)에서 표시 기판(10)과 색 변환 기판(30)의 가장자리를 따라 배치되어 평면 상에서 표시 영역(DA)을 둘러쌀 수 있다. 표시 기판(10)과 색 변환 기판(30)은 실링 부재(50)를 매개로 상호 결합될 수 있다.
몇몇 실시예에서 실링 부재(50)는 유기물질로 이루어질 수 있다. 예시적으로 실링 부재(50)는 에폭시계 레진으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 다른 몇몇 실시예에서, 실링 부재(50)는 유리 등을 포함하는 프릿(Frit)의 형태로 적용될 수도 있다.
실링 부재(50)에 의해 둘러싸인 표시 기판(10)과 색 변환 기판(30) 사이의 공간에는 충진재(70)가 위치할 수 있다. 충진재(70)는 표시 기판(10)과 색 변환 기판(30) 사이를 채울 수 있다.
몇몇 실시예에서 충진재(70)는 광을 투과할 수 있는 재질로 이루어질 수 있다. 몇몇 실시예에서 충진재(70)는 유기물질로 이루어질 수 있다. 예시적으로 충진재(70)는 실리콘계 유기물질, 에폭시계 유기물질 또는 실리콘계 유기물질과 에폭시계 유기물질의 혼합물 등으로 이루어질 수 있다.
몇몇 실시예에서 충진재(70)는 흡광계수(extinction coefficient)가 실질적으로 0인 물질로 이루어질 수 있다. 굴절률과 흡광계수는 상관관계가 있으며, 굴절률이 감소할수록 흡광계수도 감소한다. 그리고 굴절률이 1.7 이하인 경우 흡광계수는 실질적으로 0에 수렴할 수 있다. 몇몇 실시예에서 충진재(70)는 굴절률이 1.7 이하인 물질로 이루어질 수 있으며, 이에 따라 상기 자발광 소자에서 제공된 광이 충진재(70)를 투과하며 흡수되는 것을 방지하거나 최소화할 수 있다. 몇몇 실시예에서 충진재(70)는 굴절률이 1.4 내지 1.6인 유기물질로 이루어질 수 있다.
도 1에서는 표시 장치(1)가 표시 기판(10)과 색변환 기판(30), 실링 부재(50), 및 충진재(70)를 포함하는 것으로 예시되었지만, 몇몇 실시예에서, 표시 장치(1)는 실링 부재(50) 및 충진재(70)가 생략되고, 표시 기판(10) 상에 제2 베이스부(310)를 제외한 색변환 기판(30)의 구성들이 배치될 수도 있다.
도 2는 일 실시예에 따른 표시 장치의 배선들의 배치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(1)는 복수의 배선들을 포함할 수 있다. 표시 장치는 복수의 스캔 배선(SL)들, 복수의 데이터 배선(DTL), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치는 다른 배선들이 더 배치될 수 있다.
상술한 데이터 배선(DTL), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL)들은 각각 제2 방향(Y 방향)을 따라 연장되고, 스캔 배선(SL)은 제1 방향(X 방향)을 따라 연장될 수 있다. 데이터 배선(DTL), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL)들은 각각 비표시 영역(NDA)의 패드 영역(PDA)에 배치된 패드(PD)들과 연결될 수 있다. 패드(PD)는 데이터 배선(DTL)과 연결된 데이터 패드(PD_D), 초기화 전압 배선(VIL)과 연결된 초기화 전압 패드(PD_VI), 각각의 전압 배선(VL1, VL2)과 연결된 전압 패드(PD_VL1, PD_VL2)들을 포함할 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
도면에서는 각 패드(PD)들이 표시 영역(DA)의 상측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 패드(PD)들 중 일부는 표시 영역(DA)의 하측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(1)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치의 화소 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(1)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 배선(SL)의 스캔 신호에 의해 턴-온되어 데이터 배선(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 배선(SL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 배선(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 배선(SL)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 배선(SL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 3의 실시예에서, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극은 서로 동일한 스캔 배선(SL)에 연결되어, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동일한 스캔 배선에서 인가된 스캔 신호에 의해 동시에 턴-온되는 것으로 예시하였지만, 이에 제한되지 않고, 제2 트랜지스터(T2)의 게이트 전극은 어느 하나의 스캔 배선(SL)에 연결되고, 제3 트랜지스터(T3)의 게이트 전극은 상기 어느 하나의 스캔 배선(SL)과 다른 다른 하나의 스캔 배선(SL)에 연결될 수 있다.
도 4는 일 실시예에 따른 표시 장치의 평면도이다. 도 5는 도 4의 Q1부분을 확대한 평면도로서, 보다 구체적으로 도 4의 표시 장치가 포함하는 표시 기판의 개략적인 평면도이다. 도 6은 도 4의 Q1부분을 확대한 평면도로서, 보다 구체적으로 도 4의 표시 장치가 포함하는 색 변환 기판의 개략적인 평면도이다. 도 7은 도 5의 변형예를 도시한 평면도이다. 도 8은 도 6의 변형예를 도시한 평면도이다. 도 9는 도 4의 Q3부분을 확대한 평면도이다.
도 1에 부가하여 도 4 내지 도 9를 더 참조하면, 몇몇 실시예에서 도 4에 도시된 바와 같이 표시 장치(1)는 평면상 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 제1 방향(X)으로 연장된 두개의 제1 변(L1) 및 제3 변(L3)과 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장된 두개의 제2 변(L2) 및 제4 변(L4)을 포함할 수 있다. 표시 장치(1)의 각 변들이 만나는 모서리는 직각일 수 있지만, 이에 한정되지 않는다. 몇몇 실시예예서 제1 변(L1) 및 제3 변(L3)의 길이와 제2 변(L2) 및 제4 변(L4)의 길이는 서로 다를 수 있다. 예를 들어, 제1 변(L1) 및 제3 변(L3)이 제2 변(L2) 및 제4 변(L4)에 비해 상대적으로 길 수 있다. 표시 장치(1)의 평면 형상은 예시된 것에 제한되지 않고, 원형이나 기타 다른 형상으로 적용될 수도 있다.
몇몇 실시예에서 표시 장치(1)는 연성 회로 기판(FPC) 및 구동칩(IC)을 더 포함할 수 있다.
도 3에 도시된 바와 같이 표시 영역(DA)에서 표시 기판(10)에는 복수의 발광 영역들(LA1, LA2, LA3) 및 비발광 영역(NLA)이 정의될 수 있다.
몇몇 실시예에서 표시 기판(10)의 표시 영역(DA)에는 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)이 정의될 수 있다. 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 표시 기판(10)의 발광 소자에서 생성된 광이 표시 기판(10)의 외부로 방출되는 영역일 수 있으며, 비발광 영역(NLA)은 표시 기판(10)의 외부로 광이 방출되지 않는 영역일 수 있다. 몇몇 실시예에서 비발광 영역(NLA)은 표시 영역(DA) 내에서 각 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)을 둘러쌀 수 있다.
몇몇 실시예에서 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)에서 외부로 방출되는 광은 제3 색의 광일 수 있다. 몇몇 실시예에서 상기 제3 색의 광은 청색광일 수 있으며, 약 440nm 내지 약 480nm 범위에서 피크 파장(peak wavelength)을 가질 수 있다. 여기서 피크 파장이란, 광의 강도(intensity)가 최대인 파장을 의미한다.
몇몇 실시예에서 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 하나의 그룹을 이루고, 상기 그룹이 표시 영역(DA)에 복수개 정의될 수 있다.
도 5에 도시된 바와 같이, 제1 발광 영역(LA1) 및 제3 발광 영역(LA3)은 제1 방향(X)을 따라 서로 이웃하고, 제2 발광 영역(LA2)은 제2 방향(Y)을 따라 제1 발광 영역(LA1) 및 제3 발광 영역(LA3)의 일측에 위치할 수도 있다. 다만, 이에 한정되는 것은 아니며, 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)의 배치는 다양하게 변경될 수 있다. 예시적으로 도 5에 도시된 바와 같이 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 제1 방향(X)을 따라 순차적으로 위치할 수 있다. 몇몇 실시예에서 표시 영역(DA) 내에서 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 하나의 그룹을 이루어 제1 방향(X) 및 제2 방향(Y)을 따라 반복적으로 배치될 수 있다.
이하에서는 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)이 도 5에 도시된 바와 같이 배치되는 경우를 예시로 설명한다.
도 6에 도시된 바와 같이, 표시 영역(DA)에서 색 변환 기판(30)에는 복수의 투광 영역들(TA1, TA2, TA3) 및 차광 영역(BA)이 정의될 수 있다. 투광 영역들(TA1, TA2, TA3)은 표시 기판(10)에서 방출된 광이 색 변환 기판(30)을 투과하여 표시 장치(1)의 외부로 제공되는 영역일 수 있다. 차광 영역(BA)은 표시 기판(10)에서 방출된 광이 투과하지 않는 영역일 수 있다.
몇몇 실시예에서 색 변환 기판(30)에는 제1 투광 영역(TA1), 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)이 정의될 수 있다.
제1 투광 영역(TA1)은 제1 발광 영역(LA1)에 대응하거나 또는 제1 발광 영역(LA1)과 중첩할 수 있다. 유사하게 제2 투광 영역(TA2)은 제2 발광 영역(LA2)과 대응하거나 중첩하고 제3 투광 영역(TA3)은 제3 발광 영역(LA3)과 대응하거나 중첩할 수 있다.
도 5에 도시된 바와 같이, 제1 발광 영역(LA1) 및 제3 발광 영역(LA3)은 제1 방향(X)을 따라 서로 이웃하고, 제2 발광 영역(LA2)은 제2 방향(Y)을 따라 제1 발광 영역(LA1) 및 제3 발광 영역(LA3)의 일측에 위치하는 경우, 도 4에 도시된 바와 같이 제1 투광 영역(TA1) 및 제3 투광 영역(TA3)은 제1 방향(X)을 따라 서로 이웃하고, 제2 투광 영역(TA2)은 제2 방향(Y)을 따라 제1 투광 영역(TA1) 및 제3 투광 영역(TA3)의 일측에 위치할 수 있다.
몇몇 실시예에서 도 7에 도시된 바와 같이 제1 발광 영역(LA1), 제2 발광 영역(LA2) 및 제3 발광 영역(LA3)은 제1 방향(X)을 따라 순차적으로 위치하는 경우, 도 8에 도시된 바와 같이 제1 투광 영역(TA1), 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)도 제1 방향(X)을 따라 순차적으로 위치할 수 있다.
몇몇 실시예에서, 제1 투광 영역(TA1), 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)의 평면 형상은 각각 사각형일 수 있다. 예를 들어, 상기 사각형은 직사각형, 또는 정사각형일 수 있다. 다만, 이에 제한되지 않고 제1 투광 영역(TA1), 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)의 평면 형상은 각각 원형, 타원형, 또는 기타 다각형 형상을 가질 수 있다.
몇몇 실시예에서 표시 기판(10)에서 제공된 상기 제3 색의 광은 제1 투광 영역(TA1), 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)을 투과하여 표시 장치(1)의 외부로 제공될 수 있다. 제1 투광 영역(TA1)에서 표시 장치(1)의 외부로 출사되는 광을 제1 출사광이라 지칭하고, 제2 투광 영역(TA2)에서 표시 장치(1)의 외부로 출사되는 광을 제2 출사광이라 지칭하고, 제3 투광 영역(TA3)에서 표시 장치(1)의 외부로 출사되는 광을 제3 출사광이라 지칭하면, 상기 제1 출사광은 제1 색의 광이고, 상기 제2 출사광은 상기 제1 색과 다른 제2 색의 광이고, 상기 제3 출사광은 상기 제3 색의 광일 수 있다. 몇몇 실시예예서 상기 제3 색의 광은 380nm 내지 500nm 범위의 파장 범위를 갖고, 440nm 내지 480nm 범위에서 피크 파장을 갖는 청색광일 수 있으며, 상기 제1 색의 광은 600nm 내지 780nm 범위의 파장 범위를 갖고, 610nm 내지 650nm 범위에서 피크 파장을 갖는 적색광일 수 있다. 또한 상기 제2 색의 광은 500nm 내지 600nm 범위의 파장 범위를 갖고, 510nm 내지 550nm 범위에서 피크 파장을 갖는 녹색광일 수 있다.
표시 영역(DA) 내에서 색 변환 기판(30)의 제1 투광 영역(TA1), 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)의 주변에는 차광 영역(BA)이 위치할 수 있다. 몇몇 실시예에서 차광 영역(BA)은 제1 투광 영역(TA1), 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)을 둘러쌀 수 있다. 또한 차광 영역(BA)은 표시 장치(1)의 비표시 영역(NDA)에도 위치할 수 있다.
한편, 도 6에 도시된 바와 같이 표시 영역(DA)에서 색 변환 기판(30)에는 복수의 투광 영역들(TA1, TA2, TA3) 및 차광 영역(BA)이 정의될 수 있다. 투광 영역들(TA1, TA2, TA3)은 표시 기판(10)에서 방출된 광이 색 변환 기판(30)을 투과하여 표시 장치(1)의 외부로 제공되는 영역일 수 있다. 차광 영역(BA)은 표시 기판(10)에서 방출된 광이 투과하지 않는 영역일 수 있다.
다시 도 4를 참조하면, 표시 장치(1)의 비표시 영역(NDA)에는 댐부재(DM), 및 실링 부재(50)가 배치될 수 있다.
댐부재(DM)는 표시 영역(DA)에 배치되는 봉지층을 형성하는 과정에서 유기물(또는 모노머)이 넘치는 것을 차단할 수 있으며, 이에 따라 봉지층의 유기물이 표시 장치(1)의 가장자리 측으로 연장되는 것을 방지할 수 있다.
몇몇 실시예에서 댐부재(DM)는 평면상에서 표시 영역(DA)을 완전히 둘러싸도록 배치될 수 있다.
실링 부재(50)는 상술한 바와 같이 표시 기판(10)과 색 변환 기판(30)을 결합시킬 수 있다.
실링 부재(50)는 비표시 영역(NDA) 중 댐부재(DM)의 외측에 위치할 수 있으며, 평면상에서 댐부재(DM) 및 표시 영역(DA)을 완전히 둘러싸도록 배치될 수 있다.
표시 장치(1)의 비표시 영역(NDA)은 패드 영역(PDA)을 포함할 수 있으며, 패드 영역(PDA)에는 상술한 복수의 접속 패드(PD)가 위치할 수 있다.
표시 장치(1) 중 표시 기판(도 1의 10)은 상술한 댐부재(DM), 및 접속 패드(PD)를 포함할 수 있다.
연성 회로 기판(FPC)은 접속 패드(PD)에 접속될 수 있다. 연성 회로 기판(FPC)은 표시 장치(1)를 구동하기 위한 신호, 전원 등을 제공하는 회로 보드 등과 표시 기판(도 1의 10)을 전기적으로 연결할 수 있다.
구동칩(IC)은 상기 회로 보드 등과 전기적으로 연결되어 데이터 및 신호 등을 제공받을 수 있다. 몇몇 실시예에서 구동칩(IC)은 데이터 구동칩일 수 있으며, 상기 회로 보드 등으로부터 데이터 제어신호 및 영상 데이터 등을 수신하고 영상 데이터들에 대응하는 데이터 전압 등을 생성하여 출력할 수 있다.
몇몇 실시예에서 구동칩(IC)은 연성 회로 기판(FPC)에 실장될 수 있다. 예컨대, 구동칩(IC)은 COF(Chip On Film) 형태로 연성 회로 기판(FPC)에 실장될 수 있다.
구동칩(IC)에서 제공된 데이터 전압, 상기 회로 보드에서 제공된 전원 등은 연성 회로 기판(FPC) 및 접속 패드(PD)를 경유하여 표시 기판(도 1의 10)의 상기 화소 회로 등에 전달될 수 있다.
이하 표시 장치(1)의 구조에 대해 보다 상세히 설명한다.
도 10은 도 5 및 도 6의 X1-X1'선을 따라 절단한 일 실시예에 따른 표시 장치의 단면도이다. 도 11은 도 10의 Q4부분을 확대한 단면도이다. 도 12는 도 11에 도시된 구조의 변형예를 도시한 단면도이다. 도 13은 도 9의 X2-X2'선을 따라 절단한 일 실시예에 따른 표시 장치의 단면도이다.
도 1 내지 도 9에 부가하여 도 10 내지 도 13을 더 참조하면, 표시 장치(1)는 상술한 바와 같이 표시 기판(10) 및 색 변환 기판(30)을 포함하며, 표시 기판(10)과 색 변환 기판(30) 사이에 위치하는 충진재(70)를 더 포함할 수 있다.
이하 표시 기판(10)에 대하여 설명한다.
제1 베이스부(110)는 투광성을 갖는 재질로 이루어질 수 있다. 몇몇 실시예에서 제1 베이스부(110)는 유리 기판 또는 플라스틱 기판일 수 있다. 제1 베이스부(110)가 플라스틱 기판인 경우, 제1 베이스부(110)는 가요성을 가질 수 있다.
몇몇 실시예에서 표시 영역(DA)에서 제1 베이스부(110)에는 복수의 발광 영역(LA1, LA2, LA3) 및 비발광 영역(NLA)이 정의될 수 있음은 상술한 바와 같다.
몇몇 실시예에서 표시 장치(1)의 제1 변(L1), 제2 변(L2), 제3 변(L3) 및 제4 변(L4)은 제1 베이스부(110)의 4개의 변과 동일할 수 있다. 즉, 표시 장치(1)의 제1 변(L1), 제2 변(L2), 제3 변(L3) 및 제4 변(L4)은 제1 베이스부(110)의 제1 변(L1), 제2 변(L2), 제3 변(L3) 및 제4 변(L4)으로 지칭될 수도 있다.
제1 베이스부(110) 상에는 제1 도전층이 위치할 수 있다. 상기 제1 도전층은 하부 차광층(BML), 및 데이터 배선(DTL)을 포함할 수 있다. 하부 차광층(BML)은 후술할 반도체층(ACT)의 제2 반도체부와 두께 방향에서 중첩할 수 있고, 데이터 배선(DTL)은 후술할 반도체층(ACT)의 제3 반도체부와 두께 방향에서 중첩할 수 있다.
하부 차광층(BML)은 외부의 광 또는 발광 소자의 광이 반도체층으로 유입되는 것을 차단할 수 있으며, 이에 따라 후술할 박막 트랜지스터에서 광에 의해 누설 전류가 발생하는 것을 방지하거나 누설 전류를 감소시킬 수 있다.
몇몇 실시예에서 하부 차광층(BML)은 광을 차단하고 전도성을 갖는 물질로 이루어질 수 있다. 예를 들어 하부 차광층(BML)은 (Ag), 니켈(Ni), 금(Au), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 네오듐(Nd)등의 금속 중 단일 물질 또는 이들의 합금을 포함할 수 있다. 몇몇 실시예에서 하부 차광층(BML)은 단층 또는 다층구조로 이루어질 수 있다. 예를 들어, 하부 차광층(BML)이 다층 구조로 이루어지는 경우, 하부 차광층(BML)은 티타늄(Ti)/구리(Cu)/인듐틴옥사이드(ITO)의 적층 구조체 또는 티타늄(Ti)/구리(Cu)/산화알루미늄(Al2O3)의 적층 구조체일 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에서 하부 차광층(BML)은 각 반도체층과 대응하도록 복수개 구비되고 반도체층과 중첩할 수 있다. 몇몇 실시예에서 하부 차광층(BML)의 폭은 반도체층의 폭보다 넓을 수 있다.
상기 제1 도전층 상에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 제1 베이스부(110) 상에 위치하고 표시 영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다. 버퍼층(111)은 제1 베이스부(110)를 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(111)은 SiO2, SiNx, SiON와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
버퍼층(111) 상에는 반도체층(ACT)이 위치할 수 있다. 반도체층(ACT)은 표시 영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다. 반도체층(ACT)은 표시 영역(DA)에서 제1 발광 영역(LA1), 제2 발광 영역(LA2), 제3 발광 영역(LA3)과 각각 대응하도록 배치될뿐만 아니라, 상술한 배선(SL, DTL, VIL, VL1, VL2)을 구성할 수 있다. 반도체층(ACT)은 박막 트랜지스터(도 3의 T1, T2, T3)의 반도체층을 구성할 수 있다. 이하에서는, 반도체층(ACT)이 박막 트랜지스터(T1, T2, T3)의 반도체층으로 이용되는 경우를 중심으로 설명하기로 한다. 반도체층(ACT)은 후술할 게이트 전극(GE)과 중첩하는 제1 반도체부, 상기 제1 반도체부의 일측의 제2 반도체부, 및 상기 제1 반도체부의 타측의 제3 반도체부를 포함할 수 있다. 반도체층(ACT)의 구체적인 구성 및 기능에 대한 더욱 상세한 설명은 후술하기로 한다.
몇몇 실시예에서 반도체층(ACT)은 산화물 반도체를 포함할 수 있다. 예시적으로 반도체층(ACT)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있으며, ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수도 있다. 다만 이에 한정되는 것은 아니며, 반도체층(ACT)은 비정질실리콘 또는 폴리실리콘 등을 포함할 수도 있다.
반도체층(ACT) 상에는 게이트 절연층(115)이 위치할 수 있다. 몇몇 실시예에서 게이트 절연층(115)은 표시 영역(DA) 및 비표시 영역(NDA)에 위치할 수 있다. 몇몇 실시예에서 게이트 절연층(115)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O, HfO2, ZrO2 등과 같은 무기물을 포함할 수 있다. 게이트 절연층(115)은 후술할 연결 전극(ACNE1, ACNE2) 및 게이트 전극(GE)과 중첩 배치될 수 있다.
게이트 절연층(115) 상에는 제2 도전층(또는 게이트 도전층)이 위치할 수 있으며, 상기 제2 도전층은 게이트 전극(GE), 게이트 메탈(WR), 제1 연결 전극(ACNE1), 및 제2 연결 전극(ACNE2)을 포함할 수 있다. 게이트 전극(GE), 제1 연결 전극(ACNE1), 및 제2 연결 전극(ACNE2)은 각각 표시 영역(DA)에 위치하고 각 반도체층(ACT)의 반도체부들과 중첩하도록 배치될 수 있다. 도 13에 도시된 바와 같이 게이트 메탈(WR)은 접속 패드(도 2의 PD)와 표시 영역(도 2의 DA) 내에 위치하는 소자들, 예컨대 박막 트랜지스터(T1, T2, T3) 및 발광 소자 등과 전기적으로 연결하는 배선 중 일부를 포함할 수 있다. 예를 들어, 게이트 메탈(WR)은 상술한 데이터 배선(DTL)과 전기적으로 연결할 수 있다. 즉, 접속 패드(PD)를 통해 인가되는 데이터 신호는 게이트 메탈(WR)을 통해 데이터 배선(DTL)에 제공될 수 있다.
게이트 전극(GE)은 반도체층(ACT)의 상기 제1 반도체부와 중첩할 수 있다. 상기 제1 반도체부는 게이트 절연층(115)을 통해 게이트 전극(GE)과 이격될 수 있다.
각 연결 전극(ACNE1, ACNE2)들은 반도체층(ACT)의 상기 제2 반도체부 및 상기 제3 반도체부와 중첩하고, 전기적으로 연결될 수 있다. 각 연결 전극(ACNE1, ACNE2)들은 각각 상기 제1 도전층의 하부 차광층(BML), 및 데이터 배선(DTL)과 연결될 수 있다. 제1 연결 전극(ACNE1)은 박막 트랜지스터의 드레인 전극일 수 있고, 제2 연결 전극(ACNE2)은 박막 트랜지스터의 소스 전극일 수 있다. 즉, 제1 연결 전극(ACNE1)과 연결된 반도체층(ACT)의 제2 반도체부는 반도체층(ACT)의 드레인 영역일 수 있고, 제2 연결 전극(ACNE2)과 연결된 반도체층(ACT)의 제3 반도체부는 반도체층(ACT)의 소스 영역일 수 있다.
상기 제2 도전층, 즉 게이트 전극(GE), 게이트 메탈(WR), 제1 연결 전극(ACNE1), 및 제2 연결 전극(ACNE2)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 몇몇 실시예에서, 상기 제2 도전층은 상술한 물질들 이외에도, 투명한 도전성 산화물(transparent conductive oxide, TCO)들 중 어느 하나를 포함할 수도 있다. 예를 들면, 상기 제2 도전층은 WxOx(tungsten oxide), TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), 또는 MgO(magnesium oxide) 등을 포함할 수 있다.
예를 들어, 상기 제2 도전층은 하부로부터 티타늄(Ti), 구리(Cu), 및 ITO(indium tin oxide)가 적층된 구조를 가질 수도 있지만, 이에 제한되는 것은 아니다.
상기 제2 도전층 상에는 보호층(117)이 배치될 수 있다. 몇몇 실시예에서 보호층(117)은 표시 영역(DA) 및 비표시 영역(NDA)에 위치할 수 있다. 몇몇 실시예에서 보호층(117)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O, HfO2, ZrO2 등과 같은 무기물을 포함할 수 있다.
보호층(117) 상에는 비아층(130)이 위치할 수 있다. 비아층(130)은 표시 영역(DA)에서 박막 트랜지스터(T1, T2, T3)를 커버할 수 있으며, 비표시 영역(NDA)에서 전원 공급 배선(VSL)의 일부분을 노출할 수 있다.
몇몇 실시예에서 비아층(130)은 평탄화막일 수 있다. 몇몇 실시예에서 비아층(130)은 유기물으로 이루어질 수 있다. 예시적으로 비아층(130)은 아크릴계 수지, 에폭시계 수지, 이미드계 수지, 에스테르계 수지 등을 포함할 수 있다. 몇몇 실시예에서 비아층(130)은 감광성 유기물을 포함할 수 있다.
표시 영역(DA)에서 비아층(130) 위에는 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)이 위치할 수 있다. 또한 비표시 영역(NDA)에서 비아층(130) 위에는 연결 전극(CNE) 및 접속 패드(PD)가 위치할 수 있다.
제1 애노드 전극(AE1)은 제1 발광 영역(LA1)과 중첩하고 적어도 일부는 비발광 영역(NLA)까지 확장될 수 있다. 제2 애노드 전극(AE2)은 제2 발광 영역(LA2)과 중첩하되 적어도 일부는 비발광 영역(NLA)까지 확장될 수 있으며, 제3 애노드 전극(AE3)은 제3 발광 영역(LA3)과 중첩하되 적어도 일부는 비발광 영역(NLA)까지 확장될 수 있다.
제1 애노드 전극(AE1)은 비아층(130)을 관통하여 제1 애노드 전극(AE1)과 대응하는 박막 트랜지스터(T1, T2, T3)의 드레인 영역과 연결되고, 제2 애노드 전극(AE2)은 비아층(130)을 관통하여 제2 애노드 전극(AE2)과 대응하는 박막 트랜지스터(T1, T2, T3)의 드레인 영역과 연결되고, 제3 애노드 전극(AE3)은 비아층(130)을 관통하여 제3 애노드 전극(AE3)과 대응하는 박막 트랜지스터(T1, T2, T3)의 드레인 영역과 연결될 수 있다. 각 애노드 전극(AE1, AE2, AE3)이 대응되는 각 박막 트랜지스터(T1, T2, T3)의 드레인 영역과 연결됨에 있어, 각 애노드 전극(AE1, AE2, AE3)과 대응되는 제1 연결 전극(ACNE1)(또는 드레인 전극)을 통해 상기 드레인 영역(또는 상기 제2 반도체부)과 연결될 수 있다.
몇몇 실시예에서 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 반사형 전극일 수 있고, 이 경우에 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir 및 Cr와 같은 금속을 포함하는 금속층일 수 있다. 다른 실시예에서, 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 상기 금속층 위에 적층된 금속 산화물층을 더 포함할 수 있다. 예시적인 실시예에서 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 다층구조, 예시적으로 ITO/Ag, Ag/ITO, ITO/Mg, ITO/MgF의 2층 구조 또는 ITO/Ag/ITO와 같은 3층 구조를 가질 수 있다.
연결 전극(CNE)은 비표시 영역(NDA)에서 전원 공급 배선(VSL)과 전기적으로 연결될 수 있으며, 전원 공급 배선(VSL)과 직접 접촉할 수 있다. 몇몇 실시예에서, 연결 전극(CNE)은 도시하지 않았지만, 표시 영역(DA)에 배치될 수 있으며, 표시 영역(DA) 상에서 전원 공급 배선(VSL)과 전기적으로 연결될 수도 있다.
접속 패드(PD)는 비표시 영역(NDA)에 배치되고, 상술한 제2 도전층의 게이트 메탈(WR)과 전기적으로 연결될 수 있다.
제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 상에는 화소 정의막(150)이 위치할 수 있다. 화소 정의막(150)은 제1 애노드 전극(AE1)을 노출하는 개구부, 제2 애노드 전극(AE2)을 노출하는 개구부 및 제3 애노드 전극(AE3)을 노출하는 개구부를 포함할 수 있으며, 제1 발광 영역(LA1), 제2 발광 영역(LA2), 제3 발광 영역(LA3) 및 비발광 영역(NLA)을 정의할 수 있다. 즉, 제1 애노드 전극(AE1) 중 화소 정의막(150)에 의해 커버되지 않고 노출되는 영역은 제1 발광 영역(LA1)일 수 있다. 유사하게 제2 애노드 전극(AE2) 중 화소 정의막(150)에 의해 커버되지 않고 노출되는 영역은 제2 발광 영역(LA2)일 수 있으며, 제3 애노드 전극(AE3) 중 화소 정의막(150)에 의해 커버되지 않고 노출되는 영역은 제3 발광 영역(LA3)일 수 있다. 그리고 화소 정의막(150)이 위치하는 영역은 비발광 영역(NLA)일 수 있다.
몇몇 실시예에서 화소 정의막(150)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
몇몇 실시예에서 화소 정의막(150)은 후술할 차광 패턴(250)과 중첩할 수 있다. 또한, 몇몇 실시예에서 화소 정의막(150)은 후술할 뱅크 패턴(370)과도 중첩할 수 있다.
도 10 및 도 13에 도시된 바와 같이, 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 상에는 발광층(OL)이 위치할 수 있다.
몇몇 실시예에서 발광층(OL)은 복수의 발광 영역(LA1, LA2, LA3) 및 비발광 영역(NLA)에 걸쳐 형성된 연속된 막의 형상을 가질 수 있다. 도면에는 발광층(OL)이 표시 영역(DA) 내에만 위치하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 몇몇 다른 실시예에서 발광층(OL)의 일부는 비표시 영역(NDA) 내에 더 위치할 수 있다. 발광층(OL)에 대한 보다 구체적인 설명은 후술한다.
발광층(OL) 상에는 캐소드 전극(CE)이 위치할 수 있다. 캐소드 전극(CE)의 일부는 비표시 영역(NDA) 내에 더 위치할 수 있다. 캐소드 전극(CE)은 비표시 영역(NDA)에서 연결 전극(CNE)과 전기적으로 연결되고 연결 전극(CNE)과 접촉할 수 있다. 전원 공급 배선(VSL)에 제공되는 구동전압(예컨대, ELVSS전압)은 연결 전극(CNE)을 경유하여 캐소드 전극(CE)에 전달될 수 있다.
몇몇 실시예에서 캐소드 전극(CE)은 반투과성 또는 투과성을 가질 수 있다. 캐소드 전극(CE)이 상기 반투과성을 갖는 경우에, 캐소드 전극(CE)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물, 예를 들어 Ag와 Mg의 혼합물을 포함할 수 있다. 또한, 캐소드 전극(CE)의 두께가 수십 내지 수백 옹스트롬인 경우에, 캐소드 전극(CE)은 반투과성을 가질 수 있다.
캐소드 전극(CE)이 투과성을 갖는 경우, 캐소드 전극(CE)은 투명한 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다. 예를 들면, 캐소드 전극(CE)은 WxOx(tungsten oxide), TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), MgO(magnesium oxide) 등을 포함할 수 있다.
몇몇 실시예에서 캐소드 전극(CE)은 발광층(OL)을 완전히 커버할 수 있다. 몇몇 실시예에서 도 13에 도시된 바와 같이, 캐소드 전극(CE)의 단부는 발광층(OL)의 단부보다 상대적으로 외측에 위치할 수 있으며, 발광층(OL)의 단부는 캐소드 전극(CE)에 의해 완전히 커버될 수 있다.
제1 애노드 전극(AE1), 발광층(OL) 및 캐소드 전극(CE)은 제1 발광 소자(ED1)를 이루고, 제2 애노드 전극(AE2), 발광층(OL) 및 캐소드 전극(CE)은 제2 발광 소자(ED2)를 이루고, 제3 애노드 전극(AE3), 발광층(OL) 및 캐소드 전극(CE)은 제3 발광 소자(ED3)를 이룰 수 있다. 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 각각 출사광(LE)을 방출할 수 있다.
도 11에 도시된 바와 같이, 발광층(OL)에서 최종적으로 출사되는 출사광(LE)은 제1 성분(LE1) 및 제2 성분(LE2)이 혼합된 혼합광일 수 있다. 출사광(LE) 중 제1 성분(LE1) 과 제2 성분(LE2)은 각각 피크 파장이 440nm 이상 480nm 미만일 수 있다. 즉, 출사광(LE)은 청색광일 수 있다.
도 11에 도시된 바와 같이, 몇몇 실시예에서 발광층(OL)은 복수의 발광층이 중첩 배치된 구조, 예컨대 탠덤(tandem) 구조로 이루어질 수 있다. 예시적으로 발광층(OL)은 제1 발광층(EML1)을 포함하는 제1 스택(ST1), 제1 스택(ST1) 상에 위치하고 제2 발광층(EML2)을 포함하는 제2 스택(ST2), 제2 스택(ST2) 상에 위치하고 제3 발광층(EML3)을 포함하는 제3 스택(ST3), 제1 스택(ST1)과 제2 스택(ST2) 사이에 위치하는 제1 전하생성층(CGL1) 및 제2 스택(ST2)과 제3 스택(ST3) 사이에 위치하는 제2 전하생성층(CGL2)을 포함할 수 있다. 제1 스택(ST1), 제2 스택(ST2) 및 제3 스택(ST3)은 서로 중첩하도록 배치될 수 있다.
제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3)은 서로 중첩하도록 배치될 수 있다.
몇몇 실시예에서 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3)은 모두 상기 제1 색의 광, 예컨대 청색광을 발광할 수 있다. 예시적으로 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3)은 각각 청색 발광층일 수 있으며, 유기물을 포함할 수 있다.
몇몇 실시예에서 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 어느 하나는 제1 피크 파장을 갖는 제1 청색광을 출사하고, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 다른 하나는 상기 제1 피크 파장과 다른 제2 피크 파장의 제2 청색광을 출사할 수 있다. 예시적으로 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 어느 하나는 제1 피크 파장을 갖는 제1 청색광을 출사하고, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 나머지 둘은 제2 피크 파장을 갖는 제2 청색광을 출사할 수 있다. 즉, 발광층(OL)에서 최종적으로 출사되는 출사광(LE)은 제1 성분(LE1) 및 제2 성분(LE2)이 혼합된 혼합광일 수 있으며, 제1 성분(LE1) 은 제1 피크 파장을 갖는 제1 청색광이고, 제2 성분(LE2)은 제2 피크 파장을 갖는 제2 청색광일 수 있다.
몇몇 실시예에서 상기 제1 피크 파장과 상기 제2 피크 파장 중 하나의 범위는 440nm 이상 460nm 미만일 수 있으며, 상기 제1 피크 파장과 상기 제2 피크 파장 중 나머지 하나의 범위는 460nm 이상 480nm 이하일 수 있다. 다만 상기 제1 피크 파장의 범위 및 상기 제2 피크 파장의 범위에 이에 한정되는 것은 아니다. 예를 들어 상기 제1 피크 파장의 범위 및 상기 제2 피크 파장의 범위는 모두 460nm를 포함할 수도 있다. 몇몇 실시예에서 상기 제1 청색광 및 상기 제2 청색광 중 어느 하나는 진청색(deep blue color)의 광일 수 있으며, 상기 제1 청색광 및 상기 제2 청색광 중 다른 하나는 연청색(sky blue color)의 광일 수 있다.
몇몇 실시예에 의하는 경우, 발광층(OL)에서 출사되는 출사광(LE)은 청색광이며, 장파장 성분 및 단파장 성분을 포함할 수 있다. 따라서 최종적으로 발광층(OL)은 출사광(LE)으로서 좀 더 넓게 분포(broad)된 발광 피크(peak)를 가지는 청색광을 출사할 수 있게 된다. 이를 통해, 종래의 좁은(sharp) 발광 피크(peak)를 가지는 청색광을 출사하는 발광 소자 대비 측면 시야각에서의 색 시인성을 개선할 수 있는 장점이 있다.
몇몇 실시예에서 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 각각 호스트 및 도펀트를 포함할 수 있다. 호스트는 통상적으로 사용하는 물질이라면 특별히 한정하지 않으나, 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum), CBP(4,4'-bis(N-carbazolyl)-1,1'-biphenyl), PVK(poly(n-vinylcabazole)), ADN(9,10-di(naphthalene-2-yl)anthracene), TCTA(4,4',4''-Tris(carbazol-9-yl)-triphenylamine), TPBi(1,3,5-tris(N-phenylbenzimidazole-2-yl)benzene), TBADN(3-tert-butyl-9,10-di(naphth-2-yl)anthracene), DSA(distyrylarylene), CDBP(4,4'-bis(9-carbazolyl)-2,2' '-dimethyl-biphenyl), MADN(2-Methyl-9,10-bis(naphthalen-2-yl)anthracene) 등을 사용할 수 있다.
청색광을 출사하는 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 은 각각 예를 들어, 스피로-DPVBi(spiro-DPVBi), 스피로-6P(spiro-6P), DSB(distyryl-benzene), DSA(distyryl-arylene), PFO(Polyfluorene)계 고분자 및 PPV(poly(p-phenylene vinylene)계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광 물질을 포함할 수 있다. 다른 예로, (4,6-F2ppy)2Irpic와 같은 유기 금속 착체(organometallic complex)를 포함하는 인광 물질을 포함할 수도 있다.
상술한 바와 같이, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 하나는 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 다른 하나와 서로 다른 파장 영역대의 청색광을 출사한다. 서로 다른 파장 영역대의 청색광을 출사하기 위해서, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3)은 서로 동일한 재료를 포함하고, 공진 거리를 조절하는 방법을 이용할 수 있다. 또는 서로 다른 파장 영역대의 청색광을 출사하기 위해서, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 하나와 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 다른 하나는 서로 상이한 재료를 포함할 수도 있다.
다만 이에 한정되는 것은 아니며, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 각각이 발광하는 청색광은, 모두 피크 파장이 440nm 내지 480nm일 수도 있으며, 서로 동일한 재료로 이루어질 수도 있다.
또는 또 다른 실시예에서 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 어느 하나는 상기 제1 피크 파장을 갖는 제1 청색광을 출사하고, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 다른 하나는 상기 제1 피크 파장과 다른 제2 피크 파장의 제2 청색광을 출사하고, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 나머지 하나는 상기 제1 피크 파장 및 상기 제2 피크 파장과 다른 제3 피크 파장의 제3 청색광을 출사할 수도 있다. 몇몇 다른 실시예에서 상기 제1 피크 파장, 상기 제2 피크 파장 및 상기 제3 피크 파장 중 어느 하나의 범위는 440nm 이상 460nm 미만일 수 있다. 상기 제1 피크 파장, 상기 제2 피크 파장 및 상기 제3 피크 파장 중 다른 하나의 범위는 460nm 이상 470nm 미만일 수 있으며, 상기 제1 피크 파장, 상기 제2 피크 파장 및 상기 제3 피크 파장 중 나머지 하나의 범위는 470nm 이상 480nm 이하일 수도 있다.
또 다른 몇몇 실시예에 의하는 경우, 발광층(OL)에서 출사되는 출사광(LE)은 청색광이며, 장파장 성분, 중간파장 성분 및 단파장 성분을 포함한다. 따라서 최종적으로 발광층(OL)은 출사광(LE)으로서 좀 더 넓게 분포(broad)된 발광 피크(peak)를 가지는 청색광을 출사할 수 있으며, 측면 시야각에서의 색 시인성을 개선할 수 있게 된다.
상술한 실시예들에 따르면, 탠덤(tandem) 방식의 구조, 즉 복수개의 발광층을 적층한 구조를 채용하지 않는 종래의 발광 소자에 비하여 광 효율이 상승하는 이점 및 표시 장치의 수명을 향상시킬 수 있는 이점을 갖는다.
또는, 몇몇 또 다른 실시예에서 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 어느 하나는 상기 제3 색의 광, 예컨대 청색광을 발광하고, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 다른 하나는 상기 제3 색의 광, 예컨대 녹색광을 발광할 수도 있다. 몇몇 또 다른 실시예에서 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 어느 하나가 방출하는 청색광의 피크 파장의 범위는 440nm 이상 내지 480nm 이하 또는 460nm 이상 내지 480nm 이하 일 수 있다. 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 적어도 다른 하나가 방출하는 녹색광은 510nm 내지 550nm 범위의 피크 파장을 가질 수 있다.
예시적으로 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 어느 하나는 녹색광을 방출하는 녹색 발광층이고, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 나머지 둘은 청색광을 방출하는 청색 발광층일 수 있다. 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 나머지 둘이 청색 발광층인 경우, 두개의 청색 발광층이 방출하는 청색광의 피크 파장 범위는 동일할 수도 있으며, 두개의 청색 발광층이 방출하는 피크 파장의 범위가 서로 다를 수도 있다.
몇몇 또 다른 실시예에 의하는 경우, 발광층(OL)에서 출사되는 출사광(LE)은 청색광인 제1 성분(LE1)과 녹색광인 제2 성분(LE2)이 혼합된 혼합광일 수 있다. 예시적으로 제1 성분(LE1)이 진청색의 광이고, 제2 성분(LE2)이 녹색광인 경우, 출사광(LE)은 연청색(sky blue color)을 갖는 광일 수 있다. 상술한 실시예들과 유사하게 발광층(OL)에서 출사되는 출사광(LE)은 청색광과 녹색광의 혼합광으로서, 장파장 성분 및 단파장 성분을 포함한다. 따라서 최종적으로 발광층(OL)은 출사광(LE)으로서 좀 더 넓게 분포(broad)된 발광 피크(peak)를 가지는 청색광을 출사할 수 있으며, 측면 시야각에서의 색 시인성을 개선할 수 있게 된다. 또한 출사광(LE) 중 제2 성분(LE2)이 녹색광인 바, 표시 장치(1)에서 외부로 제공되는 광 중, 녹색광 성분을 보완할 수 있으며, 이에 따라 표시 장치(1)의 색 재현성이 향상될 수 있다.
또 다른 몇몇 실시예에서, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3) 중 녹색 발광층은 호스트 및 도펀트를 포함할 수 있다. 상기 녹색 발광층이 포함하는 호스트는 통상적으로 사용하는 물질이라면 특별히 한정하지 않으나, 예를 들어, Alq3(tris(8-hydroxyquinolino)aluminum), CBP(4,4'-bis(N-carbazolyl)-1,1'-biphenyl), PVK(poly(n-vinylcabazole)), ADN(9,10-di(naphthalene-2-yl)anthracene), TCTA(4,4',4''-Tris(carbazol-9-yl)-triphenylamine), TPBi(1,3,5-tris(N-phenylbenzimidazole-2-yl)benzene), TBADN(3-tert-butyl-9,10-di(naphth-2-yl)anthracene), DSA(distyrylarylene), CDBP(4,4'-bis(9-carbazolyl)-2,2' '-dimethyl-biphenyl), MADN(2-Methyl-9,10-bis(naphthalen-2-yl)anthracene) 등을 사용할 수 있다.
상기 녹색 발광층이 포함하는 도펀트는 예를 들어 Alq3(tris-(8-hydroyquinolato) aluminum(III))을 포함하는 형광물질, 또는 인광물질로서, Ir(ppy)3(fac tris(2-phenylpyridine)iridium), Ir(ppy)2(acac)(Bis(2-phenylpyridine)(acetylacetonate)iridium(III)), Ir(mpyp)3(2-phenyl-4-methyl-pyridine iridium) 등이 예시될 수 있다.
제1 전하생성층(CGL1)은 제1 스택(ST1)과 제2 스택(ST2) 사이에 위치할 수 있다. 제1 전하생성층(CGL1)은 각 발광층에 전하를 주입하는 역할을 할 수 있다. 제1 전하생성층(CGL1)은 제1 스택(ST1)과 제2 스택(ST2) 사이에서 전하 균형을 조절하는 역할을 할 수 있다. 제1 전하생성층(CGL1)은 n형 전하생성층(CGL11) 및 p형 전하생성층(CGL12)을 포함할 수 있다. p형 전하생성층(CGL12)은 n형 전하생성층(CGL11) 상에 배치될 수 있으며, n형 전하생성층(CGL11)과 제2 스택(ST2) 사이에 위치할 수 있다.
제1 전하생성층(CGL1)은 n형 전하생성층(CGL11) 및 p형 전하생성층(CGL12)이 서로 접합 구조를 가질 수도 있다. n형 전하생성층(CGL11)은 애노드 전극(AE1, AE2, AE3) 및 캐소드 전극(CE) 중 애노드 전극(AE1, AE2, AE3)에 더 인접하게 배치된다. p형 전하생성층(CGL12)은 애노드 전극(AE1, AE2, AE3) 및 캐소드 전극(CE) 중 캐소드 전극(CE)에 더 인접하게 배치된다. n형 전하생성층(CGL11)은 애노드 전극(AE1, AE2, AE3)에 인접한 제1 발광층(EML1)에 전자를 공급하고, p형 전하생성층(CGL12)은 제2 스택(ST2)에 포함되는 제2 발광층(EML2)에 정공을 공급한다. 제1 전하생성층(CGL1)을 제1 스택(ST1) 및 제2 스택(ST2) 사이에 배치하여, 각각의 발광층에 전하를 제공함으로써, 발광 효율을 증대시키고, 구동 전압을 낮출 수 있게 된다.
제1 스택(ST1)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 위에 위치할 수 있으며, 제1 정공수송층(HTL1), 제1 전자블록층(BIL1), 제1 전자수송층(ETL1)을 더 포함할 수 있다.
제1 정공수송층(HTL1)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 상에 위치할 수 있다. 제1 정공수송층(HTL1)은 정공의 수송을 원활하게 하는 역할을 하며, 정공수송물질을 포함할 수 있다. 상기 정공수송물질은, N-페닐카바졸, 폴리비닐카바졸 등의 카바졸계 유도체, 플루오렌(fluorene)계 유도체, TPD(N,N'-bis(3-methylphenyl)-N,N'-diphenyl-[1,1-biphenyl]-4,4'-diamine), TCTA(4,4',4"-tris(N-carbazolyl)triphenylamine) 등과 같은 트리페닐아민계 유도체, NPB(N,N'-di(1-naphthyl)-N,N'-diphenylbenzidine), TAPC(4,4'-Cyclohexylidene bis[N,N-bis(4-methylphenyl)benzenamine])등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 전자블록층(BIL1)은 제1 정공수송층(HTL1) 상에 위치할 수 있으며, 제1 정공수송층(HTL1)과 제1 발광층(EML1) 사이에 위치할 수 있다. 제1 전자블록층(BIL1)은 제1 발광층(EML1)에서 생성된 전자가 제1 정공수송층(HTL1)으로 넘어오는 것을 방지하도록 정공수송물질과 금속 또는 금속 화합물을 포함하여 이루어질 수 있다. 몇몇 실시예에서 상술한 제1 정공수송층(HTL1)과 제1 전자블록층(BIL1)은 각각의 재료가 혼합된 단일층으로도 이루어질 수도 있다.
제1 전자수송층(ETL1)은 제1 발광층(EML1) 상에 위치할 수 있으며, 제1 전하생성층(CGL1)과 제1 발광층(EML1) 사이에 위치할 수 있다. 몇몇 실시예에서 제1 전자수송층(ETL1)은 Alq3(Tris(8-hydroxyquinolinato)aluminum), TPBi(1,3,5-Tri(1-phenyl-1H-benzo[d]imidazol-2-yl)phenyl), BCP(2,9-Dimethyl-4,7-diphenyl-1,10-phenanthroline), Bphen(4,7-Diphenyl-1,10-phenanthroline), TAZ(3-(4-Biphenylyl)-4-phenyl-5-tert-butylphenyl-1,2,4-triazole), NTAZ(4-(Naphthalen-1-yl)-3,5-diphenyl-4H-1,2,4-triazole), tBu-PBD(2-(4-Biphenylyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole), BAlq(Bis(2-methyl-8-quinolinolato-N1,O8)-(1,1'-Biphenyl-4-olato)aluminum), Bebq2(berylliumbis(benzoquinolin-10-olate), ADN(9,10-di(naphthalene-2-yl)anthracene) 및 이들의 혼합물과 같은 전자수송물질을 포함할 수 있다. 하지만, 본 발명이 상기 전자 수송 물질의 종류에 한정되는 것은 아니다. 제2 스택(ST2)은 제1 전하생성층(CGL1) 상에 위치할 수 있으며, 제2 정공수송층(HTL2), 제2 전자블록층(BIL2), 제2 전자수송층(ETL1)을 더 포함할 수 있다.
제2 정공수송층(HTL2)은 제1 전하생성층(CGL1) 상에 위치할 수 있다. 제2 정공수송층(HTL2)은 제1 정공수송층(HTL1)과 동일한 물질로 이루어지거나, 제1 정공수송층(HTL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제2 정공수송층(HTL2)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다.
제2 전자블록층(BIL2)은 제2 정공수송층(HTL2) 상에 위치할 수 있으며, 제2 정공수송층(HTL2)과 제1 발광층(EML2) 사이에 위치할 수 있다. 제2 전자블록층(BIL2)은 제1 전자블록층(BIL1)과 동일한 물질 및 동일한 구조로 이루어지거나, 제1 전자블록층(BIL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다.
제2 전자수송층(ETL2)은 제2 발광층(EML2) 상에 위치할 수 있으며, 제2 전하생성층(CGL2)과 제2 발광층(EML2) 사이에 위치할 수 있다. 제2 전자수송층(ETL2)은 제1 전자수송층(ETL1)과 동일한 물질 및 동일한 구조로 이루어지거나, 제1 전자수송층(ETL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제2 전자수송층(ETL2)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다.
제2 전하생성층(CGL2)은 제2 스택(ST2) 상에 위치하고 제2 스택(ST2)과 제3 스택(ST3) 사이에 위치할 수 있다.
제2 전하생성층(CGL2)은 상술한 제1 전하생성층(CGL1)과 동일한 구조로 이루어질 수 있다. 예를 들어, 제2 전하생성층(CGL2)은 제2 스택(ST2)에 보다 인접하게 배치된 n형 전하생성층(CGL21)과, 캐소드 전극(CE)에 더 인접하게 배치되는 p형 전하생성층(CGL22)을 포함할 수 있다. p형 전하생성층(CGL22)은 n형 전하생성층(CGL21) 상에 배치될 수 있다.
제2 전하생성층(CGL2)은 n형 전하생성층(CGL21) 및 p형 전하생성층(CGL22)이 서로 접한 구조로 이루어질 수 있다. 제1 전하생성층(CGL1) 및 제2 전하생성층(CGL2)은 서로 다른 재료로 이루어질 수도 있고, 동일한 재료로 이루어질 수도 있다.
제2 스택(ST2)은 제2 전하생성층(CGL2) 상에 위치할 수 있으며, 제3 정공수송층(HTL3) 및 제3 전자수송층(ETL3)을 더 포함할 수 있다.
제3 정공수송층(HTL3)은 제2 전하생성층(CGL2) 상에 위치할 수 있다. 제3 정공수송층(HTL3)은 제1 정공수송층(HTL1)과 동일한 물질로 이루어지거나, 제1 정공수송층(HTL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제3 정공수송층(HTL3)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다. 제3 정공수송층(HTL3)이 복수의 층으로 이루어지는 경우, 각 층은 서로 다른 물질을 포함할 수도 있다.
제3 전자수송층(ETL3)은 제3 발광층(EML3) 상에 위치할 수 있으며, 캐소드 전극(CE)과 제3 발광층(EML3) 사이에 위치할 수 있다. 제3 전자수송층(ETL3)은 제1 전자수송층(ETL1)과 동일한 물질 및 동일한 구조로 이루어지거나, 제1 전자수송층(ETL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제3 전자수송층(ETL3)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다. 제3 전자수송층(ETL3)이 복수의 층으로 이루어지는 경우, 각 층은 서로 다른 물질을 포함할 수도 있다.
도면에는 미도시 하였으나, 제1 스택(ST1)과 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 사이, 제2 스택(ST2)과 제1 전하생성층(CGL1) 사이, 제3 스택(ST3)과 제2 전하생성층(CGL2) 사이 중 적어도 어느 하나에는 각각 정공주입층(Hole Injection Layer)이 더 위치할 수도 있다. 상기 정공주입층은 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3)으로 보다 원활하게 정공이 주입되도록 하는 역할을 할 수 있다. 몇몇 실시예에서 상기 정공주입층은 CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다. 몇몇 실시예에서 상기 정공주입층은 제1 스택(ST1)과 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 사이, 제2 스택(ST2)과 제1 전하생성층(CGL1) 사이, 제3 스택(ST3)과 제2 전하생성층(CGL2) 사이에 각각 위치할 수도 있다.
도면에는 미도시 하였으나, 제3 전자수송층(ETL3)과 캐소드 전극(CE) 사이, 제2 전하생성층(CGL2)과 제2 스택(ST2) 사이 및 제1 전하생성층(CGL1)과 제1 스택(ST1) 사이 중 적어도 어느 하나에는 전자주입층(Electron Injection Layer)이 더 위치할 수도 있다. 상기 전자주입층은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다. 또한, 상기 전자주입층은 금속할라이드 화합물일 수 있으며, 예를 들어 MgF2, LiF, NaF, KF, RbF, CsF, FrF, LiI, NaI, KI, RbI, CsI, FrI 및 CaF2 로 이루어진 군에서 선택된 어느 하나 이상일 수 있으나, 이에 한정되지 않는다. 또한 상기 전자주입층은 Yb, Sm, Eu 등의 란탄계 물질을 포함할 수도 있다. 또는 상기 전자주입층은 RbI:Yb, KI:Yb 등과 같이 금속할라이드 물질과 란탄계 물질을 동시에 포함할 수도 있다. 상기 전자주입층이 금속할라이드 물질과 란탄계 물질을 모두 포함하는 경우, 상기 전자주입층은 금속할라이드 물질과 란탄계 물질을 공증착(Co-deposition)하여 형성될 수 있다. 몇몇 실시예에서 상기 전자주입층은 제3 전자수송층(ETL3)과 캐소드 전극(CE) 사이, 제2 전하생성층(CGL2)과 제2 스택(ST2) 사이 및 제1 전하생성층(CGL1)과 제1 스택(ST1) 사이에 각각 위치할 수도 있다.
상술한 구조 이외에도 발광층(OL)의 구조는 변형될 수도 있다. 예시적으로 발광층(OL)은 도 12에 도시된 발광층(OLa)과 같이 변형될 수도 있다. 도 12에 도시된 발광층(OLa)은 도 11에 도시된 구조와 달리 제3 스택(ST3) 상에 제4 스택(ST4)을 더 포함할 수 있으며, 제3 스택(ST3)과 제4 스택(ST4) 사이에 위치하는 제3전하생성층(CGL3)도 더 포함할 수 있다.
제4 스택(ST4)은 제4발광층(EML4)을 포함할 수 있으며, 제4정공수송층(HTL4), 제3전자블록층(BIL3) 및 제4전자수송층(ETL4)을 더 포함할 수 있다.
발광층(OL)이 포함하는 제1 발광층(EML1), 제2 발광층(EML2), 제3 발광층(EML3) 및 제4발광층(EML4)은 각각 상기 제1 색의 광, 예컨대 청색광을 방출할 수 있다. 제1 발광층(EML1), 제2 발광층(EML2), 제3 발광층(EML3) 및 제4발광층(EML4) 중 적어도 어느 하나와, 제1 발광층(EML1), 제2 발광층(EML2), 제3 발광층(EML3) 및 제4발광층(EML4) 중 적어도 다른 하나는 서로 다른 피크 파장 범위의 청색광을 방출할 수 있다.
또는 제1 발광층(EML1), 제2 발광층(EML2), 제3 발광층(EML3) 및 제4발광층(EML4) 중 적어도 어느 하나는 녹색광을 방출하고, 제1 발광층(EML1), 제2 발광층(EML2), 제3 발광층(EML3) 및 제4발광층(EML4) 중 적어도 다른 하나는 청색광을 방출할 수도 있다. 예를 들어, 제1 발광층(EML1), 제2 발광층(EML2), 제3 발광층(EML3) 및 제4발광층(EML4) 중 어느 하나는 녹색 발광층이고, 나머지 3개의 발광층들은 모두 청색 발광층일 수도 있다.
또는 제4 발광층(EML4)은 녹색 발광층이고, 제1 발광층(EML1), 제2 발광층(EML2) 및 제3 발광층(EML3)은 모두 청색 발광층일 수도 있다.
제4정공수송층(HTL4)은 제2전하생성층(CGL2) 상에 위치할 수 있다. 제4정공수송층(HTL4)은 제1정공수송층(HTL1)과 동일한 물질로 이루어지거나, 제1정공수송층(HTL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제4정공수송층(HTL4)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다. 제4정공수송층(HTL4)이 복수의 층으로 이루어지는 경우, 각 층은 서로 다른 물질을 포함할 수도 있다.
제3전자블록층(BIL3)은 제4정공수송층(HTL4) 상에 위치할 수 있으며, 제4정공수송층(HTL4)과 제4발광층(EML4) 사이에 위치할 수 있다. 제3전자블록층(BIL3)은 제1전자블록층(BIL1)과 동일한 물질 및 동일한 구조로 이루어지거나, 제1전자블록층(BIL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 몇몇 다른 실시예에서 제3전자블록층(BIL3)은 생략될 수도 있다.
제4전자수송층(ETL4)은 제4발광층(EML4) 상에 위치할 수 있으며, 제3전하생성층(CGL3)과 제4발광층(EML4) 사이에 위치할 수 있다. 제4전자수송층(ETL4)은 제1전자수송층(ETL1)과 동일한 물질 및 동일한 구조로 이루어지거나, 제1전자수송층(ETL1)이 포함하는 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수도 있다. 제4전자수송층(ETL4)은 단일층으로 이루어지거나, 또는 복수의 층으로 이루어질 수 있다. 제4전자수송층(ETL4)이 복수의 층으로 이루어지는 경우, 각 층은 서로 다른 물질을 포함할 수도 있다.
제3전하생성층(CGL3)은 상술한 제1전하생성층(CGL1)과 동일한 구조로 이루어질 수 있다. 예를 들어, 제3전하생성층(CGL3)은 제2 스택(ST2)에 보다 인접하게 배치된 n형 전하생성층(CGL31)과, 캐소드 전극(CE)에 더 인접하게 배치되는 p형 전하생성층(CGL32)을 포함할 수 있다. p형 전하생성층(CGL32)은 n형 전하생성층(CGL31) 상에 배치될 수 있다.
도면에는 미도시 하였으나, 제4 스택(ST4)과 제3전하생성층(CGL3) 사이에는 상기 전자주입층이 더 위치할 수도 있다. 또한 제4 스택(ST4)과 제2전하생성층(CGL2) 사이에는 상기 정공주입층이 더 위치할 수도 있다.
몇몇 실시예에서, 도 9에 도시된 발광층(OL) 및 도 10에 도시된 발광층(OLa)은 모두 공통적으로 적색 발광층을 포함하지 않을 수 있으며, 이에 따라 상기 제1 색의 광, 예컨대 적색광을 방출하지 않을 수 있다. 즉, 출사광(LE)은 피크 파장이 610nm 내지 약 650nm의 범위인 광 성분을 포함하지 않을 수 있으며, 출사광(LE)은 피크 파장이 440nm 내지 550nm인 광 성분만을 포함할 수 있다.
도 13에 도시된 바와 같이, 비표시 영역(NDA)에서 보호층(117) 상에는 댐부재(DM)가 위치할 수 있다.
댐부재(DM)는 전원 공급 배선(VSL)보다 상대적으로 외측에 위치할 수 있다. 바꾸어 말하면, 도 13에 도시된 바와 같이, 댐부재(DM)와 표시 영역(DA) 사이에 전원 공급 배선(VSL)이 위치할 수 있다. 전원 공급 배선(VSL)은 상술한 제1 도전층에 배치될 수 있다.
몇몇 실시예에서 댐부재(DM)는 복수의 댐을 포함할 수 있다. 예를 들어 댐부재(DM)는 복수의 댐을 포함할 수 있다. 예를 들어 댐부재(DM)는 제1 댐(D1) 및 제2 댐(D2)을 포함할 수 있다.
제1 댐(D1)은 전원 공급 배선(VSL)과 부분적으로 중첩할 수 있으며, 전원 공급 배선(VSL)을 사이에 두고 비아층(130)과 이격될 수 있다 몇몇 실시예에서 제1 댐(D1)은 제2 절연층(117) 상에 위치하는 제1 하부 댐패턴(D11) 및 제1 하부 댐패턴(D11) 상에 위치하는 제1 상부 댐패턴(D12)을 포함할 수 있다.
제2 댐(D2)은 제1 댐(D1)의 외측에 위치할 수 있으며, 제1 댐(D1)과 이격될 수 있다. 몇몇 실시예에서 제2 댐(D2)은 제2 절연층(117) 상에 위치하는 제2 하부 댐패턴(D21) 및 제2 하부 댐패턴(D21) 상에 위치하는 제2 상부 댐패턴(D22)을 포함할 수 있다.
몇몇 실시예에서 제1 하부 댐패턴(D11) 및 제2 하부 댐패턴(D21)은 비아층(130)과 동일한 물질로 이루어지고 비아층(130)과 동시에 형성될 수 있다.
몇몇 실시예에서 제1 상부 댐패턴(D12) 및 제2 상부 댐패턴(D22) 은 화소 정의막(150)과 동일한 물질로 이루어지고 화소 정의막(150)과 동시에 형성될 수 있다.
몇몇 실시예에서 제1 댐(D1) 및 제2 댐(D2)의 높이는 서로 다를 수 있다. 예를 들어 제2 댐(D2)의 높이는 제1 댐(D1)의 높이보다 높을 수 있다. 즉, 표시 영역(DA)에서 멀어질수록 댐부재(DM)가 포함하는 댐의 높이는 점차 증가할 수 있으며, 이에 따라 후술할 봉지층(170)이 포함하는 유기층(173)의 형성과정에서 유기물이 넘치는 것을 보다 효과적으로 차단할 수 있다.
도 10 및 도 13에 도시된 바와 같이, 캐소드 전극(CE) 상에는 제1 캡핑층(160)이 위치할 수 있다. 제1 캡핑층(160)은 제1 발광 영역(LA1), 제2 발광 영역(LA2), 제3 발광 영역(LA3) 및 비발광 영역(NLA)에 공통적으로 배치될 수 있으며, 시야각 특성을 개선하고 외부 발광 효율을 증가시킬 수 있다.
제1 캡핑층(160)은 광투과성을 갖는 무기 물질 및 유기 물질 중 적어도 하나를 포함할 수 있다. 즉, 제1 캡핑층(160)은 무기층으로 이루어지거나, 또는 유기층으로 이루어질 수 있으며, 무기 입자가 포함된 유기층으로 이루어질 수도 있다. 예를 들어, 제1 캡핑층(160)은 트리아민(triamine) 유도체, 카르바졸(carbazole biphenyl) 유도체, 아릴렌디아민(arylenediamine) 유도체 또는 알루미 키노륨 복합체(Alq3) 등을 포함할 수 있다.
또한 제1 캡핑층(160)은 고굴절 물질과 저굴절 물질의 혼합물로 이루어질 수도 있다. 또는 제1 캡핑층(160)은 굴절률이 서로 다른 두개의 층, 예컨대 고굴절층과 저굴절층을 포함할 수도 있다.
몇몇 실시예에서 제1 캡핑층(160)은 캐소드 전극(CE)을 완전히 커버할 수 있다. 몇몇 실시예에서 도 13에 도시된 바와 같이, 제1 캡핑층(160)의 단부는 캐소드 전극(CE)의 단부보다 상대적으로 외측에 위치할 수 있으며, 캐소드 전극(CE)의 단부는 제1 캡핑층(160)에 의해 완전히 커버될 수 있다.
제1 캡핑층(160) 상에는 봉지층(170)이 배치될 수 있다. 봉지층(170)은 수분과 같은 외부 이물질 등으로부터 봉지층(170)의 아래에 위치하는 구성들, 예컨대 발광 소자들(ED1, ED2, ED3)을 보호한다. 봉지층(170)은 제1 발광 영역(LA1), 제2 발광 영역(LA2), 제3 발광 영역(LA3) 및 비발광 영역(NLA)에 공통적으로 배치된다. 몇몇 실시예에서 봉지층(170)은 캐소드 전극(CE)을 직접 커버할 수 있다. 몇몇 실시예에서, 봉지층(170)과 캐소드 전극(CE) 사이에는, 캐소드 전극(CE)을 커버하는 캡핑층(도면 미도시)이 더 배치될 수 있으며, 이러한 경우 봉지층(170)은 캡핑층을 직접 커버할 수 있다. 봉지층(170)은 박막 봉지층(Thin Film Encapsulation Layer)일 수 있다.
몇몇 실시예에서 봉지층(170)은 제1 캡핑층(160) 상에 순차적으로 적층된 하부 무기층(171), 유기층(173) 및 상부 무기층(175)을 포함할 수 있다.
몇몇 실시예에서 하부 무기층(171)은 표시 영역(DA)에서 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)를 커버할 수 있다. 하부 무기층(171)은 비표시 영역(NDA)에서 댐부재(DM)를 커버하고, 댐부재(DM)의 외측까지 연장될 수 있다.
몇몇 실시예에서 하부 무기층(171)은 제1 캡핑층(160)을 완전히 커버할 수 있다. 몇몇 실시예에서 하부 무기층(171)의 단부는 제1 캡핑층(160)의 단부보다 상대적으로 외측에 위치할 수 있으며, 제1 캡핑층(160)의 단부는 하부 무기층(171)에 의해 완전히 커버될 수 있다.
하부 무기층(171)은 복수의 적층된 막을 포함할 수 있다. 하부 무기층(171) 상에는 유기층(173)이 위치할 수 있다. 유기층(173)은 표시 영역(DA)에서 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)를 커버할 수 있다. 몇몇 실시예에서 유기층(173)의 일부는 비표시 영역(NDA)에 위치하되, 댐부재(DM)의 외측에는 위치하지 않을 수 있다. 유기층(173)의 일부가 제1 댐(D1)보다 내측에 위치하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 몇몇 다른 실시예에서 유기층(173)의 일부는 제1 댐(D1)과 제2 댐(D2) 사이의 공간에 수용되고, 유기층(173)의 단부는 제1 댐(D1)과 제2 댐(D2) 사이의 영역에 위치할 수도 있다.
유기층(173) 상에는 상부 무기층(175)이 위치할 수 있다. 상부 무기층(175)은 유기층(173)을 커버할 수 있다. 몇몇 실시예에서 상부 무기층(175)은 비표시 영역(NDA)에서 하부 무기층(171)과 직접 접촉하여 무기-무기 접합을 형성할 수 있다. 몇몇 실시예에서 상부 무기층(175)의 단부와 하부 무기층(171)의 단부의 단부는 실질적으로 정렬될 수도 있다. 상부 무기층(175)은 복수의 적층된 막을 포함할 수 있다.
몇몇 실시예에서 하부 무기층(171) 및 상부 무기층(175)은 각각 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 실리콘 산질화물(SiON), 리튬 플로라이드 등으로 이루어질 수 있다.
몇몇 실시예에서 유기층(173)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지 등으로 이루어질 수 있다.
이하 도 1 내지 도 13에 부가하여 도 14 내지 도 16을 더 참조하여 색 변환 기판(30)에 대해 설명한다.
도 14는 일 실시예에 따른 표시 장치의 색 변환 기판에서, 제3 컬러 필터의 개략적인 배치를 도시한 평면도이다. 도 15는 일 실시예에 따른 표시 장치의 색 변환 기판에서, 제1 컬러 필터의 개략적인 배치를 도시한 평면도이다. 도 16은 일 실시예에 따른 표시 장치의 색 변환 기판에서, 제2 컬러 필터의 개략적인 배치를 도시한 평면도이다.
도 10, 및 도 13에 도시된 제2 베이스부(310)는 투광성을 갖는 재질로 이루어질 수 있다.
몇몇 실시예에서 제2 베이스부(310)는 유리 기판 또는 플라스틱 기판을 포함할 수 있다. 몇몇 실시예에서 제2 베이스부(310)는 유리 기판 또는 플라스틱 기판 상에 위치하는 별도의 층, 예시적으로 무기막 등의 절연층 등을 더 포함할 수도 있다.
몇몇 실시예에서 제2 베이스부(310)에는 복수의 투광 영역(TA1, TA2, TA3) 및 차광 영역(BA)이 정의될 수 있음은 상술한 바와 같다. 제2 베이스부(310)가 유리 기판을 포함할 경우, 제2 베이스부(310)의 굴절률은 약 1.5 일 수 있다.
도 10, 및 도 13에 도시된 바와 같이, 표시 기판(10)을 향하는 제2 베이스부(310)의 일면 상에는 컬러 필터층이 배치될 수 있다. 컬러 필터층은 컬러 필터들(231, 233, 235)들과 차광 패턴(250)을 포함할 수 있다.
도 10, 도 13, 도 14 내지 도 16에 도시된 바와 같이, 컬러 필터들(231, 233, 235)은 각각 투광 영역(TA1, TA2, TA3)과 중첩하도록 배치될 수 있다. 차광 패턴(250)은 차광 영역(BA)에 중첩하도록 배치될 수 있다. 제1 컬러 필터(231)는 제1 투광 영역(TA1)에 중첩하고, 제2 컬러 필터(233)는 제2 투광 영역(TA2)에 중첩하고, 제3 컬러 필터(235)는 제3 투광 영역(TA3)에 중첩할 수 있다. 차광 패턴(250)은 차광 영역(BA)과 중첩하도록 배치되어 광의 투과를 차단할 수 있다. 몇몇 실시예에서 차광 패턴(250)은 평면상 대략 격자 형태로 배치될 수 있다. 일 실시예에서, 차광 패턴(250)은 제2 베이스부(310)의 일면 상의 제1 차광 패턴부(235a), 제1 차광 패턴부(235a) 상의 제2 차광 패턴부(231a), 및 제2 차광 패턴부(231a) 상의 제3 차광 패턴부(233a)를 포함할 수 있다. 제1 차광 패턴부(235a)는 제3 컬러 필터(235)와 동일한 물질을 포함할 수 있고, 제2 차광 패턴부(231a)는 제1 컬러 필터(231)와 동일한 물질을 포함할 수 있고, 제3 차광 패턴부(233a)는 제2 컬러 필터(233)와 동일한 물질을 포함할 수 있다. 즉, 차광 패턴(250)은 차광 영역(BA) 상에서, 제2 베이스부(310)의 일면으로부터 제1 차광 패턴부(235a), 제2 차광 패턴부(231a), 및 제3 차광 패턴부(233a)가 순차 적층된 구조를 포함할 수 있다. 차광 패턴(250)은 차광 영역(BA) 상에서, 제2 베이스부(310)의 일면으로부터 제1 차광 패턴부(235a), 제2 차광 패턴부(231a), 및 제3 차광 패턴부(233a)가 순차 적층된 구조를 가지면, 차광 영역(BA)으로 외광(La)이 입사되는 경우, 도 8에 도시된 바와 같이, 제1 차광 패턴부(235a)를 투과하면서 상기 제3 색의 광을 제외한 상기 제1 색의 광 및 상기 제2 색의 광은 모두 제1 차광 패턴부(235a)에 의해 흡수되고, 상기 제3 색의 광도 제2 및 제3 차광 패턴부(231a, 233a)을 투과하면서 흡수될 수 있다. 다만, 도시되지 않았으나, 제1 차광 패턴부(235a)에 의해 투과되지 않고 제1 타광 패턴부(235a)와 제2 베이스부(310)의 계면에서 외부로 반사된 광이 일부 존재할 수 있다. 이 때의 광은 상기 제3 색의 광일 수 있다.
다른 몇몇 실시예에서, 몇몇 실시예에서 차광 패턴(250)은 유기 차광 물질을 포함할 수 있으며, 유기 차광 물질의 코팅 및 노광 공정 등을 통해 형성될 수 있다. 예를 들어, 상기 유기 차광 물질은 블랙 매트릭스를 포함할 수 있다.
제1 컬러 필터(231)는 청색광 및 녹색광을 차단하는 차단 필터로 기능할 수 있다. 몇몇 실시예에서 제1 컬러 필터(231)는 상기 제1 색의 광(예컨대, 적색광)을 선택적으로 투과시키고 상기 제2 색의 광(예컨대, 녹색광) 및 상기 제3 색의 광(예컨대, 청색광)을 차단하거나 흡수할 수 있다. 예시적으로 제1 컬러 필터(231)는 적색 컬러 필터(red color filter)일 수 있으며, 적색의 색재(red colorant)를 포함할 수 있다. 제1 컬러 필터(231)는 베이스 수지 및 상기 베이스 수지 내에 분산된 적색의 색재를 포함할 수 있다.
제2 컬러 필터(233)는 청색광 및 적색광을 차단하는 차단 필터로 기능할 수 있다. 몇몇 실시예에서 제2 컬러 필터(233)는 상기 제2 색의 광(예컨대, 녹색광)을 선택적으로 투과시키고 상기 제3 색의 광(예컨대, 청색광) 및 상기 제1 색의 광(예컨대, 적색광)을 차단하거나 흡수할 수 있다. 예시적으로 제2 컬러 필터(233)는 녹색 컬러 필터(green color filter)일 수 있으며, 녹색의 색재(green colorant)를 포함할 수 있다.
제3 컬러 필터(235)는 상기 제3 색의 광(예컨대, 청색광)을 선택적으로 투과시키고 상기 제1 색의 광(예컨대, 적색광) 및 상기 제2 색의 광(예컨대, 녹색광)을 차단하거나 흡수할 수 있다. 몇몇 실시예에서 제3 컬러 필터(235)는 청색 컬러 필터(blue color filter)일 수 있으며, 청색염료(blue dye) 또는 청색안료(blue pigment)와 같은 청색의 색재(blue colorant)를 포함할 수 있다. 본 명세서에서 색재(colorant)란, 염료(dye) 및 안료(pigment)를 모두 포함하는 개념이다.
도 10, 및 도 13에 도시된 바와 같이, 제2 베이스부(310)의 일면 상에는 차광 패턴(250), 제1 컬러 필터(231), 제2 컬러 필터(233) 및 제3 컬러 필터(235)를 커버하는 저굴절층(391)이 위치할 수 있다. 몇몇 실시예에서 저굴절층(391)은 제1 컬러 필터(231), 제2 컬러 필터(233) 및 제3 컬러 필터(235)와 직접 접촉할 수 있다. 또한 몇몇 실시예에서 저굴절층(391)은 차광 패턴(250)과도 직접 접촉할 수 있다.
저굴절층(391)은 파장 변환 패턴(340, 350), 및 광 투과 패턴(330)보다 낮은 굴절률을 가질 수 있다. 예를 들어, 저굴절층(391)은 무기물질로 이루어질 수 있다. 예를 들어, 저굴절층(391)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다. 몇몇 실시예에서, 저굴절층(391)의 굴절률을 낮추기 위해 저굴절층 내부에 복수의 중공 입자들이 형성될 수도 있다.
저굴절층(391)과 파장 변환 패턴(340, 350) 사이 및 저굴절층(391)과 광 투과 패턴(330) 사이에는 저굴절 캡핑층(392)이 더 배치될 수 있다. 몇몇 실시예에서, 저굴절 캡핑층(392)은 파장 변환 패턴(340, 350), 및 광 투과 패턴(330)과 직접 접촉할 수 있다. 또한 몇몇 실시예에서 저굴절 캡핑층(392)은 뱅크 패턴(370)과도 직접 접촉할 수 있다.
저굴절 캡핑층(392)은 파장 변환 패턴(340, 350), 및 광 투과 패턴(330)보다 낮은 굴절률을 가질 수 있다. 예를 들어, 저굴절 캡핑층(392)은 무기물질로 이루어질 수 있다. 예를 들어, 저굴절 캡핑층(392)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다. 몇몇 실시예에서, 저굴절 캡핑층(392)의 굴절률을 낮추기 위해 저굴절층 내부에 복수의 중공 입자들이 형성될 수도 있다.
저굴절 캡핑층(392)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 제1 컬러 필터(231), 제2 컬러 필터(233) 및 제3 컬러 필터(235) 등을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한 저굴절 캡핑층(392)은 제1 컬러 필터(231), 제2 컬러 필터(233) 및 제3 컬러 필터(235)에 포함된 색재가 제1 컬러 필터(231), 제2 컬러 필터(233) 및 제3 컬러 필터(235)와 다른 구성, 예컨대 제1 파장 변환 패턴(340) 및 제2 파장 변환 패턴(350) 등으로 확산되는 것을 방지할 수 있다.
몇몇 실시예에서 저굴절층(391) 및 저굴절 캡핑층(392)은 비표시 영역(NDA)에서 차광 패턴(250)의 측면을 감쌀 수 있다. 또한 몇몇 실시예에서 저굴절층(391)은 비표시 영역(NDA)에서 제2 베이스부(310)와 직접 접촉할 수 있다.
표시 기판(10)을 향하는 저굴절 캡핑층(392)의 일면 상에는 뱅크 패턴(370)이 위치할 수 있다. 몇몇 실시예에서 뱅크 패턴(370)은 저굴절 캡핑층(392)의 일면 바로 위에 위치하고 저굴절 캡핑층(392)과 직접 접촉할 수 있다.
몇몇 실시예에서 뱅크 패턴(370)은 비발광 영역(NLA) 또는 차광 영역(BA)과 중첩하도록 배치될 수 있다. 몇몇 실시예에서 뱅크 패턴(370)은 도 15에 도시된 바와 같이 평면상에서 제1 투광 영역(TA1), 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)을 둘러쌀 수 있다. 뱅크 패턴(370)은 제1 파장 변환 패턴(340), 제2 파장 변환 패턴(350) 및 광투과 패턴(330)이 배치되는 공간을 구획할 수 있다.
몇몇 실시예에서 뱅크 패턴(370)은 일체로 연결된 하나의 패턴으로 이루어질 수도 있으나, 이에 한정되는 것은 아니다. 다른 실시예에서, 뱅크 패턴(370) 중 제1 투광 영역(TA1)을 둘러싸는 부분, 뱅크 패턴(370) 중 제2 투광 영역(TA2)을 둘러싸는 부분 및 뱅크 패턴(370) 중 제3 투광 영역(TA3)을 둘러싸는 부분은 서로 분리된 개별 패턴으로 구성될 수도 있다.
제1 파장 변환 패턴(340), 제2 파장 변환 패턴(350) 및 광투과 패턴(330)이 노즐 등을 이용하여 잉크 조성물을 토출하는 방식, 즉 잉크젯 프린팅 방식으로 형성되는 경우, 뱅크 패턴(370)은 토출된 잉크 조성물을 원하는 위치에 안정적으로 위치시키는 가이드 역할을 할 수 있다. 즉, 뱅크 패턴(370)은 격벽으로 기능할 수 있다.
몇몇 실시예에서 뱅크 패턴(370)은 화소 정의막(150)과 중첩할 수 있다.
도 13에 도시된 바와 같이 몇몇 실시예에서 뱅크 패턴(370)은 비표시 영역(NDA) 내에 더 위치할 수 있다. 뱅크 패턴(370)은 비표시 영역(NDA)에서 차광 패턴(250)과 중첩할 수 있다.
몇몇 실시예에서 뱅크 패턴(370)은 광경화성을 갖는 유기물을 포함할 수 있다. 또한 몇몇 실시예에서 뱅크 패턴(370)은 광경화성을 갖고 차광물질을 포함하는 유기물을 포함할 수 있다. 뱅크 패턴(370)이 차광성을 갖는 경우, 표시 영역(DA)에서 서로 이웃하는 발광 영역 간에 광이 침범하는 것을 방지할 수 있다. 예를 들어, 뱅크 패턴(370)은 제2 발광 소자(ED2)에서 방출된 출사광(LE)이 제1 발광 영역(LA1)과 중첩하는 제1 파장 변환 패턴(340)에 입사하는 것을 저지할 수 있다. 또한 뱅크 패턴(370)은 비발광 영역(NLA) 및 비표시 영역(NDA)에서 뱅크 패턴(370)의 하부에 위치하는 구성들로 외광이 침투하는 것을 차단하거나 저지할 수 있다.
도 10, 및 도 13에 도시된 바와 같이, 저굴절층(391)의 하부상에는 제1 파장 변환 패턴(340), 제2 파장 변환 패턴(350) 및 광투과 패턴(330)이 위치할 수 있다. 몇몇 실시예에서 제1 파장 변환 패턴(340), 제2 파장 변환 패턴(350) 및 광투과 패턴(330)은 표시 영역(DA) 내에 위치할 수 있다.
광투과 패턴(330)은 제3 발광 영역(LA3) 또는 제3 발광 소자(ED3)와 중첩할 수 있다. 광투과 패턴(330)은 제3 투광 영역(TA3)에서 뱅크 패턴(370)에 의해 구획된 공간 내에 위치할 수 있다.
몇몇 실시예에서 광투과 패턴(330)은 섬형의 패턴(island shape pattern)으로 이루어질 수 있다. 도면에는 광투과 패턴(330)이 차광 영역(BA)과는 비중첩하는 것으로 도시되어 있으나, 이는 하나의 예시일 뿐이다. 몇몇 다른 실시예에서, 광투과 패턴(330)의 일부는 차광 영역(BA)과 중첩할 수도 있다.
광투과 패턴(330)은 입사광을 투과시킬 수 있다. 제3 발광 소자(ED3)에서 제공된 출사광(LE)은 상술한 바와 같이 청색광일 수 있다. 청색광인 출사광(LE)은 광투과 패턴(330) 및 제3 컬러 필터(235)를 투과하여 표시 장치(1)의 외부로 출사된다. 즉, 제3 발광 영역(LA3)에서 표시 장치(1)의 외부로 출사되는 제3 광(L3)은 청색광일 수 있다.
몇몇 실시예에서 광투과 패턴(330)은 제3 베이스 수지(331)를 포함할 수 있으며, 제3 베이스 수지(331) 내에 분산된 제3 산란체(333)를 더 포함할 수 있다. 이하에서는, 광투과 패턴(330) 및 파장 변환 패턴(340, 350)들이 포함하는 베이스 수지, 산란체, 및/또는 파장 시프터를 명명하면서 각 구성들에 "제1", "제2", 및 "제3"이라는 서수를 붙여 광투과 패턴(330) 및 파장 변환 패턴(340, 350)들 간의 구성들을 구분하고 있지만, 광투과 패턴(330), 파장 변환 패턴(340, 350)들의 각 구성들에 병기된 상기 "제1", "제2", "제3" 서수는 이에 제한되지 않고, 그 순서들이 바뀌어 각 구성들에 병기될 수 있음은 물론이다.
제3 베이스 수지(331)는 광 투과율이 높은 재료로 이루어질 수 있다. 몇몇 실시예에서 제3 베이스 수지(331)는 유기물질로 이루어질 수 있다. 예를 들어 제3 베이스 수지(331)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
제3 산란체(333)는 제3 베이스 수지(331)와 상이한 굴절률을 가지고 제3 베이스 수지(331)와 광학 계면을 형성할 수 있다. 예를 들어, 제3 산란체(333)는 광 산란 입자일 수 있다. 제3 산란체(333)는 투과광의 적어도 일부를 산란시킬 수 있는 재료이면 특별히 제한되지 않으나, 예를 들어 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등을 예시할 수 있고, 상기 유기입자의 재료로는 아크릴계 수지 또는 우레탄계 수지 등을 예시할 수 있다. 예를 들어, 일 실시예에 따른 제3 산란체(333)는 산화 티타늄(TiO2)을 포함할 수 있다.
제3 산란체(333)는 광투과 패턴(330)을 투과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광의 입사 방향과 무관하게 랜덤한 방향으로 광을 산란시킬 수 있다. 몇몇 실시예에서 광투과 패턴(330)은 뱅크 패턴(370)과 직접 접촉할 수 있다.
제1 파장 변환 패턴(340)은 제1 발광 영역(LA1) 또는 제1 발광 소자(ED1) 또는 제1 투광 영역(TA1)과 중첩할 수 있다.
몇몇 실시예에서 제1 파장 변환 패턴(340)은 제1 투광 영역(TA1)에서 뱅크 패턴(370)에 의해 구획된 공간 내에 위치할 수 있다.
몇몇 실시예에서 제1 파장 변환 패턴(340)은 도 15에 도시된 바와 같이 아일랜드 패턴 형태로 이루어질 수 있다. 도면에는 제1 파장 변환 패턴(340)이 차광 영역(BA)과는 비중첩하는 것으로 도시되어 있으나, 이는 하나의 예시일 뿐이다. 몇몇 다른 실시예에서, 제1 파장 변환 패턴(340)의 일부는 차광 영역(BA)과 중첩할 수도 있다. 몇몇 실시예에서 제1 파장 변환 패턴(340)은 뱅크 패턴(370)과 직접 접촉할 수 있다.
제1 파장 변환 패턴(340)은 후술할 제1 파장 시프터(345)를 통해 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 몇몇 실시예에서 제1 파장 변환 패턴(340)은 제1 발광 소자(ED1)에서 제공된 출사광(LE)을 610nm 내지 650nm 범위의 피크 파장을 갖는 적색광으로 변환하여 출사할 수 있다.
몇몇 실시예에서 제1 파장 변환 패턴(340)은 제1 베이스 수지(341) 및 제1 베이스 수지(341) 내에 분산된 제1 파장 시프터(345)를 포함할 수 있으며, 제1 베이스 수지(341) 내에 분산된 제1 산란체(343)를 더 포함할 수 있다.
제1 베이스 수지(341)는 광 투과율이 높은 재료로 이루어질 수 있다. 몇몇 실시예에서 제1 베이스 수지(341)는 유기물질로 이루어질 수 있다. 몇몇 실시예에서 제1 베이스 수지(341)는 제3 베이스 수지(331)와 동일한 물질로 이루어지거나, 제3 베이스 수지(331)의 구성물질로 예시된 물질 중 적어도 하나를 포함할 수 있다.
제1 파장 시프터(345)의 예로는 양자점, 양자 막대 또는 형광체 등을 들 수 있다. 예를 들어 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
상기 양자점은 반도체 나노 결정 물질일 수 있다. 상기 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 빛을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 상기 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; InZnP, AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InAlP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물 SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 파장 시프터(345)가 방출하는 광은 약 45nm 이하, 또는 약 40nm 이하, 또는 약 30nm 이하의 발광 파장 스펙트럼 반치폭(full width of half maximum, FWHM)을 가질 수 있으며 이를 통해 표시 장치(1)가 표시하는 색의 색 순도와 색 재현성을 더욱 개선할 수 있다. 또, 제1 파장 시프터(345)가 방출하는 광은 입사광의 입사 방향과 무관하게 여러 방향을 향하여 방출될 수 있다. 이를 통해 제1 투광 영역(TA1)에서 표시되는 제1 색의 측면 시인성을 향상시킬 수 있다.
제1 발광 소자(ED1)에서 제공된 출사광(LE) 중 일부는 제1 파장 시프터(345)에 의해 적색광으로 변환되지 않고 제1 파장 변환 패턴(340)을 투과하여 방출될 수 있다. 출사광(LE)중 제1 파장 변환 패턴(340)에 의해 변환되지 않고 제1 컬러 필터(231)에 입사한 성분은, 제1 컬러 필터(231)에 의해 차단될 수 있다. 반면, 출사광(LE)중 제1 파장 변환 패턴(340)에 의해 변환된 적색광은 제1 컬러 필터(231)를 투과하여 외부로 출사된다. 즉, 제1 투광 영역(TA1)을 통해 표시 장치(1)의 외부로 출사되는 제1 광(L1)은 적색광일 수 있다.
제1 산란체(343)는 제1 베이스 수지(341)와 상이한 굴절률을 가지고 제1 베이스 수지(341)와 광학 계면을 형성할 수 있다. 예를 들어, 제1 산란체(343)는 광 산란 입자일 수 있다. 이외 제1 산란체(343)에 대한 구체적 설명은 제3 산란체(333)에 대한 설명과 실질적으로 동일하거나 유사한 바, 생략한다.
제2 파장 변환 패턴(350)은 제2 투광 영역(TA2)에서 뱅크 패턴(370)에 의해 구획된 공간 내에 위치할 수 있다.
몇몇 실시예에서 제2 파장 변환 패턴(350)은 도 19에 도시된 바와 같이 아일랜드 패턴 형태로 이루어질 수 있다. 몇몇 실시예에서 도면에 도시된 바와는 달리, 제2 파장 변환 패턴(350)의 일부는 차광 영역(BA)과 중첩할 수도 있다. 몇몇 실시예에서 제2 파장 변환 패턴(350)은 뱅크 패턴(370)과 직접 접촉할 수 있다.
제2 파장 변환 패턴(350)은 후술할 제2 파장 시프터(355)를 통해 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 몇몇 실시예에서 제2 파장 변환 패턴(350)은 제2 발광 소자(ED2)에서 제공된 출사광(LE)을 약 510nm 내지 약 550nm 범위인 녹색광으로 변환하여 출사할 수 있다.
몇몇 실시예에서 제2 파장 변환 패턴(350)은 제2 베이스 수지(351) 및 제2 베이스 수지(351) 내에 분산된 제2 파장 시프터(355)를 포함할 수 있으며, 제2 베이스 수지(351) 내에 분산된 제2 산란체(353)를 더 포함할 수 있다.
제2 베이스 수지(351)는 광 투과율이 높은 재료로 이루어질 수 있다. 몇몇 실시예에서 제2 베이스 수지(351)는 유기물질로 이루어질 수 있다. 몇몇 실시예에서 제2 베이스 수지(351)는 제3 베이스 수지(331)와 동일한 물질로 이루어지거나, 제3 베이스 수지(331)의 구성물질로 예시된 물질 중 적어도 하나를 포함할 수 있다.
제2 파장 시프터(355)의 예로는 양자점, 양자 막대 또는 형광체 등을 들 수 있다. 제2 파장 시프터(355)에 대한 보다 구체적인 설명은 제1 파장 시프터(345)의 설명에서 상술한 바와 실질적으로 동일하거나 유사한 바 생략한다.
몇몇 실시예에서 제1 파장 시프터(345) 및 제2 파장 시프터(355)는 모두 양자점으로 이루어질 수 있다. 이러한 경우 제2 파장 시프터(355)를 이루는 양자점의 입자 크기는 제1 파장 시프터(345)를 이루는 양자점의 입자 크기보다 작을 수 있다.
제2 산란체(353)는 제2 베이스 수지(351)와 상이한 굴절률을 가지고 제2 베이스 수지(351)와 광학 계면을 형성할 수 있다. 예를 들어, 제2 산란체(353)는 광 산란 입자일 수 있다. 이외 제2 산란체(353)에 대한 구체적 설명은 제1 산란체(343)에 대한 설명과 실질적으로 동일하거나 유사한 바, 생략한다.
제2 파장 변환 패턴(350)에는 제3 발광 소자(ED3)에서 방출된 출사광(LE)이 제공될 수 있으며, 제2 파장 시프터(355)는 제3 발광 소자(ED3)에서 제공된 출사광(LE)을 약 510nm 내지 약 550nm 범위의 피크 파장을 갖는 녹색광으로 변환하여 방출할 수 있다.
청색광인 출사광(LE) 중 일부는 제2 파장 시프터(355)에 의해 녹색광으로 변환되지 않고 제2 파장 변환 패턴(350)을 투과할 수 있으며, 이는 제2 컬러 필터(233)에 의해 차단될 수 있다. 반면, 출사광(LE) 중 제2 파장 변환 패턴(350)에 의해 변환된 녹색광은 제2 컬러 필터(233)를 투과하여 외부로 출사된다. 이에 따라 제2 투광 영역(TA2)에서 표시 장치(1)의 외부로 출사되는 제2 광(L2)은 녹색광일 수 있다.
몇몇 실시예에서 캡핑층(393)은 비표시 영역(NDA)에서 뱅크 패턴(370)의 외측면을 감쌀 수 있다. 또한 캡핑층(393)은 비표시 영역(NDA)에서 저굴절 캡핑층(392)과 직접 접촉할 수 있다.
몇몇 실시예에서 캡핑층(393)은 무기물로 이루어질 수 있다. 몇몇 실시예에서 캡핑층(393)은 저굴절층(391)과 동일한 물질로 이루어지거나, 저굴절층(391)의 설명에서 언급된 물질 중 적어도 하나를 포함할 수 있다. 저굴절층(391) 및 캡핑층(393)이 모두 무기물로 이루어지는 경우, 비표시 영역(NDA)에서 저굴절층(391)과 캡핑층(393)은 서로 직접 접촉하여 무기-무기 접합을 형성할 수 있다.
상술한 바와 같이 비표시 영역(NDA)에서 색 변환 기판(30)과 표시 기판(10) 사이에는 실링 부재(50)가 위치할 수 있다.
실링 부재(50)는 봉지층(170)과 중첩할 수 있다. 보다 구체적으로 실링 부재(50)는 하부 무기층(171) 및 상부 무기층(175)과 중첩하고 상기 유기층(173)과는 비중첩할 수 있다. 몇몇 실시예에서 실링 부재(50)는 봉지층(170)과 직접 접촉할 수 있다. 보다 구체적으로 실링 부재(50)는 상부 무기층(175) 바로 위에 위치하고 상부 무기층(175)과 직접 접촉할 수 있다.
몇몇 실시예에서 실링 부재(50)의 아래에 위치하는 상부 무기층(175) 및 하부 무기층(171)은 실링 부재(50)의 외측까지 연장될 수 있다.
실링 부재(50)는 비표시 영역(NDA)에서 컬러 패턴(250), 제1 컬러 필터(231) 및 뱅크 패턴(370)과 중첩할 수 있다. 몇몇 실시예에서 실링 부재(50)는 뱅크 패턴(370)을 커버하는 캡핑층(393)과 직접 접촉할 수 있다.
실링 부재(50)는 접속 패드(PD)와 연결된 배선 등을 포함하는 게이트 메탈(WR)과 중첩할 수 있다. 실링 부재(50)가 게이트 메탈(WR)과 중첩하도록 배치됨에 따라, 비표시 영역(NDA)의 폭을 감소시킬 수 있다.
색 변환 기판(30), 표시 기판(10) 및 실링 부재(50) 사이의 공간에는 충진재(70)가 위치할 수 있음은 상술한 바와 같다. 몇몇 실시예에서 충진재(70)는 도 10, 및 도 13에 도시된 바와 같이, 캡핑층(393) 및 봉지층(170)의 상부 무기층(175)과 직접 접촉할 수 있다.
일 실시예에 따른 표시 장치(1)의 제2 베이스부(310)의 컬러 필터(231, 233, 235)들과 접하는 면의 반대면에는 반사 방지 필름(AF)이 더 배치될 수 있다. 반사 방지 필름(AF)은 제2 베이스부(310)의 컬러 필터(231, 233, 235)들과 접하는 면의 반대면에 배치되어 외광이 표시 장치(1) 내부로 입사되는 것을 최소화할 수 있다. 반사 방지 필름(AF)은 표시면 측에 위치하는 제1 면과, 상기 제1 면의 반대면인 제2 면(제2 베이스부(310)와 접촉하는 면)을 포함하고, 상기 제1 면에서 반사된 외광과 상기 제2 면에서 반사된 외광들을 상호 간섭시키는 원리로 외광의 표시 장치(1) 내부로의 입사를 최소화할 수 있다. 도시되지 않았지만, 반사 방지 필름(AF)은 복수개의 굴절률이 조절된 층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 17은 일 실시예에 따른 표시 장치의 화소의 트랜지스터의 평면도이다. 도 18은 도 17의 반도체층을 보여주는 평면도이다. 도 19는 도 17의 게이트 절연층을 보여주는 평면도이다. 도 20은 도 17의 제2 도전층을 보여주는 평면도다. 도 21은 도 17의 X3-X3’선을 따라 절단한 단면도이다. 도 22는 도 17의 X4-X4’선을 따라 절단한 단면도이다. 도 23은 도 17의 X5-X5’선을 따라 절단한 단면도이다.
도 17 내지 도 23을 참조하면, 제1 베이스부(110) 상에는 상술한 하부 차광층(BML), 및 데이터 배선(DTL)을 포함하는 상기 제1 도전층이 배치될 수 있다.
상기 제1 도전층 상에는 버퍼층(111)이 배치될 수 있다.
버퍼층(111) 상에는 반도체층(ACT)이 배치될 수 있다.
반도체층(ACT)은 제1 반도체부(ACT1), 제1 반도체부(ACT1)의 제1 방향(X) 타측의 제2 반도체부(ACT2), 및 제1 반도체부(ACT1)의 제1 방향(X) 일측의 제3 반도체부(ACT3)를 포함할 수 있다.
제2 반도체부(ACT2) 및 제3 반도체부(ACT3)는 각각 제2 반도체부(ACT2) 및 제3 반도체부(ACT3)를 두께 방향으로 관통하는 반도체 오픈부(OP_ACT2, OP_ACT3)를 포함할 수 있다. 각 반도체 오픈부(OP_ACT2, OP_ACT3)의 평면 형상은 도 17에 도시된 바와 같이, 직사각형 형상일 수 있으나, 이에 제한되지 않고 원형, 타원형, 기타 다각형 형상일 수도 있다.
제1 반도체부(ACT1)는 제1 방향(X)에서 반도체 오픈부(OP_ACT2, OP_ACT3)와 중첩하는 제1-1 반도체부(ACT11), 제1-1 반도체부(ACT11)의 제2 방향(Y) 일측의 제1-2 반도체부(ACT12), 및 제1-1 반도체부(ACT11)의 제2 방향(Y) 타측의 제1-3 반도체부(ACT13)를 포함할 수 있다. 제1-2 반도체부(ACT12), 및 제1-3 반도체부(ACT13)는 각각 제1 방향(X)에서 반도체 오픈부(OP_ACT2, OP_ACT3)와 중첩하지 않을 수 있다. 제1 반도체부(ACT1)는 제2 방향(Y)을 따라 연장된 게이트 전극(GE), 및 게이트 절연층(115)과 두께 방향에서 중첩할 수 있다.
제2 반도체부(ACT2)는 반도체 오픈부(OP_ACT2)를 포함하는 제2-1 반도체부(ACT21), 제2-1 반도체부(ACT21)의 제2 방향(Y) 일측의 제2-2 반도체부(ACT22), 및 제2-1 반도체부(ACT21)의 제2 방향(Y) 타측의 제2-3 반도체부(ACT23)를 포함할 수 있다. 제2-2 반도체부(ACT22), 및 제2-3 반도체부(ACT23)는 반도체 오픈부(OP_ACT2)와 중첩하지 않을 수 있다. 제2-1 반도체부(ACT21)는 평면상 반도체 오픈부(OP_ACT2)와 제1 반도체부(ACT1) 사이의 제2-1-1 반도체부(ACT21a), 평면상 반도체 오픈부(OP_ACT2)의 제1 방향(X) 타측의 제2-1-2 반도체부(ACT21b), 및 평면상 반도체 오픈부(OP_ACT2)와 제2-1-2 반도체부(ACT21b) 사이의 제2-1-3 반도체부(ACT21c)를 포함할 수 있다. 제2-1-2 반도체부(ACT21b)는 제1 연결 전극(ACNE1)과 중첩하고, 제2-1-1 반도체부(ACT21a) 및 제2-1-3 반도체부(ACT21c)는 각각 제1 연결 전극(ACNE1)과 중첩하지 않을 수 있다. 제2-2 반도체부(ACT22)의 제1 방향(X) 타측, 및 제2 방향(Y) 타측 일 부분은 게이트 절연층(115) 및 제1 연결 전극(ACNE1)의 제1-1 연결 전극(ACNE11)과 중첩할 수 있다. 제2-3 반도체부(ACT23)의 제1 방향(X) 타측, 및 제2 방향(Y) 일측 일 부분은 게이트 절연층(115) 및 제1 연결 전극(ACNE1)의 제1-1 연결 전극(ACNE11)과 중첩할 수 있다.
제3 반도체부(ACT3)는 반도체 오픈부(OP_ACT3)를 포함하는 제3-1 반도체부(ACT31), 제3-1 반도체부(ACT31)의 제2 방향(Y) 일측의 제3-2 반도체부(ACT32), 및 제3-1 반도체부(ACT31)의 제2 방향(Y) 타측의 제3-3 반도체부(ACT33)를 포함할 수 있다. 제3-2 반도체부(ACT32), 및 제3-3 반도체부(ACT33)는 반도체 오픈부(OP_ACT3)와 중첩하지 않을 수 있다.
제3-1 반도체부(ACT31)는 평면상 반도체 오픈부(OP_ACT3)와 제1 반도체부(ACT1) 사이의 제3-1-1 반도체부(ACT31a), 평면상 반도체 오픈부(OP_ACT3)의 제1 방향(X) 일측의 제3-1-2 반도체부(ACT31b), 및 평면상 반도체 오픈부(OP_ACT3)와 제3-1-2 반도체부(ACT31b) 사이의 제3-1-3 반도체부(ACT31c)를 포함할 수 있다. 제3-1-2 반도체부(ACT31b)는 제2 연결 전극(ACNE2)과 중첩하고, 제3-1-1 반도체부(ACT31a) 및 제3-1-3 반도체부(ACT31c)는 각각 제2 연결 전극(ACNE2)과 중첩하지 않을 수 있다. 제3-2 반도체부(ACT32)의 제1 방향(X) 일측, 및 제2 방향(Y) 타측 일 부분은 게이트 절연층(115) 및 제2 연결 전극(ACNE2)의 제2-1 연결 전극(ACNE21)과 중첩할 수 있다. 제3-3 반도체부(ACT33)의 제1 방향(X) 일측, 및 제2 방향(Y) 일측 일 부분은 게이트 절연층(115) 및 제2 연결 전극(ACNE2)의 제2-1 연결 전극(ACNE21)과 중첩할 수 있다.
반도체층(ACT) 상에는, 게이트 절연층(115)이 배치될 수 있다. 게이트 절연층(115)은 연결 전극(ACNE1, ACNE2) 및 게이트 전극(GE)과 중첩할 수 있다. 연결 전극(ACNE1, ACNE2) 각각과 중첩하는 게이트 절연층(115)은 절연 만입부(RP_115) 및 콘택홀(CNT1, CNT2)들을 포함할 수 있다. 도 17 및 도 19에 도시된 바와 같이, 절연 만입부(RP_115)는 게이트 절연층(115)의 일변로부터 상술한 반도체 오픈부(OP_ACT2, OP_ACT3)와 각각 멀어지는 방향으로 만입될 수 있다.
연결 전극(ACNE1, ACNE2) 각각과 중첩하는 게이트 절연층(115)은 제2 방향(Y)을 따라 연장된 변들, 및 제1 방향(X)을 따라 연장된 변들을 포함할 수 있다. 도 17 및 도 19에서는, 연결 전극(ACNE1, ACNE2) 각각과 중첩하는 게이트 절연층(115)의 제2 방향(Y)을 따라 연장된 변과 제1 방향(X)을 따라 연장된 변이 만나 직각을 이루는 것으로 예시하였지만, 이에 제한되지 않고 곡면을 이룰 수도 있으며, 게이트 절연층(115)의 외측 프로파일을 이루는 변들이 각각 제2 방향(Y) 및 제1 방향(X)을 따라 연장된 것으로 예시하였지만, 연장 방향은 상이할 수도 있다.
콘택홀(CNT1, CNT2)들은 각각 게이트 절연층(115)을 구성하는 물질들에 의해 완전히 둘러싸일 수 있다.
게이트 전극(GE)과 중첩하는 게이트 절연층(115)은 대체로 제2 방향(Y)을 따라 연장된 라인 형상을 가질 수 있다.
절연 만입부(RP_115)는 제1 방향(X)에서 반도체 오픈부(OP_ACT2, OP_ACT3)와 중첩할 수 있다. 제1 연결 전극(ACNE1)과 중첩하는 절연 만입부(RP_115)의 제1 방향(X) 타측 단부는 제2 반도체부(ACT2)의 제1 방향(X) 타측 단부와 실질적으로 동일선상에 위치하고, 제2 연결 전극(ACNE2)과 중첩하는 절연 만입부(RP_115)의 제1 방향(X) 일측 단부는 제3 반도체부(ACT3)의 제1 방향(X) 일측 단부와 실질적으로 동일선상에 위치할 수 있다. 즉, 도 21에 도시된 바와 같이, 제1 연결 전극(ACNE1)과 중첩하는 게이트 절연층(115)의 측면은 제2 반도체부(ACT2)의 제2-1 반도체부(ACT21)와 접하고, 제2 연결 전극(ANCE2)과 중첩하는 게이트 절연층(115)의 측면은 제3 반도체부(ACT3)의 제3-1 반도체부(ACT3-1)와 접할 수 있다. 하지만, 본 발명의 실시예는 이에 한정되지 않으며, 제2 반도체부(ACT2)의 제1 방향(X) 타측 단부는 제1 연결 전극(ACNE1)과 중첩하는 절연 만입부(RP_115)의 제1 방향(X) 타측 단부와 중첩하지 않고, 절연 만입부(RP_115)와 중첩하거나 게이트 절연층(115)과 중첩할 수 있다. 또한, 제3 반도체부(ACT3)의 제1 방향(X) 일측 단부는 제2 연결 전극(ACNE2)과 중첩하는 절연 만입부(RP_115)의 제1 방향(X) 일측 단부와 중첩하지 않고, 절연 만입부(RP_115)와 중첩하거나 게이트 절연층(115)과 중첩할 수 있다.
나아가, 평면상 제1 연결 전극(ACNE1)과 중첩하는 게이트 절연층(115)은 제1-2 연결 전극(ACNE12)의 제2 방향(Y) 일측 단부 및 제2 방향(Y) 타측 단부와 각각 접할 수 있다. 즉, 평면상 제1 연결 전극(ACNE1)과 중첩하는 게이트 절연층(115)은 제1-2 연결 전극(ANCE12)을 사이에 두고 이격될 수 있고, 이격 거리는 제1-2 연결 전극(ACNE12)의 폭(W2)과 동일할 수 있으나, 이에 제한되는 것은 아니다.
평면상 제2 연결 전극(ACNE2)과 중첩하는 게이트 절연층(115)은 제2-2 연결 전극(ACNE22)의 제2 방향(Y) 일측 단부 및 제2 방향(Y) 타측 단부와 각각 접할 수 있다. 즉, 평면상 제2 연결 전극(ACNE2)과 중첩하는 게이트 절연층(115)은 제2-2 연결 전극(ANCE22)을 사이에 두고 이격될 수 있고, 이격 거리는 제2-2 연결 전극(ACNE22)의 폭(W2)과 동일할 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연층(115) 상에는 상술한 제2 도전층이 배치될 수 있다.
상기 제2 도전층은 연결 전극(ACNE1, ACNE2) 및 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 제2 방향(Y)을 따라 연장되며 소정의 폭을 가질 수 있다. 게이트 전극(GE)은 제1 반도체부(ACT1)와 중첩할 수 있다. 게이트 전극(GE)과 중첩하는 게이트 절연층(115)의 제1 방향(X) 폭은 게이트 전극(GE)의 제1 방향(X) 폭보다 클 수 있다. 즉, 게이트 절연층(115)은 게이트 전극(GE)의 제1 방향(X) 일측변 및 제1 방향(X) 타측변보다 각각 돌출될 수 있다. 게이트 전극(GE)과 중첩하는 제1 반도체부(ACT1)는 박막 트랜지스터(T1, T2, T3)의 채널 영역을 구성할 수 있다. 제2 반도체부(ACT2), 및 제3 반도체부(ACT3)는 각각 박막 트랜지스터(T1, T2, T3)의 드레인/소스 영역을 구성할 수 있다. 채널 영역을 구성하는 제1 반도체부(ACT1)의 도전성은 후술할 제2 반도체부(ACT2)의 제2-2 반도체부(ACT22)의 도전성, 제2 반도체부(ACT2)의 제2-3 반도체부(ACT23)의 도전성, 제3 반도체부(ACT3)의 제3-2 반도체부(ACT32)의 도전성, 및 제3 반도체부(ACT3)의 제3-3 반도체부(ACT33)의 도전성보다 각각 작을 수 있다.
제1 연결 전극(ACNE1)은 제2 반도체부(ACT2)와 중첩할 수 있다. 제1 연결 전극(ACNE1)은 제1-1 연결 전극(ACNE11), 및 제1-1 연결 전극(ACNE11)과 연결되고 평면상 반도체 오픈부(OP_ACT2)를 향해 돌출된 제1-2 연결 전극(ACNE12)을 포함할 수 있다. 제1-1 연결 전극(ACNE11)의 평면 형상은 예를 들어 직사각형 형상일 수 있다. 예를 들어, 제1-1 연결 전극(ACNE11)은 제1 방향(X)을 따라 연장된 변들, 및 제2 방향(Y)을 따라 연장된 변들을 포함할 수 있다. 제1 방향(X)을 따라 연장된 변과 제2 방향(Y)을 따라 연장된 변은 만나는 지점에서 서로 직각을 이룰 수 있으나, 이에 제한되지 않고 곡면을 이룰 수도 있다. 다만, 이에 제한되지 않고 제1-1 연결 전극(ACNE11)의 평면 형상은 직사각형, 원형, 타원형, 또는 기타 다각형을 가질 수도 있다.
제1-2 연결 전극(ACNE12)은 제1-1 연결 전극(ACNE11)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 일측에 위치한 변의 중앙부로부터 제1 방향(X) 일측으로 돌출될 수 있다. 제1-2 연결 전극(ACNE12)의 제1-1 연결 전극(ACNE11)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 일측에 위치한 변의 중앙부로부터 제1 방향(X) 일측으로 돌출된 길이(L1)는 제1-1 연결 전극(ACNE11)의 제1 방향(X)을 따라 연장된 변의 0.01 배지 내지 0.1배일 수 있다. 예를 들어, 제1-2 연결 전극(ACNE12)의 제1-1 연결 전극(ACNE11)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 일측에 위치한 변의 중앙부로부터 제1 방향(X) 일측으로 돌출된 길이(L1)는 0.1μm 내지 3μm 이하일 수 있으나, 이에 제한되는 것은 아니다. 나아가, 제1-1 연결 전극(ACNE11)의 제2 방향(Y) 폭(W1)은 제1-2 연결 전극(ACNE12)의 제2 방향(Y) 폭(W2)보다 클 수 있다. 제1-2 연결 전극(ACNE12)의 폭(W2)은 상술한 반도체 오픈부(OP_ACT2)의 제2 방향(Y) 폭과 동일할 수 있으나, 이에 제한되는 것은 아니다. 제1-2 연결 전극(ACNE12)의 제1-1 연결 전극(ACNE11)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 일측에 위치한 변의 중앙부로부터 제1 방향(X) 일측으로 돌출된 길이(L1)는 상술한 게이트 절연층(115)의 형상을 고려하여 설계될 수 있다. 제1-2 연결 전극(ACNE12)의 제1-1 연결 전극(ACNE11)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 일측에 위치한 변의 중앙부로부터 제1 방향(X) 일측으로 돌출된 길이(L1)는 제1-2 연결 전극(ACNE12)의 제1 방향(X) 일측 변이 상술한 게이트 절연층(115)의 제2 방향(Y)을 따라 연장된 변보다 적어도 동일선상에 있거나, 제1 방향(X) 일측으로 돌출되도록 설계될 수 있다. 도 17에서는, 제1-2 연결 전극(ACNE12)의 제1 방향(X) 일측 변이 상술한 게이트 절연층(115)의 제2 방향(Y)을 따라 연장된 변과 동일선상에 있는 것으로 예시하였으나, 제1 방향(X) 일측으로 보다 돌출될 수도 있다.
제1 연결 전극(ACNE1)과 중첩하는 게이트 절연층(115)은 대체로, 하부의 제1-1 연결 전극(ACNE11)의 변들보다 외측으로 돌출(또는 연장)되도록 형성될 수 있다. 즉, 제1-1 연결 전극(ACNE11)과 중첩하는 게이트 절연층(115)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 일측에 위치한 변은 제1-1 연결 전극(ACNE11)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 일측에 위치한 변보다 제1 방향(X) 일측으로 소정 길이만큼 돌출되고, 제1-1 연결 전극(ACNE11)과 중첩하는 게이트 절연층(115)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 타측에 위치한 변은 제1-1 연결 전극(ACNE11)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 타측에 위치한 변보다 제1 방향(X) 타측으로 소정 길이만큼 돌출되고, 제1-1 연결 전극(ACNE11)과 중첩하는 게이트 절연층(115)의 제1 방향(X)을 따라 연장되고 제2 방향(Y) 일측에 위치한 변은 제1-1 연결 전극(ACNE11)의 제1 방향(X)을 따라 연장되고 제2 방향(Y) 일측에 위치한 변보다 제2 방향(Y) 일측으로 소정 길이만큼 돌출되고, 제1-1 연결 전극(ACNE11)과 중첩하는 게이트 절연층(115)의 제1 방향(X)을 따라 연장되고 제2 방향(Y) 타측에 위치한 변은 제1-1 연결 전극(ACNE11)의 제1 방향(X)을 따라 연장되고 제2 방향(Y) 타측에 위치한 변보다 제2 방향(Y) 타측으로 소정 길이만큼 돌출될 수 있다. 다만, 상술한 바와 같이, 제1-1 연결 전극(ACNE11)과 중첩하는 게이트 절연층(115)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 일측에 위치한 변은 제1-2 연결 전극(ACNE12)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 일측에 위치한 변과 동일선상에 위치하거나, 제1 방향(X) 타측으로 소정 길이만큼 만입되어 배치될 수 있다. 제1-1 연결 전극(ACNE11)과 중첩하는 게이트 절연층(115)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 일측에 위치한 변이 제1-2 연결 전극(ACNE12)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 일측에 위치한 변과 동일선상에 위치하거나, 제1 방향(X) 타측으로 소정 길이만큼 만입되어 배치되는 것은 제2-2 반도체부(ACT22) 및 제2-3 반도체부(ACT23)와 각각 직접 연결되는 제2-1-3 반도체부(ACT21c)를 형성하기 위함이다. 제2-1-3 반도체부(ACT21c)는 도전화된 반도체부일 수 있다. 나아가, 제2-1-3 반도체부(ACT21c)와 직접 연결된 제2-2 반도체부(ACT22) 및 제2-3 반도체부(ACT23)도 각각 도전화된 반도체부를 포함함으로써, 제1 연결 전극(ACNE1)을 통해 제공받은 신호는 제2-1-3 반도체부(ACT21c)로부터 각각 제2-2 반도체부(ACT22) 및 제2-3 반도체부(ACT23)까지 도전화된 반도체부들을 통해 전달되거나, 제2-2 반도체부(ACT22) 및 제2-3 반도체부(ACT23)을 통해 제공받은 신호는 제2-1-3 반도체부(ACT21c)를 통해 제1 연결 전극(ACNE1)까지 전달될 수 있다.
한편, 제2 반도체부(ACT2)의 반도체 오픈부(OP_ACT2), 제2-1-2 반도체부(ACT21b), 및 제2-1-3 반도체부(ACT21c)의 평면 형상은 제1 연결 전극(ACNE1)의 평면 형상과 관계될 수 있다. 제2-1-2 반도체부(ACT21b)는 상술한 바와 같이, 제2 반도체부(ACT2)의 제1-1 연결 전극(ACNE11) 및 제1-2 연결 전극(ACNE12)과 중첩하는 영역과 동일하고, 제2-1-3 반도체부(ACT21c)는 제1-1 연결 전극(ACNE11)의 제1 방향(X) 일측의 외측 프로파일 및 제1-2 연결 전극(ACNE12)의 제1 방향(X) 일측의 외측 프로파일이 형성하는 아웃라인(Outline)으로부터 소정의 길이로 돌출된 영역과 동일할 수 있다. 나아가, 반도체 오픈부(OP_ACT2)의 제1 방향(X) 타측의 외측 프로파일은 제1-1 연결 전극(ACNE11)의 제1 방향(X) 일측의 외측 프로파일 및 제1-2 연결 전극(ACNE12)의 제1 방향(X) 일측의 외측 프로파일이 형성하는 아웃라인(Outline)에 대응되도록 형성되며, 더욱 상세하게는, 제2 반도체부(ACT2)의 제2-1-1 반도체부(ACT21a) 내지 제2-1-3 반도체부(ACT21c)를 제외한 영역일 수 있다. 또한, 상술한 바와 같이, 게이트 절연층(115)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 일측에 위치한 변이 제1-2 연결 전극(ACNE12)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 일측에 위치한 변과 동일선상에 위치하거나, 제1 방향(X) 타측으로 소정 길이만큼 만입되어 배치됨으로써, 제2-1-3 반도체부(ACT21c)의 일단부(제2 방향(Y) 일측 단부)가 제2-2 반도체부(ACT22)에까지 연장되어 제2-2 반도체부(ACT22)와 직접 연결되고 제2-1-3 반도체부(ACT21c)의 타단부(제2 방향(Y) 타측 단부)가 제2-3 반도체부(ACT23)에까지 연장되어 제2-3 반도체부(ACT23)와 직접 연결될 수 있다. 이로 인해, 제1 연결 전극(ACNE1)을 통해 제공받은 신호는 제2-1-3 반도체부(ACT21c)로부터 각각 제2-2 반도체부(ACT22) 및 제2-3 반도체부(ACT23)까지 도전화된 반도체부들을 통해 전달되거나, 제2-2 반도체부(ACT22) 및 제2-3 반도체부(ACT23)을 통해 제공받은 신호는 제2-1-3 반도체부(ACT21c)를 통해 제1 연결 전극(ACNE1)까지 전달될 수 있다. 제2 연결 전극(ACNE2)은 제3 반도체부(ACT3)와 중첩할 수 있다. 제2 연결 전극(ACNE2)은 제2-1 연결 전극(ACNE21), 및 제2-1 연결 전극(ACNE21)과 연결되고 평면상 반도체 오픈부(OP_ACT3)를 향해 돌출된 제2-2 연결 전극(ACNE22)을 포함할 수 있다. 제2-1 연결 전극(ACNE21)의 평면 형상은 예를 들어 직사각형 형상일 수 있다. 예를 들어, 제2-1 연결 전극(ACNE21)은 제1 방향(X)을 따라 연장된 변들, 및 제2 방향(Y)을 따라 연장된 변들을 포함할 수 있다. 제1 방향(X)을 따라 연장된 변과 제2 방향(Y)을 따라 연장된 변은 만나는 지점에서 서로 직각을 이룰 수 있으나, 이에 제한되지 않고 곡면을 이룰 수도 있다. 다만, 이에 제한되지 않고 제2-1 연결 전극(ACNE21)의 평면 형상은 직사각형, 원형, 타원형, 또는 기타 다각형을 가질 수도 있다.
제2-2 연결 전극(ACNE22)은 제2-1 연결 전극(ACNE21)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 타측에 위치한 변의 중앙부로부터 제1 방향(X) 타측으로 돌출될 수 있다. 제2-2 연결 전극(ACNE22)의 제2-1 연결 전극(ACNE21)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 타측에 위치한 변의 중앙부로부터 제1 방향(X) 타측으로 돌출된 길이는 제2-1 연결 전극(ACNE21)의 제1 방향(X)을 따라 연장된 변의 0.01 배지 내지 0.1배일 수 있다. 예를 들어, 제2-2 연결 전극(ACNE22)의 제2-1 연결 전극(ACNE21)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 타측에 위치한 변의 중앙부로부터 제1 방향(X) 타측으로 돌출된 길이는 0.1μm 내지 3μm 이하일 수 있으나, 이에 제한되는 것은 아니다. 나아가, 제2-1 연결 전극(ACNE21)의 제2 방향(Y) 폭은 제2-2 연결 전극(ACNE22)의 제2 방향(Y) 폭(W2)보다 클 수 있다.
제2-2 연결 전극(ACNE22)의 제2-1 연결 전극(ACNE21)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 타측에 위치한 변의 중앙부로부터 제1 방향(X) 타측으로 돌출된 길이는 제1 연결 전극(ACNE1)에서 상술한 바와 같이, 게이트 절연층(115)의 형상을 고려하여 설계될 수 있다. 즉, 제2-2 연결 전극(ACNE22)의 제2-1 연결 전극(ACNE21)의 제2 방향(Y)을 따라 연장된 변들 중 제1 방향(X) 타측에 위치한 변의 중앙부로부터 제1 방향(X) 타측으로 돌출된 길이는 제2-2 연결 전극(ACNE22)의 제1 방향(X) 일측 변이 상술한 게이트 절연층(115)의 제2 방향(Y)을 따라 연장된 변보다 적어도 동일선상에 있거나, 제1 방향(X) 타측으로 돌출되도록 설계될 수 있다.
제2 연결 전극(ACNE2)과 중첩하는 게이트 절연층(115)은 대체로, 하부의 제2-1 연결 전극(ACNE21)의 변들보다 외측으로 돌출(또는 연장)되도록 형성될 수 있다. 이에 대해서는, 제1` 연결 전극(ACNE2) 및 그와 중첩하는 게이트 절연층(115)과의 관계와 동일한 바 자세한 설명은 생략하기로 한다.
제2-1 연결 전극(ACNE21)과 중첩하는 게이트 절연층(115)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 타측에 위치한 변이 제2-2 연결 전극(ACNE22)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 타측에 위치한 변과 동일선상에 위치하거나, 제1 방향(X) 일측으로 소정 길이만큼 만입되어 배치되는 것은 제3-2 반도체부(ACT32) 및 제3-3 반도체부(ACT33)와 각각 직접 연결되는 제3-1-3 반도체부(ACT31c)를 형성하기 위함이다. 제3-1-3 반도체부(ACT31c)는 도전화된 반도체부일 수 있다. 나아가, 제3-1-3 반도체부(ACT31c)와 직접 연결된 제3-2 반도체부(ACT32) 및 제3-3 반도체부(ACT33)도 각각 도전화된 반도체부를 포함함으로써, 제2 연결 전극(ACNE2)을 통해 제공받은 신호는 제3-1-3 반도체부(ACT31c)로부터 각각 제3-2 반도체부(ACT32) 및 제3-3 반도체부(ACT33)까지 도전화된 반도체부들을 통해 전달되거나, 제3-2 반도체부(ACT32) 및 제3-3 반도체부(ACT33)을 통해 제공받은 신호는 제3-1-3 반도체부(ACT31c)를 통해 제2 연결 전극(ACNE2)까지 전달될 수 있다.
한편, 제3 반도체부(ACT3)의 반도체 오픈부(OP_ACT3), 제3-1-2 반도체부(ACT31b), 및 제3-1-3 반도체부(ACT31c)의 평면 형상은 제2 연결 전극(ACNE2)의 평면 형상과 관계될 수 있다. 제3-1-2 반도체부(ACT31b)는 상술한 바와 같이, 제3 반도체부(ACT3)의 제2-1 연결 전극(ACNE21) 및 제2-2 연결 전극(ACNE22)과 중첩하는 영역과 동일하고, 제3-1-3 반도체부(ACT31c)는 제2-1 연결 전극(ACNE21)의 제1 방향(X) 타측의 외측 프로파일 및 제2-2 연결 전극(ACNE22)의 제1 방향(X) 타측의 외측 프로파일이 형성하는 아웃라인(Outline)으로부터 소정의 길이로 돌출된 영역과 동일할 수 있다. 나아가, 반도체 오픈부(OP_ACT3)의 제1 방향(X) 일측의 외측 프로파일은 제2-1 연결 전극(ACNE21)의 제1 방향(X) 타측의 외측 프로파일 및 제2-2 연결 전극(ACNE22)의 제1 방향(X) 타측의 외측 프로파일이 형성하는 아웃라인(Outline)에 대응되도록 형성되며, 더욱 상세하게는, 제3 반도체부(ACT3)의 제3-1-1 반도체부(ACT31a) 내지 제3-1-3 반도체부(ACT31c)를 제외한 영역일 수 있다. 또한, 상술한 바와 같이, 게이트 절연층(115)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 타측에 위치한 변이 제2-2 연결 전극(ACNE22)의 제2 방향(Y)을 따라 연장되고 제1 방향(X) 타측에 위치한 변과 동일선상에 위치하거나, 제1 방향(X) 일측으로 소정 길이만큼 만입되어 배치됨으로써, 제3-1-3 반도체부(ACT31c)의 일단부(제2 방향(Y) 일측 단부)가 제3-2 반도체부(ACT32)에까지 연장되어 제3-2 반도체부(ACT32)와 직접 연결되고 제3-1-3 반도체부(ACT31c)의 타단부(제2 방향(Y) 타측 단부)가 제3-3 반도체부(ACT33)에까지 연장되어 제3-3 반도체부(ACT33)와 직접 연결될 수 있다. 이로 인해, 제2 연결 전극(ACNE2)을 통해 제공받은 신호는 제3-1-3 반도체부(ACT31c)로부터 각각 제3-2 반도체부(ACT32) 및 제3-3 반도체부(ACT33)까지 도전화된 반도체부들을 통해 전달되거나, 제3-2 반도체부(ACT32) 및 제3-3 반도체부(ACT33)을 통해 제공받은 신호는 제3-1-3 반도체부(ACT31c)를 통해 제2 연결 전극(ACNE2)까지 전달될 수 있다.
상술한 각 반도체부의 도전성은 상술한 제2 도전층, 및 게이트 절연층(115)과의 중첩 여부로 결정될 수 있다. 즉, 상술한 제2 도전층, 및 게이트 절연층(115)과 중첩하지 않는 반도체부의 도전성은 상술한 제2 도전층, 및 게이트 절연층(115)과 중첩하는 반도체부의 도전성보다 클 수 있다.
도 17, 및 도 19 내지 도 22에 도시된 바와 같이, 게이트 전극(GE)과 중첩하는 제1 반도체부(ACT1), 제1 연결 전극(ACNE1)와 중첩하는 제2-1-2 반도체부(ACT21b), 제2-1-2 반도체부(ACT21b), 제2-2 반도체부(ACT22)의 일부(제1 방향(X) 타측 및 제2 방향(Y) 타측 일부 영역), 및 제2-3 반도체부(ACT23)의 일부(제1 방향(X) 타측 및 제2 방향(Y) 일측 일부 영역)와 제2 연결 전극(ACNE2)와 중첩하는 제3-1-2 반도체부(ACT31b), 제3-1-2 반도체부(ACT31b), 제3-2 반도체부(ACT32)의 일부(제1 방향(X) 일측 및 제2 방향(Y) 타측 일부 영역), 및 제3-3 반도체부(ACT33)의 일부(제1 방향(X) 일측 및 제2 방향(Y) 일측 일부 영역)는 반도체영역일 수 있고, 제2-1-3 반도체부(ACT21c), 제2-2 반도체부(ACT22)의 다른 일부, 및 제2-3 반도체부(ACT23)의 다른 일부와 제3-1-3 반도체부(ACT31c), 제3-2 반도체부(ACT32)의 다른 일부, 및 제3-3 반도체부(ACT33)의 다른 일부는 도전성을 갖는 도전 영역(또는 도체 영역)일 수 있다. 상기 도체 영역의 도전성은 상기 반도체 영역의 도전성보다 클 수 있다.
도 24 및 도 25는 일 실시에에 따른 표시 장치의 화소의 트랜지스터의 전류 흐름을 보여주는 모식도이다.
도 24 및 도 25를 참조하면, 도 17, 및 도 21 내지 도 23에서 상술한 바와 같이, 제2-1-3 반도체부(ACT21c)는 도전화된 반도체부(또는 도체 영역)이고, 제2-1-3 반도체부(ACT21c)와 직접 연결된 제2-2 반도체부(ACT22) 및 제2-3 반도체부(ACT23)도 각각 도전화된 반도체부를 포함함으로써, 제1 연결 전극(ACNE1)을 통해 제공받은 신호는 제2-1-3 반도체부(ACT21c)로부터 각각 제2-2 반도체부(ACT22) 및 제2-3 반도체부(ACT23)까지 도전화된 반도체부들을 통해 전달되거나, 제2-2 반도체부(ACT22) 및 제2-3 반도체부(ACT23)을 통해 제공받은 신호는 제2-1-3 반도체부(ACT21c)를 통해 제1 연결 전극(ACNE1)까지 전달될 수 있다.
나아가, 제3-1-3 반도체부(ACT31c)는 도전화된 반도체부(또는 도체 영역)이고, 제3-1-3 반도체부(ACT31c)와 직접 연결된 제3-2 반도체부(ACT32) 및 제3-3 반도체부(ACT33)도 각각 도전화된 반도체부를 포함함으로써, 제2 연결 전극(ACNE2)을 통해 제공받은 신호는 제3-1-3 반도체부(ACT31c)로부터 각각 제3-2 반도체부(ACT32) 및 제3-3 반도체부(ACT33)까지 도전화된 반도체부들을 통해 전달되거나, 제3-2 반도체부(ACT32) 및 제3-3 반도체부(ACT33)을 통해 제공받은 신호는 제3-1-3 반도체부(ACT31c)를 통해 제2 연결 전극(ACNE2)까지 전달될 수 있다.
도 26, 도 28, 도 30, 도 32, 도 34, 및 도 37은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 평면도들이다. 도 27, 도 29, 도 31, 도 33, 도 35, 도 36, 및 도 38 내지 도 40은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다. 일 실시예에 따른 표시 장치(1)의 제조 방법을 설명하면서, 도 17 내지 도 23이 함께 참조된다. 도 26 내지 도 40을 참조하여 일 실시예에 따른 표시 장치(1)의 제조 방법을 설명하면서 도 17 내지 도 23에서 상술한 구성에 대해서는 중복 설명은 생략하기로 한다.
우선, 도 26 및 도 27에 도시된 바와 같이, 제1 베이스부(110) 상에 상기 하부 차광층(BML), 및 데이터 배선(DTL)을 포함하는 제1 도전층을 형성하고, 상기 제1 도전층 상에 버퍼층(111')을 형성하며, 버퍼층(111') 상에 반도체층(ACT')을 형성할 수 있다. 상기 제1 도전층은 (Ag), 니켈(Ni), 금(Au), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 네오듐(Nd)등의 금속 중 단일 물질 또는 이들의 합금을 포함할 수 있다. 몇몇 실시예에서 상기 제1 도전층은 단층 또는 다층구조로 이루어질 수 있다. 예를 들어, 상기 제1 도전층이 다층 구조로 이루어지는 경우, 상기 제1 도전층은 티타늄(Ti)/구리(Cu)/인듐틴옥사이드(ITO)의 적층 구조체 또는 티타늄(Ti)/구리(Cu)/산화알루미늄(Al2O3)의 적층 구조체일 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 버퍼층(111')은 SiO2, SiNx, SiON와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 몇몇 실시예에서 반도체층(ACT')은 산화물 반도체를 포함할 수 있다. 예시적으로 반도체층(ACT')은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있으며, ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수도 있다. 다만 이에 한정되는 것은 아니며, 반도체층(ACT')은 비정질실리콘 또는 폴리실리콘 등을 포함할 수도 있다.
이어서, 도 28 및 도 29를 참조하면, 반도체층(ACT') 상에 게이트 절연층(115')을 전면적으로 형성할 수 있다. 몇몇 실시예에서 게이트 절연층(115')은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O, HfO2, ZrO2 등과 같은 무기물을 포함할 수 있다.
이어서, 도 30 및 도 31을 참조하면, 게이트 절연층(115'_1)에 콘택홀(CNT1, CNT2) 및 절연 오픈부(RP_115')를 형성한다. 콘택홀(CNT1, CNT2)은 각각 게이트 절연층(115'_1) 및 버퍼층(111'_1)을 두께 방향에서 완전히 관통하고, 절연 오픈부(RP_115')는 게이트 절연층(115'_1)을 두께 방향에서 완전히 관통할 수 있다. 상술한 바와 같이, 절연 오픈부(RP_115')는 반도체층(ACT')과 두께 방향에서 완전히 중첩할 수 있다. 즉, 게이트 절연층(115'_1)의 측면은 반도체층(ACT')의 측면과 접할 수 있다.
이어서, 도 32 및 도 33을 참조하면, 게이트 절연층(115'_1) 및 반도체층(ACT') 상에 제2 도전층(GL)을 전면 증착한다. 제2 도전층(GL)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 몇몇 실시예에서, 제2 도전층(GL)은 상술한 물질들 이외에도, 투명한 도전성 산화물(transparent conductive oxide, TCO)들 중 어느 하나를 포함할 수도 있다. 예를 들면, 제2 도전층(GL)은 WxOx(tungsten oxide), TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), 또는 MgO(magnesium oxide) 등을 포함할 수 있다. 예를 들어, 제2 도전층(GL)은 하부로부터 티타늄(Ti), 구리(Cu), 및 ITO(indium tin oxide)가 적층된 구조를 가질 수도 있지만, 이에 제한되는 것은 아니다.
이어서, 도 34 및 도 35를 참조하면, 제2 도전층(GL) 상에 포토레지스트(PR)를 형성한다. 포토레지스트(PR)를 통해 제2 도전층(GL)으로부터 도 37 및 도 38의 연결 전극(ACNE1, ACNE2) 및 게이트 전극(GE)을 형성할 수 있다. 즉, 포토레지스트(PR)를 도 37 및 도 38의 연결 전극(ACNE1, ACNE2) 및 게이트 전극(GE)에 대응되는 영역(또는 중첩하는 영역)에 배치한다. 도 34 및 도 35에서는, 포토레지스트(PR)가 도 37 및 도 38의 연결 전극(ACNE1, ACNE2) 및 게이트 전극(GE)에 대응되는 영역에 완전히 동일한 영역에 배치된 것으로 도시하였지만, 몇몇 실시예에서, 포토레지스트(PR)는 도 34 및 도 35에 도시된 바와 달리, 도 37 및 도 38의 연결 전극(ACNE1, ACNE2) 및 게이트 전극(GE)들 각각의 면적보다 큰 면적(또는 크기)을 갖도록 배치될 수 있다. 즉, 포토레지스트(PR)는 연결 전극(ACNE1, ACNE2) 및 게이트 전극(GE)들 각각의 측면들보다 외측으로 보다 연장된 형성을 가질 수도 있다.
이어서, 도 36에 도시된 바와 같이, 제2 도전층(GL) 상에 형성된 포토레지스트(PR)를 통해 제2 도전층(GL)을 식각한다. 포토레지스트(PR)를 통한 제2 도전층(GL)의 식각 공정은 습식 식각 공정일 수 있다. 즉, 도 36에 도시된 바와 같이, 포토레지스트(PR) 상부에서 제공된 소정의 식각액을 통해 제2 도전층(GL)의 식각 공정이 이루어진다. 이를 통해 도 37 및 도 38에 도시된 연결 전극(ACNE1. ACNE2) 및 게이트 전극(GE)이 형성될 수 있다.
한편, 도 37 및 도 38에 도시된 바와 같이, 제2 도전층(GL)의 식각 과정에서 반도체층(ACT'')의 식각도 함께 이루어질 수 있다. 즉, 반도체층(ACT'')의 반도체 오픈부(OP_ACT2, OP_AC3)들이 형성될 수 있다. 나아가, 제2 반도체부(ACT2')는 반도체 오픈부(OP_ACT2)를 포함하는 제2-1 반도체부(ACT21'), 제2-1 반도체부(ACT21')의 제2 방향(Y) 일측의 제2-2 반도체부(ACT22'), 및 제2-1 반도체부(ACT21')의 제2 방향(Y) 타측의 제2-3 반도체부(ACT23')를 포함할 수 있다. 제2-2 반도체부(ACT22'), 및 제2-3 반도체부(ACT23')는 제1 방향(X)에서 반도체 오픈부(OP_ACT2)와 중첩하지 않을 수 있다. 제2-1 반도체부(ACT21')는 평면상 반도체 오픈부(OP_ACT2)와 제1 반도체부(ACT1') 사이의 제2-1-1 반도체부(ACT21a'), 평면상 반도체 오픈부(OP_ACT2)의 제1 방향(X) 타측의 제2-1-2 반도체부(ACT21b), 및 평면상 반도체 오픈부(OP_ACT2)와 제2-1-2 반도체부(ACT21b) 사이의 제2-1-3 반도체부(ACT21c')를 포함할 수 있다. 제2-1-2 반도체부(ACT21b)는 제1 연결 전극(ACNE1)과 중첩하고, 제2-1-1 반도체부(ACT21a') 및 제2-1-3 반도체부(ACT21c')는 각각 제1 연결 전극(ACNE1)과 중첩하지 않을 수 있다. 제2-2 반도체부(ACT22')의 제1 방향(X) 타측, 및 제2 방향(Y) 타측 일 부분은 게이트 절연층(115) 및 제1 연결 전극(ACNE1)의 제1-1 연결 전극(ACNE11)과 중첩할 수 있다. 제2-3 반도체부(ACT23')의 제1 방향(X) 타측, 및 제2 방향(Y) 일측 일 부분은 게이트 절연층(115) 및 제1 연결 전극(ACNE1)의 제1-1 연결 전극(ACNE11)과 중첩할 수 있다.
제3 반도체부(ACT3')는 반도체 오픈부(OP_ACT3)를 포함하는 제3-1 반도체부(ACT31'), 제3-1 반도체부(ACT31')의 제2 방향(Y) 일측의 제3-2 반도체부(ACT32'), 및 제3-1 반도체부(ACT31')의 제2 방향(Y) 타측의 제3-3 반도체부(ACT33')를 포함할 수 있다. 제3-2 반도체부(ACT32'), 및 제3-3 반도체부(ACT33')는 제1 방향(X)에서 반도체 오픈부(OP_ACT3)와 중첩하지 않을 수 있다.
제3-1 반도체부(ACT31')는 평면상 반도체 오픈부(OP_ACT3)와 제1 반도체부(ACT1') 사이의 제3-1-1 반도체부(ACT31a'), 평면상 반도체 오픈부(OP_ACT3)의 제1 방향(X) 일측의 제3-1-2 반도체부(ACT31b), 및 평면상 반도체 오픈부(OP_ACT3)와 제3-1-2 반도체부(ACT31b) 사이의 제3-1-3 반도체부(ACT31c')를 포함할 수 있다. 제3-1-2 반도체부(ACT31b)는 제2 연결 전극(ACNE2)과 중첩하고, 제3-1-1 반도체부(ACT31a') 및 제3-1-3 반도체부(ACT31c')는 각각 제2 연결 전극(ACNE2)과 중첩하지 않을 수 있다. 제3-2 반도체부(ACT32')의 제1 방향(X) 일측, 및 제2 방향(Y) 타측 일 부분은 게이트 절연층(115) 및 제2 연결 전극(ACNE2)의 제2-1 연결 전극(ACNE21)과 중첩할 수 있다. 제3-3 반도체부(ACT33')의 제1 방향(X) 일측, 및 제2 방향(Y) 일측 일 부분은 게이트 절연층(115) 및 제2 연결 전극(ACNE2)의 제2-1 연결 전극(ACNE21)과 중첩할 수 있다.
이어서, 도 39에 도시된 바와 같이, 포토레지스트(PR)를 통해 게이트 절연층(115'_1)의 식각을 진행한다. 게이트 절연층(115'_1)의 식각은 건식 식각일 수 있으나, 이에 제한되는 것은 아니다. 게이트 절연층(115'_1)의 식각을 통해 도 40에 도시된 게이트 절연층(115)이 형성될 수 있다. 나아가, 게이트 절연층(115'_1)의 식각을 진행하는 과정에서, 반도체층(ACT'')의 도체화가 진행될 수 있다. 즉, 게이트 절연층(115) 및 연결 전극(ACNE1, ACNE2)과 게이트 전극(GE)에 의해 노출되는 도 39의 반도체층(ACT'')의 일부 영역들이 도전성을 갖게 될 수 있다. 구체적으로, 게이트 절연층(115) 및 연결 전극(ACNE1, ACNE2)과 게이트 전극(GE)에 의해 노출되는 도 37 내지 도 39의 제1 반도체부(ACT11'), 제2-2 반도체부(ACT22')의 일부 영역, 제2-3 반도체부(ACT23')의 일부 영역, 제3-2 반도체부(ACT32')의 일부 영역, 제3-3 반도체부(ACT33')의 일부 영역, 제2-1-1 반도체부(ACT21a'), 제2-1-3 반도체부(ACT21c'), 제3-1-1 반도체부(ACT31a'), 및 제3-1-3 반도체부(ACT31c')는 도체화가 진행되어 각각 도전성을 가질 수 있다.
도 41은 다른 실시예에 따른 표시 장치의 화소의 트랜지스터의 평면도이다.
도 41을 참조하면, 본 실시예에 따른 표시 장치의 게이트 절연층(115a)의 일단부는 제1-2 연결 전극(ACNE12)의 단부와 제1-1 연결 전극(ACNE11)의 단부 사이에 위치한다는 점에서, 도 17에 따른 표시 장치와 상이하다.
그 외 설명은 도 17 내지 도 25에서 상술한 바 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 제1 기판
30: 제2 기판
50: 실링 부재
70: 충진재

Claims (25)

  1. 제1 베이스부;
    상기 제1 베이스부 상에 배치되고 제1 반도체부, 상기 제1 반도체부의 제1 방향 일측에 위치한 제2 반도체부, 및 상기 제1 반도체부의 상기 제1 방향 타측에 위치한 제3 반도체부를 포함하는 반도체층;
    상기 반도체층 상에 배치된 게이트 절연층; 및
    상기 게이트 절연층 상에 배치되고 상기 제1 반도체부와 중첩하는 게이트 전극, 상기 제2 반도체부와 중첩하는 제1 연결 전극, 및 상기 제3 반도체부와 중첩하는 제2 연결 전극을 포함하는 게이트 도전층을 포함하고,
    상기 제1 연결 전극은 상기 제2 반도체부와 직접 연결되고,
    상기 제2 연결 전극은 상기 제3 반도체부와 직접 연결되되,
    상기 제2 반도체부, 및 상기 제3 반도체부는 각각 두께 방향으로 상기 제2 반도체부 및 상기 제3 반도체부를 관통하는 반도체 오픈부를 포함하고,
    상기 제1 연결 전극은 제1-1 연결 전극, 및 상기 제1-1 연결 전극과 연결된 제1-2 연결 전극을 포함하고,
    상기 게이트 절연층은 게이트 전극, 상기 제1 연결 전극, 및 상기 제2 연결 전극과 중첩하고,
    상기 제1 연결 전극과 중첩하는 게이트 절연층의 일단부는 상기 제1-2 연결 전극의 단부와 동일선상에 위치하거나 상기 제1-2 연결 전극의 단부와 상기 제1-1 연결 전극의 단부 사이에 위치하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 반도체부는 상기 제1 방향을 따라 연장된 제2-1 반도체부를 포함하고, 상기 제2-1 반도체부는 상기 반도체 오픈부를 포함하되, 상기 제2-1 반도체부는 상기 반도체 오픈부의 상기 제1 방향 일측의 제1 일측 반도체부, 및 상기 제1 방향 타측의 제2-1-1 반도체부를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2-1-1 반도체부는 상기 제1 반도체부와 직접 연결되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 일측 반도체부는 상기 제1 연결 전극과 중첩하는 제2-1-2 반도체부, 및 평면상 상기 제1 연결 전극보다 상기 반도체 오픈부를 향해 돌출된 제2-1-3 반도체부를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2-1-1 반도체부의 도전성은 상기 제1 반도체부의 도전성보다 큰 표시 장치.
  6. 제5 항에 있어서,
    상기 제2-1-3 반도체부의 도전성은 상기 제2-1-2 반도체부의 도전성보다 큰 표시 장치.
  7. 제4 항에 있어서,
    상기 제2 반도체부는 상기 제2-1 반도체부의 상기 제1 방향과 교차하는 제2 방향 일측의 제2-2 반도체부, 및 상기 제2-1 반도체부의 상기 제2 방향 타측의 제2-3 반도체부를 포함하고, 상기 제2-2 반도체부 및 상기 제2-3 반도체부는 상기 제2-1-3 반도체부와 직접 연결되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2-2 반도체부의 도전성 및 상기 제2-3 반도체부의 도전성은 각각 상기 제2-1-2 반도체부의 도전성보다 큰 표시 장치.
  9. 제7 항에 있어서,
    상기 제1-2 연결 전극의 상기 제2 방향으로의 폭은 상기 제1-1 연결 전극의 상기 제2 방향으로의 폭보다 작은 표시 장치.
  10. 제9 항에 있어서,
    상기 제1-2 연결 전극은 상기 제1-1 연결 전극의 단부로부터 상기 반도체 오픈부를 향해 돌출된 표시 장치.
  11. 제10 항에 있어서,
    상기 제2-1-3 반도체부는 평면상 상기 상기 제1-2 연결 전극으로부터 상기 반도체 오픈부를 향해 돌출된 표시 장치.
  12. 제10 항에 있어서,
    상기 제1-2 연결 전극은 상기 제1-1 연결 전극의 단부의 중앙부에 위치한 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 연결 전극과 중첩하는 상기 게이트 절연층은 상기 일단부로부터 상기 제1 방향 일측으로 만입된 절연 오픈부를 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 연결 전극과 중첩하는 게이트 절연층은 상기 제1 방향과 교차하는 제2 방향에서 상기 제1-2 연결 전극을 사이에 두고 이격되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 연결 전극과 중첩하는 게이트 절연층은 상기 제1-2 연결 전극의 제2 방향 일측 단부와 제2 방향 타측 단부와 각각 접하는 표시 장치.
  16. 제14 항에 있어서,
    상기 제1 연결 전극과 중첩하는 게이트 절연층의 이격 거리는 상기 제1-2 연결 전극의 제2 방향의 폭과 동일한 표시 장치.
  17. 제1 베이스부;
    상기 제1 베이스부 상에 배치되고 제1 반도체부, 및 상기 제1 반도체부의 제1 방향 일측에 위치한 제2 반도체부를 포함하는 반도체층;
    상기 반도체층 상에 배치된 게이트 절연층; 및
    상기 게이트 절연층 상에 배치되고 상기 제1 반도체부와 중첩하는 게이트 전극, 및 상기 제2 반도체부와 중첩하는 제1 연결 전극을 포함하는 게이트 도전층을 포함하고,
    상기 제1 연결 전극은 상기 제2 반도체부와 전기적으로 연결되고,
    상기 제1 연결 전극은 제1-1 연결 전극, 및 상기 제1-1 연결 전극과 연결된 제1-2 연결 전극을 포함하고, 상기 제1-2 연결 전극의 상기 제2 방향으로의 폭은 상기 제1-1 연결 전극의 상기 제2 방향으로의 폭보다 작은 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 반도체부는 상기 제2 반도체부를 관통하는 반도체 오픈부를 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1-2 연결 전극은 상기 제1-1 연결 전극의 단부로부터 상기 반도체 오픈부를 향해 돌출된 표시 장치.
  20. 제19 항에 있어서,
    상기 게이트 절연층은 게이트 전극, 및 상기 제1 연결 전극과 중첩하는 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 연결 전극과 중첩하는 상기 게이트 절연층은 일단부로부터 상기 제1 방향 일측으로 만입된 절연 오픈부를 포함하는 표시 장치.
  22. 제20 항에 있어서,
    상기 제1 연결 전극과 중첩하는 상기 게이트 절연층의 상기 일단부는 상기 제1-2 연결 전극의 단부와 상기 제1-1 연결 전극의 단부 사이에 위치하는 표시 장치.
  23. 제1 베이스부 상에 제1 반도체부, 및 상기 제1 반도체부의 제1 방향 일측에 위치한 제2 반도체부를 포함하는 반도체층을 형성하는 단계;
    상기 반도체층 상에 상기 제2 반도체부와 중첩하는 절연 오픈부를 포함하는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 게이트 도전층을 배치하는 단계;
    상기 게이트 도전층 상에 포토레지스트를 배치하는 단계; 및
    상기 포토레지스트를 통해 상기 게이트 도전층을 식각하여 게이트 전극과, 제1-1 연결 전극 및 평면상 상기 제1-1 연결 전극으부터 상기 제1 방향 타측으로 돌출된 제1-2 연결 전극을 포함하는 제1 연결 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 포토레지스트를 통해 상기 게이트 도전층을 식각하는 단계 이후, 상기 게이트 절연층에 의해 노출된 상기 반도체층을 식각하여, 상기 제2 반도체층을 두께 방향으로 관통하는 반도체 오픈부를 형성하는 표시 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 반도체 오픈부를 형성하는 단계 이후, 상기 포토레지스트를 이용하여 상기 게이트 절연층을 식각하는 단계를 더 포함하고, 상기 포토레지스트를 이용하여 상기 게이트 절연층을 식각하는 단계에서, 상기 게이트 전극, 및 상기 제1 연결 전극에 의해 노출된 상기 반도체층을 도전화하는 단계를 더 포함하는 표시 장치의 제조 방법.
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