KR20230169169A - SiGe/Si 초격자 형성 방법들 - Google Patents

SiGe/Si 초격자 형성 방법들 Download PDF

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KR20230169169A
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토마스 키르셴하이터
조 마르게티스
패트리시아 엠. 리우
주오밍 주
플로라 퐁-송 창
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

기판 상에 초격자 구조물을 형성하기 위한 방법 및 장치가 본원에서 설명된다. 초격자 구조물은 적층된 패턴으로 배치되는 복수의 실리콘 게르마늄 층들 및 복수의 실리콘 층들을 포함한다. 본원에서 설명되는 방법들은 실리콘 게르마늄 층들 각각과 인접한 실리콘 층 사이에서 약 1.4 nm 미만의 전이 폭을 갖는 초격자 구조물을 생성한다. 본원에서 설명되는 방법들은 실리콘 함유 가스, 게르마늄 함유 가스, 및 할로겐화된 종 중 하나 또는 이들의 조합을 흐르게 하는 것을 포함한다.

Description

SiGe/Si 초격자 형성 방법들
[0001] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스를 형성하기 위한 방법에 관한 것이다. 더 구체적으로, 본 출원은 실리콘 및 실리콘 게르마늄 초격자 구조물(super-lattice structure)들을 형성하기 위한 에피택셜 증착 방법들에 관한 것이다.
[0002] 더 큰 회로 밀도 및 더 높은 성능을 달성하기 위해 트랜지스터 디바이스들의 피처 사이즈들이 계속 축소됨에 따라, 정전 커플링을 개선하고 기생 커패시턴스 및 오프 상태 누설과 같은 부정적인 영향들을 감소시키기 위해 트랜지스터 디바이스 구조물을 개선할 필요가 있다. 트랜지스터 디바이스 구조물들의 예들은 평면 구조물, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 구조물, 및 수평 게이트 올 어라운드(horizontal gate-all-around; hGAA) 구조물을 포함한다. hGAA 디바이스 구조물은 적층식 구성으로 매달리며 소스/드레인 영역들에 의해 연결되는 여러 개의 격자 매칭 채널(lattice-matched channel)들을 포함한다.
[0003] 삼차원 동적 랜덤 액세스 메모리(three-dimensional dynamic random access memory; 3D DRAM) 애플리케이션들을 위한 격자 구조물들을 형성하는 현재의 방법들은 교번하는 실리콘 및 실리콘 게르마늄 층들의 형성을 포함한다. 그러나, 격자 구조물들을 성장시키는 이전 방법들은 낮은 성장률들 및 스택의 각각의 층 사이에서 큰 전이 층들을 갖는다. 층 형성의 반복성도 또한 어려웠으며, 그 결과, 층 두께들 및 품질이 구조물 전반에 걸쳐 변하기 쉽다.
[0004] 따라서, 작은 전이 층들을 갖는, 그리고 개선된 품질을 갖는, 실리콘 및 실리콘 게르마늄 격자 구조물들을 신속하게 형성하는 방법에 대한 필요성이 존재한다.
[0005] 본원에서 설명되는 양상들은 반도체 디바이스를 형성하기 위한 방법들에 관한 것이다. 일 실시예에서, 반도체 디바이스를 형성하는 방법이 설명된다. 방법은 (a) 증착 챔버 내의 기판 상에 실리콘 게르마늄 층(silicon-germanium layer)을 형성하기 위해 실리콘 함유 가스 및 게르마늄 함유 가스를 증착 챔버 안으로 도입하는 단계, (b) 실리콘 게르마늄 층을 형성한 이후 증착 챔버 안으로의 실리콘 함유 가스 및 게르마늄 함유 가스의 흐름을 중지시키는 단계, (c) 할로겐화된 종(halogenated species)을 증착 챔버 안으로 흐르게 하는 단계, 및 (d) 증착 챔버 내의 기판 상에 실리콘 층을 형성하기 위해 실리콘 함유 가스를 증착 챔버 안으로 도입하는 단계를 포함한다.
[0006] 다른 실시예에서, 반도체 디바이스를 형성하기 위한 방법은, 단위 셀을 형성하는 단계 ― 단위 셀을 형성하는 단계는, 증착 챔버 내의 기판 상에 실리콘 게르마늄 층을 형성하기 위해 실리콘 함유 가스 및 게르마늄 함유 가스를 증착 챔버 안으로 도입하는 단계, 실리콘 게르마늄 층을 형성한 이후 증착 챔버 안으로의 실리콘 함유 가스 및 게르마늄 함유 가스의 흐름을 중지시키는 단계, 할로겐화된 종을 증착 챔버 안으로 흐르게 하는 단계, 및 실리콘 함유 가스로부터 증착 챔버 내의 기판 상에 실리콘 층을 형성하기 위해 실리콘 함유 가스를 증착 챔버 안으로 도입하는 단계에 의함 ―, 및 단위 셀들의 스택을 형성하기 위해 단위 셀을 형성하는 단계을 반복하는 단계를 포함한다.
[0007] 다른 양상에서, 반도체는, 제1 실리콘 게르마늄 층과 제1 실리콘 게르마늄 층 상에 배치되는 제1 실리콘 층을 포함하는 제1 단위 셀을 포함하는 초격자 디바이스 구조물을 포함한다. 초격자 디바이스 구조물은 제2 실리콘 게르마늄 층 및 제2 실리콘 게르마늄 층 상에 배치되는 제2 실리콘 층을 포함하는 제2 단위 셀을 더 포함한다. 게르마늄 층들 및 실리콘 게르마늄 층들 각각 사이의 전이 폭(transition width)들은 약 1.4 nm 미만이다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 그 범위를 제한하는 것으로 간주되지 않아야 하며 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0009] 도 1은, 본 개시내용의 일 실시예에 따른, 한 타입의 증착 챔버의 개략적인 예시이다.
[0010] 도 2a 및 도 2b는, 본 개시내용의 일 실시예에 따른, 초격자 구조물의 개략적인 단면도들이다.
[0011] 도 3a 및 도 3b는, 일 실시예에 따른, 도 2a 및 도 2b의 초격자 구조물을 형성하는 방법을 예시한다.
[0012] 도 4a 및 도 4b는, 일 실시예에 따른, 도 3a 및 도 3b의 방법들의 일부 동안의 프로세스 가스 흐름 그래프들을 예시한다.
[0013] 도 5a 및 도 5b는 초격자 구조물의 층들의 전자 현미경 측정들을 예시한다.
[0014] 도 6a 및 도 6b는 도 5a 및 도 5b의 초격자 구조물들의 전이 폭 측정치들의 그래프들을 예시한다.
[0015] 도 7은, 본 개시내용의 일 실시예에 따른, 메모리 디바이스의 부분적인 디바이스 구조물을 예시한다.
[0016] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다.
[0017] 본 개시내용은 초격자 구조물, 예컨대 3D DRAM 디바이스들의 형성 동안 사용되는 실리콘 게르마늄(SiGe)/실리콘(Si) 초격자 구조물을 형성하는 방법들에 관한 것이다. 웨이퍼의 직경 전체에 걸친 (두께 및 조성에서) 균일한 층들, 층 스택의 단위 셀들 사이의 균일한 층 대 층 두께 및 조성, 초격자 구조물 내의 각각의 층 사이의 급격한 화학적 전이들을 갖는 것이 유리하다. 각각의 층 내에서 개선된 균일성, 개선된 층 대 층 균일성, 및 층들 각각 사이의 더욱 급격한 화학적 전이들을 갖는 초격자 구조물을 형성하는 방법이 본원에서 설명된다.
[0018] 본원에서 설명되는 방법들 및 화학 물질들은 증착 프로세스 동안 급격한 계면들을 갖는 초격자 디바이스 내에서 SiGe 및 Si 층들의 높은 성장률들을 추가로 가능하게 한다. 등온 및 등압 프로세스 조건들은 증착 프로세스 동안 활용된다. 증착 프로세스는 할로겐화된 종들 또는 할로겐화된 전구체들의 사용을 포함한다. 할로겐화된 전구체들의 사용은 층들 사이의 화학적 전이의 급변도(abruptness)를 증가시키고 층들의 성장률을 개선하는 것으로 나타났다. 할로겐화된 종은 실리콘 및/또는 게르마늄 함유 반응성 가스와 함께 흐르게 될 수 있거나 또는 층들 각각의 형성 사이에 순차적으로 흐르게 될 수 있다. 층 대 층 흐름 중단을 최소화하기 위해 증착 층들 전체에 걸쳐 전체 흐름을 안정화시키는 것은 전체 디바이스 층 형성 결과들을 추가로 개선한다.
[0019] 본원에서 설명되는 방법들은 SiGe 및 Si 층 형성 둘 모두에 대해 약 150 nm/min을 초과하는 성장률들을 갖는 것으로 나타났다. 약 1.4 nm 미만의 급격한 층 전이들을 통해 높은 성장률들이 달성된다. 특정한 파이로미터 온도 제어 방식(scheme)들을 사용할 때 층 대 층 반복성은 개선되는 것으로 또한 나타났다. 파이로미터 온도 제어 방식은 층들이 기판 상에 형성될 때 열 드리프트를 감소시키기 위해 기판 위에 배치되는 파이로미터들의 사용을 포함한다.
[0020] 도 1은, 본 개시내용의 일 실시예에 따른, 한 타입의 증착 챔버(100)의 개략적인 예시이다. 증착 챔버(100)는 기판, 예컨대 기판(102) 상에 에피택셜 막을 성장시키기 위해 활용된다. 증착 챔버(100)는 기판(102)의 최상부 표면(top surface)(150)을 가로지르는 전구체들의 교차 흐름을 생성한다.
[0021] 증착 챔버(100)는 상부 본체(156), 상부 본체(156) 아래에 배치되는 하부 본체(148), 상부 본체(156)와 하부 본체(148) 사이에 배치되는 흐름 모듈(112)을 포함한다. 상부 본체(156), 흐름 모듈(112), 및 하부 본체(148)는 챔버 본체를 형성한다. 기판 지지체(106), 상부 돔(108), 하부 돔(110), 복수의 상부 램프들(141), 및 복수의 하부 램프들(143)이 챔버 본체 내에 배치된다. 도시되는 바와 같이, 컨트롤러(120)는 증착 챔버(100)와 통신하고 본원에서 설명되는 것들과 같은 프로세스들을 제어하기 위해 사용된다. 기판 지지체(106)는 상부 돔(108)과 하부 돔(110) 사이에 배치된다. 복수의 상부 램프들(141)은 상부 돔(108)과 덮개(lid)(154) 사이에 배치된다. 덮개(154)는 증착 챔버(100) 내의 온도를 측정하기 위해 내부에 배치되는 복수의 센서들(153)을 포함한다. 복수의 센서들(153) 중 적어도 하나는 기판(102)의 온도를 측정하기 위한 파이로미터일 수 있다. 복수의 하부 램프들(143)은 하부 돔(110)과 바닥(floor)(152) 사이에 배치된다. 복수의 하부 램프들(143)은 하부 램프 어셈블리(145)를 형성한다.
[0022] 상부 돔(108)과 하부 돔(110) 사이에는 프로세싱 볼륨(136)이 형성된다. 프로세싱 볼륨(136)은 그 안에 배치되는 기판 지지체(106)를 갖는다. 기판 지지체(106)는 상부에 기판(102)이 배치되는 최상부 표면을 포함한다. 기판 지지체(106)는 샤프트(118)에 부착된다. 샤프트는 모션 어셈블리(121)에 연결된다. 모션 어셈블리(121)는 프로세싱 볼륨(136) 내에서 샤프트(118) 및/또는 기판 지지체(106)의 이동 및/또는 조정을 제공하는 하나 이상의 액추에이터들 및/또는 조정 디바이스들을 포함한다. 모션 어셈블리(121)는 증착 챔버(100)의 길이 방향 축(A)을 중심으로 샤프트(118) 및/또는 기판 지지체(106)를 회전시키는 회전 액추에이터(122)를 포함한다. 모션 어셈블리(121)는 z 방향에서 기판 지지체(106)를 상승 및 하강시키기 위한 수직 액추에이터(124)를 더 포함한다. 모션 어셈블리는 기판 지지체(106)의 평면 방위를 조정하기 위해 사용되는 경사 조정 디바이스(126) 및 샤프트(118) 및 기판 지지체(106)의 포지션을 프로세싱 볼륨(136) 내에서 나란히 조정하기 위해 사용되는 횡방향 조정 디바이스(lateral adjustment device)(128)를 포함한다.
[0023] 기판 지지체(106)는 내부에 배치되는 리프트 핀 구멍들(107)을 포함할 수 있다. 리프트 핀 구멍들(107)은 증착 프로세스(deposition process)가 수행되기 이전 또는 이후에 기판 지지체(106)로부터 기판(102)을 들어올리기 위한 리프트 핀(132)을 수용하도록 사이즈가 정해진다. 리프트 핀들(132)은 기판 지지체(106)가 프로세싱 포지션으로부터 이송 포지션으로 하강될 때 리프트 핀 정지부(lift pin stop)들(134) 상에 놓일 수 있다.
[0024] 흐름 모듈(112)은 복수의 프로세스 가스 유입구(inlet)들(114), 복수의 퍼지 가스 유입구들(164), 및 하나 이상의 배기 가스 배출구(outlet)들(116)을 포함한다. 복수의 프로세스 가스 유입구들(114) 및 복수의 퍼지 가스 유입구들(164)은 하나 이상의 배기 가스 배출구들(116)로부터 흐름 모듈(112)의 반대편 측에 배치된다. 하나 이상의 흐름 가이드들(146)이 복수의 프로세스 가스 유입구들(114) 및 하나 이상의 배기 가스 배출구들(116) 아래에 배치된다. 흐름 가이드(146)는 퍼지 가스 유입구들(164) 위에 배치된다. 라이너(163)가 흐름 모듈(112)의 내부 표면 상에 배치되어 증착 프로세스들 동안 사용되는 반응성 가스들로부터 흐름 모듈(112)을 보호한다. 프로세스 가스 유입구들(114) 및 퍼지 가스 유입구들(164)은 프로세싱 볼륨(136) 내에 배치되는 기판(102)의 최상부 표면(150)에 평행하게 가스를 흐르게 하도록 포지셔닝된다. 프로세스 가스 유입구들(114)은 프로세스 가스 소스(151)에 유체 흐름 가능하게 연결된다. 퍼지 가스 유입구들(164)은 퍼지 가스 소스(162)에 유체 흐름 가능하게 연결된다. 하나 이상의 배기 가스 배출구들(116)은 배기 펌프(157)에 유체 흐름 가능하게 연결된다. 프로세스 가스 소스(151) 및 퍼지 가스 소스(162) 각각은 하나 이상의 전구체들 또는 프로세스 가스들을 프로세싱 볼륨(136) 안으로 공급하도록 구성될 수 있다.
[0025] 본원에서 설명되는 실시예들에서, 밸브(166)는 프로세스 가스 소스(151)와 프로세스 가스 유입구들(114) 사이에 유체 흐름 가능하게 배치된다. 밸브(166)는 프로세스 가스 소스(151)로부터 흐르게 되는 가스들을 제1 가스 도관(168) 또는 제2 가스 도관(170) 중 하나로 방향 전환하도록 또는 분할하도록 구성된다. 제1 가스 도관(168)은 밸브(166)와 프로세스 가스 유입구들(114)을 유체 흐름 가능하게 연결한다. 제2 가스 도관(170)은 밸브(166)와 배기 펌프(157)를 유체 흐름 가능하게 연결하고, 그 결과, 가스는 프로세스 볼륨(136) 주위로 방향 전환되고 프로세스 볼륨(136)에 진입하지 않고 배기된다. 본원에서 설명되는 바와 같이, 밸브(166)는 흐름 방향 전환기(flow diverter) 또는 흐름 분할기(flow divider)일 수 있다. 밸브(166)는, 제어된 양이 프로세스 볼륨(136)에 진입하고 한편 나머지 프로세스 가스가 프로세스 볼륨(136) 주위로 흐르게 되도록, 가스 흐름을 분할하기 위해 사용될 수 있다. 일부 실시예들에서, 제1 가스 도관(168) 및 제2 가스 도관(170)과 유사한 다수의 밸브들(166) 및 다수의 추가적인 도관들이 존재한다. 추가적인 밸브들 및 도관들은 프로세스 볼륨(136) 내에서 상이한 가스 조합들이 활용되는 것을 가능하게 하기 위해 사용되며, 그 결과, 단일의 가스 조합이 각각의 밸브(166) 안팎으로 흐르게 되지만, 다수의 가스 조합들이 프로세스 가스 유입구들(114)을 통해 프로세싱 볼륨(136)에 진입할 수 있다.
[0026] 기판(102)은 결정질 실리콘(예를 들면, Si<100> 및/또는 Si<110>), 실리콘 산화물, 스트레인드 실리콘(strained silicon), 실리콘 게르마늄, 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼들 실리콘 온 인슐레이터(silicon on insulator; SOI), 탄소가 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비화물, 유리, 또는 사파이어와 같은 재료일 수 있다. 기판(102)은 다양한 치수들, 예컨대 200 mm, 300 mm, 450 mm, 또는 다른 직경을 가질 수 있고, 뿐만 아니라, 직사각형 또는 정사각형 패널일 수 있다. 달리 언급되지 않는 한, 본원에서 설명되는 예들은 200 mm의 직경을 갖는 기판, 300 mm의 직경을 갖는, 또는 450 mm 직경의 기판 상에서 수행된다.
[0027] 도 2a 및 도 2b는 도 1의 기판(102)의 최상부 표면(150) 상에 배치되는 초격자 구조물들(200a, 200b)의 개략적인 단면도들이다. 초격자 구조물들(200a, 200b)은 본원에서 설명되는 바와 같이 복수의 층들 및 복수의 단위 셀들을 포함한다. 초격자 구조물들(200a, 200b)은 3D DRAM 디바이스들과 같은 디바이스들의 미래의 형성을 가능하게 하도록 형성된다.
[0028] 도 2a는 제1 초격자 구조물(200a)이다. 제1 초격자 구조물(200a)은 2개의 층들의 단위 셀들(206a, 206b)을 사용하여 형성된다. 각각의 단위 셀(206a, 206b)은 하나의 제1 층(202a-202e) 및 하나의 제2 층(204a-204e)을 포함한다. 제1 층들(202a-202e)은 실리콘 게르마늄 층이고, 그 결과, 제1 층들(202a-202e)은 실리콘 및 게르마늄 둘 모두를 포함한다. 제1 층들(202a-202e)은 약 50 % 내지 약 90 %의 실리콘 및 약 10 % 내지 약 30 %의 게르마늄, 예컨대 약 70 % 내지 약 90 %의 실리콘 및 약 12 % 내지 약 30 %의 게르마늄을 포함한다. 제2 층들(204a-204e)은 실리콘 함유 층이고, 그 결과, 제2 층들(204a-204e)은 실리콘을 포함하지만, 실질적으로 게르마늄을 포함하지 않는데, 예컨대, 1 % 미만의 게르마늄, 예컨대 0.5 % 미만의 게르마늄, 예컨대 0.1 % 미만의 게르마늄을 포함한다. 제2 층들(204a-204b)은 95 % 초과의 실리콘, 예컨대, 98 % 초과의 실리콘, 예컨대, 99 % 초과의 실리콘, 예컨대, 99.5 % 초과의 실리콘이다.
[0029] 제1 층들(202a-202e) 및 제2 층들(204a-204e)은 교번하는 양식으로 배치되고, 그 결과, 제1 층들(202a-202e)의 각각의 쌍 사이에 제2 층(204a-204e)이 있다. 제1 단위 셀(206a)은 기판(102)의 최상부 표면(150) 상에 배치되는 제1 층(202a)을 포함한다. 제2 층(204a)은 제1 층(202a) 바로 위에 배치되어 제1 단위 셀(206a)을 형성한다. 제2 단위 셀(206b)은 제2 층(204a)의 최상부 상에 배치되는 제1 층(202b)을 포함한다. 추가적인 제2 층(204b)이 제1 층(202b)의 최상부 상에 배치되어 제2 단위 셀(206b)을 형성한다. 후속하는 교번하는 제1 층들(202c, 202d, 202e) 및 제2 층들(204c, 202d, 204e)을 사용하여 추가적인 단위 셀들이 형성된다.
[0030] 본원에서 설명되는 실시예들에서, 제2 층들(204a-204e)의 두께는 제1 층들(202a-202e)의 두께보다 두껍다. 대안적인 실시예들에서, 제1 층들(202a-202e)의 두께는 제2 층들(204a-204e)의 두께보다 두껍다.
[0031] 본원에서 설명되는 실시예들에서는, 30개 초과의 단위 셀들(206a, 206b), 예컨대 50개 초과의 단위 셀들, 예컨대 75개 초과의 단위 셀들(206a, 206b), 예컨대 100개 초과의 단위 셀들(206a, 206b)이 존재한다.
[0032] 도 2b는 제2 초격자 구조물(200b)이다. 제2 초격자 구조물(200b)은 4개의 층들의 단위 셀들(216a, 216b)을 사용하여 형성된다. 각각의 단위 셀(216a, 216b)은 하나의 제1 층(208a, 208b, 208c), 하나의 제2 층(210a, 210b, 210c), 하나의 제3 층(212a, 212b, 212c), 및 하나의 제4 층(214a, 214b, 214c)을 포함한다. 제1 층들(208a, 208b, 208c) 및 제3 층들(212a, 212b, 212c) 각각은 실리콘 게르마늄 층이고, 그 결과, 제1 층들(208a, 208b, 208c) 및 제3 층들(212a, 212b, 212c)은 실리콘 및 게르마늄 둘 모두를 포함한다. 제1 층들(208a, 208b, 208c) 및 제3 층들(212a, 212b, 212c)은 약 50 % 내지 약 90 %의 실리콘 및 약 10 % 내지 약 30 %의 게르마늄, 예컨대 약 70 % 내지 약 90 %의 실리콘 및 약 12 % 내지 약 30 %의 게르마늄을 포함한다. 제2 층들(210a, 210b, 210c) 및 제4 층들(214a, 214b, 214c)은 실리콘 함유 층이고, 그 결과, 제2 층들(210a, 210b, 210c) 및 제4 층들(214a, 214b, 214c)은 실리콘을 포함하지만, 실질적으로 게르마늄을 포함하지 않는데, 예컨대, 1 % 미만의 게르마늄, 예컨대 0.5 % 미만의 게르마늄, 예컨대 0.1 % 미만의 게르마늄을 포함한다. 제2 층들(210a, 210b, 210c) 및 제4 층들(214a, 214b, 214c)은 95 % 초과의 실리콘, 예컨대 98 % 초과의 실리콘, 예컨대 99 % 초과의 실리콘, 예컨대 99.5 % 초과의 실리콘이다.
[0033] 제1 층(208a, 208b, 208c), 제2 층(210a, 210b, 210c), 제3 층(212a, 212b, 212c), 및 제4 층(214a, 214b, 214c)은 적층되고, 그 결과, 제2 층(210a, 210b, 210c)은 제1 층(208a, 208a, 208c)의 최상부 상에 배치되고, 제3 층(212a, 212b, 212c)은 제2 층(210a, 210b, 210c)의 최상부 상에 배치되고, 그리고 제4 층(214a, 214b, 214c)은 제3 층(212a, 212b, 212c)의 최상부 상에 배치된다. 도 2b에 도시되는 바와 같이, 제1 층(208a)이 기판(102)의 최상부 표면(150) 상에 배치된다. 제2 층(210a)이 제1 층(208a) 상에 배치된다. 제3 층(212a)이 제2 층(210a) 상에 배치된다. 제4 층(214a)이 제3 층(212a) 상에 배치된다. 제1 층(208a), 제2 층(210a), 제3 층(212a), 및 제4 층(214a)은 제1 단위 셀(216a)을 형성한다. 제1 층(208b), 제2 층(210b), 제3 층(212b), 및 제4 층(214b)의 제2 세트가 제1 단위 셀(216a)의 최상부 상에 배치되고 제2 단위 셀(216b)을 형성한다. 추가적인 단위 셀들을 형성하기 위해 층들의 추가적인 세트들이 기판(102) 상에 배치된다.
[0034] 본원에서 설명되는 실시예들에서, 30개 초과의 단위 셀들(216a, 216b), 예컨대, 50개 초과의 단위 셀들, 예컨대, 75개 초과의 단위 셀들(216a, 216b), 예컨대, 100개 초과의 단위 셀들(216a, 216b)이 존재한다. 도 2b에 도시되는 바와 같이, 제1 층(208a, 208b, 208c), 제2 층(210a, 210b, 210c), 제3 층(212a, 212b, 212c), 및 제4 층(214a, 214b, 214c) 각각의 두께들은 다양하다. 본원에서 도시되는 바와 같이, 제1 층들(208a, 208b, 208c) 및 제3 층들(212a, 212b, 212c)은 유사한 두께를 가지며, 한편, 제2 층들(210a, 210b, 210c)은 제4 층들(214a, 214b, 214c)보다 얇은 두께를 갖는다. 본원에서 설명되는 바와 같은 각각의 단위 셀(216a, 216b) 내의 층들의 두께들 및 개수는 예시적인 것이다. 다른 층 두께 조합들 및 층 조합들이 또한 고려된다.
[0035] 도 3a 및 도 3b는 도 2a 및 도 2b의 초격자 구조물들(200a, 200b)과 유사한 초격자 구조물들을 형성하는 방법들(300, 350)을 예시한다. 도 3a는 제1 방법(300)을 예시한다. 제1 방법(300)은 제1 챔버에서 기판, 예컨대 기판(102)에 대해 사전 세정 프로세스를 수행하는 동작(302)을 포함한다. 사전 세정은 기판(102)의 최상부 표면(150) 상에 형성되는 임의의 자연 산화물들을 제거할 수 있다. 그런 다음, 기판(102)은 제1 챔버로부터 제2 챔버로 이동된다. 사전 세정 동작(302) 이후, 동작(304) 동안, 기판(102)은 제2 챔버 내에서 베이킹된다. 제2 챔버는 도 1의 증착 챔버(100)와 유사할 수 있고 에피택셜 증착 챔버일 수 있다. 일부 실시예들에서, 동작(304) 동안 베이킹이 높은 온도, 예컨대 약 500 ℃ 초과의, 예컨대 약 750 ℃ 초과의, 예컨대 약 850 ℃ 초과의 온도에서 수행되는 경우, 동작(302)은 선택적이다. 기판(102)을 베이킹한 이후, 동작(306) 동안, 기판의 최상부 표면(150)은 제2 챔버에서 처리될 수 있다. 처리는 기판(102) 상에서의 실리콘의 고온 성장을 포함할 수 있다. 실리콘의 고온 성장은 약 500 ℃ 초과의, 예컨대 약 750 ℃ 초과의, 예컨대 약 850 ℃ 초과의 온도에서 수행된다. 실리콘의 고온 성장 동안, 실리콘 전구체가 제2 챔버 안으로 유입된다.
[0036] 기판(102)을 처리한 이후, 동작(308) 동안, 제2 챔버는 증착 온도까지 냉각된다. 제2 챔버는 동작(308) 동안 동시에 또는 순차적으로 증착 압력에 도달된다. 본원에서 설명되는 바와 같은 증착 온도는 약 850 ℃ 미만, 예컨대 약 500 ℃ 내지 약 850 ℃, 예컨대 약 550 ℃ 내지 약 850 ℃, 예컨대 약 550 ℃ 내지 약 800 ℃이다. 증착 압력은 약 1 torr 내지 약 50 torr, 예컨대 약 3 torr 내지 약 30 torr, 예컨대 약 5 torr 내지 약 25 torr이다. 일부 실시예들에서, 온도 또는 압력 중 어느 하나 또는 둘 모두는 동작(308) 이전에 이미 증착 온도 또는 증착 압력에 있다. 온도 및 압력은 동작(308) 동안 안정화되고, 그 결과, 온도 및 압력은 사전 결정된 범위, 예컨대 약 75 ℃ 미만, 예컨대 약 50 ℃ 미만, 예컨대 약 25 ℃ 미만, 예컨대 약 10 ℃ 미만의 범위 내에서 유지된다. 압력은 약 10 torr 미만, 예컨대 약 5 torr 미만, 예컨대 약 3 torr 미만, 예컨대 약 1 torr 미만의 범위 내에서 유지되도록 안정화된다.
[0037] 제2 챔버 내의 온도 및 압력의 조정 이후에 또는 그와 동시에, 동작(310) 동안, 제1 가스의 제1 흐름, 제2 가스의 제2 흐름, 할로겐화된 종의 제3 흐름은 프로세스 가스 소스, 예컨대 프로세스 가스 소스(151)로부터 이어지는 도관 내에서 안정화된다. 가스들의 흐름을 안정화시키는 것은 제1 가스, 제2 가스, 및 할로겐화된 종 각각을, 방법(300) 내에서 활용되는 최대 유량(flow rate)과 동일한 유량으로 흐르게 하는 것을 포함한다. 대안적으로, 유량은 방법(300) 내에서 활용되는 최대 유량보다 적을 수 있다. 증착 동작들을 시작하기 이전에 제1 가스, 제2 가스, 및 할로겐화된 종 각각의 흐름을 안정화시키는 것은, 가스들 각각의 유량이, 각각의 층 형성 사이에 신속하게 조정되는 것을 가능하게 하여, 층들 각각 사이의 전이 폭을 감소시킨다. 안정화된 가스 흐름은 제2 챔버의 프로세싱 볼륨 주위로 방향 전환될 수 있고, 그 결과, 안정화된 가스 흐름은 밸브 또는 흐름 방향 전환기에서 배기부(exhaust) 쪽으로 방향 전환된다.
[0038] 본원에서 설명되는 바와 같이, 제1 가스는 실리콘 함유 가스이고, 제2 가스는 게르마늄 함유 가스이며, 할로겐화된 종은 할로겐 전구체 또는 할로겐 가스를 함유하는 가스이다. 실리콘 함유 가스는 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiH2Cl2), 또는 트리클로로실란(SiCl3H) 중 임의의 하나 또는 이들의 혼합물을 포함한다. 게르마늄 함유 가스는 저메인(germane)(GeH4) 또는 디저메인(digermane)(Ge2H6) 중 임의의 하나 또는 이들의 혼합물을 포함한다. 할로겐화된 종은 HxSiY(4-x), HxGeY(4 = x), 또는 HY 중 임의의 하나 또는 이들의 혼합물을 포함하는데, 여기서 x는 0 내지 3의 정수와 동일하고, y는 염소(Cl), 브롬(Br), 또는 요오드(I) 중 하나와 동일하다. 따라서, 할로겐화된 종은 H3SiCl, H2SiCl2, HSiCl3, H3GeCl, H2GeCl2, HGeCl3, 또는 HCl 중 임의의 하나를 포함할 수 있다. 브롬 또는 요오드를 활용하는 변형예들도 또한 이론화되어 있다.
[0039] 가스 흐름을 안정화시킨 이후, 동작(312) 동안, 제1 가스 및 제2 가스는, 복수의 유입구들, 예컨대 프로세스 가스 유입구들(114)을 통해 제2 챔버의 프로세스 볼륨 안으로 도입된다. 프로세스 볼륨 안으로의 제1 가스 및 제2 가스의 도입은 실리콘 게르마늄 층, 예컨대 실리콘 게르마늄 층들(202a-202e, 208a-208c, 및 212a-212c)의 형성을 가능하게 한다. 제1 가스 및 제2 가스는 도 4a에 예시되는 바와 같이 제1 유량으로 흐르게 된다. 본원에서 설명되는 것들과 유사한 프로세스 조건들 및 전구체들을 사용하면, 실리콘 게르마늄 층들(202a-202e, 208a-208c, 및 212a-212c)의 성장률들은 약 100 nm/min 초과, 예컨대 약 150 nm/min 초과, 예컨대 약 200 nm/min 초과이다.
[0040] 동작(312) 이후, 동작(314) 동안, 제2 챔버 안으로의 제1 가스 및 제2 가스의 흐름은 중지되고, 할로겐화된 종이 제2 챔버 안으로 흐르게 된다. 제2 챔버 안으로의 제1 가스와 제2 가스의 흐름을 중지시키는 것은 프로세스 볼륨 안으로의 흐름만을 중지시킨다. 따라서, 제1 가스 및 제2 가스는 동작(310)의 가스 흐름 안정화 동안과 유사하게 통기구 또는 배기부 쪽으로 재지향된다. 제2 챔버 안으로의 할로겐화된 종의 흐름은, 제2 챔버 안으로의 제1 가스 및 제2 가스 흐름의 중지에 후속하여 또는 그와 동시에 수행된다. 동작(314) 동안, 층 형성은 중단되거나 또는 느려진다. 2개의 층들의 증착 사이의 할로겐화된 종의 흐름은 층들 각각 사이의 계면 경계들의 폭을 감소시킨다. 할로겐화된 종 내의 할로겐들은 실리콘 게르마늄 층들의 표면 근처에서 게르마늄 확산 및 축적을 억제하고, 따라서, 실리콘 게르마늄 층들의 최상부 상에 증착되는 실리콘 층들 안으로의 게르마늄의 확산을 감소시킨다는 것이 밝혀졌다.
[0041] 동작(314) 이후, 동작(316) 동안, 제1 가스는 다시 제2 챔버 안으로 흐르고 할로겐화된 종의 흐름은 중지된다. 할로겐화된 종의 흐름을 중지시키는 것은 기판과 함께 프로세스 볼륨 안으로의 할로겐화된 종의 흐름을 중지시키는 것을 포함하지만, 할로겐화된 종은 동작(310)의 가스 흐름 안정화 동안과 유사한 방식으로 안정된 레이트로 통기구 또는 배기부 쪽으로 여전히 흐르게 된다. 제2 챔버 안으로의 제1 가스의 흐름은 실리콘 층들, 예컨대 제2 층들(204a-204e), 제2 층들(210a-210c) 및 제4 층들(214a-214c)을 성장시키기 위해 사용된다. 제2 챔버 안으로의 제1 가스의 유량은 동작(312) 동안 제2 챔버 안으로의 제1 가스의 유량보다 크거나 또는 동일할 수 있다. 도 4a에 도시되는 바와 같이, 제1 가스의 유량은 동작(312) 동안보다 동작(316) 동안 더 크다. 게르마늄이 없는 층의 형성을 가능하게 하기 위해 동작(316) 동안 제2 가스는 흐르지 않는다.
[0042] 동작(316) 동안 실리콘 층의 형성 이후, 동작(318) 동안, 제2 챔버 안으로의 제1 가스의 흐름은 중지된다. 제1 가스의 흐름을 중지시키는 것은 기판과 함께 프로세스 볼륨 안으로의 제1 가스 흐름을 중지시키는 것을 포함하지만, 제1 가스는 안정화된 유량으로 여전히 흐르게 된다. 프로세스 볼륨 안으로 흐르게 되는 대신, 제1 가스는 동작(310)에서 설명되는 것과 유사한 방식으로 통기구 또는 배기부 쪽으로 재지향된다.
[0043] 제1 가스의 흐름을 중지시킨 이후, 동작(320) 동안, 퍼지 가스(purge gas)가 제2 챔버 안으로 도입된다. 퍼지 가스를 제2 챔버 안으로 도입하는 것은 초격자 구조물들(200a, 200b) 상에서의 층들의 형성을 중지시킨다. 퍼지 가스는 불활성 가스일 수 있고, 그 결과, 퍼지 가스는 질소(N2), 헬륨(He), 네온(Ne), 아르곤(Ar), 또는 크립톤(Kr) 중 하나 또는 이들의 조합을 포함한다. 퍼지 가스는 다른 프로세스 동작들 각각 동안, 예컨대 프로세스 동작들(310, 312, 314, 316, 및 318) 동안 또한 흐르게 될 수 있다.
[0044] 제2 챔버의 프로세싱 볼륨을 퍼징한 이후, 동작(312) 내지 동작(320)은 소망되는 횟수만큼, 예컨대 25회 초과의, 예컨대 50회 초과의, 예컨대 75회 초과의, 예컨대 100회 초과의 횟수만큼 반복될 수 있다. 동작(312), 동작(314), 동작(316), 동작(316), 동작(318), 및 동작(320) 각각의 반복은 소망되는 개수의 단위 셀들(206a, 206b)까지의 단위 셀들(206a, 206b)의 스택을 형성한다.
[0045] 초격자 구조물들(200a, 200b)의 층들을 형성한 이후, 동작(322) 동안, 기판은 냉각되고 제2 챔버로부터 언로딩된다. 기판에 대한 열의 인가를 중단하는 것에 의해 기판의 냉각이 수행될 수 있다. 기판은 약 850 ℃ 미만의, 예컨대 약 700 ℃ 미만의, 예컨대 약 600 ℃ 미만의, 예컨대 약 500 ℃ 미만의 온도까지 냉각된다.
[0046] 도 3b의 방법(350)은 도 3a의 방법(300)과 유사하지만, 동작들(324-328)이 동작들(312-318)을 대체한다. 동작(324) 동안, 제1 가스, 제2 가스, 및 할로겐화된 종은 실리콘 게르마늄 층을 형성하기 위해 동시에 제2 챔버 안으로 도입된다. 실리콘 게르마늄 층들, 예컨대 실리콘 게르마늄 층들(202a-202e, 208a-208c, 및 212a-212c)의 형성 동안 할로겐화된 종을 도입하는 것은, 초격자 구조물들(200a, 200b) 내에서의 게르마늄 확산 또는 수집을 억제하는 것에 의해 각각의 후속하는 층 사이의 전이 폭을 감소시키는 것으로 나타났다. 할로겐화된 종은 에천트가 도입된 경우 발생하는 것처럼 막 성장을 늦추지 않는다. 본원에서 설명되는 실리콘 함유 또는 게르마늄 함유 분자들 내에 배치되는 할로겐 분자들은 할로겐의 에칭백 효과를 감소시키거나 또는 제거한다는 것이 이론화되어 있다.
[0047] 동작(324) 이후, 동작(326) 동안, 제2 챔버 안으로의 제2 가스의 흐름은 중지된다. 제2 챔버 안으로의 제2 가스의 흐름을 중지시키는 것은, 실리콘 층들, 예컨대 제2 층들(204a-204e), 제2 층들(210a-210c) 및 제4 층들(214a-214c)의 성장을 가능하게 한다. 제2 가스의 흐름을 중지시키는 것은 기판과 함께 프로세스 볼륨 안으로의 제2 가스 흐름을 중지시키는 것을 포함하지만, 제2 가스는 안정화된 유량으로 여전히 흐르게 된다. 프로세스 볼륨 안으로 흐르게 되는 대신, 제2 가스는 동작(310)에서 설명되는 것과 유사한 방식으로 통기구 또는 배기부 쪽으로 재지향된다. 제1 가스 및 제2 가스 둘 모두가 제2 챔버 안으로 흐르는 것으로부터 오로지 제1 가스만이 챔버 안으로 흐르는 것으로의 흐름의 전이 동안, 할로겐화된 종의 유량은 프로세싱 볼륨을 퍼징하는 것 및 제1 층들 및 제2 층들의 경계 근처에서의 게르마늄의 확산 또는 축적을 억제하는 것에 도움이 되도록 증가될 수 있다. 동작(326) 동안 제2 가스의 흐름이 중지된 이후 또는 동작(316) 동안의 제2 가스의 흐름의 중지와 동시에, 제1 가스의 유량은 실리콘 층의 증착 레이트를 증가시키기 위해 증가된다.
[0048] 실리콘 층의 형성 이후, 제2 챔버 안으로의 제1 가스 및 할로겐화된 종의 흐름은 동작(328) 동안 중지된다. 제1 가스 및 할로겐화된 종의 흐름을 중지시키는 것은 제1 가스 흐름을 중지시키는 것을 포함하며, 할로겐화된 종들은 기판과 함께 프로세스 볼륨 안으로 흐르지만, 제1 가스 및 할로겐화된 종은 안정화된 유량으로 여전히 흐르게 된다. 프로세스 볼륨 안으로 흐르게 되는 대신, 제1 가스 및 할로겐화된 종은 동작(310)에서 설명되는 것과 유사한 방식으로 통기구 또는 배기부로 재지향된다. 제1 가스 및 할로겐화된 종의 흐름을 중지시킨 이후, 동작(320) 동안, 퍼지 가스가 제2 챔버 안으로 도입된다. 퍼지 가스를 제2 챔버 안으로 도입하는 것은 초격자 구조물들(200a, 200b) 상에서의 층들의 형성을 중지시킨다. 제2 챔버의 프로세싱 볼륨을 퍼징한 이후, 동작(324) 내지 동작(320)은 소망되는 횟수만큼, 예컨대 25회 초과의, 예컨대 50회 초과의, 예컨대 75회 초과의, 예컨대 100회 초과의 횟수만큼 반복될 수 있다.
[0049] 방법(300)의 동작(310), 동작(312), 동작(314), 동작(316), 동작(318), 및 동작(320) 각각 동안, 프로세스 볼륨 내의 온도 및 압력은 동작(308) 동안 확립되는 안정화된 온도 및 압력에서 상대적으로 일정하게 유지된다. 온도 및 압력의 약간의 변동이 측정될 수 있지만, 온도는 동작(310), 동작(312), 동작(314), 동작(316), 동작(318), 및 동작(320) 중 임의의 2개의 동작들 사이에 약 100 ℃ 미만만큼 변한다. 일부 실시예들에서, 온도는 동작(310), 동작(312), 동작(314), 동작(316), 동작(318), 및 동작(320) 중 임의의 2개의 동작들 사이에 약 50 ℃ 미만만큼 변한다. 일부 실시예들에서, 온도는 동작(310), 동작(312), 동작(314), 동작(316), 동작(318), 및 동작(320) 중 임의의 2개의 동작들 사이에 약 25 ℃ 미만만큼 변한다. 유사하게, 온도 및 압력은 방법(350) 동안 동작(310), 동작(324), 동작(326), 동작(328), 및 동작(320) 동안 상대적으로 일정하게 유지된다. 따라서, 온도는 동작(310), 동작(324), 동작(326), 동작(328), 및 동작(320) 중 임의의 2개의 동작들 사이에 약 100 ℃ 미만만큼 변한다. 일부 실시예들에서, 온도는 동작(310), 동작(324), 동작(326), 동작(328), 및 동작(320) 중 임의의 2개의 동작들 사이에 약 50 ℃ 미만만큼 변한다. 일부 실시예들에서, 온도는 동작(310), 동작(324), 동작(326), 동작(328), 및 동작(320) 중 임의의 2개의 동작들 사이에 약 25 ℃ 미만만큼 변한다.
[0050] 도 4a 및 도 4b는 도 3a 및 도 3b의 방법들의 일부 동안의 프로세스 가스 흐름 그래프들을 예시한다. 도 4a 및 도 4b에 도시되는 바와 같이, 제1 그래프들(G1)의 세트는 제1 가스의 유량을 예시하고, 제2 그래프들(G2)의 세트는 제2 가스의 유량을 예시하고, 제3 그래프들(G3)의 세트는 제2 챔버의 프로세스 볼륨 안으로의 할로겐화된 종의 유량을 예시한다. 본원에서 설명되는 정확한 유량들은 예시적인 것이다. 추가적인 가스 흐름 조합들이 고려된다.
[0051] 일 실시예에서, 할로겐화된 종의 유량은 제1 방법(300)의 동작들(312-316) 각각의 전반에 걸쳐 그리고 제2 방법(350)의 동작들(324-328) 각각에 걸쳐 일정하다. 제1 가스의 유량은 제1 방법(300)의 동작들(312 및 316)에 걸쳐, 뿐만 아니라, 제2 방법(350)의 동작들(324-328)에 걸쳐, 또한 유사할 수 있다. 도 4a 및 도 4b에 도시되는 바와 같이, 퍼지 동작(320) 동안 제2 챔버의 프로세스 볼륨을 퍼징한 이후 막 형성 동작들이 반복된다.
[0052] 도 5a 및 도 5b는 초격자 구조물의 층들의 전자 현미경 측정들을 예시한다. 도 5a에 의해 예시되는 단면은 약 85 %의 실리콘 및 약 15 %의 게르마늄의 실리콘 게르마늄 층을 사용하여 형성된다. 도 5b에 의해 예시되는 단면은 약 75 %의 실리콘 및 약 25 %의 게르마늄의 실리콘 게르마늄 층을 사용하여 형성된다. 도 5a 및 도 5b의 초격자 구조물들의 형성 동안, 층들 사이의 전이 폭을 감소시킴에 있어서 도움이 되도록, 층들 각각의 형성 사이에, 할로겐화된 종이 도입된다.
[0053] 도 5a는 2개의 실리콘 층들(502, 510) 사이에 배치되는 단일의 실리콘 게르마늄 층(506)을 예시한다. 제1 실리콘 층(502) 및 실리콘 게르마늄 층(506)은 그들 사이에 배치되는 제1 전이 구역(504)을 포함한다. 실리콘 게르마늄 층(506) 및 제2 실리콘 층(502)은 그들 사이에 배치되는 제2 전이 구역(508)을 포함한다. 상이한 횡방향 포지션들에 걸친 전이 구역들(504, 508)의 폭은 도 6a에 그래프로 나타내어져 있다. 도 6a에 도시되는 바와 같이, 제1 전이 구역(504) 및 제2 전이 구역(508)의 전이 폭들 둘 모두는 격자 구조물의 측정된 횡방향 부분에 걸쳐 평균하여 약 1.14 nm이다. 도 6a에서, 평균 제1 전이 폭 라인(602)은 제1 전이 구역(504)에 걸친 평균 전이 폭을 나타낸다. 평균 제2 전이 폭 라인(604)은 제2 전이 구역(508)에 걸친 평균 전이 폭을 나타낸다.
[0054] 도 5b는 2개의 실리콘 층들(512, 520) 사이에 배치되는 단일의 실리콘 게르마늄 층(516)을 예시한다. 제1 실리콘 층(512) 및 실리콘 게르마늄 층(516)은 그들 사이에 배치되는 제1 전이 구역(514)을 포함한다. 실리콘 게르마늄 층(516) 및 제2 실리콘 층(520)은 그들 사이에 배치되는 제2 전이 구역(518)을 포함한다. 상이한 횡방향 포지션들에 걸친 전이 구역들(514, 518)의 폭은 도 6b에 그래프로 나타내어져 있다. 도 6b에 도시되는 바와 같이, 제1 전이 구역(514)의 전이 폭은 약 0.90 nm이고, 제2 전이 구역(518)의 전이 폭은 약 1.31 nm이다. 도 6b에서, 평균 제1 전이 폭 라인(606)은 제1 전이 구역(514)에 걸친 평균 전이 폭을 나타낸다. 평균 제2 전이 폭 라인(608)은 제2 전이 구역(518)에 걸친 평균 전이 폭을 나타낸다.
[0055] 도 7은 메모리 디바이스의 부분적인 디바이스 구조물(700)을 예시한다. 부분적인 디바이스 구조물(700)은 제1 초격자 구조물(200a)로부터 형성된다. 상이한 초격자 구조물, 예컨대 제2 초격자 구조물(200b)로부터 유사한 디바이스 구조물이 형성될 수 있다. 부분적인 디바이스 구조물(700)은 제1 초격자 구조물(200a)의 층들(202a-202e 및 204a-204e)을 통해 형성되는 복수의 트렌치들(708)을 포함한다. 트렌치들은 나중의 프로세스 동작들 동안 에칭 또는 처리될 수 있는 측벽들(710)을 포함한다. 부분적인 디바이스 구조물(700)은 트렌치들(708)과 유사할 수 있는 복수의 에칭 구멍들(702)을 더 포함한다. 그러나, 에칭 구멍들(702)은 폴리 재료(704) 및 산화물 재료(706) 중 하나 이상으로 충전된다. 폴리 재료(704)는 다결정 실리콘 재료일 수 있다. 산화물 재료(706)는 실리콘 산화물 또는 실리콘 질화물일 수 있다. 일부 실시예들에서, 산화물 재료(607)는, 대신, 실리콘 게르마늄 재료일 수 있다.
[0056] 부분적인 디바이스 구조물(700)은, 본원에서, 제1 초격자 구조물(200a)로부터 형성될 수 있는 예시적인 구조물로서 예시되어 있다. 본원에서 설명되는 방법들을 사용하여 생성될 수 있는 초격자 구조물들로부터 다양한 디바이스 구조물들이 형성될 수 있다는 것이 고려된다.
[0057] 본원에서 설명되는 바와 같이, 본원에서 설명되는 화학 물질들 및 프로세스 조건들은 높은 성장률들에서 잘 정의된 계면 전이들의 형성을 가능하게 한다. 실리콘 게르마늄 층들의 성장률은 200 nm/min 초과일 수 있다. 실리콘 층들의 성장률은 150 nm/min 초과일 수 있다. 본원에서 형성되는 층들은 층들 내에서 만약 있더라도 약간의 결함들을 갖는 것으로 나타났으며, 여러 가지 상이한 스택 구성들과 함께 사용될 수 있다.
[0058] 본원에서 설명되는 프로세스들 동작들은, 먼저, 사전 세정 동작(HF 딥 또는 유사한 것)에 의해 자연 산화물을 제거하는 것 및 후속하는 에피택셜 증착 챔버에서의 적절한 베이킹을 포함할 수 있다. 대안적으로, 별개의 사전 세정 동작 없이 에피택셜 증착 챔버에서 고온 베이킹이 사용될 수 있다. 둘째로, 에피택셜 증착 챔버 내에서 추가적인 표면 처리, 예컨대 실리콘의 고온 성장이 수행될 수 있다. 셋째로, 에피택셜 증착 챔버는 850 ℃ 이하의 증착 온도까지 냉각된다. 넷째로, 에피택셜 증착 챔버 압력은 약 1 torr 내지 약 50 torr의 증착 압력으로 조정된다. 다섯째로, 에피택셜 증착 챔버의 온도 및 압력이 안정화된다. 여섯째로, 프로세스 가스들은 프로세스 가스 흐름을 안정화시키기 위해 배출된다. 일곱째로, 초기 층의 성장을 시작하기 위해 적절한 프로세스 가스들이 에피택셜 증착 챔버로 도입된다. 초기 층은 약 12 % 내지 약 30 %의 게르마늄 농도를 갖는 실리콘 게르마늄 층이다. 층들 사이의 조성 전이를 개선하기 위해 추가적인 할로겐화된 종이 포함될 수 있다. 여덟째로, 전구체들의 흐름은 실리콘 게르마늄 반응성 가스들의 흐름을 중지시키도록 또는 에피택셜 증착 챔버 주위의 실리콘 게르마늄 반응성 가스들의 흐름을 배출하도록 조정된다. 그런 다음, 할로겐화된 종들이, 이전 동작에서 포함되지 않은 경우, 흐르게 된다. 이전 동작에서 할로겐화된 종들이 포함된 경우, 이 동작 동안 할로겐화된 종의 유량을 증가시키는 것은 선택적이다. 이 동작은 또한 챔버로부터 소망되지 않는 종(Ge)을 퍼징하도록 기능한다는 것을 유의한다. 아홉째로, 실리콘 층 성장 전구체들이 도입된다. 층 전이를 개선하기 위해 사용되는 할로겐화된 종에 의존하여, 할로겐화된 종은 챔버로 계속 지향될 수 있거나, 또는 턴오프될 수 있거나 또는 통기구로 지향될 수 있다. 열째로, 실리콘 전구체 흐름은 중지되거나 또는 실리콘 전구체는 챔버 주위로 배출된다. 열한째로, 에피택셜 증착 챔버는 퍼징된다. 에피택셜 증착 챔버의 퍼징은 퍼지 가스, 예컨대 헬륨(He), 네온(Ne), 또는 아르곤(Ar)의 도입을 포함할 수 있다. 초격자 구조물을 형성하기 위해, 동작 7 내지 동작 11은 소망되는 횟수 반복될 수 있다. 단위 셀들을 수정하여 상이한 단위 셀들을 생성하기 위해, 상이한 두께들을 갖는 추가적인 SiGe 및 Si 층이 추가될 수 있다. 초격자 구조물의 형성이 완료된 이후, 기판은 냉각되고 에피택셜 증착 챔버로부터 언로딩된다.
[0059] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    (a) 증착 챔버 내의 기판 상에 실리콘 게르마늄 층(silicon-germanium layer)을 형성하기 위해 실리콘 함유 가스 및 게르마늄 함유 가스를 상기 증착 챔버 안으로 도입하는 단계;
    (b) 상기 실리콘 게르마늄 층을 형성한 이후 상기 증착 챔버 안으로의 상기 실리콘 함유 가스 및 상기 게르마늄 함유 가스의 흐름을 중지시키는 단계;
    (c) 할로겐화된 종(halogenated species)을 상기 증착 챔버 안으로 흐르게 하는 단계; 및
    (d) 상기 증착 챔버 내의 상기 기판 상에 실리콘 층을 형성하기 위해 실리콘 함유 가스를 상기 증착 챔버 안으로 도입하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    (a) 내지 (d)를 반복하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    (a) 내지 (d)는 20회 초과로 반복되는,
    반도체 디바이스를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 할로겐화된 종은 HxSiY(4-x), HxGeY(4 = x), 또는 HY 중 하나 또는 이들의 조합을 포함하고, x는 0 내지 3의 정수와 동일하고, y는 염소(Cl), 브롬(Br), 또는 요오드(I) 중 하나와 동일한,
    반도체 디바이스를 형성하는 방법.
  5. 제1 항에 있어서,
    (c)는 (b)와 (d) 사이에 수행되는,
    반도체 디바이스를 형성하는 방법.
  6. 제5 항에 있어서,
    (c)는 (a) 및 (d) 동안 수행되는,
    반도체 디바이스를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 실리콘 게르마늄 층 및 상기 실리콘 층은 약 150 nm/min 초과의 성장률로 성장되는,
    반도체 디바이스를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 실리콘 층과 상기 실리콘 게르마늄 층 각각 사이의 전이 폭(transition width)은 약 1.4 nm 미만인,
    반도체 디바이스를 형성하는 방법.
  9. 제1 항에 있어서,
    상기 실리콘 게르마늄 층은 약 12 % 내지 약 30 %의 게르마늄을 포함하는,
    반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스를 형성하는 방법으로서,
    단위 셀을 형성하는 단계 ― 상기 단위 셀을 형성하는 단계는,
    증착 챔버 내의 기판 상에 실리콘 게르마늄 층을 형성하기 위해 실리콘 함유 가스 및 게르마늄 함유 가스를 상기 증착 챔버 안으로 도입하는 단계;
    상기 실리콘 게르마늄 층을 형성한 이후 상기 증착 챔버 안으로의 상기 게르마늄 함유 가스의 흐름을 중지시키는 단계;
    할로겐화된 종을 상기 증착 챔버 안으로 흐르게 하는 단계; 및
    상기 실리콘 함유 가스로부터 상기 증착 챔버 내의 상기 기판 상에 실리콘 층을 형성하는 단계를 포함함 ―; 및
    단위 셀들의 스택을 형성하기 위해 상기 단위 셀을 형성하는 단계를 반복하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    상기 단위 셀을 형성하는 단계를 반복하는 단계는 25개 초과의 단위 셀들을 형성하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  12. 제10 항에 있어서,
    상기 할로겐화된 종은 상기 실리콘 게르마늄 층의 형성, 상기 실리콘 층의 형성 각각 동안, 그리고 상기 실리콘 게르마늄 층의 형성과 상기 실리콘 층의 형성 사이에 도입되는,
    반도체 디바이스를 형성하는 방법.
  13. 제10 항에 있어서,
    상기 실리콘 층은 상기 실리콘 게르마늄 층 바로 위에 배치되는,
    반도체 디바이스를 형성하는 방법.
  14. 제10 항에 있어서,
    상기 할로겐화된 종은 상기 실리콘 게르마늄 층의 형성, 상기 실리콘 층의 형성 각각 동안, 그리고 상기 실리콘 게르마늄 층과 상기 실리콘 층의 형성 사이에 상기 증착 챔버 안으로 흐르게 되는,
    반도체 디바이스를 형성하는 방법.
  15. 제10 항에 있어서,
    상기 할로겐화된 종은 상기 실리콘 게르마늄 층과 상기 실리콘 층의 형성 사이에 상기 증착 챔버 안으로 흐르게 되는,
    반도체 디바이스를 형성하는 방법.
  16. 초격자 디바이스 구조물(super-lattice device structure)로서,
    제1 단위 셀 ― 상기 제1 단위 셀은,
    제1 실리콘 게르마늄 층; 및
    상기 제1 실리콘 게르마늄 층 상에 배치되는 제1 실리콘 층을 포함하고, 상기 제1 실리콘 게르마늄 층과 상기 제1 실리콘 층 사이의 전이 폭은 약 1.4 nm 미만임 ―; 및
    제2 단위 셀 ― 상기 제2 단위 셀은,
    제2 실리콘 게르마늄 층; 및
    상기 제2 실리콘 게르마늄 층 상에 배치되는 제2 실리콘 층을 포함하고, 상기 제2 실리콘 게르마늄 층과 상기 제2 실리콘 층 사이의 전이 폭은 약 1.4 nm 미만임 ― 을 포함하는,
    초격자 디바이스 구조물.
  17. 제16 항에 있어서,
    상기 실리콘 게르마늄 층은 약 12 % 내지 약 30 %의 게르마늄을 포함하는,
    초격자 디바이스 구조물.
  18. 제16 항에 있어서,
    상기 실리콘 층은 약 1 % 미만의 게르마늄을 포함하는,
    초격자 디바이스 구조물.
  19. 제16 항에 있어서,
    상기 제1 단위 셀 및 상기 제2 단위 셀 각각은 추가적인 실리콘 게르마늄 층 및 추가적인 실리콘 층을 더 포함하는,
    초격자 디바이스 구조물.
  20. 제16 항에 있어서,
    상기 제1 실리콘 게르마늄 층, 상기 제2 실리콘 게르마늄 층, 상기 제1 실리콘 층, 및 상기 제2 실리콘 층은 다양한 두께들을 갖는,
    초격자 디바이스 구조물.
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