KR20230167151A - 양자 효과에 기초한 고유식별자 - Google Patents

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KR20230167151A
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샤흐람 모사예비
패트릭 카밀레리
헨리 에드워드 윌리엄 몬태그
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Abstract

장치의 고유식별자를 결정하기 위한 방법이 제공되며, 상기 장치는 그 장치에 고유한 양자 터널링 장벽을 포함한다. 상기 방법은, 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 상기 양자 터널링 장벽에 걸쳐 인가하는 동작을 포함한다. 상기 방법은 상기 양자 터널링 장벽을 통한 터널링 전류를 나타내는 전기적 신호, 즉, 상기 양자 터널링 장벽의 터널링 전류 특성을 측정하는 동작을 더 포함한다. 상기 방법은 또한 상기 측정된 전기 신호로부터 상기 장치의 고유식별자를 결정하는 동작을 더 포함한다. 연관된 장치들, 시스템들, 컴퓨터로 판독 가능한 매체 및 그 방법들이 또한 제공된다.

Description

양자 효과에 기초한 고유식별자{UNIQUE IDENTIFIERS BASED ON QUANTUM EFFECTS}
본 발명은 일반적으로 어느 한 장치에 대한 고유식별자(unique identifier)의 결정 또는 생성에 관한 것이다. 더 상세하게는, 본 개시는 양자 터널링 효과(quantum tunnelling effect)를 이용하여 장치에 대한 고유식별자를 결정 또는 생성하는 것에 관한 것이다.
인터넷과 같은 네트워크는 일상적인 작업 수행 방식을 변화시켰으며 이것은 정보 보안에 지대한 영향을 미치고 있다. 많은 일상 업무는 디지털 장치를 안전하게 인증하는 것 및 다른 당사자에 의해 인증되는 것 및/또는 개인 정보를 안전하게 처리하는 것을 요구한다. 이것은 식별자(identifier)가 인증자(authenticator)에게 물리적으로 이용 가능한 환경에서는 사소한 문제인데, 예를 들어, 은행 출납원은 고객의 여권 또는 기타 신원 서류들을 확인하여 은행 지점에서 은행 고객임을 증명할 수 있다. 그러나 고객에게 온라인 뱅킹 서비스를 제공하는 경우와 같이, 고객의 신원 문서가 즉시 이용 가능하지 않다면, 상황은 훨씬 더 복잡해진다. 은행은 올바른 고객에게 올바른 자원과 정보에 대해 접근 권한을 부여하고 있다는 것을 확실히 해야 한다. 그러나 은행이 네트워크를 통한 고객과의 통신 링크를 보호하여 데이터 도청 또는 변조를 어떻게 방지할 수 있는지, 또한 그 고객이 가짜가 아닌 은행 서비스에 연결되어 있는지 어떻게 확인할 수 있는지 하는 것이 중요하다.
이러한 문제를 해결하기 위해 이용할 수 있는 많은 암호화 애플리케이션들, 예를 들어, 디지털 서명 또는 기타 비밀 암호 키가 존재한다. 안전한 메모리 또는 인증 소스를 제공하기 위하여, 한 가지 일반적인 방법은 암호화 키를 비휘발성 전기적으로 소거 가능한 프로그래밍 가능 읽기 전용 메모리(EEPROM) 또는 배터리 지원 정적 랜덤 액세스 메모리(SRAM)에 넣어 두고 디지털 서명 또는 암호와 같은 암호화 작업을 사용하는 것이다. 그러나 이러한 접근법은 종종 시간 소모적이며 전력 소비 측면에서 비용이 많이들 수 있다. 게다가, 비휘발성 메모리는 종종 암호 키가 사용될 수 있는 침입 공격에 취약하다. 예컨대, 은행 거래에서 어떤 제3자가 도난당한 암호화 키를 사용하는 경우, 은행은 해당 제3자가 그 키를 사기로 사용하고 있다는 것을 알 수 있는 즉각적인 방법을 갖고 있지 않으므로, 그러한 사기 거래가 진행되게끔 허용할 수도 있다.
따라서, 장치/기구 없이는, 특정 동작 또는 트랜잭션이 진행되지 않도록 사용자와 관련된 장치/기구를 고유하게 식별할 수 있는 것이 바람직하다. 즉, 장치를 "지문(fingerprint)"으로 동작시킬 수 있는 것이 바람직하다. 이러한 지문 또는 식별자는, 그 장치의 신분이 문의될 때마다 강건하고 충실한 응답이 돌아오도록 복제하기 어렵고 환경적 요인에 크게 영향을 받지 않아야 한다.
물리적으로 복제 불가능한 기능(물리적 복제 불가능 기능 또는 PUF(physical unclonable functions)라고도 지칭함)은 안전한 EEPROM 및 기타 고가의 하드웨어의 필요 없이 인증 및 비밀 키 저장에 사용되는 암호화 원시 요소(cryptographic primitive)이다. PUF는 디지털 메모리에 비밀을 저장하는 대신 일반적으로 제조 과정에서 도입되는 장치의 고유한 물리적 특성에서 비밀을 도출한다. 기존의 PUF는 작은 실리카 구체들이 달려 있는 경화 에폭시 시트를 통한 레이저 광의 산란 또는 일부 회로에서 게이트 지연의 제조시 가변성과 같은 고전(classical) 또는 거시(macroscopic) 물리학적으로 통상적으로 고려되는 것에 입각하여 제공된다. 그러나 기술이 발전함에 따라 더 작은 장치에 대하여 필요성이 존재하며, 이러한 설계에 기초하는 PUF는 크기를 축소(스케일링 다운)하기가 곤란하다.
본 발명의 실시 예들의 목적은 종래 기술의 하나 또는 다수의 문제들을 적어도 완화하기 위한 것이다.
본 발명의 일 양태에 따르면, 장치의 고유식별자를 결정하기 위한 방법이 제공된다. 상기 장치는 그 장치 고유의 양자 터널링 장벽(quantum tunnelling barrier)을 포함한다. 상기 방법은, 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 양자 터널 장벽에 가로질러 인가하는 동작을 포함한다. 상기 방법은 양자 터널링 장벽을 통한 터널링 전류, 즉 양자 터널링 장벽의 터널링 전류 특성을 나타내는 전기 신호를 측정하는 동작을 더 포함한다. 상기 방법은 상기 측정된 전기 신호로부터 상기 장치에 대한 고유식별자를 결정하는 동작을 더 포함한다.
고유식별자를 결정하는 동작은 고유식별자를 생성하는 동작을 포함할 수 있다. 예를 들어, 인증자(authenticator)는 저장하기 위한 장치에 대한 고유식별자를 생성할 수 있다. 고유식별자를 결정하는 동작은 고유식별자를 검증하는 것을 포함할 수 있다. 예를 들어, 인증자는 장치를 검증하기 위해 해당 장치의 고유식별자를 결정할 수도 있다.
본 명세서에 기술된 바와 같은 장치의 고유식별자를 결정하는 방법은, 바람직하게는, 장치들이 나노스케일로 크기가 축소될 때조차도 검증과 같은 보안 문제가 해결될 수 있게 한다. 반-직관적으로, 시스템 또는 구성 요소에서 손실 또는 노이즈의 소스로 종종 여겨지는 양자 터널링 효과가 한 장치가 식별될 수 있도록 바람직한 효과로 대신 사용된다. 또한, 본 명세서에 기술된 방법 및 장치는 온도 변화와 같은 환경 영향에 그리 영향을 받지 않으므로 장치를 식별하는데 신뢰성 있게 사용될 수 있다.
추가로, 양자 터널링 장벽의 나노스케일, 분자 또는 원자 스케일 구조는 변조하기가 매우 어렵고, 따라서 그 때문에 양자 터널링 전류를 사용하여 장치에 대한 고유식별자를 도출함으로써 신뢰할 수 있는 장치 인증을 가능하게 한다. 대조적으로, SRAM-PUF와 같은 다른 (전형적인) PUF는 SRAM-PUF의 셀에 빛을 비추어 변조될 수 있다.
상기 장치는 단일한/단 하나의/2개 미만의 양자 터널링 장벽을 포함할 수 있다. 즉, 전위차가 단지 하나의 양자 터널링 장벽에 가로질러 인가되어 고유식별자를 도출하도록 할 수 있다. 상기 장치의 고유식별자는 어떠한 양자 구속(quantum confinement)도 없는 장치의 양자 터널링 장벽을 통한 터널링 전류로부터 유도될 수 있다. 장치들이 다수의 양자 터널링 장벽을 포함하고 있는 다른 실시 예들이, 아래에서 더 상세히 설명되는 것과 같이, 예상되지만, 이들 장치에서의 고유식별자는 이들 장치에서의 양자 구속의 특성에 또한 종속되지 않는다.
상기 양자 터널링 장벽은 평균 두께가 5 나노미터 이하일 수 있다.
상기 방법은 통신 프로토콜 또는 데이터 트랜잭션에 사용하기 위해 고유식별자를 제공하는 동작을 더 포함할 수 있다. 상기 고유식별자는 통신 프로토콜 또는 데이터 트랜잭션의 양태를 암호화 또는 보안 또는 인증하는데 사용될 수 있다. 상기 방법은 고유식별자를 물리적 객체 또는 디지털 객체의 디지털 식별자로서 제공하는 동작을 포함할 수 있다. 상기 방법은 통신 프로토콜 또는 데이터 트랜잭션에서 고유식별자를 사용하는 동작 및/또는 상기 고유식별자를 물리적 객체 또는 디지털 객체의 디지털 식별자로서 사용하는 동작을 포함할 수 있다.
상기 장치의 양자 터널링 장벽은 물리적으로 복제 불가능할 수 있다. 상기 측정된 전기 신호에 의해 밝혀진 양자 터널링 장벽의 특성은 동일한 반도체 제조 공정에 의해 생성된 표면상으로 동일한 장치들 사이의 장치간 변동성으로부터 발생하는 상기 장치의 하나 또는 다수의 고유한 나노스케일 특성으로부터 기인할 수 있다. 장치마다 가변적인 특유한 나노스케일 특성은 그 장치를 제조하는데 사용되는 반도체 제조 공정의 제어를 넘어설 수도 있다.
전기적 신호의 측정은 동일한 반도체 제조 공정에 의해 생성된 표면상으로 동일한 장치들 사이의 장치간 변동성으로부터 발생하는 장치의 하나 또는 다수의 특유한 나노스케일 특성으로 인한 양자 터널링 장벽의 특성을 나타내기에 충분하도록 수행될 수 있다.
상기 방법은 표면상으로 동일한 장치의 제2 양자 터널링 장벽을 가로 질러 동일한 전위차를 인가하고, 상기 제2 양자 터널링 장벽을 통한 제2 터널링 전류를 나타내는 전기 신호를 측정하는 동작을 더 포함할 수 있으며, 여기서 표면상으로 제1 및 제2 장치의 양자 터널링 장벽을 통한 터널링 전류를 나타내는 전기 신호들은 상이하다. 상기 방법은 표면상 동일한 제2 장치에 대한 제2 고유식별자를 결정하는 동작을 더 포함할 수 있다.
상기 방법은 고유식별자를 저장하는 동작을 더 포함할 수 있다.
상기 방법은 장치의 고유식별자를 그 장치에 대한 고유식별자 및 다른 장치들에 대한 고유식별자들을 포함하는 데이터베이스와 비교하는 동작을 더 포함할 수 있다. 상기한 다른 장치들 각각은 해당 장치에 고유한 양자 터널링 장벽을 포함할 수 있다.
상기 방법은 전위차를 인가하기 전에 제3자로부터 시도(challenge)를 수신하는 동작을 더 포함할 수 있다. 제3자로부터의 시도는 인가된 전위차의 강도와 관련될 수 있는, 임의의 적합한 형태, 예를 들면, 명령 신호 또는 명령어를 취할 수 있다. 상기 인가된 전위차의 강도는 그 자체가 시도로 간주 될 수 있다. 상기 장치는 물리적으로 복제 불가능한 기능의 일부를 포함하거나 형성할 수 있고, 상기 고유식별자는 물리적으로 복제 불가능한 기능의 고유식별자일 수 있거나 또는 물리적으로 복제 불가능한 기능의 고유식별자를 설정하는데 사용될 수 있다. 상기 방법은 시도에 응답하여 고유식별자를 제3자에게 전달하는 동작을 더 포함할 수 있다.
상기 장치에 대한 고유식별자를 결정하는 동작은 터널링 전류의 평균값을 결정하는 동작을 포함할 수 있다.
전기 신호를 측정하는 동작은 전기 신호를 여러 번 측정하는 것을 포함할 수 있고, 상기 장치에 대한 고유식별자를 결정하는 동작은 그 전기 신호의 복수의 측정들로부터 전류 스펙트럼을 보간(interpolating)하는 것을 포함할 수도 있다.
전기 신호를 측정하는 동작은 터널링 전류를 측정하는 것을 포함할 수 있다. 전기적 신호를 측정하는 동작은 그 장치의 누설 전류를 측정하는 것을 포함할 수 있다. 전기 신호를 측정하는 단계는 저항을 측정하는 것을 포함할 수도 있다.
상기 전하 캐리어들은 전자일 수 있다. 상기 전하 캐리어들은 정공(hole)과 같은 준입자(quasiparticles)일 수 있다.
본 발명의 일 양태에 따르면, 컴퓨터 판독 가능한 매체가 제공된다. 컴퓨터 판독 가능한 매체는, 프로세서에 의해 실행될 때, 상기 프로세서로 하여금 본 명세서에 개시된 바와 같은 방법을 수행함으로써 장치의 고유식별자를 결정하도록 하는 명령어들이 그에 저장된다. 상기한 컴퓨터 판독 가능한 매체는 비-일시적 컴퓨터 판독 가능한 매체일 수 있다.
본 발명의 일 양태에 따르면, 장치가 제공된다. 상기 장치는 제1 단자 및 제2 단자를 포함한다. 상기 장치는 그 장치에 고유한 양자 터널링 장벽을 더 포함하고, 상기 양자 터널링 장벽은 제1 단자와 제2 단자 사이에 위치된다. 상기 장치는 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 제1 단자와 제2 단자 사이에 그리고 양자 터널링 장벽을 가로 질러 인가하도록 구성된 프로세서를 더 포함한다. 상기 프로세서는 또한, 양자 터널링 장벽을 통한 터널링 전류를 나타내는 전기적 신호, 즉 양자 터널링 장벽의 터널링 전류 특성을 측정하도록 구성된다. 상기 장치는 또한 상기 측정된 전기 신호로부터 그 장치에 대한 고유식별자를 결정하도록 구성된다.
상기 장치는 상보형 금속-산화물 반도체(CMOS: complementary metal-oxide-semiconductor) 칩을 포함할 수 있다.
상기 장치는 하나의 고유한 양자 터널링 장벽을 포함할 수 있다.
상기 양자 터널링 장벽은 평균 두께가 5 나노미터 이하일 수 있다. 예를 들어, 상기 양자 터널링 장벽은 평균 두께가 3 나노미터 이하일 수 있다.
상기 장치의 양자 터널링 장벽은 물리적으로 복제 불가능(unclonable)할 수 있다. 사용시, 상기 측정된 전기 신호에 의해 밝혀진 양자 터널링 장벽의 특성은 동일한 반도체 제조 공정에 의해 생성된 표면상 동일한 장치들 사이의 장치간 변동성으로부터 발생하는 상기 장치의 하나 또는 다수의 특유한 나노스케일 특성에서 기인할 수 있다. 장치마다 가변적인 특유한 나노스케일 특성은 그 장치를 제조하는데 사용되는 반도체 제조 공정의 제어를 넘어설 수도 있다.
상기 프로세서는 전기적 신호의 측정이 동일한 반도체 제조 공정에 의해 생성된 표면상 동일한 장치들 간의 장치간 변동성으로부터 발생하는 상기 장치의 하나 또는 다수의 특유한 나노스케일 특성으로 인한 양자 터널링 장벽의 특성을 나타내기에 충분하게끔 수행되도록 구성될 수 있다.
상기 장치는 제1 단자와 제2 단자 사이에 도핑된 반도체 채널을 더 포함할 수 있다. 상기 터널링 전류는 도핑된 반도체 채널 내의 랜덤 도펀트 분포(random dopant distribution)에 종속적일 수 있다.
상기 터널링 전류는 양자 터널링 장벽의 원자 규모 산화물 두께 변화(OTV: atomic-scale oxide-thickness variation)에 종속적일 수 있다. 상기 터널링 전류는 양자 터널링 장벽의 라인-에지 거칠기(LER: line edge roughness)에 종속적일 수도 있다.
상기 프로세서는 전위차를 인가하기 전에 제3자로부터 시도를 수신하도록 추가로 구성될 수 있다. 상기 프로세서는 또한, 상기 시도에 응답하여 고유식별자를 제3자에게 전달하도록 구성될 수도 있다.
상기 장치는 물리적으로 복제 불가능한 기능을 포함할 수 있다. 상기 고유식별자는 물리적으로 복제 불가능한 기능의 고유식별자일 수 있다. 상기 장치는 물리적으로 복제 불가능한 기능의 일부를 형성할 수도 있다.
상기 전하 캐리어는 전자일 수 있다. 상기 전하 캐리어는 정공과 같은 준입자(quasiparticles)일 수 있다.
상기 장치는 전위차를 인가하기 위한 전원 공급기(power supply)를 더 포함할 수 있다.
본 발명의 일 양태에 따르면, 웨이퍼 또는 기판이 제공된다. 상기 웨이퍼는 본 명세서에 기술된 바와 같은 복수의 장치를 포함하고, 상기 복수의 장치의 각각은 그 장치에 고유한 양자 터널링 장벽을 포함한다.
본 발명의 일 양태에 따르면, 본 명세서에 개시되고 동일한 반도체 제조 공정에 따라 제조된, 표면상 동일한 두 개의 장치가 제공된다. 상기 장치들의 프로세서는, 사용시 양자 터널링 장벽을 가로 질러 동일한 전위차를 적용할 때, 양자 터널링 장벽을 통한 각각의 터널링 전류를 나타내는 상이한 각각의 전기 신호들을 측정한다. 상기 장치의 프로세서들은 사용시 표면상 동일한 장치에 대하여 상이한 각각의 고유식별자를 상기 측정된 전기 신호로부터 결정하는 동작을 포함할 수 있다. 상기한 2개의 프로세서들은 하나의 집적회로 구성요소 상에 제공될 수 있다.
본 발명의 일 양태에 따르면, 선택적으로 그 양태를 암호화 또는 보안화 또는 인증함에 있어서, 통신 프로토콜 또는 데이터 트랜잭션에 사용하기 위한 고유식별자를 제공하기 위해 본 명세서에 기재된 바와 같은 장치의 사용이 개시된다. 상기한 사용은 통신 프로토콜 또는 데이터 트랜잭션에서 고유식별자를 사용하는 동작을 더 포함할 수 있다.
본 발명의 일 양태에 따르면, 고유식별자를 결정하기 위한 장치의 제조에 사용하기 위한 방법이 제공된다. 상기 방법은 사이에 양자 터널링 장벽을 갖는 제1 및 제2 단자를 제공하기 위한 반도체 제조 공정을 동작시키도록 구성된 반도체 제조 장치를 제공하는 동작을 포함하되, 상기 반도체 제조 공정은 그 반도체 제조 공정에 따라 제조된 표면상 동일한 장치들의 양자 터널링 장벽들 사이의 측정 가능한 장치간 변동성을 촉진 시키도록 선택되는바, 여기서 상기 변동성은 상기 반도체 제조 공정의 제어를 넘어서는 장치들의 나노스케일 특성의 변화에 의해 야기된다. 상기 방법은 상기 단자들에 결합되어, (i) 상기 제1 단자와 제2 단자 사이 및 상기 양자 터널링 장벽을 가로 질러 상기 양자 터널링 장벽의 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 인가하고, (ⅱ) 상기 양자 터널링 장벽을 통한 터널링 전류, 즉 양자 터널링 장벽의 터널링 전류 특성을 나타내는 전기 신호를 측정하고, (ⅲ) 상기 측정된 전기 신호로부터, 상기 장치의 고유식별자를 결정하도록 구성된 프로세서를 제공하도록 구성된 장치를 제공하는 동작을 더 포함할 수 있다. 상기 방법은 고유식별자를 결정하기 위한 장치를 제조하기 위해 상기 제공된 장치를 동작시키는 것을 더 포함할 수 있다.
본 발명의 일 양태에 따르면, 트랜지스터 장치의 고유식별자를 결정하기 위한 방법이 제공된다. 상기 트랜지스터 장치는 소스 단자, 드레인 단자 및 게이트 단자를 포함하고, 상기 게이트 단자는 트랜지스터 장치에 고유한 양자 터널링 장벽에 의해 상기 소스 단자 및 드레인 단자로부터 분리된다. 상기 소스 단자와 드레인 단자 사이의 전위차는 실질적으로 영이다. 상기 방법은 게이트 단자와 소스 단자 및 드레인 단자 중의 적어도 하나 사이에, 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 할 정도로 충분한 전위차를 인가하는 동작을 포함한다. 상기 방법은 게이트 누설 전기 신호를 측정하는 단계를 더 포함하되, 상기 게이트 누설 전기 신호는 양자 터널링 장벽을 통한 터널링 전류, 즉 양자 터널링 장벽의 터널링 전류 특성을 나타낸다. 상기 방법은 상기 측정된 게이트 누설 전기 신호로부터 트랜지스터 장치에 대한 고유식별자를 결정하는 동작을 더 포함한다.
상기 터널링 전류는 또한 소스 단자와 드레인 단자 사이의 반도체 채널의 특성일 수 있다. 상기 게이트 단자는 양자 터널링 장벽 및 채널에 의해 상기 소스 및 드레인 단자로부터 분리될 수 있다. 따라서, 게이트 누설 신호는 채널의 나노스케일 특성, 예를 들어, 채널에서의 랜덤 도펀트 분포의 특성일 수 있다.
본 발명의 일 양태에 따르면, 컴퓨터 판독 가능한 매체가 제공되며, 상기 컴퓨터 판독 가능한 매체는 프로세서에 의해 실행될 때 프로세서가 본 명세서에서 설명된 방법을 수행함으로써 트랜지스터 장치의 고유식별자를 결정하도록 하는 명령들을 그에 저장할 수 있다.
본 발명의 일 양태에 따르면, 장치가 제공된다. 상기 장치는 트랜지스터 장치를 포함한다. 상기 트랜지스터 장치는 소스 단자, 드레인 단자 및 게이트 단자를 포함하고, 상기 게이트 단자는 트랜지스터 장치에 고유한 양자 터널링 장벽에 의해 상기 소스 단자 및 드레인 단자로부터 분리된다. 소스 단자와 드레인 단자 사이의 전위차는 실질적으로 영이 되도록 작동 가능하다. 상기 장치는 상기 게이트 단자와 상기 소스 단자 및 드레인 단자 중 적어도 하나 사이에 전위차를 인가하도록 구성된 프로세서를 더 포함하며, 여기서 상기 전위차는 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분하다. 상기 프로세서는 또한 양자 터널링 장벽을 통한 터널링 전류, 즉 양자 터널링 장벽의 터널링 전류 특성을 나타내는 게이트 누설 전기 신호를 측정하도록 구성된다. 상기 프로세서는 상기 측정된 게이트 누설 전기 신호로부터 상기 트랜지스터 장치에 대한 고유식별자를 결정하도록 추가로 구성된다.
본 발명의 또 다른 양태에 따르면, 커패시터 장치의 고유식별자를 결정하기 위한 방법이 제공된다. 상기 커패시터 장치는 제1 단자 및 제2 단자를 포함하고, 상기 제1 단자와 제2 단자 사이에 배치된 양자 터널링 장벽을 더 포함한다. 상기 방법은 제1 단자와 제2 단자 사이에 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 인가하는 동작을 포함한다. 상기 방법은 양자 터널링 장벽을 통한 터널링 전류, 즉 양자 터널링 장벽의 터널링 전류 특성을 나타내는 게이트 누설 전기 신호를 측정하는 동작을 더 포함한다. 상기 방법은 상기 측정된 게이트 누설 전기 신호로부터 상기 커패시터 장치에 대한 고유식별자를 결정하는 동작을 더 포함한다.
본 발명의 또 다른 양태에 따르면, 컴퓨터 판독 가능한 매체가 제공되는바, 상기 컴퓨터 판독 가능한 매체는 프로세서에 의해 실행될 때 상기 프로세서가 본 명세서에 기술된 바와 같은 방법을 수행함으로써 커패시터 장치의 고유식별자를 결정하도록 하는 명령어가 그에 저장되어 있다.
본 발명의 또 다른 양태에 따르면, 장치가 제공된다. 상기 장치는 커패시터 장치 및 프로세서를 포함한다. 상기 커패시터 장치는 제1 단자 및 제2 단자, 및 상기 제1 단자와 제2 단자 사이에 배치된 양자 터널링 장벽을 포함한다. 상기 프로세서는 제1 단자와 제2 단자 사이에 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 인가하도록 구성된다. 상기 프로세서는 또한 양자 터널링 장벽을 통한 터널링 전류, 즉 양자 터널링 장벽의 터널링 전류 특성을 나타내는 게이트 누설 전기 신호를 측정하도록 구성된다. 상기 프로세서는 또한 상기 측정된 게이트 누설 전기 신호로부터 상기 커패시터 장치에 대한 고유식별자를 결정하도록 구성된다.
본 발명의 또 다른 양태에 따르면, 양자점 트랜지스터 장치의 고유식별자를 결정하기 위한 방법이 제공된다. 상기 양자점 트랜지스터 장치는 소스 단자, 드레인 단자, 상기 소스 단자와 드레인 단자 사이의 양자점 필름, 제1 게이트 단자 및 제2 게이트 단자를 포함하되, 상기 제1 게이트 단자는 양자점 트랜지스터 장치에 고유한 제1 양자 터널링 장벽에 의해 소스 단자와 드레인 단자로부터 분리되고, 상기 제2 게이트 단자는 양자점 트랜지스터 장치에 고유한 제2 양자 터널링 장벽에 의해 소스 단자 및 드레인 단자로부터 분리된다. 상기 소스 단자와 드레인 단자 사이의 전위차는 실질적으로 영이다. 상기 방법은 제1 게이트 단자와 소스 단자 및 드레인 단자 중 적어도 하나 사이에, 양자점 필름을 통해 그리고 제1 양자 터널링 장벽과 제2 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 인가하는 동작을 포함한다. 상기 방법은 제1 게이트 단자 및/또는 제2 게이트 단자로부터의 게이트 누설 전기 신호를 측정하는 동작을 더 포함하되, 상기 게이트 누설 전기 신호는 각각의 제1 및/또는 제2 양자 터널링 장벽을 통한 터널링 전류, 즉 상기 각각의 제1 및/또는 제2 양자 터널링 장벽의 터널링 전류 특성을 나타낸다. 상기 방법은 상기 측정된 게이트 누설 전기 신호로부터 양자점 트랜지스터 장치에 대한 고유식별자를 결정하는 동작을 더 포함한다.
본 발명의 일 양태에 따르면, 컴퓨터 판독 가능한 매체가 제공되는바, 상기 컴퓨터 판독 가능한 매체는, 프로세서에 의해 실행될 때, 상기 프로세서가 본 명세서에 기술된 방법을 수행함으로써 양자점 트랜지스터 장치의 고유식별자를 결정하게 하는 명령어가 그에 저장된 컴퓨터 판독 가능한 매체가 제공된다.
본 발명의 일 양태에 따르면, 장치가 제공된다. 상기 장치는 양자점 트랜지스터(quantum dot transistor) 장치 및 프로세서를 포함한다. 상기 양자점 트랜지스터 장치는 소스 단자 및 드레인 단자를 포함하되, 상기 소스 단자 및 드레인 단자는 적어도 양자점 필름에 의해 분리된다. 상기 양자점 트랜지스터 장치는 그 양자점 트랜지스터 장치(및 선택적으로는 양자점 필름)에 고유한 제1 양자 터널링 장벽에 의해 소스 단자 및 드레인 단자로부터 분리된 제1 게이트 단자를 더 포함한다. 상기 양자점 트랜지스터 장치는 그 양자점 트랜지스터 장치(및 선택적으로는 양자점 필름)에 고유한 제2 양자 터널링 장벽에 의해 소스 단자 및 드레인 단자로부터 분리된 제2 게이트 단자를 더 포함한다. 상기 소스 단자와 드레인 단자 사이의 전위차는 실질적으로 영이 되도록 동작 가능하다. 상기 프로세서는 상기 제1 게이트 단자와 상기 소스 단자 및 드레인 단자 중 적어도 하나 사이에, 상기 양자점 필름을 통해 그리고 제1 양자 터널링 장벽 및 제2 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 인가하도록 구성된다. 상기 프로세서는 또한, 제1 게이트 단자 및/또는 제2 게이트 단자로부터의 게이트 누설 전기 신호를 측정하도록 구성되며, 여기서 상기 게이트 누설 전기 신호는 각각의 제1 및/또는 제2 양자 터널링 장벽을 통한 터널링 전류, 즉 상기 각각의 제1 및/또는 제2 양자 터널링 장벽의 특성을 나타낸다. 상기 프로세서는 또한 상기 측정된 게이트 누설 전기 신호로부터 양자점 트랜지스터 장치에 대한 고유식별자를 결정하도록 구성된다.
본 발명의 또 다른 양태에 따르면, 플로팅 게이트 트랜지스터(floating gate transistor) 장치의 고유식별자를 결정하는 방법이 제공되는바, 상기 플로팅 게이트 트랜지스터 장치는 소스 단자, 드레인 단자, 컨트롤 게이트 단자 및 플로팅 게이트 단자를 포함하고, 상기 컨트롤 단자는 상기 장치에 고유한 제1 양자 터널링 장벽에 의해 상기 플로팅 게이트 단자로부터 분리되고, 상기 플로팅 게이트 단자는 상기 장치에 고유한 제2 양자 터널링 장벽에 의해 상기 소스 단자 및 상기 드레인 단자로부터 분리되어 있다. 상기 방법은 상기 컨트롤 게이트 단자와 상기 소스 단자 및 드레인 단자 중 적어도 하나의 사이에, 제2 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 인가하는 동작을 포함한다. 상기 방법은 플로팅 게이트 트랜지스터 장치의 임계 전압을 측정하는 동작을 더 포함하되, 상기 임계 전압은 제2 양자 터널링 장벽을 통한 터널링 전류를 나타낸다. 상기 방법은 제1 양자 터널링 장벽 및 제2 양자 터널링 장벽을 통한 터널링 전류를 나타내는 게이트 누설 전기 신호를 측정하는 동작을 더 포함한다. 상기 방법은 상기 측정된 임계 전압 및 상기 측정된 게이트 누설 전기 신호로부터 상기 플로팅 게이트 트랜지스터 장치에 대한 고유식별자를 결정하는 동작을 더 포함한다.
본 발명의 또 다른 양태에 따르면, 컴퓨터 판독 가능한 매체가 제공되는바, 상기 컴퓨터 판독 가능한 매체는 프로세서에 의해 실행될 때 상기 프로세서가 본 명세서에 기술된 방법을 수행하여 플로팅 게이트 트랜지스터 장치의 고유식별자를 결정하게 하는 명령들을 그에 저장한다.
본 발명의 또 다른 양태에 따르면, 장치가 제공된다. 상기 장치는 플로팅 게이트 트랜지스터 장치 및 프로세서를 포함한다. 상기 플로팅 게이트 트랜지스터 장치는 소스 단자를 포함한다. 상기 플로팅 게이트 트랜지스터 장치는 드레인 단자를 더 포함한다. 상기 플로팅 게이트 트랜지스터 장치는 제2 양자 터널링 장벽에 의해 소스 단자 및 드레인 단자로부터 분리된 플로팅 게이트 단자를 더 포함한다. 상기 플로팅 게이트 트랜지스터 장치는 제1 양자 터널링 장벽에 의해 플로팅 게이트 단자로부터 분리된 컨트롤 게이트 단자를 더 포함한다. 상기 소스 단자와 드레인 단자 사이의 전위차는 실질적으로 영이 되도록 작동 가능하다. 상기 프로세서는 컨트롤 게이트 단자와 소스 단자 및 드레인 단자 중 적어도 하나의 사이에, 제2 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 인가하도록 구성된다. 상기 프로세서는 또한, 플로팅 게이트 트랜지스터 장치의 임계 전압을 측정하도록 구성되며, 상기 임계 전압은 제2 양자 터널링 장벽을 통한 터널링 전류를 나타낸다. 상기 프로세서는 게이트 누설 전기 신호를 측정하도록 구성되며, 상기 게이트 누설 전기 신호는 제1 양자 터널링 장벽 및 제2 양자 터널링 장벽을 통한 터널링 전류를 나타낸다. 상기 프로세서는 상기 측정된 임계 전압 및 상기 측정된 게이트 누설 전기 신호로부터 상기 플로팅 게이트 트랜지스터 장치에 대한 고유식별자를 결정하도록 추가로 구성된다.
본 명세서에 기술된 바와 같은 이러한 방법들을 수행하기 위한 컴퓨터 프로그램 및/또는 코드는 컴퓨터 판독 가능한 매체 또는 컴퓨터 프로그램 제품상에서 컴퓨터와 같은 장치에 제공될 수 있다. 상기 컴퓨터 판독 가능한 매체는 반도체 또는 솔리드-스테이트 메모리, 자기 테이프, 이동형 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 고형 자기 디스크, 및 CD-ROM, CD-R/W 또는 DVD와 같은 광학적 디스크와 같은 물리적 컴퓨터 판독 가능한 매체의 형태를 취할 수 있다.
본 발명이 속하는 당해 기술분야의 전문가라면 본 명세서에 제시된 본 발명의 많은 변형 및 다른 실시 예들을 본 명세서에 제시된 교시의 견지에서 생각할 수 있을 것이다. 따라서, 본 명세서의 개시는 본 명세서에 개시된 특정 실시 예들에만 한정되지는 않는 것으로 이해하여야 할 것이다. 더욱이, 본 명세서에서 제공된 설명은 구성 요소들, 과정들 및/또는 기능들의 특정한 조합의 맥락에서 예시적인 실시 예들을 제공하지만, 이들은 본 발명의 범위를 벗어나지 않는 대안적인 실시 예들에 의해 제공될 수도 있다.
이하, 본 발명의 실시 예들을 첨부 도면을 참조하여 단지 예를 들어 설명할 것이다.
도 1은 양자 터널링 장벽을 통한 입자 터널링의 1차원 파동함수를 도시한다.
도 2는 장치의 고유식별자를 결정하기 위한 방법의 흐름도를 도시한다.
도 3은 인증(authentication) 시스템의 블록도를 도시한다.
도 4는 양자 터널링 장벽을 포함하는 장치 또는 기구의 블록도를 도시한다.
도 5는 트랜지스터 장치의 개략도이다.
도 6은 로트 간(lot-to-lot) 변동, 웨이퍼 간의 변동, 칩 간의 변동 및 온-칩(on-chip) 변동을 도시한다.
도 7은 네거티브 채널 금속-산화물 반도체 트랜지스터 장치에서 게이트 누설에 대한 몬테-카를로 시뮬레이션(Monte-Carlo simulation)의 히스토그램을 도시한다.
도 8은 트랜지스터 장치의 고유식별자를 결정하기 위한 방법의 흐름도를 도시한다.
도 9는 플로팅 게이트 트랜지스터 장치의 개략도이다.
도 10은 양자점(quantum dot) 트랜지스터 장치의 개략도이다.
아래의 상세한 설명 및 도면에서, 같은 참조 번호는 같은 부분을 지칭한다.
본 발명은 장치의 고유식별자(unique identifier)를 결정하기 위한 새로운/개선된 방법, 및 상기 방법을 수행하기 위한 적절한 기구 및 장치를 제공하고자 한다. 다양한 실시 예들이 아래에서 설명되지만, 본 발명은 이들 실시 예들에만 한정되지 않으며, 이들 실시 예들의 변형은 첨부된 청구 범위에 의해서 제한되는 본 발명의 범위 내에 속할 수 있다.
이하에서, "장치(device)" 및 "기구(apparatus)"와 같은 용어들은 상호 교환 가능한 것으로 간주되어야 하고, 어떤 곳에서는 문맥상 허용되는 경우 상호 교환 가능하게 사용되었다. 명확성을 위해, 상기한 "장치"는 양자 터널링 장벽을 포함하는 물체를 설명하는데 사용되고, 상기한 "기구"는 양자 터널링 장벽과 프로세서를 포함하는 물체를 설명하는데 사용되었다. 그러나 이들 용어는 상호 교환 가능한 것으로 간주되어야 할 것이며, 예를 들어, "장치"는 프로세서를 추가로 포함할 수도 있고, "기구"는 프로세서를 포함하거나 포함하지 않을 수도 있다. 장치/기구는, 예를 들어, 하나 또는 다수의 전자 부품들, 집적회로 칩, 컴퓨팅 장치, 서버, 모바일 또는 휴대용 컴퓨터 또는 전화 등을 포함할 수 있다. 장치/기구는 PUF를 포함할 수도 있다.
이하에서, 물리적으로 복제 불가능한 기능(physically unclonable function), 물리적 복제 불가능 기능(physical unclonable function) 및 PUF라는 용어는 상호 교환 가능하게 사용된다. PUF는 기능적 동작을 수행하는, 즉 특정 입력으로 문의될 때 PUF가 측정 가능한 출력을 생성하는 객체를 포함한다. PUF에 대한 입력은 둘 이상의 가능한 출력을 가질 수도 있으므로, PUF는 수학적 의미에서는 진정한 함수는 아니다. 전형적으로, PUF로의 입력은 "시도(challenge)"로 지칭되고, PUF의 결과 출력은 "응답(response)"으로 지칭된다. 적용된 도전과 측정된 응답을 "시도-응답 쌍(challenge-response pair)" 또는 "CRP"라고 한다. 종종 "등록(enrolment)이라 지칭되는, 전형적인 애플리케이션 시나리오에서는 하나 또는 다수의 시도-응답 쌍이 특정 PUF에서 수집되어 해당 데이터베이스에 저장된다. 종종 "확인(verification)"또는 "인증(authentication)"으로 지칭되는 또 다른 전형적인 애플리케이션 시나리오에서, 데이터베이스로부터의 시도는 PUF에 적용되고, PUF에 의해 생성된 응답은 데이터베이스로부터의 해당 응답과 비교된다. 하나 또는 적은 수의 시도에 의해서만 단지 정보를 얻을 수 있는 PUF는 때때로 "물리적으로 난독화 된 키(Physically Obfuscated Key)" 또는 "POK"로 지칭될 수도 있다.
PUF는 주어진 시도에 대한 그의 반응이 해당 CRP에 대한 지식을 가지는 유효한 인증자(valid authenticator)에 의해 예측될 수 있도록 환경 조건에 크게 영향을 받지 않아야 한다. 이러한 발상은 하나의 단일 PUF 인스턴스생성(instantiation)에 대한 두 평가 사이의 "인트라-디스턴스(intra-distance)" 개념에 의해 주로 포착되는데, 이것은 어떤 특정 시도를 동일한 PUF에 두 번 적용하여 발생하는 두 응답 사이의 거리이다. PUF의 하나의 인스턴시에이션은 다른 인스턴시에이션과 명확하게 구별할 수 있어야만 한다. 특정 시도에 대해, 두 PUF 인스턴시에이션 간의 "인터-디스턴스(inter-distance)"는 그 시도를 두 PUF 인스턴시에이션에 한 번 적용한 결과로 발생하는 두 응답 간의 거리이다. 사용된 거리 측정은 응답의 특성에 따라 달라질 수 있는데, 예를 들면, 그 응답이 비트 스트링일 경우, 해밍 거리(Hamming distance)가 사용될 수 있다. 바람직하게는, PUF는 작은 인트라-디스턴스(intra-distances) 및 큰 인터-디스턴스(inter-distances)를 가져야 한다.
집적회로(IC)와 관련하여, PUF는 집적회로(상보적 금속-산화물 반도체- "CMOS") 제조 과정에서 랜덤 장애(random disorders)를 이용하여 그 IC의 미세구조를 고정-길이 스트링으로 물리적으로 감소시켜 무작위적인 고유식별자를 생성하는 의사랜덤 함수(pseudorandom function)이다.
더 높은 집적 밀도 및 성능을 달성하기 위해, 최근 몇 년 동안 CMOS 장치들은 양자 역학적 영향이 그러한 장치의 작동에 더욱 중요하게 될 정도로 그 크기가 축소되었다. 예를 들어, 이러한 크기 축소로 인하여, 그 장치가 고전적 의미로는 전류가 흐를 수 없는 "오프" 상태인 것으로 간주 되더라도, 장치의 하나 또는 다수의 구성 요소들을 통해 전류가 흐를 수도 있다. 누설 전류(leakage currents)를 포함하는 이러한 양자 역학적 효과는 일반적으로 이러한 시스템에서 손실로 간주되는데, 예를 들어, 트랜지스터의 누설 전류는 종종 해당 트랜지스터에 대해 제어 상의 제한으로 여겨진다. 따라서, CMOS 장치 및 IC가 점점 더 작아짐에 따라, 그러한 외견상으로 해로운 영향을 완화, 수정 또는 제거하려는 경향이 있어 왔다.
본원 발명자들은, 이러한 양자 역학적 효과가 노이즈의 손실 또는 소스로 간주되는 것과 달리, 양자 역학적 효과, 특히 양자 터널링은 CMOS 장치와 같은 장치에서 유용한 암호화 프리미티브(cryptographic primitive)로서 이용될 수도 있음을 인식하였다. 특히, 이러한 양자 역학적 효과는 기초적 장치의 나노스케일 또는 원자 스케일 특성에 입각하고 있으며, 본원 발명자들은 이러한 양자 역학적 효과가 기초적 장치를 고유하게 식별하는데 사용될 수 있음을 또한 인식하였다. 즉, 이러한 양자역학적 시그니처(signatures)는 물리적으로 복제 불가능한 기능(physically unclonable function) 또는 물리적으로 난독화된 키(physically obfuscated key)를 설명하는데 사용될 수 있다.
본 명세서에 기술된 바와 같은 장치에 대하여 고유식별자를 결정/생성/확인하는 방법은 양자 터널링 효과에 의존한다. 특히, 본 발명자들은 양자 터널링 장벽((quantum tunnelling barrier)을 통한 양자 터널링 전류가 그 양자 터널링 장벽 자체를 고유하게 특성화하고, 양자 구속 효과를 이용하는 장치와 달리 환경적 영향 및 특히 외부 온도에 크게 영향을 받지 않는다는 것을 인식하였다. 따라서, 본 명세서에 개시된 방법 및 장치는 장치에 대한 강력한 식별자 또는 서명을 제공할 수 있다. 따라서, 본원 발명자들은 양자 터널링 전류를 분석함으로써 PUF 또는 POK를 구현할 수 있다는 것을 인식하였다.
이하에서, 본 명세서에 설명된 방법의 기본적 원리를 입자의 파동함수(110)에 대한 양자 터널링 장벽(100)에 의해 제공된 에너지 전위(V)의 효과를 나타내는 도 1을 참조하여 기술할 것이다.
거시적 세계에서 물체가 장애물에 부딪힐 때 그것이 장애물을 통과하기에 충분한 에너지가 없으면 그 경로는 차단된다. 그러나 미세구조의 세계에서는 어떤 물체가 고전적으로 필요한 에너지를 갖지 않아도, 그 물체가 장애물이나 장벽을 통과할 수 있다. 양자 역학은 물체가 어떤 확률로 고전적인 의미로는 통과할 수 없는 장애물의 먼 쪽에서 발견될 수 있는지를 알려줄 수 있다. 이것이 일어나는 과정은 양자 터널링(quantum tunnelling)으로 알려진 무작위(랜덤) 과정이다.
전자와 같은 하전 입자가 고전적으로는 통과할 수 없는 장벽을 통과한다면, 이러한 전하 이동은 터널링 전류를 발생시킨다. 전자는 파동적 특성을 가지며 파동함수(wavefunction)(110)에 의해 설명될 수 있는데, 이것은 도 1에 도시된 예에서 1차원 파동함수 ψ(x)이다.
도 1의 영역(120)(x < x0)에서, 전자의 에너지(E)는 그 주변의 잠재 에너지 V(x)보다 크며(즉, 이 영역에서는 양자 터널링 장벽이 없기 때문에 전자는 자유롭게 이동함), 따라서 도면에서 파동함수(110)는 제1 형태를 갖는다.
도 1의 영역(130)에서, x0(고전적 입자가 반사될 위치)과 x0 + b 사이에서(여기서, b는 양자 터널링 장벽(100)의 두께임), 전자의 에너지 E는 장벽의 에너지 V(x)보다 작다.
터널링 동안 파동함수(110)에 의해 제공되는 전파 진폭(transmission amplitude)은 다음에 비례한다:
여기서 x0은 고전적인 전환점이고, m은 입자의 질량이며, 인데, 여기서 는 플랑크 상수(Planck's constant)이다. 장벽의 다른 측면에서 입자를 찾을 확률(전자의 에너지 E가 다시 잠재적 에너지 V(x)보다 더 큰 영역 140)은 이 진폭의 제곱에 비례한다:
여기서 b는 장벽(100)의 폭이다. 장벽을 통한 확률 함수의 급격한 쇠퇴 때문에, 장벽을 통해 터널링 된 것으로 실제로 발견될 전자의 수는 그 장벽(100)의 두께 또는 폭에 종속한다.
실제로, 양자 터널링 장벽(100)은 그 장벽이 대상 입자의 브로글리 파장(Broglie wavelength)에 해당하는 길이의 크기로 또는 그 미만의 공간적 치수를 갖는 한 임의의 적합한 형태를 취할 수도 있다. 예를 들어, 상기 장벽(100)은 나노스케일 유전체, 공기, 진공 또는 다른 매체를 포함할 수 있다. 또 다른 예들이 아래에 제공될 것이다.
통상의 기술자에 의해 이해되는 바와 같이, 도 1의 전위 장벽(100)은 1차원 전위 장벽으로서 단순화된 형태로 제시되며, 여기에서 전위 V(x)는 그 폭에 걸쳐 일정하다. 그러나 실제로는, 1차원 경우에서도, 그 장벽의 나노스케일 또는 원자 스케일의 구조적 특징, 예를 들어, 장벽이 형성되는 유전체의 불순물은 그 폭을 가로 질러 전위 V(x)의 변화를 야기할 것이며, 이것은 차례로 장벽을 가로지르는 전자와 같은 입자의 투과 진폭에서 장벽-특정 붕괴(barrier-specific decay)로 이어진다. 이것은 따라서 장벽을 통한 터널링에 기인한 터널링 전류가 그 장벽(100)의 고유 특징에 의해서 또한 영향을 받는다는 것을 의미한다. 따라서, 측정된 터널링 전류는 양자 터널링 장벽 및 그러한 양자 터널링 장벽이 위치한 임의의 장치, 예를 들어, PUF를 고유하게 식별하기 위해 사용될 수 있다. 당해 전문가라면 동일한 고려 사항이 2차원 장벽 또는 3차원 장벽과 같은 더 높은 차원의 장벽들에도 적용된다는 것을 이해할 것이다(이것에 대해 전위는 각각 다변량 함수 V(x, y) 및 V(x, y, z)에 의해 기술될 수 있음).
전술한 바와 같이, PUF는 일반적으로 제조 공정 중에 도입되는 장치의 고유한 물리적 특성을 활용한다. 이러한 장치들 사이의 변형의 소스는 CMOS 장치, 특히 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET: metal-oxide-semiconductor field-effect transistors) 또는 금속-절연체-반도체 전계-효과 트랜지스터(MISFET: metal-insulator-semiconductor field-effect transistors)와 관련하여 아래에서 더 설명될 것이지만, 당해 전문가라면 이러한 변형 소스가 또한 다른 구조 및 장치/기구들에도 관련이 있다는 것을 이해할 것이다.
도 2는 양자 터널링 장벽(100)을 포함하는 장치/기구에 대한 고유식별자를 결정하는 방법의 흐름도이다. 상술한 바와 같이, 양자 터널링 장벽의 고유한 유일성(uniqueness)으로 인해, 양자 터널링 장벽은 물리적으로 복제 불가능하며 해당 장치에 고유한 것이다.
단계 210에서, 상기 방법은 양자 터널링 장벽을 가로 질러 양자 터널 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 인가하는 동작을 포함한다. 상기 전위차는 전류가 고전적 의미로는 그 장벽(100)을 통과할 수 있는 임계 전압 미만일 수도 있다. PUF의 용어에 있어, 상기 적용된 전위차는 시도(challenge)로 간주될 수도 있다.
단계 220에서, 상기 방법은 양자 터널링 장벽(100)을 통한 터널링 전류를 나타내는 전기적 신호를 측정하는 동작을 포함한다. 터널링 전류는 양자 터널링 장벽(100)의 특징이다. 전기적 신호를 측정하는 것은, 예를 들어, 전류계를 사용해 터널링 전류를 직접 측정하는 것을 포함할 수도 있다.
단계 230에서, 상기 방법은 상기 측정된 전기 신호로부터 그 장치에 대한 고유식별자를 결정하는 동작을 포함한다. PUF의 용어에서, 상기 고유식별자는 하나의 응답(response)으로 간주될 수도 있다. 장치에 대한 고유식별자를 결정하는 단계는 평균 터널링 전류를 결정하는 것을 포함할 수 있다. 상기 결정된 고유식별자는 나중에 사용하기 위해 저장될 수 있거나 장치의 신원을 검증하는데 사용될 수 있다.
상기 방법은 상기 장치에 의해 또는 그 장치에 작용할 수 있는 별도의 장치 또는 컨트롤러에 의해 수행될 수 있다. 상기 방법은 단일 프로세서 또는 복수의 프로세서에 의해 수행될 수 있다. 예를 들어, 식별될 장치의 프로세서는 단계 210 및 220을 수행하고, 선택적으로는 제2 장치에서, 단계 230을 수행하기 위해 제2 프로세서에 그 측정치를 전달할 수 있다. 즉, 상기 방법은, 예를 들어, 단일 프로세서 또는 분산 컴퓨팅 시스템에 의해 수행될 수도 있다.
장치의 고유식별자를 결정하기 위해 사후 처리가 발생할 수도 있다. 예를 들어, 고유식별자를 결정하기 위해 추가의 방법 또는 프로세스가 상기 측정된 전기 신호에 적용될 수도 있다. 예를 들어, 상기 측정된 전기 신호로부터 유도된 비트 스트링은 고유식별자를 결정하기 위해 암호화 해시 함수(cryptographic hash function)로 입력될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 인증 시스템(300)의 블록도이다. 도 3은 특히 장치(350)에 통신 가능하게 전자적으로 연결된 전자 장치 또는 컨트롤러(302)를 도시한다. 상기 컨트롤러(302)는, 예를 들어, 도 2와 관련하여 전술한 것과 같은 방법을 사용함으로써, 상기 장치(350)의 고유식별자를 결정하는데 적합하다. 상기 장치(350)는 물리적으로 복제 불가능하고 그 장치(350)에 고유한 양자 터널링 장벽(100)을 포함한다. 상기 장치(350)는 양자 터널링 장벽을 가지며 컨트롤러(302)의 구성 요소들에 연결 가능한 임의의 적절한 장치일 수도 있다. 통상의 전문가가 이해할 수 있는 바와 같이, 도 3에 도시된 것과는 다른 구조가 사용될 수도 있다.
도면에서, 상기 장치(350)는 컨트롤러(302)에 대한 별도의 개체로서 도시되어 있다. 이를 위해, 상기 장치는 개별 회로 또는, 심지어는 MOSFET과 같은 양자 터널링 장벽을 갖는 특정 구성요소와 같은, 컨트롤러로부터 수신된 시도에 대해 응답을 제공하는 수동형 장치일 수 있다. 이 경우에, 상기 컨트롤러(302)는 장치(350)의 등록 또는 검증을 위해 그 장치(350)와 통신할 수 있는 인증자(authenticator)로서 고려될 수 있다.
도면을 참조하면, 상기 컨트롤러(302)는 시각적 디스플레이(310)와 같은 시각화 수단 및 가상 또는 전용 사용자 입력 장치(312)를 포함하는 다수의 사용자 인터페이스를 포함한다. 상기 컨트롤러(302)는 또한 프로세서(314), 메모리(316) 및 전력 시스템(318)을 포함한다. 상기 컨트롤러(302)는 프로세서(314)와 원격 시스템 사이에서 통신을 송수신하기 위한 통신 모듈(320)을 포함한다. 예를 들어, 상기 통신 모듈(320)은 인터넷과 같은 네트워크를 통해 통신을 송수신하기 위해 사용될 수 있다.
상기 컨트롤러(302)는, 예를 들어, 프로세서(314)에 의해 처리될 명령을 포함하는 비-일시적 컴퓨터 판독 가능한 매체를 수용하기 위한 포트(322)를 포함한다.
상기 프로세서(314)는 데이터를 수신하고, 메모리(316)에 액세스하며, 상기 메모리(316)로부터, 통신 모듈(320) 또는 사용자 입력 장치(312)로부터 수신된 명령에 따라 동작하도록 구성된다.
특히, 상기 프로세서(314)는 양자 터널링 장벽(100)을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차가 양자 터널링 장벽(100)을 가로 질러 인가되도록 구성된다. 상기 전위차는, 예를 들어, 컨트롤러의 전원 공급장치(318)를 사용하여, 또는 상기 장치(350)의 (선택적) 전용 전원 공급장치 또는 어떤 다른 전하 공급원이 양자 터널링 장벽(100)을 가로 질러 전위차를 적용하도록 통신 모듈(320)을 통해 상기 장치(350)로 통신함으로써, 인가될 수도 있다.
상기 프로세서(314)는 또한 전기적 신호, 즉, 양자 터널링 장벽(100)을 통한 양자 터널링 전류 및 양자 터널링 장벽(100)의 특성을 나타내는 전기적 신호를 측정하도록 구성된다.
상기 프로세서는 또한 상기 측정된 전기 신호로부터 장치(350)에 대한 고유식별자를 결정하도록 구성된다. 상기 프로세서(314)는 추후의 인증을 위해 장치에 대한 고유식별자를 결정하기 위한 것일 수도 있고, 따라서 고유식별자를 메모리(316)와 같은 메모리에 저장하도록 구성된다. 추가적으로 또는 대안적으로, 상기 프로세서(314)는 상기 장치(350)를 인증하기 위한 것일 수도 있고, 따라서 상기 결정된 고유식별자를 메모리(316)의 고유식별자의 데이터베이스와 비교하여 상기 장치(350)의 신원이 확인되었는지 여부를 설정하도록 구성된다.
도 3은 컨트롤러(302)를 참조하여 설명되었지만, 당해 전문가라면 그 컨트롤러가 임의의 적합한 컴퓨팅 장치, 예를 들어, 서버 또는 모바일 전자 장치를 포함할 수도 있음을 이해할 것이다.
도 3의 장치(350)는 패시브 장치로서 설명되었으며, 이에 의해 별도의 컨트롤러(302)의 프로세서(314)는 상기 장치(350)의 고유식별자를 결정하기 위한 도 2와 관련하여 설명된 것과 같은 방법을 수행한다. 도 3은, 예를 들어, 양자 터널링 장벽을 포함하는 트랜지스터 또는 다른 패시브 소자와 같은 전자 부품일 수 있다.
상기 장치(350)는 물체에 태그를 붙이는 것(tagging)과 같은 많은 용도를 갖는다. 예를 들어, 상기 장치(350)는 물체에 내장되거나 설치될 수 있다. 따라서, 가능하게는 모바일 장치의 형태인 컨트롤러(302)는 상기 태그를 확인함으로써 물체를 식별하기 위해 사용될 수 있다.
당해 전문가라면, 도 4의 전자 장치(400)와 같은 상이한 아키텍처가 사용될 수 있으며, 여기서 상기 장치(400)의 프로세서(314)는 도 2와 관련하여 전술한 것과 같은 방법의 적어도 일부를 수행하도록 구성된다는 것을 또한 이해할 것이다. 상기 전자 장치(400)는, 예를 들어, 휴대 전화 또는 PC와 같은 모바일 장치를 포함할 수 있다.
도 4에서, 양자 터널링 장벽(100)은 전자 장치(400) 내에 설치된다(가능하게는, 상기 장치(400)의 식별을 위해 구성된 내부 구성 요소의 일부로서). 전자 장치(400)의 다른 구성 요소는 도 3의 대응하는 구성 요소들과 유사한 기능을 수행하도록 구성되며, 따라서 유사하게 번호가 매겨졌다.
도 4의 양자 터널링 장벽(100)은 상기 장치(400) 내에 설치되므로 상기 장치(400)의 식별자를 제공하는데 사용될 수 있다.
상기 장치(400)는 (통신 모듈 320을 통해) 제3자와(예를 들어, 서버 또는 다른 전자장치와) 통신하도록 구성된다. 어떤 시나리오에 있어, 제3자는 상기 장치(400)가 그 자신을 식별하도록 요구할 수도 있다. 상기 장치(400)의 프로세서(314)는 양자 터널링 장벽(100)을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차가 양자 터널링 장벽(100)을 가로 질러 인가되도록 구성된다. 상기 프로세서(314)는 또한, 전기 양자 터널링 장벽(100)을 통한 양자 터널링 전류 및 양자 터널링 장벽(100)의 특성을 나타내는 전기 신호를 측정하도록 구성된다.
상기 프로세서는 측정된 전기 신호를 제3자에게 통신하도록 구성되고, 제3자(또는 더 정확하게는 그에 설치된 프로세서)는 상기 측정된 전기 신호로부터 상기 장치(400)에 대한 고유식별자를 결정하도록 구성된다. 대안적으로, 상기 프로세서(314)는 측정된 신호로부터 고유식별자를 결정하도록 구성되고 상기 식별자를 제3자에게 통신할 수도 있다.
당해 전문가라면 도 3 및 4와 관련하여 전술한 예들은 제한적이지 않으며 다른 아키텍처들도 가능하다는 것을 이해할 것이다. 예를 들어, 양자 터널링 장벽을 포함하는 장치/기구는, 예를 들어, 집적회로(IC) 또는 마이크로 칩을 포함할 수 있다. 도 3 및 4에 도시된 구성 요소들은 제한적이지 않다. 당해 전문가라면, 임의의 적절한 구성 요소의 조합이 사용될 수도 있는바, 예를 들면, 장치/기구가 사용자 입력 장치(312), 시각적 디스플레이(310), 또는 메모리(316), 전원 공급장치 또는 포트(322) 중의 하나 또는 다수를 포함하거나 포함하지 않을 수도 있다는 것을 이해할 것이다.
이하, 도 5 내지 8과 관련하여 더 자세한 설명이 제공될 것이다. 특히, 다음의 논의는 반도체 장치, 컴포넌트, 물품 또는 장치, 특히 트랜지스터 장치에 관한 것이다.
도 5는 MOSFET 또는 MISFET와 같은 트랜지스터 장치(500)의 개략도이다. 상기 장치(500)는 소스 단자(510), 드레인 단자(520), 게이트 단자(530) 및 몸체(540)를 포함한다. 게이트 단자(530)는 절연 층(550)에 의해 소스 단자(510) 및 드레인 단자(520)로부터 분리된다. 상기 트랜지스터 장치(500)는 절연 층(550)이 나노스케일 두께를 가질 정도로 작아서, 이것은 양자 터널링 장벽(100)으로서 작용한다.
트랜지스터 장치(500)는 전하 캐리어(전자 또는 정공)가 소스 단자와 드레인 단자 사이를 흐르는 채널의 전자 가변 폭을 갖는다. 채널의 폭은 소스(510)와 드레인(520) 사이에 위치한 게이트 단자(530) 상의 전압에 의해 제어된다.
전술한 바와 같이, 상기 장치(500)와 같은 장치들은 더 작게 만들어질수록, 나노스케일에서 절연 층(550)을 통한 전하 캐리어의 양자 터널링이 발생할 때까지 상기 절연 층(550)과 같은 절연 층들은 더 얇아진다. 특히, 트랜지스터 장치(500)에서, 터널링은 절연 층(550)을 통해 게이트 단자(530)로 (또는 그 반대로) 이루어진다. 이 효과는 때때로 게이트 누설 전류(gate leakage current)라고도 하는 것으로서, 최근에는 더 두꺼운 절연체 층을 사용하거나 더 높은 유전 상수를 갖는 절연 재료를 사용함으로써 이러한 누설을 감소시키기 위한 노력이 이루어졌다. 그러나 본원 발명자들은 게이트 누설 전류가 장치에 고유하고 장치의 고유식별자를 결정하는데 사용될 수 있음을 인식하였다.
게이트 누설 전류는 절연 층(550)의 두께(산화물 두께)와 밀접한 상관관계를 갖는다. 산화물 두께가 크면(예를 들어, 3nm 초과) 전자의 양자 터널링이 줄어들어 게이트 누설 전류가 낮아진다. 반면, 얇은 산화물의 경우 게이트 누설 전류가 크게 증가하여 더 많은 전자가 터널링 동작을 하도록 만든다. 게이트 누설 전류는 산화물 두께가 감소함에 따라 기하급수적으로 증가한다.
산화물 두께는 1 내지 30nm의 측면 스케일뿐만 아니라 수백 나노미터의 측면 스케일에서 변하는 것으로 알려져 있다. 이러한 변형은 변동의 무작위적 소스이다. 두께 변동은 Si/SiO2 계면 거칠기(interface roughness)와 관련되며 몇 자릿수의 터널링 전류 밀도 변동을 초래한다. 따라서, 상기 장치(500)의 게이트 누설/양자 터널링 전류는 고유한 것이며 또 다른 장치에 의해 물리적으로 복제할 수 없다.
상기 트랜지스터 장치(500)는 실리콘 기판 상부에서 이산화실리콘(SiO2) 층을 성장시키고 금속 또는 다결정실리콘(polycrystalline silicon) 층을 증착하는 것과 같은 임의의 적절한 프로세스에 의해 제조될 수 있다. 다수의 트랜지스터 장치가 웨이퍼 또는 기판 상에 제조될 수 있으며, 그 각각의 트랜지스터 장치는 고유한 양자 터널링 장벽을 갖는다.
상기 장치(500)의 양자 터널링 장벽(550)의 고유한 터널링 특성은 장치의 제조시 발생하는 장치의 공칭 특성과의 편차로부터 발생한다.
공정 변동성(Process variability)은 집적회로(IC)가 제조될 때 트랜지스터와 같은 반도체 소자의 속성에서 자연적으로 발생하는 변동이다. 공정 변동의 양은 특히 작은 스케일에서 관련이 있는데, 여기서 그 변동은 해당 부품의 전체 길이 또는 폭의 큰 백분율일 수 있고, 피처 크기(feature size)는 리소그래피 마스크(lithography masks) 패터닝을 위한 광 파장과 원자 크기 같은 기본적 치수에 접근한다. 공정 변동성은 환경적, 시간적 또는 공간적일 수 있다. 공간적 변화는 장치들 간의 성능 차이를 유발하는데, 이러한 차이는 장치들 간의 거리, 또는 예를 들어, IC 상의 장치들의 위치에 종속한다.
선 폭(line width) 또는 막 두께 불균일성과 같은 전형적인 공간적 변동성은 로트, 웨이퍼(슬라이스 또는 기판이라고도 칭함), 칩과 다이, 회로 블록과 장치들 사이에 보편적으로 존재한다(도 6 참조). 즉, CMOS 장치를 제조하는 동안, 로트 간 변동, 웨이퍼 간 변동, 칩 간 변동 및 다이-내 변형과 같은 온칩(on-chip) 변동으로 인하여 장치의 공칭 장치 특성에서의 변동이 발생하기 시작한다. 도 6a는 로트 간 변동(602, 604)을 도시하고, 도 6b는 웨이퍼 간 변동(606, 608)을 도시하고, 도 6c는 칩 간 또는 웨이퍼 전체에 걸치는 변동(612, 614)을 나타내고, 또한 도 6d는 칩-내 변동을 나타내고 있다.
공간적 변동성(spatial variations)은 체계적 및 무작위 변동으로 더한층 분류될 수 있다. 체계적 변동(systematic variations)은 리소그래피 시스템의 비-이상성, 챔버 효과, 광학적 근접 효과 및 변형 실리콘 효과로 인한 장치의 공간적 위치에 의존하는 공칭 장치 특성에서 반복 가능한 편차이다. 다른 한편으로, 무작위 변동(random variations)은 제조 공정에서의 무작위적인 변동, 랜덤 도펀트 변동(RDF: Random Dopant Fluctuations)으로 지칭되는 반도체 채널(예를 들어, MOSFET의 소스 및 드레인 전극 사이의 채널)에서의 도펀트 원자의 수 및 위치의 미세 변동, 라인-에지-거칠기(LER: line-edge-roughness), 및 인터페이스 거칠기, 예컨대, Si/SiO2 인터페이스 거칠기로 인한 원자-스케일 산화물 두께 변화(OTV: atomic-scale oxide-thickness variation)와 같은 장치 가변성(device variability)의 예측 불가능한 성분이다 ,
랜덤 도펀트 변동(RDF: random dopant fluctuations)은 현대 CMOS 공정에서 랜덤 변동의 큰 소스이며 주입된 불순물 농도의 변동으로 인해 발생한다. 특히, 랜덤 도펀트 변동은, 예를 들어, MOSFET의 채널 영역에서 금속-산화물 반도체와 같은 물질에서 도펀트 원자의 수 및 위치에서의 무작위적 변화를 지칭한다. 랜덤 도펀트 변동은 재료의 전계 및 전자 밀도를 국부적으로 조절하며, 그에 대한 재료를 통한 직접 터널링 전류는 매우 민감하므로 장치들 사이의 측정 가능한 변동 소스로 귀착된다. MOSFET에서, 이것은 RDF가 게이트 산화물을 통한 양자 터널링으로 인한 게이트 누설 전류에 큰 영향을 미친다는 것을 의미한다. RDF는 또한 임계 전압(Vt), 단-채널(short channel) 효과 및 드레인-유도 장벽 하강(DIBL: drain-induced barrier lowering)과 같은 다른 전기적 특성을 가진 장치들 간에 차이를 야기한다. 게이트 길이가 100nm 이하로 스케일링 됨으로써, 게이트 아래의 총 도펀트 원자 수는 수천 또는 수백 개로 줄어들어서, 트랜지스터 장치의 임계 전압 및 구동 전류의 상당한 변화로 귀착된다.
매우 작은 구조, 예를 들어, 100nm 이하의 길이의 구조일 경우, 도펀트 전하의 불연속성뿐만 아니라 물질의 원자성(atomicity)도 개별 소자 특성에 상당한 변화를 유발한다. 예를 들어, MOSFET에서, 25nm에서의 게이트 산화물 두께는 1 내지 2 개의 원자 층의 전형적인 계면 거칠기(interface roughness)를 갖는 몇몇 실리콘 원자 층과 동등하다. 이것은 1nm 게이트 산화물/절연체 층을 갖는 프로세스에 대한 산화물 두께의 50%를 넘는 변화를 초래한다.
게이트 산화물 두께에 대한 게이트 누설 전류(게이트 터널링 전류)의 지수 의존성이 있기 때문에, 트랜지스터 장치(500)에서의 산화물 두께 변화(OTV: oxide thickness variation)는 또한 장치들 사이의 게이트 누설 전류의 차이로 귀착된다. 게이트 산화물 두께는 수백 nm의 측면 스케일뿐만 아니라 1 내지 30 nm의 훨씬 더 작은 측면 스케일로 변할 수 있다. 더 작은 측면 스케일에서의 두께 변동은 Si/SiO2 계면 거칠기와 관련되어, 하나의 Si(001) 원자간 평면 거리만큼 공칭 산화물 두께로부터 편차로 귀착된다. 1 - 1.5nm 두께의 SiO2 게이트 유전체에 대하여, 이러한 두께 변동은 균일한 장치의 전류에 비해, 전체 터널링 전류의 평균을 증가시키는 자릿수의 국부 터널링 전류 밀도 변동을 초래한다.
RDF와 OTV의 결합된 효과는 게이트 누설 전류 변동성에 크게 영향을 미친다. 높은 게이트 바이어스에서, 게이트 누설 변동성은 산화물 두께 변동의 영향에 의해 좌우되며, 이산 도핑 원자는 무시할만한 영향을 미친다. 이것은, 높은 게이트 바이어스에서 기판의 과도한 전자 전하가 이온화된 불순물의 극소량의 포텐셜(bare potential)을 스크리닝하고, 터널링 전류 밀도의 RDF 유래의 변동이 OTV 유래의 변동과 비교하여 너무 국소화 되기 때문으로 설명될 수 있다.
라인-에지 거칠기(LER)는 고유 게이트 누설 변동성의 또 다른 소스이다. 라인 에지 거칠기는 리소그래피 포토-레지스트가 중합체 사슬에서 응집되는 경향에 의해 야기된다. 이들 응집체(aggregates)는 레지스트 현상 공정의 속도에 국부적으로 영향을 줄 정도로 충분히 크며, 이것은 해상도의 손실 및 라인 에지의 낮은 충실도를 의미한다. 이것은 게이트 패턴의 형성에 중요한 것으로서, 장치의 폭을 따르는 게이트 길이의 불확실성으로 이해된다. 누설 게이트 전류는 게이트 크기에 선형으로 비례하지만, 소스 및 드레인 확장을 형성하는 랜덤 불순물의 분포가 게이트 라인 에지 거칠기와 상관된다는 것을 유념하여야 할 것이다.
상기 장치(500)에서와 같은 MOS 구조에서, Fowler-Nordheim 터널링, 직접 터널링(direct tunnelling), 및 트랩 보조 터널링(trap-assisted tunnelling)과 같은 3 개의 다른 양자 터널링 프로세스를 구별할 수 있다.
직접 터널링에서, 전하 캐리어는 전도성 밴드에 의해 형성된 전위 장벽을 통해 직접 터널링할 수 있다. 직접 터널링의 중요성은 산화물(예를 들어, 절연체 층(550))의 두께 및 산화물 수직 필드(oxide perpendicular field)에 기하급수적으로 의존하지만, 게이트 폭 및 소스/드레인 확장 중첩(extension overlaps)에 대해 단지 선형적으로만 민감하다. 상기 직접 터널링은, 기판의 전도 밴드로부터 전도 밴드(ECB)에서 전자로 알려진 게이트 단자(530)의 전도 밴드(또는 그 반대로)로의 터널링되는 전자들, 또는 기판의 원자가 밴드로부터 원자가 밴드 터널링(EVB: valence band tunnelling)으로 알려진 금속의 전도 밴드대에 터널링되는 전자들을 수반할 수도 있다.
직접 터널링 전류 밀도는 다음과 같이 모델링할 수 있다.
여기서, JDT는 직접 터널링 전류 밀도이고, Vox 및 는 각각 게이트 산화물과 터널링 장벽 높이를 가로지르는 전위 강하이며, m*는 실리콘의 전도 대역에서 전자의 유효 질량이며 Tox는 산화물 두께이다.
직접 양자 터널링 전류는 다음과 같이 표현된다.
여기서, W와 L은 각각 유효 트랜지스터 폭 및 길이이다.
또한, 양자 터널링 전류는 산화물에 걸치는 전계가 온도에 대해 크게 의존하지 않기 때문에 약한 온도 의존성을 보인다. 바람직하게는, 이것은 트랜지스터 장치(500)의 절연 층(550)을 통한 양자 터널링 전류를 나타내는 측정된 전기 신호로부터 결정된 식별자가 온도에 그리 민감하지 않으므로, 그것은 온도에 의존하는 메커니즘에 입각한 식별자보다는 더 재현 가능하다는 것을 의미한다.
도 7은 55nm의 공정 기술을 사용하는 1μm2 면적의 박막-산화물 저-임계치 전압 NMOS(negative channel metal oxide semiconductor)에 대한 나노암페어(nA)로써의 게이트 누설 Ig의 Monte Carlo 시뮬레이션(1000회)의 히스토그램이다. 트랜지스터 장치(500)는 그 게이트 전압이 VDD로 설정되도록 온 상태에 있되, 여기서 VDD는 그 트랜지스터 장치(500)의 드레인(520)에 공급되는 DC 전압이고, 또한 VDS(소스 단자와 드레인 단지 사이의 전위차)는 0이다. 도면에서 볼 수 있듯이, 이 장치 구성은 1.125A의 평균(μ) 게이트 누설 전류와 67.6pA의 표준 편차(σ)를 생성하였다. 3σ 변동은 평균 누설의 거의 20%에 이르는 변동성으로 귀착되어, 이 트랜지스터 특성을 고유 키를 생성하기 위한 이상적인 랜덤 소스로 만들게 된다.
상기 곡선은 정규화된 확률 히스토그램에 맞게 조정된 μ = 1.125 nA 및 σ = 67.6 pA의 가우스 분포를 나타낸다. 상기 확률 히스토그램에서 각 막대의 높이는 해당 구간 간격 내에서 관측치를 선택할 확률과 같다. 상기 분포는 해당 장치의 고유한 특성이다. 평균은 그 장치의 식별자(identifier)로 사용될 수 있다.
전술한 논의로부터, 게이트 단자와 소스 및 드레인 단자 사이에 양자 터널링 장벽(550)을 갖는 트랜지스터 장치(500)가 고유식별자를 제공하는데 사용될 수 있음이 명백히 이해될 것이다.
도 8은 소스 단자(510), 드레인 단자(520) 및 게이트 단자(530)를 포함하되, 상기 게이트 단자(530)는 소스 단자(510) 및 드레인 단자(520)로부터 양자 터널링 장벽(550), 예를 들면, 전술한 바와 같이 해당 트랜지스터 장치(500)에 고유한 게이트 산화물에 의해 분리되어 있는 트랜지스터 장치(500)의 고유식별자를 결정하는 방법의 흐름도이다. 소스(510)와 드레인 단자(520) 사이의 전위차는, 예컨대, 소스(510) 및 드레인(520) 단자를 접지시킴으로써 실질적으로 0이 되도록 배열된다.
단계 810에서, 상기 방법은 게이트 단자(530)과, 소스 단자(510) 및 드레인 단자(520) 중 적어도 하나 사이의 전위차를 적용하는 단계를 포함하되, 상기 전위차는 양자 터널링 장벽(550)을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분하다.
단계 820에서, 상기 방법은 게이트 누설 전기 신호를 측정하는 단계를 포함하되, 상기 게이트 누설 전기 신호는 양자 터널링 장벽(550)을 통한 터널링 전류, 즉 양자 터널링 장벽(550)의 터널링 전류 특성을 나타낸다.
단계 830에서, 상기 방법은 상기 측정된 게이트 누설 전기 신호로부터 해당 트랜지스터 장치(500)에 대한 고유식별자를 결정하는 단계를 포함한다.
예를 들어, 트랜지스터 장치는 플로팅 게이트(floating gate) 트랜지스터 장치를 포함할 수도 있다(도 9 참조). 플로팅 게이트 트랜지스터 장치(900)는 소스 단자(910), 드레인 단자(920), 플로팅 게이트 단자(930), 컨트롤 게이트 단자(970) 및 몸체(940)를 포함한다. 상기 플로팅 게이트 단자(930) 및 컨트롤 게이트 단자(970)는 제1 양자 터널링 장벽(960)으로 작용하는 절연 산화물 층에 의해 분리된다. 상기 컨트롤 게이트는 트랜지스터 장치를 제어하도록 전기적으로 연결된다. 상기 플로팅 게이트는 제2 양자 터널링 장벽(950)에 의해 소스 단자 및 드레인 단자로부터 분리된다.
사용시, 컨트롤 게이트 단자(970)와 소스 및 드레인 단자 중 적어도 하나 사이에 전위차가 인가되며, 상기 전위차는 소스 단자(910), 드레인 단자(920) 및 몸체(940)의 트랜지스터 채널을 상기 플로팅 게이트 단자(930)로부터 분리하는 제2 양자 터널링 장벽(950)을 통한 터널링을 가능케 하기에 충분하다. 상기 몸체가, 예를 들어 p-도핑된 반도체를 포함하면, 전자가 플로팅 게이트로 터널링할 때, 상기 플로팅 게이트는 음전하 상태로 되고 그 트랜지스터 장치(900)의 임계 전압은 증가한다. 상기 임계 전압의 분포는 제2 양자 터널링 장벽(950)을 통해 플로팅 게이트 단자(930)로의 전류 터널링을 나타내며, 따라서 임계 전압은 양자 터널링 장벽(950)의 특징을 나타낸다. 사용시, 임계 전압이 측정된다.
컨트롤 게이트 단자(970)로부터의 게이트 누설 전류도 또한 측정된다. 게이트 누설 전류는 제1 양자 터널링(960) 장벽 및 제2 양자 터널링 장벽(950)을 통한 터널링 전류를 나타낸다. 상기한 게이트 누설 전류 및 임계 전압은 플로팅 게이트 트랜지스터 장치(900)의 고유식별자를 결정하기 위해 사용될 수 있다. 사용 시, 상기 장치에 어떤 양자 구속(quantum confinement)도 존재하지 않는다.
예를 들어, 트랜지스터 장치는 양자점 트랜지스터 장치(quantum dot transistor device)(1000)를 포함할 수 있다(도 10 참조). 양자점 트랜지스터 장치는 소스 단자(1010), 드레인 단자(1020), 및 소스 단자(1010)와 드레인 단자(1020)를 분리하는 양자점 필름(1070)을 포함한다. 상기 트랜지스터 장치는 제1 양자 터널링 장벽(1050)에 의해 소스 및 드레인 단자들(도면에서는 양자점 필름(1070)으로부터 또한 분리됨)로부터 분리된 제1 게이트(1030)를 더 포함한다. 상기 트랜지스터 장치(1000)는 소스 단자(1010) 및 드레인 단자(1020)로부터 제2 양자 터널링 장벽(1060)에 의해 분리된 제2 게이트 단자(1040)를 더 포함한다. 사용시, 상기 소스 단자(1010)와 드레인 단자(1020)는 실질적으로 평형 상태로 유지될 수 있으며(즉, 소스 단자와 드레인 단자(1020) 사이의 전위차는 실질적으로 0일 수 있음), 제1 게이트 단자(1030)와, 소스 단자(1010) 및 드레인 단자(1020) 중 적어도 하나의 사이에는 전위차가 인가될 수 있다. 따라서, 제1 게이트 단자 및 제2 게이트 단자(1040) 중의 하나 또는 그 양자로부터의 게이트 누설 전기 신호는 양자점 트랜지스터 장치에 대한 고유식별자를 결정하기 위해 측정될 수 있다. 사용시 상기 장치에는 어떤 양자 구속도 존재하지 않는다.
이러한 양자점 트랜지스터 장치를 구성하기 위해, 제2 게이트 단자(1040)는 고도로 도핑된 반도체 기판을 포함할 수 있고 제2 양자 터널링 장벽은 유전체 재료를 포함할 수 있다. 소스 및 드레인 접촉부들이 반도체 기판에 패터닝될 수 있다. 상기 양자점 필름(1070)은 소스 단자(1110)와 드레인 단자(1020) 사이에 양자점 채널을 생성하기 위해 스핀 코팅(spin coating) 또는 드롭 캐스팅(drop casting)과 같은 다양한 방법을 사용하여 증착될 수 있다. 양자점 필름은 증착 공정의 무작위적 특성, 사용된 양자점 및 채널에 의해 수행되는 처리 공정으로 인한 양자점 트랜지스터 장치의 고유한 가변성을 증가시킨다. 따라서, 하나 또는 다수의 유전체 층이 양자점 필름(1070) 상에 증착되어 제1 양자 터널링 장벽(1050)을 형성할 수 있다. 제1 게이트 단자(1030)는 금속을 포함할 수 있다. 당해 전문가라면 "제1 게이트 단자" 및 "제2 게이트 단자"라는 용어가 상호 교환하여 사용될 수 있다는 것, 즉 전위차가 제2 게이트 단자와 소스 및 드레인 단자들 중의 하나 또는 양자 사이에 인가될 수도 있다는 것을 이해할 것이다.
전술한 실시 예의 변형을 예상할 수 있으며, 예를 들어, 이상 개시된 모든 실시 예의 특징은, 이러한 특징이 호환 불가능하지 않는 한, 임의의 방식 및/또는 조합으로 조합될 수도 있다.
커패시터는 PUF로서 사용되거나 PUF에 기여할 수 있는 또 다른 장치의 일례이다. 많은 커패시터 설계가 있지만 가장 간단한 형태의 커패시터는 유전체 매개체로 분리된 두 개의 전도성 플레이트를 포함하는 것이다. 유전체 매체가 충분히 얇을 때(예를 들어, 평균 두께가 3nm 미만인), 그 유전체는 완벽한 절연체로서 작용하지 않으므로 누설 전류가 흐르기 시작한다. 나노암페어(nA) 영역에서 이러한 작은 DC 전류 흐름은 양자 터널링을 기반으로 한다. 누설 전류는 유전체 매개체를 통해 전자가 물리적으로 빠져나가는 것의 결과이며, 공급 전압이 제거되면 시간이 지나서 그 커패시터가 완전히 방전됨에 따라서 종종 원치 않는 아티팩트로 여겨진다. 그러나 본원 발명자들은 커패시터의 누설 전류가 그 커패시터의 고유식별자를 결정하는데 사용될 수 있다는 것을 인식하였다. 따라서, 커패시터도 또한 물리적 복제방지 기능으로 사용되거나 물리적 복제방지 기능에 기여할 수 있다.
본 명세서에 기술된 양자 터널링 장벽은 그 장벽을 통한 양자 터널링이 발생할 수 있도록 임의의 적합한 두께로 이루어질 수도 있다. 예를 들어, 양자 터널링 장벽은 5nm 미만, 또는 4nm 미만, 또는 3nm 미만, 또는 2nm 미만 또는 1nm 미만일 수 있다. 상기한 양자 터널링 장벽은 유전체 산화물과 같은 임의의 적합한 절연 재료로 형성될 수 있다. 비록 본 명세서 전체에서 실리콘이 언급되었지만, Ⅲ-V 물질과 같은 다른 재료가 사용될 수도 있다. 양자 터널링 장벽을 형성하기 위해, 임의의 적합한 k-값을 갖는 유전체가 사용될 수도 있다.
본 명세서 전체에 걸쳐, 트랜지스터 장치가 기술되었다. 당해 전문가라면 상기 트랜지스터 장치가 p- 및/또는 n-도핑 된 트랜지스터 장치일 수 있고, 그 장치의 도펀트 밀도가 또한 변할 수도 있다는 것을 이해할 것이다.
본 명세서에서 기술된 장치는 임의의 적합한 장치, 예를 들어 금속-산화물 반도체 장치 또는 금속-절연체 반도체 장치일 수도 있다. 하나의 장치는 구성 요소, 칩, 컴퓨터, 태블릿, 휴대 전화 또는 기타 그러한 장치를 포함할 수 있다.
본 발명의 실시 예는 하드웨어, 소프트웨어 또는 하드웨어와 소프트웨어의 조합의 형태로 실현될 수 있음을 이해할 것이다. 이러한 소프트웨어는, 소거 가능 또는 재기록 가능 여부에 관계없이 ROM과 같은 저장 장치와 같은 휘발성 또는 비-휘발성 저장 장치의 형태로, 또는 예컨대, RAM, 메모리 칩, 디바이스 또는 집적회로와 같은 메모리 형태로, 또는 예컨대, CD, DVD, 자기 디스크 또는 자기 테이프와 같은 광학적으로 또는 자기적으로 판독 가능한 매체에 저장될 수 있다. 상기한 저장 장치들 및 저장 매체는, 실행시, 본 발명의 실시 예들을 구현하는 프로그램 또는 프로그램들을 저장하기에 적합한 기계 판독 가능한 저장 장치의 실시 예들이라는 것이 이해될 것이다. 따라서, 실시 예들은 후술하는 특허청구범위에 기재된 시스템 또는 방법을 구현하기 위한 코드를 포함하는 프로그램 및 그러한 프로그램을 저장하는 기계 판독 가능한 저장소를 제공한다. 또한, 본 발명의 실시 예는 유선 또는 무선 연결을 통해 전달되는 통신 신호와 같은 임의의 매체를 통해 전자적으로 전달될 수 있으며, 그 실시 예들은 이것을 적절하게 포함한다.
본 명세서에 개시된 모든 특징들(임의의 청구 범위, 요약 및 도면을 포함하여) 및/또는 이렇게 개시된 임의의 방법 또는 프로세스의 모든 단계들은, 그러한 특징들 및 /또는 단계들 중의 적어도 일부가 서로 배타적인 경우의 조합을 제외하고는, 임의의 조합으로든 조합될 수 있다.
본 명세서에 개시된 각각의 특징(임의의 청구 범위, 요약 및 도면을 포함하여)은, 달리 명시적으로 언급되지 않는 한, 동일하거나 동등한 또는 유사한 목적을 제공하는 대안적인 특징으로 대체될 수도 있다. 따라서, 달리 명시적으로 언급되지 않는 한, 개시된 각각의 특징은 포괄적인 일련의 동등하거나 유사한 특징 중의 단지 하나의 예일 뿐이다.
본 발명은 임의의 전술한 실시 예들 중의 세부 사항에만 한정되지 않는다. 본 발명은 본 명세서에 개시된 특징 중의 어떤 신규한 것, 또는 임의의 신규한 조합, 이상 개시된 임의의 방법 또는 공정의 단계들의 임의의 신규한 것 또는 임의의 신규한 조합에까지 확장된다. 후술하는 청구 범위는 단지 전술한 실시 예와 해당 청구항의 청구범위에 속하는 임의의 실시 예들만 다루는 것으로 해석되어서는 아니 될 것이다.

Claims (62)

  1. 장치의 고유식별자(unique identifier)를 결정하기 위한 방법으로서, 상기 장치는 그 장치에 고유한 양자 터널링 장벽(quantum tunnelling barrier)을 포함하되, 상기 방법은:
    상기 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 상기 양자 터널링 장벽에 걸쳐 인가하는 동작;
    상기 양자 터널링 장벽을 통한 터널링 전류를 나타내는 전기 신호, 즉, 상기 양자 터널링 장벽의 터널링 전류 특성을 측정하는 동작; 및
    상기 측정된 전기 신호로부터 상기 장치의 고유식별자를 결정하는 동작을 포함하는 방법.
  2. 제1항에 있어서,
    상기 장치는 하나의 양자 터널링 장벽을 포함하는 것인 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 양자 터널링 장벽은 5 나노미터 이하의 평균 두께를 갖는 것인 방법.
  4. 제3항에 있어서,
    통신 프로토콜 또는 데이터 트랜잭션에서, 그의 일 양태를 암호화 또는 인증하는 데에 사용하기 위한 고유식별자를 제공하고, 및/또는 상기 고유식별자를 물리적 객체 또는 디지털 객체의 디지털 식별자로서 제공하는 동작을 더 포함하는 것인 방법.
  5. 제4항에 있어서,
    통신 프로토콜 또는 데이터 트랜잭션에서 상기 고유식별자를 사용하고 및/또는 상기 고유식별자를 물리적 객체 또는 디지털 객체의 디지털 식별자로서 사용하는 동작을 더 포함하는 것인 방법.
  6. 제5항에 있어서,
    상기 장치의 양자 터널링 장벽은 물리적으로 복제 불가능한 것인 방법.
  7. 제6항에 있어서,
    상기 측정된 전기 신호에 의해 밝혀진 양자 터널링 장벽의 특성은 동일한 반도체 제조 공정에 의해 생성된 표면상으로 동일한 장치 사이의 장치간 변동성으로부터 발생하는 장치의 하나 또는 다수의 특유의 나노스케일 특성에서 기인하는 것인 방법.
  8. 제7항에 있어서,
    장치마다 가변적인 특유의 나노스케일 특성은 상기 장치를 제조하는데 사용되는 반도체 제조 공정의 제어를 넘어서는 것인 방법.
  9. 제8항에 있어서,
    상기 전기 신호의 측정은 동일한 반도체 제조 공정에 의해 생성된 표면상으로 동일한 장치들 사이의 장치간 변동성에서 발생하는 상기 장치의 하나 또는 다수의 특유한 나노스케일 특성으로 인한 양자 터널링 장벽의 특성을 나타내기에 충분하도록 수행되는 것인 방법.
  10. 제9항에 있어서,
    표면상으로 동일한 제2 장치의 양자 터널링 장벽을 가로 질러 동일한 전위차를 인가하고, 상기 제2 장치의 양자 터널링 장벽을 통한 제2 터널링 전류를 나타내는 전기 신호를 측정하는 동작을 더 포함하되, 표면상 동일한 제1 및 제2 장치의 양자 터널링 장벽을 통한 터널링 전류를 나타내는 상기 전기 신호들은 상이한 것인 방법.
  11. 제10항에 있어서,
    표면적으로 동일한 제2 장치에 대한 제2 고유식별자를 결정하는 동작을 더 포함하는 것인 방법.
  12. 제11항에 있어서,
    상기 고유식별자를 저장하는 동작을 더 포함하는 것인 방법.
  13. 제12항에 있어서,
    상기 장치의 고유식별자를 상기 장치에 대한 고유식별자 및 다른 장치들에 대한 고유식별자들을 포함하는 데이터베이스와 비교하는 동작을 더 포함하고, 상기 다른 장치들 각각은 그 다른 장치에 고유한 양자 터널링 장벽을 포함하는 것인 방법.
  14. 제13항에 있어서,
    상기 전위차를 인가하기 전에 제3자로부터 시도를 받는 동작을 더 포함하는 것인 방법.
  15. 제14항에 있어서,
    상기 시도에 응답하여 상기 고유식별자를 상기 제3자에게 전달하는 동작을 더 포함하는 것인 방법.
  16. 제15항에 있어서,
    상기 장치는 물리적으로 복제 불가능한 기능을 포함하고, 또한 상기 고유식별자는 상기 물리적으로 복제 불가능한 기능의 고유식별자인 것인 방법.
  17. 제16항에 있어서,
    상기 장치에 대한 고유식별자를 결정하는 동작은 상기 터널링 전류의 평균값을 결정하는 것을 포함하는 것인 방법.
  18. 제15항에 있어서,
    전기 신호를 측정하는 동작은 전기 신호를 여러 번 측정하는 것을 포함하고, 또한 상기 장치에 대한 고유식별자를 결정하는 동작은 상기 전기 신호의 다수의 측정치들로부터 전류 스펙트럼을 보간하는 것을 포함하는 것인 방법.
  19. 제18항에 있어서,
    전기 신호를 측정하는 동작은 터널링 전류를 측정하는 것을 포함하는 것인 방법.
  20. 제19항에 있어서,
    전기 신호를 측정하는 동작은 누설 전류를 측정하는 것을 포함하는 것인 방법.
  21. 제18항에 있어서,
    전기 신호를 측정하는 동작은 저항을 측정하는 것을 포함하는 것인 방법.
  22. 제21항에 있어서,
    상기 전하 캐리어들은 전자인 것인 방법.
  23. 제20항에 있어서,
    상기 전하 캐리어들은 준입자(quasiparticle)인 것인 방법.
  24. 프로세서에 의해 실행될 때,
    상기 프로세서로 하여금 제23항에 따른 방법을 수행함으로써 장치의 고유식별자를 결정하게 하는 명령어들이 그에 저장된 컴퓨터로 판독 가능한 매체.
  25. 제24항에 있어서,
    상기 컴퓨터로 판독 가능한 매체는 비-일시적 컴퓨터 판독 가능한 매체인 것인 컴퓨터 판독 가능한 매체.
  26. 제1 단자 및 제2 단자;
    상기 제1 단자와 상기 제2 단자 사이에 위치하는, 한 장치에 고유한 것인 양자 터널링 장벽; 및
    프로세서를 포함하되, 상기 프로세서는;
    상기 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 상기 제1 단자와 상기 제2 단자 사이에, 그리고 상기 양자 터널링 장벽을 가로 질러 인가하고;
    상기 양자 터널링 장벽을 통한 터널링 전류를 나타내는 전기적 신호, 즉 상기 양자 터널링 장벽의 터널링 전류 특성을 측정하고; 및
    상기 측정된 전기 신호로부터 상기 장치에 대한 고유식별자를 결정하도록 구성되는 것인 장치.
  27. 제26항에 있어서,
    상기 장치는 상보형 금속-산화물-반도체(CMOS: complementary metal-oxide-semiconductor) 칩을 포함하는 것인 장치.
  28. 제27항에 있어서,
    상기 장치는 하나의 고유 양자 터널링 장벽을 포함하는 것인 장치.
  29. 제28항에 있어서,
    상기 양자 터널링 장벽은 5 나노미터 이하의 평균 두께를 갖는 것인 장치.
  30. 제29항에 있어서,
    상기 장치의 양자 터널링 장벽은 물리적으로 복제 불가능한 것인 장치.
  31. 제30항에 있어서,
    상기 측정된 전기 신호에 의해, 사용시, 밝혀지는 상기 양자 터널링 장벽의 특성들은 동일한 반도체 제조 공정에 의해 생성된 표면상으로 동일한 장치들 사이의 장치간 변동성으로부터 발생하는 장치의 하나 또는 다수의 특유의 나노스케일 특성으로 기인하는 것인 장치.
  32. 제31항에 있어서,
    장치마다 변화 가능한 특유의 나노스케일 특성은 상기 장치를 제조하는데 사용되는 반도체 제조 공정의 제어를 넘어서는 것인 장치.
  33. 제32항에 있어서,
    상기 프로세서는 동일한 반도체 제조 공정에 의해 생성된 표면상으로 동일한 장치들 사이의 장치간 변동성에서 발생하는 하나 또는 다수의 특유한 나노스케일 특성에서 기인하는 양자 터널링 장벽의 특성을 나타내기에 충분하도록 상기 전기 신호의 측정이 수행되도록 구성되는 것인 장치.
  34. 제33항에 있어서,
    상기 장치는 상기 제1 단자와 상기 제2 단자 사이에 도핑된 반도체 채널을 더 포함하고, 상기 터널링 전류는 상기 도핑된 반도체 채널 내의 랜덤 도펀트 분포에 종속적인 것인 장치.
  35. 제34항에 있어서,
    상기 터널링 전류는 상기 양자 터널링 장벽의 원자-스케일 산화물-두께 변화(atomic-scale oxide-thickness variation: OTV)에 종속적인 것인 장치.
  36. 제35항에 있어서,
    상기 터널링 전류는 양자 터널링 장벽의 라인 에지 거칠기(line edge roughness: LER)에 종속적인 것인 장치.
  37. 제36항에 있어서,
    상기 프로세서는 전위차를 인가하기 전에 제3자로부터 시도(challenge)를 수신하도록 추가로 구성되는 것인 장치.
  38. 제37항에 있어서,
    상기 프로세서는 상기 시도에 응답하여 상기 고유식별자를 상기 제3자에게 전달하도록 더 구성되는 것인 장치.
  39. 제38항에 있어서,
    상기 장치는 물리적으로 복제 불가능한 기능을 포함하고, 상기 고유식별자는 상기 물리적으로 복제 불가능한 기능의 고유식별자인 것인 장치.
  40. 제39항에 있어서,
    전하 캐리어들은 전자인 것인 장치.
  41. 제39항에 있어서,
    상기 전하 캐리어들은 준입자(quasiparticles)인 것인 장치.
  42. 제41항에 있어서,
    상기 전위차를 인가하기 위한 전원 공급장치를 더 포함하는 것인 장치.
  43. 제41항에 따른 다수의 장치들을 포함하는 웨이퍼로서, 상기 다수의 장치들 각각은 해당 장치에 고유한 양자 터널링 장벽을 포함하는 것인 웨이퍼.
  44. 제42항에 따른 두개의 장치들에 있어서,
    표면상으로 동일한 장치들이 동일한 반도체 제조 공정에 의해 제조되며, 상기 장치들의 프로세서들은, 사용시 양자 터널링 장벽을 가로 질러 동일한 전위차를 인가할 때, 상기 양자 터널링 장벽을 통한 각각의 터널링 전류를 나타내는 상이한 각각의 전기 신호를 측정하는 것인 두 개의 장치들.
  45. 제44항에 있어서,
    사용시, 상기 장치들의 프로세서들은 상기 측정된 전기 신호로부터 표면상으로 동일한 장치들에 대한 상이한 각각의 고유식별자들을 결정하는 것인 두 개의 장치들.
  46. 제45항에 있어서,
    하나의 집적회로 구성요소 상에 제공되는 것인 두 개의 장치들.
  47. 제46항에 있어서,
    통신 프로토콜 또는 데이터 트랜잭션에 있어, 선택적으로 그 양태를 암호화 또는 인증하는데 사용하기 위한 고유식별자를 제공하기 위한 장치들.
  48. 제47항에 있어서,
    통신 프로토콜 또는 데이터 트랜잭션에서 상기 고유식별자를 사용하는 동작을 더 포함하는 장치들.
  49. 고유식별자를 결정하기 위한 장치의 제조에 사용하기 위한 방법으로서,
    사이에 양자 터널링 장벽을 갖는 제1 및 제2 단자를 제공하기 위하여 반도체 제조 공정을 동작하도록 구성되는 반도체 제조 장치를 제공하되, 상기 반도체 제조 공정은 그 반도체 제조 공정에 따라 제조된 표면상으로 동일한 장치들의 양자 터널링 장벽들 사이의 측정 가능한 장치간 변동성을 촉진시키도록 선택되고, 상기 변동성은 상기 반도체 제조 공정의 제어를 넘어서는 상기 장치의 나노스케일 특성의 변화에 의해 야기되는 것인 동작; 및
    상기 단자들에 연결된 프로세서를 제공하도록 구성되는 장치를 제공하는 동작을 포함하되, 상기 프로세서는:
    상기 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 제1 단자와 제2 단자 사이에 상기 양자 터널링 장벽을 가로 질러 인가하고;
    상기 양자 터널링 장벽을 통한 터널링 전류를 나타내는 전기적 신호, 즉 상기 양자 터널링 장벽의 터널링 전류 특성을 측정하고; 그리고
    상기 측정된 전기 신호로부터 상기 장치에 대한 고유식별자를 결정하도록 구성되는 것인 방법.
  50. 제49항에 있어서,
    고유식별자를 결정하기 위한 장치를 제조하기 위해 상기 제공된 장치를 작동시키는 것을 더 포함하는 방법.
  51. 트랜지스터 장치의 고유식별자를 결정하는 방법으로서, 상기 트랜지스터 장치는 소스 단자, 드레인 단자 및 게이트 단자를 포함하고, 상기 게이트 단자는 상기 트랜지스터 장치의 양자 터널링 장벽에 의해 소스 단자와 드레인 단자로부터 분리되며, 상기 소스 단자와 상기 드레인 단자 사이의 전위차는 실질적으로 0인 것인 방법에 있어서, 상기 방법은:
    양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 상기 게이트 단자와 상기 소스 단자 및 드레인 단자 중 적어도 하나의 사이에 인가하는 동작;
    상기 양자 터널링 장벽을 통한 터널링 전류를 나타내는 게이트 누설 전기 신호, 즉 상기 양자 터널링 장벽의 터널링 전류 특성을 측정하는 동작; 및
    상기 측정된 전기 신호로부터 상기 트랜지스터 장치에 대한 고유식별자를 결정하는 동작을 포함하는 방법.
  52. 프로세서에 의해 실행될 때, 상기 프로세서로 하여금 제51항에 따른 방법을 수행함으로써 트랜지스터 장치의 고유식별자를 결정하도록 하는 명령어가 저장된 컴퓨터 판독 가능한 매체.
  53. 소스 단자, 드레인 단자 및 게이트 단자를 포함하는 트랜지스터 장치로서, 상기 게이트 단자는 상기 트랜지스터 장치에 고유한 양자 터널링 장벽에 의해 상기 소스 단자 및 상기 드레인 단자로부터 분리되고, 상기 소스 단자와 상기 드레인 단자 사이의 전위차는 실질적으로 제로가 되도록 동작 가능한 트랜지스터 장치; 및
    프로세서를 포함하되, 상기 프로세서는:
    상기 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 상기 게이트 단자와 상기 소스 단자와 드레인 단자 중의 적어도 하나 사이에 인가하고;
    상기 양자 터널링 장벽을 통한 터널링 전류를 나타내는 게이트 누설 전기 신호, 즉 상기 양자 터널링 장벽의 터널링 전류 특성을 측정하고; 및
    상기 측정된 게이트 누설 전기 신호로부터 상기 장치에 대한 고유식별자를 결정하도록 구성되는 것인 장치.
  54. 커패시터 장치의 고유식별자를 결정하는 방법으로서, 상기 커패시터 장치는 제1 단자와 제2 단자를 포함하고, 상기 제1 단자와 제2 단자 사이에 배치된 양자 터널링 장벽을 더 포함하는 방법에 있어서,
    상기 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 상기 제1 단자와 제2 단자 사이에 인가하는 동작;
    상기 양자 터널링 장벽을 통한 터널링 전류를 나타내는 게이트 누설 전기 신호, 즉 상기 양자 터널링 장벽의 터널링 전류 특성을 측정하는 동작; 및
    상기 측정된 게이트 누설 전기 신호로부터 커패시터 장치에 대한 고유식별자를 결정하는 단계를 포함하는 것인, 커패시터 장치의 고유식별자를 결정하는 방법.
  55. 프로세서에 의해 실행될 때, 상기 프로세서로 하여금 청구항 제54항에 따른 방법을 수행함으로써 커패시터 장치의 고유식별자를 결정하도록 하는 명령어들이 저장된 컴퓨터 판독 가능한 매체.
  56. 제1 단자, 제2 단자 및 상기 제1 단자와 상기 제2 단자 사이에 배치된 양자 터널링 장벽을 포함하는 커패시터 장치; 및
    프로세서를 포함하는 장치에 있어서, 상기 프로세서는:
    양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 상기 제1 단자와 제2 단자 사이에 인가하고;
    상기 양자 터널링 장벽을 통한 터널링 전류를 나타내는 게이트 누설 전기 신호, 즉 양자 터널링 장벽의 터널링 전류 특성을 측정하고; 그리고
    상기 측정된 게이트 누설 전기 신호로부터 커패시터 장치에 대한 고유식별자를 결정하도록 구성되는 장치.
  57. 양자점 트랜지스터 장치의 고유식별자를 결정하는 방법으로서, 상기 양자점 트랜지스터 장치는 소스 단자, 드레인 단자, 소스 단자와 드레인 단자 사이의 양자점 필름, 제1 게이트 단자, 및 제2 게이트 단자를 포함하되, 상기 제1 게이트 단자는 양자점 트랜지스터 장치에 고유한 제1 양자 터널링 장벽에 의해 상기 소스 단자 및 드레인 단자로부터 분리되고, 상기 제2 게이트 단자는 양자점 트랜지스터 장치에 고유한 제2 양자 터널링 장벽에 의해 상기 소스 단자 및 드레인 단자로부터 분리되며, 상기 소스 단자와 상기 드레인 단자 사이의 전위차는 실질적으로 0인 방법에 있어서,
    상기 제1 게이트 단자와 상기 소스 단자 및 상기 드레인 단자 중의 적어도 하나 사이에 전위차를 인가하되, 상기 전위차는 상기 양자점 필름을 통해 그리고 상기 제1 양자 터널링 장벽 및 상기 제2 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 것인 동작;
    상기 각각의 제1 및/또는 제2 양자 터널링 장벽을 통한 터널링 전류, 즉 상기 각각의 제1 및/또는 제2 양자 터널링 장벽의 터널링 전류 특성을 나타내는 게이트 누설 전기 신호를 상기 제1 게이트 단자 및/또는 제2 게이트 단자로부터 측정하는 동작; 및
    상기 측정된 게이트 누설 전기 신호로부터 상기 양자점 트랜지스터 장치에 대한 고유식별자를 결정하는 동작을 포함하는 방법.
  58. 프로세서에 의해 실행될 때, 상기 프로세서로 하여금 청구항 제57항에 따른 방법을 수행함으로써 양자점 트랜지스터 장치의 고유식별자를 결정하도록 하는 명령어가 그에 저장된 컴퓨터 판독 가능한 매체.
  59. 양자점 트랜지스터 장치로서, 상기 양자점 트랜지스터 장치는:
    소스 단자;
    드레인 단자;
    상기 소스 단자와 드레인 단자 사이의 양자점 필름;
    상기 양자점 트랜지스터 장치에 고유한 제1 양자 터널링 장벽에 의해 상기 소스 단자 및 상기 드레인 단자로부터 분리된 제1 게이트 단자; 및
    상기 양자점 트랜지스터 장치에 고유한 제2 양자 터널링 장벽에 의해 상기 소스 단자 및 상기 드레인 단자로부터 분리된 제2 게이트 단자를 포함하되;
    상기 소스 단자와 드레인 단자 사이의 전위차는 실질적으로 영이 되도록 동작 가능하고; 그리고
    프로세서를 포함하되, 상기 프로세서는:
    제1 게이트 단자와 상기 소스 단자 및 드레인 단자 중 적어도 하나 사이에 전위차를 적용하되, 상기 전위차는 양자점 필름을 통해 그리고 상기 제1 양자 터널링 장벽 및 제2 양자 터널링 장벽을 통한 전하 캐리어의 터널링을 가능하게 하기에 충분한 것으로서;
    상기 제2 양자 터널링 장벽을 통한 터널링 전류, 즉 상기 제2 양자 터널링 장벽의 터널링 전류 특성을 나타내는 게이트 누설 전류를 상기 제2 게이트 단자로부터 측정하고; 그리고
    상기 측정된 게이트 누설 전기 신호로부터 양자점 트랜지스터 장치에 대한 고유식별자를 결정하도록 구성되는 장치.
  60. 플로팅 게이트 트랜지스터 장치의 고유식별자를 결정하는 방법으로서, 상기 플로팅 게이트 트랜지스터 장치는 소스 단자, 드레인 단자, 컨트롤 게이트 단자 및 플로팅 게이트 단자를 포함하며, 상기 컨트롤 게이트 단자는 상기 장치에 고유한 제1 양자 터널링 장벽에 의해 상기 플로팅 게이트 단자로부터 분리되고, 상기 플로팅 게이트 단자는 상기 장치에 고유한 제2 양자 터널링 장벽에 의해 상기 소스 단자 및 드레인 단자로부터 분리되는 방법에 있어서,
    상기 컨트롤 게이트 단자와 상기 소스 단자 및 상기 드레인 단자 중 적어도 하나의 사이에, 상기 제2 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분한 전위차를 인가하는 동작;
    상기 제2 양자 터널링 장벽을 통한 터널링 전류를 나타내는 상기 플로팅 게이트 트랜지스터 장치의 임계 전압을 측정하는 동작;
    상기 제1 양자 터널링 장벽 및 상기 제2 양자 터널링 장벽을 통한 터널링 전류를 나타내는 게이트 누설 전기 신호를 측정하는 동작; 및
    상기 측정된 임계 전압 및 상기 측정된 게이트 누설 전기 신호로부터 상기 플로팅 게이트 트랜지스터 장치에 대한 고유식별자를 결정하는 동작을 포함하는 방법.
  61. 프로세서에 의해 실행될 때, 상기 프로세서로 하여금 청구항 제60항에 따른 방법을 수행함으로써 플로팅 게이트 트랜지스터 장치의 고유식별자를 결정하도록 하는 명령어가 그에 저장된 컴퓨터 판독 가능한 매체.
  62. 플로팅 게이트 트랜지스터 장치로서,
    상기 플로팅 게이트 트랜지스터 장치는:
    소스 단자;
    드레인 단자;
    제2 양자 터널링 장벽에 의해 상기 소스 단자 및 드레인 단자로부터 분리된 플로팅 게이트 단자; 및
    제1 양자 터널링 장벽에 의해 상기 플로팅 게이트 단자와 분리된 컨트롤 게이트 단자를 포함하되;
    상기 소스 단자와 드레인 단자 사이의 전위차는 실질적으로 영이 되도록 동작 가능하고; 그리고
    프로세서를 포함하되, 상기 프로세서는:
    상기 컨트롤 게이트 단자와 상기 소스 단자 및 드레인 단자 중 적어도 하나 사이에 전위차를 인가하되, 상기 전위차는 제2 양자 터널링 장벽을 통해 전하 캐리어의 터널링을 가능하게 하기에 충분하고;
    상기 제2 양자 터널링 장벽을 통한 터널링 전류를 나타내는, 상기 플로팅 게이트 트랜지스터 장치의 임계 전압을 측정하고;
    상기 제1 양자 터널링 장벽 및 상기 제2 양자 터널링 장벽을 통한 터널링 전류를 나타내는 게이트 누설 전기 신호를 측정하고; 그리고
    상기 측정된 임계 전압 및 상기 측정된 게이트 누설 전기 신호로부터, 상기 플로팅 게이트 트랜지스터 장치에 대한 고유식별자를 결정하도록 구성되는 것인 프로세서를 포함하는 장치.
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