KR20230165111A - 웨이퍼 및 웨이퍼의 가공 방법 - Google Patents

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다케시 사카모토
게이스케 나구라
가즈마 야마모토
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하마마츠 포토닉스 가부시키가이샤
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Abstract

웨이퍼는, 라인을 따라서 개질 영역이 형성된 후에 익스팬드 공정이 실시되는 것에 의해 복수의 반도체 칩이 얻어지는 웨이퍼로서, 라인인 칩 구획 라인에 의해서 구획된 복수의 칩화 영역을 가지고, 칩화 영역은, 반도체 칩을 구성하는 칩부와, 칩부로부터 떼어내지는 부분으로, 반도체 칩에 절결 형상의 개구부가 형성되도록 설정된 라인인 개구 라인을 사이에 두고 칩부에 연속되는 절리부를 가지고, 개구 라인은 개구부의 폭이 개구단측을 향하여 넓어지거나 또는 일정하게 되도록 설정되어 있다.

Description

웨이퍼 및 웨이퍼의 가공 방법{wafer and wafer processing method}
본 발명의 일 양태는, 웨이퍼 및 웨이퍼의 가공 방법에 관한 것이다.
웨이퍼를 분할하는 것에 의해서 복수의 반도체 칩을 얻는 방법이 알려져 있다. 예를 들면 특허문헌 1(일본 특허공개 제2011-146717호 공보)에는, 웨이퍼에 대해서 드라이 에칭을 행하는 것에 의해, 웨이퍼를 분할하여, 웨이퍼로부터 복수의 반도체 칩을 얻는 방법이 개시되어 있다. 또한, 특허문헌 2(일본 특허공개 제2012-028452호 공보)에는, 웨이퍼에 대해서 레이저 조사를 행하는 것에 의해 웨이퍼 내부에 개질 영역을 형성하고, 개질 영역이 형성된 웨이퍼에 첩부(貼付)된 테이프를 확장하는 것에 의해, 웨이퍼로부터 복수의 반도체 칩을 얻는 방법이 개시되어 있다.
반도체 칩에는, 절결(切缺) 형상의 개구부가 형성되는 경우가 있다. 이와 같은 개구부는, 예를 들면, 광 관련 제품에 반도체 칩을 설치할 때의 위치 결정(얼라인먼트) 용도, 또는, 발광 소자로부터의 광을 통과시키는 구멍의 용도로 형성된다. 예를 들어, 웨이퍼의 분할시에 있어서, 반도체 칩과, 개구부를 형성하는 부분이 분리되는 것에 의해, 개구부가 형성된 반도체 칩이 얻어진다.
여기서, 예를 들어, 개질 영역을 형성한 웨이퍼를 확장하는 것에 의해 복수의 반도체 칩을 얻는 방법에 있어서는, 웨이퍼의 확장에 의해 반도체 칩으로부터 분리된 부분(개구부를 형성하는 부분)이 반도체 칩에 접촉하는 것에 의해, 반도체 칩에 칩핑(chipping)(깨짐)이 발생해 버리는 경우가 있다.
본 발명의 일 양태는 상기 실정을 감안하여 이루어진 것으로, 반도체 칩에 있어서의 칩핑의 발생을 억제할 수 있는 웨이퍼 및 웨이퍼의 가공 방법을 제공하는 것을 목적으로 한다.
(1) 본 발명의 일 양태에 따른 웨이퍼는, 절단 예정 라인을 따라서 개질 영역이 형성된 후에 익스팬드 공정이 실시되는 것에 의해 복수의 반도체 칩이 얻어지는 웨이퍼로서, 절단 예정 라인인 칩 구획 라인에 의해서 구획된 복수의 칩화 영역을 가지고, 칩화 영역은, 반도체 칩을 구성하는 칩부와, 칩부로부터 떼어내지는 부분으로, 반도체 칩에 절결 형상의 개구부가 형성되도록 설정된 절단 예정 라인인 개구 라인을 사이에 두고 칩부에 연속되는 절리(切離)부를 가지고, 개구 라인은 개구부의 폭이 개구단측을 향하여 넓어지거나 또는 일정하게 되도록 설정되어 있다.
본 발명의 일 양태에 따른 웨이퍼에서는, 칩화 영역에 있어서, 칩부와, 절리부가, 반도체 칩의 개구부의 형성에 관련되는 절단 예정 라인인 개구 라인을 사이에 두고 연속적으로 형성되어 있다. 그리고, 본 웨이퍼에서는, 개구부의 폭이 개구단측을 향하여 넓어지거나 또는 일정하게 되도록, 상기 개구 라인이 설정되어 있다. 이와 같이 개구 라인이 설정되어 있는 것에 의해, 해당 개구 라인을 따라서 개질 영역이 형성되어 익스팬드 공정이 실시되었을 때에 있어서, 칩부(반도체 칩)와, 칩부(반도체 칩)로부터 떼어내지는 절리부와의 접촉이 억제된다. 이것에 의해, 반도체 칩에 칩핑(깨짐)이 발생하는 것을 효과적으로 억제할 수 있다.
(2) 상기 (1)에 기재된 웨이퍼에 있어서, 칩부가 절리부보다도 웨이퍼의 중심측에 있는 칩화 영역의 개구 라인은, 개구부의 폭이 웨이퍼의 외연(外緣)을 향하여 넓어지거나 또는 일정하게 되도록, 설정되어 있고, 칩부가 절리부보다도 웨이퍼의 외연측에 있는 칩화 영역의 개구 라인은, 개구부의 폭이 웨이퍼의 중심을 향하여 넓어지거나 또는 일정하게 되도록, 설정되어 있어도 된다.
이와 같은 구성에 의하면, 칩부가 절리부보다도 웨이퍼의 중심측에 있는 경우, 및 웨이퍼의 외연측에 있는 경우 중 어느 것에 있어서도, 칩부와, 칩부로부터 떼어내지는 절리부와의 접촉을 적절히 억제할 수 있다. 또한, 익스팬드 공정에 있어서는, 웨이퍼의 중심으로부터 먼 부분(즉 웨이퍼의 외연측)의 변위가 보다 커지기 때문에, 칩부가 절리부보다도 웨이퍼의 중심측에 있는 구성에 있어서는, 절리부를 분리시키고 싶은 방향(칩부로부터 떨어지는 방향인 웨이퍼의 외연 방향)으로 효과적으로 변위시킬 수 있어, 절리부의 분할성을 향상시킴과 아울러, 반도체 칩에 있어서의 칩핑의 발생을 보다 효과적으로 억제할 수 있다.
(3) 상기 (1) 또는 (2)에 기재된 웨이퍼에 있어서, 웨이퍼의 외연에 근접하는 칩화 영역의 개구 라인은, 웨이퍼의 외연까지 연장되어 있어도 된다. 이와 같이, 개구 라인이 웨이퍼의 외연까지 연장되어 있는 것에 의해, 절리부의 분할성을 향상시킬 수 있어, 반도체 칩에 있어서의 칩핑의 발생을 보다 효과적으로 억제할 수 있다.
(4) 상기 (1)~(3)에 기재된 웨이퍼에 있어서, 칩 구획 라인은 웨이퍼의 외연까지 연장되어 있어도 된다. 이와 같이, 칩 구획 라인이 웨이퍼의 외연까지 연장되어 있는 것에 의해, 칩부의 분할성을 향상시킬 수 있다.
(5) 상기 (1)~(4)에 기재된 웨이퍼에 있어서, 복수의 칩화 영역은, 웨이퍼의 중심으로부터 방사상으로 배치되어 있고, 칩부와 절리부는, 웨이퍼의 중심으로부터 방사상으로 넓어지는 선 상에 있어서 연속해서 차례로 마련되어 있어도 된다. 익스팬드 장치로서, 웨이퍼를 방사상으로 확장하는 장치가 이용되는 경우에 있어서는, 복수의 칩화 영역이 웨이퍼의 중심으로부터 방사상으로 배치되어 있고, 칩부와 절리부가 웨이퍼의 중심으로부터 방사상으로 넓어지는 선 상에 있어서 연속해서 차례로 마련되어 있는 것에 의해, 확장 방향을 따라서 복수의 칩화 영역의 칩부와 절리부가 배치되게 된다. 이와 같은 웨이퍼를 상술한 익스팬드 장치에 의해 확장하는 것에 의해, 분할성을 향상시킴과 아울러 반도체 칩에 칩핑이 발생하는 것을 효과적으로 억제할 수 있다.
(6) 상기 (1)~(5)에 기재된 웨이퍼에 있어서, 개구 라인은, 개구부의 개구각의 중심선이, 웨이퍼의 중심으로부터 방사상으로 넓어지는 선 상에 위치하도록 설정되어 있어도 된다. 익스팬드 장치로서, 웨이퍼를 방사상으로 확장하는 장치가 이용되는 경우에 있어서는, 개구부의 개구각의 중심선이 웨이퍼의 중심으로부터 방사상으로 넓어지는 선 상에 위치하는 것에 의해, 칩부와 절리부와의 접촉을 적절히 억제하면서, 칩부와 절리부를 분리시킬 수 있다. 즉, 반도체 칩에 칩핑(깨짐)이 발생하는 것을 보다 효과적으로 억제할 수 있다.
(7) 본 발명의 일 양태에 따른 웨이퍼는, 절단 예정 라인을 따라서 개질 영역이 형성된 후에 익스팬드 공정이 실시되는 것에 의해 복수의 반도체 칩이 얻어지는 웨이퍼로서, 절단 예정 라인인 칩 구획 라인에 의해서 구획된 복수의 칩화 영역을 가지고, 칩화 영역은, 반도체 칩을 구성하는 칩부와, 칩부로부터 떼어내지는 부분으로, 반도체 칩에 절결 형상의 개구부가 형성되도록 설정된 절단 예정 라인인 개구 라인을 사이에 두고 칩부에 연속되는 절리부를 가지고, 개구 라인은, 익스팬드 공정에 있어서, 칩부와 절리부와의 접촉이 회피되도록, 설정되어 있다.
본 발명의 일 양태에 따른 웨이퍼에서는, 칩화 영역에 있어서, 칩부와, 절리부가, 반도체 칩의 개구부의 형성에 관련되는 절단 예정 라인인 개구 라인을 사이에 두고 연속적으로 형성되어 있다. 그리고, 본 웨이퍼에서는, 익스팬드 공정에 있어서 칩부와 절리부와의 접촉이 회피되도록, 상기 개구 라인이 설정되어 있다. 이와 같이 개구 라인이 설정되어 있는 것에 의해, 해당 개구 라인을 따라서 개질 영역이 형성되어 익스팬드 공정이 실시되었을 때에 있어서, 칩부(반도체 칩)와, 칩부(반도체 칩)로부터 떼어내지는 절리부와의 접촉이 억제된다. 이것에 의해, 반도체 칩에 칩핑(깨짐)이 발생하는 것을 효과적으로 억제할 수 있다.
(8) 본 발명의 일 양태에 따른 웨이퍼의 가공 방법은, 절단 예정 라인인 칩 구획 라인에 의해서 구획된 복수의 칩화 영역을 가지고, 칩화 영역이, 반도체 칩을 구성하는 칩부와, 칩부로부터 떼어내지는 부분으로, 반도체 칩에 절결 형상의 개구부가 형성되도록 설정된 절단 예정 라인인 개구 라인을 사이에 두고 칩부에 연속되는 절리부를 가지는 웨이퍼를 준비하는 공정과, 절단 예정 라인을 따라서 레이저광을 조사하여 개질 영역을 형성하는 공정과, 개질 영역이 형성된 웨이퍼에 첩부된 테이프를 확장하는 것에 의해, 칩부와 절리부를, 간격을 두고 분리하여, 반도체 칩을 얻는 공정을 포함한다.
본 발명의 일 양태에 따른 웨이퍼의 가공 방법에서는, 칩화 영역에 있어서, 칩부와, 절리부가, 반도체 칩의 개구부의 형성에 관련되는 절단 예정 라인인 개구 라인을 사이에 두고 연속적으로 형성된 웨이퍼가 준비된다. 그리고, 해당 웨이퍼에 대해서 절단 예정 라인을 따라서 개질 영역이 형성되고, 해당 웨이퍼에 첩부된 테이프가 확장되는 것에 의해, 반도체 칩이 얻어진다. 여기서, 본 가공 방법에서는, 반도체 칩을 얻는 공정에 있어서, 칩부와 절리부가 간격을 두고 분리된다. 이것에 의해, 칩부(반도체 칩)와, 칩부(반도체 칩)로부터 떼어내지는 절리부와의 접촉이 억제되어, 반도체 칩에 칩핑(깨짐)이 발생하는 것을 효과적으로 억제할 수 있다.
(9) 상기 (8)에 기재된 가공 방법에 있어서, 복수의 칩화 영역은, 웨이퍼의 중심으로부터 방사상으로 배치되어 있고, 칩부와 절리부는, 웨이퍼의 중심으로부터 방사상으로 넓어지는 선 상에 있어서 연속해서 차례로 마련되어 있고, 익스팬드 공정에서는, 웨이퍼에 첩부된 테이프를, 웨이퍼의 중심으로부터 방사상으로 연장되는 방향으로 확장해도 된다. 이것에 의해, 칩부와 절리부가 연속해서 차례로 마련되는 방향과, 확장 방향을 맞출 수 있어, 분할성을 향상시킴과 아울러 반도체 칩에 칩핑이 발생하는 것을 효과적으로 억제할 수 있다.
(10) 상기 (8) 또는 (9)에 기재된 가공 방법에 있어서, 웨이퍼의 외연에 근접하는 칩화 영역의 개구 라인은, 웨이퍼의 외연까지 연장되어 있어도 된다. 이와 같이, 개구 라인이 웨이퍼의 외연까지 연장되어 있는 것에 의해, 절리부의 분할성을 향상시킬 수 있어, 반도체 칩에 있어서의 칩핑의 발생을 보다 효과적으로 억제할 수 있다.
(11) 상기 (10)에 기재된 가공 방법에 있어서, 개질 영역을 형성하는 공정에서는, 웨이퍼의 외연까지 연장되어 있는 개구 라인에 대해서, 해당 개구 라인의 내측으로부터 외측을 향하여 레이저광을 조사하여 개질 영역을 형성해도 된다. 이와 같은 구성에 의하면, 개질 영역의 형성에 의한 균열을, 개구 라인의 내측에서는 멈추고, 외측에서는 연장시킬 수 있다. 이것에 의해, 균열을 멈추고 싶은 부분(반도체 칩이 되는 개구 라인의 내측)에 있어서 균열을 적절히 멈출 수 있다.
(12) 상기 (8)~(11)에 기재된 가공 방법에 있어서, 개질 영역을 형성하는 공정에서는, 개구 라인의 진행 방향에 대해서 결정 방향측과 반대 방향으로 타원 형상의 레이저 빔을 조사해도 된다. 레이저 빔에 대해서는, 결정 방향측으로 구부러지는(결정 방향측으로 끌려가는) 경우가 있는바, 타원 형상의 레이저 빔이 가공 진행 방향에 대해서 결정 방향측과 반대 방향으로 조사되는 것에 의해, 상술한 결정 방향측으로 구부러지는 것을 고려한 다음, 원하는 가공 진행 방향으로 레이저 빔을 조사할 수 있다. 즉, 이와 같은 구성에 의하면, 절단 예정 라인을 따른 개질 영역의 형성을 실현할 수 있다.
(13) 상기 (8)~(12)에 기재된 가공 방법에 있어서, 개질 영역을 형성하는 공정에서는, 개구 라인을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수가, 칩 구획 라인을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수보다도 많게 설정되어 있어도 된다. 이와 같은 구성에 의하면, 절리부를 떼어내기 위한 레이저광의 스캔 수가, 웨이퍼로부터 칩부를 떼어내기 위한 레이저광의 스캔 수보다도 많게 되어, 웨이퍼의 확장시에 있어서, 절리부를 조기에 분리시킬 수 있다. 절리부가 조기에 분리되는 것에 의해, 웨이퍼에 있어서의 중심을 조기에 확정시킬 수 있고, 중심 이동이 반복되는 것에 의해서 절리부와 칩부가 접촉하기 쉬워져 반도체 칩에 칩핑이 발생해 버리는 사태를 회피할 수 있다.
(14) 상기 (8)~(13)에 기재된 가공 방법에 있어서, 칩 구획 라인은, 웨이퍼의 외연까지 연장되어 있어도 된다. 이와 같이, 칩 구획 라인이 웨이퍼의 외연까지 연장되어 있는 것에 의해, 칩부의 분할성을 향상시킬 수 있다.
(15) 본 발명의 일 양태에 따른 웨이퍼의 가공 방법은, 상기 (1)~(7)에 기재된 웨이퍼를 준비하는 공정과, 절단 예정 라인을 따라서 개질 영역을 형성하는 공정과, 개질 영역이 형성된 웨이퍼에 첩부된 테이프를 확장하는 것에 의해, 복수의 반도체 칩을 얻는 공정을 포함한다. 이와 같은 웨이퍼의 가공 방법에 의하면, 칩부(반도체 칩)와, 칩부(반도체 칩)로부터 떼어내지는 절리부와의 접촉이 억제되어, 반도체 칩에 칩핑(깨짐)이 발생하는 것을 효과적으로 억제할 수 있다.
본 발명의 일 양태에 의하면, 반도체 칩에 있어서의 칩핑의 발생을 억제할 수 있다.
도 1은 웨이퍼의 내부에 개질 영역을 형성하는 레이저 가공 장치의 구성도이다.
도 2는 가공 대상이 되는 웨이퍼의 평면도이다.
도 3은 도 2에 나타내지는 웨이퍼의 일부분의 단면도이다.
도 4는 웨이퍼의 가공 방법을 나타내는 플로차트이다.
도 5는 개구부가 형성된 반도체 칩의 이용예에 대해 설명하는 도면이다.
도 6은 개구부가 형성된 반도체 칩의 이용예에 대해 설명하는 도면이다.
도 7은 칩핑의 발생에 대해 설명하는 도면이다.
도 8은 익스팬드 공정에 있어서의 웨이퍼의 각 부위의 변위량에 대해 설명하는 도면이다.
도 9는 칩핑의 발생에 대해 설명하는 도면이다.
도 10은 칩핑이 억제되는 칩화 영역의 배치예를 나타내는 도면이다.
도 11은 칩핑이 억제되는 칩화 영역의 배치예를 나타내는 도면이다.
도 12는 칩화 영역의 다양한 배치예에 대해 설명하는 도면이다.
도 13은 칩핑이 억제되는 칩화 영역의 배치예를 나타내는 도면이다.
도 14는 익스팬드 공정의 일례를 설명하는 도면이다.
도 15는 익스팬드 공정의 다른 예를 설명하는 도면이다.
도 16은 라인의 설정예를 나타내는 도면이다.
도 17은 라인의 설정예를 나타내는 도면이다.
도 18은 라인의 설정예를 나타내는 도면이다.
도 19는 개구 라인의 가공 순서를 설명하는 도면이다.
도 20은 각 가공 개소에 있어서의 레이저 빔 조사를 설명하는 도면이다.
도 21은 개구 라인 및 칩 구획 라인의 가공 조건을 설명하는 도면이다.
이하, 본 발명의 일 양태에 따른 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 각 도면에 있어서 동일 또는 상당 부분에는 동일 부호를 부여하고, 중복되는 설명을 생략한다.
본 실시 형태에서는, 웨이퍼(대상물)의 내부에 개질 영역을 형성한다. 웨이퍼의 내부에 개질 영역을 형성하는 장치로서, 예를 들면 도 1에 나타내지는 레이저 가공 장치(100)를 이용할 수 있다. 도 1에 나타내지는 바와 같이, 레이저 가공 장치(100)는 지지부(102)와, 광원(103)과, 광축 조정부(104)와, 공간 광 변조기(105)와, 집광부(106)와, 광축 모니터부(107)와, 가시 촬상부(108A)와, 적외 촬상부(108B)와, 이동 기구(109)와, 관리 유닛(150)을 구비하고 있다. 레이저 가공 장치(100)는 웨이퍼(20)에 레이저광(L0)을 조사함으로써 웨이퍼(20)에 개질 영역(11)을 형성하는 장치이다. 이하의 설명에서는, 서로 직교하는 세 방향을, 각각, X방향, Y방향 및 Z방향이라고 한다. 일례로서, X방향은 제1 수평 방향이고, Y방향은 제1 수평 방향과 수직인 제2 수평 방향이며, Z방향은 연직 방향이다.
지지부(102)는 예를 들면 웨이퍼(20)를 흡착함으로써 웨이퍼(20)를 지지한다. 지지부(102)는 X방향 및 Y방향 각각의 방향을 따라서 이동 가능하다. 지지부(102)는 Z방향에 따른 회전축을 중심으로 회전 가능하다. 광원(103)은, 예를 들면 펄스 발진 방식에 의해서, 레이저광(L0)을 출사한다. 레이저광(L0)은 웨이퍼(20)에 대해서 투과성을 가지고 있다. 광축 조정부(104)는 광원(103)으로부터 출사된 레이저광(L0)의 광축을 조정한다. 광축 조정부(104)는, 예를 들면, 위치 및 각도의 조정이 가능한 복수의 반사 미러에 의해서 구성되어 있다.
공간 광 변조기(105)는 레이저 가공 헤드(H) 내에 배치되어 있다. 공간 광 변조기(105)는 광원(103)으로부터 출사된 레이저광(L0)을 변조한다. 공간 광 변조기(105)는 반사형 액정(LCOS: Liquid Crystal on Silicon)의 공간 광 변조기(SLM: Spatial Light Modulator)이다. 공간 광 변조기(105)에서는, 그 표시부(액정층)에 표시하는 변조 패턴을 적절히 설정함으로써, 레이저광(L0)의 변조가 가능하다. 본 실시 형태에서는, 광축 조정부(104)로부터 Z방향을 따라서 하측으로 진행한 레이저광(L0)은, 레이저 가공 헤드(H) 내에 입사하고, 미러(MM1)에 의해서 반사되고, 공간 광 변조기(105)에 입사한다. 공간 광 변조기(105)는 그와 같이 입사한 레이저광(L0)을 반사하면서 변조한다.
집광부(106)는 레이저 가공 헤드(H)의 저벽에 장착되어 있다. 집광부(106)는, 공간 광 변조기(105)에 의해서 변조된 레이저광(L0)을, 지지부(102)에 의해서 지지된 웨이퍼(20)에 집광한다. 본 실시 형태에서는, 공간 광 변조기(105)에 의해서 반사된 레이저광(L0)은, 다이클로익 미러(MM2)에 의해서 반사되고, 집광부(106)에 입사한다. 집광부(106)는 그와 같이 입사한 레이저광(L0)을 웨이퍼(20)에 집광한다. 집광부(106)는 집광 렌즈 유닛(161)이 구동 기구(162)를 매개로 하여 레이저 가공 헤드(H)의 저벽에 장착됨으로써 구성되어 있다. 구동 기구(162)는, 예를 들면 압전 소자의 구동력에 의해서, 집광 렌즈 유닛(161)을 Z방향을 따라서 이동시킨다.
또한, 레이저 가공 헤드(H) 내에 있어서, 공간 광 변조기(105)와 집광부(106)와의 사이에는, 결상 광학계(도시 생략)가 배치되어 있다. 결상 광학계는 공간 광 변조기(105)의 반사면과 집광부(106)의 입사동면(入射瞳面)이 결상 관계에 있는 양측 텔레센트릭 광학계를 구성하고 있다. 이것에 의해, 공간 광 변조기(105)의 반사면에서의 레이저광(L0)의 상(像)(공간 광 변조기(105)에 의해서 변조된 레이저광(L0)의 상)이 집광부(106)의 입사동면에 전상(轉像)(결상)된다. 레이저 가공 헤드(H)의 저벽에는, X방향에 있어서 집광 렌즈 유닛(161)의 양측에 위치하도록 한 쌍의 측거 센서(S1, S2)가 장착되어 있다. 각 측거 센서(S1, S2)는 웨이퍼(20)의 레이저광 입사면에 대해서 측거용의 광(예를 들면, 레이저광)을 출사하고, 레이저광 입사면에서 반사된 측거용의 광을 검출함으로써, 레이저광 입사면의 변위 데이터를 취득한다.
광축 모니터부(107)는 레이저 가공 헤드(H) 내에 배치되어 있다. 광축 모니터부(107)는 다이클로익 미러(MM2)를 투과한 레이저광(L0)의 일부를 검출한다. 광축 모니터부(107)에 의한 검출 결과는, 예를 들면, 집광 렌즈 유닛(161)에 입사하는 레이저광(L0)의 광축과 집광 렌즈 유닛(161)의 광축과의 관계를 나타낸다. 가시 촬상부(108A)는 가시광(V0)을 출사하고, 가시광(V0)에 의한 웨이퍼(20)의 상을 화상으로서 취득한다. 가시 촬상부(108A)는 레이저 가공 헤드(H) 내에 배치되어 있다. 적외 촬상부(108B)는 적외광을 출사하고, 적외광에 의한 웨이퍼(20)의 상을 적외선 화상으로서 취득한다. 적외 촬상부(108B)는 레이저 가공 헤드(H)의 측벽에 장착되어 있다.
이동 기구(109)는 레이저 가공 헤드(H) 및 지지부(102) 중 적어도 어느 것을 X방향, Y방향 및 Z방향으로 이동시키는 기구를 포함한다. 이동 기구(109)는 레이저광(L0)의 집광점(C)이 X방향, Y방향 및 Z방향으로 이동하도록, 모터 등의 공지된 구동 장치의 구동력에 의해 레이저 가공 헤드(H) 및 지지부(102) 중 적어도 어느 것을 구동한다. 이동 기구(109)는 지지부(102)를 회전시키는 기구를 포함한다. 이동 기구(109)는 모터 등의 공지된 구동 장치의 구동력에 의해 지지부(102)를 회전 구동한다.
관리 유닛(250)은 제어부(251)와, 유저 인터페이스(252)와, 기억부(253)를 가진다. 제어부(251)는 레이저 가공 장치(100)의 각 부의 동작을 제어한다. 제어부(251)는 프로세서, 메모리, 스토리지 및 통신 디바이스 등을 포함하는 컴퓨터 장치로서 구성되어 있다. 제어부(251)에서는, 프로세서가, 메모리 등에 읽혀넣어진 소프트웨어(프로그램)를 실행하고, 메모리 및 스토리지에 있어서의 데이터의 읽어내기 및 쓰기, 그리고 통신 디바이스에 의한 통신을 제어한다. 유저 인터페이스(252)는 각종 데이터의 표시 및 입력을 행한다. 유저 인터페이스(252)는 그래픽 베이스의 조작 체계를 가지는 GUI(Graphical User Interface)를 구성한다.
유저 인터페이스(252)는 예를 들면 터치 패널, 키보드, 마우스, 마이크, 태블릿형 단말, 모니터 등 중 적어도 어느 것을 포함한다. 유저 인터페이스(252)는, 예를 들면 터치 입력, 키보드 입력, 마우스 조작, 음성 입력 등에 의해, 각종의 입력을 접수 가능하다. 유저 인터페이스(252)는 그 표시 화면 상에 각종의 정보를 표시 가능하다. 유저 인터페이스(252)는 입력을 접수하는 입력 접수부, 및 접수한 입력에 기초하여 설정 화면을 표시 가능한 표시부에 상당한다. 기억부(253)는 예를 들면 하드 디스크 등으로, 각종 데이터를 기억한다.
이상과 같이 구성된 레이저 가공 장치(100)에서는, 웨이퍼(20)의 내부에 레이저광(L0)이 집광되면, 레이저광(L0)의 집광점(적어도 집광 영역의 일부)(C)에 대응하는 부분에 있어서 레이저광(L)이 흡수되어, 웨이퍼(20)의 내부에 개질 영역(11)이 형성된다. 개질 영역(11)은 밀도, 굴절률, 기계적 강도, 그 외의 물리적 특성이 주위의 비개질 영역과는 다른 영역이다. 개질 영역(11)으로서는, 예를 들면, 용융 처리 영역, 크랙 영역, 절연 파괴 영역, 굴절률 변화 영역 등이 있다. 개질 영역(11)은 복수의 개질 스폿(11s) 및 복수의 개질 스폿(11s)으로부터 신전(伸展)하는 균열을 포함한다.
일례로서, 웨이퍼(20)를 절단하기 위한 라인(15)(절단 예정 라인)을 따라서, 웨이퍼(20)의 내부에 개질 영역(11)을 형성하는 경우에 있어서의 레이저 가공 장치(100)의 동작에 대해 설명한다.
먼저, 레이저 가공 장치(100)는 웨이퍼(20)에 설정된 라인(15)이 X방향에 평행하게 되도록 지지부(102)를 회전시킨다. 레이저 가공 장치(100)는, 적외 촬상부(108B)에 의해서 취득된 화상(예를 들면, 웨이퍼(20)가 가지는 기능 소자층의 상)에 기초하여, Z방향에서 보았을 경우에 레이저광(L0)의 집광점(C)이 라인(15) 상에 위치하도록, X방향 및 Y방향 각각의 방향을 따라서 지지부(102)를 이동시킨다. 레이저 가공 장치(100)는, 가시 촬상부(108A)에 의해서 취득된 화상(예를 들면, 웨이퍼(20)의 레이저광 입사면의 상)에 기초하여, 레이저광(L0)의 집광점(C)이 레이저광 입사면 상에 위치하도록, Z방향을 따라서 레이저 가공 헤드(H)(즉, 집광부(106))를 이동시킨다(하이트 세트). 레이저 가공 장치(100)는, 그 위치를 기준으로 하여, 레이저광(L0)의 집광점(C)이 레이저광 입사면으로부터 소정 깊이에 위치하도록, Z방향을 따라서 레이저 가공 헤드(H)를 이동시킨다.
이어서, 레이저 가공 장치(100)는 광원(103)으로부터 레이저광(L0)을 출사 시킴과 아울러, 레이저광(L0)의 집광점(C)이 라인(15)을 따라서 상대적으로 이동하도록, X방향을 따라서 지지부(102)를 이동시킨다. 이때, 레이저 가공 장치(100)는 1쌍의 측거 센서(S1, S2) 중 레이저광(L0)의 가공 진행 방향에 있어서의 전측에 위치하는 일방에 의해서 취득된 레이저광 입사면의 변위 데이터에 기초하여, 레이저광(L0)의 집광점(C)이 레이저광 입사면으로부터 소정 깊이에 위치하도록, 집광부(106)의 구동 기구(162)를 동작시킨다.
이상에 의해, 라인(15)을 따라서 그리고 웨이퍼(20)의 레이저광 입사면으로부터 일정 깊이에, 1열의 개질 영역(11)이 형성된다. 펄스 발진 방식에 의해서 광원(103)으로부터 레이저광(L0)이 출사되면, 복수의 개질 스폿(11s)이 X방향을 따라서 1열로 늘어서도록 형성된다. 1개의 개질 스폿(11s)은, 1펄스의 레이저광(L0)의 조사에 의해서 형성된다. 1열의 개질 영역(11)은, 1열로 늘어선 복수의 개질 스폿(11s)의 집합이다. 서로 이웃하는 개질 스폿(11s)은, 레이저광(L0)의 펄스 피치(웨이퍼(20)에 대한 집광점(C)의 상대적인 이동 속도를 레이저광(L0)의 반복 주파수로 나눈 값)에 의해서, 서로 연결되는 경우도, 서로 떨어지는 경우도 있다.
도 2 및 도 3에 나타내지는 바와 같이, 웨이퍼(20)는 반도체 기판(기판)(21)과, 기능 소자층(22)을 가진다. 또한, 도 2 및 도 3에 있어서는, 웨이퍼(20)의 구성을 간략화하여 나타내고 있다. 웨이퍼(20)의 상세한 구성에 대해서는, 후술한다. 웨이퍼(20)의 두께는, 예를 들면 775㎛이다. 반도체 기판(21)은 표면(21a) 및 이면(21b)을 가지고 있다. 반도체 기판(21)은, 예를 들면, 실리콘 기판이다. 반도체 기판(21)에는, 결정 방향을 나타내는 노치(21c)가 마련되어 있다. 반도체 기판(21)에는, 노치(21c) 대신에 오리엔테이션 플랫이 마련되어 있어도 된다. 기능 소자층(22)은 반도체 기판(21)의 표면(21a)에 형성되어 있다. 기능 소자층(22)은 복수의 기능 소자(22a)를 포함하고 있다. 복수의 기능 소자(22a)는, 반도체 기판(21)의 표면(21a)을 따라서 이차원으로 배치되어 있다. 각 기능 소자(22a)는, 예를 들면, 포토 다이오드 등의 수광 소자, 레이저 다이오드 등의 발광 소자, 메모리 등의 회로 소자 등이다. 각 기능 소자(22a)는 복수의 층이 스택되어 3차원적으로 구성되는 경우도 있다.
웨이퍼(20)에는, 복수의 스트리트(23)가 형성되어 있다. 복수의 스트리트(23)는, 서로 이웃하는 기능 소자(22a)의 사이에 있어서 외부로 노출된 영역이다. 즉, 복수의 기능 소자(22a)는 스트리트(23)를 개재하여 서로 이웃하도록 배치되어 있다. 일례로서, 복수의 스트리트(23)는 매트릭스 모양으로 배열된 복수의 기능 소자(22a)에 대해서, 서로 이웃하는 기능 소자(22a)의 사이를 통과하도록 격자 모양으로 연재(挻在)하고 있어도 된다.
도 2 및 도 3에 나타내지는 바와 같이, 웨이퍼(20)에는, 라인(15)이 복수 설정되어 있다. 웨이퍼(20)는 복수의 라인(15) 각각을 따라서 기능 소자(22a)마다 절단되는 것(즉, 기능 소자(22a)마다 칩화되는 것)이 예정되어 있는 것이다. 각 라인(15)은, 웨이퍼(20)의 두께 방향에서 보았을 경우에, 각 스트리트(23)를 통과하고 있다. 일례로서, 각 라인(15)은, 웨이퍼(20)의 두께 방향에서 보았을 경우에, 각 스트리트(23)의 중앙을 통과하도록 연재하고 있다. 각 라인(15)은 레이저 가공 장치(100)에 의해서 웨이퍼(20)에 설정된 가상적인 라인이다. 각 라인(15)은 웨이퍼(20)에 실제로 그은 라인이어도 된다.
또한, 절단 예정 라인인 라인(15)은, 본 실시 형태와 같이 패턴으로 하여 스트리트(23)가 구성되어 있는 경우(즉, 패턴 마스크에 의해서 스트리트(23)에 불필요한 막을 사전에 제거한 경우나 스트리트(23) 상에 TEG를 배치한 경우)와 같이 시인(視認)할 수 있는 것으로 한정되지 않는다. 예를 들면, 패턴으로 하여 스트리트(23)가 구성되어 있지 않고(스트리트(23)가 설계상의 액티브 에어리어와 동일 구성으로 되어 있고), 설계상의 기준 위치로부터 라인(15)이 추정되는 것이어도 된다. 또한, 웨이퍼가 베어 웨이퍼인 경우에는, 노치나 오리엔테이션 플랫을 기준으로 하여 설계상의 라인(15)이 추정되는 것이어도 된다.
다음으로, 레이저 가공 장치(100)를 이용한 레이저 가공 방법에 대해서, 도 4를 참조하여 설명한다. 도 4는 웨이퍼(20)의 가공 방법을 나타내는 플로차트이다. 웨이퍼(20)는 라인(15)을 따라서 개질 영역(11)이 형성된 후에 익스팬드 공정이 실시되는 것에 의해, 복수의 반도체 칩이 얻어지는 웨이퍼이다.
도 4에 나타내지는 바와 같이, 먼저, 웨이퍼(20)가 준비된다(스텝 S11). 준비되는 웨이퍼(20)의 상세에 대해서는 후술한다. 그리고, 웨이퍼(20)의 반도체 기판(21)의 이면(21b)에, 다이싱용 테이프가 첩부된다. 또한, 웨이퍼(20)에 다이싱용 테이프가 첩부되기 전에 있어서, 웨이퍼(20)를 연삭하는 연삭 공정이나, 스트리트(23)의 표층을 제거하는 그루빙(grooving) 공정이 실시되어도 된다.
이어서, 레이저 가공 장치(100)에 있어서, 라인(15)을 따라서 웨이퍼(20)에 레이저광(L0)을 조사하는 것에 의해, 라인(15)을 따라서 웨이퍼(20)의 내부에 개질 영역(11)이 형성된다(스텝 S12). 여기에서는, 반도체 기판(21)의 이면(21b)에 다이싱용 테이프가 첩부된 상태에서, 지지부(102)에 의해 웨이퍼(20)를 흡착하여 지지한 후, 다이싱용 테이프를 거쳐 반도체 기판(21)의 내부에 레이저광(L0)의 집광점을 맞추고, 이면(21b)을 레이저광 입사면으로 하여 웨이퍼(20)에 레이저광(L0)을 조사한다.
이어서, 익스팬드 장치(도시하지 않음)에 있어서, 첩부된 다이싱용 테이프가 확장된다(익스팬드가 실시됨)(스텝 S13). 이것에 의해, 각 라인(15)을 따라서 반도체 기판(21)의 내부에 형성된 개질 영역(11)으로부터 웨이퍼(20)의 두께 방향으로 균열이 신전하여, 웨이퍼(20)가 라인(15)을 따라서 절단된다. 이것에 의해서, 웨이퍼(20)가 기능 소자(22a)마다 칩화되어, 복수의 반도체 칩이 얻어진다. 상세하게는, 개질 영역(11)이 형성된 웨이퍼(20)에 첩부된 다이싱용 테이프를 확장하는 것에 의해, 칩부(120x)와 절리부(122)(예를 들면 도 10의 (b) 참조. 상세는 후술)를, 간격을 두고 분리하여, 반도체 칩을 얻는다.
다음으로, 상기 레이저 가공 방법에 의해서 얻어지는 반도체 칩의 상세에 대해 설명한다. 본 실시 형태에 있어서, 웨이퍼(20)로부터 얻어지는 복수의 반도체 칩에는, 절결 형상의 개구부가 형성되어 있다. 이와 같은 개구부는, 반도체 칩의 용도에 따라 형성되는 것이다. 도 5 및 도 6은, 개구부(121)가 형성된 반도체 칩(120)의 이용예에 대해 설명하는 도면이다. 도 5에 나타내지는 예에서는, 광 반도체 센서로서 기능하는 반도체 칩(120)이, 광 관련 제품(400)에 설치될 때의 위치 결정(얼라인먼트) 부분으로서, 개구부(121)를 가지고 있다. 즉, 반도체 칩(120)은, 광 관련 제품(400)의 돌출부(401)에 감합되는 부분으로서, 개구부(121)를 가지고 있다. 또한, 도 6에 나타내지는 예에서는, 반도체 칩(120)이, 자료(600)를 향하여 발광 소자(500)로부터 출력되는 광을 통과시키는 구멍으로서, 개구부(121)를 가지고 있다.
여기서, 개구부(121)가 형성된 반도체 칩(120)을 얻는 경우에 있어서는, 반도체 칩(120)이 되는(반도체 칩(120)을 구성하는) 부분인 칩부로부터, 개구부(121)를 형성하는 부분을 분리할 필요가 있다. 이 경우, 익스팬드 공정에 있어서 웨이퍼(20)를 확장하는 것에 의해서, 상술한 칩부로부터 개구부(121)를 형성하는 부분을 분리하면, 분리 후에 있어서, 개구부(121)를 형성하는 부분이 칩부에 접촉하는 것에 의해, 반도체 칩(120)에 칩핑(깨짐)이 발생해 버리는 것을 생각할 수 있다.
도 7은 칩핑의 발생에 대해 설명하는 도면이다. 도 7의 (a)에는, 웨이퍼(20)에 4개의 칩화 영역(200)이 형성되어 있는 예가 나타내져 있다. 칩화 영역(200)은 익스팬드 공정 후에 있어서 반도체 칩(120)을 구성하는 칩부(120x)와, 칩부(120x)로부터 떼어내지는 부분으로, 반도체 칩(120)의 개구부(121)를 형성하는 부분인 절리부(122)를 가지고 있다. 즉, 칩부(120x)로부터 절리부(122)가 분리되는 것에 의해, 개구부(121)가 형성된 반도체 칩(120)이 얻어진다. 칩화 영역(200)은 대략 직사각형이다. 칩화 영역(200)의 장변 방향에 있어서, 절리부(122)는 중앙에 대해서 대칭이 되도록(좌우 대칭이 되도록) 형성되어 있다.
도 7의 (a)에 나타내지는 바와 같이, 4개의 칩화 영역(200)은, 웨이퍼(20)의 중심을 통과하는 대각선에 의해서 구분되는 4개의 영역(도 7의 (a) 중의 좌상의 영역, 우상의 영역, 좌하의 영역, 우하의 영역)으로 배치되어 있는 것으로 한다. 지금, 익스팬드 장치(도시하지 않음)에 있어서, 웨이퍼(20)에 첩부된 다이싱용 테이프가 웨이퍼(20)의 중심으로부터 방사상으로 확장되는 것으로 한다.
이 경우, 도 7의 (b)에 나타내지는 바와 같이, 도 7의 (a) 중의 좌상의 칩화 영역(200)에 대해서는, 칩부(120x)로부터 분리된 절리부(122)가 칩부(120x)의 좌상 개소에 접촉하는 것을 생각할 수 있다. 또한, 도 7의 (c)에 나타내지는 바와 같이, 도 7의 (a) 중의 우상의 칩화 영역(200)에 대해서는, 칩부(120x)로부터 분리된 절리부(122)가 칩부(120x)의 우상 개소에 접촉하는 것을 생각할 수 있다. 또한, 도 7의 (d)에 나타내지는 바와 같이, 도 7의 (a) 중의 좌하의 칩화 영역(200)에 대해서는, 칩부(120x)로부터 분리된 절리부(122)가 칩부(120x)의 우상 개소에 접촉하는 것을 생각할 수 있다. 또한, 도 7의 (e)에 나타내지는 바와 같이, 도 7의 (a) 중의 우하의 칩화 영역(200)에 대해서는, 칩부(120x)로부터 분리된 절리부(122)가 칩부(120x)의 좌상 개소에 접촉하는 것을 생각할 수 있다. 이들 접촉은, 예를 들면, 웨이퍼(20)에 있어서의 외연에 가까운 부분일수록 크게 변위하는 것에 의해서 생기는 것이다(상세는 후술). 이와 같이, 각 칩화 영역(200)에 있어서, 절리부(122)가 칩부(120x)에 접촉하는 것에 의해서, 익스팬드 공정 후의 반도체 칩(120)에 칩핑(깨짐)이 발생해 버릴 우려가 있다.
칩핑의 발생 원리에 대해서, 도 8 및 도 9를 참조하여 상세하게 설명한다. 또한, 여기서 설명하는 칩핑의 발생 원리는 일례이며, 이것으로 한정되는 것은 아니다. 도 8은 익스팬드 공정에 있어서의 웨이퍼(20)의 각 부위의 변위량에 대해 설명하는 도면이다. 도 8의 (a) 및 도 8의 (b)에는, 웨이퍼(20)에 첩부된 다이싱용 테이프가 웨이퍼(20)의 중심으로부터 방사상으로 연장되는 방향으로 확장되었을 때의 웨이퍼(20)의 상황이 나타내져 있다. 익스팬드 공정에 있어서는, 웨이퍼(20)의 중심과 익스팬드를 행하는 다이싱용 테이프의 중심이 대체로 일치시켜져 있다. 지금, 웨이퍼(20)에 있어서, 서로 분리됨과 아울러 서로 이웃하는 칩화 영역(201, 202)이 마련되어 있는 것으로 한다. 칩화 영역(201)은 칩화 영역(202)보다도 웨이퍼(20)의 중심측에 위치하고 있다.
여기서, 익스팬드 공정에 있어서의 변위량은, 확장의 중심 위치(여기에서는 웨이퍼(20)의 중심)로부터 떨어질수록 커진다. 따라서, 칩화 영역(202)의 변위량은, 칩화 영역(201)의 변위량보다도 커진다. 또한, 익스팬드 공정에 의해서, 다이싱용 테이프는 신축 가능하지만, 강체로 볼 수 있을 만큼 단단한 웨이퍼(20)의 각 칩화 영역(201, 202)은 신축하지 않기(변형되지 않기) 때문에, 칩화 영역(201, 202)과 접촉하고 있는 첩부면의 다이싱용 테이프도 신축하지 않는다. 이 때문에, 칩화 영역(201) 내에 있어서는, 확장의 중심 위치로부터의 거리에 관계없이 변위량이 일정하게 된다. 마찬가지로, 칩화 영역(202) 내에 있어서는, 확장의 중심 위치로부터의 거리에 관계없이 변위량이 일정하게 된다. 즉, 도 8의 (a) 중의 칩화 영역(201, 202)의 화살표의 크기(굵기)로 표현되도록, 1개의 칩화 영역 내에 있어서는, 균일한 응력이 걸려 있는 상태가 된다.
그 결과, 칩화 영역의 변위는, 칩화 영역의 범위 내의 다이싱용 테이프의 변위의 평균값과 근사적으로 동일하게 된다. 이 때문에, 칩화 영역의 변위는, 칩화 영역의 중심 위치 - 다이싱용 테이프의 중심 위치(테이프 중심 위치) 사이의 거리로 나타내지는 중심 모델에 의해서 정해진다. 즉, 칩화 영역의 변위는, 칩화 영역의 중심 위치 - 테이프 중심 위치 사이의 거리와 근사적으로 비례 관계가 된다. 도 8의 (b)에 나타내지는 바와 같이, 칩화 영역(201)의 변위는, 칩화 영역(201)의 중심 위치(201c) - 테이프 중심 위치(TC) 사이의 거리에 의해서 정해진다. 또한, 칩화 영역(202)의 변위는, 칩화 영역(202)의 중심 위치(202c) - 테이프 중심 위치(TC) 사이의 거리에 의해서 정해진다. 지금, 칩화 영역(201)의 중심 위치(201c) - 테이프 중심 위치(TC) 사이의 거리보다도, 칩화 영역(202)의 중심 위치(202c) - 테이프 중심 위치(TC) 사이의 거리쪽이 크기 때문에, 외연측의 칩화 영역인 칩화 영역(202)쪽이, 칩화 영역(201)보다도 확장 방향(외연측)을 향하여 크게 변위한다. 이 때문에, 칩화 영역(202)은 칩화 영역(201)과 비교하여 분할성이 좋다(깔끔하게 나눌 수 있음).
상술한 중심 모델을 기초로 하여, 구체적으로 칩핑이 발생하는 양태에 대해 설명한다. 도 9는 칩핑의 발생에 대해 설명하는 도면이다. 도 9의 (a)에는, 1개의 칩화 영역(300)이 나타내져 있다. 칩화 영역(300)은 익스팬드 공정 후에 있어서 반도체 칩을 구성하는 칩부(320x)와, 칩부(320x)로부터 떼어내지는 부분으로, 반도체 칩의 개구부를 형성하는 부분인 절리부(322)를 가지고 있다. 칩부(320x)는 절리부(322)를 둘러싸도록 배치되어 있고, 웨이퍼(20)의 지름 방향에 있어서 절리부(322)보다도 외연측의 부분(325)과, 중심측의 부분(326)을 가지고 있다. 그리고, 칩부(320x)의 중심 위치(320c)는, 절리부(322)의 중심 위치(322c)보다도 테이프 중심 위치(TC) 근처에 위치하고 있다. 이 경우, 상술한 중심 모델로부터, 확장 방향(외연측)으로의 절리부(322)의 변위량은, 칩부(320x)의 변위량보다도 커진다. 그리고, 상술한 바와 같이, 칩부(320x)는, 절리부(322)보다도 외연측의 부분(325)을 가지고 있기 때문에, 해당 외연측의 부분(325)에 있어서, 변위량이 큰 절리부(322)에 접촉한다. 이 경우, 칩부(320x)의 외연측의 부분(325)에 있어서 칩핑이 발생할 우려가 있다. 또한, 절리부(322)의 분할이 적절히 행해지지 않는 경우가 있다.
이것에 대해, 예를 들면 도 9의 (b)에 나타내지는 바와 같이, 1개의 칩화 영역(200)에 있어서, 변위량이 큰 절리부(422)의 변위 방향(즉 외연측)으로 칩부(420x)가 존재하지 않는 웨이퍼(20)에서는, 익스팬드 공정에 있어서 절리부(422)가 칩부(420x)에 접촉하지 않는다. 이 경우, 칩부(420x)에 있어서 칩핑이 발생하지 않고, 또한, 절리부(422)의 분할도 적절히 행해진다. 이와 같이, 칩화 영역에 있어서의 칩부 및 절리부의 배치에 따라서는, 익스팬드 공정에 있어서의 칩핑의 발생을 억제할 수 있다. 이하에서는, 칩핑이 억제되는 칩화 영역의 배치예에 대해서, 도 10~도 13을 참조하여 설명한다.
도 10은 칩핑이 억제되는 칩화 영역(200)의 배치예를 나타내는 도면이다. 도 10의 (a)에 나타내지는 웨이퍼(20)의 칩화 영역(200)의 배치는, 상술한 도 7의 (a)의 배치와 마찬가지이다. 즉, 도 10의 (a)에 나타내지는 웨이퍼(20)에서는, 웨이퍼(20)의 중심을 통과하는 대각선에 의해서 구분되는 4개의 영역 각각에 1개씩 대략 직사각형의 칩화 영역(200)이 마련되어 있다. 각 칩화 영역(200)은 장변이 일방의 대각선에 평행하게 연장되어 있고, 단변이 타방의 대각선에 평행하게 연장되어 있다. 그리고, 각 칩화 영역(200)에는, 장변 방향에 있어서의 중앙 부분에 대해서 대칭이 되도록(좌우 대칭이 되도록), 절리부(122)가 마련되어 있다. 절리부(122)는 칩화 영역(200)의 단변 방향에 있어서의 일단측(도 10의 (a) 중의 상부측)에 마련되어 있다.
이와 같은 웨이퍼(20)에 대해서, 도 10의 (a)에 나타내지는 바와 같이, 그 중심이 다이싱용 테이프의 중심 위치(TC)에 일치시켜진 상태에서, 익스팬드 공정에 있어서, 중심으로부터 방사상으로 연장되는 방향으로 확장되는 것으로 한다. 지금, 도 10의 (a)의 일부 확대도에 나타내지는 바와 같이, 칩부(120x)의 중심 위치(120c)는, 절리부(122)의 중심 위치(122c)보다도 테이프 중심 위치(TC) 근처에 위치하고 있다. 이 경우, 상술한 중심 모델로부터, 확장 방향(외연측)으로의 절리부(122)의 변위량은, 칩부(120x)의 변위량보다도 커진다. 그리고, 절리부(122)의 변위 방향(즉 외연측)으로 칩부(120x)의 우상 개소가 존재하기 때문에, 절리부(122)가 칩부(120x)의 우상 개소에 접촉하게 된다. 이와 같이, 변위량이 큰 절리부(122)의 변위 방향으로, 변위량이 작은 칩부(120x)의 부분이 존재하는 경우에는, 절리부(122)가 칩부(120x)에 접촉한다. 이 경우, 칩부(120x)에 있어서 칩핑이 발생 할 수 있다.
도 10의 (b) 및 도 10의 (c)는, 칩핑이 억제되는 칩화 영역(200)의 배치를 나타내는 도면이다. 도 10의 (b) 및 도 10의 (c)에 있어서는, 칩화 영역(200) 단체(單體)의 구성은 상술한 도 10의 (a)와 마찬가지이지만, 각 칩화 영역(200)의 배치가 도 10의 (a)와 다르다. 도 10의 (b)에 나타내지는 예에서는, 웨이퍼(20)의 중심을 통과하는 대각선에 대해서 45도가 되는 4개의 방향으로, 각각 칩화 영역(200)이 마련되어 있다. 웨이퍼(20)의 중심으로부터 4개의 칩화 영역(200)까지의 거리는, 서로 일치하고 있다. 칩화 영역(200)은, 웨이퍼(20)의 중심을 통과함과 아울러 대각선에 대해서 45도가 되는 방사상의 선에 대해서 단변이 수직이 되도록, 배치되어 있다. 또한, 칩화 영역(200)은, 절리부(122)가 웨이퍼(20)의 외연측에 배치되도록, 마련되어 있다. 이와 같은 구성에서는, 도 10의 (b)의 일부 확대도에 나타내지는 바와 같이, 테이프의 중심 위치(TC)로부터 대각선에 대해서 45도의 선 상에 있어서, 칩부(120x)의 중심 위치(120c)와, 절리부(122)의 중심 위치(122c)가 위치하게 된다. 그리고, 변위량이 큰 절리부(122)의 변위 방향에는, 칩부(120x)가 존재하지 않는다. 이 때문에, 익스팬드 공정에 있어서 절리부(122)가 칩부(120x)에 접촉하지 않고, 칩부(120x)에 있어서 칩핑이 발생하는 것이 억제된다.
도 10의 (c)에 나타내지는 예에서는, 도 10의 (b)에 나타내진 4개의 칩화 영역(200)을 45도 회전시킨 4개의 칩화 영역(200)이 마련되어 있다. 즉, 4개의 칩화 영역(200)은, 각각 대각선 상에 배치되어 있다. 이와 같은 구성에 있어서도, 도 10의 (c)의 일부 확대도에 나타내지는 바와 같이, 대각선 상에 있어서, 칩부(120x)의 중심 위치(120c)와, 절리부(122)의 중심 위치(122c)가 위치하게 된다. 그리고, 변위량이 큰 절리부(122)의 변위 방향에는, 칩부(120x)가 존재하지 않는다. 이 때문에, 익스팬드 공정에 있어서 절리부(122)가 칩부(120x)에 접촉하지 않고, 칩부(120x)에 있어서 칩핑이 발생하는 것이 억제된다.
또한, 도 10의 (b) 및 도 10의 (c) 중 어느 배치여도, 칩핑의 발생이 억제되지만, 예를 들어, 칩의 컷 각도는, 도 10의 (b)의 구성이 45도(결정 방향＜100＞웨이퍼의 경우, (100)), 도 10의 (c)의 구성이 0도(결정 방향＜100＞웨이퍼의 경우, (110))와 다르다(절단 방위가 바뀜). 개질 영역을 형성하는 스텔스 다이싱에 있어서는, 절단 방위(110)의 절단이 양호하게 되기 때문에, 도 10의 (c)의 배치가 바람직하다.
도 11은 칩핑이 억제되는 칩화 영역(200)의 배치예를 나타내는 도면이다. 도 10을 참조하여 설명한 바와 같이, 좌우 대칭의 절리부(122)를 가지는 칩화 영역(200)에 대해서는, 예를 들면 대각선 상에 4개의 칩화 영역(200)을 마련하는 것에 의해, 칩핑을 효과적으로 억제할 수 있었다. 여기서, 도 11의 (a)의 일부 확대도에 나타내지는 바와 같이, 좌우 비대칭의 절리부(122)가 마련된 칩화 영역(200)에 대해서는, 대각선 상에 마련된 경우에 있어서도, 칩핑의 발생 및 절리부(122)의 미(未)분할이 생겨 버리는 경우가 있다.
이와 같은 좌우 비대칭의 절리부(122)가 마련된 칩화 영역(200)에 대해서는, 익스팬드 공정 후에 개구부가 되는 부분의 개구각의 중심선이, 웨이퍼(20)의 중심으로부터 방사상으로 넓어지는 선 상에 위치하도록, 각도(도 11의 (b) 참조) 또는 위치(도 11의 (c) 참조)가 설정된다. 이것에 의해, 칩핑의 발생 및 절리부(122)의 미분할을 억제할 수 있다.
익스팬드 공정 후에 개구부가 되는 부분의 개구각의 중심선에 대해서, 상세하게 설명한다. 상술한 바와 같이, 절리부(122)는 반도체 칩(120)의 개구부(121)를 형성하는 부분이다. 「개구부가 되는 부분의 개구각의 중심선」이란, 절리부(122)에 있어서 개구단에 연결되는 2변(웨이퍼(20)를 평면에서 봤을 때의 2변)을 웨이퍼(20)의 중심을 향하여 연장한 교점과, 개구단에 있어서의 중점을 잇는 선이라고 바꿔 말할 수 있다. 도 11의 (b)에 나타내지는 예에서는, 개구부가 되는 부분의 개구각의 중심선이, 웨이퍼(20)의 중심으로부터 방사상으로 넓어지는 선 상에 위치하도록(즉, 웨이퍼(20)의 중심에 연결되고, 익스팬드 공정에 있어서의 변위 벡터와 일치하도록), 도 11의 (a)의 상태로부터, 각 칩화 영역(200)이 기울어져(구체적으로는 8도 기울어져) 배치되어 있다. 또한, 도 11의 (c)에 나타내지는 예에서는, 개구부가 되는 부분의 개구각의 중심선이, 웨이퍼(20)의 중심으로부터 방사상으로 넓어지는 선 상에 위치하도록(즉, 웨이퍼(20)의 중심에 연결되고, 익스팬드 공정에 있어서의 변위 벡터와 일치하도록), 도 11의 (a)의 상태로부터, 각 칩화 영역(200)이 둘레 방향으로 시프트되어 배치되어 있다.
도 12는 칩화 영역의 다양한 배치예에 대해 설명하는 도면이다. 도 12의 (a)~도 12의 (i)에 나타내지는 칩화 영역에서는, 모두, 칩부(120x)가 절리부(122)보다도 웨이퍼의 중심측에 존재하고 있다.
도 12의 (a)에 나타내지는 예에서는, 칩화 영역이, 좌우 대칭이 되는 절리부(122)를 가지고 있다. 절리부(122)는 개구단측(웨이퍼의 외연측)을 향하여 개구부(121)의 폭이 넓어지도록 마련되어 있다. 이와 같이 개구단측을 향하여 개구부(121)의 폭이 넓어지도록 절리부(122)가 마련되어 있는 것에 의해, 칩핑의 발생을 적절히 억제하면서, 절리부(122)의 분할성을 향상시킬 수 있다.
도 12의 (b)에 나타내지는 예에서는, 칩화 영역이, 좌우 비대칭이 되는 절리부(122)를 가지고 있다. 절리부(122)는 개구단측(웨이퍼의 외연측)을 향하여 개구부(121)의 폭이 넓어지도록 마련되어 있지만, 도 12의 (a)의 구성과 비교하면, 개구 폭이 좁게 되어 있다. 이와 같은 좌우 비대칭의 절리부(122)에 대해서도, 상술한 바와 같이 각도(도 11의 (b) 참조) 또는 위치(도 11의 (c) 참조)가 조정되는 것에 의해, 칩핑의 발생을 억제할 수 있다. 또한, 개구 폭이 좁기 때문에 도 12의 (a)의 구성보다는 뒤떨어지지만, 절리부(122)의 분할성에 대해서도 담보할 수 있다.
도 12의 (c)에 나타내지는 예에서는, 칩화 영역이, 원 형상의 절리부(122)를 가지고 있다. 이와 같은 원 형상의 절리부(122)의 라인을 따라서 개질 영역을 형성하는 경우에는, 예를 들면, 직선 가공 스테이지를 이용하여 복수의 접선 가공을 행하고, 해당 복수의 접선을 연결하여 대략 원 형상으로 한다. 이와 같은 구성에 의해서도, 칩핑의 발생을 적절히 억제하면서, 절리부(122)의 분할성을 향상시킬 수 있다.
도 12의 (d)에 나타내지는 예에서는, 칩화 영역이, 개구단측(웨이퍼의 외연측)을 향하여 넓어지는 삼각 형상의 절리부(122)를 가지고 있다. 이와 같은 삼각 형상의 절리부(122)에 대해서도, 칩핑의 발생 억제 및 절리부(122)의 분할을 실현할 수 있지만, 웨이퍼의 중심측(삼각 형상의 선단측)이 뾰족해져 있기 때문에, 익스팬드 공정에 있어서의 확장 방향이 상정(想定)과 달랐을 경우에, 곧 칩핑이 될 리스크가 있다.
도 12의 (e) 및 도 12의 (f)에 나타내지는 예에서는, 개구단측(웨이퍼의 외연측)을 향하여 개구부(121)의 폭이 일정하게 되도록, 절리부(122)가 마련되어 있다. 이와 같은 절리부(122)에 대해서는, 익스팬드 공정만으로는 절리부(122)를 분할할 수 없지만, 익스팬드 공정 전에 에칭을 행하는 것에 의해, 적절히 분할할 수 있다. 에칭 공정이 실시되는 경우에는, 예를 들면, 이면(21b)으로부터의 레이저광 입사에 의해 웨이퍼(20)에 개질 영역을 형성한 후에, 이면(21b)으로부터 웨이퍼(20)의 전면(全面)에 대해서 에칭을 행하고, 추가로 이면(21b)에 테이프를 첩부하여, 익스팬드 공정을 실시한다. 또한, 에칭 공정은, 선택적 에칭을 위해서 마스크를 붙이고, 다이싱 스트리트만의 에칭이나, 후술하는 개구 라인(152)(도 16 참조)만의 에칭이 실시되어도 된다. 또한, 표면 보호를 위해서 마스크를 붙이고, 표면(21a)으로부터 에칭이 실시되어도 된다.
도 12의 (g)에 나타내지는 예에서는, 개구단측(웨이퍼의 외연측)을 향하여 개구부(121)의 폭이 좁아지도록, 절리부(122)가 마련되어 있다. 이와 같은 절리부(122)에 대해서는, 익스팬드 공정에 의해서 절리부(122)를 분할할 수 없다.
도 12의 (h)에 나타내지는 예에서는, 1개의 칩부(120x)에 대응하여, 2개의 절리부(122)가 마련되어 있다. 이와 같이, 1개의 칩부(120x)에 대해서 절리부(122)가 복수 마련되어 있어도 된다.
도 12의 (i)에 나타내지는 예에서는, 칩부(120x)의 형상이 직사각형이 아니라 이형 형상을 포함하고 있다. 이와 같은 칩부(120x)를 이용하는 경우라도, 칩핑의 발생을 적절히 억제하면서, 절리부(122)의 분할성을 향상시킬 수 있다.
도 13은 칩핑이 억제되는 칩화 영역의 배치예를 나타내는 도면이다. 도 13에 나타내지는 예에서는, 웨이퍼(20)의 중심을 통과하는 대각선 상에 4개의 칩화 영역(200)이 마련되어 있다. 각 칩화 영역(200)에서는, 칩부(120x)가 절리부(122)보다도 웨이퍼(20)의 외연측에 존재하고 있다. 개구부가 되는 절리부(122)의 폭은, 웨이퍼(20)의 중심을 향하여 넓어지도록 형성되어 있다. 도 13에 나타내지는 예에서는, 칩부(120x)가 외연측에 존재하고 있고, 익스팬드 공정에 있어서, 칩부(120x)의 변위량이 절리부(122)의 변위량보다도 크다. 이 경우, 익스팬드 공정에 있어서, 절리부(122)가 칩부(120x)에 접촉하기 어려워, 칩부(120x)에 있어서 칩핑의 발생이 억제된다.
다음으로, 익스팬드 공정의 예에 대해서, 도 14 및 도 15를 참조하여 설명한다. 도 14는 익스팬드 공정의 일례를 설명하는 도면이다. 도 14에 나타내지는 예에서는, 웨이퍼(20)에 있어서, 복수의 칩화 영역이 웨이퍼(20)의 중심으로부터 방사상으로 배치되어 있고, 칩부(120x)와 절리부(122)가, 웨이퍼(20)의 중심으로부터 방사상으로 넓어지는 선 상에 있어서 연속해서 차례로 마련되어 있다. 이와 같은 웨이퍼(20)에 대해서, 익스팬드 공정에서는, 도 14에 나타내지는 바와 같이, 원계(圓計) 확장형 익스팬더에 의해서, 웨이퍼(20)에 첩부된 다이싱용 테이프가 웨이퍼(20)의 중심으로부터 방사상으로 연장되는 방향으로 확장된다. 이 경우, 외연측에 배치되어 변위량이 큰 절리부(122)의 변위 방향으로, 칩부(120x)가 존재하지 않기 때문에, 칩부(120x)의 칩핑의 발생을 억제함과 아울러 절리부(122)를 확실히 분할할 수 있다.
도 15는 익스팬드 공정의 다른 예를 설명하는 도면이다. 도 15에 나타내지는 예에서는, 웨이퍼(20)에 있어서, 도 15 중의 상방향으로 5개의 칩화 영역(200)이 마련되어 있고, 하방향으로 5개의 칩화 영역(200)이 마련되어 있다. 상방향의 칩화 영역(200)에서는, 상부측에 절리부(122)가, 하부측에 칩부(120x)가 연속적으로 차례로 마련되어 있다. 또한, 하방향의 칩화 영역(200)에서는, 하부측에 절리부(122)가, 상부측에 칩부(120x)가 연속적으로 차례로 마련되어 있다. 이와 같은 웨이퍼(20)에 대해서, 익스팬드 공정에서는, 예를 들면 도 15의 (a)에 나타내지는 바와 같이 일방향(CH1)으로서 절리부(122)와 칩부(120x)가 연속되는 방향으로 다이싱용 테이프의 확장이 실시된다. 그 후, 예를 들면 도 15의 (b)에 나타내지는 바와 같이, CH1과 교차하는 방향(CH2)으로 다이싱용 테이프의 확장이 실시된다. 이와 같이, CH1 및 CH2 방향에 대해서 차례로 확장하는 것에 의해서 익스팬드 공정이 실현되어도 된다.
다음으로, 웨이퍼(20)를 절단하기 위한 라인(15)(절단 예정 라인)의 설정예에 대해서, 도 16~도 18을 참조하여 설명한다. 도 16은 라인(15)의 설정예를 나타내는 도면이다. 도 16에 나타내지는 웨이퍼(20)는, 상술한 도 11의 (c)에 나타내지는 좌우 비대칭의 웨이퍼(20)와 동일한 웨이퍼이다.
라인(15)은 각 칩화 영역(200)을 구획하는 칩 구획 라인(151)과, 반도체 칩에 절결 형상의 개구부가 형성되도록 설정된 개구 라인(152)을 포함하여 구성되어 있다. 칩부(120x)와 절리부(122)는, 개구 라인(152)을 사이에 두고 연속적으로 마련되어 있다. 개구 라인(152)은, 익스팬드 공정에 있어서, 칩부(120x)와 절리부(122)와의 접촉이 회피되도록, 설정되어 있다.
도 16에 나타내지는 바와 같이, 칩 구획 라인(151)은 제1 라인(151a)과, 제2 라인(151b)과, 제3 라인(151c)과, 제4 라인(151d)을 가지고 있다. 제1 라인(151a) 및 제2 라인(151b)은, 서로 평행하게, 도 16 중의 세로 방향으로 연장되는 절단 예정 라인이다. 제1 라인(151a) 및 제2 라인(151b)은, 모두 일단부가 웨이퍼(20)의 외연까지 연장되어 있다. 제3 라인(151c)은, 제1 라인(151a)의 타단부(웨이퍼(20)의 중심측의 단부)에 연속됨과 아울러, 제2 라인(151b)과 교차하는 개소까지, 도 16 중의 가로 방향으로 연장되는 절단 예정 라인이다. 제4 라인(151d)은 제3 라인(151c)과 평행하게 도 16 중의 가로 방향으로 연장되는 절단 예정 라인이다. 제4 라인(151d)은 제1 라인(151a)으로부터 개구 라인(152)의 제1 라인(152a)(후술)까지 연장되는 부분과 제2 라인(151b)으로부터 개구 라인(152)의 제2 라인(152b)(후술)까지 연장되는 부분을 가지고 있다. 제4 라인(151d)은 절리부(122)를 횡단하지 않고, 제1 라인(152a)과 교차하는 개소, 및 제2 라인(152b)과 교차하는 개소까지밖에 연장되어 있지 않다.
개구 라인(152)은, 개구부의 폭(즉 절리부(122)의 폭)이 개구단측을 향하여 넓어지도록, 설정되어 있다. 도 16에 나타내지는 웨이퍼(20)와 같이, 칩부(120x)가 절리부(122)보다도 웨이퍼(20)의 중심측에 있는 칩화 영역(200)의 개구 라인(152)은, 개구부의 폭이 웨이퍼(20)의 외연을 향하여 넓어지도록, 설정되어 있다. 또한, 도 13에 나타내지는 웨이퍼(20)와 같이, 칩부(120x)가 절리부(122)보다도 웨이퍼(20)의 외연측에 있는 칩화 영역(200)의 개구 라인(152)은, 개구부의 폭이 웨이퍼(20)의 중심을 향하여 넓어지도록, 설정되어 있다.
도 16에 나타내지는 바와 같이, 개구 라인(152)은 제1 라인(152a)과, 제2 라인(152b)과, 제3 라인(152c)과, 제4 라인(152d)을 가지고 있다. 제1 라인(152a)은 제1 라인(151a)과 평행하게 도 16 중의 세로 방향으로 연장되는 절단 예정 라인이다. 제1 라인(152a)은 일단부(개구부의 개구단에 상당하는 부분)가 웨이퍼(20)의 외연까지 연장되어 있고, 타단부가 개구부의 기단(基端)에 상당하는 위치까지 연장되어 있다. 제2 라인(152b)은, 웨이퍼(20)의 외연에 가까워질수록 제1 라인(152a)으로부터 멀어지도록, 웨이퍼(20)의 외연까지 연장되는 절단 예정 라인이다. 제3 라인(152c)은 제1 라인(151a)의 타단부에 연속됨과 아울러, 도 16 중의 가로 방향으로 연장되는 절단 예정 라인이다. 제4 라인(152d)은 제3 라인(152c)과 제2 라인(152b)을 연결하도록 연장되는 절단 예정 라인이다.
이와 같은 개구 라인(152)은, 개구부의 개구각의 중심선(CL)이, 웨이퍼(20)의 중심(즉, 다이싱용 테이프의 중심 위치(TC))으로부터 방사상으로 넓어지는 선 상에 위치하도록 설정되어 있다.
도 17은 라인(15)의 다른 설정예를 나타내는 도면이다. 도 17에 나타내지는 라인(15)은, 대체로, 도 16에 나타내지는 라인(15)과 마찬가지이지만, 칩 구획 라인(151)의 제4 라인(151d)이 절리부(122)를 횡단하도록 연장되어 있는 점에서, 차이가 있다. 도 17에 나타내진 구성에서는 제4 라인(151d)이 절리부(122)를 횡단하도록 연장되어 있으므로, 절리부(122)가 상하로 분리되게 된다. 이 경우, 도 16에 나타내진 구성과 도 17에 나타내진 구성을 비교하면, 도 16에 나타내진 구성쪽이 절리부(122)의 중심이 웨이퍼(20)의 중심으로부터 멀게 되어, 분할성이 높아진다. 이와 같이, 절리부(122)의 분할성의 관점에서는, 칩 구획 라인(151)이 절리부(122)를 횡단하지 않도록 설정되는 것이 바람직하다.
도 18은 라인(15)의 다른 설정예를 나타내는 도면이다. 도 18에 나타내지는 라인(15)은, 대체로, 도 16에 나타내지는 라인(15)과 마찬가지이지만, 제3 라인(151c) 및 제4 라인(151d)이, 웨이퍼(20)의 외연까지 연장되어 있는 점에서, 차이가 있다. 제3 라인(151c)은, 일방의 단부가 서로 이웃하는 다른 칩화 영역(200)의 제3 라인(1151c)까지 연장됨과 아울러, 타방의 단부가 웨이퍼(20)의 외연까지 연장되어 있다. 또한, 제4 라인(151d)은 양방의 단부가 웨이퍼(20)의 외연까지 연장되어 있다. 도 18에 나타내진 구성에서는, 절단 예정 라인이 많게 되어, 웨이퍼(20)가 보다 세세하게 분할되게 된다. 도 16에 나타내진 구성과 도 18에 나타내진 구성을 비교하면, 상술한 중심 모델의 관점에서, 도 16에 나타내진 구성쪽이, 분할성이 높게 된다. 이와 같이, 절단 예정 라인의 수가 필요 최소한으로 되는 것에 의해, 익스팬드 공정에 있어서의 분할성이 향상된다. 또한, 도 16에 나타내진 구성에서는, 절단 갯수가 적고, 칩 사이즈를 크게 할 수 있다고 하는 이점도 있다. 한편으로, 도 16에 나타내진 구성에서는, 절단 예정 라인의 분열의 순번에 따라서는, 중심 위치가 시시각각으로 변화하여 이동 방향이 변화하는(칩이 회전하는) 것에 의하여, 익스팬드 공정 중에 칩핑이 발생하는 경우가 있다. 이 점, 예를 들면 도 18에 나타내지는 구성과 같이, 절단 예정 라인의 갯수가 증가되는 것에 의해서, 칩 회전에 의한 칩핑의 리스크를 저감할 수 있다. 또한, 절단 예정 라인을 증가시키는 경우에는, 실제로 칩핑이 발생한 개소에 관련되는 절단 예정 라인을 증가시키는 것이 바람직하다.
다음으로, 개구 라인(152)의 가공의 상세에 대하여, 도 19 및 도 20을 참조하여 설명한다. 도 19는 개구 라인(152)의 가공 순서를 설명하는 도면이다. 도 19의 (b)~도 19의 (i)는, 도 19의 (a)에 나타내지는 웨이퍼(20)에 포함되는 1개의 칩화 영역(200)의 개구 라인(152)의 가공 순서를 나타내고 있다. 도 19의 (b)~도 19의 (i)에 있어서, 파선은 레이저 가공되어 있지 않은 라인을 나타내고 있고, 실선은 레이저 가공 후의 라인을 나타내고 있다.
도 19의 (b)에 나타내지는 바와 같이, 먼저, 레이저 가공 예정의 개구 라인(152)(제1 라인(152a), 제2 라인(152b), 제3 라인(152c), 제4 라인(152d))이 설정된 웨이퍼(20)가 준비된다.
이어서, 도 19의 (c)에 나타내지는 바와 같이, 제1 라인(152a)을 따라서 개질 영역이 형성된다. 제1 라인(152a)은 웨이퍼(20)의 외연까지 연장되어 있다. 제1 라인(152a)의 내측(웨이퍼(20)의 중심측)에 대해서는, 개질 영역의 형성에 관련되는 균열을 연장하고 싶지 않은(균열을 멈추고 싶은) 부분이다. 그 때문에, 제1 라인(152a)에 대해서는, 내측으로부터 외측을 향하여 레이저광을 조사하여, 개질 영역을 형성한다. 이 경우, 예를 들면 제1 라인(152a)의 기단(내측의 단부)보다도 내측으로부터, 제1 라인(152a)의 기단, 제1 라인(152a)의 선단(웨이퍼(20)의 외연)의 순서로 집광점(C)이 상대적으로 이동하도록, 지지부(102)(도 1 참조)가 이동시켜진다. 제1 라인(152a)의 기단보다도 내측의 구간은, 레이저가 OFF가 되는 레이저 OFF 구간(152x)이 된다.
이어서, 도 19의 (d)에 나타내지는 바와 같이, 제2 라인(152b)을 따라서 개질 영역이 형성된다. 제2 라인(152b)은 웨이퍼(20)의 외연까지 연장되어 있다. 제2 라인(152b)의 내측에 대해서는, 개질 영역의 형성에 관련되는 균열을 연장하고 싶지 않은 부분이다. 그 때문에, 제2 라인(152b)에 대해서는, 내측으로부터 외측을 향하여 레이저광을 조사하여, 개질 영역을 형성한다. 이 경우, 제2 라인(152b)의 기단(내측의 단부)보다도 내측의 구간이 레이저 OFF 구간(152x)이 되고, 레이저 OFF 구간(152x), 제2 라인(152b)의 기단, 제2 라인(152b)의 선단의 순서로 집광점(C)이 상대적으로 이동하도록, 지지부(102)(도 1 참조)가 이동시켜진다. 여기까지의 가공에 의해, 제1 라인(152a) 및 제2 라인(152b)을 따른 개질 영역이 형성된다(도 19의 (e) 참조).
이어서, 도 19의 (f)에 나타내지는 바와 같이, 제3 라인(152c)을 따라서 개질 영역이 형성된다. 제3 라인(152c)에 대해서는, 가공 완료된 라인인 제1 라인(152a)을 향하여 레이저광을 조사하여, 개질 영역을 형성한다. 이 경우, 제3 라인(152c)의 기단(제1 라인(152a)측과 반대측의 단부)보다도 도 19의 (f) 중의 우측의 구간, 및 제3 라인(152c)의 선단(제1 라인(152a)측의 단부)보다도 도 19의 (f) 중의 좌측의 구간이 레이저 OFF 구간(152x)이 되고, 레이저 OFF 구간(152x), 제3 라인(152c)의 기단, 제3 라인(152c)의 선단, 레이저 OFF 구간(152x)의 순서로 집광점(C)이 상대적으로 이동하도록, 지지부(102)(도 1 참조)가 이동시켜진다.
이어서, 도 19의 (g)에 나타내지는 바와 같이, 제4 라인(152d)을 따라서 개질 영역이 형성된다. 제4 라인(152d)에 대해서는, 가공 완료된 라인인 제2 라인(152b)을 향하여 레이저광을 조사하여, 개질 영역을 형성한다. 이 경우, 제4 라인(152d)의 기단(제3 라인(152c)측의 단부)보다도 도 19의 (g) 중의 좌하측의 구간, 및 제4 라인(152d)의 선단(제2 라인(152b)측의 단부)보다도 도 19의 (g) 중의 우상측의 구간이 레이저 OFF 구간(152x)이 되고, 레이저 OFF 구간(152x), 제4 라인(152d)의 기단, 제4 라인(152d)의 선단, 레이저 OFF 구간(152x)의 순서로 집광점(C)이 상대적으로 이동하도록, 지지부(102)(도 1 참조)가 이동시켜진다. 여기까지의 가공에 의해, 개구 라인(152)을 따른 개질 영역이 모두 형성된다(도 19의 (h) 참조).
마지막으로, 도 19의 (i)에 나타내지는 바와 같이, 칩 구획 라인(151)의 제4 라인(151d)을 따라서 개질 영역이 형성된다. 또한, 제4 라인(151d)을 따른 개질 영역의 형성은, 개구 라인(152)인 제3 라인(152c) 및 제4 라인(152d)의 형성 전에 실시되어도 된다. 제4 라인(151d)을 따른 개질 영역의 형성은, 절리부(122)에 걸치도록 실시된다. 즉, 절리부(122)를 횡단하는 구간이 레이저 OFF 구간(152x)이 되고, 제4 라인(151d)의 제1 라인(152a)을 향하는 구간, 절리부(122)를 횡단하는 구간, 제4 라인(151d)의 제2 라인(152b)으로부터 외측을 향하는 구간의 순서로 집광점(C)이 상대적으로 이동하도록, 지지부(102)(도 1 참조)가 이동시켜진다. 이 경우, 이미 제1 라인(152a) 및 제2 라인(152b)이 형성되어 있으므로, 제4 라인(151d)을 따른 개질 영역의 형성에 관련되는 균열은, 제1 라인(152a) 및 제2 라인(152b)에 있어서 멈추는 것으로 상정된다. 여기까지의 가공에 의해, 개구 라인(152) 및 제4 라인(151d)을 따른 개질 영역이 형성된다(도 19의 (j) 참조).
도 20은 각 가공 개소에 있어서의 레이저 빔 조사를 설명하는 도면이다. 도 20의 (a), 도 20의 (b), 도 20의 (c), 및 도 20의 (d)는, 각각, 제1 라인(152a), 제2 라인(152b), 제3 라인(152c), 제4 라인(152d)의 레이저 가공을 나타내고 있다. 각각, 상단은 라인을 따른 레이저 가공을 나타내고 있고, 하단은 레이저 빔의 조사 상태를 나타내고 있다.
도 20의 (a) 및 도 20의 (c)의 하단에 나타내지는 바와 같이, 결정 방향(110)과 동일 방향(즉, 90도 혹은 0도)으로 레이저 가공을 행하는 경우, 또는, 도 20의 (d)의 하단에 나타내지는 바와 같이, 결정 방향(110)에 대해서 45도의 방향으로 레이저 가공을 행하는 경우에 있어서는, 가공 진행 방향과 타원 형상의 레이저 빔의 빔 형상을 일치시키는 것에 의해, 가공 진행 방향에 따른 레이저 가공을 실현할 수 있다.
한편으로, 도 20의 (b)의 하단에 나타내지는 바와 같이, 결정 방향(110)에 대해서 상술한 90도, 0도, 45도 이외의 방향으로 레이저 가공을 행하는 경우에 있어서는, 가공 진행 방향에 대해서 결정 방향측과 반대 방향으로 타원 형상의 레이저 빔을 조사한다. 여기서의 결정 방향측과 반대 방향이란, 가공 진행 방향에 대해서 가장 가까운 분할면이 있는 방향의 반대 방향을 의미하고 있다. 이것에 의해, 레이저 빔이 결정 방향측으로 구부러지는(끌려가는) 것을 고려한 다음, 원하는 가공 진행 방향으로 레이저 빔을 조사할 수 있다.
또한, 칩핑을 억제하는 관점에서는, 익스팬드 공정에 있어서, 절리부(122)가 조기에 분리되는 것이 바람직하다. 이 때문에, 절리부(122)를 확실히 조기에 떼어내기 위해서, 절리부(122)에 관련되는 절단 예정 라인인 개구 라인(152)의 레이저 가공 조건을, 그 외의 절단 예정 라인인 칩 구획 라인(151)의 레이저 가공 조건보다도, 분할되기 쉬운 레이저 가공 조건으로 해도 된다. 구체적으로는, 개구 라인(152)을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수가, 칩 구획 라인(151)을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수보다도 많게 설정되어도 된다.
도 21은 개구 라인(152) 및 칩 구획 라인(151)의 가공 조건을 설명하는 도면이다. 도 21의 (a)에는 가공 대상의 웨이퍼(20)가 나타내져 있고, 도 21의 (b)에는 해당 웨이퍼(20)의 칩화 영역(200)의 개구 라인(152)이 나타내져 있고, 도 21의 (c)에는 개구 라인(152)의 가공 조건(및 해당 가공 조건에 따른 가공 결과)이 나타내져 있고, 도 21의 (d)에는 웨이퍼(20)의 칩화 영역(200)의 칩 구획 라인(151)이 나타내져 있고, 도 21의 (e)에는 칩 구획 라인(151)의 가공 조건(및 해당 가공 조건에 따른 가공 결과)이 나타내져 있다.
도 21의 (c) 및 도 21의 (d)에 나타내지는 바와 같이, 예를 들면 400㎛의 웨이퍼(20)의 가공에 있어서, 파장(1080㎚) 등의 조건은, 개구 라인(152)을 따른 레이저 가공과 칩 구획 라인(151)을 따른 레이저 가공에서 공통으로 되어 있다. 한편으로, 도 21의 (c)에 나타내지는 바와 같이, 개구 라인(152)을 따른 레이저 가공에서는 스캔 수가 5Pass(도 21의 (c) 중의 SD1~SD5)로 되어 있는 것에 대해서, 칩 구획 라인(151)을 따른 레이저 가공에서는 스캔 수가 4Pass(SD1~SD4)로 되어 있다. 이와 같이, 개구 라인(152)을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수가, 칩 구획 라인(151)을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수보다도 많게 설정되는 것에 의해, 절리부(122)를 조기에 분리할 수 있다. 또한, 도 21의 (c) 및 도 21의 (d)에 있어서의 「Z80」 「Z75」 등의 용어는, 레이저 가공을 행할 때의 가공 깊이인 Z하이트의 정보이다.
다음으로, 본 실시 형태에 따른 웨이퍼(20) 및 가공 방법의 작용 효과에 대해 설명한다.
본 실시 형태에 따른 웨이퍼(20)는, 라인(15)을 따라서 개질 영역이 형성된 후에 익스팬드 공정이 실시되는 것에 의해 복수의 반도체 칩(120)이 얻어지는 웨이퍼로서, 라인(15)인 칩 구획 라인(151)에 의해서 구획된 복수의 칩화 영역(200)을 가지고, 칩화 영역(200)은, 반도체 칩(120)을 구성하는 칩부(120x)와, 칩부(120x)로부터 떼어내지는 부분으로, 반도체 칩(120)에 절결 형상의 개구부(121)가 형성되도록 설정된 라인(15)인 개구 라인(152)을 사이에 두고 칩부(120x)에 연속되는 절리부(122)를 가지고, 개구 라인(152)은 개구부(121)의 폭이 개구단측을 향하여 넓어지거나 또는 일정하게 되도록 설정되어 있다.
본 실시 형태에 따른 웨이퍼(20)에서는, 칩화 영역(200)에 있어서, 칩부(120x)와, 절리부(122)가, 반도체 칩(120)의 개구부(121)의 형성에 관련되는 라인(15)인 개구 라인(152)을 사이에 두고 연속적으로 형성되어 있다. 그리고, 본 웨이퍼(20)에서는, 개구부(121)의 폭이 개구단측을 향하여 넓어지거나 또는 일정하게 되도록, 상기 개구 라인(152)이 설정되어 있다. 이와 같이 개구 라인(152)이 설정되어 있는 것에 의해, 해당 개구 라인(152)을 따라서 개질 영역이 형성되어 익스팬드 공정이 실시되었을 때에 있어서, 칩부(120x)(반도체 칩(120))와, 칩부(120x)(반도체 칩(120))로부터 떼어내지는 절리부(122)와의 접촉이 억제된다. 이것에 의해, 반도체 칩(120)에 칩핑(깨짐)이 발생하는 것을 효과적으로 억제할 수 있다.
상기 웨이퍼(20)에 있어서, 칩부(120x)가 절리부(122)보다도 웨이퍼(20)의 중심측에 있는 칩화 영역(200)의 개구 라인(152)은, 개구부(121)의 폭이 웨이퍼(20)의 외연을 향하여 넓어지거나 또는 일정하게 되도록, 설정되어 있고, 칩부(120x)가 절리부(122)보다도 웨이퍼(20)의 외연측에 있는 칩화 영역(200)의 개구 라인(152)은, 개구부(121)의 폭이 웨이퍼(20)의 중심을 향하여 넓어지거나 또는 일정하게 되도록, 설정되어 있어도 된다.
이와 같은 구성에 의하면, 칩부(120x)가 절리부(122)보다도 웨이퍼(20)의 중심측에 있는 경우, 및 웨이퍼(20)의 외연측에 있는 경우 중 어느 것에 있어서도, 칩부(120x)와, 칩부(120x)로부터 떼어내지는 절리부(122)와의 접촉을 적절히 억제할 수 있다. 또한, 익스팬드 공정에 있어서는, 웨이퍼(20)의 중심으로부터 먼 부분(즉 웨이퍼(20)의 외연측)의 변위가 보다 커지는 바, 칩부(120x)가 절리부(122)보다도 웨이퍼(20)의 중심측에 있는 구성에 있어서는, 절리부(122)를 분리시키고 싶은 방향(칩부(120x)로부터 떨어지는 방향인 웨이퍼(20)의 외연 방향)으로 효과적으로 변위시킬 수 있어, 절리부(122)의 분할성을 향상시킴과 아울러, 반도체 칩(120)에 있어서의 칩핑의 발생을 보다 효과적으로 억제할 수 있다.
상기 웨이퍼(20)에 있어서, 웨이퍼(20)의 외연에 근접하는 칩화 영역(200)의 개구 라인(152)은, 웨이퍼(20)의 외연까지 연장되어 있어도 된다. 이와 같이, 개구 라인(152)이 웨이퍼(20)의 외연까지 연장되어 있는 것에 의해, 절리부(122)의 분할성을 향상시킬 수 있어, 반도체 칩(120)에 있어서의 칩핑의 발생을 보다 효과적으로 억제할 수 있다.
상기 웨이퍼(20)에 있어서, 칩 구획 라인(151)은 웨이퍼(20)의 외연까지 연장되어 있어도 된다. 이와 같이, 칩 구획 라인(151)이 웨이퍼(20)의 외연까지 연장되어 있는 것에 의해, 칩부(120x)의 분할성을 향상시킬 수 있다.
상기 웨이퍼(20)에 있어서, 복수의 칩화 영역(200)은, 웨이퍼(20)의 중심으로부터 방사상으로 배치되어 있고, 칩부(120x)와 절리부(122)는, 웨이퍼(20)의 중심으로부터 방사상으로 넓어지는 선 상에 있어서 연속해서 차례로 마련되어 있어도 된다. 익스팬드 장치로서, 웨이퍼(20)를 방사상으로 확장하는 장치가 이용되는 경우에 있어서는, 복수의 칩화 영역(200)이 웨이퍼(20)의 중심으로부터 방사상으로 배치되어 있고, 칩부(120x)와 절리부(122)가 웨이퍼(20)의 중심으로부터 방사상으로 넓어지는 선 상에 있어서 연속해서 차례로 마련되어 있는 것에 의해, 확장 방향을 따라서 복수의 칩화 영역(200)의 칩부(120x)와 절리부(122)가 배치되게 된다. 이와 같은 웨이퍼(20)를 상술한 익스팬드 장치에 의해 확장하는 것에 의해, 분할성을 향상시킴과 아울러 반도체 칩(120)에 칩핑이 발생하는 것을 효과적으로 억제할 수 있다.
상기 웨이퍼(20)에 있어서, 개구 라인(152)은, 개구부(121)의 개구각의 중심선이, 웨이퍼(20)의 중심으로부터 방사상으로 넓어지는 선 상에 위치하도록 설정되어 있어도 된다. 익스팬드 장치로서, 웨이퍼(20)를 방사상으로 확장하는 장치가 이용되는 경우에 있어서는, 개구부(121)의 개구각의 중심선이 웨이퍼(20)의 중심으로부터 방사상으로 넓어지는 선 상에 위치하는 것에 의해, 칩부(120x)와 절리부(122)와의 접촉을 적절히 억제하면서, 칩부(120x)와 절리부(122)를 분리시킬 수 있다. 즉, 반도체 칩(120)에 칩핑(깨짐)이 발생하는 것을 보다 효과적으로 억제할 수 있다.
개구 라인(152)은, 익스팬드 공정에 있어서, 칩부(120x)와 절리부(122)와의 접촉이 회피되도록, 설정되어 있어도 된다. 이와 같이 개구 라인(152)이 설정되어 있는 것에 의해, 해당 개구 라인(152)을 따라서 개질 영역이 형성되어 익스팬드 공정이 실시되었을 때에 있어서, 칩부(120x)와, 절리부(122)와의 접촉이 억제된다. 이것에 의해, 반도체 칩(120)에 칩핑(깨짐)이 발생하는 것을 효과적으로 억제할 수 있다.
본 실시 형태에 따른 웨이퍼(20)의 가공 방법은, 라인(15)인 칩 구획 라인(151)에 의해서 구획된 복수의 칩화 영역(200)을 가지고, 칩화 영역(200)이, 반도체 칩(120)을 구성하는 칩부(120x)와, 칩부(120x)로부터 떼어내지는 부분으로, 반도체 칩(120)에 절결 형상의 개구부(121)가 형성되도록 설정된 라인(15)인 개구 라인(152)을 사이에 두고 칩부(120x)에 연속되는 절리부(122)를 가지는 웨이퍼(20)를 준비하는 공정과, 라인(15)을 따라서 레이저광을 조사하여 개질 영역을 형성하는 공정과, 개질 영역이 형성된 웨이퍼(20)에 첩부된 다이싱용 테이프를 확장하는 것에 의해, 칩부(120x)와 절리부(122)를, 간격을 두고 분리하여, 반도체 칩(120)을 얻는 공정을 포함한다.
본 실시 형태에 따른 웨이퍼(20)의 가공 방법에서는, 칩화 영역(200)에 있어서, 칩부(120x)와, 절리부(122)가, 반도체 칩(120)의 개구부(121)의 형성에 관련되는 라인(15)인 개구 라인(152)을 사이에 두고 연속적으로 형성된 웨이퍼(20)가 준비된다. 그리고, 해당 웨이퍼(20)에 대해서 라인(15)을 따라서 개질 영역이 형성되고, 해당 웨이퍼(20)에 첩부된 다이싱용 테이프가 확장되는 것에 의해, 반도체 칩(120)이 얻어진다. 여기서, 본 가공 방법에서는, 반도체 칩(120)을 얻는 공정에 있어서, 칩부(120x)와 절리부(122)가 간격을 두고 분리된다. 이것에 의해, 칩부(120x)(반도체 칩(120))와, 칩부(120x)(반도체 칩(120))로부터 떼어내지는 절리부(122)와의 접촉이 억제되어, 반도체 칩(120)에 칩핑(깨짐)이 발생하는 것을 효과적으로 억제할 수 있다.
상기 가공 방법에 있어서, 복수의 칩화 영역(200)은, 웨이퍼(20)의 중심으로부터 방사상으로 배치되어 있고, 칩부(120x)와 절리부(122)는, 웨이퍼(20)의 중심으로부터 방사상으로 넓어지는 선 상에 있어서 연속해서 차례로 마련되어 있고, 익스팬드 공정에서는, 웨이퍼(20)에 첩부된 다이싱용 테이프를, 웨이퍼(20)의 중심으로부터 방사상으로 연장되는 방향으로 확장해도 된다. 이것에 의해, 칩부(120x)와 절리부(122)가 연속해서 차례로 마련되는 방향과, 확장 방향을 맞출 수 있어, 분할성을 향상시킴과 아울러 반도체 칩(120)에 칩핑이 발생하는 것을 효과적으로 억제할 수 있다.
상기 가공 방법에 있어서, 웨이퍼(20)의 외연에 근접하는 칩화 영역(200)의 개구 라인(152)은, 웨이퍼(20)의 외연까지 연장되어 있어도 된다. 이와 같이, 개구 라인(152)이 웨이퍼(20)의 외연까지 연장되어 있는 것에 의해, 절리부(122)의 분할성을 향상시킬 수 있어, 반도체 칩(120)에 있어서의 칩핑의 발생을 보다 효과적으로 억제할 수 있다.
상기 가공 방법에 있어서, 개질 영역을 형성하는 공정에서는, 웨이퍼(20)의 외연까지 연장되어 있는 개구 라인(152)에 대해서, 해당 개구 라인(152)의 내측으로부터 외측을 향하여 레이저광을 조사하여 개질 영역을 형성해도 된다. 이와 같은 구성에 의하면, 개질 영역의 형성에 의한 균열을, 개구 라인(152)의 내측에서는 멈추고, 외측에서는 연장시킬 수 있다. 이것에 의해, 균열을 멈추고 싶은 부분(반도체 칩(120)이 되는 개구 라인(152)의 내측)에 있어서 균열을 적절히 멈출 수 있다.
상기 가공 방법에 있어서, 개질 영역을 형성하는 공정에서는, 가공 진행 방향에 대해서 결정 방향측과 반대 방향으로 타원 형상의 레이저 빔을 조사해도 된다. 레이저 빔에 대해서는, 결정 방향측으로 구부러지는(결정 방향측으로 끌려가는) 경우가 있는바, 타원 형상의 레이저 빔이 가공 진행 방향에 대해서 결정 방향측과 반대 방향으로 조사되는 것에 의해, 상술한 결정 방향측으로 구부러지는 것을 고려한 다음, 원하는 가공 진행 방향으로 레이저 빔을 조사할 수 있다. 즉, 이와 같은 구성에 의하면, 라인(15)을 따른 개질 영역의 형성을 실현할 수 있다.
상기 가공 방법에 있어서, 개질 영역을 형성하는 공정에서는, 개구 라인(152)을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수가, 칩 구획 라인(151)을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수보다도 많게 설정되어 있어도 된다. 이와 같은 구성에 의하면, 절리부(122)를 떼어내기 위한 레이저광의 스캔 수가, 웨이퍼(20)로부터 칩부(120x)를 떼어내기 위한 레이저광의 스캔 수보다도 많게 되어, 웨이퍼(20)의 확장시에 있어서, 절리부(122)를 조기에 분리시킬 수 있다. 절리부(122)가 조기에 분리되는 것에 의해, 웨이퍼(20)에 있어서의 중심을 조기에 확정시킬 수 있고, 중심 이동이 반복되는 것에 의해서 절리부(122)와 칩부(120x)가 접촉하기 쉬워져 반도체 칩(120)에 칩핑이 발생해 버리는 사태를 회피할 수 있다.
상기 가공 방법에 있어서, 칩 구획 라인(151)은 웨이퍼(20)의 외연까지 연장되어 있어도 된다. 이와 같이, 칩 구획 라인(151)이 웨이퍼(20)의 외연까지 연장되어 있는 것에 의해, 칩부(120x)의 분할성을 향상시킬 수 있다.
상기 가공 방법은, 상술한 웨이퍼(20)를 준비하는 공정과, 라인(15)을 따라서 개질 영역을 형성하는 공정과, 개질 영역이 형성된 웨이퍼(20)에 첩부된 다이싱용 테이프를 확장하는 것에 의해, 복수의 반도체 칩(120)을 얻는 공정을 포함한다. 이와 같은 웨이퍼(20)의 가공 방법에 의하면, 칩부(120x)(반도체 칩(120))와, 칩부(120x)(반도체 칩(120))로부터 떼어내지는 절리부(122)와의 접촉이 억제되어, 반도체 칩(120)에 칩핑(깨짐)이 발생하는 것을 효과적으로 억제할 수 있다.
15…라인(절단 예정 라인) 20…웨이퍼
100…레이저 가공 장치 120…반도체 칩
120x…칩부 121…개구부
122…절리부 151…칩 구획 라인
152…개구 라인 200…칩화 영역

Claims (15)

  1. 절단 예정 라인을 따라서 개질 영역이 형성된 후에 익스팬드 공정이 실시되는 것에 의해 복수의 반도체 칩이 얻어지는 웨이퍼로서,
    상기 절단 예정 라인인 칩 구획 라인에 의해서 구획된 복수의 칩화 영역을 가지고,
    상기 칩화 영역은,
    상기 반도체 칩을 구성하는 칩부와,
    상기 칩부로부터 떼어내지는 부분으로, 상기 반도체 칩에 절결(切缺) 형상의 개구부가 형성되도록 설정된 상기 절단 예정 라인인 개구 라인을 사이에 두고 상기 칩부에 연속되는 절리(切離)부를 가지고,
    상기 개구 라인은 상기 개구부의 폭이 개구단측을 향하여 넓어지거나 또는 일정하게 되도록 설정되어 있는 웨이퍼.
  2. 청구항 1에 있어서,
    상기 칩부가 상기 절리부보다도 상기 웨이퍼의 중심측에 있는 상기 칩화 영역의 상기 개구 라인은, 상기 개구부의 폭이 상기 웨이퍼의 외연을 향하여 넓어지거나 또는 일정하게 되도록, 설정되어 있고,
    상기 칩부가 상기 절리부보다도 상기 웨이퍼의 외연측에 있는 상기 칩화 영역의 상기 개구 라인은, 상기 개구부의 폭이 상기 웨이퍼의 중심을 향하여 넓어지거나 또는 일정하게 되도록, 설정되어 있는 웨이퍼.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 웨이퍼의 외연에 근접하는 상기 칩화 영역의 상기 개구 라인은, 상기 웨이퍼의 외연까지 연장되어 있는 웨이퍼.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 칩 구획 라인은 상기 웨이퍼의 외연까지 연장되어 있는 웨이퍼.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 복수의 칩화 영역은, 상기 웨이퍼의 중심으로부터 방사상으로 배치되어 있고,
    상기 칩부와 상기 절리부는, 상기 웨이퍼의 중심으로부터 방사상으로 넓어지는 선 상에 있어서 연속해서 차례로 마련되어 있는 웨이퍼.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 개구 라인은, 상기 개구부의 개구각의 중심선이, 상기 웨이퍼의 중심으로부터 방사상으로 넓어지는 선 상에 위치하도록 설정되어 있는 웨이퍼.
  7. 절단 예정 라인을 따라서 개질 영역이 형성된 후에 익스팬드 공정이 실시되는 것에 의해 복수의 반도체 칩이 얻어지는 웨이퍼로서,
    상기 절단 예정 라인인 칩 구획 라인에 의해서 구획된 복수의 칩화 영역을 가지고,
    상기 칩화 영역은,
    상기 반도체 칩을 구성하는 칩부와,
    상기 칩부로부터 떼어내지는 부분으로, 상기 반도체 칩에 절결 형상의 개구부가 형성되도록 설정된 상기 절단 예정 라인인 개구 라인을 사이에 두고 상기 칩부에 연속되는 절리부를 가지고,
    상기 개구 라인은, 익스팬드 공정에 있어서, 상기 칩부와 상기 절리부와의 접촉이 회피되도록, 설정되어 있는 웨이퍼.
  8. 절단 예정 라인인 칩 구획 라인에 의해서 구획된 복수의 칩화 영역을 가지고, 상기 칩화 영역이, 반도체 칩을 구성하는 칩부와, 상기 칩부로부터 떼어내지는 부분으로, 반도체 칩에 절결 형상의 개구부가 형성되도록 설정된 상기 절단 예정 라인인 개구 라인을 사이에 두고 상기 칩부에 연속되는 절리부를 가지는 웨이퍼를 준비하는 공정과,
    상기 절단 예정 라인을 따라서 레이저광을 조사하여 개질 영역을 형성하는 공정과,
    상기 개질 영역이 형성된 상기 웨이퍼에 첩부된 테이프를 확장하는 것에 의해, 상기 칩부와 상기 절리부를, 간격을 두고 분리하여, 상기 반도체 칩을 얻는 공정을 포함하는 웨이퍼의 가공 방법.
  9. 청구항 8에 있어서,
    상기 복수의 칩화 영역은, 상기 웨이퍼의 중심으로부터 방사상으로 배치되어 있고,
    상기 칩부와 상기 절리부는, 상기 웨이퍼의 중심으로부터 방사상으로 넓어지는 선 상에 있어서 연속해서 차례로 마련되어 있고,
    상기 익스팬드 공정에서는, 상기 웨이퍼에 첩부된 테이프를, 상기 웨이퍼의 중심으로부터 방사상으로 연장되는 방향으로 확장하는 가공 방법.
  10. 청구항 8 또는 청구항 9에 있어서,
    상기 웨이퍼의 외연에 근접하는 상기 칩화 영역의 상기 개구 라인은, 상기 웨이퍼의 외연까지 연장되어 있는 가공 방법.
  11. 청구항 10에 있어서,
    상기 개질 영역을 형성하는 공정에서는, 상기 웨이퍼의 외연까지 연장되어 있는 상기 개구 라인에 대해서, 상기 개구 라인의 내측으로부터 외측을 향하여 레이저광을 조사하여 상기 개질 영역을 형성하는 가공 방법.
  12. 청구항 8 또는 청구항 9에 있어서,
    상기 개질 영역을 형성하는 공정에서는, 상기 개구 라인의 진행 방향에 대해서 결정 방향측과 반대 방향으로 타원 형상의 레이저 빔을 조사하는 가공 방법.
  13. 청구항 8 또는 청구항 9에 있어서,
    상기 개질 영역을 형성하는 공정에서는, 상기 개구 라인을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수가, 상기 칩 구획 라인을 따라서 개질 영역을 형성할 때의 레이저광의 스캔 수보다도 많게 설정되는 가공 방법.
  14. 청구항 8 또는 청구항 9에 있어서,
    상기 칩 구획 라인은 상기 웨이퍼의 외연까지 연장되어 있는 가공 방법.
  15. 청구항 1 또는 청구항 2에 기재된 웨이퍼를 준비하는 공정과,
    상기 절단 예정 라인을 따라서 개질 영역을 형성하는 공정과,
    상기 개질 영역이 형성된 상기 웨이퍼에 첩부된 테이프를 확장하는 것에 의해, 상기 복수의 반도체 칩을 얻는 공정을 포함하는 웨이퍼의 가공 방법.
KR1020230035731A 2022-05-26 2023-03-20 웨이퍼 및 웨이퍼의 가공 방법 KR20230165111A (ko)

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