KR20230161662A - 오티피 메모리 장치 및 이를 포함하는 반도체 메모리 장치 - Google Patents

오티피 메모리 장치 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명의 실시예들에 따른 오티피(OTP: one-time programmable) 메모리 장치는 오피티 셀 어레이, 에러 정정 코드(error correction code; 이하 'ECC') 디코더, 더블 에러 퓨즈 어드레스 레지스터 세트, 더블 에러 퓨즈 카운터 및 제어 회로를 포함한다. 상기 오티피 셀 어레이는 각각이 복수의 오티피 메모리 셀들을 구비하는 복수의 오티피 퓨즈 세트들을 구비하는 복수의 오티피 셀 로우들을 구비한다. 상기 ECC 디코더는 상기 복수의 오티피 퓨즈 세트들 중 퓨즈 데이터와 패리티 데이터를 저장하는 제1 오티피 퓨즈 세트들에 대하여 ECC 디코딩을 수행하고, 상기 ECC 디코딩의 결과에 기초하여, 상기 제1 오티피 퓨즈 세트들 중 제1 일부에서 단일 비트 에러가 검출되는 경우, 상기 단일 비트 에러를 정정하고, 상기 제1 오피티 퓨즈 세트들 중 제2 일부에서 더블 비트 에러가 검출되는 경우, 더블 에러 검출 플래그를 활성화시킨다. 상기 더블 에러 퓨즈 어드레스 레지스터 세트는 래치 클럭 신호에 기초하여 상기 제2 일부의 오티피 퓨즈 세트들의 퓨즈 어드레스 정보와 상기 더블 에러 검출 플래그를 저장한다. 상기 더블 에러 퓨즈 카운터는 상기 래치 클럭 신호에 기초하여 상기 더블 에러 검출 플래그를 카운팅하여 내부에 더블 에러 카운팅 신호로서 저장한다. 상기 제어 회로는 상기 래치 클럭 신호를 생성하고 상기 ECC 디코더, 상기 더블 에러 퓨즈 어드레스 레지스터 세트 및 상기 더블 에러 퓨즈 카운터를 제어한다.

Description

오티피 메모리 장치 및 이를 포함하는 반도체 메모리 장치{ONE-TIME PROGRAMMABLE MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 오티피 메모리 장치 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
오티피(OTP, one time programmable) 메모리는, 프로그램되지 아니한 상태 또는 프로그램된 상태를 각각 가질 수 있는 복수의 오티피 메모리 셀들에 의해서 데이터를 저장할 수 있다. 오티피 메모리 셀은 전원이 차단되어도 프로그램된 데이터를 손실하지 아니하고, 프로그램된 오티피 메모리 셀은 다시 프로그램될 수 없는, 즉 비가역적(irreversible) 특성을 가질 수 있다. 예를 들면, 오티피 메모리 셀은 퓨즈(fuse) 또는 안티퓨즈(antifuse)를 포함할 수 있고, 전기적으로 프로그램될 수 있다. 오티피 메모리는 다양한 어플리케이션에서 정보를 저장하는 용도로 사용되고 있다.
오티피 메모리가 결함 어드레스를 저장하는데 사용되고, 저장된 결함 어드레스에서 정정할 수 없는 에러가 발생되는 경우, 상기 오티피 메모리 장치를 포함하는 반도체 메모리 장치는 출하될 수 없다.
본 발명의 일 목적은 신뢰성과 사용성을 높일 수 있는 오티피 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 신뢰성과 사용성을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 오티피(OTP: one-time programmable) 메모리 장치는 오피티 셀 어레이, 에러 정정 코드(error correction code; 이하 'ECC') 디코더, 더블 에러 퓨즈 어드레스 레지스터 세트, 더블 에러 퓨즈 카운터 및 제어 회로를 포함한다. 상기 오티피 셀 어레이는 각각이 복수의 오티피 메모리 셀들을 구비하는 복수의 오티피 퓨즈 세트들을 구비하는 복수의 오티피 셀 로우들을 구비한다. 상기 ECC 디코더는 상기 복수의 오티피 퓨즈 세트들 중 퓨즈 데이터와 패리티 데이터를 저장하는 제1 오티피 퓨즈 세트들에 대하여 ECC 디코딩을 수행하고, 상기 ECC 디코딩의 결과에 기초하여, 상기 제1 오티피 퓨즈 세트들 중 제1 일부에서 단일 비트 에러가 검출되는 경우, 상기 단일 비트 에러를 정정하고, 상기 제1 오피티 퓨즈 세트들 중 제2 일부에서 더블 비트 에러가 검출되는 경우, 더블 에러 검출 플래그를 활성화시킨다. 상기 더블 에러 퓨즈 어드레스 레지스터 세트는 래치 클럭 신호에 기초하여 상기 제2 일부의 오티피 퓨즈 세트들의 퓨즈 어드레스 정보와 상기 더블 에러 검출 플래그를 저장한다. 상기 더블 에러 퓨즈 카운터는 상기 래치 클럭 신호에 기초하여 상기 더블 에러 검출 플래그를 카운팅하여 내부에 더블 에러 카운팅 신호로서 저장한다. 상기 제어 회로는 상기 래치 클럭 신호를 생성하고 상기 ECC 디코더, 상기 더블 에러 퓨즈 어드레스 레지스터 세트 및 상기 더블 에러 퓨즈 카운터를 제어한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 오티피(OTP: one-time programmable) 메모리 장치, 어드레스 비교기 및 리페어 어드레스 생성기를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비한다. 상기 오피티 메모리 장치는 상기 복수의 메모리 셀 로우들 중 테스트를 통하여 결정된 정정불가능한 에러를 포함하는 적어도 하나의 결함 메모리 셀 로우의 적어도 하나의 결함 어드레스를 저장한다. 상기 어드레스 비교기는 상기 복수의 메모리 셀 로우들 중 하나의 타겟 메모리 셀 로우를 지정하는 액세스 어드레스와 상기 오티피 메모리 장치에 저장된 상기 적어도 하나의 결함 어드레스를 비교하여 매치 신호를 출력한다. 상기 리페어 어드레스 생성기는 상기 매치 신호가 상기 액세스 어드레스와 상기 적어도 하나의 결함 어드레스가 일치함을 나타내는 것에 응답하여, 상기 결함 어드레스를 대체하는 리페어 어드레스를 상기 메모리 셀 어레이에 연결되는 제1 로우 디코더에 제공한다. 상기 오티피 메모리 장치는 오피티 셀 어레이, 에러 정정 코드(error correction code; 이하 'ECC') 디코더, 더블 에러 퓨즈 어드레스 레지스터 세트, 더블 에러 퓨즈 카운터 및 제어 회로를 포함한다. 상기 오티피 셀 어레이는 각각이 복수의 오티피 메모리 셀들을 구비하는 복수의 오티피 퓨즈 세트들을 구비하는 복수의 오티피 셀 로우들을 구비한다. 상기 ECC 디코더는 상기 복수의 오티피 퓨즈 세트들 중 퓨즈 데이터와 패리티 데이터를 저장하는 제1 오티피 퓨즈 세트들에 대하여 ECC 디코딩을 수행하고, 상기 ECC 디코딩의 결과에 기초하여, 상기 제1 오티피 퓨즈 세트들 중 제1 일부에서 단일 비트 에러가 검출되는 경우, 상기 단일 비트 에러를 정정하고, 상기 제1 오피티 퓨즈 세트들 중 제2 일부에서 더블 비트 에러가 검출되는 경우, 더블 에러 검출 플래그를 활성화시킨다. 상기 더블 에러 퓨즈 어드레스 레지스터 세트는 래치 클럭 신호에 기초하여 상기 제2 일부의 오티피 퓨즈 세트들의 퓨즈 어드레스 정보와 상기 더블 에러 검출 플래그를 저장한다. 상기 더블 에러 퓨즈 카운터는 상기 래치 클럭 신호에 기초하여 상기 더블 에러 검출 플래그를 카운팅하여 내부에 더블 에러 카운팅 신호로서 저장한다. 상기 제어 회로는 상기 래치 클럭 신호를 생성하고 상기 ECC 디코더, 상기 더블 에러 퓨즈 어드레스 레지스터 세트 및 상기 더블 에러 퓨즈 카운터를 제어한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 오티피(OTP: one-time programmable) 메모리 장치는 오피티 셀 어레이, 로우 디코더, 컬럼 디코더, 기입-감지 회로, 에러 정정 코드(error correction code; 이하 'ECC') 디코더, 저장하는 더블 에러 퓨즈 어드레스 레지스터 세트, 더블 에러 퓨즈 카운터, 카운터, 선택 회로, 프리 디코더 및 제어 회로를 포함한다. 상기 오티피 셀 어레이는 각각이 복수의 오티피 메모리 셀들을 구비하는 복수의 오티피 퓨즈 세트들을 구비하는 복수의 오티피 셀 로우들을 구비한다. 상기 로우 디코더는 복수의 독출 워드라인들 및 복수의 전압 워드라인들을 통하여 상기 오티피 셀 어레이에 연결된다. 상기 컬럼 디코더는 복수의 비트라인들을 통하여 상기 오티피 셀 어레이에 연결된다. 상기 기입-감지 회로는 상기 컬럼 디코더에 연결된다. 상기 ECC 디코더는 상기 기입-감지 회로에 연결되고 상기 복수의 오티피 퓨즈 세트들 중 퓨즈 데이터와 패리티 데이터를 저장하는 제1 오티피 퓨즈 세트들에 대하여 ECC 디코딩을 수행하고, 상기 ECC 디코딩의 결과에 기초하여, 상기 제1 오티피 퓨즈 세트들 중 제1 일부에서 단일 비트 에러가 검출되는 경우, 상기 단일 비트 에러를 정정하고, 상기 제1 오피티 퓨즈 세트들 중 제2 일부에서 더블 비트 에러가 검출되는 경우, 더블 에러 검출 플래그를 활성화시킨다. 상기 더블 에러 퓨즈 어드레스 레지스터 세트는 래치 클럭 신호에 기초하여 상기 제2 일부의 오티피 퓨즈 세트들의 퓨즈 어드레스 정보와 상기 더블 에러 검출 플래그를 저장한다. 상기 더블 에러 퓨즈 카운터는 상기 래치 클럭 신호에 기초하여 상기 제1 더블 에러 검출 플래그를 카운팅하여 내부에 더블 에러 카운팅 신호로서 저장한다. 상기 카운터는 감지 신호에 기초하여 순차적으로 증가하는 카운트 신호를 생성한다. 상기 선택 회로는 상기 감지 신호, 럽쳐 신호에 기초하여 상기 복수의 오티피 퓨즈 세트들 각각의 로우 어드레스와 관련되는 제1 선택 카운트 신호와 상기 복수의 오티피 퓨즈 세트들 각각의 컬럼 어드레스와 관련되는 제2 선택 카운트 신호를 생성한다. 상기 프리 디코더는 상기 제1 선택 카운트 신호와 상기 제2 선택 카운트 신호에 기초하여 상기 복수의 오티피 셀 로우들 중 하나를 선택하는 로우 선택 신호, 상기 복수의 오티피 퓨즈 세트들 중 하나를 선택하는 제1 컬럼 선택 신호 및 상기 선택된 오티피 퓨즈 세트에서 하나의 오티피 메모리 셀을 선택하는 제2 컬럼 선택 신호를 생성하고, 상기 로우 선택 신호를 상기 로우 디코더에 제공하고, 상기 제1 컬럼 선택 신호와 상기 제2 컬럼 선택 신호를 상기 컬럼 디코더에 제공한다. 상기 제어 회로는 상기 래치 클럭 신호 및 상기 럽쳐 신호를 생성하고, 상기 기입-감지 회로, 상기 ECC 디코더, 상기 더블 에러 퓨즈 어드레스 레지스터 세트, 상기 더블 에러 퓨즈 카운터 및 상기 선택 회로를 제어한다.
본 발명의 실시예들에 따른 따른 오티피 메모리 장치 및 이를 포함하는 반도체 메모리 장치는 오티피 퓨즈 세트에 저장된 퓨즈 데이터(결함 어드레스)에서 더블 비트 에러가 검출되는 경우, 더블 비트 에러가 검출된 결함 오티피 퓨즈 세트의 수를 외부로 출력하고, 결함 오티피 퓨즈 세트의 더티 비트를 프로그램하고 결함 오티피 퓨즈 세트에 저장된 퓨즈 데이터를 프리 오티피 퓨즈 세트에 저장하여 오티피 메모리 장치의 신뢰성과 사용성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리페어 어드레스 생성기를 나타내는 블록도이다.
도 6은 도 3의 반도체 메모리 장치에서 제1 로우 디코더와 제1 뱅크 어레이를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 오피티 메모리 장치를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 선택 회로와 프리 디코더의 구성을 나타낸다.
도 9는 도 7의 오티피 메모리 장치에 포함된 오티피 메모리 셀의 일 예를 나타내는 회로도이다.
도 10은 도 9의 오티피 메모리 셀의 구조의 일 예를 설명하기 위한 단면도이다.
도 11은 도 7의 오티피 메모리 장치에 포함된 오티피 메모리 셀의 예를 나타내는 회로도이다.
도 12는 도 7의 오티피 메모리 장치에 포함된 오티피 셀 어레이의 일 예를 나타내는 회로도이다.
도 13은 도 7의 오티피 메모리 장치에 포함된 오티피 셀 어레이의 일 예를 나타내는 회로도이다.
도 14는 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 오티피 셀 어레이의 예를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 도 15의 오티피 퓨즈 세트들 중 하나를 나타낸다.
도 17a는 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 17b는 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 더블 에러 퓨즈 어드레스 레지스터 세트를 나타낸다.
도 18은 독출 동작에서 도 7의 오티피 메모리 장치를 나타낸다.
도 19 내지 도 21은 각각 도 18의 오티피 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 22는 무효화 동작에서 도 7의 오티피 메모리 장치를 나타낸다.
도 23은 무효화 동작에서 도 22의 오티피 메모리 장치의 동작을 나타내는 타이밍도이다.
도 24는 도 7의 오티피 메모리 장치가 더블 비트 에러가 검출된 오티피 퓨즈 세트를 무효화하면서, 퓨즈 데이터를 다른 오티피 퓨즈 세트에 저장하는 것을 나타낸다.
도 25는 본 발명의 실시예들에 따른 오피티 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 27은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD)가 저장되는 메모리 셀 어레이(310), 제어 로직 회로(210) 및 오티피 메모리 장치(400)를 포함할 수 있다.
오티피 메모리 장치(400)는 메모리 셀 어레이(310)에 포함되는 복수의 메모리 셀 로우들에 테스트를 통하여 상기 복수의 메모리 셀 로우들 중 정정불가능한 에러를 포함하는 적어도 하나의 결함 메모리 셀 로우의 결함 어드레스를 저장할 수 있다. 또한, 오티피 메모리 장치(400)는 내부에 에러 정정 코드(error correction code, 이하 'ECC') 엔진을 구비하여 오티피 메모리 장치(400)의 오티피 퓨즈 세트들에 저장되는 퓨즈 데이터 및 패리티 데이터에 대하여 ECC 디코딩을 수행하고, 상기 오티피 퓨즈 세트들 중 더블 비트 에러가 검출되는 일부의 오티피 퓨즈 세트들을 수를 카운팅하고, 더블 에러 카운팅 값을 카운트 데이터로서 외부의 테스트 장치 등에 제공할 수 있다.
제어 로직 회로(210)는 상기 메모리 셀 어레이(310)에 대한 액세스를 제어하고, 오티피 메모리 장치(400)의 동작을 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(30)는 테스트 장치(60) 및 반도체 메모리 장치(200)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 셀 어레이(310), 제어 로직 회로(210) 및 오티피 메모리 장치(400)를 포함할 수 있다.
테스트 장치(60)는 반도체 메모리 장치(200)의 메모리 셀 어레이(310)에 대한 테스트를 수행할 수 있다. 이를 위하여 테스트 장치(60)는 커맨드(CMD), 테스트 모드 레지스터 셋(TMRS) 커맨드, 어드레스(ADDR) 및 테스트 패턴 데이터(TP)를 반도체 메모리 장치(200)에 제공하고, 반도체 메모리 장치(200)로부터 테스트 결과 데이터(TR)를 수신하고, 테스트 패턴 데이터(TP)와 테스트 결과 데이터(TR)의 비교에 기초하여 메모리 셀 어레이(310)의 복수의 메모리 셀 로우들 중 정정불가능한 에러를 포함하는 적어도 하나의 결함 메모리 셀 로우의 결함 어드레스(FL_ADDR)를 오티피 메모리 장치(400)에 저장할 수 있다.
또한, 오티피 메모리 장치(400)는 내부에 ECC 엔진을 구비하여 오티피 메모리 장치(400)에 대한 테스트에서 오티피 메모리 장치(400)의 오티피 퓨즈 세트들에 저장되는 퓨즈 데이터 및 패리티 데이터에 대하여 ECC 디코딩을 수행하고, 상기 오티피 퓨즈 세트들 중 더블 비트 에러가 검출되는 일부의 오티피 퓨즈 세트들을 수를 카운팅하고, 더블 에러 카운팅 값을 카운트 데이터(CDTA)로서 테스트 장치(60)에 제공할 수 있다. 상기 더블 비트 에러는 퓨즈 데이터 및 패리티 데이터에서 발생하거나, 패리티 데이터에서 발생하거나, 퓨즈 데이터와 패리티 데이터에서 발생할 수 있다.
테스트 장치(60)는 반도체 메모리 장치(70)에 대한 테스트 시퀀스를 제어하는 컨트롤러(65)를 포함할 수 있다. 컨트롤러(65)는 카운트 데이터(CDTA)에 기초하여 반도체 메모리 장치(200)의 출하 여부를 결정하고, 오티피 퓨즈 세트들 중 결함 어드레스(FL_ADDR)를 저장하지 않는 프리 오티피 퓨즈 세트들 중 일부에 결함 어드레스(FL_ADDR)를 다시 저장할 수 있다.
따라서 오티피 메모리 장치(400)는 오티피 메모리 장치(400)를 포함하는 반도체 메모리 장치(200)의 신뢰성 및 사용성(usability)이 향상될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 제어 회로(245), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(310), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(320), 데이터 입출력 버퍼(295), 오티피 메모리 장치(400), 어드레스 비교기(350) 및 리페어 어드레스 생성기(360)를 포함할 수 있다.
상기 메모리 셀 어레이(310)는 복수의 뱅크 어레이들(310a~310s)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 복수의 뱅크 어레이들(310a~310s)에 각각 연결된 복수의 로우 디코더들(260a~260s)을 포함하고, 상기 컬럼 디코더(270)는 복수의 뱅크 어레이들(310a~310s)에 각각 연결된 복수의 컬럼 디코더들(270a~270s)을 포함하며, 상기 센스 앰프부(285)는 복수의 뱅크 어레이들(310a~310s)에 각각 연결된 복수의 센스 앰프들(285a~285s)을 포함할 수 있다.
복수의 뱅크 어레이들(310a~310s), 복수의 로우 디코더들(260a~260s), 복수의 컬럼 디코더들(270a~270s) 및 복수의 센스 앰프들(285a~285s)은 제1 내지 제16 뱅크들을 각각 구성할 수 있다. 복수의 뱅크 어레이들(310a~310s) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)와 어드레스 비교기(350)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 로우 디코더들(260a~260s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 복수의 컬럼 디코더들(270a~270s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 복수의 로우 디코더들(260a~260s)에 각각 인가될 수 있다.
리프레쉬 제어 회로(245)는 제어 로직 회로(210)로부터 제공된 제1 리프레쉬 제어 신호(IREF1) 또는 제2 리프레쉬 제어 신호(IREF2)에 응답하여 순차적으로 증가 또는 감소하는 리프레쉬 로우 어드레스(REF_ADDR)를 출력할 수 있다.
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 오토 리프레쉬 커맨드인 경우에, 오토 리프레쉬 커맨드가 인가될 때마다 제1 리프레쉬 제어 신호(IREF1)를 리프레쉬 제어 회로(245)에 인가할 수 있다.
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 셀프 리프레쉬 진입 커맨드인 경우에, 셀프 리프레쉬 진입 커맨드의 수신 후 셀프 리프레쉬 탈출 커맨드가 인가될 때까지 활성화되는 제2 리프레쉬 제어 신호(IREF2)를 리프레쉬 제어 회로(245)에 인가할 수 있다. 리프레쉬 제어 회로(245)는 제1 리프레쉬 제어 신호(IREF1)가 인가될 때 마다 또는 제2 리프레쉬 제어 신호(IREF2)가 활성화되는 동안에 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가시키거나 감소시킬 수 있다.
복수의 로우 디코더들(260a~260s) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA) 또는 리페어 어드레스(RP_ADDR)를 디코딩하여 상기 로우 어드레스(RA)에 상응하는 워드라인 또는 리페어 어드레스(RP_ADDR)에 상응하는 리던던시 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스(RA)에 상응하는 워드라인 또는 리페어 어드레스(RP_ADDR)에 상응하는 리던던시 워드라인에 워드라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR) 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR')를 복수의 컬럼 디코더들(270a~270s)에 각각 인가할 수 있다.
복수의 컬럼 디코더들(270a~270s) 중 뱅크 제어 로직(230)에 의해 활성화된 컬럼 디코더는 상응하는 입출력 게이팅 회로를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR) 또는 컬럼 어드레스(COL_ADDR')에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 복수의 뱅크 어레이들(310a~310s)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 복수의 뱅크 어레이들(310a~310s)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
복수의 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(320)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
복수의 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 ECC 엔진(320)에 제공되고, ECC 엔진(320)은 메인 데이터(MD)에 기초하여 패리티 비트들을 생성하고, 상기 메인 데이터(MD)와 상기 패리티 비트들을 코드워드(CW)로서 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 타겟 페이지의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CLK)에 기초하여 메인 데이터(MD)를 ECC 엔진(320)에 제공하고, 독출 동작에서는 ECC 엔진(320)으로부터 제공되는 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다.
오티피 메모리 장치(400)는 메모리 셀 어레이(310)에 포함되는 복수의 메모리 셀 로우들에 테스트를 통하여 상기 복수의 메모리 셀 로우들 중 정정불가능한 에러를 포함하는 적어도 하나의 결함 메모리 셀 로우의 결함 어드레스(FL_ADDR)를 저장할 수 있다. 또한, 오티피 메모리 장치(400)는 내부에 ECC 엔진을 구비하여 오티피 메모리 장치(400)의 오티피 퓨즈 세트들에 저장되는 퓨즈 데이터 및 패리티 데이터에 대하여 ECC 디코딩을 수행하고, 상기 오티피 퓨즈 세트들 중 더블 비트 에러가 검출되는 일부의 오티피 퓨즈 세트들을 수를 카운팅하고, 더블 에러 카운팅 값을 카운트 데이터(CDTA)로서 외부의 테스트 장치(60) 등에 제공할 수 있다.
또한 오티피 메모리 장치(400)는 오티피 퓨즈 세트들 중 단일 비트 에러가 검출되거나 에러가 검출되지 않은 오티피 퓨즈 세트들에 저장된 결함 어드레스(FL_ADDR)들을 어드레스 비교기(350)와 리페어 어드레스 생성기(360)에 제공할 수 있다. 단일 비트 에러는 퓨즈 데이터 또는 패리티 데이터에서 검출될 수 있다.
어드레스 비교기(350)는 로우 어드레스(ROW_ADDR)와 오티피 메모리 장치(400)에 저장된 결함 어드레스(FL_ADDR)들을 비교하고, 상기 비교의 결과에 기초하여 매치 신호(MTS)를 생성하고, 매치 신호(MTS)를 리페어 어드레스 생성기(360)에 제공할 수 있다. 매치 신호(MTS)는 복수의 비트들을 포함하여, 결함 어드레스(FL_ADDR)들 중 로우 어드레스(ROW_ADDR)와 일치하는 결함 어드레스를 나타낼 수 있다.
리페어 어드레스 생성기(360)는 매치 신호(MTS)에 기초하여 매치 신호(MTS)가 나타내는 결함 어드레스를 대체하는 리페어 어드레스(RP_ADDR)를 로우 디코더(260)에 출력할 수 있따.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
특히, 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(290)을 제어하는 제1 제어 신호(CTL1), ECC 엔진(320)을 제어하는 제2 제어 신호(CTL2) 및 오티피 메모리 장치(400)를 제어하는 제3 제어 신호(CTL3)를 생성할 수 있다. 제어 로직 회로(210)는 또한 리프레쉬 주기와 관련된 모드 신호(MS)를 리프레쉬 제어 회로(245)에 제공할 수 있다. 제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작 온도를 나타내는 온도 신호(미도시)에 기초하여 모드 신호(MS)를 생성할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(310a)는 복수개의 워드라인들(WL0~WLm-1, m은 2이상의 짝수인 정수), 복수개의 비트라인들(BL0~BLn-1, n은 2이상의 짝수인 정수), 그리고 워드라인들(WL0~WLm-1)과 비트라인들(BL0~BLn-1) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 또한, 짝수 워드라인(WL0) 각각과 홀수 워드라인(WL1)에 연결되는 메모리 셀들(MCs)의 배치가 서로 다름을 알 수 있다. 즉 액세스 어드레스에 의하여 짝수 워드라인이 선택되는 경우와 홀수 워드라인이 선택되는 경우에 인접한 셀들에 연결되는 비트라인들이 달라질 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리페어 어드레스 생성기를 나타내는 블록도이다.
도 5를 참조하면, 리페어 어드레스 생성기(360)는 어드레스 저장 테이블(361) 및 감지부(363)를 포함할 수 있다.
어드레스 저장 테이블(361)은 테스트 과정을 통하여 획득된 결함 어드레스들(FL_ADDR1, FL_ADDR2, …, FL_ADDRs, s는 3 이상의 자연수)과 결함 어드레스들(FL_ADDR1, FL_ADDR2, …, FL_ADDRs) 각각에 대응되며, 결함 어드레스들(FL_ADDR1, FL_ADDR2, …, FL_ADDRs) 각각을 대체하는 리페어 어드레스들(RP_ADDR1, RP_ADDR2, …, RP_ADDRs)을 저장할 수 있다.
매치 신호(MTS)에 의하여 결함 어드레스들(FL_ADDR1, FL_ADDR2, …, FL_ADDRs)가 선택되면, 리페어 어드레스들(RP_ADDR1, RP_ADDR2, …, RP_ADDRs) 중 선택된 결함 어드레스에 대응되는 리페어 어드레스가 감지로(363)를 리페어 어드레스(RP_ADDR)로 로우 디코더(260)에 제공될 수 있다.
도 6은 도 3의 반도체 메모리 장치에서 제1 로우 디코더와 제1 뱅크 어레이를 나타낸다.
도 6을 참조하면, 제1 뱅크 어레이(310a)는 노멀 셀 어레이(311) 및 리던던시 셀 어레이(313)를 포함할 수 있다.
노멀 셀 어레이(311)는 데이터를 저장하기 위한 복수의 노멀 셀들을 포함한다. 노멀 셀 어레이(311)의 노멀 셀들은 노멀 워드라인(NWL)을 통해 제1 로우 디코더(260a)에 연결된다. 리던던시 셀 어레이(313)는 노멀 셀 어레이(311)의 결함 셀들을 대체하기 위한 복수의 리던던시 셀들을 포함한다. 리던던시 셀들은 노멀 셀들과 동일한 구성 및 동작 원리를 가질 수 있다. 리던던시 셀 어레이(313)의 리던던시 셀들은 리던던시 워드라인(RWL)을 통해 제1 로우 디코더(260a)에 연결된다.
예시적으로 노멀 셀 어레이(311)의 페일 셀들을 대체하기 위하여 노멀 워드 라인을 리던던시 워드 라인으로 대체하는 반도체 메모리 장치(200)가 도시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 반도체 메모리 장치(200a)는 페일 셀들을 대체하기 위하여 노멀 셀 어레이(311)의 컬럼 라인을 리던던시 셀 어레이(313)의 컬럼 라인으로 대체하도록 구성될 수 있다.
제1 로우 디코더(260a)는 로우 어드레스(RA)를 디코딩하여 제1 뱅크 어레이(310)의 워드라인들 중 일부를 선택한다. 보다 상세하게는, 제1 로우 디코더(260a)는 디코딩된 로우 어드레스(RA) 및 리페어 어드레스 생성기(360)로부터 제공된 리페어 어드레스(RP_ADDR)를 이용하여, 노멀 워드라인(NWL) 및 리던던시 워드라인(RWL) 중 일부를 선택할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 오피티 메모리 장치를 나타내는 블록도이다.
도 7을 참조하면, 오티피 메모리 장치(400)는 오피티 셀 어레이(410), 컬럼 디코더(430), 기입-감지 회로(WD_SA, 440), ECC 엔진(450), 전압 생성기(470), 로우 디코더(480), 제어 회로(510), 카운터(520), 선택 회로(530), 프리-디코더(540), 더블 에러 퓨즈 어드레스 레지스터 세트(550) 및 더블 에러 퓨즈 카운터(570)를 포함할 수 있다.
오티피 셀 어레이(410)는 복수의 비트라인들(BL) 및 복수의 워드라인들(FWL)에 각각 연결된 복수의 오티피 메모리 셀들을 포함한다. 도 9를 참조하여 후술하는 바와 같이, 각 워드라인(FWL)은 전압 워드라인(WLP) 및 독출 워드라인(WLR)을 포함할 수 있다.
제어 회로(510)는 외부로부터 제공되는 커맨드(CMD1) 및 어드레스(ADDR1)에 응답하여 오티피 메모리 장치(400)의 기입 동작 및 독출 동작을 제어할 수 있다. 또한 제어 회로(510)는 외부로부터 제공되는 클럭 신호(CLK) 및 리셋 신호(RST)에 기초하여 오티피 메모리 장치(400)의 동작을 제어할 수 있다.
제어 회로(510)는 커맨드(CMD1), 어드레스(ADDR1), 클럭 신호(CLK) 및 리셋 신호(RST)에 기초하여 기입-감지 회로(440), ECC 엔진(450), 전압 생성기(470), 카운터(520), 선택 회로(530), 더블 에러 퓨즈 어드레스 레지스터 세트(550) 및 더블 에러 퓨즈 카운터(570)를 제어하기 위한 감지 신호(SEN), 래치 클럭 신호(CLKLT), 외부 컬럼 선택 신호(ECS2), 감지 컬럼 선택 신호(SCS2), 테스트 신호(TEN), 럽쳐 신호(RPT), 쉬프트 커맨드(SHT_CMD) 및 전압 제어 신호(VCTL)를 생성하고, 감지 신호(SEN), 래치 클럭 신호(CLKLT), 외부 컬럼 선택 신호(ECS2), 감지 컬럼 선택 신호(SCS2), 테스트 신호(TEN), 럽쳐 신호(RPT), 쉬프트 커맨드(SHT_CMD) 전압 제어 신호(VCTL)를 관련 구성 요소들에 제공할 수 있다.
컬럼 디코더(430)는 비트라인(BL)들을 통하여 오티피 셀 어레이(410)에 연결될 수 있다. 컬럼 디코더(430)는 프리-디코더(540)로부터 제공되는 제1 컬럼 선택 신호(CS1)과 제2 컬럼 선택 신호(CS2)에 응답하여 비트라인(BL)들 중 일부를 선택할 수 있다.
기입-감지 회로(440)는 컬럼 디코더(430)에 연결되고, 감지 신호(SEN) 및 럽쳐 신호(RPT)에 응답하여 ECC 엔진(450)으로부터 제공되는 입력 데이터(DI)를 컬럼 디코더(430)를 통하여 오티피 셀 어레이(410)에 기입하고, 오티피 셀 어레이(410)로부터 출력 데이터(DO)를 독출하여 ECC 엔진(450)에 제공할 수 있다.
기입-감지 회로(440)는 기입 드라이버 및 감지 증폭기를 포함할 수 있다. 감지 증폭기는 오티피 메모리 셀에 저장된 데이터를 센싱하여 독출 데이터를 제공하는 독출 동작을 수행한다. 기입 드라이버는 기입 데이터를 오티피 메모리 셀에 저장하는 기입 동작을 수행한다. 기입 드라이버는 감지 증폭기와 일체적으로 형성될 수도 있고, 감지 증폭기와 구별되는 별개의 회로로 형성될 수도 있다.
로우 디코더(480)는 워드라인(FWL)들을 통하여 오티피 셀 어레이(410)에 연결될 수 있다. 로우 디코더(480)는 프리-디코더(540)로부터 제공되는 로우 선택 신호(RS)에 기초하여 복수의 워드라인들(FWL) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드라인들(FWL) 중에서 선택 워드라인을 제외한 나머지 워드라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(470)는 제어 회로(510)로부터 제공되는 전압 제어 신호(VCTL)에 기초하여 동작 전압들(VOs)을 생성하고, 동작 전압들(VOs)을 로우 디코더(480)를 통하여 워드라인(FWL)들에 인가할 수 있다.
카운터(520)는 감지 신호(SEN)의 활성화에 응답하여 순차적으로 증가하는 카운트 신호(CNT)를 생성하고, 카운트 신호(CNT)를 선택 회로(530)에 제공할 수 있다.
선택 회로(530)는 제어 회로(510)로부터 감지 신호(SEN), 럽쳐 신호(RPT), 외부 컬럼 선택 신호(ECS2) 및 감지 컬럼 선택 신호(SCS2), 테스트 신호(TEN)를 수신하고, 카운터(520)로부터 카운트 신호(CNT)를 수신하고, 더블 에러 퓨즈 어드레스 레지스터 세트(55)로부터의 더블 에러 플래그 비트(DED_FB)와 디폴트 비트들을 포함하는 디폴트 컬럼 선택 신호(DCS2)를 수신하고, 카운트 신호(CNT), 감지 신호(SEN) 및 럽쳐 신호(RPT)에 기초하여 오티피 셀 어레이(410)에 포함되는 복수의 오티피 퓨즈 세트들 각각의 로우 어드레스와 관련되는 제1 선택 카운트 신호(CNTM1) 및 상기 오티피 퓨즈 세트들 각각의 컬럼 어드레스와 관련되는 제2 선택 카운트 신호(CNTM2)를 생성하고, 제1 선택 카운트 신호(CNTM1)와 제2 선택 카운트 신호(CNTM2)를 프리-디코더(540)에 제공할 수 있다.
프리-디코더(540)는 제1 선택 카운트 신호(CNTM1)와 제2 선택 카운트 신호(CNTM2)에 기초하여 오티피 셀 어레이(410)의 복수의 오티피 셀 로우들 중 하나를 선택하는 로우 선택 신호(RS), 선택된 오피티 셀 로우의 오티피 퓨즈 세트들 중 하나를 선택하는 제1 컬럼 선택 신호(CS1) 및 상기 선택된 오티피 퓨즈 세트에서 하나의 오티피 메모리 셀을 선택하는 제2 컬럼 선택 신호(CS2)를 생성하고, 로우 선택 신호(RS)를 로우 디코더(480)에 제공하고, 제1 컬럼 선택 신호(CS1)와 제2 컬럼 선택 신호(CS2)를 컬럼 디코더(430)에 제공할 수 있다.
컬럼 디코더(430)는 제1 컬럼 선택 신호(CS1)에 기초하여 하나의 오티피 셀 로우의 복수의 오피티 퓨즈 세트들 중 하나의 오피티 퓨즈 세트를 선택하고, 제2 컬럼 선택 신호(CS2)에 기초하여 선택된 하나의 오피트 퓨즈 세트에서 하나의 오티피 메모리 셀을 선택할 수 있다.
ECC 엔진(450)는 럽쳐 신호(RPT)의 활성화에 응답하는 기입 동작에서 외부로부터 제공되는 도 3의 반도체 메모리 장치(200)의 메모리 셀 어레이(310)의 결함 메모리 셀 로우를 지정하는 결함 어드레스(FL_ADDR)를 퓨즈 데이터(DTA)로서 수신하고, 퓨즈 데이터(DTA)에 ECC 인코딩을 수행하여 패리티 데이터(FPRT)를 생성하고, 퓨즈 데이터(DTA)와 패리티 데이터(FPRT)를 포함하는 입력 데이터(DI)를 기입-감지 회로(440)에 제공할 수 있다.
기입-감지 회로(440)는 럽쳐 신호(RPT)의 활성화에 응답하여 퓨즈 데이터(DTA)와 패리티 데이터(FPRT)를 포함하는 입력 데이터(DI)를 컬럼 디코더(430)를 통하여 오티피 셀 어레이(410)의 복수의 오피티 퓨즈 세트들 중 타겟 오티피 퓨즈 세트에 프로그램할 수 있다.
기입-감지 회로(440)는 감지 신호(SEN)의 활성화에 응답하는 독출 동작에서 오티피 셀 어레이(410)의 복수의 오피티 퓨즈 세트들에 저장된 마스터 비트(MB), 더티 비트(DT) 및 퓨즈 데이터(DTA)와 패리티 데이터(FPRT)를 독출하고, 더티 비트(DT)는 더블 에러 퓨즈 어드레스 레지스터 세트(550)에 제공하고, 퓨즈 데이터(DTA), 패리티 데이터(FPRT) 및 마스터 비트(MB)를 출력 데이터(DO)로서 ECC 엔진(450)에 제공할 수 있다.
ECC 엔진(450)은 감지 신호(SEN)의 활성화에 응답하는 독출 동작에서 기입-감지 회로(440)로부터 퓨즈 데이터(DTA), 패리티 데이터(FPRT) 및 마스터 비트(MB)를 포함하는 출력 데이터(DO)를 수신하고, 마스터 비트(MB)가 제1 로직 레벨(로직 하이 레벨)인 경우, 퓨즈 데이터(DTA) 및 패리티 데이터(FPRT)에 대하여 ECC 디코딩을 수행하고, 상기 ECC 디코딩의 결과에 기초하여, 퓨즈 데이터(DTA)에서 단일 비트 에러가 검출되는 경우, 단일 비트 에러를 정정하여 결함 어드레스(FL_ADDR)를 포함하는 퓨즈 데이터(DTA)를 출력하고, 퓨즈 데이터(DTA)에서 더블 비트 에러가 검출되는 경우, 더블 비트 에러를 정정하지 않고, 퓨즈 데이터(DTA)를 출력하면서, 더블 에러 검출 플래그(DED_FG)를 활성화할 수 있다.
즉, ECC 엔진(450)은 오티피 셀 어레이(410)에 포함되는 복수의 퓨즈 세트들 중 퓨즈 데이터(DTA)와 패리티 데이터(FPRT)를 저장하는 제1 오티피 퓨즈 세트들에 대하여 순차적으로 ECC 디코딩을 수행하여 상기 제1 오티피 퓨즈 세트들 중 제1 일부에서 단일 비트 에러가 검출되는 경우, 상기 단일 비트 에러를 정정하고, 상기 제1 오피티 퓨즈 세트들 중 제2 일부에서 더블 비트 에러가 검출되는 경우, 더블 에러 검출 플래그(DED_FG)를 활성화시키고, 더블 에러 검출 플래그(DED_FG)를 더블 에러 퓨즈 레지스터(550)와 더블 에러 퓨즈 카운터(570)에 제공할 수 있다.
실시예에 있어서, ECC 엔진(450)은 오티피 셀 어레이(410)에 포함되는 복수의 오티피 퓨즈 세트들에 대하여 마스터 비트(MB)와 관계없이 ECC 디코딩을 수행하고, 상기 오티피 퓨즈 세트들 중 일부에서 더블 비트 에러가 검출되는 경우, 더블 에러 검출 플래그(DED_FG)를 활성화시키고, 더블 에러 검출 플래그(DED_FG)를 더블 에러 퓨즈 레지스터(550)와 더블 에러 퓨즈 카운터(570)에 제공할 수 있다.
더블 에러 퓨즈 레지스터 세트(550)는 더티 비트(DT)의 로우 레벨, 더블 에러 검출 플래그(DED_FG)의 활성화와 래치 클럭 신호(CLKLT)의 상승 천이에 응답하여 선택 회로(530)로부터 제공되는 제1 선택 카운트 신호(CNTM1)와 제2 선택 카운트 신호(CNTM2)를 더블 비트 에러가 발생한 결함 오티피 퓨즈 세트의 결함 로우 어드레스와 결함 컬럼 어드레스로서 내부에 저장하고, 또한 더블 에러 검출 플래그(DED_FG)를 내부에 저장한다.
더블 에러 퓨즈 레지스터 세트(550)는 럽쳐 신호(RPT) 신호의 활성화와 테스트 신호(TEN)의 활성화에 응답하여 내부에 저장된 제1 선택 카운트 신호(CNTM1)와 제2 선택 카운트 신호(CNTM2) 각각 결함 오티피 퓨즈 세트의 결함 로우 어드레스(DED_WL)와 결함 컬럼 어드레스(DED_CS1)로서 선택 회로(530)에 제공하고, 더블 에러 검출 플래그(DED_FG)를 더블 에러 플래그 비트(DED_FB)로서 선택 회로(530)에 제공할 수 있다.
선택 회로(530)는 럽쳐 신호(RPT) 신호의 활성화와 테스트 신호(TEN)의 활성화에 응답하여 결함 로우 어드레스(DED_WL)를 제1 선택 카운트 신호(CNTM1)으로서 프리-디코더(540)에 제공하고, 결함 컬럼 어드레스(DED_CS1)와 더블 에러 플래그 비트(DED_FB)를 제2 선택 카운트 신호(CNTM2)으로서 프리-디코더(540)에 제공할 수 있다.
더블 에러 퓨즈 카운터(570)는 래치 클럭 신호(CLKLT)의 상승 천이에 응답하여 활성화된 더블 에러 검출 플래그(DED_FG)를 카운팅하여 내부의 레지스터(570)에 저장하고, 쉬프트 커맨드(SFT_CMD)에 응답하여 내부에 저장된 더블 에러 카운팅 값(DED_CNT) 값을 입출력 핀(401)을 통하여 외부(즉, 도 2의 테스트 장치(60))로 출력할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 선택 회로와 프리 디코더의 구성을 나타낸다.
도 8을 참조하면, 선택 회로(530)는 제1 멀티플렉서(531), 제2 멀티플렉서(533), 제3 멀티플렉서(535) 및 제4 멀티플렉서(537)를 포함할 수 있다. 프리-디코더(540)는 제1 프리-디코더(541), 제2 프리-디코더(543) 및 제3 프리-디코더(545)를 포함할 수 있다.
제1 멀티플렉서(531)는 카운트 신호(CNT)의 제1 일부 비트들에 해당하는 제1 카운트 신호(CNT1) 및 결함 로우 어드레스(DED_WL)를 수신하고, 감지 신호(SEN)와 럽쳐 신호(RPT)에 기초하여 제1 카운트 신호(CNT1) 및 결함 로우 어드레스(DED_WL) 중 하나를 제1 선택 카운트 신호(CNTM1)로 출력할 수 있다. 예를 들어, 제1 멀티플렉서(531)는 감지 신호(SEN)의 활성화에 응답하여 제1 카운트 신호(CNT1)를 제1 선택 카운트 신호(CNTM1)로 출력하고, 럽쳐 신호(RPT)의 활성화에 응답하여 결함 로우 어드레스(DED_WL)를 제1 선택 카운트 신호(CNTM1)로 출력할 수 있다.
제2 멀티플렉서(533)는 카운트 신호(CNT)의 제2 일부 비트들에 해당하는 제2 카운트 신호(CNT2) 및 결함 컬럼 어드레스(DED_CS1)를 수신하고, 감지 신호(SEN)와 럽쳐 신호(RPT)에 기초하여 제2 카운트 신호(CNT2) 및 결함 컬럼 어드레스(DED_CS1) 중 하나를 제2 선택 카운트 신호(CNTM2)로 출력할 수 있다. 예를 들어, 제2 멀티플렉서(533)는 감지 신호(SEN)의 활성화에 응답하여 제2 카운트 신호(CNT2)를 제2 선택 카운트 신호(CNTM2)로 출력하고, 럽쳐 신호(RPT)의 활성화에 응답하여 결함 컬럼 어드레스(DED_CS1)를 제2 선택 카운트 신호(CNTM2)로 출력할 수 있다.
제3 멀티플렉서(535)는 테스트 신호(TEN)에 기초하여 디폴트 컬럼 선택 신호(DCS2)와 외부 컬럼 선택 신호(ECS2)를 중 하나를 선택할 수 있다. 디폴트 컬럼 선택 신호(DCS2)는 (0, 0, ,,,, 0)의 비트들과 더블 에러 검출 플래그(DED_FG)를 포함할 수 있다. 예를 들어, 제3 멀티플렉서(535)는 테스트 신호(TEN)의 비활성화에 응답하여 외부 컬럼 선택 신호(ECS2)를 선택할 수 있고, 테스트 신호(TEN)의 활성화에 응답하여 디폴트 컬럼 선택 신호(DCS2)를 선택할 수 있다. 도 7의 제어 회로(510)는 어드레스(ADDR1)에 기초하여 기입 동작에서 외부 컬럼 선택 신호(ECS2)를 생성하고, 외부 컬럼 선택 신호(ECS2)를 선택 회로(530)에 제공할 수 있다.
제4 멀티플렉서(537)는 감지 컬럼 선택 신호(SCS2)와 제3 멀티플렉서(535)의 출력을 수신하고, 감지 신호(SEN)와 럽쳐 신호(RPT)에 기초하여 감지 컬럼 선택 신호(SCS2)와 제3 멀티플렉서(535)의 출력 중 하나를 선택할 수 있다. 예를 들어, 제4 멀티플렉서(537)는 감지 신호(SEN)의 활성화에 응답하여 감지 컬럼 선택 신호(SCS2)를 선택할 수 있고, 럽쳐 신호(RPT)의 활성화에 응답하여 제3 멀티플렉서(535)의 출력을 선택할 수 있다. 도 7의 제어 회로(510)는 어드레스(ADDR1)에 기초하여 독출 동작에서 감지 컬럼 선택 신호(ECS2)를 생성하고, 감지 컬럼 선택 신호(SCS2)를 선택 회로(530)에 제공할 수 있다.
제1 프리-디코더(541)는 제1 선택 카운트 신호(CNTM1)를 디코딩하여 로우 선택 신호(RS)를 생성하고, 로우 선택 신호(RS)를 로우 디코더(480)에 제공할 수 있다. 따라서, 제1 프리-디코더(541)는 감지 신호(SEN)가 활성화되면 제1 카운트 신호(CNT1)을 디코딩하여 로우 선택 신호(RS)를 제공하고, 럽쳐 신호(RPT)가 활성화되면, 결함 로우 어드레스(DED_WL)를 디코딩하여 로우 선택 신호(RS)를 제공할 수 있다.
제2 프리-디코더(543)는 제2 선택 카운트 신호(CNTM2)를 디코딩하여 제1 컬럼 선택 신호(CS1)를 생성하고, 제1 컬럼 선택 신호(CS1)를 컬럼 디코더430)에 제공할 수 있다. 따라서, 제2 프리-디코더(543)는 감지 신호(SEN)가 활성화되면 제2 카운트 신호(CNT2)를 디코딩하여 제1 컬럼 선택 신호(CS1)를 제공하고, 럽쳐 신호(RPT)가 활성화되면, 결함 컬럼 어드레스(DED_CS2)를 디코딩하여 제1 컬럼 선택 신호(CS1)를 제공할 수 있다.
제3 프리-디코더(545)는 제4 멀티플렉서(537)의 출력을 디코딩하여 제2 컬럼 선택 신호(CS2)를 생성하고, 제2 컬럼 선택 신호(CS2)를 컬럼 디코더430)에 제공할 수 있다. 따라서, 감지 신호(SEN)가 활성화되면 제3 프리-디코더(545)는 감지 컬럼 선택 신호(SCS2)를 디코딩하여 제2 컬럼 선택 신호(CS2)를 제공하고, 테스트 신호(TEN)가 비활성화되고, 럽쳐 신호(RPT)가 활성화되면, 외부 컬럼 선택 신호(ECS2)를 디코딩하여 제2 컬럼 선택 신호(CS2)를 제공하고, 테스트 신호(TEN)가 활성화되고, 럽쳐 신호(RPT)가 활성화되면, 디폴트 컬럼 선택 신호(DCS2)를 디코딩하여 제2 컬럼 선택 신호(CS2)를 제공할 수 있다. 따라서, 더블 에러 검출 플래그(DED_FG)가 활성화되고, 테스트 신호(TEN)가 활성화되고, 럽쳐 신호(RPT)가 활성화되면, 제2 컬럼 선택 신호(CS2)는 더블 비트 에러가 검출된 결함 오티피 퓨즈 세트의 더티 비트를 저장하는 오티피 메모리 셀을 지정할 수 있다.
도 9는 도 7의 오티피 메모리 장치에 포함된 오티피 메모리 셀의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 오티피 메모리 셀(UCa)은 안티 퓨즈(AF) 및 독출 트랜지스터(TR)를 포함할 수 있다.
안티 퓨즈(AF)는 전압 워드라인(WLP)과 중간 노드(NI) 사이에 연결된다. 독출 트랜지스터(TR)는 중간 노드(NI)와 비트라인(BL) 사이에 연결되고, 게이트 전극이 독출 워드라인(WLP)에 연결된다.
안티 퓨즈(AF)는 모스(MOS: metal oxide semiconductor) 트랜지스터로 구현될 수 있다. 일 실시예에서, 도 9에 도시된 바와 같이, 상기 모스 트랜지스터는, 드레인 전극이 플로팅되고, 소스 전극이 중간 노드(NI)에 연결되고, 게이트 전극이 상응하는 전압 워드라인(WLP)에 연결될 수 있다.
오티피 메모리의 셀이 포함하는 구성요소들 중 일 예인 안티-퓨즈(anti-fuse)는 퓨즈 소자와 반대되는 전기적 특성을 갖는 것으로서, 프로그램 되지 않은 상태에서는 높은 저항 값을 갖는 반면 프로그램 된 상태에서는 낮은 저항 값을 갖는 저항성 퓨즈 소자이다.
안티-퓨즈는 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 충분한 시간 동안 안티-퓨즈 양단의 도전체를 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴함으로써 안티-퓨즈를 프로그램한다. 프로그램의 결과, 안티-퓨즈의 양 단의 도전체가 단락되어 낮은 저항 값을 가질 수 있다. 안티 퓨즈 방식의 오티피 메모리는 얇은 게이트 산화막의 MOS 캐패시터의 양단에 고전압을 인가해 퓨즈를 전기적으로 단락시켜 프로그램하는 메모리로 셀 면적이 작아 저전력의 기능 소자(IP: Intellectual Property)를 구현할 수 있고 프로그램시 전류 소모가 적어 바이트 단위의 프로그램이 가능한 장점이 있다.
프로그램 모드에서는 비교적 높은 전압 레벨의 프로그램 전압이 전압워드라인(WLP)에 인가되고, 독출 모드에서는 프로그램 전압보다 작은 독출 전압)이 전압 워드라인(WLP)에 인가된다. 프로그램 모드 및 독출 모드에서 독출 워드라인(WLR)에는 로우 어드레스(RADDR)에 따라서 독출 트랜지스터(TR)를 턴온시킬 수 있는 전압 레벨을 갖는 선택 전압이 인가된다.
프로그램 모드에서, 프로그램되는 오티피 메모리 셀이 연결된 비트라인에는 프로그램 허용 전압이 인가되고, 프로그램되지 않는 오티피 메모리 셀이 연결된 비트라인에는 프로그램 허용 전압보다 큰 프로그램 금지 전압이 인가된다. 일 실시예에서, 프로그램 허용 전압은 접지 전압으로 설정될 수 있다. 한편, 프로그램 금지 전압은 독출 전압과 함께 전원 전압으로 설정될 수 있다. 프로그램 전압, 독출 전압, 프로그램 허용 전압 및 프로그램 금지 전압과 같은 동작 전압들의 전압 레벨은 오티피 메모리 셀의 특성 및 오티피 메모리 장치의 구성에 따라서 다양하게 설정될 수 있다.
프로그램 모드에서는 전압 워드라인(WLP)에 프로그램 전압이 인가되고 독출 트랜지스터(TR)가 턴온되어, 안티 퓨즈(AF)의 양단에 프로그램 전압과 프로그램 허용 전압이 인가됨으로써 안티 퓨즈(AF)의 프로그램이 수행될 수 있다.
도 10은 도 9의 오티피 메모리 셀의 구조의 일 예를 설명하기 위한 단면도이다.
도 10을 참조하면, 오티피 메모리 셀(UCa)에 포함되는 안티 퓨즈(AF) 및 독출 트랜지스터(TR)는 동일한 기판(P-SUB) 상에 형성된다.
독출 트랜지스터(TR)는 독출 워드라인(WLR)에 연결되는 제1 게이트(411), 제1 게이트(411)를 기판(P-SUB)과 절연시키는 제1 게이트 절연층(GOX)(412), 제1 게이트(411)에 대해 서로 대향하여 비대칭 구조로 형성되는 제1 소스 영역(413) 및 제1 드레인 영역(414)을 포함한다. 독출 트랜지스터(TR)의 제1 소스 영역(413)은 비트라인(BL)에 연결된다.
안티 퓨즈(AF)는 전압 워드라인(WLP)에 연결되는 제2 게이트(421), 제2 게이트(421)를 기판(P-SUB)과 절연시키는 제2 게이트 절연층(GOX)(422), 독출 트랜지스터(TR)의 제1 드레인 영역(114)에 연결되는 제2 소스 영역(423) 및 플로팅되는 제2 드레인 영역(424)을 포함한다.
안티 퓨즈(AF)의 제2 소스 영역(423)은 배선(427)을 통해 독출 트랜지스터(TR)의 제1 드레인 영역(414)과 연결될 수 있다. 배선(427)은 상부의 메탈 라인 및 이를 기판 표면과 연결하기 위한 비아(Via)와 같은 층간 연결 구조물을 포함할 수 있다. 다른 실시예에서, 안티 퓨즈(AF)의 제2 소스 영역(423) 및 독출 트랜지스터(TR)의 제1 드레인 영역(414)은 하나의 액티브 영역으로 통합될 수 있고, 이 경우 배선(427)은 생략될 수 있다.
예를 들어, 기판(P-SUB)은 P형 불순물로 도핑(doping)되고, 제1 소스 영역(413), 제1 드레인 영역(414), 제2 소스 영역(423), 제2 드레인 영역(424)은 N형 불순물로 도핑될 수 있다.
독출 트랜지스터(TR)는 제1 게이트(411) 및 제1 게이트 절연층(412)의 양 측벽에 형성되는 제1 스페이서(spacer)(415)를 더 포함할 수 있고, 안티 퓨즈(AF)는 제2 게이트(421) 및 제2 게이트 절연층(422)의 양 측벽에 형성되는 제2 스페이서(425)를 더 포함할 수 있다.
도 11은 도 7의 오티피 메모리 장치에 포함된 오티피 메모리 셀의 예를 나타내는 회로도이다.
도 11을 참조하면, 오티피 메모리 셀(UCb)은 안티 퓨즈(AF) 및 독출 트랜지스터(TR)를 포함한다.
안티 퓨즈(AF)는 전압 워드라인(WLP)과 중간 노드(NI) 사이에 연결된다. 독출 트랜지스터(TR)는 중간 노드(NI)와 비트라인(BL) 사이에 연결되고, 게이트 전극이 독출 워드라인(WLP)에 연결된다.
안티 퓨즈(AF)는 모스 트랜지스터로 구현될 수 있다. 일 실시예에서, 도 10에 도시된 바와 같이, 상기 모스 트랜지스터는 드레인 전극 및 소스 전극이 중간 노드(NI)에 연결되고, 게이트 전극이 상응하는 전압 워드라인(WLP)에 연결되는 모스 트랜지스터로 구현될 수 있다.
도 11의 오티피 메모리 셀(UCb)의 구조는 도 10을 참조하여 설명한 것과 유사하다. 다만, 모스 커패시터를 구현하기 위해서 도 11에 도시된 제2 소스 영역(423) 및 제2 드레인 영역(424)을 전기적으로 연결하기 위한 배선이 추가될 수 있다.
도 12는 도 7의 오티피 메모리 장치에 포함된 오티피 셀 어레이의 일 예를 나타내는 회로도이다.
도 12를 참조하면, 오티피 셀 어레이(410a)는 복수의 독출 워드라인들(WLR1,....,WLRn), 복수의 전압 워드라인들(WLP1,....,WLPn) 및 복수의 비트라인들(BL1,....,BLm)에 연결되고, q*p(q, p는 양의 정수) 매트릭스(matrix) 형태로 배열된 복수의 오티피 메모리 셀들(UC1aa, UC21a)을 포함한다.
독출 트랜지스터(TR)의 게이트는 상응하는 독출 워드라인(WLRx)(x는 1이상 q이하의 정수)에 연결되고, 독출 트랜지스터(TR)의 소스 영역은 상응하는 비트라인(BLy)(y는 1이상 p이하의 정수)에 연결된다.
안티 퓨즈(AF)의 제1 단은 상응하는 전압 워드라인(WLPx)에 연결되고, 안티 퓨즈(AF)의 제2 단은 독츨 트랜지스터(TR)의 드레인 영역에 연결된다.
전술한 바와 같이, 안티 퓨즈(AF)는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있다. 이 경우, 안티 퓨즈(AF)의 게이트는 상기 제1 단이 되어 상응하는 전압 워드라인(WLPx)에 연결되고, 안티 퓨즈(AF)의 소스 영역은 상기 제2 단이 되어 독출 트랜지스터(TR)의 드레인 영역에 연결되고, 안티 퓨즈(AF)의 드레인 영역은 플로팅(floating)될 수 있다.
오티피 메모리 셀들(UC11a, UC21a)의 각각은 안티 퓨즈(AF) 및 독출 트랜지스터(TR)를 포함한다.
도 13은 도 7의 오티피 메모리 장치에 포함된 오티피 셀 어레이의 일 예를 나타내는 회로도이다.
도 13을 참조하면, 오티피 셀 어레이(410b)는 복수의 독출 워드라인들(WLR1,....,WLRq), 복수의 전압 워드라인들(WLP1,....,WLPq) 및 복수의 비트라인들(BL1,....,BLp)에 연결되고, q*p(q, p는 양의 정수) 매트릭스(matrix) 형태로 배열된 복수의 오티피 메모리 셀들(UC11b, UC21b)을 포함한다.
도 13의 오티피 셀 어레이(410b)는 2개의 오티피 메모리 셀들(UC11b, UC21b) 마다 하나의 쌍을 이룬다는 점이 도 12의 오티피 셀 어레이(410a)와 차이가 있다.
도 14는 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 14를 참조하면, 전압 생성기(470)는 밴드 갭 레퍼런스 회로(BGR, 471), 연산 증폭기(AMP, 472), 구동 트랜지스터(TD), 피드백 분배 저항들(R) 및 멀티플렉서(MUX, 473)를 포함할 수 있다.
연산 증폭기(472)는 밴드 갭 레퍼런스 전압(VBGR)과 피드백 전압(VF)의 차이를 증폭하여 출력한다. 구동 트랜지스터(TD)는 전원 전압(VDD)에 연결되고 연산 증폭기(472)의 출력에 상응하는 구동 전류를 발생한다. 피드백 분배 저항들(R)은 구동 트랜지스터(TD)와 접지 전압(VSS) 사이에 직렬로 연결되고 분배 노드들(N1~NQ)을 통하여 분배 전압들(V1~VQ)을 제공한다. 멀티플랙서(MUX)는 전압 제어 신호(VCTL)에 응답하여 분배 전압들(V1~VQ) 중 하나를 피드백 전압(VF)으로서 제공한다. 분배 노드들(N1~NQ)들로부터 하나로부터 동작 전압(VO)이 제공될 수 있다.
도 15는 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 오티피 셀 어레이의 예를 나타내는 블록도이다.
도 15에서는 설명의 편의를 위하여 로우 디코더(480)를 함께 도시한다. 또한 도 15에서는 오티피 셀 어레이(410c)가 8 개의 오티피 셀 로우들을 포함하고, 오티피 셀 로우들 각각은 네 개의 오티피 퓨즈 세트들을 포함하는 것으로 가정한다.
도 15를 참조하면, 워드라인(FWL1)에는 네 개의 오티피 퓨즈 세트들(OFS11, OFS12, OFS13, OFS14)이 연결되고, 워드라인(FWL2)에는 네 개의 오티피 퓨즈 세트들(OFS21, OFS22, OFS23, OFS24)이 연결되고, 워드라인(FWL3)에는 네 개의 오티피 퓨즈 세트들(OFS31, OFS32, OFS33, OFS34)이 연결되고, 워드라인(FWL4)에는 네 개의 오티피 퓨즈 세트들(OFS41, OFS42, OFS43, OFS44)이 연결되고, 워드라인(FWL5)에는 네 개의 오티피 퓨즈 세트들(OFS51, OFS52, OFS53, OFS54)이 연결되고, 워드라인(FWL6)에는 네 개의 오티피 퓨즈 세트들(OFS61, OFS62, OFS63, OFS64)이 연결되고, 워드라인(FWL7)에는 네 개의 오티피 퓨즈 세트들(OFS71, OFS72, OFS73, OFS74)이 연결되고, 워드라인(FWL8)에는 네 개의 오티피 퓨즈 세트들(OFS81, OFS82, OFS83, OFS84)이 연결될 수 있다.
로우 디코더(480)는 로우 선택 신호(RS)에 기초하여 워드라인들(FWL1~FWL8) 중 하나에 연결된 오티피 셀 로우를 선택하고, 제1 컬럼 선택 신호(CS1)에 의하여 선택된 오티피 셀 로우의 네 개의 오티프 퓨즈 세트들 중 하나가 선택될 수 있다. 로우 선택 신호(RS)에 워드라인(FWL1)에 연결된 오티피 셀 로우가 선택되었다고 가정하면, 제1 컬럼 선택 신호(CS1)의 제1 비트(CS1[0])에 의하여 오피티 퓨즈 세트(OFS11)가 선택될 수 있고, 제1 컬럼 선택 신호(CS1)의 제2 비트(CS1[1])에 의하여 오피티 퓨즈 세트(OFS12)가 선택될 수 있고, 제1 컬럼 선택 신호(CS1)의 제3 비트(CS1[2])에 의하여 오피티 퓨즈 세트(OFS13)가 선택될 수 있고, 제1 컬럼 선택 신호(CS1)의 제4 비트(CS1[3])에 의하여 오피티 퓨즈 세트(OFS14)가 선택될 수 있다.
도 16은 본 발명의 실시예들에 따른 도 15의 오티피 퓨즈 세트들 중 하나를 나타낸다.
도 16을 참조하면, 오피티 퓨즈 세트(OFSij, i는 1에서 8중의 어느 하나, j는 1에서 4 중의 어느 하나)는 마스터 비트(MB), 퓨즈 데이터(DTA), 패리티 데이터(FPRT) 및 더티 비트(DT)를 저장할 수 있다.
마스터 비트(MB)는 1비트로 구성되어 오피티 퓨즈 세트(OFSij)에 퓨즈 데이터(DTA)와 패리티 데이터(FPRT)의 프로그램 여부를 나타낼 수 있다. 퓨즈 데이터(DTA)는 16비트로 구성되어 결함 어드레스를 포함할 수 있고, 패리티 데이터(FPRT)는 6비트로 구성되어, 퓨즈 데이터(DTA)의 단일 비트 에러를 정정할 수 있고, 더블 비트 에러를 검출할 수 있다. 더티 비트(DT)는 1비트로 구성되어, 퓨즈 데이터(DTA)에 더블 비트 에러가 검출되었는지 여부를 나타낼 수 있다. 퓨즈 데이터(DTA)에서 더블 비트 에러가 검출되는 경우, 더티 비트(DT)를 프로그램하여, 오피티 퓨즈 세트(OFSij)를 무효화할 수 있다.
일반적으로 데이터가 2t 비트로 구성되고, 패리티 데이터가 (t+1) 비트로 구성되는 경우에 데이터에 포함되는 1 비트 에러를 정정할 수 있고, 패리티 데이터가 (t+2) 비트로 구성되는 경우에 데이터에 포함되는 1 비트 에러를 정정할 수 있고, 2 비트 에러를 검출할 수 있다.
도 17a는 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 17a를 참조하면, ECC 엔진(450)은 ECC 메모리(455), ECC 인코더(460) 및 ECC 디코더(465)를 포함할 수 있다.
ECC 메모리(455)는 단일 비트 에러를 정정하고, 더블 비트 에러를 검출할 수 있는 ECC를 저장할 수 있다.
ECC 인코더(460)는 기입 동작에서 결함 어드레스(FL_ADDR)를 포함하는 퓨즈 데이터에 대하여 ECC 인코딩을 수행하여 패리티 데이터(FPRT)를 생성할 수 있다.
ECC 디코더(460)는 독출 동작에서 결함 어드레스(FL_ADDR)를 포함하는 퓨즈 데이터(DTA)에 대하여 패리티 데이터(FPRT)를 이용하여 ECC 디코딩을 수행하고, ECC 디코딩의 결과 퓨즈 데이터(DTA) 및 패리티 데이터(FPRT)에서 에러가 검출되지 않거나, 퓨즈 데이터(DTA) 또는 패리티 데이터(FPRT)에서 단일 비트 에러가 검출되는 경우 단일 비트 에러를 정정하여 퓨즈 데이터(DTA)를 출력하고, 퓨즈 데이터(DTA), 패리티 데이터(FPRT) 또는 퓨즈 데이터(DTA) 및 패리티 데이터(FPRT)에서 더블 비트 에러가 검출되는 경우, 더블 비트 에러를 정정하지 않고, 퓨즈 데이터(DTA)를 출력하면서, 더블 에러 검출 플래그(DED_FG)를 활성화시킬 수 있다. 즉, 더블 비트 에러는 퓨즈 데이터(DTA)에서 검출되거나, 퓨즈 데이터(DTA)에서 검출되거나, 퓨즈 데이터(DTA)와 패리티 데이터(FPRT)에서 한 비트씩 검출될 수 있다.
도 17b는 본 발명의 실시예들에 따른 도 7의 오티피 메모리 장치에서 더블 에러 퓨즈 어드레스 레지스터 세트를 나타낸다.
도 17b를 참조하면, 더블 에러 퓨즈 어드레스 레지스터 세트는 복수의 퓨즈 어드레스 레지스터들(551, 552, … , 55g, g는 3이상의 자연수)를 포함할 수 있다.
복수의 퓨즈 어드레스 레지스터들(551, 552, … , 55g) 각각은, 더블 에러 검출 플래그(DED_FG)가 활성화되는 동안에, 더티 비트(DT)가 로우 레벨인 오피티 퓨즈 세트의 제1 선택 클럭 신호(CNTM1) 및 제2 선택 클럭 신호(CNTM2)를 래치 클럭 신호(CLKLT)의 상승 천이에 기초하여 더블 비트 에러가 검출된 결함 오티피 퓨즈 세트의 로우 어드레스(DED_WL)와 컬럼 어드레스(DED_CS1)로 각각 저장하고, 더블 에러 검출 플래그(DED_FG)를 더블 에러 플래그 비트(DED_FB)로 저장할 수 있다.
도 18은 독출 동작에서 도 7의 오티피 메모리 장치를 나타내고, 도 19 내지 도 21은 각각 도 18의 오티피 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 18 내지 21에서는 도7의 오티피 메모리 장치(400)의 오티피 셀 어레이(410)가 도 16의 오티피 셀 어레이(410c)로 구성되고, 워드라인(FWL1)이 선택되는 경우를 가정한다.
도 19는 독출 동작에서 더블 비트 에러가 검출된 오피티 퓨즈 세트를 카운팅하는 것을 나타내는 타이밍도이다.
도 18 및 도 19를 참조하면, 독출 동작에서 감지 신호(SEN)는 하이 레벨로 활성화되고, 럽쳐 신호(RPT)와 테스트 신호(TEN)는 로우 레벨로 비활성화된다.
카운터(520)는 감지 신호(SEN)가 활성화되는 동안 순차적으로 증가하는 카운트 신호(CNT[0:5])를 선택 회로(530)에 제공하고, 선택 회로(530)는 활성화된 감지 신호(SEN)에 응답하여 카운트 신호(CNT[0:5])에 기초하여 카운트 선택 신호(CNTM[0:5])를 프리-디코더(540)에 제공한다.
프리-디코더(540)는 카운트 선택 신호(CNTM[0:5])에 기초하여 워드라인(FWL1)을 선택하는 로우 선택 신호(RS0)를 활성화시키고, 워드라인(FWL1)에 연결되는 오티피 퓨즈 세트들(OFS11, OFS12, OFS13, OFS14)을 각각 선택하는 제1 컬럼 선택 신호(CS1)의 비트들(CS1[0], CS1[1], CS1[2], CS1[3])를 순차적으로 활성화시키고, 오티피 퓨즈 세트들(OFS11, OFS12, OFS13, OFS14) 각각에 포함된 오티피 메모리 셀들을 선택하는 제2 컬럼 선택 신호(CS2)를 로우 선택 신호(RS0)가 활성화되는 동안 활성화시킨다.
따라서, 컬럼 디코더(430)와 기입-감지 회로(440)를 통하여 오티피 퓨즈 세트들(OFS11, OFS12, OFS13, OFS14) 각각에 저장된 마스터 비트(MB), 퓨즈 데이터(DTA), 패리티 데이터(FPRT) 및 더티 비트(DT)가 출력 데이터(DOUT)로서 순차적으로 독출되어, 마스터 비트(MB), 퓨즈 데이터(DTA) 및 패리티 데이터(FPRT)는 ECC 엔진(450)에 제공되고, 더티 비트(DT)는 어블 에러 퓨즈 어드레스 레지스터 세트(550)에 제공된다.
ECC 엔진(450)은 순차적으로 제공받은 오티피 퓨즈 세트들(OFS11, OFS12, OFS13, OFS14) 각각의 마스터 비트(MB)에 기초하여 패리티 데이터(FPRT)를 이용하여, 퓨즈 데이터(DTA)에 대하여 ECC 인코딩을 수행한다. ECC 인코딩의 결과, 오티피 퓨즈 세트들(OFS11, OFS13, OFS14) 각각에 저장된 퓨즈 데이터(DTA)에서 더블 비트 에러가 검출되었으므로, ECC 엔진(450)은 더블 비트 에러가 검출된 결함 오티피 퓨즈 세트들(OFS11, OFS13, OFS14) 각각의 동작 구간에서 더블 에러 검출 플래그(DED_FG)를 활성화시키고, 더블 에러 검출 플래그(DED_FG)를 더블 에러 퓨즈 레지스터 세트(550)와 더블 에러 퓨즈 카운터(570)에 제공한다.
더블 에러 퓨즈 어드레스 레지스터 세트(550)는 더블 에러 검출 플래그(DED_FG)가 활성화되는 동안, 래치 클럭 신호(CLKLT)의 상승 천이에 응답하여, 제1 선택 카운트 신호(CNTM1)와 제2 선택 카운트 신호(CNTM2)를 결함 오티피 퓨즈 세트들(OFS11, OFS13, OFS14) 각각의 결함 로우 어드레스와 결함 컬럼 어드레스로 내부에 저장하고, 더블 에러 검출 플래그(DED_FG)를 더블 에러 플래그 비트(DED_FB)로서 하이 레벨로 저장한다.
더블 에러 퓨즈 카운터(570)는 더블 에러 검출 플래그(DED_FG)가 활성화되는 동안, 래치 클럭 신호(CLKLT)의 상승 천이에 응답하여 더블 에러 검출 플래그(DED_FG)를 카운팅하여 더블 에러 카운팅 값(DED_CNT)을 증가시켜 내부의 레지스터(571)에 저장한다. 따라서, 세 개의 오티피 퓨즈 세트들(OFS11, OFS13, OFS14)에서 더블 비트 에러가 검출되었으므로 레지스터(571)에는 3에 해당하는 더블 에러 카운팅 값(DED_CNT)이 저장될 수 있다.
도 20은 더블 에러 퓨즈 카운터(570)에 저장된 더블 에러 카운팅 값(DED_CNT)을 외부로 출력하는 것을 나타낸다.
도 18 및 도 20을 참조하면, 제어 회로(510)로부터의 쉬프트 커맨드(SHF_CMD)에 응답하여 더블 에러 퓨즈 카운터(570)는 내부의 레지스터(571)에 저장된 더블 에러 카운팅 값(DED_CNT)을 카운트 데이터(CDTA)로서 데이터 핀(401)을 통하여 외부의 장치(도 2의 테스트 장치(60)로 제공할 수 있다. 따라서, 도 2의 테스트 장치(60)는 오티피 퓨즈 세트들(OFS11, OFS12, OFS13, OFS14) 중에서 세 개의 오티피 퓨즈 세트들에서 더블 비트 에러가 검출되었음을 알 수 있다.
도 21은 도 19에서 더블 비트 에러가 발생한 오피티 퓨즈 세트의 어드레스와 더블 에러 검출 플래그를 저장하는 것을 나타낸다.
도 18, 도 19 및 도 21을 참조하면, 세 개의 오티피 퓨즈 세트들(OFS11, OFS13, OFS14)에서 더블 비트 에러가 검출되었으므로, 더블 에러 퓨즈 어드레스 레지스터 세트(550)는 더블 에러 검출 플래그(DED_FG)가 활성화되는 동안, 래치 클럭 신호(CLKLT)의 상승 천이에 응답하여 제1 선택 카운트 신호(CNTM1)와 제2 선택 카운트 신호(CNTM2)를 결함 오티피 퓨즈 세트들(OFS11, OFS13, OFS14) 각각의 결함 로우 어드레스(DED_WL[0:2])와 결함 컬럼 어드레스(DED_CS1[0:1])로 내부에 저장하고, 더블 에러 플래그 비트(DED_FB)를 하이 레벨로 저장한다.
도 22는 무효화 동작에서 도 7의 오티피 메모리 장치를 나타내고, 도 23은 무효화 동작에서 도 22의 오티피 메모리 장치의 동작을 나타내는 타이밍도이다.
도 22 및 도 23에서는 도 7의 오티피 메모리 장치(400)의 오티피 셀 어레이(410)가 도 16의 오티피 셀 어레이(410c)로 구성되고, 워드라인(FWL1)에 연결된 오티피 퓨즈 세트(OFS14)를 무효화하는 경우를 가정한다.
도 22 및 도 23을 참조하면, 제어 회로(510)는 외부로부터 무효화 커맨드가 입력되면, 테스트 신호(TEN)와 럽쳐 신호(RPT) 신호를 활성화시키고 감지 신호(SEN)를 비활성화시킨다. 선택 회로(530)는 더블 에러 퓨즈 어드레스 레지스터 세트(550)로부터 제공되는 결함 로우 어드레스(DED_WL[0:2]), 결함 컬럼 어드레스(DED_CS1[0:1]) 및 더블 에러 플래그 비트(DED_FB)에 기초하여 카운트 선택 신호(CNTM[0:5])를 프리-디코더(540)에 제공한다. 여기서, 결함 로우 어드레스(DED_WL[0:2]) 및 결함 컬럼 어드레스(DED_CS1[0:1])는 워드라인(FWL1)에 연결되는 오티피 퓨즈 세트(OFS14)를 지정할 수 있고, 더블 에러 플래그 비트(DED_FB)는 오티피 퓨즈 세트(OFS14)의 더티 비트(DT)를 저장하는 오티피 메모리 셀을 지정할 수 있다.
프리-디코더(540)는 카운트 선택 신호(CNTM[0:5])에 기초하여 워드라인(FWL1)을 선택하는 로우 선택 신호(RS0)를 활성화시키고, 워드라인(FWL1)에 연결되는 오티피 퓨즈 세트(OFS14)을 선택하는 제1 컬럼 선택 신호(CS1)의 비트(CS1[3])를 활성화시키고, 오티피 퓨즈 세트(OFS14)의 더티 비트(DT)를 저장하는 오티피 메모리 셀을 선택하는 제2 컬럼 선택 신호(CS2[23])를 로우 선택 신호(RS0)가 활성화되는 동안 활성화시킨다.
기입-감지 회로(440)는 더티 비트(DT)를 저장하는 오티피 메모리 셀의 안티퓨즈를 럽쳐하여 더티 비트(DT)를 하이 레벨로 프로그램하여 오티피 퓨즈 세트(OFS14)에 저장된 퓨즈 데이터와 패리티 데이터를 무효화시킬 수 있다.
도 24는 도 7의 오티피 메모리 장치가 더블 비트 에러가 검출된 오티피 퓨즈 세트를 무효화하면서, 퓨즈 데이터를 다른 오티피 퓨즈 세트에 저장하는 것을 나타낸다.
도 24는 도 7의 오티피 메모리 장치(400)의 오티피 셀 어레이(410)가 도 16의 오티피 셀 어레이(410c)로 구성되고, 워드라인(FWL1)에 연결된 오티피 퓨즈 세트(OFS14)를 무효화하는 경우를 가정한다.
도 24를 참조하면, 참조 번호(591)가 나타내는 바와 같이, ECC 디코딩 이전에, 오티피 퓨즈 세트(OFS14)의 퓨즈 데이터(DTA)는 결함 어드레스(FL_ADDRa)를 포함하고, 패리티 데이터(FPRT)는 패리티 데이터(FPRTa)를 포함하고, 더티 비트(DT)는 '0'이다. 또한 결함 어드레스를 저장하지 않은 오티피 퓨즈 세트(OFS64)의 마스터 비트(MB)는 '0'이고, 더티 비트(DT)는 '0'이다.
참조 번호(593)가 나타내는 바와 같이, ECC 디코딩 이후에, 오티피 퓨즈 세트(OFS14)의 퓨즈 데이터(DTA)에서 더블 비트 에러가 검출되었으므로, 오티피 퓨즈 세트(OFS14)의 더티 비트(DT)를 '1'로 프로그램하여, 오티피 퓨즈 세트(OFS14)의 퓨즈 데이터(DTA)를 무효화시키고, 오티피 퓨즈 세트(OFS64)에 결함 어드레스(FL_ADDRa)에 해당하는 결함 어드레스(FL_ADDRa1)와 패리티 데이터(FPRTa1)를 프로그램하고, 마스터 비트(MB)를 '1'로 프로그램할 수 있다. 결함 어드레스(FL_ADDRa1)는 도 2의 테스트 장치(60)로부터 제공받을 수 있고, 패리티 데이터(FPRTa1)는 도 7의 ECC 엔진(450)에서 제공받을 수 있다. 이 경우에, 로우 디코더(480)는 워드라인(FWL1)과 워드라인(FWL6)를 동시에 활성화시킬 수 있다.
도 25는 본 발명의 실시예들에 따른 오피티 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 7 내지 도 25를 참조하면, 각각이 복수의 오티피 메모리 셀들을 구비하는 복수의 오티피 퓨즈 세트들을 구비하는 복수의 오티피 셀 로우들을 구비하는 오티피 셀 어레이를 포함하는 오티피 메모리 장치(400)의 동작 방법에서는 ECC 엔진(450)이 상기 오티피 퓨즈 세트들 중 퓨즈 데이터와 패리티 데이터를 저장하는 제1 오티피 퓨즈 세트들에 대하여 ECC 디코딩을 순차적으로 수행한다(S110).
제어 회로(510)는 ECC 디코딩의 결과에 기초하여 제1 오티피 퓨즈 세트들 중 더블 비트 에러가 검출된 결함 오티피 퓨즈 세트들의 어드레스 정보를 어블 에러 퓨즈 어드레스 레지스터(550)에 저장하면서, 더블 에러 퓨즈 카운터(570)는 결함 오티피 퓨즈 세트들의 수를 카운팅한다(S120).
더블 에러 퓨즈 카운터(570)는 쉬프트 커맨드(SHF_CMD)에 응답하여 내부에 저장된 더블 에러 카운팅 값(DED_CNT) 값을 외부로 출력한다(S130).
기입-감지 회로(440)는 결함 오티피 퓨즈 세트들 각각의 더티 비트를 프로그램하여 결함 오티피 퓨즈 세트들 각각에 저장된 퓨즈 데이터를 무효화시킨다(S140).
따라서, 본 발명의 실시예들에 따른 오티피 메모리 장치 및 이를 포함하는 반도체 메모리 장치는 오티피 퓨즈 세트에 저장된 퓨즈 데이터(결함 어드레스)에서 더블 비트 에러가 검출되는 경우, 더블 비트 에러가 검출된 결함 오티피 퓨즈 세트의 수를 외부로 출력하고, 결함 오티피 퓨즈 세트의 더티 비트를 프로그램하여 결함 오티피 퓨즈 세트에 저장된 퓨즈 데이터를 프리 오티피 퓨즈 세트에 저장하여 오티피 메모리 장치의 신뢰성과 사용성을 향상시킬 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 26을 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 적어도 하나의 버퍼 다이(610)와 복수의 메모리 다이들(620-1,620-2,...,620-u, u는 4 이상의 자연수)을 포함할 수 있다.
복수의 메모리 다이들(620-1,620-2,...,620-u)은 버퍼 다이(610)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-u) 각각은 메모리 셀들을 구비하는 셀 코어(621), 버퍼 다이(610)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 셀 코어 ECC 엔진(622) 및 오티피 메모리 장치(OMD, 625)를 포함할 수 있다. 오티피 메모리 장치(625)는 도 7의 오티피 메모리 장치(400)를 채용할 수 있다.
따라서, 오티피 메모리 장치(400)는 오티피 퓨즈 세트에 저장된 퓨즈 데이터(결함 어드레스)에서 더블 비트 에러가 검출되는 경우, 더블 비트 에러가 검출된 결함 오티피 퓨즈 세트의 수를 외부로 출력하고, 결함 오티피 퓨즈 세트의 더티 비트를 프로그램하여 결함 오티피 퓨즈 세트에 저장된 퓨즈 데이터를 프리 오티피 퓨즈 세트에 저장하여 신뢰성과 사용성을 향상시킬 수 있다.
버퍼 다이(610)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 비아 ECC 엔진(612)을 포함할 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
하나의 메모리 다이(620-u)에 형성되는 데이터 TSV 라인 그룹(632)은 TSV 라인들(L1, L2~Lu)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 TSV 라인들(L10~Lv)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1, L2~Lu)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lv)은 복수의 메모리 다이들(620-1~620-u)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-u) 각각은 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러 연결될 수 있다.
비아 ECC 엔진(612)은 데이터 TSV 라인 그룹(632)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 비아 ECC 엔진(612)은 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 비아 ECC 엔진(612)은 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 27은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 27를 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 그래픽 프로세서(GPU, 920)를 포함할 수 있고, 그래픽 프로세서(920)는 메모리 컨트롤러(CONT, 925)를 포함할 수 있다.
상기 적층형 메모리 장치(910) 및 그래픽 프로세서(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 그래픽 프로세서(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(925) 도 1의 메모리 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 복수의 메모리 다이들은 각각 셀 코어, 셀 코어 ECC 엔진 및 오피티 메모리 장치를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 그래픽 프로세서(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 적층형 메모리 장치(910)들 각각과, 그래픽 프로세서(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 그래픽 프로세서(920) 사이에서 통신이 수행될 수 있다.
본 발명은 복수의 휘발성 메모리 셀들과 오티피 메모리 장치를 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다. 즉 본 발명은 스마트 폰, 내비게이션 시스템, 노트북 컴퓨터, 데스크 탑 컴퓨터, 게임 콘솔 등과 같은 반도체 메모리 장치를 동작 메모리로 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 각각이 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 구비하는 복수의 오티피 퓨즈 세트들을 구비하는 복수의 오티피 셀 로우들을 구비하는 오티피 셀 어레이;
    상기 복수의 오티피 퓨즈 세트들 중 퓨즈 데이터와 패리티 데이터를 저장하는 제1 오티피 퓨즈 세트들에 대하여 에러 정정 코드(error correction code; 이하 'ECC') 디코딩을 수행하고,
    상기 ECC 디코딩의 결과에 기초하여, 상기 제1 오티피 퓨즈 세트들 중 제1 일부에서 단일 비트 에러가 검출되는 경우, 상기 단일 비트 에러를 정정하고, 상기 제1 오피티 퓨즈 세트들 중 제2 일부에서 더블 비트 에러가 검출되는 경우, 더블 에러 검출 플래그를 활성화시키는 ECC 디코더;
    래치 클럭 신호에 기초하여 상기 제2 일부의 오티피 퓨즈 세트들의 퓨즈 어드레스 정보와 상기 더블 에러 검출 플래그를 저장하는 더블 에러 퓨즈 어드레스 레지스터 세트;
    상기 래치 클럭 신호에 기초하여 상기 더블 에러 검출 플래그를 카운팅하여 내부에 더블 에러 카운팅 신호로서 저장하는 더블 에러 퓨즈 카운터; 및
    상기 래치 클럭 신호를 생성하고 상기 ECC 디코더, 상기 더블 에러 퓨즈 어드레스 레지스터 세트 및 상기 더블 에러 퓨즈 카운터를 제어하는 제어 회로를 포함하는 오티피 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 오티피 퓨즈 세트들 각각은 상기 퓨즈 데이터와 상기 패리티 데이터의 저장 여부를 나타내는 마스터 비트를 더 저장하고,
    상기 ECC 디코더는 상기 복수의 오티피 퓨즈 세트들 중 상기 마스터 비트가 제1 로직 레벨인 상기 제1 오티피 퓨즈 세트들에 대하여 상기 ECC 디코딩을 순차적으로 수행하는 것을 특징으로 하는 오티피 메모리 장치.
  3. 제1항에 있어서,
    상기 더블 에러 퓨즈 카운터는 상기 제어 회로로부터의 쉬프트 커맨드에 응답하여 내부에 저장된 상기 더블 에러 카운팅 신호를 카운팅 데이터로서 외부로 출력하는 오티피 메모리 장치.
  4. 제1항에 있어서,
    복수의 독출 워드라인들 및 복수의 전압 워드라인들을 통하여 상기 오티피 셀 어레이에 연결되는 로우 디코더;
    복수의 비트라인들을 통하여 상기 오티피 셀 어레이에 연결되는 컬럼 디코더;
    상기 컬럼 디코더에 연결되는 기입-감지 회로;
    감지 신호의 활성화에 기초하여 순차적으로 증가하는 카운트 신호를 생성하는 카운터;
    상기 감지 신호, 상기 제어 회로로부터 제공되는 럽쳐 신호에 기초하여 상기 복수의 오티피 퓨즈 세트들 각각의 로우 어드레스와 관련되는 제1 선택 카운트 신호와 상기 복수의 오티피 퓨즈 세트들 각각의 컬럼 어드레스와 관련되는 제2 선택 카운트 신호를 생성하는 선택 회로;
    상기 제1 선택 카운트 신호와 상기 제2 선택 카운트 신호에 기초하여 상기 복수의 오티피 셀 로우들 중 하나를 선택하는 로우 선택 신호, 상기 복수의 오티피 퓨즈 세트들 각각 중 하나를 선택하는 제1 컬럼 선택 신호 및 상기 선택된 오티피 퓨즈 세트에서 하나의 오티피 메모리 셀을 선택하는 제2 컬럼 선택 신호를 생성하고, 상기 로우 선택 신호를 상기 로우 디코더에 제공하고, 상기 제1 컬럼 선택 신호와 상기 제2 컬럼 선택 신호를 상기 컬럼 디코더에 제공하는 프리 디코더를 더 포함하고,
    상기 제어 회로는 상기 기입-감지 회로 및 상기 선택 회로를 더 제어하는 것을 특징으로 하는 오티피 메모리 장치.
  5. 제4항에 있어서,
    상기 복수의 오티피 퓨즈 세트들 각각은 상기 더블 비트 에러의 검출 여부를 나타내는 더티 비트를 더 저장하고,
    상기 더블 에러 퓨즈 어드레스 레지스터 세트는 상기 더티 비트에 기초하고, 상기 더블 에러 검출 플래그의 활성화에 응답하여 상기 제1 선택 카운트 신호와 상기 제2 선택 카운트 신호를 상기 제2 일부의 오티피 퓨즈 세트들 각각의 상기 퓨즈 어드레스 정보로서 저장하는 것을 특징으로 하는 오티피 메모리 장치.
  6. 제5항에 있어서,
    상기 더블 에러 퓨즈 어드레스 세트는 상기 제2 일부의 오티피 퓨즈 세트들 각각의 상기 퓨즈 어드레스 정보를 상기 제2 일부의 오티피 퓨즈 세트들 각각의 결함 로우 어드레스와 결함 컬럼 어드레스로서 상기 선택 회로에 제공하고, 상기 더블 에러 검출 플래그를 더블 에러 플래그 비트로서 상기 선택 회로에 제공하는 것을 특징으로 하는 오티피 메모리 장치.
  7. 제6항에 있어서,
    상기 선택 회로는 활성화된 상기 럽쳐 신호 및 상기 제어 회로로부터 제공되는 활성화된 테스트 신호에 응답하여, 상기 결함 로우 어드레스를 상기 제1 선택 카운트 신호로서 상기 프리 디코더에 제공하고, 상기 결함 컬럼 어드레스를 상기 제2 선택 카운트 신호로서 상기 프리 디코더에 제공하는 것을 특징으로 하는 오티피 메모리 장치.
  8. 제7항에 있어서,
    상기 프리 디코더는
    상기 제1 선택 카운트 신호에 기초하여 상기 상기 제2 일부의 오티피 퓨즈 세트들을 포함하는 오티피 셀 로우를 선택하는 상기 로우 선택 신호를 생성하고,
    상기 제2 선택 카운트 신호에 기초하여 상기 선택된 오티피 셀 로우에서 상기 제2 일부의 오티피 퓨즈 세트들 중 하나를 선택하는 상기 제1 컬럼 선택 신호를 생성하고, 상기 선택된 오티피 퓨즈 세트의 상기 더티 비트를 저장하는 오티피 메모리 셀을 선택하는 상기 제2 컬럼 선택 신호를 생성하는 것을 특징으로 하는 오티피 메모리 장치.
  9. 제8항에 있어서,
    상기 기입-감지 회로는 상기 럽쳐 신호의 활성화에 응답하여 상기 선택된 오티피 퓨즈 세트의 상기 더티 비트를 저장하는 상기 오티피 메모리 셀의 안티퓨즈를 럽쳐하는 것을 특징으로 하는 오티피 메모리 장치.
  10. 제4항에 있어서,
    상기 복수의 오티피 퓨즈 세트들 각각은 상기 퓨즈 데이터와 상기 패리티 데이터의 저장 여부를 나타내는 마스터 비트를 더 저장하고,
    상기 제어 회로는 상기 마스터 비트에 기초하여 상기 제2 일부의 오티피 퓨즈 세트들 각각에 저장된 상기 퓨즈 데이터가 상기 복수의 오티피 퓨즈 세트들 중 상기 퓨즈 데이터와 상기 패리티 데이터를 저장하지 않은, 프리 오티피 퓨즈 세트들에 저장되도록 상기 기입-감지 회로 및 상기 선택 회로를 제어하는 것을 특징으로 하는 오티피 메모리 장치.
  11. 제4항에 있어서, 상기 선택 회로는
    상기 감지 신호 및 상기 럽쳐 신호에 기초하여 상기 카운트 신호의 제1 일부 비트들에 해당하는 제1 카운트 신호 및 상기 제2 일부의 오티피 퓨즈 세트들 각각의 결함 로우 어드레스 중 하나를 선택하여 상기 제1 선택 카운트 신호로 출력하는 제1 멀티플렉서;
    상기 감지 신호 및 상기 럽쳐 신호에 기초하여 상기 카운트 신호의 제2 일부 비트들에 해당하는 제2 카운트 신호 및 상기 제2 일부의 오티피 퓨즈 세트들 각각의 결함 컬럼 어드레스 중 하나를 선택하여 상기 제2 선택 카운트 신호로 출력하는 제2 멀티플렉서;
    상기 제어 회로로부터 제공되는 테스트 신호에 기초하여 상기 제1 더블 에러 검출 플래그에 기초한 제2 더블 에러 검출 플래그를 포함하는 디폴트 컬럼 선택 신호와 상기 제어 회로로부터 제공되는 외부 컬럼 선택 신호 중 하나를 선택하는 제3 멀티플렉서; 및
    상기 감지 신호 및 상기 럽쳐 신호에 기초하여 상기 제어 회로로부터 제공되는 감지 컬럼 선택 신호와 상기 제3 멀티플렉서의 출력 중 하나를 선택하는 제4 멀티플렉서를 포함하는 것을 특징으로 하는 오티피 메모리 장치.
  12. 제11항에 있어서, 상기 프리-디코더는
    상기 제1 선택 카운트 신호를 디코딩하여 상기 로우 선택 신호를 출력하는 제1 프리-디코더;
    상기 제2 선택 카운트 신호를 디코딩하여 상기 제1 컬럼 선택 신호를 출력하는 제2 프리-디코더; 및
    상기 제3 멀티플렉서의 출력을 디코딩하여 상기 제2 컬럼 선택 신호를 출력하는 제3 프리-디코더를 포함하는 것을 특징으로 하는 오티피 메모리 장치.
  13. 제11항에 있어서, 상기 감지 신호가 활성화되는 것에 응답하여
    상기 제1 멀티플렉서는 상기 제1 카운트 신호를 상기 제1 선택 카운트 신호로서 출력하고,
    상기 제2 멀티플렉서는 상기 제2 카운트 신호를 상기 제2 선택 카운트 신호로서 출력하고,
    상기 제4 멀티플렉서는 상기 감지 컬럼 선택 신호를 선택하는 것을 특징으로 하는 오티피 메모리 장치.
  14. 제11항에 있어서, 상기 럽쳐 신호가 활성화되는 것에 응답하여
    상기 제1 멀티플렉서는 상기 결함 로우 어드레스를 상기 제1 선택 카운트 신호로서 출력하고,
    상기 제2 멀티플렉서는 상기 결함 컬럼 어드레스를 상기 제2 선택 카운트 신호로서 출력하고,
    상기 제4 멀티플렉서는 상기 제3 멀티플렉서의 출력을 선택하는 것을 특징으로 하는 오티피 메모리 장치.
  15. 제11항에 있어서, 상기 제3 멀티플렉서는
    상기 테스트 신호가 활성화되는 것에 응답하여, 상기 디폴트 컬럼 선택 신호를 출력하고
    상기 테스트 신호가 비활성화되는 것에 응답하여, 상기 외부 컬럼 선택 신호를 출력하는 것을 특징으로 하는 오티피 메모리 장치.
  16. 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    상기 복수의 메모리 셀 로우들 중 테스트를 통하여 결정된 정정불가능한 에러를 포함하는 적어도 하나의 결함 메모리 셀 로우의 적어도 하나의 결함 어드레스를 저장하는 오티피(OTP: one-time programmable) 메모리 장치;
    상기 복수의 메모리 셀 로우들 중 하나의 타겟 메모리 셀 로우를 지정하는 액세스 어드레스와 상기 오티피 메모리 장치에 저장된 상기 적어도 하나의 결함 어드레스를 비교하여 매치 신호를 출력하는 어드레스 비교기; 및
    상기 매치 신호가 상기 액세스 어드레스와 상기 적어도 하나의 결함 어드레스가 일치함을 나타내는 것에 응답하여, 상기 결함 어드레스를 대체하는 리페어 어드레스를 상기 메모리 셀 어레이에 연결되는 제1 로우 디코더에 제공하는 리페어 어드레스 생성기를 포함하고,
    상기 오티피 메모리 장치는
    각각이 복수의 오티피 메모리 셀들을 구비하는 복수의 오티피 퓨즈 세트들을 구비하는 복수의 오티피 셀 로우들을 구비하는 오티피 셀 어레이;
    상기 복수의 오티피 퓨즈 세트들 중 퓨즈 데이터와 패리티 데이터를 저장하는 제1 오티피 퓨즈 세트들에 대하여 에러 정정 코드(error correction code; 이하 'ECC') 디코딩을 수행하고,
    상기 ECC 디코딩의 결과에 기초하여, 상기 제1 오티피 퓨즈 세트들 중 제1 일부에서 단일 비트 에러가 검출되는 경우, 상기 단일 비트 에러를 정정하고, 상기 제1 오피티 퓨즈 세트들 중 제2 일부에서 더블 비트 에러가 검출되는 경우, 더블 에러 검출 플래그를 활성화시키는 ECC 디코더;
    래치 클럭 신호에 기초하여 상기 제2 일부의 오티피 퓨즈 세트들의 퓨즈 어드레스 정보와 상기 더블 에러 검출 플래그를 저장하는 더블 에러 퓨즈 어드레스 레지스터 세트;
    상기 래치 클럭 신호에 기초하여 상기 더블 에러 검출 플래그를 카운팅하여 내부에 더블 에러 카운팅 신호로서 저장하는 더블 에러 퓨즈 카운터; 및
    상기 래치 클럭 신호를 생성하고 상기 ECC 디코더, 상기 더블 에러 퓨즈 어드레스 레지스터 세트 및 상기 더블 에러 퓨즈 카운터를 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 로우 디코더는 상기 리페어 어드레스에 응답하여 상기 메모리 셀 어레리의 리던던시 메모리 영역의 리던던시 워드라인을 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서,
    상기 더블 에러 퓨즈 카운터는 상기 제어 회로로부터의 쉬프트 커맨드에 응답하여 내부에 저장된 상기 카운팅 신호를 카운팅 데이터로서 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제16항에 있어서, 상기 오티피 메모리 장치는
    복수의 독출 워드라인들 및 복수의 전압 워드라인들을 통하여 상기 오티피 셀 어레이에 연결되는 로우 디코더;
    복수의 비트라인들을 통하여 상기 오티피 셀 어레이에 연결되는 컬럼 디코더;
    상기 컬럼 디코더와 상기 ECC 엔진에 연결되는 기입-감지 회로;
    감지 신호에 기초하여 순차적으로 증가하는 카운트 신호를 생성하는 카운터;
    상기 감지 신호, 상기 제어 회로로부터 제공되는 럽쳐 신호에 기초하여 상기 복수의 오티피 퓨즈 세트들 각각의 로우 어드레스와 관련되는 제1 선택 카운트 신호와 상기 복수의 오티피 퓨즈 세트들 각각의 컬럼 어드레스와 관련되는 제2 선택 카운트 신호를 생성하는 선택 회로;
    상기 제1 선택 카운트 신호와 상기 제2 선택 카운트 신호에 기초하여 상기 복수의 오티피 셀 로우들 중 하나를 선택하는 로우 선택 신호, 상기 복수의 오티피 퓨즈 세트들 각각 중 하나를 선택하는 제1 컬럼 선택 신호 및 상기 선택된 오티피 퓨즈 세트에서 하나의 오티피 메모리 셀을 선택하는 제2 컬럼 선택 신호를 생성하고, 상기 로우 선택 신호를 상기 로우 디코더에 제공하고, 상기 제1 컬럼 선택 신호와 상기 제2 컬럼 선택 신호를 상기 컬럼 디코더에 제공하는 프리 디코더를 더 포함하고,
    상기 제어 회로는 상기 기입-감지 회로 및 상기 선택 회로를 더 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 각각이 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 구비하는 복수의 오티피 퓨즈 세트들을 구비하는 복수의 오티피 셀 로우들을 구비하는 오티피 셀 어레이;
    복수의 독출 워드라인들 및 복수의 전압 워드라인들을 통하여 상기 오티피 셀 어레이에 연결되는 로우 디코더;
    복수의 비트라인들을 통하여 상기 오티피 셀 어레이에 연결되는 컬럼 디코더;
    상기 컬럼 디코더에 연결되는 기입-감지 회로;
    상기 기입-감지 회로에 연결되고 상기 복수의 오티피 퓨즈 세트들 중 퓨즈 데이터와 패리티 데이터를 저장하는 제1 오티피 퓨즈 세트들에 대하여 에러 정정 코드(error correction code; 이하 'ECC') 디코딩을 수행하고,
    상기 ECC 디코딩의 결과에 기초하여, 상기 제1 오티피 퓨즈 세트들 중 제1 일부에서 단일 비트 에러가 검출되는 경우, 상기 단일 비트 에러를 정정하고, 상기 제1 오피티 퓨즈 세트들 중 제2 일부에서 더블 비트 에러가 검출되는 경우, 더블 에러 검출 플래그를 활성화시키는 ECC 디코더;
    래치 클럭 신호에 기초하여 상기 제2 일부의 오티피 퓨즈 세트들의 퓨즈 어드레스 정보와 상기 더블 에러 검출 플래그를 저장하는 더블 에러 퓨즈 어드레스 레지스터 세트;
    상기 래치 클럭 신호에 기초하여 상기 제1 더블 에러 검출 플래그를 카운팅하여 내부에 더블 에러 카운팅 신호로서 저장하는 더블 에러 퓨즈 카운터;
    감지 신호에 기초하여 순차적으로 증가하는 카운트 신호를 생성하는 카운터;
    상기 감지 신호, 럽쳐 신호에 기초하여 상기 복수의 오티피 퓨즈 세트들 각각의 로우 어드레스와 관련되는 제1 선택 카운트 신호와 상기 복수의 오티피 퓨즈 세트들 각각의 컬럼 어드레스와 관련되는 제2 선택 카운트 신호를 생성하는 선택 회로;
    상기 제1 선택 카운트 신호와 상기 제2 선택 카운트 신호에 기초하여 상기 복수의 오티피 셀 로우들 중 하나를 선택하는 로우 선택 신호, 상기 복수의 오티피 퓨즈 세트들 중 하나를 선택하는 제1 컬럼 선택 신호 및 상기 선택된 오티피 퓨즈 세트에서 하나의 오티피 메모리 셀을 선택하는 제2 컬럼 선택 신호를 생성하고, 상기 로우 선택 신호를 상기 로우 디코더에 제공하고, 상기 제1 컬럼 선택 신호와 상기 제2 컬럼 선택 신호를 상기 컬럼 디코더에 제공하는 프리 디코더; 및
    상기 래치 클럭 신호 및 상기 럽쳐 신호를 생성하고, 상기 기입-감지 회로, 상기 ECC 디코더, 상기 더블 에러 퓨즈 어드레스 레지스터 세트, 상기 더블 에러 퓨즈 카운터 및 상기 선택 회로를 제어하는 제어 회로를 포함하는 오티피 메모리 장치.
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US10020067B2 (en) * 2016-08-31 2018-07-10 Nxp Usa, Inc. Integrated circuits and methods for dynamic allocation of one-time programmable memory
EP3748637A1 (en) * 2019-06-07 2020-12-09 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Electronic circuit with integrated seu monitor

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