KR20230159452A - Shield contact layout for power MOSFETs - Google Patents

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KR20230159452A
KR20230159452A KR1020237033363A KR20237033363A KR20230159452A KR 20230159452 A KR20230159452 A KR 20230159452A KR 1020237033363 A KR1020237033363 A KR 1020237033363A KR 20237033363 A KR20237033363 A KR 20237033363A KR 20230159452 A KR20230159452 A KR 20230159452A
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trench
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KR1020237033363A
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프라사드 벤카트라만
피터 에이. 버크
개리 호스트 뢰첼트
발라지 파드마나반
에밀리 엠. 리니핸
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

방법은 반도체 기판에서 길이방향으로 연장되는 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U)를 정의하는 단계, 및 측방향으로 연장되고 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U)와 교차하는 제2 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)를 정의하는 단계를 포함한다. 제2 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)는 교차된 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 각각과 유체 연통한다. 방법은 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 제2 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 차폐 폴리 층(111)을 배치하는 단계, 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 제2 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4) 내의 차폐 폴리 층(111) 위에 폴리-간 유전체 층(112) 및 게이트 폴리 층(108)을 배치하는 단계, 및 제2 타입의 트렌치에 배치된 폴리-간 유전체 층(112) 및 게이트 폴리 층(108) 내의 개구부(106, 16)를 통해 차폐 폴리 층(111)에 대한 전기적 컨택트를 형성하는 단계를 더 포함한다.The method includes forming a plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-) of a first type extending longitudinally in a semiconductor substrate. U), and laterally extending, a plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M) of a first type. , 101-U) and defining a second type of trench (105, 105-1, 105-2, 105-3, 105-4). The second type trenches (105, 105-1, 105-2, 105-3, 105-4) are formed by crossing a plurality of trenches (101, 101-1, 101-2, 102-3, 10) of the first type. -4, 101-c, 101-L, 101-M, 101-U) are in fluid communication with each. The method includes a plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of a first type and a trench of a second type. disposing a shielding poly layer (111) in (105, 105-1, 105-2, 105-3, 105-4) a plurality of trenches (101, 101-1, 101-2, 102) of a first type; -3, 10-4, 101-c, 101-L, 101-M, 101-U) and shielding in trenches of the second type (105, 105-1, 105-2, 105-3, 105-4) Disposing an inter-poly dielectric layer (112) and a gate poly layer (108) over the poly layer (111), and the inter-poly dielectric layer (112) and gate poly layer (108) disposed in a second type of trench. It further includes forming electrical contact to the shielding poly layer (111) through the openings (106, 16) in the inner layer (111).

Description

전력 MOSFET용 차폐 컨택트 레이아웃Shield contact layout for power MOSFETs

관련 출원의 상호 참조Cross-reference to related applications

본 출원은 2021년 3월 26일에 출원된 미국 가특허출원 제63/166,242호의 우선권 및 이익을 주장하는, 2022년 3월 21일에 출원된 미국 정규 출원 제17/655,579호에 대한 우선권 및 그 이익을 주장하며, 그 전체는 본원에 참고로 포함된다.This application claims priority and benefit of U.S. Provisional Patent Application No. 63/166,242, filed March 26, 2021, and the priority and benefit of U.S. Provisional Application No. 17/655,579, filed March 21, 2022. The benefit of which is claimed is hereby incorporated by reference in its entirety.

본 출원은 2021년 3월 26일에 출원된 미국 가특허출원 제63/166,242호에 대한 우선권 및 그 이익을 주장하며, 그 전체는 본원에 참고로 포함된다.This application claims priority to and the benefit of U.S. Provisional Patent Application No. 63/166,242, filed March 26, 2021, the entirety of which is incorporated herein by reference.

기술분야Technology field

본 설명은 차폐형 게이트 트렌치 MOSFET에서의 컨택트에 관한 것이다.This discussion relates to contacts in a shielded gate trench MOSFET.

매립형 폴리실리콘 차폐 전극은 전하 밸런싱을 위해 그리고 디바이스의 드레인-소스 온 저항(RDSon)을 줄이기 위해 차폐형 게이트 트렌치 MOSFET에 사용된다. 그러나, 폴리실리콘 차폐 전극과 연관된 저항 및 부유 용량은, 예를 들어, 디바이스 회로에서 클램프되지 않은 유도 스위칭(unclamped inductive switching; UIS) 동안 바람직하지 않은 게이트 바운스 또는 낮은 애벌란시 능력을 야기함으로써 디바이스의 전기적 성능에 영향을 주거나, 그렇지 않으면 애플리케이션 효율에 영향을 줄 수 있다. 반도체 디바이스(예: 디바이스 셀 치수) 및 리소그래피 설계 규칙이 축소됨에 따라, 예를 들어, 게이트 바운스 및 불량한 애벌란시 능력을 방지하거나 감소시키기 위해 반도체 디바이스(예: 차폐형 게이트 트렌치 MOSFET)에 저저항 매립형 폴리실리콘 차폐 전극을 만드는 것이 점점 더 어려워지고 있다.Buried polysilicon shielding electrodes are used in shielded gate trench MOSFETs for charge balancing and to reduce the drain-source on resistance (RDS on ) of the device. However, the resistance and stray capacitance associated with polysilicon shielding electrodes can affect the electrical performance of the device by, for example, causing undesirable gate bounce or low avalanche capability during unclamped inductive switching (UIS) in the device circuitry. This may affect performance or otherwise affect application efficiency. As semiconductor devices (e.g. device cell dimensions) and lithography design rules shrink, low-resistance buried features in semiconductor devices (e.g. shielded gate trench MOSFETs), for example, to prevent or reduce gate bounce and poor avalanche capabilities. Making polysilicon shielding electrodes is becoming increasingly difficult.

일반적인 양태에서, 디바이스는 반도체 기판에서 길이방향으로 연장되는 제1 방향 타입의 복수의 트렌치, 및 횡방향으로 연장되고 제1 방향 타입의 복수의 트렌치와 교차하는 제2 방향 타입의 트렌치를 포함한다. 길이방향은 횡방향과 직교한다. 제2 방향 타입의 트렌치는 교차된 제1 방향 타입의 복수의 트렌치 각각과 유체 연통한다.In a general aspect, a device includes a plurality of trenches of a first direction type extending longitudinally in a semiconductor substrate, and trenches of a second direction type extending laterally and intersecting the plurality of trenches of the first direction type. The longitudinal direction is perpendicular to the transverse direction. A trench of the second direction type is in fluid communication with each of the plurality of trenches of the first direction type intersected.

디바이스는 제1 방향 타입의 복수의 트렌치 및 제2 방향 타입의 트렌치에 배치된 차폐 폴리 층, 제1 방향 타입의 복수의 트렌치 및 제2 방향 타입의 트렌치 내의 차폐 폴리 층 위에 배치된 폴리-간(inter-poly) 유전체 층(IPL) 및 게이트 폴리 층, 및 제2 방향 타입의 트렌치에 배치된 폴리-간 유전체 층 및 게이트 폴리 층 내의 개구부 내에 배치된 차폐 폴리 층에 대한 전기적 컨택트를 더 포함한다.The device includes a shielding poly layer disposed in the plurality of trenches of the first direction type and the trenches of the second direction type, a poly-interlayer disposed over the shielding poly layer in the plurality of trenches of the first direction type and the trenches of the second direction type ( and an inter-poly dielectric layer (IPL) and a gate poly layer, and electrical contact to a shielding poly layer disposed within an opening in the inter-poly dielectric layer and the gate poly layer disposed in the trench of the second direction type.

일반적인 양태에서, 디바이스는 반도체 기판에 걸쳐 길이방향으로 평행하게 연장되는 제1 방향 타입의 복수의 길이방향 트렌치 및 길이방향 메사, 및 길이방향에 직교하는 횡방향으로 연장되고 제1 방향 타입의 복수의 길이방향 트렌치 및 길이방향 메사와 수직으로 교차하는 제2 방향 타입의 측방향 트렌치를 포함한다. 측방향 트렌치는 제1 방향 타입의 복수의 길이방향 트렌치와 유체 연통한다. 측방향 트렌치는 복수의 길이방향 트렌치 및 길이방향 메사 각각을 제1 섹션 길이방향 트렌치와 측방향 트렌치의 제1 측면 상의 제1 섹션 메사 및 제2 섹션 길이방향 트렌치와 측방향 트렌치의 제1 측면의 반대편에 있는 제2 측면 상의 제2 섹션 길이방향 메사로 분할한다. 측방향 트렌치는 복수의 제1 섹션 길이방향 트렌치 및 제2 섹션 길이방향 트렌치 각각과 유체 연통한다.In a general aspect, a device includes a plurality of longitudinal trenches and longitudinal mesas of a first direction type extending longitudinally parallel across a semiconductor substrate, and a plurality of longitudinal trenches and longitudinal mesas of a first direction type extending transversely orthogonal to the longitudinal direction. It includes a longitudinal trench and a second directional type of lateral trench perpendicularly intersecting the longitudinal mesa. The lateral trench is in fluid communication with a plurality of longitudinal trenches of the first directional type. The lateral trench includes a plurality of longitudinal trenches and a longitudinal mesa, respectively, on a first section longitudinal trench and a first side of the lateral trench and a second section longitudinal trench and a second section on a first side of the lateral trench. A second section on the second opposite side is divided by a longitudinal mesa. The lateral trench is in fluid communication with each of the plurality of first section longitudinal trenches and the plurality of second section longitudinal trenches.

디바이스는 복수의 길이방향 트렌치 및 측방향 트렌치에 배치된 차폐 폴리 층, 복수의 길이방향 트렌치 및 측방향 트렌치 내의 차폐 폴리 층 위에 배치된 폴리-간 유전체 층(IPL) 및 게이트 폴리 층, 및 측방향 트렌치에 배치된 폴리-간 유전체 층 및 게이트 폴리 층을 통해 연장되는 적어도 하나의 절연체-라이닝된(insulator-lined) 전도성-플러그에 의한 차폐 폴리 층에 대한 전기적 컨택트를 더 포함한다.The device includes a shielding poly layer disposed in a plurality of longitudinal trenches and lateral trenches, an inter-poly dielectric layer (IPL) and a gate poly layer disposed over the shielding poly layer in the plurality of longitudinal trenches and lateral trenches, and a gate poly layer in the plurality of longitudinal trenches and lateral trenches. It further includes electrical contact to the shielding poly layer by at least one insulator-lined conductive-plug extending through the inter-poly dielectric layer disposed in the trench and the gate poly layer.

일반적인 양태에서, 방법은 반도체 기판에 제1 타입의 복수의 트렌치를 정의하는 단계를 포함한다. 제1 타입의 복수의 트렌치는 길이방향으로 연장된다. 방법은 측방향으로 연장되고 제1 타입의 복수의 트렌치와 교차하는 제2 타입의 트렌치를 정의하는 단계를 더 포함한다. 제2 타입의 트렌치는 교차된 제1 타입의 복수의 트렌치 각각과 유체 연통한다. 방법은 제1 타입의 복수의 트렌치 및 제2 타입의 트렌치에 차폐 폴리 층을 배치하는 단계, 제1 타입의 복수의 트렌치 및 제2 타입의 트렌치 내의 차폐 폴리 층 위에 폴리-간 유전체 층(IPD) 및 게이트 폴리 층을 배치하는 단계, 및 제2 타입의 트렌치에 배치된 폴리-간 유전체 층 및 게이트 폴리 층 내의 개구부를 통해 차폐 폴리 층에 대한 전기적 컨택트를 형성하는 단계를 더 포함한다.In a general aspect, the method includes defining a plurality of trenches of a first type in a semiconductor substrate. The plurality of trenches of the first type extend longitudinally. The method further includes defining a second type of trench that extends laterally and intersects the plurality of trenches of the first type. The trenches of the second type are in fluid communication with each of the plurality of trenches of the first type crossed. The method includes disposing a shielding poly layer in the plurality of trenches of the first type and the trenches of the second type, forming an inter-poly dielectric layer (IPD) over the shielding poly layer in the plurality of trenches of the first type and the trenches of the second type. and disposing a gate poly layer, and forming electrical contact to the shielding poly layer through the opening in the gate poly layer and the inter-poly dielectric layer disposed in the second type of trench.

도 1은 예시적인 디바이스 마스크 레이아웃의 일부분을 예시한다.
도 2a는 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스의 일부분을 예시한다.
도 2b는 도 2a의 디바이스의 일부분의 단면도의 예시이다.
도 2c는 도 2a의 디바이스의 일부분의 다른 단면도의 예시이다.
도 3은 다른 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스를 예시한다.
도 4는 또 다른 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스의 예시이다.
도 5는 추가의 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스의 예시이다.
도 6은 또 다른 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스의 예시이다.
도 7은 추가의 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스의 예시이다.
도 8은 또 다른 추가의 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스의 예시이다.
도 9는 예시적인 방법의 예시이다.
1 illustrates a portion of an example device mask layout.
2A illustrates a portion of an example shielded gate trench MOSFET device.
FIG. 2B is an illustration of a cross-sectional view of a portion of the device of FIG. 2A.
Figure 2C is an illustration of another cross-sectional view of a portion of the device of Figure 2A.
3 illustrates another example shielded gate trench MOSFET device.
4 is an illustration of another exemplary shielded gate trench MOSFET device.
5 is an illustration of a further exemplary shielded gate trench MOSFET device.
6 is an illustration of another exemplary shielded gate trench MOSFET device.
7 is an illustration of a further exemplary shielded gate trench MOSFET device.
8 is an illustration of another additional exemplary shielded gate trench MOSFET device.
9 is an illustration of an exemplary method.

금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 디바이스는 많은 전력 스위칭 애플리케이션에서 사용된다. 전형적인 MOSFET 디바이스에서, 게이트 전극은 인가된 게이트 전압에 응답하여 디바이스의 턴-온 및 턴-오프 제어를 제공한다. 예를 들어, N-형 증가형 모드 MOSFET(N-type enhancement mode MOSFET)에서, 전도성 N-형 반전 층(즉, 채널 영역)이, 고유 임계 전압을 초과하는 양의 게이트 전압에 응답하여 p-형 바디(body) 영역에 형성될 때 턴-온이 발생한다. 반전 층은 N-형 소스 영역을 N-형 드레인 영역에 연결하고, 이러한 영역들 사이의 다수 캐리어(carrier) 전도를 가능하게 한다.Metal oxide semiconductor field effect transistor (MOSFET) devices are used in many power switching applications. In a typical MOSFET device, the gate electrode provides turn-on and turn-off control of the device in response to an applied gate voltage. For example, in an N-type enhancement mode MOSFET, the conductive N-type inversion layer (i.e., the channel region) responds to a positive gate voltage exceeding its intrinsic threshold voltage, causing p- Turn-on occurs when the shape is formed in the body region. The inversion layer connects the N-type source region to the N-type drain region and enables majority carrier conduction between these regions.

트렌치 MOSFET 디바이스에서, 게이트 전극은 실리콘과 같은 반도체 재료의 주표면(반도체 영역으로도 지칭될 수 있음)으로부터 아래쪽으로(예를 들어, 수직으로 아래쪽으로) 연장되는 트렌치에 형성된다. 또한, 차폐 전극은 트렌치 내의 게이트 전극 아래에 형성될 수 있다(그리고 전극-간 또는 폴리-간 유전체를 통해 절연됨). 트렌치 MOSFET 디바이스에서의 전류 흐름은 (예를 들어, N 도핑된 드리프트 영역에서) 주로 수직이고, 그 결과 디바이스 셀은 더 조밀하게 패킹될 수 있다. 디바이스 셀은, 예를 들어 게이트 전극과 차폐 전극을 포함하는 트렌치, 및 디바이스의 드레인, 소스, 바디와 채널 영역을 포함하는 인접한 메사를 포함할 수 있다.In a trench MOSFET device, the gate electrode is formed in a trench that extends downward (e.g., vertically downward) from the main surface (also referred to as a semiconductor region) of a semiconductor material, such as silicon. Additionally, a shielding electrode can be formed below the gate electrode in the trench (and insulated via an inter-electrode or inter-poly dielectric). Current flow in a trench MOSFET device is primarily vertical (e.g., in the N-doped drift region), resulting in the device cells being more densely packed. The device cell may include, for example, a trench containing a gate electrode and a shielding electrode, and an adjacent mesa containing the drain, source, body and channel regions of the device.

트렌치 MOSFET 디바이스의 전류 핸들링 능력은 그의 게이트 채널 폭에 의해 결정된다. 비용을 최소화하기 위해, MOSFET 다이의 전체 영역에 걸쳐 반복되는 셀방식(cellular) 구조체를 생성함으로써 트랜지스터의 다이 영역 크기를 가능한 한 작게 유지하고 채널 표면적의 폭을 증가시키는 것(즉, "채널 밀도"를 증가시키는 것)이 중요할 수 있다. 채널 밀도를 증가시키는(그리고 그에 따라 채널 폭을 증가시키는) 방식은 디바이스 셀의 크기를 감소시키고 주어진 표면적에서 더 작은 피치로 더 많은 디바이스 셀을 패킹하는 것이다.The current handling ability of a trench MOSFET device is determined by its gate channel width. To minimize cost, the die area size of the transistor is kept as small as possible and the width of the channel surface area is increased (i.e., "channel density") by creating repeated cellular structures across the entire area of the MOSFET die. increasing) may be important. A way to increase channel density (and thus increase channel width) is to reduce the size of the device cells and pack more device cells at a smaller pitch for a given surface area.

예시적인 트렌치 MOSFET 디바이스는 수백 또는 수천 개의 디바이스 셀(각각은 트렌치 및 인접한 메사를 포함함)의 어레이를 포함할 수 있다. 디바이스 셀은 본원에서 트렌치-메사 셀로 지칭될 수 있는데, 그 이유는 각각의 디바이스 셀이 트렌치 및 메사(또는 2개의 절반 메사) 구조체를 기하학적으로 포함하기 때문이다. 차폐 및 게이트 전극은 메사(예: 메사(102))를 따라 뻗어있는(예를 들어, 그를 따라 정렬된) 선형 트렌치(예: 트렌치(101))의 내부에 형성될 수 있다. 차폐 및 게이트 전극은 폴리실리콘(예: "n+ 차폐 폴리 실리콘" 및 "n+ 게이트 폴리 실리콘")으로 만들어질 수 있으며 유전체 층(예: 폴리-간 유전체(IPD) 층(112), 도 2b)에 의해 서로로부터 절연될 수 있다. IPD 층은, 예를 들어 산화물 층일 수 있다. 차폐 및 게이트 전극은 또한 유전체 층(예: 차폐 유전체 및 게이트 유전체 층)에 의해 메사 내의 실리콘으로부터 절연된다.An exemplary trench MOSFET device may include an array of hundreds or thousands of device cells, each containing a trench and adjacent mesa. The device cells may be referred to herein as trench-mesa cells because each device cell geometrically includes a trench and a mesa (or two half mesa) structures. The shield and gate electrode may be formed inside a linear trench (e.g., trench 101) extending along (e.g., aligned along) a mesa (e.g., mesa 102). The shield and gate electrode may be made of polysilicon (e.g., “n+ shield polysilicon” and “n+ gate polysilicon”) and attached to a dielectric layer (e.g., interpoly-dielectric (IPD) layer 112, FIG. 2B). can be insulated from each other. The IPD layer may be, for example, an oxide layer. The shield and gate electrodes are also insulated from the silicon in the mesa by dielectric layers (eg, shield dielectric and gate dielectric layers).

모든 셀의 적절한 전기적 컨택트를 보장하기 위해, 반도체 다이 표면 상에 제작된 트렌치 MOSFET에 대해 "평면 스트라이프" 구조체가 종종 사용된다. 평면 스트라이프 구조체에서, 트렌치(예: 선형 트렌치) 내의 게이트 전극("게이트") 및 차폐 전극("차폐 폴리")은 길이방향 스트라이프에서 트렌치의 길이를 따라 뻗어있도록(예를 들어, 그를 따라 정렬되도록) 배치된다. 게이트 전극 및 차폐 전극을 포함하는 트렌치는 활성 트렌치로 지칭될 수 있다. 게이트 전극(예를 들어, 게이트 폴리로 만들어짐)은 차폐 전극(예를 들어, 차폐 폴리로 만들어짐)의 상단 상에(또는 그 위에) 활성 트렌치의 길이를 따라 배치된다. 활성 트렌치 내의 게이트 폴리는 게이트 러너(runner)(예: 게이트 금속)에 의해 스트라이프 단부에서 노출되고 접촉되며, 트렌치 내의 차폐 전극(차폐 폴리)은 소스 금속에 의한 컨택트를 위해 활성 트렌치의 길이를 따른 위치에서 (마스킹 단계를 사용하여) 표면에 노출되고 그 표면으로 올려질 수 있다.To ensure proper electrical contact of all cells, a "planar stripe" structure is often used for trench MOSFETs fabricated on the surface of a semiconductor die. In a planar stripe structure, the gate electrode (“gate”) and shielding electrode (“shielding poly”) within a trench (e.g., a linear trench) extend along (e.g., aligned along) the length of the trench in a longitudinal stripe. ) is placed. A trench containing a gate electrode and a shielding electrode may be referred to as an active trench. A gate electrode (e.g., made of gate poly) is disposed along the length of the active trench on top of (or on) a shield electrode (e.g., made of shield poly). The gate poly within the active trench is exposed and contacted at the stripe ends by gate runners (e.g., gate metal), and the shielding electrode (shielding poly) within the trench is positioned along the length of the active trench for contact by the source metal. can be exposed to and lifted onto a surface (using a masking step).

최신 트렌치 MOSFET 디바이스(예를 들어, 좁은 선폭을 가짐)에서 차폐 저항은 디바이스 효율 및 성능에 영향을 미치는 요인이다. 낮은 차폐 저항은 활성 트렌치에서 차폐 폴리에 대한 다수의 컨택트를 만듦으로써(예를 들어, 다수의 위치에서 게이트 폴리를 통해 표면으로 차폐 폴리를 수직으로 올려, 소스 금속과 다수의 차폐 컨택트를 만듦으로써) 얻을 수 있다.In modern trench MOSFET devices (i.e., those with narrow feature widths), shielding resistance is a factor that affects device efficiency and performance. Low shielding resistance is achieved by making multiple contacts to the shielding poly in the active trench (e.g., by raising the shielding poly vertically to the surface through the gate poly at multiple locations, making multiple shielding contacts with the source metal). You can get it.

(직접적으로 게이트 폴리 아래로부터) 차폐 폴리를 표면으로 수직으로 올리는 것은 활성 트렌치의 길이를 따라 뻗어있는 게이트 폴리의 연속성을 방해하거나 끊는다. 게이트 폴리는, 표면으로 수직으로 올려지는 차폐 폴리의 각각의 인스턴스에 의해 활성 트렌치의 길이를 따라 2개의 불연속적 세그먼트로 나뉘어진다. 예시적인 구현예에서는, 스트라이프의 단부에 있는 2개의 별개의 게이트 러너 또는 게이트 금속 스트립(예를 들어 도 6 및 도 7에 도시된, 예를 들어 게이트 금속(710-1, 710-2))이, 활성 트렌치를 통해 표면으로 수직으로 올려진 차폐 폴리의 단일 인스턴스에 의해 생성된 2개의 단절된 게이트 폴리 세그먼트와 접촉하는 데 필요할 수 있다. 활성 트렌치의 길이를 따라 게이트 폴리를 통해 표면으로 수직으로 올려진 차폐 폴리의 다중 인스턴스(multiple instance)는, 플로팅하는(즉, 2개의 별개의 게이트 러너에 의해 연결되지 않은) 몇몇 절연된 게이트 폴리 세그먼트를 초래할 수 있고, 따라서 다이 영역을 차지하는 각각의 게이트 폴리 세그먼트와 접촉하기 위해 다수의 게이트 러너를 필요로 할 수 있다.Raising the shielding poly vertically to the surface (from directly below the gate poly) disrupts or breaks the continuity of the gate poly extending along the length of the active trench. The gate poly is divided into two discontinuous segments along the length of the active trench with each instance of a shielding poly raised vertically to the surface. In an exemplary implementation, two separate gate runners or gate metal strips (e.g., gate metals 710-1 and 710-2, shown in FIGS. 6 and 7) at the ends of the stripes. , may be required to contact two disconnected gate poly segments created by a single instance of the shielding poly raised vertically to the surface through the active trench. Multiple instances of shielding poly raised vertically to the surface through the gate poly along the length of the active trench, with several isolated gate poly segments floating (i.e. not connected by two separate gate runners). This can result in multiple gate runners making contact with each gate poly segment that occupies the die area.

본원의 개시내용은 반도체 기판 내에 제작된 MOSFET 디바이스의 활성 트렌치에서 게이트 전극 아래에 매립된 차폐 전극에 대한 컨택트를 만들기 위한 예시적인 디바이스 구성 또는 레이아웃을 기술한다. 활성 트렌치에 수직이고 이를 횡단하는 차폐-연결 트렌치에서 게이트 폴리 아래에 매립된 폴리를 차폐하기 위해 컨택트(예: 금속, 금속 합금, 금속 규화물, 전도성 폴리, 또는 다른 전도성 재료 컨택트)가 만들어진다. 차폐 연결 트렌치는 활성 트렌치의 측면에 대한 트렌치 부분일 수 있다. 컨택트는 차폐 전극을 오버레이하여 매립된 차폐 폴리에 도달하는 게이트 폴리(및 다른 유전체(예: 층간 유전체))를 통해 상단 표면으로부터 연장되는 수직 절연체-라이닝된(예를 들어, 산화물-라이닝된) 개구부를 통해 만들어진다. 매립된 차폐 폴리는 게이트 폴리 아래에 그대로 남아 있고 표면으로 올려지지 않는다. 대신, 개구부에 전도성 재료(예: 금속, 텅스텐)를 증착(deposit)함으로써 차폐 폴리에 대한 컨택트가 만들어진다. 게이트 폴리는 차폐-연결 트렌치 내의 개구부 주위의 수평면에서 라우팅되어 컨택트의 일 측면 상의 활성 트렌치의 일부분, 및 컨택트의 반대편 상의 활성 트렌치의 대응하는 일부분에서 게이트 전극의 연속성을 유지한다.The disclosure herein describes an exemplary device configuration or layout for making contact to a shielding electrode buried beneath a gate electrode in the active trench of a MOSFET device fabricated within a semiconductor substrate. Contacts (e.g., metal, metal alloy, metal silicide, conductive poly, or other conductive material contacts) are made to shield the buried poly below the gate poly in the shield-connected trench perpendicular to and crossing the active trench. The shield connection trench may be a portion of the trench to the side of the active trench. The contact is a vertical insulator-lined (e.g., oxide-lined) opening extending from the top surface through the gate poly (and other dielectric (e.g., interlayer dielectric)) overlaying the shield electrode to reach the buried shield poly. It is created through The embedded shielding poly remains beneath the gate poly and is not raised to the surface. Instead, contact is made to the shielding poly by depositing a conductive material (e.g. metal, tungsten) in the opening. The gate poly is routed in a horizontal plane around the opening in the shield-connected trench to maintain continuity of the gate electrode in a portion of the active trench on one side of the contact and a corresponding portion of the active trench on the opposite side of the contact.

도 1은 디바이스 내의 차폐 전극에 대한 다수의 컨택트가 만들어질 수 있는, 차폐형 게이트 트렌치 MOSFET 디바이스(예: 디바이스(200), 도 2a, 도 2b 및 도 2c)의 예시적인 디바이스 마스크 레이아웃(100)의 일부분을 도시한다. 도 1은, 예를 들어, x-y 평면에서 디바이스 마스크 레이아웃(100)을 도시한다(x-y 평면은 트랜지스터 디바이스의 실리콘 웨이퍼 또는 반도체 기판의 평면을 따라 정렬될 수 있음).1 shows an example device mask layout 100 of a shielded gate trench MOSFET device (e.g., device 200, FIGS. 2A, 2B, and 2C) in which multiple contacts can be made to the shield electrode within the device. Shows a part of . 1 shows, for example, a device mask layout 100 in the x-y plane (the x-y plane may be aligned along the plane of a silicon wafer or semiconductor substrate of a transistor device).

설명의 편의를 위해, 개시된 트렌치 MOSFET 디바이스의 특징부(예: 트렌치(101 및 105), 메사(102) 등)의 상대적인 배향 또는 좌표는, 예를 들어 도 1의 페이지에 도시된 x 축 및 y 축을 참조하여 본원에서 기술될 수 있다. 페이지의 x-y 평면에 수직인 방향(예: z 축)은 수직 방향 또는 축으로 지칭될 수 있다. z 방향은 반도체 기판의 깊이 내로 아래쪽 방향일 수 있으며, 예를 들어 반도체 기판 내에 제작된 MOSFET 디바이스에서 트렌치의 깊이 방향으로 정렬될 수 있다. 또한, 시각적 명확성을 위해, 디바이스 마스크 레이아웃(100) 내의 트렌치/디바이스 셀의 어레이 중 제한된 수의 트렌치/디바이스 셀(예: 3 내지 5개의 트렌치/디바이스 셀)이 도 1에 도시되어 있다. 전술한 바와 같이, 실제 MOSFET 디바이스는 수백 또는 수천 개의 트렌치/디바이스 셀의 어레이를 포함할 수 있으며, 이는 예를 들어 예시적인 디바이스 마스크 레이아웃(100)에 도시된 제한된 어레이 구조체를 (예를 들어, x 방향으로) 반복함으로써 얻어질 수 있다.For ease of explanation, the relative orientations or coordinates of features (e.g., trenches 101 and 105, mesa 102, etc.) of the disclosed trench MOSFET device are, for example, the x and y axes shown on the page of FIG. May be described herein with reference to axes. A direction perpendicular to the x-y plane of the page (e.g., z-axis) may be referred to as a vertical direction or axis. The z direction may be downward into the depth of the semiconductor substrate and may be aligned with the depth of the trench, for example, in a MOSFET device fabricated within the semiconductor substrate. Additionally, for visual clarity, a limited number of trench/device cells (eg, 3 to 5 trench/device cells) of the array of trench/device cells within device mask layout 100 are shown in FIG. 1 . As previously discussed, an actual MOSFET device may include an array of hundreds or thousands of trench/device cells, e.g., using the limited array structure shown in example device mask layout 100 (e.g., x direction) can be obtained by repeating.

도 1에 도시된 바와 같이, 디바이스 마스크 레이아웃(100)은 서로 평행하게(예를 들어, 실질적으로 평행하게) (예를 들어, y 방향으로) 뻗어있는 디바이스의 다수의 활성 트렌치(즉, 길이방향 트렌치(101))를 포함한다. 메사(102)는 길이방향 트렌치(101)의 쌍들 사이에 형성될 수 있다. 트렌치(101) 및 메사(102)는 각각 선형 트렌치 및 선형 메사(예를 들어, y 방향으로 뻗어있음)일 수 있다. 트렌치(101) 및 메사(102)는 각각 균일한 폭(Wt 및 Wm)(예: x 방향의 수평 폭)을 가질 수 있다. 디바이스 요소(예: 소스 및 바디 영역(미도시))는 메사(102)에 형성될 수 있고, 예를 들어 소스 컨택트 영역(103)에서 소스 금속(미도시)에 의해 접촉될 수 있다. 디바이스 요소(예: 소스 및 바디 영역)는, 예를 들어 디바이스 마스크 레이아웃(100)의 섹션(104)에 n-형 소스 및 드레인(NSD) 주입에 의해 형성될 수 있다.As shown in FIG. 1, device mask layout 100 includes a plurality of active trenches (i.e., longitudinal trenches) of the device extending parallel (e.g., substantially parallel) to each other (e.g., in the y direction). It includes a trench 101). Mesa 102 may be formed between pairs of longitudinal trenches 101 . Trench 101 and mesa 102 may be a linear trench and a linear mesa (eg, extending in the y direction), respectively. Trench 101 and mesa 102 may each have uniform widths (Wt and Wm) (e.g., horizontal width in the x-direction). Device elements (e.g., source and body regions (not shown)) may be formed in mesa 102 and may be contacted by a source metal (not shown), for example, in source contact region 103. Device elements (e.g., source and body regions) may be formed, for example, by n-type source and drain (NSD) implantation into sections 104 of device mask layout 100.

도 1(및 본원의 다른 도면)에는 단지 소수의 트렌치(101) 및 메사(102)(예: 4개의 트렌치 및 3개의 메사)가 도시되어 있지만, 실제 MOSFET 디바이스는, 예를 들어 도면에 도시된 트렌치 및 메사 구조체 또는 패턴을 (예를 들어, x 방향으로) 반복함으로써 얻어질 수 있는, 수백 또는 수천 개의 트렌치/디바이스 셀의 어레이를 포함할 수 있음에 유의해야 한다.Although only a few trenches 101 and mesas 102 (e.g., four trenches and three mesas) are shown in Figure 1 (and other figures herein), an actual MOSFET device may, for example, be as shown in the figure. It should be noted that it may comprise an array of hundreds or thousands of trench/device cells, which may be obtained by repeating trench and mesa structures or patterns (e.g., in the x-direction).

수평 또는 측방향 트렌치(예: 차폐-연결 트렌치(105))(측면 트렌치)는 측방향으로(예를 들어, x 방향으로) 연장되어, y 축을 따라 거리(Y)를 두고 트렌치(101) 및 메사(102)를 가로막고 횡단할(즉, 가로지를) 수 있다. 차폐-연결 트렌치(105)는, 예를 들어 y 방향으로 수직 폭(Wv)을 가질 수 있다. 차폐-연결 트렌치(105)는 각각의 길이방향 트렌치(101) 및 각각의 메사(102)를 2개의 섹션으로 효과적으로 분할할 수 있다(예를 들어, 길이방향 트렌치(101)의 상부 섹션은 y 방향에서 차폐-연결 트렌치(105) 위의 디바이스 마스크 레이아웃(100)의 상부 영역(예: 영역(10U))에 있고, 트렌치(101)의 하부 섹션은 y 방향에서 차폐-연결 트렌치(105) 아래의 디바이스 마스크 레이아웃(100)의 하부 영역(예: 영역(10L))에 있음). 트렌치(즉, 트렌치(101) 및 트렌치(105))는, 예를 들어 메사(102)의 상단 표면으로부터 참조되는 대략 동일한 깊이(미도시)를 가질 수 있다.Horizontal or lateral trenches (e.g., shield-connected trenches 105) (lateral trenches) extend laterally (e.g., in the x direction) and form trenches 101 and It is possible to intercept and traverse (i.e. traverse) the mesa 102. The shield-connection trench 105 may have a vertical width (Wv) in the y direction, for example. Shield-connected trench 105 may effectively divide each longitudinal trench 101 and each mesa 102 into two sections (e.g., the upper section of longitudinal trench 101 is in an upper region (e.g., region 10U) of device mask layout 100 above shield-connect trench 105, and the lower section of trench 101 is below shield-connect trench 105 in the y direction. In the lower region of device mask layout 100 (e.g., region 10L). The trenches (i.e., trench 101 and trench 105) may have approximately the same depth (not shown), for example, referenced from the top surface of mesa 102.

예시적인 구현예에서, 차폐-연결 트렌치(105)의 양측(즉, 위 및 아래)에 있는 길이방향 트렌치(101)의 2개의 섹션(즉, 상부 영역(10U)에 있는 길이방향 트렌치(101)의 상부 섹션, 및 하부 영역(10L)에 있는 대응하는 트렌치(101)의 하부 섹션)은 수평 x 방향으로 정렬될 수 있다(즉, 도 1에 예시된 바와 같이, 페이지의 오른쪽으로부터 두 번째로 가장 수직인 트렌치에 대해 공통 y 축(Yt)을 공유하거나 그 위에 놓일 수 있음).In an exemplary embodiment, there are two sections of longitudinal trench 101 on either side (i.e., above and below) of shield-connected trench 105 (i.e., longitudinal trench 101 in upper region 10U). The upper section of , and the corresponding lower section of trench 101 in lower region 10L) may be aligned in the horizontal may share or lie on a common y-axis (Yt) for vertical trenches).

차폐-연결 트렌치(105)는 트렌치(101) 분할 섹션 각각과 유체 연통할 수 있다(즉, 차폐-연결 트렌치(105)는 트렌치(101)의 분할 섹션 각각에 대한 물리적 개구부를 갖고, 그에 따라 유체(즉, 고정된 형상이 아닌 가스 또는 액체)는 개구부를 통해 차폐-연결 트렌치(105)로부터 트렌치(101)의 분할 섹션 각각 내로 또는 그 반대로 쉽게 흐를 수 있도록 함). 디바이스의 차폐 전극 및 게이트 전극(미도시)은, 예를 들어 트렌치(101 및 105)에 차폐 폴리 및 게이트 폴리를 증착함으로써 트렌치(101)에 형성될 수 있다. 차폐 폴리와 게이트 폴리는 폴리-간 유전체(IPD) 층(도 1에는 도시되지 않음)에 의해 분리될 수 있다.Shield-connected trench 105 may be in fluid communication with each of the divided sections of trench 101 (i.e., shield-connected trench 105 has a physical opening to each divided section of trench 101, thereby allowing fluid (i.e., a gas or liquid that is not of fixed shape) can readily flow through the openings from the shield-connected trench 105 into each of the split sections of trench 101 and vice versa). The device's shield and gate electrodes (not shown) may be formed in trench 101, for example, by depositing shield poly and gate poly in trenches 101 and 105. The shield poly and gate poly may be separated by an inter-poly dielectric (IPD) layer (not shown in Figure 1).

차폐-연결 트렌치(105) 내의 차폐 폴리는 밑에 있는 차폐 폴리에 도달하도록, 게이트 폴리의 상단 표면으로부터 차폐-연결 트렌치(105) 내의 IPD 층 및 게이트 폴리를 통해 만들어진 하나 이상의 개구부(예: 개구부(106))를 통해 트렌치(101 및 105) 내의 차폐 전극에 대한 컨택트를 만들기 위해 노출될 수 있다. 예시적인 구현예에서, 절연체-라이닝된 전도성 플러그(예: 적어도 도 2a, 도 2b, 및 도 2c에 도시된 절연체-라이닝된 전도성 플러그(116))는 개구부(106) 내에 제작될 수 있다. 절연체-라이닝된 전도성-플러그(116)는, 예를 들어 동심 절연 외부 부분(산화물(110)(도 2a)로 만들어짐)에 의해 둘러싸인 전도성 재료(109)(도 2a)로 만들어진 전도성 중앙 부분을 포함할 수 있다.The shield poly in the shield-connect trench 105 has one or more openings (e.g., openings 106 )) can be exposed to make contact to the shielding electrodes in the trenches 101 and 105. In an example implementation, an insulator-lined conductive plug (e.g., insulator-lined conductive plug 116 shown at least in FIGS. 2A, 2B, and 2C) may be fabricated within opening 106. The insulator-lined conductive-plug 116 has, for example, a conductive central portion made of conductive material 109 (Figure 2a) surrounded by a concentric insulating outer portion (made of oxide 110 (Figure 2a)). It can be included.

예시적인 구현예에서, 디바이스 마스크 레이아웃(100)(도 1)을 재차 참조하면, 개구부(106)는 먼저 산화물(예: 산화물(110), 도 2a) 또는 다른 절연체로 충전될 수 있고, 그 다음 다른 개구부가 산화물 또는 다른 절연체 충전을 통해 만들어져, 다시 밑에 있는 차폐 폴리에 도달하기 위한 절연체-라이닝된 개구부(예: 개구부(16))를 형성할 수 있다. 도 1에 도시된 디바이스 마스크 레이아웃(100)에서, 이러한 다른 절연체-라이닝된 개구부(즉, 개구부(16))는 개구부(106)의 내부에 파선 형식의 직사각형으로 도시되어 있다.In an example implementation, referring again to device mask layout 100 (FIG. 1), openings 106 may first be filled with an oxide (e.g., oxide 110, FIG. 2A) or other insulator, and then Another opening may be made through oxide or other insulating filling, again forming an insulating-lined opening (e.g., opening 16) to reach the underlying shielding poly. In the device mask layout 100 shown in FIG. 1, these other insulator-lined openings (i.e., openings 16) are shown as dashed rectangles inside openings 106.

금속 또는 다른 전도성 재료(예: 전도성 재료(109), 도 2a)는, 예를 들어 디바이스의 소스 금속(예: 소스 금속(720), 도 6 내지 도 9)과의 연결을 위해, 밑에 있는 차폐 폴리와의 전기적 컨택트를 확립하도록 산화물-라이닝된 개구부(16)에 증착될 수 있다.A metal or other conductive material (e.g., conductive material 109, Figure 2a) may be used to connect the underlying shield, e.g., for connection to a source metal of the device (e.g., source metal 720, Figures 6-9). It may be deposited on the oxide-lined opening 16 to establish electrical contact with the poly.

예시적인 구현예에서, 개구부(106)에 형성된 절연체-라이닝된 전도성-플러그(116)의 측면을 따라 또는 그 주위에서 차폐-연결 트렌치(105)에 증착된 게이트 폴리는, 차폐-연결 트렌치(105)에 걸쳐 트렌치(101) 내의 게이트 전극의 구조적 및 전기적 연속성을 제공할 수 있다(즉, 상부 영역(10U)에 있는 트렌치(101)의 섹션 내의 게이트 폴리는 하부 영역(10U)에 있는 트렌치(101)의 대응하는 섹션 내의 게이트 폴리와 연속적임).In an exemplary embodiment, the gate poly deposited in the shield-connected trench 105 along or about the side of the insulator-lined conductive-plug 116 formed in the opening 106 forms the shield-connected trench 105. ) (i.e., the gate poly within a section of trench 101 in upper region 10U may provide structural and electrical continuity of the gate electrode within trench 101 across regions 101). ) is continuous with the gate poly within the corresponding section of ).

예시적인 구현예에서, 개구부(106 및 16)(및 절연체-라이닝된 전도성-플러그(들)(116))는 x-y 평면에서 정사각형 형상, 직사각형 형상, 원형 형상, 타원형 형상, 또는 임의의 다른 형상을 가질 수 있다. 예시적인 구현예에서, 도 1에 도시된 바와 같이, 개구부(106)는, 예를 들어 x 방향으로의 폭(Wo) 및 y 방향으로의 길이(Lo)를 갖는 직사각형 형상을 가질 수 있다. 예시적인 구현예에서, 폭(Wo)은 메사(102)의 폭(Wm)보다 크거나, 그와 동일하거나, 그보다 작을 수 있다.In an exemplary embodiment, the openings 106 and 16 (and the insulator-lined conductive-plug(s) 116) have a square shape, a rectangular shape, a circular shape, an oval shape, or any other shape in the x-y plane. You can have it. In an example implementation, as shown in FIG. 1 , the opening 106 may have, for example, a rectangular shape with a width Wo in the x direction and a length Lo in the y direction. In example implementations, the width Wo may be greater than, equal to, or less than the width Wm of the mesa 102 .

예시적인 구현예에서, 항복 전압(BVDSS)이 25 V 내지 30 V인 MOSFET의 경우, 트렌치(101)는, 예를 들어 약 0.2 μm 내지 1.0 μm 범위(예: 0.3 μm)의 폭(Wt)을 가질 수 있고; 메사(102)는, 예를 들어 약 0.2 μm 내지 1.0 μm 범위(예: 0.3 μm)의 폭(Wm)을 가질 수 있으며; 차폐 컨택트 트렌치(105)는, 예를 들어 약 0.5 μm 내지 2.0 μm(예: 1.0 μm) 범위의 폭(Wv)을 가질 수 있고; 절연체 라이닝된 전도성 플러그(116)는 약 0.3 μm 내지 2.0 μm(예: 1.4 μm) 범위의 폭(Wo) 및 약 0.3 μm 내지 1.2 μm(예: 0.6 μm) 범위의 길이(Lo)를 가질 수 있으며; 컨택트 개구부(16)는 약 0.1 μm 내지 1.8 μm(예: 1.0 μm) 범위의 x-방향으로의 폭 및 약 0.1 μm 내지 1.0 μm(예: 0.2 μm)의 y-방향으로 길이를 가질 수 있다.In an exemplary implementation, for a MOSFET with a breakdown voltage (BVDSS) of 25 V to 30 V, trench 101 has a width (Wt), for example, in the range of about 0.2 μm to 1.0 μm (e.g., 0.3 μm). can have; Mesa 102 may have a width (Wm), for example, in the range of about 0.2 μm to 1.0 μm (eg, 0.3 μm); Shield contact trench 105 may have a width (Wv), for example, ranging from about 0.5 μm to 2.0 μm (eg, 1.0 μm); The insulator-lined conductive plug 116 may have a width (Wo) ranging from about 0.3 μm to 2.0 μm (e.g., 1.4 μm) and a length (Lo) ranging from about 0.3 μm to 1.2 μm (e.g., 0.6 μm); ; Contact opening 16 may have a width in the x-direction ranging from about 0.1 μm to 1.8 μm (eg, 1.0 μm) and a length in the y-direction ranging from about 0.1 μm to 1.0 μm (eg, 0.2 μm).

항복 전압(BVDSS)이 30 V보다 높은 MOSFET의 경우, 전술한 특징부의 치수(예: 트렌치(101) 폭(Wt), 메사(102) 폭(Wm), 차폐 컨택트 트렌치(105) 폭(Wv), 절연체 라이닝된 전도성 플러그(116) 폭(Wo) 및 길이(Lo), 및 컨택트 개구부(16) 폭 및 길이)는, 항복 전압(BVDSS)이 25 V 내지 30 V인 MOSFET에 대해 위에서 주어진 예시적인 수치보다 클 수 있다.For MOSFETs with a breakdown voltage (BVDSS) greater than 30 V, the dimensions of the features described above (e.g., trench 101 width (Wt), mesa 102 width (Wm), shield contact trench 105 width (Wv) , the insulator-lined conductive plug 116 width (Wo) and length (Lo), and the contact opening 16 width and length) are the exemplary values given above for MOSFETs with a breakdown voltage (BVDSS) of 25 V to 30 V. It may be bigger than the numbers.

예시적인 구현예에서, 다수의 개구부(106)의 어레이(예: 어레이(106A))는 차폐-연결 트렌치(105)에서 x-축을 따라 배치되어 절연체-라이닝된 전도성-플러그(들)(116)(도 2a)의 대응하는 어레이(116A)를 형성할 수 있다.In an exemplary embodiment, an array of multiple openings 106 (e.g., array 106A) is disposed along the x-axis in shield-connected trench 105 to form insulator-lined conductive-plug(s) 116. A corresponding array 116A (FIG. 2A) can be formed.

예시적인 구현예에서, 도 2a에 도시된 바와 같이, 차폐-연결 트렌치(105) 내의 절연체-라이닝된 전도성-플러그(116)는 상부 영역(10U)의 메사(102) 및 하부 영역(10L)의 대응하는 메사(102)와 y 방향으로 정렬될 수 있다(즉, 절연체-라이닝된 전도성-플러그(116), 상부 영역(10U)의 메사(102), 및 하부 영역(10L)의 대응하는 메사(102)는 모두 공통 축(예: 축(Ym), 도 2a)을 따라 y 방향으로 배치될 수 있다.In an exemplary embodiment, as shown in FIG. 2A, the insulator-lined conductive-plug 116 in the shield-connected trench 105 is connected to the mesa 102 of the upper region 10U and the mesa 102 of the lower region 10L. may be aligned in the y direction with a corresponding mesa 102 (i.e., insulator-lined conductive-plug 116, mesa 102 of upper region 10U, and corresponding mesa of lower region 10L ( 102) may all be arranged in the y direction along a common axis (e.g., axis Ym, Figure 2a).

도 2a는 게이트 전극 아래에서 폴리를 차폐하기 위해 만들어진 차폐 컨택트에 의해 방해받지 않고(즉, 중단되지 않고) 그 주위에서 연속적인 게이트 전극을 갖는 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스(200)를 도시한다. 예시적인 구현예에서, 디바이스(200)는, 예를 들어 디바이스 마스크 레이아웃(100)을 사용하여 제작될 수 있다. 도 2a에 도시된 예에서, 디바이스(200)는 y 방향으로 뻗어있는 활성 트렌치(101) 및 메사(102), 및 트렌치(101) 및 메사(102)에 걸쳐 측방향으로(예를 들어, x 방향으로) 연장되는 수평 차폐-연결 트렌치(105)(측면 트렌치)를 포함한다. 수평 차폐-연결 트렌치(105)의 위 및 아래에서 y 방향으로 연장되는 활성 트렌치(101)(및 메사(102))의 대응하는 섹션은 x 방향으로 서로 정렬될 수 있다(즉, 위의 트렌치(101)의 섹션 및 아래의 대응하는 트렌치(101)의 섹션은 공통 y 축(예: 축(Yt))을 공유할 수 있고, x 방향으로 서로에 대해 엇갈리게 되지 않을 수 있음). 도 2a는, 예를 들어 공통 y 축(즉, Yt) 상에 정렬된 수평 차폐-연결 트렌치(105) 위의 트렌치(101)의 섹션(101-U) 및 그 아래의 대응하는 트렌치(101)의 섹션(101-L)을 도시한다. 유사하게, 수평 차폐-연결 트렌치(105)의 위 및 아래의 메사(102)의 이웃하는 섹션은 공통 y 축(즉, (Ym)) 상에 정렬된다.FIG. 2A shows an example shielded gate trench MOSFET device 200 with a continuous gate electrode around the gate electrode uninterrupted (i.e., uninterrupted) by a shield contact made to shield the poly below the gate electrode. . In an example implementation, device 200 may be fabricated using device mask layout 100, for example. In the example shown in FIG. 2A , device 200 has active trenches 101 and mesa 102 extending in the y direction, and laterally across trenches 101 and mesa 102 (e.g., x direction) extending horizontal shield-connection trenches 105 (side trenches). Corresponding sections of the active trench 101 (and mesa 102) extending in the y direction above and below the horizontal shield-connected trench 105 may be aligned with each other in the x direction (i.e., the trench above ( The section of 101 and the corresponding section of trench 101 below may share a common y-axis (e.g., axis Yt) and may not be staggered relative to each other in the x-direction. 2A shows, for example, a section 101-U of trench 101 above horizontal shield-connected trench 105 and the corresponding trench 101 below aligned on a common y axis (i.e., Yt). A section 101-L is shown. Similarly, neighboring sections of mesa 102 above and below horizontal shield-connected trench 105 are aligned on a common y axis (i.e., (Ym)).

예시적인 구현예에서, 절연체-라이닝된 전도성-플러그(116)의 측면을 따라 또는 그 주위에서 차폐-연결 트렌치(105)에 증착된 게이트 폴리는, 차폐-연결 트렌치(105)에 걸쳐 트렌치(101) 내의 게이트 전극의 구조적 및 전기적 연속성을 제공할 수 있다(즉, 상부 영역(10U)에 있는 트렌치(101)의 섹션 내의 게이트 폴리는 차폐-연결 트렌치(105)를 통해 하부 영역(10U)에 있는 트렌치(101)의 대응하는 섹션 내의 게이트 폴리와 연속적임).In an exemplary embodiment, the gate poly deposited in the shield-connected trench 105 along or about the sides of the insulator-lined conductive-plug 116 extends across the shield-connected trench 105 to form a trench 101 ) (i.e., the gate poly within a section of trench 101 in upper region 10U may provide structural and electrical continuity of the gate electrode in lower region 10U through shield-connected trench 105). continuous with the gate poly in the corresponding section of trench 101).

게이트 산화물(107)은 활성 트렌치(101) 및 차폐-연결 트렌치(105)에 접하는 메사(102)의 측벽 상에서 성장되거나 증착될 수 있다. 게이트 폴리(108)의 층은 활성 트렌치(101) 및 차폐-연결 트렌치(105)에 증착되어, 트렌치에 이전에 증착된 차폐 폴리의 층(차폐 폴리 층(111), 도 2b) 및 폴리-간 유전체(IPD) 층(112)(IPD 층(112), 도 2b) 위에 게이트 전극을 형성할 수 있다. 차폐 폴리의 층 및 IPD 층은 게이트 폴리(108) 아래에 매립되어 있기 때문에, 도 2a에서 보이지 않는다.Gate oxide 107 may be grown or deposited on the sidewalls of mesa 102 adjacent to active trench 101 and shield-connected trench 105. A layer of gate poly 108 is deposited in active trench 101 and shield-connected trench 105, forming a layer of shield poly previously deposited in the trench (shield poly layer 111, FIG. 2B) and inter-poly. A gate electrode may be formed on the dielectric (IPD) layer 112 (IPD layer 112, FIG. 2B). The layer of shielding poly and the IPD layer are buried beneath the gate poly 108 and are therefore not visible in FIG. 2A.

디바이스(200)에서, 매립된 차폐 폴리 층은 차폐-연결 트렌치(105)에서 게이트 폴리(108) 및 IPD(112)의 층을 통해 만들어진 수직 절연체-라이닝된 전도성-플러그(116)의 어레이(예: 어레이(116A))에 의해 접촉된다. 각각의 절연체-라이닝된 전도성-플러그(116)는 절연성 라이너에 의해 둘러싸인 전도성 중앙 부분을 포함할 수 있다. 예시적인 구현예에서, 절연성 라이너는 산화물(110)과 같은 절연성 재료로 만들어질 수 있고, 전도성 중앙 부분은 전도성 재료(109)(예: 텅스텐)로 만들어질 수 있다. 각각의 절연체-라이닝된 전도성-플러그의 전도성 재료(109)(예: 텅스텐)는 디바이스(200) 내의 게이트 폴리(108) 및 IPD 층(112) 아래에 매립된 차폐 폴리와 전기적으로 접촉할 수 있다. 수직 절연체-라이닝된 전도성-플러그(116)를 따른 그리고 그 주위의 게이트 폴리(108)는 차폐-연결 트렌치(105)에 걸쳐 활성 트렌치(101)에 형성된 게이트 전극의 전기적 연속성을 유지할 수 있다.In device 200, the buried shielding poly layer is an array of vertical insulator-lined conductive-plugs 116 (e.g. : is contacted by the array 116A). Each insulator-lined conductive-plug 116 may include a conductive central portion surrounded by an insulating liner. In an example implementation, the insulating liner may be made of an insulating material, such as oxide 110, and the conductive central portion may be made of a conductive material 109 (eg, tungsten). The conductive material 109 (e.g., tungsten) of each insulator-lined conductive-plug may be in electrical contact with a shielding poly buried beneath the gate poly 108 and IPD layer 112 within device 200. . Gate poly 108 along and around vertical insulator-lined conductive-plug 116 may maintain electrical continuity of the gate electrode formed in active trench 101 across shield-connected trench 105 .

매립된 차폐 폴리 층에 대한 전기적 컨택트는 적어도 하나의 절연체-라이닝된 전도성-플러그(116)가 차폐-연결 트렌치(105)에 배치된 폴리-간 유전체 층(112) 및 게이트 폴리 층(108)을 통과하여, 매립된 차폐 폴리 층에 도달함으로써 만들어진다.Electrical contact to the buried shield poly layer is made between the gate poly layer 108 and the inter-poly dielectric layer 112 with at least one insulator-lined conductive-plug 116 disposed in the shield-connection trench 105. It is created by passing through and reaching the embedded shielding poly layer.

예시적인 구현예에서, 차폐-연결 트렌치(105) 내의 수직 절연체-라이닝된 전도성-플러그(116)의 수는 차폐-연결 트렌치(105)에 의해 교차된 활성 트렌치(101)(또는 메사(102))의 수와 동일(또는 대략 동일)할 수 있다. 또한, 예시적인 구현예에서, 도 2a에 도시된 바와 같이, 상부 영역(10A)에 있는 메사(102)의 섹션과 하부 영역(10L)에 있는 메사(102)의 대응하는 섹션 사이의 공간에는 각각의 절연체-라이닝된 전도성-플러그(116)가 배치될 수 있다. 각각의 절연체-라이닝된 전도성-플러그(116)는 x 방향으로의 폭(Wo) 및 y 방향으로의 길이(Lo)를 갖는 직사각형 형상을 가질 수 있다. 예시적인 구현예에서, 전술한 바와 같이, 폭(Wo)은 메사(102)의 폭(Wm)보다 크거나, 그와 동일하거나, 그보다 작을 수 있다. 예를 들어, 도 2a에 도시된 예시적인 구현예에서, 폭(Wo)은 길이(Lo)보다 약 2배 내지 3배 클 수 있다.In an exemplary embodiment, the number of vertical insulator-lined conductive-plugs 116 in shield-connected trench 105 is greater than the number of active trenches 101 (or mesa 102) crossed by shield-connected trench 105. ) may be equal to (or approximately equal to) the number of Additionally, in an exemplary embodiment, as shown in FIG. 2A , the space between a section of mesa 102 in upper region 10A and a corresponding section of mesa 102 in lower region 10L each has An insulator-lined conductive-plug 116 may be disposed. Each insulator-lined conductive-plug 116 may have a rectangular shape with a width (Wo) in the x direction and a length (Lo) in the y direction. In an example implementation, as described above, the width Wo may be greater than, equal to, or less than the width Wm of the mesa 102. For example, in the example implementation shown in Figure 2A, the width (Wo) may be approximately 2 to 3 times greater than the length (Lo).

도 2b 및 도 2c는 디바이스(200)의 부분의 단면도를 도시한다. 도 2b는, 예를 들어 상부 영역(10A)에 있는 메사(102)의 섹션의 일부분, 하부 영역(10L)에 있는 메사(102)의 대응하는 섹션의 일부분, 차폐-연결 트렌치(105) 및 절연체-라이닝된 전도성-플러그(116)(메사(102)들 사이에 배치됨)를 가로지르는 단면도(z-y 평면에서 도 2a의 라인 A-A를 따라 취함)를 도시한다. 절연체-라이닝된 전도성-플러그(116)는 동심 절연 외부 부분(예: 산화물(110))에 의해 둘러싸인 전도성 중앙 부분(예: 전도성 재료(109))을 포함한다. 도 2b는 게이트 폴리(108) 및 IPD(112)를 통과하여 차폐-연결 트렌치(105) 내의 매립된 차폐 폴리 층(111)에 도달하는 절연체-라이닝된 전도성-플러그(116)를 도시한다. 절연체-라이닝된 전도성-플러그(116)의 전도성 중앙 부분의 전도성 재료(109)(예: 텅스텐)는 차폐-연결 트렌치(105) 내의 매립된 차폐 폴리 층(111)과 전기적으로 접촉한다. 매립된 차폐 폴리 층(111)은 유전체 층(예: 산화물 층(113))에 의해 차폐-연결 트렌치(105)의 바닥 및 측면으로부터 절연될 수 있다.2B and 2C show cross-sectional views of a portion of device 200. 2B illustrates, for example, a portion of a section of mesa 102 in upper region 10A, a portion of a corresponding section of mesa 102 in lower region 10L, shield-connection trench 105, and insulator. A cross-sectional view (taken along line A-A in FIG. 2A in the z-y plane) is shown across the -lined conductive-plug 116 (disposed between mesas 102). The insulator-lined conductive-plug 116 includes a conductive central portion (e.g., conductive material 109) surrounded by a concentric insulating outer portion (e.g., oxide 110). 2B shows the insulator-lined conductive-plug 116 passing through gate poly 108 and IPD 112 to reach buried shielding poly layer 111 in shield-connection trench 105. The conductive material 109 (e.g., tungsten) of the conductive central portion of the insulator-lined conductive-plug 116 is in electrical contact with the buried shielding poly layer 111 in the shield-connection trench 105. Buried shielding poly layer 111 may be insulated from the bottom and sides of shield-connected trench 105 by a dielectric layer (eg, oxide layer 113).

도 2c는 차폐-연결 트렌치(105)의 일부분 및 2개의 절연체-라이닝된 전도성-플러그(116)를 가로지르는, 예를 들어 그를 따른 단면도(z-x 평면에서 도 2a의 라인 B-B를 따라 취함)를 도시한다. 도 2c는, 예를 들어 게이트 폴리(108) 및 IPD(112)를 통과하여 차폐-연결 트렌치(105) 내의 매립된 차폐 폴리 층(111)에 도달하는 2개의 절연체-라이닝된 전도성-플러그(116)를 도시한다. 도 2b에서와 같이, 2개의 절연체-라이닝된 전도성 플러그(116) 각각은 동심 절연 외부 부분(예: 산화물(110))에 의해 둘러싸인 전도성 중앙 부분(예: 전도성 재료(109))을 포함한다. 전도성 재료(109)(예: 텅스텐)는 차폐-연결 트렌치(105) 내의 매립된 차폐 폴리 층(111)과 전기적으로 접촉한다.FIG. 2C shows a cross-sectional view (taken along line B-B in FIG. 2A in the z-x plane) across, for example, a portion of the shield-connection trench 105 and two insulator-lined conductive-plugs 116. do. 2C shows, for example, two insulator-lined conductive-plugs 116 passing through gate poly 108 and IPD 112 and reaching buried shielding poly layer 111 in shield-connection trench 105. ) is shown. 2B, each of the two insulator-lined conductive plugs 116 includes a conductive central portion (e.g., conductive material 109) surrounded by a concentric insulating outer portion (e.g., oxide 110). Conductive material 109 (eg, tungsten) is in electrical contact with buried shielding poly layer 111 in shield-connected trench 105.

전술한 바와 같이, 도 2a에 도시된 예시적인 구현예에서, 수평 차폐-연결 트렌치(105)의 위 및 아래에서 y 방향으로 연장되는 활성 트렌치(101)(및 메사(102))의 대응하는 섹션은 x 방향으로 서로 정렬되고, x 방향으로 서로에 대해 엇갈리게 되지 않는다. 차폐-연결 트렌치(105)와 길이방향 트렌치(101)가, 섹션이 엇갈리게 되지 않으면서 교차하면, 도 2a의 화살표(11)에 의해 도시된 바와 같이 트렌치의 4-방향(x-y) 교차 지점을 생성할 수 있다.As described above, in the example implementation shown in FIG. 2A , corresponding sections of active trench 101 (and mesa 102) extend in the y direction above and below horizontal shield-connected trench 105. are aligned with each other in the x-direction and are not offset relative to each other in the x-direction. When shield-connected trench 105 and longitudinal trench 101 intersect without the sections becoming staggered, they create a four-way (x-y) intersection point of the trenches, as shown by arrows 11 in Figure 2A. can do.

도 3은 수평 차폐-연결 트렌치에서의 게이트 전극 아래에서 폴리를 차폐하기 위해 만들어진 차폐 컨택트에 의해 방해받지 않고(예를 들어 중단되지 않고) 그 주위에서 연속적인 게이트 전극을 갖는 다른 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스(300)를 도시한다. 디바이스(300)에서, 수평 차폐-연결 트렌치(105)의 위 및 아래에서 y 방향으로 연장되는 활성 트렌치(101)(및 메사(102))의 대응하는 섹션은, 예를 들어 x 방향으로의 거리(DS)만큼, x 방향으로 서로에 대해 엇갈리게 된다. 차폐-연결 트렌치(105)는 길이방향 트렌치(101)의 엇갈린 섹션을 위한 종단 트렌치(termination trench)로서 작용할 수 있고, 도 3의 화살표(12)에 의해 도시된 바와 같이 트렌치의 3-방향(x-x-y) 교차 지점을 생성할 수 있다. 트렌치의 3-방향 교차 지점을 프로세싱하는 것은 일부 프로세싱 조건 하에서 트렌치의 4-방향 교차 지점(화살표(11), 도 2a)을 프로세싱하는 것보다 바람직할 수 있다.3 shows another exemplary shielded gate having a continuous gate electrode around the gate electrode uninterrupted (e.g., uninterrupted) by a shield contact made to shield the poly below the gate electrode in a horizontal shield-connected trench. A trench MOSFET device 300 is shown. In device 300, corresponding sections of active trench 101 (and mesa 102) extending in the y-direction above and below horizontal shield-connected trench 105 have distances in the x-direction, for example. They are offset from each other in the x direction by (DS). Shield-connection trench 105 can act as a termination trench for staggered sections of longitudinal trench 101 and can be used in three directions (x-x-y) of the trench, as shown by arrows 12 in FIG. 3 . ) Intersection points can be created. Processing a 3-way intersection of a trench may be preferable to processing a 4-way intersection of a trench (arrow 11, FIG. 2A) under some processing conditions.

도 4 및 도 5는 수평 차폐-연결 트렌치에서의 게이트 전극 아래에서 폴리를 차폐하기 위해 만들어진 차폐 컨택트에 의해 방해받지 않고 그 주위에서 연속적인 게이트 전극을 갖는 다른 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스(즉, 디바이스(400) 및 디바이스(500)의 각각)를 도시한다. 디바이스(400) 및 디바이스(500)에서, 디바이스(200)에서와 같이, 수평 차폐-연결 트렌치(105)의 위 및 아래에서 y 방향으로 연장되는 활성 트렌치(101)(및 메사(102))의 대응하는 섹션은 x 방향으로 서로 정렬되고, x 방향으로 서로에 대해 엇갈리게 되지 않는다. 그러나, 차폐-연결 트렌치(105) 내의 수직 절연체-라이닝된 전도성-플러그(116)의 수는 차폐-연결 트렌치(105)에 의해 교차된 활성 트렌치(101)(또는 메사(102))의 수보다 적을 수 있다.4 and 5 show another exemplary shielded gate trench MOSFET device (i.e. , device 400 and device 500, respectively) are shown. In device 400 and device 500, as in device 200, an active trench 101 (and mesa 102) extending in the y direction above and below horizontal shield-connected trench 105. Corresponding sections are aligned with each other in the x direction and are not staggered with respect to each other in the x direction. However, the number of vertical insulator-lined conductive-plugs 116 in the shield-connected trench 105 is greater than the number of active trenches 101 (or mesas 102) crossed by the shield-connected trench 105. You can write it down.

예시적인 구현예에서, 차폐-연결 트렌치(105) 내의 수직 절연체-라이닝된 전도성-플러그(116)의 수는 차폐-연결 트렌치(105)에 의해 교차된 활성 트렌치(101)(또는 메사(102))의 수의 약 절반일 수 있다.In an exemplary embodiment, the number of vertical insulator-lined conductive-plugs 116 in shield-connected trench 105 is greater than the number of active trenches 101 (or mesa 102) crossed by shield-connected trench 105. ) may be about half the number.

도 4에 도시된 예시적인 구현예(디바이스(400))에서, 각각의 절연체-라이닝된 전도성-플러그(116)는 (x 방향으로) 메사(102)의 Wm보다 큰 폭(Wo)을 가질 수 있다(예를 들어, Wo는 Wm의 약 2배 클 수 있음). 예시적인 구현예에서, Wo는 메사(102)의 폭(Wm) 및 트렌치(101)의 폭(Wt)의 합과 대략 동일하거나 그보다 더 클 수 있다. 또한, 예시적인 구현예에서, 도 4에 도시된 바와 같이, 각각의 절연체-라이닝된 전도성-플러그(116)는 상부 영역(10U)에 있는 한 쌍의 메사(102)의 섹션과 하부 영역(10L)에 있는 한 쌍의 메사(102)의 한 쌍의 대응하는 섹션 사이의 공간 내의 차폐-연결 트렌치(105)에 배치될 수 있다. 각각의 절연체-라이닝된 전도성-플러그(116)는 x 방향으로의 폭(Wo) 및 y 방향으로의 길이(Lo)를 갖는 직사각형 형상을 가질 수 있다. 예시적인 구현예에서, 전술한 바와 같이, 폭(Wo)은 메사(102)의 폭(Wm)보다 클 수 있다. 예를 들어, 도 4에 도시된 예시적인 구현예에서, 폭(Wo)은 2개의 메사의 폭(2Wm) 및 트렌치의 폭(Wt)과 대략 동일할 수 있으며, 즉, Wo는 2*Wm + Wt와 대략적으로 동일할 수 있다.In the example implementation shown in FIG. 4 (device 400), each insulator-lined conductive-plug 116 may have a width (Wo) greater than the Wm of the mesa 102 (in the x direction). (e.g. Wo can be about twice as large as Wm). In an example implementation, Wo may be approximately equal to or greater than the sum of the width of mesa 102 (Wm) and the width of trench 101 (Wt). Additionally, in an exemplary embodiment, as shown in FIG. 4, each insulator-lined conductive-plug 116 has a section of a pair of mesas 102 in the upper region 10U and a section of the lower region 10L. ) may be disposed in the shield-connected trench 105 in the space between a pair of corresponding sections of a pair of mesas 102 in ). Each insulator-lined conductive-plug 116 may have a rectangular shape with a width (Wo) in the x direction and a length (Lo) in the y direction. In an example implementation, the width Wo may be greater than the width Wm of the mesa 102, as described above. For example, in the example implementation shown in FIG. 4, the width (Wo) may be approximately equal to the width of the two mesas (2Wm) and the width of the trench (Wt), i.e., Wo is 2*Wm + It may be approximately the same as Wt.

도 5는 차폐-연결 트렌치(105) 내의 수직 컨택트 절연체-라이닝된 전도성-플러그(116)의 수가 활성 트렌치(101) 수의 약 절반인 디바이스의 또 다른 예시적인 구현예를 도시한다. 디바이스(500)에서, 각각의 절연체-라이닝된 전도성-플러그(116)는 (x 방향으로) 메사(102)의 폭(Wm)보다 더 작은 폭(Wo)을 가질 수 있다. 또한, 예시적인 구현예에서, 도 5에 도시된 바와 같이, 각각의 절연체-라이닝된 전도성-플러그(116)는 상부 영역(10A)에 있는 교호하는 메사(102)의 섹션과 하부 영역(10L)에 있는 교호하는 메사(102)의 대응하는 섹션 사이의 공간 내의 차폐-연결 트렌치(105)에 배치될 수 있다. 즉, 제1 메사(102)와 관련하여, 개구부 절연체-라이닝된 전도성-플러그는 상부 영역(10U)에 있는 제1 메사(102)의 섹션과 하부 영역(10L)에 있는 제1 메사(102)의 대응하는 섹션 사이의 공간 내의 차폐-연결 트렌치(105)에 배치될 수 있지만; 제2(이웃하는) 메사(102)와 관련하여, 절연체-라이닝된 전도성-플러그(116)는 제2 메사(102)의 상부 섹션과 하부 섹션 사이에 배치되지 않는다.Figure 5 shows another example implementation of a device in which the number of vertical contact insulator-lined conductive-plugs 116 in the shield-connected trenches 105 is approximately half the number of active trenches 101. In device 500, each insulator-lined conductive-plug 116 may have a width (Wo) that is less than the width (Wm) of mesa 102 (in the x direction). Additionally, in an exemplary embodiment, as shown in FIG. 5, each insulator-lined conductive-plug 116 has sections of alternating mesas 102 in upper region 10A and lower region 10L. may be placed in the shield-connecting trench 105 in the space between corresponding sections of alternating mesas 102 in . That is, with respect to the first mesa 102, the opening insulator-lined conductive-plug is connected to a section of the first mesa 102 in the upper region 10U and a section of the first mesa 102 in the lower region 10L. may be arranged in the shield-connection trench 105 in the space between corresponding sections of; With regard to the second (neighboring) mesa 102 , the insulator-lined conductive-plug 116 is not disposed between the upper and lower sections of the second mesa 102 .

도 1 내지 도 5에 도시된 예에서, 길이방향 활성 트렌치 및 메사(예: 트렌치(101) 및 메사(102))는 게이트 컨택트 영역(게이트 피드)으로부터 길이방향으로(예를 들어, y 축 또는 y 방향을 따라) 연장된다. 길이방향 활성 트렌치 및 메사는, 예를 들어 2개의 게이트 피드(예: 게이트 금속(710-1) 및 게이트 금속(710-2), 도 6 내지 도 8) 사이에서 연장될 수 있다. 복수의 길이방향 활성 트렌치 및 메사는, 예를 들어 단일 수평 차폐 연결 트렌치(105)에 의해 수직으로 횡단될 수 있고, 차폐 연결 트렌치(105)에 배치된 절연체-라이닝된 전도성-플러그의 단일 선형 어레이(예: 어레이(116A))는 디바이스 내의 차폐 폴리에 대한 차폐 컨택트를 만드는 데 사용된다.1-5, the longitudinal active trenches and mesas (e.g., trench 101 and mesa 102) extend longitudinally (e.g., along the y-axis or extends along the y direction). The longitudinal active trench and mesa may extend, for example, between two gate feeds (eg, gate metal 710-1 and gate metal 710-2, FIGS. 6-8). A plurality of longitudinal active trenches and mesas may be vertically traversed, for example, by a single horizontal shield connection trench 105, with a single linear array of insulator-lined conductive-plugs disposed in the shield connection trench 105. (e.g. array 116A) is used to make shielding contacts to the shielding poly within the device.

도 6, 도 7, 도 8 및 도 9는 다른 예시적인 구현예를 도시하고, 여기서 2개의 게이트 피드(예: 게이트 금속(710-1 및 710-2), 도 6 내지 도 8) 사이의 길이방향 활성 트렌치 및 메사(예: 트렌치(101) 및 메사(102))는 하나 초과의 수평 차폐-연결 트렌치에 의해 수직으로 횡단되고, 하나 초과의 절연체-라이닝된 전도성-플러그의 선형 어레이(예: 어레이(116A))는 디바이스 내의 수평 차폐-연결 트렌치에서 차폐 폴리에 대한 차폐 컨택트를 만드는 데 사용될 수 있다.6, 7, 8, and 9 illustrate other example implementations, wherein the length between two gate feeds (e.g., gate metals 710-1 and 710-2, FIGS. 6-8) Directional active trenches and mesas (e.g., trenches 101 and 102) are vertically traversed by more than one horizontal shield-connection trench and are formed by more than one linear array of insulator-lined conductive-plugs (e.g., Array 116A) may be used to make shield contacts to shield polys in horizontal shield-connected trenches within the device.

도 6은 게이트 전극 아래에서 폴리를 차폐하기 위해 만들어진 차폐 컨택트에 의해 방해받지 않고 그 주위에서 연속적인 게이트 전극을 갖는 다른 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스(600)를 도시한다. 도 6에 도시된 예에서, 디바이스(600)는 2개의 게이트 피드 사이에서 길이방향으로(예를 들어, y 방향을 따라) 평행하게 연장되는 제1 방향 타입의 활성 트렌치(101) 및 메사(102)를 포함한다. 2개의 게이트 피드는 활성 트렌치(101)의 단부 영역에서 게이트 전극 컨택트(예: 컨택트(702))에 연결된 게이트 금속(예: 게이트 금속(710-1) 및 게이트 금속(710-2))의 2개의 시트 또는 스트립에 의해 형성된다.Figure 6 shows another example shielded gate trench MOSFET device 600 with a continuous gate electrode around it unobstructed by a shield contact made to shield the poly under the gate electrode. In the example shown in FIG. 6 , device 600 includes an active trench 101 and a mesa 102 of the first direction type extending longitudinally (e.g., along the y direction) parallel between two gate feeds. ) includes. The two gate feeds are two gate feeds of gate metal (e.g., gate metal 710-1 and gate metal 710-2) connected to a gate electrode contact (e.g., contact 702) in the end region of active trench 101. It is formed by two sheets or strips.

제2 방향 타입의 제1 수평 차폐-연결 트렌치(105-1)(측면 트렌치)는 횡방향으로(예를 들어, x 방향을 따라) 측방향으로 연장되고, 대략 y 축 상의 위치(Y1)에서 트렌치(101) 및 메사(102)와 교차한다. 제2 방향 타입의 제2 수평 차폐-연결 트렌치(105-1)(측면 트렌치)는 길이방향에 직교하는 횡방향으로(예를 들어, x 방향을 따라) 측방향으로 연장되고, 대략 y 축 상의 위치(Y2)에서 트렌치(101) 및 메사(102)와 교차한다. 차폐-연결 트렌치(105-1 및 105-2)는 각각의 길이방향 트렌치(101) 및 각각의 메사(102)를 3개의 섹션으로 효과적으로 분할할 수 있다(예를 들어, 차폐-연결 트렌치(105-1)의 측면(y 방향으로 차폐-연결 트렌치(105-2)에 가까운 측면으로부터 멀리 떨어짐) 상의 제1 영역(예: 상부 영역(10U))에 있는 길이방향 트렌치(101)의 제1 섹션, y 방향으로의 차폐-연결 트렌치(105-1 및 105-2) 사이의 제2 영역(예: 중간 영역(10M))에 있는 길이방향 트렌치(101)의 제2 섹션, 및 차폐-연결 트렌치(105-2)의 측면(y 방향으로 차폐-연결 트렌치(105-1)에 가까운 측면으로부터 멀리 떨어짐) 상의 제3 영역(예: 하부 영역(10L))에 있는 트렌치(101)의 제3 섹션). 3개 영역 모두에서 메사(102) 상의 소스 컨택트 영역(103)은, 예를 들어 소스 금속(720)에 의해 접촉될 수 있다.The first horizontal shield-connecting trench 105-1 (side trench) of the second directional type extends laterally in the transverse direction (e.g., along the x direction) and approximately at a position Y1 on the y axis. Intersects trench 101 and mesa 102. The second horizontal shield-connection trench 105-1 (side trench) of the second direction type extends laterally in a transverse direction perpendicular to the longitudinal direction (e.g., along the x direction) and approximately on the y axis. Intersects trench 101 and mesa 102 at location Y2. Shield-connected trenches 105-1 and 105-2 may effectively divide each longitudinal trench 101 and each mesa 102 into three sections (e.g., shield-connected trench 105 A first section of the longitudinal trench 101 in a first region (e.g. upper region 10U) on the side of -1) (away from the side closer to the shield-connected trench 105-2 in y direction). , a second section of longitudinal trench 101 in a second region (e.g., intermediate region 10M) between shield-connected trenches 105-1 and 105-2 in the y direction, and a shield-connected trench. A third section of trench 101 in a third region (e.g., lower region 10L) on the side of 105-2 (away from the side closer to shield-connected trench 105-1 in the y direction). ). Source contact area 103 on mesa 102 in all three areas may be contacted, for example, by source metal 720.

트렌치(101)와 메사(102)의 섹션 및 수평 차폐-연결 트렌치(105-1 및 105-2)의 위(예: 상부 영역(10U)), 사이(예: 중간 영역(10M)), 및 아래(예: 하부 영역(10L))에서 y 방향으로 연장되는 활성 트렌치(101)(및 메사(102))의 대응하는 섹션은 x 방향으로 서로 정렬될 수 있다(즉, 수평 차폐 연결 트렌치(105-1) 위의 트렌치(101)의 제1 섹션, 수평 차폐 연결 트렌치(105-1 및 105-2) 사이의 트렌치(101)의 제2 섹션, 및 수평 차폐 연결 트렌치(105-2) 아래의 대응하는 트렌치(101)의 제3 섹션은 공통 y 축(예컨대, 축(Yt))을 공유할 수 있고, x 방향으로 서로에 대해 엇갈리게 되지 않을 수 있음). 도 6은, 예를 들어 수평 차폐-연결 트렌치(105-1) 위의 트렌치(101)의 트렌치 섹션(101-U), 수평 차폐-연결 트렌치(105-1 및 105-2) 사이의 트렌치(101)의 트렌치 섹션(101-M) 및 수평 차폐-연결 트렌치(105-2) 아래의 트렌치(101)의 트렌치 섹션(101-L)이 모두 공통 y 축(즉, Yt) 상에 정렬된 것을 도시한다. 유사하게, 수평 차폐-연결 트렌치(105-1 및 105-2) 위, 사이, 및 아래의 메사(102)의 이웃하는 섹션은 모두 공통 y 축(즉, Ym) 상에 정렬된다. 디바이스(600)에서, 디바이스(200)에서와 같이, 수평 차폐-연결 트렌치(105-1 및 105-2)의 위(예: 트렌치 섹션(10-U)), 사이(예: 트렌치 섹션(10-M)), 및 아래(예: 트렌치 섹션(10-L))에서 y 방향으로 연장되는 활성 트렌치(101)(및 메사(102))의 대응하는 섹션은 x 방향으로 서로 정렬되고, x 방향으로 서로에 대해 엇갈리게 되지 않는다.Above (e.g., upper region 10U), between (e.g., middle region 10M), and sections of trench 101 and mesa 102 and horizontal shield-connected trenches 105-1 and 105-2. Corresponding sections of active trench 101 (and mesa 102) extending in the y-direction below (e.g., lower region 10L) may be aligned with each other in the x-direction (i.e., horizontal shield connection trench 105 -1) a first section of the trench 101 above, a second section of the trench 101 between the horizontal shield connection trenches 105-1 and 105-2, and below the horizontal shield connection trench 105-2 The third section of the corresponding trench 101 may share a common y-axis (e.g., axis Yt) and may not be staggered relative to each other in the x-direction. 6 shows, for example, a trench section 101-U of trench 101 above horizontal shield-connected trench 105-1, trench between horizontal shield-connected trenches 105-1 and 105-2 ( The trench section 101-M of 101 and the trench section 101-L of trench 101 below the horizontal shield-connected trench 105-2 are both aligned on a common y axis (i.e., Yt). It shows. Similarly, neighboring sections of mesa 102 above, between, and below horizontal shield-connected trenches 105-1 and 105-2 are all aligned on a common y axis (i.e., Ym). In device 600, as in device 200, above (e.g., trench section 10-U) or between (e.g., trench section 10) horizontal shield-connected trenches 105-1 and 105-2. -M)), and corresponding sections of active trench 101 (and mesa 102) extending in the y direction below (e.g., trench section 10-L) are aligned with each other in the x direction, and So they don't conflict with each other.

예시적인 구현예에서, 두 수평 차폐-연결 트렌치(105-1 및 105-2) 모두는 디바이스 내의 게이트 폴리 아래에 매립된 차폐 폴리와 접촉하기 위한 영역으로 사용될 수 있다. 예를 들어, 절연체-라이닝된 전도성-플러그(116)의 어레이(116A)는 트렌치(105-1)에 배치될 수 있고, 절연체-라이닝된 전도성-플러그(116)의 어레이(116B)는 차폐 폴리 컨택트를 만들기 위해 트렌치(105-2)에 배치될 수 있다. 2개의 수평 차폐-연결 트렌치(105-1 및 105-2)를 갖는 것은, 단일 차폐-연결 트렌치만을 사용하여 디바이스에서 만들어질 수 있는 차폐 컨택트의 수와 비교하여, 만들어질 수 있는 차폐 컨택트의 수를 증가시킬 수 있다. 예시적인 구현예에서, 소스 금속(720)은 2개의 수평 차폐-연결 트렌치(105-1 및 105-2)에 형성된 차폐 컨택트에 연결하는 데 사용될 수 있다.In an example implementation, both horizontal shield-connection trenches 105-1 and 105-2 may be used as areas for contacting a shield poly buried beneath the gate poly in the device. For example, array 116A of insulator-lined conductive-plugs 116 may be disposed in trench 105-1 and array 116B of insulator-lined conductive-plugs 116 may be disposed in the shielding poly. It may be placed in trench 105-2 to make contact. Having two horizontal shield-connection trenches 105-1 and 105-2 increases the number of shield contacts that can be made compared to the number of shield contacts that can be made in the device using only a single shield-connection trench. can increase. In an example implementation, source metal 720 may be used to connect shield contacts formed in two horizontal shield-connected trenches 105-1 and 105-2.

예시적인 구현예에서, 디바이스(200)(도 2a 내지 도 2c)를 참조하여 전술한 바와 같이, 디바이스(600)에서, 절연체-라이닝된 전도성-플러그(116)의 측면을 따라 또는 그 주위에서 차폐-연결 트렌치(105-1 및 105-2)에 증착된 게이트 폴리는 차폐-연결 트렌치(105-1 및 105-2)에 걸쳐 트렌치(101) 내의 게이트 전극의 구조적 및 전기적 연속성을 제공할 수 있다.In an example implementation, as described above with reference to device 200 (FIGS. 2A-2C), in device 600, a shielding is provided along or around the sides of the insulator-lined conductive-plug 116. -Gate poly deposited in connection trenches 105-1 and 105-2 may provide structural and electrical continuity of the gate electrode in trench 101 across shield-connection trenches 105-1 and 105-2. .

디바이스(200)를 참조하여 전술한 바와 같이, 디바이스(600) 내의 매립된 차폐 폴리 층은 차폐-연결 트렌치(105-1 및 105-2)에서 게이트 폴리(108)의 층(도 2a)을 통해 만들어진 수직 절연체-라이닝된 전도성-플러그(116)의 어레이(116A 및 116B)에 의해 접촉될 수 있다. 각각의 절연체-라이닝된 전도성-플러그(116)는 내부 개구부(16)를 형성하기 위해 절연체(예: 산화물(110), 도 2a)로 라이닝될 수 있다. 내부 개구부(16)는 전도성 재료(예: 전도성 재료(109), 도 2a 내지 도 2c)로 충전되어, 디바이스(600)에서 게이트 폴리(108) 아래에 매립된 차폐 폴리와 접촉할 수 있다. 수직 컨택트 절연체-라이닝된 전도성-플러그(116)를 따라 그리고 그 주위에 배치된 게이트 폴리(108)는 디바이스(600) 내의 차폐-연결 트렌치(105-1 및 105-2)에 걸쳐 활성 트렌치(101)에 형성된 게이트 전극의 전기적 연속성을 유지한다.As described above with reference to device 200, the buried shield poly layer within device 600 is connected through a layer of gate poly 108 (FIG. 2A) in shield-connected trenches 105-1 and 105-2. Contact may be made by arrays 116A and 116B of vertical insulator-lined conductive-plugs 116. Each insulator-lined conductive-plug 116 may be lined with an insulator (e.g., oxide 110, FIG. 2A) to form an interior opening 16. Internal opening 16 may be filled with a conductive material (e.g., conductive material 109, FIGS. 2A-2C) to contact a shielding poly buried under gate poly 108 in device 600. Gate poly 108 disposed along and around vertical contact insulator-lined conductive-plug 116 forms active trench 101 across shield-connected trenches 105-1 and 105-2 within device 600. ) maintains the electrical continuity of the gate electrode formed in

도 6을 참조하여 전술한 바와 같이, 디바이스(600)에서, 수평 차폐-연결 트렌치(105-1 및 105-2)의 위(예: 트렌치 섹션(10-U)), 사이(예: 트렌치 섹션(10-M)), 및 아래(예: 트렌치 섹션(10-L))에서 y 방향으로 연장되는 활성 트렌치(101)(및 메사(102))의 대응하는 섹션은 x 방향으로 서로 정렬되고, x 방향으로 서로에 대해 엇갈리게 되지 않는다.As described above with reference to FIG. 6 , at device 600, above (e.g., trench section 10-U) and between (e.g., trench sections) horizontal shield-connected trenches 105-1 and 105-2. (10-M)), and corresponding sections of active trench 101 (and mesa 102) extending in the y direction below (e.g., trench section 10-L) are aligned with each other in the x direction; They are not offset relative to each other in the x-direction.

도 7은, 디바이스(600)와 같이 활성 트렌치(101) 및 메사(102)와 수직으로 교차하는 2개의 차폐-연결 트렌치(105-1 및 105-2)를 갖는, 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스(700)를 도시한다. 그러나, 디바이스(700)에서는, 디바이스(600)와 달리, 2개의 차폐-연결 트렌치(105-1 및 105-2)가 활성 트렌치(101)의 섹션에 대한 종단 트렌치로 구성된다. 또한, 2개의 수평 차폐-연결 트렌치(105-1 및 105-2) 사이에서 y 방향으로 연장되는 활성 트렌치(101)(및 메사(102))의 섹션(예: 트렌치 섹션(10-M))은, 2개의 수평 차폐-연결 트렌치(105-1 및 105-2)의 위 및 아래의 트렌치 섹션(예: 트렌치 섹션(10-U 및 10-L))에 대하여 x 방향으로 엇갈리게 된다. 도 7에서, 상이한 트렌치 섹션들 사이의 엇갈림 거리(stagger distance)는 x 방향으로의 거리(DS)로 표시된다. 즉, 중간 섹션 길이방향 트렌치(예: 트렌치 섹션(10-M) 내의 트렌치(101-M))는 제1 섹션 및 제2 섹션 길이방향 트렌치(예: 트렌치(101-U 및 101-L))에 대해 제1 및 제2 측방향 트렌치(예: 수평 차폐-연결 트렌치(105-1 및 105-2))와 평행한 엇갈림 거리(DS)만큼 오프셋된다. 활성 트렌치 섹션을 엇갈리게 하면 대형 (4-방향) 트렌치 교차 지점을 프로세싱할 필요가 없다.7 shows an exemplary shielded gate trench MOSFET having two shield-connected trenches 105-1 and 105-2 perpendicularly intersecting active trench 101 and mesa 102, such as device 600. A device 700 is shown. However, in device 700, unlike device 600, two shield-connected trenches 105-1 and 105-2 are configured as termination trenches for sections of active trench 101. Additionally, a section of the active trench 101 (and mesa 102) extending in the y direction between two horizontal shield-connected trenches 105-1 and 105-2 (e.g., trench section 10-M). are staggered in the x-direction with respect to the trench sections above and below the two horizontal shield-connection trenches 105-1 and 105-2 (e.g., trench sections 10-U and 10-L). In Figure 7, the stagger distance between different trench sections is expressed as the distance in x direction (DS). That is, the middle section longitudinal trench (e.g., trench 101-M within trench section 10-M) is the first section and the second section longitudinal trench (e.g., trenches 101-U and 101-L). is offset by a stagger distance DS parallel to the first and second lateral trenches (e.g., horizontal shield-connection trenches 105-1 and 105-2). Staggering the active trench sections eliminates the need to process large (4-way) trench intersections.

예시적인 구현예에서, 차폐 폴리 컨택트를 만들기 위한 영역을 생성하기 위해 트렌치(101) 및 메사(102)를 가로막고 횡단하는(즉, 가로지르는) 데 사용되는 수평 트렌치(예: 차폐-연결 트렌치(105))는, 각각이 소수의 트렌치(101) 및 메사(102)(예: 2 내지 5개의 트렌치(101))만을 횡단하는, 다수의 짧은 길이의 불연속적 트렌치 세그먼트를 포함할 수 있다. 또한, 이러한 짧은 길이의 수평 트렌치 세그먼트는 디바이스 레이아웃 내의 상이한 위치에 있는 소수의 트렌치(101)를 횡단할 수 있다.In an exemplary embodiment, a horizontal trench (e.g., a shield-connecting trench 105) is used to intercept and traverse (i.e., traverse) trench 101 and mesa 102 to create an area for making a shield poly contact. )) may comprise a number of short-length, discontinuous trench segments, each traversing only a few trenches 101 and mesa 102 (e.g., 2 to 5 trenches 101 ). Additionally, these short length horizontal trench segments may traverse a small number of trenches 101 at different locations within the device layout.

도 8은 짧은 길이의 수평 트렌치 세그먼트가 소수의 활성 트렌치와 수직으로 교차하고 그를 횡단하여 차폐 폴리 컨택트를 만들기 위한 측면 영역을 생성하는, 예시적인 차폐형 게이트 트렌치 MOSFET 디바이스(800)를 도시한다.FIG. 8 shows an example shielded gate trench MOSFET device 800 in which a short length of horizontal trench segment intersects perpendicularly with a few active trenches and traverses them to create a side area for making a shielding poly contact.

디바이스(600 및 700)와 같이, 디바이스(800)는 2개의 게이트 피드 사이에서 y 방향으로 뻗어있는 활성 트렌치(101) 및 메사(102)를 포함할 수 있다. 2개의 게이트 피드는 활성 트렌치(101)의 단부 영역에서 게이트 전극 컨택트(예: 컨택트(702))에 연결된 게이트 금속(예: 게이트 금속(710-1) 및 게이트 금속(710-2))의 2개의 시트 또는 스트립에 의해 형성된다.Like devices 600 and 700, device 800 may include an active trench 101 and mesa 102 extending in the y direction between two gate feeds. The two gate feeds are two gate feeds of gate metal (e.g., gate metal 710-1 and gate metal 710-2) connected to a gate electrode contact (e.g., contact 702) in the end region of active trench 101. It is formed by two sheets or strips.

제1의 짧은 길이의 차폐-연결 트렌치(105-3)는 대략 y 축 상의 위치(Y1)에서 트렌치(101-1, 101-2 및 101-c)(및 메사(102-1 및 102-2))에 걸쳐 측방향으로(예를 들어, x 방향으로) 연장된다. 제2의 짧은 길이의 차폐-연결 트렌치(105-4)는 대략 y 축 상의 위치(Y2)에서 트렌치(101-c, 101-3 및 101-4)(및 메사(102-3 및 102-4))에 걸쳐 측방향으로(예를 들어, x 방향으로) 연장된다.The first short length shield-connected trench 105-3 is adjacent to trenches 101-1, 101-2 and 101-c (and mesas 102-1 and 102-2) at approximately position Y1 on the y-axis. )) extends laterally (e.g., in the x direction). A second short length of shield-connected trench 105-4 is adjacent to trenches 101-c, 101-3 and 101-4 (and mesas 102-3 and 102-4) at approximately position Y2 on the y-axis. )) extends laterally (e.g., in the x direction).

도 8에 도시된 바와 같이, 짧은 길이의 차폐-연결 트렌치(105-3)는 각각의 길이방향 트렌치(101-1 및 101-2) 및 각각의 메사(102-1 및 102-2)를 2개의 섹션(예를 들어, y 방향으로 차폐-연결 트렌치(105-3) 위의 상부 영역(예: 영역(12U))에 있는 상부 섹션, 및 y 방향으로 차폐-연결 트렌치(105-3) 아래의 하부 영역(예: 영역(12L))에 있는 하부 섹션을 가짐)으로 효과적으로 분할한다. 짧은 길이의 차폐-연결 트렌치(105-4)는 각각의 길이방향 트렌치(101-3 및 101-4) 및 각각의 메사(102-3 및 102-4)를 2개의 섹션(예를 들어, y 방향으로 차폐-연결 트렌치(105-4) 위의 상부 영역(예: 영역(14U))에 있는 상부 섹션, 및 y 방향으로 차폐-연결 트렌치(105-4) 아래의 하부 영역(예: 영역(14L))에 있는 하부 섹션을 가짐)으로 효과적으로 분할한다.As shown in Figure 8, the short length shield-connected trench 105-3 connects each longitudinal trench 101-1 and 101-2 and each mesa 102-1 and 102-2 to 2 sections, e.g., an upper section in an upper region (e.g., region 12U) above shield-connected trench 105-3 in the y direction, and below shield-connected trench 105-3 in the y direction. effectively divides into a lower region (e.g., with a lower section in region 12L). The short length shield-connected trench 105-4 divides each longitudinal trench 101-3 and 101-4 and each mesa 102-3 and 102-4 into two sections (e.g., y an upper section in the upper region (e.g., region 14U) above the shield-connected trench 105-4 in the direction, and a lower region (e.g., region (14U)) below the shield-connected trench 105-4 in the y direction. 14L)), with the subsection at 14L)).

짧은 길이의 차폐-연결 트렌치(105-3 및 105-4)는, 이들의 제한된 길이 또는 면적으로 인해, 디바이스(800)에서 차폐 폴리 컨택트를 만들기 위한 제한된 수의 절연체-라이닝된 전도성-플러그(116)만을 수용할 수 있다. 예를 들어, 2개의 절연체-라이닝된 전도성-플러그(116)를 각각 포함하는 어레이(116C) 및 어레이(116D)는 짧은 길이의 차폐-연결 트렌치(105-3 및 105-4)에 각각 배치될 수 있다. 그러나, 짧은 길이의 차폐 연결 트렌치(105-3 및 105-4)가 사용될 수 있는 위치(예: 위치(Y1 및 Y2))의 다양성 및 결과적으로 차폐 폴리 컨택트를 만들기 위한 절연체-라이닝된 전도성-플러그(116)의 위치의 다양성은, 디바이스 설계 유연성 및 프로세싱 견고성을 초래할 수 있다.The short length of the shield-connecting trenches 105-3 and 105-4, due to their limited length or area, allows for a limited number of insulator-lined conductive-plugs 116 to make shielding poly contacts in the device 800. ) can only be accepted. For example, arrays 116C and 116D, each comprising two insulator-lined conductive-plugs 116, may be placed in short length shield-connection trenches 105-3 and 105-4, respectively. You can. However, the variety of positions in which the short length shield connection trenches 105-3 and 105-4 can be used (e.g. positions Y1 and Y2) and consequently insulator-lined conductive-plugs to create shielded poly contacts. The diversity of positions of (116) can result in device design flexibility and processing robustness.

예시적인 구현예에서, MOSFET 디바이스는 게이트 피드로부터 반도체 기판에 걸쳐 길이방향으로 연장되는 길이방향 트렌치 및 길이방향 메사의 세트를 포함한다. 디바이스는, 게이트 피드로부터 제1 거리에서 길이방향 트렌치 및 길이방향 메사의 세트 중 적어도 하나와 수직으로 교차하는 제1 측방향 트렌치로서, 길이방향 트렌치의 세트 중 교차된 적어도 하나와 유체 연통하는, 제1 측방향 트렌치, 및 게이트 피드로부터 제2 거리에서 반도체 기판 내의 길이방향 트렌치 및 길이방향 메사의 세트 중 적어도 하나와 수직으로 교차하는 제2 측방향 트렌치로서, 길이방향 트렌치의 세트 중 교차된 적어도 하나와 유체 연통하는, 제2 측방향 트렌치를 더 포함한다.In an example implementation, the MOSFET device includes a set of longitudinal trenches and longitudinal mesas extending longitudinally from a gate feed across the semiconductor substrate. The device includes a first lateral trench that perpendicularly intersects at least one of the set of longitudinal trenches and longitudinal mesas at a first distance from the gate feed, the first lateral trench being in fluid communication with the intersected at least one of the set of longitudinal trenches. 1 lateral trench, and a second lateral trench that perpendicularly intersects at least one of the set of longitudinal trenches and longitudinal mesas in the semiconductor substrate at a second distance from the gate feed, wherein at least one of the set of longitudinal trenches intersects and a second lateral trench in fluid communication with.

MOSFET 디바이스에서, 차폐 폴리 층은 길이방향 트렌치 및 제1 및 제2 측방향 트렌치의 세트에 배치된다. 길이방향 트렌치 및 측방향 트렌치의 세트에서 차폐 폴리 층 위에는 폴리-간 유전체 층(IPD) 및 게이트 폴리 층이 배치된다.In a MOSFET device, the shielding poly layer is disposed in a longitudinal trench and a set of first and second lateral trenches. An inter-poly dielectric layer (IPD) and a gate poly layer are disposed over the shielding poly layer in a set of longitudinal and lateral trenches.

또한, MOSFET 디바이스에서, 차폐 폴리 층에 대한 제1 전기적 컨택트는 제1 측방향 트렌치에 배치된 폴리-간 유전체 층 및 게이트 폴리 층을 통과하는 제1 절연체-라이닝된 전도성-플러그에 의해 만들어지고, 차폐 폴리 층에 대한 제2 전기적 컨택트는 제2 측방향 트렌치에 배치된 폴리-간 유전체 층 및 게이트 폴리 층을 통과하는 제2 절연체-라이닝된 전도성-플러그에 의해 만들어진다.Additionally, in the MOSFET device, a first electrical contact to the shielding poly layer is made by a first insulator-lined conductive-plug passing through the gate poly layer and an inter-poly dielectric layer disposed in the first lateral trench; A second electrical contact to the shielding poly layer is made by a second insulator-lined conductive-plug passing through the gate poly layer and the inter-poly dielectric layer disposed in the second lateral trench.

MOSFET 디바이스에서, 제1 측방향 트렌치에 의해 교차된 길이방향 트렌치의 세트 중 적어도 하나에 배치된 게이트 폴리는, 제1 측방향 트렌치에 배치된 폴리-간 유전체 층 및 게이트 폴리 층을 통과하는 제1 절연체-라이닝된 전도성-플러그에 의해 만들어진 차폐 폴리 층에 대한 전기적 컨택트에 의해 중단되지 않는 디바이스의 연속적인 게이트 전극을 형성한다. 또한, 제2 측방향 트렌치에 의해 교차된 길이방향 트렌치의 세트 중 적어도 하나에 배치된 게이트 폴리는, 제2 측방향 트렌치에 배치된 폴리-간 유전체 층 및 게이트 폴리 층을 통과하는 제1 절연체-라이닝된 전도성-플러그에 의해 만들어진 차폐 폴리 층에 대한 전기적 컨택트에 의해 중단되지 않는 디바이스의 연속적인 게이트 전극을 형성한다.In a MOSFET device, a gate poly disposed in at least one of the set of longitudinal trenches crossed by the first lateral trench includes a first inter-poly dielectric layer disposed in the first lateral trench and a first poly dielectric layer passing through the gate poly layer. It forms a continuous gate electrode of the device, uninterrupted by electrical contact to the shielding poly layer made by the insulator-lined conductive-plug. Additionally, the gate poly disposed in at least one of the set of longitudinal trenches intersected by the second lateral trench comprises an inter-poly dielectric layer disposed in the second lateral trench and a first insulator passing through the gate poly layer - It forms a continuous gate electrode of the device, uninterrupted by electrical contact to the shielding poly layer made by the lined conductive-plug.

MOSFET 디바이스의 일부 예시적인 구현예에서, 제1 측방향 트렌치에 의해 제1 거리에서 교차된 길이방향 트렌치의 세트 중 적어도 하나는, 제2 측방향 트렌치에 의해 제2 거리에서 교차된 적어도 하나의 길이방향 트렌치와는 상이한 길이방향 트렌치의 세트이다.In some example implementations of the MOSFET device, at least one of the set of longitudinal trenches crossed at a first distance by the first lateral trench includes at least one length crossed at a second distance by the second lateral trench. It is a set of longitudinal trenches that are different from directional trenches.

MOSFET 디바이스의 일부 예시적인 구현예에서, 제1 측방향 트렌치에 의해 제1 거리에서 교차된 길이방향 트렌치의 세트 중 적어도 하나는, 제2 측방향 트렌치에 의해 제2 거리에서 교차된 길이방향 트렌치의 세트 중 하나와 동일하다.In some example implementations of the MOSFET device, at least one of the set of longitudinal trenches crossed at a first distance by the first lateral trench is a set of longitudinal trenches crossed at a second distance by the second lateral trench. Same as one of the sets.

MOSFET 디바이스의 일부 예시적인 구현예에서, 제1 측방향 트렌치에 의해 제1 거리에서 교차되고 제2 측방향 트렌치에 의해 제2 거리에서 교차된 길이방향 트렌치의 세트 중 적어도 하나는, 제1 측방향 섹션의 측면 상의 제1 섹션 길이방향 트렌치, 제1 및 제2 측방향 트렌치 사이의 중간 섹션 길이방향 트렌치, 및 제2 측방향 트렌치의 측면 상의 제3 섹션 길이방향 트렌치로 분할된다. 디바이스의 일부 예시적인 구현예에서, 중간 섹션 길이방향 트렌치는 제1 섹션 및 제2 섹션 길이방향 트렌치에 대해 제1 및 제2 측방향 트렌치와 평행한 엇갈림 거리만큼 오프셋된다.In some example implementations of the MOSFET device, at least one of the set of longitudinal trenches crossed at a first distance by a first lateral trench and crossed at a second distance by a second lateral trench comprises a first lateral trench It is divided into a first section longitudinal trench on the side of the section, a mid-section longitudinal trench between the first and second lateral trenches, and a third section longitudinal trench on the side of the second lateral trench. In some example implementations of the device, the middle section longitudinal trench is offset relative to the first and second section longitudinal trenches by a staggered distance parallel to the first and second lateral trenches.

도 9는 차폐형 게이트 트렌치 MOSFET 디바이스에서 차폐 전극 저항을 감소시키기 위한 예시적인 방법(900)을 도시한다.9 shows an example method 900 for reducing shield electrode resistance in a shielded gate trench MOSFET device.

방법(900)은 반도체 기판에 제1 타입의 복수의 트렌치를 정의하는 단계(910)를 포함한다. 제1 타입의 복수의 트렌치는 (예를 들어, 게이트 피드 영역으로부터) 길이방향으로 연장된다. 방법(900)은 측방향으로 연장되고 제1 타입의 복수의 트렌치와 교차하는 제2 타입의 트렌치를 정의하는 단계(920)를 더 포함한다. 제2 타입의 트렌치는 교차된 제1 타입의 복수의 트렌치 각각과 유체 연통한다. 방법(900)은 제1 타입의 복수의 트렌치 및 제2 타입의 트렌치에 차폐 폴리 층을 배치하는 단계(930), 제1 타입의 복수의 트렌치 및 제2 타입의 트렌치 내의 차폐 폴리 층 위에 폴리-간 유전체 층(IPL) 및 게이트 폴리 층을 배치하는 단계(940), 및 제2 타입의 트렌치에 배치된 폴리-간 유전체 층 및 게이트 폴리 층 내의 개구부를 통해 차폐 폴리 층에 대한 전기적 컨택트를 형성하는 단계(950)를 더 포함한다.Method 900 includes defining 910 a plurality of trenches of a first type in a semiconductor substrate. The plurality of trenches of the first type extend longitudinally (eg, from the gate feed region). Method 900 further includes defining 920 a second type of trench that extends laterally and intersects a plurality of trenches of the first type. The trenches of the second type are in fluid communication with each of the plurality of trenches of the first type crossed. Method 900 includes disposing 930 a shielding poly layer in a plurality of trenches of the first type and a plurality of trenches of a second type, comprising placing a poly-layer over the shielding poly layer in the plurality of trenches of the first type and the trenches of the second type. Disposing (940) an inter-dielectric layer (IPL) and a gate poly layer, and forming electrical contact to the shielding poly layer through an opening in the inter-poly inter-dielectric layer and gate poly layer disposed in the second type of trench. It further includes step 950.

방법(900)에서, 개구부를 통해 차폐 폴리 층에 대한 전기적 컨택트를 형성하는 단계는 절연체(예: 산화물)로 개구부를 라이닝하고, 개구부에 금속(예: 텅스텐), 금속 합금, 금속 규화물, 또는 전도성 폴리실리콘 중 하나를 배치하는 단계를 포함한다.In method 900, forming electrical contact to the shielding poly layer through the opening includes lining the opening with an insulator (e.g., an oxide) and inserting a metal (e.g., tungsten), metal alloy, metal silicide, or conductive material into the opening. and placing one of the polysilicon.

방법은 반도체 기판에 제1 타입의 복수의 트렌치를 정의하는 단계로서, 제1 타입의 복수의 트렌치는 길이방향으로 연장되는, 단계; 측방향으로 연장되고 제1 타입의 복수의 트렌치와 교차하는 제2 타입의 트렌치를 정의하는 단계로서, 제2 타입의 트렌치는 교차된 제1 타입의 복수의 트렌치 각각과 유체 연통하는, 단계; 제1 타입의 복수의 트렌치 및 제2 타입의 트렌치에 차폐 폴리 층을 배치하는 단계; 제1 타입의 복수의 트렌치 및 제2 타입의 트렌치 내의 차폐 폴리 층 위에 폴리-간 유전체 층(IPL) 및 게이트 폴리 층을 배치하는 단계; 및 제2 타입의 트렌치에 배치된 폴리-간 유전체 층 및 게이트 폴리 층 내의 개구부를 통해 차폐 폴리 층에 대한 전기적 컨택트를 형성하는 단계를 포함한다.The method includes defining a plurality of trenches of a first type in a semiconductor substrate, wherein the plurality of trenches of the first type extend longitudinally; defining a second type of trench that extends laterally and intersects a plurality of trenches of the first type, wherein the second type of trench is in fluid communication with each of the intersected plurality of trenches of the first type; disposing a shielding poly layer in the plurality of trenches of the first type and the plurality of trenches of the second type; Disposing an inter-poly dielectric layer (IPL) and a gate poly layer over the shielding poly layer in the plurality of trenches of the first type and the trench of the second type; and forming electrical contact to the shielding poly layer through an opening in the gate poly layer and the inter-poly dielectric layer disposed in the second type of trench.

전술한 방법에서, 개구부를 통해 차폐 폴리 층에 대한 전기적 컨택트를 형성하는 단계는 절연체로 개구부를 라이닝하는 단계를 포함한다.In the method described above, forming electrical contact to the shielding poly layer through the opening includes lining the opening with an insulator.

전술한 방법에서, 개구부를 통해 차폐 폴리 층에 대한 전기적 컨택트를 형성하는 단계는 개구부에 금속, 금속 합금, 금속 규화물, 또는 전도성 폴리실리콘 중 하나를 배치하는 단계를 포함한다.In the above-described method, forming electrical contact to the shielding poly layer through the opening includes disposing one of a metal, metal alloy, metal silicide, or conductive polysilicon in the opening.

전술한 방법에서, 개구부를 통해 차폐 폴리 층에 대한 전기적 컨택트를 형성하는 단계는 개구부에 텅스텐을 배치하는 단계를 포함한다.In the method described above, forming electrical contact to the shielding poly layer through the opening includes disposing tungsten in the opening.

본원에 개시된 특정 구조적 및 기능적 세부사항은 예시적인 실시예를 기술하기 위한 목적으로 단지 대표적인 것일 뿐이다. 그러나, 예시적인 실시예는 많은 대안적인 형태로 구현될 수 있으며, 본원에 제시된 실시예만으로 제한되는 것으로 해석되어서는 안 된다.Certain structural and functional details disclosed herein are representative only for purposes of describing exemplary embodiments. However, the exemplary embodiments may be implemented in many alternative forms and should not be construed as limited to the embodiments set forth herein.

차폐-연결 트렌치 내의 전기적 컨택트의 특정 수 및 기하학적 크기 및 분포는 본원의 도면에 도시된 것에 제한되지 않는다는 것이 이해될 것이다.It will be understood that the specific number and geometric size and distribution of electrical contacts within the shield-connected trenches are not limited to those shown in the drawings herein.

예를 들어, 본원의 도면에 예시된 대표적인 실시예는 차폐-연결 트렌치에서 (예를 들어, 절연체-라이닝된 전도성-플러그(116)에 의한) 전기적 컨택트의 특정 수, 기하학적 크기 및 정렬을 포함할 수 있다. 도면에 예시된 대표적인 실시예는, 예를 들어 메사마다 또는 2개의 메사마다 차폐-연결 트렌치 내의 하나의 전기적 컨택트, 하나의 메사의 폭 또는 2개의 메사의 폭과 비슷한 폭을 갖는 전기적 컨택트, 및 일반적으로 메사와 기하학적으로 정렬된 전기적 컨택트 등을 도시한다. 본 개시내용의 범위 내의 다른 실시예는 본원의 도면에 도시된 대표적인 예에 제한될 필요는 없다. 예를 들어, 다른 실시예는 메사-간 트렌치와 정렬되거나, 메사 및 메사-간 트렌치에 대해 부분적으로 정렬되거나, 메사 또는 메사-간 트렌치와의 정렬과는 무관하게 차폐-연결 트렌치 내에 무작위로 위치결정되는 전기적 컨택트를 포함할 수 있다. 예를 들어, 다른 실시예는 메사 폭(또는 메사-간 트렌치 폭)의 정수배(integer multiple) 또는 정수 분율(integer fraction)일 필요가 없는 임의의 폭의 전기적 컨택트를 포함할 수 있다. 유사하게, 다른 실시예는, 예를 들어 메사(또는 메사-간 트렌치)의 수의 정수배 또는 정수 분율이 아닌 차폐-연결 트렌치 내의 다수의 컨택트를 포함할 수 있다.For example, representative embodiments illustrated in the figures herein may include a specific number, geometric size, and arrangement of electrical contacts (e.g., by insulator-lined conductive-plug 116) in a shield-connected trench. You can. Representative embodiments illustrated in the figures include, for example, one electrical contact in the shield-connection trench per mesa or every two mesas, electrical contacts having a width similar to the width of one mesa or the width of two mesas, and generally It shows the mesa and geometrically aligned electrical contacts. Other embodiments within the scope of the present disclosure need not be limited to the representative examples shown in the drawings herein. For example, other embodiments may be aligned with a mesa-to-mesa trench, partially aligned with a mesa and an inter-mesa trench, or randomly positioned within a shield-connected trench regardless of alignment with a mesa or an inter-mesa trench. It may include electrical contact to be determined. For example, other embodiments may include electrical contacts of any width, not necessarily an integer multiple or integer fraction of the mesa width (or inter-mesa trench width). Similarly, other embodiments may include a number of contacts in the shield-connected trench, for example, not an integer multiple or integer fraction of the number of mesas (or inter-mesa trenches).

일부 구현예는 다양한 반도체 프로세싱 및/또는 패키징 기법을 사용하여 구현될 수 있다. 일부 구현예는, 예를 들어 실리콘(Si), 탄화규소(SiC), 갈륨 비소(GaAs), 질화 갈륨(GaN) 등을 포함하지만 이에 제한되지는 않는 반도체 기판과 연관된 다양한 타입의 반도체 프로세싱 기법을 사용하여 구현될 수 있다.Some implementations may be implemented using various semiconductor processing and/or packaging techniques. Some embodiments utilize various types of semiconductor processing techniques associated with semiconductor substrates, including, but not limited to, silicon (Si), silicon carbide (SiC), gallium arsenide (GaAs), gallium nitride (GaN), etc. It can be implemented using

본원에 사용된 용어는 특정 구현예만을 기술하기 위한 것이며, 구현예를 제한하려는 것으로 의도되지는 않는다. 본원에 사용된 바와 같이, 단수 형태("a", "an" 및 "the")는 문맥상 명백하게 달리 나타내지 않는 한 복수 형태도 포함하는 것으로 의도된다. 본 명세서에서 사용될 때, "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)", 및/또는 "포함하는(including)"이라는 용어는 언급된 특징부, 단계, 동작, 요소 및/또는 구성요소의 존재를 지정하지만, 하나 이상의 다른 특징부, 단계, 동작, 요소, 구성요소 및/또는 그의 그룹의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다.The terminology used herein is intended to describe specific implementations only and is not intended to limit the implementations. As used herein, the singular forms “a”, “an” and “the” are intended to include the plural forms as well, unless the context clearly dictates otherwise. As used herein, the terms “comprises,” “comprising,” “includes,” and/or “including” refer to a referenced feature, step, It will be further understood that specifying the presence of an operation, element and/or component does not exclude the presence or addition of one or more other features, steps, operations, elements, components and/or groups thereof.

층, 영역, 또는 기판과 같은 요소가 다른 요소 위에 있거나, 그에 연결되거나, 전기적으로 연결되거나, 결합되거나, 전기적으로 결합되는 것으로 지칭될 때, 이는 직접적으로 다른 요소 상에 있거나, 그에 연결 또는 결합되거나, 하나 이상의 개재하는 요소가 존재할 수 있다는 것도 이해될 것이다. 대조적으로, 요소가 직접적으로 다른 요소 또는 층 상에 있거나, 직접적으로 그에 연결되거나 직접적으로 그에 결합되는 것으로 지칭될 때, 개재하는 요소 또는 층은 존재하지 않는다. 용어 '직접적으로 ~ 위에 있는', '~에 직접적으로 연결된', 또는 '~에 직접적으로 결합된'이 상세한 설명 전체에 걸쳐 사용되지 않을 수 있지만, 직접적으로 위에 있는, 직접적으로 연결된, 또는 직접적으로 결합된 것으로 도시된 요소는 그와 같이 지칭될 수 있다. 본 출원의 청구범위는 명세서에 기술되거나 도면에 도시된 예시적인 관계를 열거하도록 보정될 수 있다.When an element, such as a layer, region, or substrate, is referred to as being on, connected to, electrically connected to, coupled to, or electrically coupled to another element, it is either directly on, connected to, or coupled to another element. , it will also be understood that more than one intervening element may be present. In contrast, when an element is referred to as being directly on, directly connected to, or directly coupled to another element or layer, no intervening elements or layers are present. The terms 'directly on,' 'directly connected to,' or 'directly coupled to' may not be used throughout the detailed description, but may be used throughout the detailed description. Elements shown as joined may be referred to as such. The claims of this application may be amended to recite exemplary relationships described in the specification or shown in the drawings.

본 명세서에서 사용되는 바와 같이, 단수 형태는, 문맥의 관점에서 특정 경우를 명확하게 지시하지 않는 한, 복수 형태를 포함할 수 있다. 공간적으로 상대적인 용어(예: 위에(over), 위(above), 상부(upper), 아래에(under), 밑에(beneath), 아래(below), 하부(lower) 등)는 도면에 도시된 배향에 더하여 사용 또는 동작 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 일부 구현예에서, 위 및 아래라는 상대적인 용어는 각각 수직으로 위 및 수직으로 아래를 포함할 수 있다. 일부 구현예에서, '근접한'이라는 용어는 '~에 측방향으로 근접한' 또는 '~에 수평으로 근접한'을 포함할 수 있다.As used herein, the singular forms include the plural forms, unless the context clearly dictates a particular instance. Spatially relative terms (e.g. over, above, upper, under, beneath, below, lower, etc.) refer to the orientation shown in the drawing. In addition, it is intended to include different orientations of the device in use or operation. In some implementations, the relative terms above and below may include vertically above and vertically below, respectively. In some implementations, the term 'proximate' may include 'laterally proximate to' or 'horizontally proximate to'.

본 발명의 개념의 예시적인 구현예는 예시적인 구현예의 이상화된 구현예(및 중간 구조체)의 개략적인 예시인 단면 예시를 참조하여 본원에서 기술된다. 이와 같이, 예를 들어, 제조 기법 및/또는 허용오차의 결과로서 예시의 형상으로부터의 변형이 예상될 것이다. 따라서, 본 발명의 개념의 예시적인 구현예는 본원에 예시된 특정 형상의 영역으로 제한되는 것으로 해석되어서는 안 되며, 예를 들어, 제조로부터 초래된 형상의 편차를 포함하는 것으로 해석되어야 한다. 따라서, 도면에 예시된 영역은 본질적으로 개략적이며, 이의 형상은 디바이스의 영역의 실제 형상을 예시하는 것으로 의도되지 않고, 예시적인 구현예의 범위를 제한하려는 의도가 아니다.Exemplary implementations of the inventive concepts are described herein with reference to cross-sectional examples that are schematic illustrations of idealized implementations (and intermediate structures) of the exemplary implementations. As such, variations from the exemplary shape may be expected, for example, as a result of manufacturing techniques and/or tolerances. Accordingly, exemplary implementations of the inventive concepts should not be construed as limited to the regions of specific shapes illustrated herein, but should be construed to include variations in shape resulting, for example, from manufacturing. Accordingly, the areas illustrated in the figures are schematic in nature and their shapes are not intended to illustrate the actual shape of areas of the device and are not intended to limit the scope of the example implementations.

"제1", "제2", 등의 용어가 다양한 요소를 기술하기 위해 본원에 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되지 않아야 한다는 것이 이해될 것이다. 이들 용어는 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 따라서, "제1" 요소는 본 구현예의 교시로부터 벗어나지 않고 "제2" 요소로 지칭될 수 있다.It will be understood that although the terms “first,” “second,” etc. may be used herein to describe various elements, these elements should not be limited by these terms. These terms are only used to distinguish one element from another. Accordingly, a “first” element may be referred to as a “second” element without departing from the teachings of this embodiment.

달리 정의되지 않는 한, 본원에 사용된 모든 용어(기술적 및 과학적 용어를 포함함)는 본 발명의 개념이 속하는 당업자에 의해 통상적으로 이해되는 것과 동일한 의미를 갖는다. 통상적으로 사용되는 사전에 정의된 것과 같은 용어는 관련 기술 및/또는 본 명세서의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본원에서 명백하게 정의되지 않는 한, 이상화된 또는 과도하게 형식적인 의미로 해석되지 않을 것임이 추가로 이해될 것이다.Unless otherwise defined, all terms (including technical and scientific terms) used herein have the same meaning as commonly understood by a person skilled in the art to which the inventive concept pertains. Terms as defined in commonly used dictionaries shall be construed to have meanings consistent with their meanings in the context of the relevant art and/or this specification, and, unless expressly defined herein, shall not be idealized or overly formal. It will be further understood that this will not be interpreted as meaning.

기술된 구현예의 소정 특징부가 본원에 기술된 바와 같이 예시되었지만, 이제 많은 수정, 대체, 변경 및 등가물이 당업자에게 떠오를 것이다. 따라서, 첨부된 청구범위는 구현예의 범위 내에 속하는 모든 그러한 수정 및 변경을 포함하도록 의도된다는 것이 이해되어야 한다. 이는 제한이 아니라 단지 예로서 제시되었으며, 형태 및 세부사항의 다양한 변경이 이루어질 수 있다는 것이 이해되어야 한다. 본원에 기술된 장치 및/또는 방법의 임의의 부분은, 상호 배타적인 조합을 제외하고는, 임의의 조합으로 조합될 수 있다. 본원에 기술된 구현예는 기술된 상이한 구현예의 기능, 구성요소 및/또는 특징부의 다양한 조합 및/또는 하위-조합을 포함할 수 있다.Although certain features of the described embodiments have been illustrated as described herein, many modifications, substitutions, changes and equivalents will now occur to those skilled in the art. Accordingly, it is to be understood that the appended claims are intended to cover all such modifications and changes as fall within the scope of the embodiments. It should be understood that this is presented only as an example and not a limitation, and that various changes in form and details may be made. Any portion of the devices and/or methods described herein may be combined in any combination, except for mutually exclusive combinations. Implementations described herein may include various combinations and/or sub-combinations of functions, components and/or features of the different implementations described.

Claims (23)

디바이스(200, 300, 400, 500, 600, 700, 800)로서,
반도체 기판 내의 제1 방향 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U)로서, 상기 제1 방향 타입의 복수의 트렌치는 길이방향으로 연장되는, 제1 방향 타입의 복수의 트렌치;
횡방향으로 연장되고 상기 제1 방향 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U)와 교차하는 제2 방향 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)로서, 상기 제2 방향 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)는 교차된 상기 제1 방향 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 각각과 유체 연통하고, 상기 길이방향은 상기 횡방향에 직교하는, 제2 방향 타입의 트렌치;
상기 제1 방향 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 상기 제2 방향 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 배치된 차폐 폴리 층(111);
상기 제1 방향 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 상기 제2 방향 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4) 내의 상기 차폐 폴리 층(111) 위에 배치된 폴리-간(inter-poly) 유전체 층(IPL)(112) 및 게이트 폴리 층(108); 및
상기 제2 방향 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 배치된 상기 폴리-간 유전체 층(112) 및 상기 게이트 폴리 층(108) 내의 개구부 내에 배치된 상기 차폐 폴리 층(111)에 대한 전기적 컨택트(116)를 포함하는, 디바이스.
As devices (200, 300, 400, 500, 600, 700, 800),
A plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of a first direction type in a semiconductor substrate, The plurality of trenches of the first direction type include a plurality of trenches of the first direction type extending in the longitudinal direction;
a plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) extending laterally and of the first direction type; Intersecting second direction type trenches (105, 105-1, 105-2, 105-3, 105-4), wherein the second direction type trenches (105, 105-1, 105-2, 105-3) , 105-4) is a plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-) of the first direction type crossed. U) a second directional type of trench in fluid communication with each, the longitudinal direction being perpendicular to the transverse direction;
A plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of the first direction type and the second direction type a shielding poly layer 111 disposed in the trenches 105, 105-1, 105-2, 105-3, 105-4;
A plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of the first direction type and the second direction type An inter-poly dielectric layer (IPL) 112 disposed over the shielding poly layer 111 in the trenches 105, 105-1, 105-2, 105-3, 105-4 and a gate. poly layer 108; and
disposed within an opening in the gate poly layer (108) and the inter-poly dielectric layer (112) disposed in the second directional type trench (105, 105-1, 105-2, 105-3, 105-4). A device comprising an electrical contact (116) to the shielding poly layer (111).
제1항에 있어서, 상기 폴리-간 유전체 층(112) 및 상기 게이트 폴리 층(108) 내의 개구부(106, 16) 내에 배치된 상기 차폐 폴리 층(111)에 대한 전기적 컨택트는 절연체-라이닝된(insulator-lined) 전도성 플러그(116)인, 디바이스.2. The method of claim 1, wherein the electrical contacts to the inter-poly dielectric layer (112) and the shielding poly layer (111) disposed within openings (106, 16) in the gate poly layer (108) are insulator-lined ( device, which is an insulator-lined) conductive plug (116). 제2항에 있어서, 상기 절연체-라이닝된 전도성-플러그(116)는 산화물-라이닝된 전도성-플러그인, 디바이스.3. The device of claim 2, wherein the insulator-lined conductive-plug (116) is an oxide-lined conductive-plug. 제2항에 있어서, 상기 절연체-라이닝된 전도성-플러그(116)의 전도성 중앙 부분(109)이 금속, 금속 합금, 금속 규화물, 또는 전도성 폴리실리콘 중 하나를 포함하는, 디바이스.3. The device of claim 2, wherein the conductive central portion (109) of the insulator-lined conductive-plug (116) comprises one of metal, metal alloy, metal silicide, or conductive polysilicon. 제2항에 있어서, 상기 절연체-라이닝된 전도성-플러그(116)의 전도성 중앙 부분(109)이 텅스텐을 포함하는, 디바이스.3. The device of claim 2, wherein the conductive central portion (109) of the insulator-lined conductive-plug (116) comprises tungsten. 제1항에 있어서, 상기 제1 방향 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U)에 배치된 상기 게이트 폴리 층(108)은, 상기 제2 방향 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 배치된 상기 폴리-간 유전체 층(112) 및 상기 게이트 폴리 층(108) 내의 개구부(106, 16) 내에 배치된 상기 차폐 폴리 층에 대한 전기적 컨택트에 의해 중단되지 않는 상기 디바이스의 연속적인 게이트 전극을 형성하는, 디바이스.The method of claim 1, wherein a plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of the first direction type The gate poly layer 108 disposed in the poly-inter-dielectric layer 112 disposed in the second direction type trenches 105, 105-1, 105-2, 105-3, and 105-4. and forming a continuous gate electrode of the device uninterrupted by electrical contact to the shielding poly layer disposed within an opening (106, 16) in the gate poly layer (108). 디바이스(200, 300, 400, 500, 600, 700, 800)로서,
반도체 기판에 걸쳐 길이방향으로 평행하게 연장되는 제1 방향 타입의 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 길이방향 메사(102, 102-1, 102-2, 102-3, 102-4);
상기 길이방향에 직교하는 횡방향으로 연장되고 상기 제1 방향 타입의 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 길이방향 메사(102, 102-1, 102-2, 102-3, 102-4)와 수직으로 교차하는 제2 방향 타입의 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)로서, 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)는 상기 제1 방향 타입의 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U)와 유체 연통하고, 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)는 상기 복수의 길이방향 트렌치 및 길이방향 메사(102, 102-1, 102-2, 102-3, 102-4) 각각을 제1 섹션 길이방향 트렌치(101-U, 101-L, 101-M)와 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)의 제1 측면 상의 제1 섹션 메사 및 제2 섹션 길이방향 트렌치(101-U, 101-L, 101-M)와 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)의 제1 측면의 반대편에 있는 제2 측면 상의 제2 섹션 길이방향 메사로 분할하고, 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)는 상기 제1 섹션 길이방향 트렌치 및 제2 섹션 길이방향 트렌치 각각과 유체 연통하는, 측방향 트렌치;
상기 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 배치된 차폐 폴리 층(111);
상기 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4) 내의 상기 차폐 폴리 층 위에 배치된 폴리-간 유전체 층(IPL)(112) 및 게이트 폴리 층(108); 및
상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 배치된 상기 폴리-간 유전체 층(112) 및 상기 게이트 폴리 층(108)을 통해 연장되는 적어도 하나의 절연체-라이닝된 전도성-플러그(116)에 의한 상기 차폐 폴리 층(111)에 대한 전기적 컨택트를 포함하는, 디바이스.
As devices (200, 300, 400, 500, 600, 700, 800),
A plurality of longitudinal trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-) of a first direction type extending longitudinally parallel across the semiconductor substrate. M, 101-U) and longitudinal mesa (102, 102-1, 102-2, 102-3, 102-4);
A plurality of longitudinal trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101) extending in a transverse direction perpendicular to the longitudinal direction and of the first direction type -M, 101-U) and a second directional type of lateral trenches (105, 105-1, 105-2, 105-3, 105-4, wherein the lateral trenches 105, 105-1, 105-2, 105-3, 105-4 are a plurality of longitudinal trenches of the first direction type ( 101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) and in fluid communication with the lateral trenches 105, 105-1, 105-2, 105-3, 105-4) are each of the plurality of longitudinal trenches and longitudinal mesas (102, 102-1, 102-2, 102-3, 102-4) as a first section longitudinal trench (101-U, 101-L, 101-M) and a first section mesa and a second section on the first side of the lateral trenches (105, 105-1, 105-2, 105-3, 105-4) a second trench opposite the first side of the longitudinal trenches 101-U, 101-L, 101-M and the lateral trenches 105, 105-1, 105-2, 105-3, 105-4; divided by a second section longitudinal mesa on the side, wherein the lateral trenches 105, 105-1, 105-2, 105-3, 105-4 are the first section longitudinal trench and the second section longitudinal trench. a lateral trench in fluid communication with each;
The plurality of longitudinal trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) and the lateral trenches (105, 105) a shielding poly layer 111 disposed at -1, 105-2, 105-3, 105-4);
The plurality of longitudinal trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) and the lateral trenches (105, 105) -1, 105-2, 105-3, 105-4) inter-poly dielectric layer (IPL) 112 and gate poly layer 108 disposed over the shielding poly layer; and
at least one layer extending through the inter-poly dielectric layer 112 and the gate poly layer 108 disposed in the lateral trenches 105, 105-1, 105-2, 105-3, 105-4. A device comprising electrical contact to the shielding poly layer (111) by an insulator-lined conductive-plug (116).
제7항에 있어서, 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116), 제1 섹션 길이방향 메사, 및 제2 섹션 길이방향 메사는 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 수직인 공통 축을 따라 정렬되는, 디바이스.8. The method of claim 7, wherein the at least one insulator-lined conductive-plug (116), the first section longitudinal mesa, and the second section longitudinal mesa are located in the lateral trench (105, 105-1, 105-2). , 105-3, 105-4). 제7항에 있어서, 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116), 제1 섹션 길이방향 메사, 및 제2 섹션 길이방향 트렌치는 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 수직인 공통 길이방향 축을 따라 정렬되는, 디바이스.8. The method of claim 7, wherein the at least one insulator-lined conductive-plug (116), the first section longitudinal mesa, and the second section longitudinal trench (105, 105-1, 105-2) , 105-3, 105-4). 제7항에 있어서, 상기 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 길이방향 메사(102, 102-1, 102-2, 102-3, 102-4) 각각은 트렌치 폭 및 메사 폭을 가지며, 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116)는 상기 메사 폭과 동일하거나 그보다 작은 폭을 갖는, 디바이스.The method of claim 7, wherein the plurality of longitudinal trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) and Each of the mesas 102, 102-1, 102-2, 102-3, and 102-4 has a trench width and a mesa width, wherein the at least one insulator-lined conductive-plug 116 is equal to the mesa width. A device with a width equal to or smaller than that. 제7항에 있어서, 상기 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 메사(102, 102-1, 102-2, 102-3, 102-4) 각각은 트렌치 폭 및 메사 폭을 가지며, 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116)는 상기 메사 폭보다 큰 폭을 갖는, 디바이스.The method of claim 7, wherein the plurality of longitudinal trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) and mesa ( 102, 102-1, 102-2, 102-3, 102-4) each have a trench width and a mesa width, wherein the at least one insulator-lined conductive-plug 116 has a width greater than the mesa width. Having a device. 제11항에 있어서, 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116)는 2개의 메사 폭 및 트렌치 폭의 합과 대략 동일한 폭을 갖는, 디바이스.12. The device of claim 11, wherein the at least one insulator-lined conductive-plug (116) has a width approximately equal to the sum of two mesa widths and a trench width. 제7항에 있어서, 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116)는 상기 측방향 트렌치에 배치된 다수의 절연체-라이닝된 전도성-플러그를 포함하고, 상기 절연체-라이닝된 전도성-플러그의 수는 상기 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 내의 길이방향 트렌치의 수와 대략 동일한, 디바이스.8. The method of claim 7, wherein the at least one insulator-lined conductive-plug (116) comprises a plurality of insulator-lined conductive-plugs disposed in the lateral trench, The number is the number of longitudinal trenches in the plurality of longitudinal trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) Approximately the same device. 제7항에 있어서, 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116)는 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 배치된 다수의 절연체-라이닝된 전도성-플러그를 포함하고, 상기 절연체-라이닝된 전도성-플러그의 수는 상기 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 내의 길이방향 트렌치의 수의 약 절반인, 디바이스.8. The method of claim 7, wherein the at least one insulator-lined conductive-plug (116) comprises a plurality of insulators disposed in the lateral trench (105, 105-1, 105-2, 105-3, 105-4). - comprising lined conductive-plugs, wherein the number of insulator-lined conductive-plugs is in the plurality of longitudinal trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, device, which is approximately half the number of longitudinal trenches in 101-L, 101-M, 101-U). 제7항에 있어서, 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 배치된 상기 폴리-간 유전체 층(112) 및 상기 게이트 폴리 층(108) 내의 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116)는 제1 섹션 메사와 제2 섹션 메사 사이의 공간에 배치되는, 디바이스.8. The method of claim 7, wherein the inter-poly dielectric layer (112) disposed in the lateral trench (105, 105-1, 105-2, 105-3, 105-4) and in the gate poly layer (108) The device, wherein the at least one insulator-lined conductive-plug (116) is disposed in the space between the first section mesa and the second section mesa. 제7항에 있어서, 상기 폴리-간 유전체 층(112) 및 상기 게이트 폴리 층(108) 내의 상기 적어도 하나의 절연체-라이닝된 전도성-플러그는 산화물-라이닝된 개구부(106, 16)인, 디바이스.8. The device of claim 7, wherein the at least one insulator-lined conductive-plug in the inter-poly dielectric layer (112) and the gate poly layer (108) is an oxide-lined opening (106, 16). 제7항에 있어서, 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116)를 통한 상기 차폐 폴리 층(111)에 대한 전기적 컨택트는 금속, 금속 합금, 금속 규화물, 또는 전도성 폴리실리콘 중 하나를 포함하는, 디바이스.8. The method of claim 7, wherein the electrical contact to the shielding poly layer (111) through the at least one insulator-lined conductive-plug (116) comprises one of a metal, metal alloy, metal silicide, or conductive polysilicon. A device that does. 제7항에 있어서, 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116)를 통한 상기 차폐 폴리 층(111)에 대한 전기적 컨택트는 텅스텐을 포함하는, 디바이스.8. The device of claim 7, wherein the electrical contact to the shielding poly layer (111) through the at least one insulator-lined conductive-plug (116) comprises tungsten. 제7항에 있어서, 상기 복수의 길이방향 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 상기 측방향 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 배치된 상기 게이트 폴리 층(108)은 상기 측방향 트렌치에 배치된 상기 폴리-간 유전체 층(112) 및 상기 게이트 폴리 층(108)을 통한 상기 적어도 하나의 절연체-라이닝된 전도성-플러그(116)에 의해 상기 차폐 폴리 층(111)에 대한 전기적 컨택트에 의해 중단되지 않는 상기 디바이스의 연속적인 게이트 전극을 형성하는, 디바이스.8. The method of claim 7, wherein the plurality of longitudinal trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) and the side The gate poly layer 108 disposed in the directional trenches 105, 105-1, 105-2, 105-3, 105-4 is the inter-poly dielectric layer 112 disposed in the lateral trench and the forming a continuous gate electrode of the device uninterrupted by electrical contact to the shielding poly layer (111) by the at least one insulator-lined conductive-plug (116) through a gate poly layer (108). , device. 방법으로서,
반도체 기판에 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U)를 정의하는 단계로서, 상기 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U)는 길이방향으로 연장되는, 단계;
측방향으로 연장되고 상기 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U)와 교차하는 제2 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)를 정의하는 단계로서, 상기 제2 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)는 교차된 상기 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 각각과 유체 연통하는, 단계;
상기 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 상기 제2 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 차폐 폴리 층(111)을 배치하는 단계;
상기 제1 타입의 복수의 트렌치(101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) 및 상기 제2 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4) 내의 상기 차폐 폴리 층(111) 위에 폴리-간 유전체 층(IPD)(112) 및 게이트 폴리 층(108)을 배치하는 단계; 및
상기 제2 타입의 트렌치(105, 105-1, 105-2, 105-3, 105-4)에 배치된 상기 폴리-간 유전체 층(112) 및 상기 게이트 폴리 층(108) 내의 개구부(106, 16)를 통해 상기 차폐 폴리 층(111)에 대한 전기적 컨택트를 형성하는 단계를 포함하는, 방법.
As a method,
A step of defining a plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of a first type in a semiconductor substrate. , the plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of the first type extend in the longitudinal direction. , step;
extending laterally and intersecting a plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of the first type. A step of defining a second type of trench (105, 105-1, 105-2, 105-3, 105-4), wherein the second type of trench (105, 105-1, 105-2, 105- 3, 105-4) is a plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-) of the first type crossed. U) in fluid communication with each;
A plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of the first type and trenches of the second type placing a shielding poly layer (111) at (105, 105-1, 105-2, 105-3, 105-4);
A plurality of trenches (101, 101-1, 101-2, 102-3, 10-4, 101-c, 101-L, 101-M, 101-U) of the first type and trenches of the second type Disposing an inter-poly dielectric layer (IPD) 112 and a gate poly layer 108 over the shielding poly layer 111 in (105, 105-1, 105-2, 105-3, 105-4). ; and
an opening (106) in the inter-poly dielectric layer (112) and the gate poly layer (108) disposed in the second type of trench (105, 105-1, 105-2, 105-3, 105-4); Forming electrical contact to the shielding poly layer (111) via 16).
제20항에 있어서, 상기 개구부(106, 16)를 통해 상기 차폐 폴리 층(111)에 대한 전기적 컨택트를 형성하는 단계는 절연체로 상기 개구부(106, 16)를 라이닝하는 단계를 포함하는, 방법.21. The method of claim 20, wherein forming electrical contact to the shielding poly layer (111) through the opening (106, 16) comprises lining the opening (106, 16) with an insulator. 제20항에 있어서, 상기 개구부(106, 16)를 통해 상기 차폐 폴리 층(111)에 대한 전기적 컨택트를 형성하는 단계는 상기 개구부에 금속, 금속 합금, 금속 규화물, 또는 전도성 폴리실리콘 중 하나를 배치하는 단계를 포함하는, 방법.21. The method of claim 20, wherein forming electrical contact to the shielding poly layer (111) through the opening (106, 16) comprises placing one of a metal, metal alloy, metal silicide, or conductive polysilicon in the opening. A method comprising the steps of: 제20항에 있어서, 상기 개구부(106, 16)를 통해 상기 차폐 폴리 층(111)에 대한 전기적 컨택트를 형성하는 단계는 상기 개구부에 텅스텐을 배치하는 단계를 포함하는, 방법.21. The method of claim 20, wherein forming electrical contact to the shielding poly layer (111) through the opening (106, 16) comprises disposing tungsten in the opening.
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