KR20230155227A - 반도체 칩의 레이아웃 방법, 그것을 이용한 반도체 칩 제조 방법 및 컴퓨팅 장치 - Google Patents

반도체 칩의 레이아웃 방법, 그것을 이용한 반도체 칩 제조 방법 및 컴퓨팅 장치 Download PDF

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Abstract

반도체 칩의 레이아웃 방법은, 레이아웃을 설계하는 단계; 상기 레이아웃에 기초하여 에어리얼 이미지(aerial image)를 생성하는 단계; 제1 머신 러닝 모델을 이용하여, 상기 에어리얼 이미지에 기초하여 예측 SEM(Scanning Electron Microscope) 이미지를 결정하는 단계; 제2 머신 러닝 모델을 이용하여, 상기 레이아웃에 기초하여 타겟 SEM 이미지를 결정하는 단계; 상기 예측 SEM 이미지 및 상기 타겟 SEM 이미지를 비교한 결과에 기초하여 상기 반도체 칩의 결함을 예측하는 단계; 및 상기 예측된 결함에 기초하여 상기 레이아웃을 수정하는 단계를 포함한다.

Description

반도체 칩의 레이아웃 방법, 그것을 이용한 반도체 칩 제조 방법 및 컴퓨팅 장치 {LAYOUT METHOD OF SEMICONDUCTOR CHIP, SEMICONDUCTOR CHIP MANUFACTURING METHOD USING THE SAME, AND COMPUTING DEVICE}
본 발명은 반도체 칩의 레이아웃 방법, 그것을 이용한 반도체 칩 제조 방법 및 컴퓨팅 장치에 관한 것이다.
일반적으로, 반도체 칩의 패턴들은 노광(photolithography) 공정 및 식각 공정에 의해 형성된다. 먼저, 웨이퍼 상에 형성될 반도체 칩의 패턴에 대한 레이아웃을 설계한다. 레이아웃에 기초하여 마스크를 제작하고, 마스크 상의 회로 패턴을 노광 공정을 통해 웨이퍼 상에 전사시켜 웨이퍼 상에 회로 패턴(이하 "전사 회로 패턴")을 형성하는 경우, 웨이퍼 상의 전사 회로 패턴과 레이아웃 패턴 간에 공정 오차가 생기게 된다. 공정 오차는 노광 공정에서의 광 근접 효과(optical proximity effect) 혹은 식각 공정에서의 로딩 효과 등에 기인한다.
공정 오차는 반도체 칩의 결함을 유발할 수 있다. 디자인 룰을 준수하여 레이아웃 패턴을 설계하더라도, 공정 오차로 인해 반도체 칩에 결함이 발생할 수 있다. 반도체 칩의 공정 오차는 레이아웃 패턴을 수정함으로써 보상될 수 있다.
레이아웃에 기초하여 반도체 칩에 발생할 수 있는 결함을 예측하고, 반도체 칩을 제조하기 전에 상기 레이아웃 패턴을 미리 수정할 수 있다면 반도체 공정의 수율이 개선될 수 있다.
본 발명은 레이아웃 패턴에 기초하여 반도체 칩의 결함을 예측하고 레이아웃 패턴을 수정하는 반도체 칩의 레이아웃 방법, 그것을 이용한 반도체 칩 제조 방법 및 컴퓨팅 장치를 제공하고자 한다.
본 발명은 웨이퍼 상에 전사 회로 패턴을 형성하기 전에 반도체 칩의 결함을 예측하고, 레이아웃 패턴을 수정함으로써 반도체 칩의 결함을 사전에 제거할 수 있는 반도체 칩의 레이아웃 방법, 그것을 이용한 반도체 칩 제조 방법 및 컴퓨팅 장치를 제공하고자 한다.
본 발명의 실시 예에 따른 반도체 칩의 레이아웃 방법은, 레이아웃을 설계하는 단계; 상기 레이아웃에 기초하여 에어리얼 이미지(aerial image)를 생성하는 단계; 제1 머신 러닝 모델을 이용하여, 상기 에어리얼 이미지에 기초하여 예측 SEM(Scanning Electron Microscope) 이미지를 결정하는 단계; 제2 머신 러닝 모델을 이용하여, 상기 레이아웃에 기초하여 타겟 SEM 이미지를 결정하는 단계; 상기 예측 SEM 이미지 및 상기 타겟 SEM 이미지를 비교한 결과에 기초하여 상기 반도체 칩의 결함을 예측하는 단계; 및 상기 예측된 결함에 기초하여 상기 레이아웃을 수정하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 칩을 제조하는 방법은, 레이아웃을 설계하는 단계; 제1 머신 러닝 모델을 이용하여, 상기 레이아웃에 기초하여 생성된 에어리얼 이미지에 기초하여 예측 SEM(Scanning Electron Microscope) 이미지를 결정하는 단계; 상기 예측 SEM 이미지에 기초하여 상기 반도체 칩의 결함을 예측하고, 상기 예측된 결함에 기초하여 수정 레이아웃을 생성하는 단계; 상기 수정 레이아웃에 대해 OPC(Optical Proximity Correction)을 수행하여 최종 레이아웃을 생성하는 단계; 상기 최종 레이아웃을 이용하여 마스크를 제조하는 단계; 및 상기 마스크를 이용하여 반도체 칩을 제조하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 반도체 칩의 레이아웃을 생성하는 컴퓨팅 장치는, 적어도 하나의 인스트럭션을 저장하는 메모리; 및 상기 적어도 하나의 인스트럭션을 실행하는 프로세서를 포함하고, 상기 프로세서는 레이아웃을 설계하고, 상기 레이아웃에 기초하여 에어리얼 이미지를 생성하며, 제1 머신 러닝 모델을 이용하여 상기 에어리얼 이미지에 기초하여 예측SEM(Scanning Electron Microscope) 이미지를 결정하고, 제2 머신 러닝 모델을 이용하여 상기 레이아웃에 기초하여 타겟 SEM 이미지를 결정하며, 상기 예측 SEM 이미지 및 상기 타겟 SEM 이미지를 비교한 결과에 따라 상기 레이아웃을 수정한다.
본 발명의 실시 예에 따른 반도체 칩의 레이아웃 방법, 그것을 이용한 반도체 칩의 제조 방법 및 컴퓨팅 장치는, 그레이스케일 정보를 갖는 에어리얼 이미지에 기반하여 예측 SEM 이미지를 결정하는 머신 러닝 모델을 이용하여 반도체 칩의 결함을 예측할 수 있다.
본 발명의 실시 예에 따른 반도체 칩의 레이아웃 방법, 그것을 이용한 반도체 칩의 제조 방법 및 컴퓨팅 장치는, 머신 러닝 모델을 생성할 당시에 예상되지 못한 새로운 유형의 결함을 예측할 수 있다.
본 발명의 실시 예에 따른 반도체 칩의 레이아웃 방법, 그것을 이용한 반도체 칩의 제조 방법 및 컴퓨팅 장치는, 에어리얼 이미지에 기반하여 결정된 예측 SEM 이미지와, 레이아웃에 기반하여 결정된 타겟 SEM 이미지를 비교하여 반도체 칩의 결함을 예측할 수 있다. SEM 이미지들 간의 비교를 통해 보다 신속하게 반도체 칩의 결함을 예측할 수 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따라 반도체 칩의 결함을 예측하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 칩의 제조 방법을 보여주는 흐름도이다.
도 3은 본 발명의 실시 예에 따른 반도체 칩의 레이아웃 방법을 예시적으로 보여주는 흐름도이다.
도 4는 본 발명의 실시 예에 따른 반도체 칩의 제조 및 반도체 칩의 레이아웃 설계를 위해 사용되는 반도체 기판의 구조를 도시한 도면이다.
도 5는 반도체 칩의 결함을 예측하기 위한 머신 러닝 모델들을 생성하는 방법을 설명하기 위한 도면이다.
도 6은 GAN(Generative Adversarial Network)에 기반하여 머신 러닝 모델들을 생성하는 방법을 자세히 설명하기 위한 도면이다.
도 7a 내지 도 8은 머신 러닝 모델들을 이용하여 반도체 칩의 결함을 예측하는 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시 예에 따른 반도체 칩의 결함 예측의 효과를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 칩의 레이아웃 설계를 수행하는 컴퓨팅 시스템(1000)을 나타내는 블록도이다.
도 1을 참조하면, 컴퓨팅 시스템(1000)은, 시스템 버스(1001)에 연결된 적어도 하나의 프로세서(1100), 워킹 메모리(1200), 입출력 장치(1300), 및 보조 저장 장치(1400)를 포함할 수 있다.
컴퓨팅 시스템(1000)은 레이아웃 패턴을 생성/보정하기 위한 전용 장치이거나, 이를 포함하는 반도체 설계를 수행하기 위한 전용 장치로 제공될 수 있다. 예를 들어, 컴퓨팅 시스템(1000)은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다. 시스템 버스(1001)를 통해서 프로세서(1100), 워킹 메모리(1200), 입출력 장치(1300) 및 보조 저장 장치(1400)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 한편, 시스템 버스(1001)의 구성은 상술된 설명에 제한되지 않고, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
프로세서(1100)는 적어도 하나의 인스트럭션을 실행하도록 구현될 수 있다. 예를 들어, 프로세서(1100)는 컴퓨팅 시스템(1000)에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행하도록 구현될 수 있다. 프로세서(1100)는 워킹 메모리(1200)에 로드(load)되는 운영 체제(Operating System)를 실행할 수 있다. 프로세서(1100)는 운영 체제 기반에서 구동될 다양한 응용 프로그램들(application program)을 실행할 수 있다. 예를 들어, 프로세서(1100)는 CPU(Central Processing Unit), 마이크로프로세서, AP(Application Processor) 혹은 이와 유사한 임의의 프로세싱 장치일 수 있다.
워킹 메모리(1200)는 적어도 하나의 인스트럭션을 저장하도록 구현될 수 있다. 예를 들어, 워킹 메모리(1200)는 운영 체제나 응용 프로그램들이 로드 될 수 있다. 컴퓨팅 시스템(1000)의 부팅 시에 보조 저장 장치(1400)에 저장된 OS 이미지가 부팅 시퀀스에 의거하여 워킹 메모리(1200)로 로드 될 수 있다. 운영 체제에 의해서 컴퓨팅 시스템(1000)의 제반 입출력 동작들이 지원될 수 있다. 유사하게, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(1200)에 로드 될 수 있다. 특히, 반도체 레이아웃 설계를 위한 디자인 툴(1210), 레이아웃 패턴에 기초하여 반도체 칩의 결함을 예측하고 레이아웃 패턴을 개선할 수 있는 결함 예측 툴(1220), 혹은 광 근접 효과를 고려하여 레이아웃 패턴을 보정하기 위한 OPC 툴(1230)이 보조 저장 장치(1400)로부터 워킹 메모리(1200)에 로드 될 수 있다.
또한, 워킹 메모리(1200)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리이거나 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리일 수 있다.
디자인 툴(1210)은 특정 레이아웃 패턴들의 형상 및 위치를 디자인 룰(DR: Design Rule)에 의해서 정의된 것과 다르게 변경하는 기능을 수행할 수 있다. 또한, 디자인 툴(1210)은 변경된 바이어스 데이터 조건에서 DRC(Design Rule Check)를 수행할 수 있다.
결함 예측 툴(1220)은 DRC가 완료된 패턴들을 포함하는 레이아웃에 기초하여 생성될 수 있는 반도체 칩의 결함을 예측할 수 있다. 예를 들어, 결함 예측 툴(1220)은 반도체 칩 영역에서 전사 회로 패턴이 결함을 가질 것으로 예측되는 위치인 결함 위치를 결정할 수 있다.
결함 예측 툴(1220)은 머신 러닝 모델을 이용하여 반도체 칩의 결함을 예측할 수 있다. 예를 들어, 결함 예측 툴(1220)은 생성적 적대 신경망(GAN: Generative Adversarial Network)에 기반하여 반도체 칩의 결함 정보에 대한 학습을 수행할 수 있다. 그러나, 본 발명은 반도체 칩의 결함 정보를 학습하기 위한 네트워크의 종류를 제한하지는 않는다.
OPC(Optical Proximity Correction) 툴(1230)은 레이아웃 패턴에 대하여 OPC를 수행할 수 있다. 예를 들어, OPC는 직사각형 레이아웃 패턴을 조건에 따라 복수의 OPC 형상들 중에서 어느 하나의 형상으로 보정하는 동작을 포함할 수 있다.
입출력 장치(1300)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(1300)는 키보드, 키패드, 마우스, 터치 스크린 등과 같은 입력 수단을 구비하여 설계자로부터 정보를 입력 받을 수 있다. 입출력 장치(1300)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력 받을 수 있으며, 반도체 칩의 결함을 검출하기 위한 이미지들을 입력 받을 수 있다. 또한, 입출력 장치(1300)는 프린터, 디스플레이 등과 같은 출력 수단을 구비하여 디자인 툴(1210), 결함 예측 툴(1220) 혹은 OPC 툴(1230)의 처리 과정 및 결과 등을 표시할 수 있다.
보조 저장 장치(1400)는 컴퓨팅 시스템(1000)의 저장 매체(storage medium)로서 제공될 수 있다. 보조 저장 장치(1400)는 응용 프로그램들, OS 이미지 및 각종 데이터를 저장할 수 있다. 보조 저장 장치(1400)는 메모리 카드(MMC, eMMC, SD, Micro SD 등), HDD(Hard Disk Drive), SSD(Solid State Drive), UFS(Universal Flash Storage) 등과 같은 대용량 저장 장치의 형상으로 제공될 수 있다.
컴퓨팅 시스템(1000)은 머신 러닝 모델을 이용하여 반도체 칩의 SEM 이미지를 예측하고, 예측된 SEM 이미지에 기초하여 반도체 칩의 결함 위치를 예측할 수 있다.
머신 러닝 모델은 반도체 칩의 다양한 유형의 결함을 나타내는 정보를 이용하여 생성될 수 있다. 이상적인 경우, 머신 러닝 모델은 상기 머신 러닝 모델을 생성하기 위해 이용된 정보에 포함되어 있지 않은 새로운 유형의 결함을 예측할 수 있다. 그러나, 머신 러닝 모델을 생성하기 위해 이용된 정보의 양이 제한된 경우, 상기 머신 러닝 모델은 반도체 칩의 결함을 효과적으로 예측하기 어려울 수 있다.
예를 들어, 레이아웃 패턴 및 상기 레이아웃 패턴으로부터 생성된 ACI(After Clean Inspection) 컨투어(contour) 이미지를 이용하여 머신 러닝 모델을 생성하는 경우, 상기 머신 러닝 모델을 생성하기 위해 이용되는 정보의 양이 제한될 수 있다. 구체적으로, 레이아웃 및 ACI 컨투어 이미지는 웨이퍼의 식각 후 반도체 칩 영역의 각 위치에서 패턴의 유무 정보만을 포함할 수 있다. 다시 말해, 레이아웃 및 ACI 컨투어 이미지는 반도체 칩 영역의 각 위치에서 0 또는 1의 1비트 정보만을 포함할 수 있다. 따라서, ACI 컨투어 이미지를 이용하여 생성된 머신 러닝 모델을 생성하는 경우 정보의 양이 제한될 수 있으므로, 상기 머신 러닝 모델은 새로운 유형의 결함을 효과적으로 예측하기 어려울 수 있다.
본 발명의 실시 예에 따르면, 에어리얼 이미지(aerial image), 및 상기 에어리얼 이미지에 대응하는 SEM(Scanning Electron Microscope) 이미지를 이용하여 머신 러닝 모델을 생성할 수 있다. 그리고, 상기 머신 러닝 모델을 이용하여, 어떤 에어리얼 이미지에 기초하여 생성될 수 있는 SEM 이미지를 예측하고, 상기 예측된 SEM 이미지를 이용하여 반도체 칩의 결함을 예측할 수 있다.
에어리얼 이미지는, 레이아웃에 기초하여 생성되는 마스크를 통해 웨이퍼 상에 조사되는 광학적 패턴들의 이미지를 지칭할 수 있다. 에어리얼 이미지는 웨이퍼 상의 각 위치에서 조사되는 빛의 세기에 따라 그레이스케일 이미지로 표현될 수 있다. 예를 들어, 에어리얼 이미지는 반도체 칩 영역의 각 위치에서 0 내지 255의 8비트 정보를 포함할 수 있다. 그리고, 에어리얼 이미지는 확률적 영향에 관한 정보를 포함할 수 있다. 예를 들어, 에어리얼 이미지는 마스크 패턴을 직접 통과한 빛이 형성하는 타겟 패턴들에 관한 정보뿐만 아니라, 마스크 패턴을 통해 회절되는 빛에 의해 상기 타겟 패턴의 주변에서 형성되는 회절 패턴들에 관한 정보를 더 포함할 수 있다. 즉, 에어리얼 이미지의 정보량은 레이아웃이나 ACI 컨투어 이미지의 정보량보다 많을 수 있다.
본 발명의 실시 예에 따르면, 머신 러닝 모델은 풍부한 양의 정보를 이용하여 생성될 수 있으며, 상기 머신 러닝 모델을 이용하여 반도체 칩의 결함 여부를 예측하기 위해서도 풍부한 양의 정보가 이용될 수 있다. 따라서, 상기 머신 러닝 모델을 이용하면, 상기 머신 러닝 모델을 생성하기 위해 이용된 정보에 포함되지 않은 새로운 유형의 결함도 예측될 수 있다. 따라서, 실제 반도체 칩을 제조하기 이전에 레이아웃으로부터 반도체 칩의 결함을 효과적으로 예측하고 레이아웃을 수정할 수 있으므로, 레이아웃 설계를 위해 필요한 시간이 단축될 수 있다. 그리고, 반도체 공정의 수율이 개선될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 칩의 제조 방법을 보여주는 흐름도이다.
도 2를 참조하면, 반도체 칩의 제조 방법은, 반도체 칩의 설계 레이아웃을 디자인하는 단계(S110), 머신 러닝 모델을 이용하여 반도체 칩의 결함을 예측하고 레이아웃을 개선하는 단계(S120), 개선된 레이아웃에 대한 OPC를 수행하는 단계(S130), OPC에 의해 보정된 레이아웃을 이용하여 마스크를 제조하는 단계(S140), 및 마스크를 이용하여 반도체 칩을 제조하는 단계(S150)를 포함할 수 있다.
단계 S110에서, 웨이퍼 상에 형성하고자 하는 반도체 칩의 회로 패턴에 대응하는 설계 레이아웃이 반도체 제조 설비의 호스트 컴퓨터 혹은 서버로부터 제공될 수 있다. 구체적으로, 레이아웃은 반도체 칩에 대해 디자인된 회로가 웨이퍼 상으로 전사될 수 있는 물리적인 표시로서, 다수의 패턴들을 포함할 수 있다. 예를 들어, 설계 레이아웃은 CAD(Computer Aided Design) 시스템으로부터 설계 레이아웃을 이루는 패턴들의 컨투어(contour)의 좌표값으로 제공될 수 있다. 특히, 패턴들은 동일한 형상이 반복되는 반복 패턴들을 포함할 수 있으며, 패턴들은 삼각형 혹은 사각형과 같은 다각형들의 조합의 형상으로 제공될 수 있다.
단계 S120에서, 설계된 레이아웃에 기초하여 에어리얼 이미지가 생성되고, 머신 러닝 모델을 이용하여 상기 에어리얼 이미지에 대응하는 SEM 이미지가 예측될 수 있다. 그리고, 상기 예측된 SEM 이미지에 기초하여 반도체 칩의 결함이 예측되며, 상기 예측된 결함에 기초하여 상기 레이아웃이 수정될 수 있다. 단계 S120은 도 3을 참조하여 더욱 자세히 설명된다.
단계 S130에서, 광 근접 효과에 따른 오차를 반영하여 상기 수정된 레이아웃에 포함된 패턴들의 형상이 변경될 수 있다.
패턴이 미세화됨에 따라, 노광 과정 중에 이웃하는 패턴들 간의 영향에 의한 광 근접 현상이 발생할 수 있다. 따라서, 레이아웃을 보정하는 OPC를 수행함으로써 광 근접 효과의 발생을 억제할 수 있다. 예를 들어, OPC는 레이아웃을 이루는 패턴들의 전체적인 크기를 확장하고 코너 부분을 처리하는 것을 포함할 수 있다. 예를 들어, OPC는 각 패턴의 엣지들을 이동시키거나 추가적인 다각형들을 부가하는 것을 포함할 수 있다. OPC를 이용함으로써 노광 시에 발생하는 빛의 회절, 간섭 등에 의한 패턴의 왜곡 현상을 보정하고, 패턴 밀도에 기인한 오차를 보정할 수 있다. OPC 단계 후에 OPC 검증 단계가 더 수행될 수 있다.
OPC에 의해 보정된 최종 레이아웃 데이터는 포토마스크 및 전자빔 마스크와 같은, 노광 공정에서 사용될 마스크를 제조하기 위한 노광 설비에 전송될 수 있다. 단계 S140에서, 최종 레이아웃 데이터를 이용하여 마스크 기판 상에 노광 공정을 수행함으로써 마스크가 제조될 수 있다. 노광 공정 후에, 예를 들어 현상(development), 식각, 세정, 및 베이크(bake) 등의 일련의 공정들을 더 수행함으로써 마스크가 형성될 수 있다. 실시 예에 따라, 최종 레이아웃 데이터를 전송하기 전에 최종 레이아웃 데이터에 대한 검증 단계가 더 수행될 수 있다.
단계 S150은, 마스크를 이용하여 노광 공정을 수행하는 단계를 포함할 수 있다. 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 혹은 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있으며, 마이크로 프로세서(micro-processor)와 같은 로직 반도체 소자, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 혹은 주문형 반도체(application specific integrated circuit, ASIC) 등을 포함할 수 있다. 특히, 반도체 칩은 제1 반복 패턴들을 포함하는 하부 구조물 상에 제2 반복 패턴들을 포함하는 형성하는 공정을 수행함으로써 의해 제조될 수 있다. 제2 반복 패턴들은 마스크에 의해 제1 반복 패턴들에 높은 정확도로 정렬되어 형성될 수 있다. 반도체 칩은, 노광 공정 외에, 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 더 수행함으로써 최종적으로 제조될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 칩의 레이아웃 방법을 예시적으로 보여주는 흐름도이다.
도 3을 참조하면, 반도체 칩의 레이아웃 방법은, 레이아웃에 기초하여 에어리얼 이미지를 생성하는 단계(S121), 제1 머신 러닝 모델을 이용하여 상기 에어리을 이미지로부터 예측 SEM 이미지를 생성하는 단계(S122), 제2 머신 러닝 모델을 이용하여 상기 레이아웃으로부터 타겟 SEM 이미지를 생성하는 단계(S123), 상기 예측 SEM 이미지와 상기 타겟 SEM 이미지를 비교하여 결함 위치를 예측하는 단계(S124), 및 상기 결함 위치의 예측 결과에 따라 상기 레이아웃을 개선하는 단계(S125)를 포함할 수 있다. 도 3의 단계 S121 내지 단계 S125는, 도 2의 단계 S120에 포함될 수 있다.
단계 S121에서, 설계된 레이아웃에 기초하여 에어리얼 이미지가 생성될 수 있다. 에어리얼 이미지는 상기 레이아웃에 기초하는 시뮬레이션에 의해 생성될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
단계 S122에서, 제1 머신 러닝 모델을 이용하여 상기 에어리얼 이미지로부터 예측 SEM 이미지가 생성될 수 있다. 제1 머신 러닝 모델은 사전에 준비될 수 있다. 제1 머신 러닝 모델은 샘플 에어리얼 이미지들 및 상기 샘플 에어리얼 이미지들에 대응하는 샘플 SEM 이미지들에 기초하여 생성될 수 있다.
상기 예측 SEM 이미지는, 상기 설계된 레이아웃을 이용하여 반도체 칩을 생성했을 때 웨이퍼 상에 형성될 것으로 예측되는 전사 회로 패턴의 이미지에 해당할 수 있다. 상기 예측 SEM 이미지는 반도체 칩의 결함을 예측하기 위해 사용될 수 있다. 한편, 상기 예측 SEM 이미지로부터 반도체 칩의 결함을 예측하기 위해 제2 머신 러닝 모델이 더 이용될 수 있다.
단계 S123에서, 제2 머신 러닝 모델을 이용하여 상기 설계된 레이아웃으로부터 타겟 SEM 이미지가 생성될 수 있다. 상기 타겟 SEM 이미지는, 상기 설계된 레이아웃에 기초하여 생성될 수 있는 이상적인 SEM 이미지에 해당할 수 있다. 이상적인 SEM 이미지는, 반도체 칩에 결함이 없는 경우의 SEM 이미지를 가리킬 수 있다.
한편, 상기 제2 머신 러닝 모델은 사전에 준비될 수 있다. 상기 제2 머신 러닝 모델은 샘플 레이아웃들 및 상기 샘플 레이아웃들에 대응하는 샘플 SEM 이미지들에 기초하여 생성될 수 있다.
단계 S124에서, 예측 SEM 이미지와 타겟 SEM 이미지를 비교함으로써 반도체 칩의 결함 위치가 예측될 수 있다. 예를 들어, 예측 SEM 이미지와 타겟 SEM 이미지를 비교하기 위해 예측 SEM 이미지와 타겟 SEM 이미지를 중첩할 수 있으며, 예측 SEM 이미지에서 타겟 SEM 이미지와 중첩되지 않는 위치가 결함 위치로 예측될 수 있다. 그러나, 본 발명은 예측 SEM 이미지와 타겟 SEM 이미지를 비교하는 방법을 제한하지는 않는다.
단계 S125에서, 상기 결함 위치의 예측 결과에 따라 레이아웃이 개선될 수 있다. 예를 들어, 상기 레이아웃에서 상기 결함 위치 또는 그 주변의 레이아웃 패턴의 크기, 위치, 형상 등을 수정함으로써 상기 레이아웃이 개선될 수 있다.
구현에 따라, 상기 개선된 레이아웃을 대상으로 단계 S121 내지 단계 S125가 반복 수행될 수 있다. 단계 S121 내지 단계 S125는 레이아웃에서 결함이 전부 수정될 때까지 반복 수행될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 칩의 제조 및 반도체 칩의 레이아웃 설계를 위해 사용되는 반도체 기판의 구조를 도시한 도면이다.
도 4를 참조하면, 반도체 기판(1) 상에 일정한 패턴이 형성되어 독립적으로 구동가능한 단위인 반도체 칩(11)이 복수 개 형성된다. 반도체 기판(1)은 예를 들면, 실리콘(Si, silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 또는 반도체 기판(1)은 저머늄(Ge, germanium)과 같은 반도체 원소, SiGe(silicon germanium), SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 또는, 반도체 기판(1)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 반도체 기판(1)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판(1)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조체를 포함할 수 있다.
노광 공정은 패턴 형성을 위한 마스크(레티클)에 하나 이상의 반도체 칩(11)을 반복 단위인 하나의 필드(12)로 구성하여 전체 반도체 기판(1)을 여러 구획으로 분할해서 수행된다. 노광 공정은 예를 들면, DUV 광, EUV 광, 또는 E-beam에 의하여 수행될 수 있다. 노광 공정은 예를 들면, 스캐너, 스텝퍼 또는 스텝 및 스캔 장치(step-and-scan tool)에 의하여 수행될 수 있다. 도 5의 예에서, 하나의 필드(12)는 하나의 반도체 칩(11)으로 구성될 수 있으며, 각 스텝의 포토 공정에서 이와 같은 필드(12)가 형성된 마스크를 이용한 1회의 샷(shot)으로 인해 반도체 기판(1)에 하나의 반도체 칩(11)이 형성될 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 하나의 필드(12)는 2 내지 8개의 메모리 칩(11)으로 구성될 수 있다.
하나의 필드(12)는 복수의 단위 영역들(UR)로 나누어질 수 있다. 예를 들어, 필드(12)의 가로 및 세로 길이는 수 mm ~ 수 cm 정도일 수 있으며, 단위 영역(UR)의 가로 및 세로 길이는 수 μm 정도일 수 있다. 구현에 따라, 제1 및 제2 머신 러닝 모델은 복수의 단위 영역들(UR)의 샘플 에어리얼 이미지들, 샘플 레이아웃들, 및 샘플 SEM 이미지들을 이용하여 생성될 수 있다. 그리고, 예측 SEM 이미지를 생성하는 동작, 타겟 SEM 이미지를 생성하는 동작, 및 예측 SEM 이미지와 타겟 SEM 이미지를 비교하는 동작은 단위 영역(UR)별로 수행될 수 있다.
이하에서는, 도 5 내지 도 6을 참조하여 상기 제1 및 제2 머신 러닝 모델을 생성하는 방법이 자세히 설명된다.
도 5는 반도체 칩의 결함을 예측하기 위한 머신 러닝 모델들을 생성하는 방법을 설명하기 위한 도면이다.
도 5는 샘플 에어리얼 이미지들(SAI), 샘플 SEM 이미지들(SSEM), 및 샘플 레이아웃들(SLYT)을 도시한다. 샘플 에어리얼 이미지들(SAI), 샘플 SEM 이미지들(SSEM), 및 샘플 레이아웃들(SLYT)은 머신 러닝 모델들을 생성하기 위해 사전에 준비될 수 있다.
도 5를 참조하면, 제1 머신 러닝 모델(M1)은 샘플 에어리얼 이미지들(SAI), 및 샘플 SEM 이미지들(SSEM)을 이용하여 생성될 수 있다. 샘플 에어리얼 이미지들(SAI) 및 샘플 SEM 이미지들(SSEM)은 웨이퍼의 필드(12)의 동일한 단위 영역(UR)에 대응할 수 있다.
제1 머신 러닝 모델(M1)은 샘플 에어리얼 이미지들(SAI) 및 샘플 SEM 이미지들(SSEM)을 입력으로 하여, 에어리얼 이미지와 같은 광학적 패턴을 웨이퍼 상에 조사하였을 때 웨이퍼 상에 형성될 수 있는 전사 회로 패턴의 SEM 이미지를 예측하도록 학습될 수 있다.
한편, 제1 머신 러닝 모델(M1)을 생성하기 위한 샘플 에어리얼 이미지(SAI)는 다양한 방법으로 획득될 수 있다. 제1 예로, 샘플 에어리얼 이미지(SAI)는, 레이아웃에 기초한 시뮬레이션을 통해 획득될 수 있다. 제2 예로, 샘플 에어리얼 이미지(SAI)는 레이아웃에 기초하여 생성된 마스크를 통해 웨이퍼 상에 조사되는 광학적 패턴을 측정하는 장비인 AIMS(Aerial Image Measurement System)를 이용하여 획득될 수 있다.
도 5의 예에서, 샘플 에어리얼 이미지(SAI)는 샘플 레이아웃(SLYT)에 기초하여 획득될 수 있다. 샘플 에어리얼 이미지(SAI)와 샘플 레이아웃(SLYT)을 비교하면, 샘플 에어리얼 이미지(SAI)는 레이아웃 패턴들과 동일한 위치에 형성되는 타겟 패턴들(TP) 및 레이아웃 패턴들의 주변에 형성되는 회절 패턴들(DP)을 포함할 수 있다. 즉, 샘플 에어리얼 이미지(SAI)의 정보량은 대응하는 샘플 레이아웃(LYT)의 정보량보다 많을 수 있다.
샘플 SEM 이미지(SSEM)는 전사 회로 패턴이 형성된 웨이퍼의 표면을 SEM을 이용하여 촬영함으로써 획득될 수 있다.
제2 머신 러닝 모델(M2)은 샘플 레이아웃들(SLYT) 및 샘플 SEM 이미지들(SSEM)을 이용하여 생성될 수 있다. 샘플 레이아웃들(SLYT)과 샘플 SEM 이미지들(SSEM)은 웨이퍼의 필드(12)의 동일한 단위 영역(UR)에 대응할 수 있다.
제2 머신 러닝 모델(M2)은 샘플 레이아웃들(SLYT) 및 샘플 SEM 이미지들(SSEM)을 입력으로 하여, 레이아웃에 기초하여 웨이퍼 상에 형성하고자 하는 타겟 SEM 이미지를 예측하도록 학습될 수 있다.
도 3의 단계 S123을 참조하여 설명된 것과 같이, 제2 머신 러닝 모델(M2)을 이용하여 생성되는 타겟 SEM 이미지는 상기 레이아웃에 기초하여 생성될 수 있는 이상적인 SEM 이미지에 해당할 수 있다. 예를 들어, 이상적인 SEM 이미지에 나타나는 전사 회로 패턴들은 레이아웃 패턴들과 동일한 위치에 위치할 수 있으며, 전사 회로 패턴들의 크기는 레이아웃 패턴들의 크기와 정해진 범위 내의 차이를 가질 수 있다.
도 5의 예에서는, 제1 머신 러닝 모델(M1) 및 제2 머신 러닝 모델(M2)을 생성할 때 동일한 샘플 SEM 이미지들(SSEM)이 사용되는 경우를 도시한다. 그러나, 본 발명은 이에 제한되지 않으며, 제1 머신 러닝 모델(M1)을 생성할 때 제1 샘플 SEM 이미지들이 사용되고, 제2 머신 러닝 모델(M2)을 생성할 때 제1 샘플 SEM 이미지들과는 다른 제2 샘플 SEM 이미지들이 사용될 수 있다. 제1 샘플 SEM 이미지들과 제2 샘플 SEM 이미지들은 웨이퍼에 포함된 필드(12)에서 서로 다른 단위 영역(UR)을 촬영한 이미지일 수 있다. 그리고, 제1 샘플 SEM 이미지들은 결함이 있는 SEM 이미지들과 결함이 없는 SEM 이미지들을 모두 포함할 수 있으나, 제2 샘플 SEM 이미지들은 결함이 없는 SEM 이미지들로만 선택될 수 있다. 결함이 없는 샘플 SEM 이미지들을 이용하여 제2 머신 러닝 모델(M2)을 생성함으로써, 제2 머신 러닝 모델(M2)이 레이아웃을 입력 받으면 이상적인 SEM 이미지를 출력하도록 할 수 있다.
도 6은 GAN에 기반하여 머신 러닝 모델들을 생성하는 방법을 자세히 설명하기 위한 도면이다.
머신 러닝 모델(200)은 GAN에 기반한 머신 러닝을 통하여 웨이퍼 상에서 발생할 수 있는 결함 정보를 획득할 수 있다. 머신 러닝 모델(200)은 도 1의 결함 예측 툴(1220)에 포함될 수 있으며, 도 1의 프로세서(1100)에서 구동될 수 있다.
도 6을 참조하면, GAN에 기반한 머신 러닝 모델(200)은 생성망(231) 및 판별망(232)을 포함할 수 있다.
생성망(231)은 입력 벡터를 입력받고, 상기 입력 벡터에 기반하여 가짜 이미지(Image_fake)를 생성할 수 있다. 머신 러닝 모델(200)이 제1 머신 러닝 모델(M1)인 경우, 입력 벡터는 샘플 에어리얼 이미지일 수 있다. 그리고, 머신 러닝 모델(200)이 제2 머신 러닝 모델(M2)인 경우, 입력 벡터는 샘플 레이아웃일 수 있다. 가짜 이미지(Image_fake)는 머신 러닝 모델(200)에서 입력 벡터에 기반하여 출력하는 SEM 이미지에 대응할 수 있다.
판별망(232)은 실제 이미지(Image_real) 또는 가짜 이미지(Image_fake)를 입력받고, 입력된 이미지가 실제 이미지인지 가짜 이미지인지 판별할 수 있다. 실제 이미지(Image_real)는 머신 러닝 모델(200)에 입력되는 샘플 SEM 이미지일 수 있다.
머신 러닝 모델(200)은 판별망(232)이 실제 이미지(Image_real)를 참으로 판별하고, 가짜 이미지(Image_fake)를 거짓으로 판별하기 위한 1차 머신 러닝을 수행할 수 있다. 판별망(232)은 입력된 실제 이미지(Image_real) 또는 가짜 이미지(Image_fake)에 대하여 컨볼루션(convolution) 연산, 풀링(pooling) 연산, 다운 샘플링(down sampling) 연산, 곱셈 연산, 덧셈 연산 및 활성화 연산 등과 같은 다양한 연산들을 수행할 수 있다. 판별망(232)은 다양한 연산들을 통하여 입력된 이미지가 참인지 또는 거짓인지 여부를 나타내는 신호를 출력할 수 있다. 판별망(232)이 실제 이미지(Image_real)를 거짓으로 판별하거나, 가짜 이미지(Image_fake)를 참으로 판별하는 경우에 머신 러닝 모델(200)는 판별망(232)에 포함되는 노드들의 가중치들 또는 바이어스들을 조정할 수 있다.
판별망(232)에 대한 1차 머신 러닝이 완료된 후, 머신 러닝 모델(200)는 생성망(231)으로부터 생성되는 가짜 이미지(Image_fake)가 판별망(232)에 의하여 참으로 판별되도록 생성망(231)에 대한 2차 머신 러닝을 수행할 수 있다. 생성망(231)은 입력된 입력 벡터에 대하여 디컨볼루션(deconvolution) 연산, 언풀링(unpooling) 연산, 업 샘플링(up sampling) 연산, 곱셈 연산, 덧셈 연산 및 활성화 연산 등과 같은 다양한 연산들을 수행할 수 있다. 생성망(231)은 다양한 연산들을 통하여 입력 벡터에 기반한 가짜 이미지(Image_fake)를 생성할 수 있다. 판별망(232)이 가짜 이미지(Image_fake)를 거짓으로 판별하는 경우, 머신 러닝 모델(200)는 생성망(231)에 포함되는 노드들의 가중치들 또는 바이어스들을 업데이트하거나 조정할 수 있다.
2차 머신 러닝이 완료되면, 생성망(231)은 실제 이미지(Image_real)와 구별되기 어려울 정도로 실제 이미지(Image_real)에 가까운 가짜 이미지(Image_fake)를 생성할 수 있게 된다. 예를 들어, 2차 머신 러닝이 완료된 제1 머신 러닝 모델(M1)의 생성망(231)으로 에어리얼 이미지가 입력되면, 생성망(231)은 실제 이미지(Image_real)에 가까운 가짜 이미지(Image_fake)를 생성할 수 있으며, 생성된 가짜 이미지(Image_fake)는 예측 SEM 이미지(PSEM)으로서 출력될 수 있다. 마찬가지로, 2차 머신 러닝이 완료된 제2 머신 러닝 모델(M2)의 생성망(231)으로 레이아웃이 입력되면, 생성망(231)으로부터 타겟 SEM 이미지(TSEM)가 출력될 수 있다.
도 7a 내지 도 8은 머신 러닝 모델들을 이용하여 반도체 칩의 결함을 예측하는 방법을 설명하기 위한 도면들이다.
도 7a는 에어리얼 이미지(AI) 및 예측 SEM 이미지(PSEM)를 예시한다. 도 7a를 참조하면, 예측 SEM 이미지(PSEM)는, 제1 머신 러닝 모델(M1)을 이용하여 에어리얼 이미지(AI)에 기초하여 결정될 수 있다. 도 7a는 도 3의 단계 S122에 대응한다.
제1 머신 러닝 모델(M1)을 이용하면, 도 5를 참조하여 설명된 샘플 에어리얼 이미지(SAI)와는 다른 패턴을 갖는 에어리얼 이미지(AI)가 입력되더라도 예측 SEM 이미지(PSEM)가 생성될 수 있다. 예를 들어, 도 6을 참조하여 설명된 생성망(231)에 에어리얼 이미지(AI)가 입력되면 생성망(231)으로부터 예측 SEM 이미지(PSEM)가 출력될 수 있다. 생성망(231)으로부터 출력되는 예측 SEM 이미지(PSEM)는, 에어리얼 이미지(AI)가 웨이퍼 상에 조사되었을 때 실제로 웨이퍼 상에 형성될 수 있는 전사 회로 패턴에 가까운 이미지일 수 있다.
에어리얼 이미지(AI)는 반도체 칩을 제조하기 위해 설계된 레이아웃에 기초하여 생성될 수 있다. 에어리얼 이미지(AI)는 레이아웃에 기초한 시뮬레이션을 통해서 생성될 수 있다. 그러나 본 발명은 이에 제한되지 않으며, 에어리얼 이미지(AI)는 상기 레이아웃에 기초하여 생성된 마스크를 투과하여 조사되는 광학적 패턴을 실측함으로써 생성될 수도 있다. 레이아웃에 기초하여 에어리얼 이미지(AI)를 생성하는 경우, 제1 머신 러닝 모델(M1)을 이용하면 레이아웃에 기초하여 실제로 웨이퍼 상에 형성될 수 있는 전사 회로 패턴이 예측될 수 있다.
도 7b는 레이아웃(LYT) 및 타겟 SEM 이미지(TSEM)를 예시한다. 도 7b를 참조하면, 타겟 SEM 이미지(TSEM)는, 제2 머신 러닝 모델(M2)을 이용하여 레이아웃(LYT)에 기초하여 결정될 수 있다. 도 7b는 도 3의 단계 S123에 대응한다.
제2 머신 러닝 모델(M2)을 이용하면, 도 5를 참조하여 설명된 샘플 레이아웃(SLYT)과는 다른 패턴을 갖는 레이아웃(LYT)이 입력되더라도, 타겟 SEM 이미지(TSEM)가 생성될 수 있다. 도 3을 참조하여 설명된 바와 같이 제2 머신 러닝 모델(M2)을 생성하기 위해서 결함 없는 샘플 SEM 이미지(SSEM)들이 사용될 수 있다. 제2 머신 러닝 모델(M2)을 이용하여 생성된 타겟 SEM 이미지(TSEM)는, 레이아웃(LYT)에 기초하여 웨이퍼 상에 형성되기를 목표하는 이상적인 전사 회로 패턴에 해당할 수 있다.
도 8은 예측 SEM 이미지(PSEM)와 타겟 SEM 이미지(TSEM)를 비교하여 결함 위치를 예측하는 방법을 설명하기 위한 도면이다. 도 8은 도 3의 단계 S124에 대응한다.
도 7b를 참조하여 설명된 바에 따르면, 타겟 SEM 이미지(TSEM)는 결함 없는 전사 회로 패턴을 나타낼 수 있다. 따라서, 예측 SEM 이미지(PSEM)와 타겟 SEM 이미지(TSEM) 이미지를 서로 비교함으로써 예측 SEM 이미지(PSEM)로부터 결함 위치를 예측할 수 있다.
본 발명의 실시 예에 따르면, 예측 SEM 이미지(PSEM)와 타겟 SEM 이미지(TSEM)를 비교함으로써 결함을 판단할 수 있는 다이-투-다이(Die-to-Die) 기법이 사용될 수 있다. 예를 들어, 다이-투-다이 기법은 예측 SEM 이미지(PSEM)와 타겟 SEM 이미지(TSEM)를 중첩시킨 후, 예측 SEM 이미지(PSEM)에서 타겟 SEM 이미지(TSEM)와 중첩되지 않는 위치를 결함 위치로 결정하는 방법을 포함할 수 있다. 도 4를 참조하여 설명된 바와 같이, 하나의 필드(12)는 복수의 단위 영역들(UR)을 포함할 수 있다. 다이-투-다이 기법을 통한 결함 판단이 복수의 단위 영역들(UR) 각각에 대해 수행됨으로써 하나의 필드(12)에 대한 레이아웃의 결함이 판단될 수 있다.
구현에 따라, SEM 이미지 상에 나타나는 전사 회로 패턴들과 레이아웃 패턴들을 비교함으로써 결함 위치를 결정할 수도 있다. 그러나, 모든 레이아웃 패턴들에 대해서, 대응하는 전사 회로 패턴들의 크기 및 위치가 상기 레이아웃 패턴들에 부합하는지 여부를 판단하는 경우 연산량이 증가할 수 있다. 반면에, 다이-투-다이 기법을 이용하면 모든 전사 회로 패턴들에 대한 연산을 수행하지 않아도 되며, 단지 중첩된 SEM 이미지에서 중첩되지 않은 위치를 찾음으로써 결함을 판단할 수 있다. 따라서, 예측 SEM 이미지와 타겟 SEM 이미지에 기초하여 다이-투-다이 기법을 이용하면, 결함 예측을 위한 연산량이 감소할 수 있으며, 결함 예측을 신속하게 수행할 수 있다.
도 8의 예에서, 예측 SEM 이미지(PSEM)와 타겟 SEM 이미지(TSEM)가 서로 중첩되지 않는 위치가 표시된다. 타겟 SEM 이미지(TSEM)의 해당 위치에는 아무런 패턴이 나타나지 않는 반면, 예측 SEM 이미지(PSEM)의 해당 위치에는 미세한 점 패턴이 존재한다. 이 경우, 예측 SEM 이미지(PSEM)의 점 패턴이 있는 위치가 예측 결함 위치(PDEF)로 판단될 수 있다.
예측 결함 위치(PDEF)가 결정되면, 레이아웃에서 예측 결함 위치(PDEF)의 주변 패턴이 수정될 수 있다. 예를 들어, 예측 결함 위치(PDEF) 주변의 레이아웃 패턴들의 형상, 위치, 크기 등이 수정될 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 칩의 결함 예측의 효과를 설명하기 위한 도면이다.
도 9는 레이아웃(LYT), 에어리얼 이미지(AI), 예측 SEM 이미지(PSEM), 및 실제 SEM 이미지(RSEM)를 도시한다. 레이아웃(LYT), 에어리얼 이미지(AI) 및 예측 SEM 이미지(PSEM)는 도 7a 및 도 7b에 도시된 이미지들과 동일할 수 있다.
에어리얼 이미지(AI)는 레이아웃(LYT)에 기초하여 생성된 이미지일 수 있다. 에어리얼 이미지(AI)는 레이아웃 패턴들과 동일한 위치에 형성되는 타겟 패턴들(TP) 및 레이아웃 패턴들의 주변에 형성되는 회절 패턴들(DP)을 포함할 수 있다.
예측 SEM 이미지(PSEM)는 에어리얼 이미지(AI)에 기초하여 본 발명의 실시 예에 따른 제1 머신 러닝 모델(M1)에 기반하여 생성된 이미지일 수 있다. 도 8을 참조하여 설명된 바와 같이, 예측 SEM 이미지(PSEM)로부터 예측 결함 위치(PDEF)가 결정될 수 있다.
실제 SEM 이미지(RSEM)는 레이아웃에 기초하여 생성된 마스크를 이용하여 웨이퍼 상에 빛을 조사한 결과 실제로 웨이퍼 상에 형성된 전사 회로 패턴의 SEM 이미지를 나타낸다. 실제 SEM 이미지(RSEM)를 참조하면, 전사 회로 패턴이 없어야 할 위치에 점 모양의 패턴이 발생할 수 있다. 상기 점 모양의 패턴은, 마스크 패턴을 통해 웨이퍼 상에 빛을 조사할 때 회절광에 의해 형성될 수 있다. 상기 점 모양의 패턴이 발생한 위치가 실제 결함 위치(RDEF)로 표시된다.
예측 SEM 이미지(PSEM)는 회절 패턴(DP)을 포함하는 에어리얼 이미지(AI)에 기초하여 생성될 수 있다. 예측 SEM 이미지(PSEM)에서 예측되는 전사 회로 패턴에는 회절광의 영향이 반영될 수 있다. 도 9를 참조하면, 예측 SEM 이미지(PSEM)를 이용하여 예측된 예측 결함 위치(PDEF)는 실제 결함 위치(RDEF)와 동일한 위치를 가질 수 있다.
본 발명의 실시 예에 따르면, 제1 머신 러닝 모델(M1)을 이용하여 에어리얼 이미지(AI)에 기초하는 예측 SEM 이미지(PSEM)를 생성하고, 예측 SEM 이미지(PSEM)에 기초하여 결함 위치를 예측함으로써 실제 반도체 칩에서 결함이 발생할 수 있는 위치를 검출할 수 있다. 반도체 칩을 제조하기 전에 결함 위치의 주변의 레이아웃 패턴을 미리 수정함으로써 반도체 공정의 수율이 효과적으로 개선될 수 있다.
본 발명의 실시 예에 따르면, 제2 머신 러닝 모델(M2)을 이용하여 레이아웃(LYT)에 기초하는 타겟 SEM 이미지(TSEM)를 생성하고, 타겟 SEM 이미지(TSEM)와 예측 SEM 이미지(PSEM)를 비교함으로써 반도체 칩의 결함을 예측할 수 있다. SEM 이미지들 간의 비교를 통해 결함을 예측함으로써, 결함 예측에 요구되는 연산량이 감소할 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
1000: 컴퓨팅 시스템
1100: 프로세서
1200: 동작 메모리
1300: 입출력 장치
1400: 보조 저장장치

Claims (10)

  1. 반도체 칩의 레이아웃 방법에 있어서,
    레이아웃을 설계하는 단계;
    상기 레이아웃에 기초하여 에어리얼 이미지(aerial image)를 생성하는 단계;
    제1 머신 러닝 모델을 이용하여, 상기 에어리얼 이미지에 기초하여 예측 SEM(Scanning Electron Microscope) 이미지를 결정하는 단계;
    제2 머신 러닝 모델을 이용하여, 상기 레이아웃에 기초하여 타겟 SEM 이미지를 결정하는 단계;
    상기 예측 SEM 이미지 및 상기 타겟 SEM 이미지를 비교한 결과에 기초하여 상기 반도체 칩의 결함을 예측하는 단계; 및
    상기 예측된 결함에 기초하여 상기 레이아웃을 수정하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    복수의 샘플 에어리얼 이미지들, 및 상기 복수의 샘플 에어리얼 이미지들과 동일한 위치에 대응하는 복수의 제1 샘플 SEM 이미지들을 이용하여 머신 러닝을 수행함으로써 상기 제1 머신 러닝 모델을 생성하는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서,
    복수의 레이아웃들, 및 상기 복수의 레이아웃들과 동일한 위치에 대응하는 복수의 제2 샘플 SEM 이미지들을 이용하여 머신 러닝을 수행함으로써 상기 제2 머신 러닝 모델을 생성하는 단계
    를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 제1 샘플 SEM 이미지들과 상기 제2 샘플 SEM 이미지들은 서로 동일한 이미지인
    방법.
  5. 제3항에 있어서,
    상기 제1 샘플 SEM 이미지들과 상기 제2 샘플 SEM 이미지들은 서로 다른 영역의 이미지인
    방법.
  6. 제3항에 있어서,
    상기 제2 샘플 이미지들은 결함이 없는 SEM 이미지들로 구성되는
    방법.
  7. 제3항에 있어서,
    상기 반도체 칩의 영역은 복수의 단위 영역들을 포함하고,
    상기 복수의 샘플 에어리얼 이미지들, 상기 복수의 샘플 레이아웃들, 상기 복수의 제1 샘플 SEM 이미지들, 및 상기 복수의 제2 샘플 SEM 이미지들은 상기 복수의 단위 영역들에 대응하는
    방법.
  8. 제1항에 있어서,
    상기 반도체 칩의 결함을 예측하는 단계는
    상기 예측 SEM 이미지 및 상기 타겟 SEM 이미지를 중첩시키는 단계; 및
    상기 예측 SEM 이미지에서 상기 타겟 SEM 이미지와 중첩되지 않는 위치를 결함 위치로 예측하는 단계
    를 포함하는 방법.
  9. 반도체 칩을 제조하는 방법에 있어서,
    레이아웃을 설계하는 단계;
    제1 머신 러닝 모델을 이용하여, 상기 레이아웃에 기초하여 생성된 에어리얼 이미지에 기초하여 예측 SEM(Scanning Electron Microscope) 이미지를 결정하는 단계;
    상기 예측 SEM 이미지에 기초하여 상기 반도체 칩의 결함을 예측하고, 상기 예측된 결함에 기초하여 수정 레이아웃을 생성하는 단계;
    상기 수정 레이아웃에 대해 OPC(Optical Proximity Correction)을 수행하여 최종 레이아웃을 생성하는 단계;
    상기 최종 레이아웃을 이용하여 마스크를 제조하는 단계; 및
    상기 마스크를 이용하여 반도체 칩을 제조하는 단계
    를 포함하는 방법.
  10. 반도체 칩의 레이아웃을 생성하는 컴퓨팅 장치에 있어서,
    적어도 하나의 인스트럭션을 저장하는 메모리; 및
    상기 적어도 하나의 인스트럭션을 실행하는 프로세서를 포함하고,
    상기 프로세서는
    레이아웃을 설계하고, 상기 레이아웃에 기초하여 에어리얼 이미지를 생성하며, 제1 머신 러닝 모델을 이용하여 상기 에어리얼 이미지에 기초하여 예측SEM(Scanning Electron Microscope) 이미지를 결정하고, 제2 머신 러닝 모델을 이용하여 상기 레이아웃에 기초하여 타겟 SEM 이미지를 결정하며, 상기 예측 SEM 이미지 및 상기 타겟 SEM 이미지를 비교한 결과에 따라 상기 레이아웃을 수정하는
    컴퓨팅 장치.

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