KR20230143774A - 머신 러닝 기반 공정 근접 보정 검증 방법 및 그것을 이용한 반도체 칩 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 칩을 제조하는 방법은, 레이아웃 패턴을 생성하는 단계, 상기 레이아웃 패턴에 대한 PPC(Process Proximity Correction)를 수행하는 단계, 상기 PPC를 수행한 레이아웃에 대하여 OPC(Optical Proximity Correction)을 수행하는 단계, 상기 OPC를 수행한 레이아웃을 이용하여 마스크를 제조하는 단계, 및 상기 마스크를 이용하여 반도체 칩을 제조하는 단계를 포함하고, 상기 PPC를 수행하는 단계는 머신 러닝을 이용하여 상기 PPC를 검증하는 단계를 포함할 수 있다.
Description
본 발명은 머신 러닝 기반 공정 근접 보정 검증 방법 및 그것을 이용한 반도체 칩 제조 방법에 관한 것이다.
일반적으로, 반도체 칩의 패턴들은 포토 리소그래피 공정 및 식각 공정에 의해 형성되고 있다. 먼저, 웨이퍼상에 형성될 반도체 칩의 패턴에 대한 레이아웃을 설계한다. 마스크상의 회로패턴을 포토 리소그래피 공정을 통해 웨이퍼 상에 전사시켜 웨이퍼 상에 회로패턴 형성하는 경우, 웨이퍼 상의 전사 회로패턴과 실제 설계 회로패턴 간에 격차가 발생할 수 있다. 이러한 격차는 포토 리소그래피 공정에서의 광 근접 효과(optical proximity effect) 혹은 식각 공정에서의 로딩 효과(loading effect) 등에 기인한다. 마스크상의 회로패턴을 웨이퍼 상에 정확하게 전사하도록, 웨이퍼 상의 전사 회로패턴의 변형을 고려하여 보정하는 공정 근접 보정(PPC, Process Proximity Correction) 기술이 이용되고 있다. 공정 근접 보정 기술은 광 근접 효과/로딩 효과를 미리 예측 및 분석하고, 분석 결과에 따라 마스크상의 회로패턴의 레이아웃을 보정한다.
본 발명의 목적은, 공정 근접 보정 이후에 빅데이터를 가공함으로써 식각 공정의 취약 패턴을 검출하는 공정 근접 보정 검증 방법, 마스크 제조 방법 및 그것을 이용한 반도체 칩 제조 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 칩을 제조하는 방법은, 레이아웃 패턴을 생성하는 단계; 상기 레이아웃 패턴에 대한 PPC(Process Proximity Correction)를 수행하는 단계; 상기 PPC를 수행한 레이아웃에 대하여 OPC(Optical Proximity Correction)을 수행하는 단계; 상기 OPC를 수행한 레이아웃을 이용하여 마스크를 제조하는 단계; 및 상기 마스크를 이용하여 반도체 칩을 제조하는 단계를 포함하고, 상기 PPC를 수행하는 단계는 머신 러닝을 이용하여 상기 PPC를 검증하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 칩의 제조하는 방법은, 제 1 머신 러닝을 이용하여 레이아웃에 대한 PPC(Process Proximity Correction)를 수행하는 단계; 및 상기 PPC를 검증하는 단계를 포함하고, 상기 PPC를 검증하는 단계는, 제 2 머신 러닝을 이용하여 ACI(After Cleaning Inspection) CD(Critical Dimension)를 계산하는 단계; 및 수직 구조 민감도, ACI-ADI(After Development Inspection) CD 변화량, 혹은 식각 로딩 민감도를 이용하여 상기 레이아웃에서 취약 패턴을 검출하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 컴퓨팅 장치는, 공정 근접 보정 검증(PRC; PPC Rule Check) 툴을 저장하는 메모리 장치; 및 상기 공정 근접 보정 검증 툴을 실행하는 적어도 하나의 프로세서를 포함하고, 상기 공정 근접 보정 검증 툴은, 머신 러닝을 이용하여 ACI(After Cleaning Inspection) CD(Critical Dimension)를 계산하고; 및 상기 계산된 ACI CD를 이용하여 PPC(Process Proximity Correction) 레이아웃에서 취약 패턴을 검출하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 공정 근접 보정 검증 방법, 마스크 제조 방법, 및 그것을 이용한 반도체 칩 제조 방법은, 공정 근접 보정 이후에 머신 러닝을 이용하여 취약 패턴을 검증할 수 있다.
본 발명의 실시 예에 따른 공정 근접 보정 검증 방법, 마스크 제조 방법, 및 그것을 이용한 반도체 칩 제조 방법은, 식각 공정 검증을 수행함으로써 식각에 의한 CD(Critical Dimension; 임계 치수) 변화를 최소화 시킬 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 PRC를 수행하는 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 칩의 제조 방법을 보여주는 흐름도이다.
도 3은 도 2에 도시된 PPC 단계를 예시적으로 보여주는 흐름도이다.
도 4a는 본 발명의 실시 예에 따른 PPC 동작을 예시적으로 보여주는 흐름도이다.
도 4b는 도 4a에 도시는 PRC 동작을 예시적으로 보여주는 흐름도이다.
도 5는 본 발명의 실시 예에 따른 머신 러닝을 이용하여 ACI CD 변화량을 계산하는 과정을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 ADI CD 변화에 따른 ACI CD 변화를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 식각 로딩 변화에 따른 ACI CD 변화를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 수직 구조 변화에 따른 ACI CD 변화를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 PRC 결과를 예시적으로 보여주는 도면들이다.
도 10은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 1은 본 발명의 실시 예에 따른 PRC를 수행하는 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 칩의 제조 방법을 보여주는 흐름도이다.
도 3은 도 2에 도시된 PPC 단계를 예시적으로 보여주는 흐름도이다.
도 4a는 본 발명의 실시 예에 따른 PPC 동작을 예시적으로 보여주는 흐름도이다.
도 4b는 도 4a에 도시는 PRC 동작을 예시적으로 보여주는 흐름도이다.
도 5는 본 발명의 실시 예에 따른 머신 러닝을 이용하여 ACI CD 변화량을 계산하는 과정을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 ADI CD 변화에 따른 ACI CD 변화를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 식각 로딩 변화에 따른 ACI CD 변화를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 수직 구조 변화에 따른 ACI CD 변화를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 PRC 결과를 예시적으로 보여주는 도면들이다.
도 10은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
일반적으로 반도체 칩을 제조하는 반도체 공정은 식각(etching), 증착(depositing), 평탄화(planation), 성장(growth), 주입(implanting) 등과 같은 다양한 절차들의 조합으로 구성된다. 식각은 대상 위에 포토 레지스트의 패턴을 형성하고, 화학 약품, 가스, 플라스마, 이온 빔 등을 이용하여 포로 레지스트에 의해 가려지지 않은 대상의 부분들을 제거한다. 식각을 수행하는 과정에서, 다양한 요인들로 인해 공정 오차가 발생할 수 있다. 공정 오차를 유발하는 요인들은 공정의 특성에 기인할 수 있지만, 포토 레지스트의 패턴 혹은 식각에 의해 구현되는 반도체 패턴의 특성에 기인할 수 있다. 패턴의 특성에 기인하는 공정 오차는 패턴들의 레이아웃을 수정 또는 변경함으로써 보상될 수 있다. 반도체 칩의 집적도가 증가하고, 반도체 공정이 미세화 되면서, 레이아웃에 포함되는 패턴들의 수가 급격히 증가하고 있다. 따라서, 공정 오차를 보상하기 위해 패턴들의 레이아웃을 수정/변경하기 위한 연산량이 급격히 증가하고 있다. 이에 따라, 머신 러닝(machine learning)을 이용한 공정 근접 보정(PPC: Process Proximity Correction) 기법이 이용되고 있다.머신 러닝을 이용한 PPC에 대한 자세한 것은, 삼성전자에서 출원되었으며, 이 출원의 참고문헌으로 결합된 US 2021-0334444(이수용), US 2022-0035237(이수용)에서 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 PRC(PPC Rule Check)을 수행하는 컴퓨팅 장치(100)를 나타내는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(100)는, 시스템 버스(101)에 연결된 적어도 하나의 프로세서(110), 메모리 장치(120), 입출력 장치(130), 및 저장 장치(140)를 포함할 수 있다.
컴퓨팅 장치(100)은 반도체 설계하고, PPC를 수행하거나 검증하기 위한 전용 장치로 제공될 수 있다. 컴퓨팅 장치(100)는 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다. 시스템 버스(101)를 통해서 프로세서(110), 메모리 장치(120), 입출력 장치(130) 및 저장 장치(140)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 한편, 시스템 버스(101)의 구성은 상술된 설명에 제한되지 않고, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
적어도 하나의 프로세서(110)는 컴퓨팅 장치(100)의 전반적인 동작을 제어하도록 구현될 수 있다. 프로세서(110)는 적어도 하나의 인스트럭션을 실행하도록 구현될 수 있다. 예를 들어, 프로세서(110)는 컴퓨팅 장치(100)에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행하도록 구현될 수 있다. 프로세서(110)는 메모리 장치(120)에 로딩되는 운영 체제(Operating System)를 실행할 수 있다. 프로세서(110)는 운영 체제 기반에서 구동될 다양한 응용 프로그램들(application program)을 실행할 수 있다. 예를 들어, 프로세서(110)는 메모리 장치(120)로부터 읽어온 PPC 툴(121) 및 PRC 툴(122)을 구동할 수 있다. 실시 예에 있어서, 프로세서(110)는 CPU(Central Processing Unit), 마이크로프로세서, AP(Application Processor) 혹은 이와 유사한 임의의 프로세싱 장치일 수 있다.
메모리 장치(120)는 적어도 하나의 인스트럭션을 저장하도록 구현될 수 있다. 예를 들어, 메모리 장치(120)는 운영 체제나 응용 프로그램들이 로드 될 수 있다. 컴퓨팅 장치(100)의 부팅 시에 저장 장치(140)에 저장된 OS 이미지가 부팅 시퀀스에 의거하여 메모리 장치(120)로 로드 될 수 있다. 운영 체제에 의해서 컴퓨팅 장치(100)의 제반 입출력 동작들이 지원될 수 있다. 유사하게, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 메모리 장치(120)에 로드 될 수 있다. 특히, 반도체 설계를 위한 디자인 툴, 공정 근접 보정을 수행하는 PPC(Process Proximity Correction) 툴(121), 및 머신 러닝을 이용한 PRC(PPC Rule Check) 툴(122)이 저장 장치(140)로부터 메모리 장치(120)에 로드 될 수 있다.
또한, 메모리 장치(120)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리이거나 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리일 수 있다.
디자인 툴은 특정 레이아웃 패턴들의 형상 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경하는 기능을 수행할 수 있다. 또한, 디자인 툴은 변경된 바이어스 데이터 조건에서 설계 규칙 검사(design rule check; DRC)를 수행할 수 있다.
PPC 툴(121)은 레이아웃 패턴에 대하여 PPC(Process Proximity Correction) 기능을 수행할 수 있다. 실시 예에 있어서, PPC 툴(121)은 머신 러닝을 이용하여 PPC를 수행할 수 있다.
PRC 툴(122)은 PPC에 대한 검증 기능을 수행할 수 있다. 실시 예에 있어서, PRC 툴(122)은 머신 러닝을 이용하여 PPC에 대한 검증을 수행할 수 있다. 실시 예에 있어서, PRC 툴(122)은 ADI(After Development Inspection, '노광 공정후 검사') CD(Critical Dimension, '임계 치수') 변화에 따른 ACI(After Clean Inspection, '식각 공정후 검사') CD 변화에 따라 PRC를 수행할 수 있다. 실시 예에 있어서, PRC 툴(122)은 식각 로딩(etch loading) 변화에 따른 ACI CD 변화에 따라 PRC를 수행할 수 있다. 실시 예에 있어서, PRC 툴(122)은 수직 구조 변화에 따른 ACI CD 변화에 따라 PRC를 수행할 수 있다.
입출력 장치(130)는 사용자 인터페이스 장치로부터 사용자 입력 및 출력을 제어하도록 구현될 수 있다. 예를 들어, 입출력 장치(130)는 키보드, 키패드, 마우스, 터치 스크린 등과 같은 입력 수단을 구비하여 설계자로부터 정보를 입력 받을 수 있다. 입출력 장치(130)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력 받을 수 있다. 또한, 입출력 장치(130)는 프린터, 디스플레이 등과 같은 출력 수단을 구비하여 디자인 툴, PPC 툴(121), 혹은 PRC 툴(122)의 처리 과정 및 결과 등을 표시할 수 있다.
저장 장치(140)는 컴퓨팅 장치(100)의 저장 매체(storage medium)로서 제공될 수 있다. 저장 장치(140)는 응용 프로그램들, OS 이미지 및 각종 데이터를 저장할 수 있다. 저장 장치(140)는 메모리 카드(MMC, eMMC, SD, Micro SD 등), HDD(Hard Disk Drive), SSD(Solid State Drive), UFS(Universal Flash Storage) 등과 같은 대용량 저장 장치의 형상으로 제공될 수 있다.
일반적으로, 반도체 칩의 COP(Core on Peripheral) 공정 도입 후 공단화 및 기술 개발을 위해 HARC(High Aspect Ratio Contact) 레이어들이 하나의 마스크로 병합되고 있다. 이러한 COP 공정의 경우, 깊이(Depth)가 깊고 다양한 하부구조를 가진 패턴들이 공존하면서 식각에 의한 CD 변화이 더욱 커지고 있다. 이를 보정하기 위해 공정 근접 보정(Process Proximity Correction, PPC)이 이용되고 있다. PPC는 식각에 의해 변화되는 ACI(After Clean Inspection) 상태의 CD값을 예측하고 예측된 결과의 CD를 얻기 위해 ADI CD를 보정이다.
본 발명의 실시 예에 따른 PRC를 수행하는 컴퓨팅 장치(100)는, 머신 러닝을 이용하여 PPC를 결과를 검증함으로써, 공정에 가장 크게 영향을 받는 취약 패턴을 검출할 수 있다. 이로써, 본 발명의 컴퓨팅 장치(100)는 공정 마진을 확인하고 공정 리스크를 사전에 제거할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 칩의 제조 방법을 보여주는 흐름도이다. 도 2를 참조하면, 반도체 칩의 제조 방법은, 다음과 같이 진행될 수 있다.
웨이퍼 상에 형성하고자 하는 반도체 칩의 회로패턴에 대응하는 설계 레이아웃이 반도체 제조 설비의 호스트 컴퓨터 혹은 서버로부터 제공될 수 있다. 구체적으로, 레이아웃은 반도체 칩에 대해 디자인된 회로가 웨이퍼 상으로 전사될 수 있는 물리적인 표시로서, 다수의 패턴들을 포함할 수 있다(S10). 예를 들어, 설계 레이아웃은 CAD(Computer Aided Design) 시스템으로부터 설계 레이아웃을 이루는 패턴들의 컨투어(contour)의 좌표값으로 제공될 수 있다. 특히, 패턴들은 동일한 형상이 반복되는 반복 패턴들을 포함할 수 있다. 여기서 패턴들은 삼각형 혹은 사각형과 같은 다각형들의 조합의 형상으로 제공할 수 있다.
이후에 설계 레이아웃에 대하여 머신 러닝을 이용한 공정 근접 보정(PPC)이 수행될 수 있다(S20). 실시 예에 있어서, PPC는 규칙 기반(rule-base)으로 수행될 수 있다. 규칙 기반 PPC는 패턴들의 폭(width) 및 간격(space)과 같은 패턴들의 외곽(edge)의 정보에 기반할 수 있다. 다른 실시 예에 있어서, PPC는 모델 기반(model-base)으로 수행될 수 있다. 모델 기반 PPC는 레이아웃의 픽셀 기반 이미지를 이용하여 수행될 수 있다. 모델 기반 PPC는 이미지를 가공하여 임계 치수(Critical Dimension)를 예측하고, 예측 결과에 따라 보정을 수행할 수 있다. 규칙 기반 PPC는 모델 기반 PPC보다 적은 양의 연산들을 수행한다. 규칙 기반 PPC는 모델 기반 PPC보다 더 적은 양의 정보를 사용하므로, 규칙 기반 PPC의 정확도는 모델 기반 PPC의 정확도보다 낮을 수 있다. 반면에, 모델 기반 PPC는 연산들에 규칙 기반 PPC보다 더 많은 양의 정보를 사용한다. 따라서, 모델 기반 PPC의 정확도는 규칙 기반 PPC의 정확도보다 높을 수 있지만, 모델 기반 PPC의 연산량은 규칙 기반 PPC의 연산량보다 많을 수 있다. 추가로, 머신 러닝을 이용한 PRC(PPC Rule Check)이 수행될 수 있다.
실시 예에 있어서, 머신 러닝을 이용하여 ACI(After Cleaning Inspection) CD(Critical Dimension)이 예측될 수 있다. 실시 예에 있어서, ADI(After Development Inspection) CD 변화량에 따라 ACI CD 변화량이 계산될 수 있다. 실시 예에 있어서, 식각 로딩(etch loading) 변화량에 따라 ACI CD 변화량이 계산될 수 있다. 실시 예에 있어서, 수직 구조 변화량에 따라 ACI CD 변화량이 계산될 수 있다. 실시 예에 있어서, ADI(After Development Inspection) CD(Critical Dimension)와 ACI(After Clean Inspection) CD 사이의 변화량, 식각 부하 민감도, 혹은 수직 민감도에 따라 PPC 패턴에서 취약 패턴이 검출될 수 있다. 실시 예에 있어서, 이러한 취약 패턴에 대하여 ADI(After Development Inspection)/ACI(After Cleaning Inspection) 모니터링이 수행될 수 있다. 실시 예에 있어서, 식각에 의해 변화되는 ACI(After Cleaning Inspection) CD(Critical Dimension)가 예측되고, 예측된 ACI CD를 얻기 위하여 ADI(After Development Inspection) CD가 보정될 수 있다.
이후에, 설계 레이아웃에 대한 광 근접 보정(OPC)이 수행될 수 있다(S30). 광 근접 보정은, 광 근접 효과(OPE; Optical Proximity Effect)에 따른 오차를 반영하여 설계 레이아웃에 포함된 패턴들을 경하는 보정을 의미한다. 패턴이 미세화 됨에 따라, 노광 과정 중에 이웃하는 패턴들 간의 영향에 의한 광 근접 현상이 발생할 수 있다. 따라서, 설계 레이아웃을 보정하는 광 근접 보정을 수행함으로써, 광 근접 효과의 발생을 억제할 수 있다. 예를 들어, 광 근접 보정은, 설계 레이아웃을 이루는 패턴들의 전체적인 크기를 확장하고 코너(corner) 부분을 처리하는 것을 포함할 수 있다. 예를 들어, 광 근접 보정은 각 패턴의 모서리들을 이동시키거나 추가적인 다각형들을 부가하는 것을 포함할 수 있다. 광 근접 보정에 의해, 노광 시에 발생하는 빛의 회절, 간섭 등에 의한 패턴의 왜곡 현상을 보정하고, 패턴 밀도에 의해 기인한 오차를 보정할 수 있다. 일반적으로 OPC 방법은 룰 베이스(rule-based) OPC 방법과 모델 베이스(model-based) OPC 방법으로 구분된다. 이후, OPC 모델에 마스크 데이터를 입력하여 시뮬레이션을 통해 타겟 패턴의 컨투어(contour)를 예측한다. 광 근접 보정 단계 후에, 광 근접 보정 검증 단계를 더 수행할 수 있다.
이후에 위치 보정이 추가로 수행될 수 있다. 이는 패턴들이 정렬되어야 하는 하부 구조물의 물리적 변형 및 변경을 고려하여 광 근접 보정된 패턴의 위치를 이동하는 것이다. 하부 구조물의 변형은 반도체 칩의 제조 공정 중의 요인으로 인하여 발생한다. 이에 따라, 하부 구조물의 패턴들이 원래의 레이아웃으로부터 실제 패턴 위치가 변경되는 진행성 오정렬(misalignment)이 발생할 수 있다. 위치 보정은 광 근접 보정된 패턴의 형상을 변경하지 않고, 위치만 이동하는 것일 수 있다.
광 근접 보정 및 위치 보정에 의해 보정된 최종적인 설계 레이아웃 데이터는 포토마스크 및 전자빔 마스크와 같은 리소그래피 공정을 위한 마스크의 제조를 위한 노광 설비에 전송될 수 있다. 보정된 설계 레이아웃을 이용하여 마스크가 제조될 수 있다(S40). 예를 들어, OPC 수행 후, OPC를 통해 얻은 디자인 데이터를 MTO(Mask Tape Out) 디자인 데이터로서 전달될 수 있다. MTO 디자인 데이터는, OPC가 완료된 마스크 디자인 데이터이다.
MTO 디자인 데이터는 전자 설계 자동화(Electronic Design Automation: EDA) 소프트웨어 등에서 사용되는 그래픽 데이터 포맷을 가질 수 있다. 예를 들어, MTO 디자인 데이터는 GDS, OASIS 등의 데이터 포맷을 가질 수 있다. MTO 디자인 데이터 전달 후, 마스크 데이터 준비(Mask Data Preparation: MDP)가 수행될 수 있다. MDP는 포맷 변환, 추가(augmentation) 및 검증을 포함할 수 있다. 이러한 포맷 변환은 분할(fracturing)로도 불리며, MTO 디자인 데이터를 각 영역별로 분할하여 전자빔 노광기용 포맷으로 변경하는 공정을 의미한다. 예를 들어, 분할은, 크기 조절(Scaling), 데이터의 정립(sizing), 데이터의 회전, 패턴 반사, 색상 반전 등의 데이터 조작을 포함할 수 있다. 포맷 변환 과정에서, 설계 데이터로부터 웨이퍼 상의 이미지로의 전달과정 중의 계통 오차들(systematic errors)에 대한 데이터가 보정될 수 있다. 여기서, 계통 오차들은 노광 공정, 마스크 현상 및 에칭 공정, 그리고 웨이퍼 이미징 공정 등에서 발생하는 왜곡에 의해서 유발될 수 있다.
정리하면, 보정된 설계 레이아웃 데이터를 이용하여 마스크 기판 상에 노광 공정이 수행될 수 있다. 예를 들어, 노광 공정은, 전자빔(E-beam) 쓰기(Writing)을 의미할 수 있다. 여기서, 전자빔 쓰기는, 멀티-빔 마스크 노광기(Multi-Beam Mask Writer: MBMW)를 이용한 그레이 노광(Gray Writing) 방식으로 진행할 수 있다. 또한, 전자빔 쓰기는 가변 형상 빔(Variable Shape Beam: VSB) 노광기를 이용하여 수행할 수도 있다. 노광 공정 후에, 예를 들어, 현상(development), 식각, 세정, 및 베이크(bake) 등의 일련의 공정들을 더 수행함으로써 마스크가 형성될 수 있다. 실시 예에 있어서, 보정된 설계 레이아웃 데이터를 전송하기 전에, 보정된 설계 레이아웃 데이터에 대한 검증 단계를 더 진행할 수 있다.
이후에 마스크를 이용하여 반도체 칩이 제조될 수 있다(S40). 여기서 반도체 칩은, DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 혹은 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있으며, 마이크로 프로세서(micro-processor)와 같은 로직 반도체 소자, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 혹은 주문형 반도체(application specific integrated circuit, ASIC) 등을 포함할 수 있다. 특히, 반도체 칩은 제 1 반복 패턴들을 포함하는 하부 구조물 상에 제 2 반복 패턴들을 포함하는 형성하는 공정을 수행함으로써 의해 제조될 수 있다. 반도체 칩은, 리소그래피 공정 외에, 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 더 수행함으로써 최종적으로 제조될 수 있다.
본 발명의 실시 예에 따른 반도체 칩 제조 방법은, PPC가 적용된 모든 레이어들에 대하여 공정적으로 가장 취약한 패턴을 검출 및 검증할 수 있다.
도 3은 도 2에 도시된 PPC 단계를 예시적으로 보여주는 흐름도이다. 도 3를 참조하면, 본 실시의 실시 예의 따른 PPC 방법은, 다음과 같이 진행될 수 있다.
적어도 하나의 프로세서(1100, 도 1 참조)는 반도체 칩의 제조를 위한 레이아웃에 대한 PPC 툴(121)을 구동할 수 있다. PPC 툴(121)에 의해 레이아웃이 생성될 수 있다. 이때, 프로세서(1110)은 레이아웃을 이미지로 변환한 후, 딥 러닝(Deep Learning)을 수행함으로써, 공정 근접 효과 보정을 통해, 넓은 범위의 로딩(loading) 효과를 가져올 수 있다. 실시 예에 있어서, PPC를 바탕으로, 레이아웃을 생성할 때, 레이아웃 내에 배치된 복수의 패턴들에 대한 길이 스케일에 따른 멀티-채널로 구성된 딥 러닝 네트워크가 이용될 수 있다. 이를 통해, 다양한 형태의 컨택, 예를 들어, HARC(High Aspect Ratio Contact)의 정합성과 산포가 개선될 수 있다. 한편, 프로세서는 PPC를 수행하기 위해, PPC의 대상이 되는 레이아웃을 이미지로 변환한다(S21). 여기서 대상 레이아웃은 벡터(vector) 데이터로 구성될 수 있다. 이때, 대상 레이아웃을 이미지로 변환할 때, 대상 레이아웃의 벡터들을 픽셀(pixel)로 변환함으로써, 이미지가 생성될 수 있다.
이후에, 프로세서(110)는 레이아웃의 이미지 변환을 통해 생성된 이미지를 복수의 배율로 줌 인(Zoom-In) 혹은 줌 아웃(Zoom-Out)함으로써, 머신 러닝에 입력될 복수의 입력 채널들을 생성할 수 있다(S22). 한편, 다른 실시 예에 있어서, 프로세서는 생성된 이미지를 배율 변환없이 머신 러닝의 입력 채널로 이용할 수 있다.
이후에, 프로세서(110)는 머신 러닝을 통하여 ACI(식각 공정 이후 검사) 이미지를 예측할 수 있다(S23). 실시 예에 있어서, ACI 이미지는 CNN(Convolutional Neural Network)을 이용하여 예측될 수 있다. 한편, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. ACI 이미지는 GAN(Generative Adversarial Network), ANN(Artificial Neural Network) 등 다양한 종류의 신경망 이용하여 예측될 수 있다.
머신 러닝을 수행한 후에, 프로세서(110)는 예측된 AIC 이미지와 목표값 사이의 비교를 통하여 ACI 이미지 에러값을 생성할 수 있다(S24). 이후에, 프로세서(110)은 생성된 ACI 이미지 에러값이 허용 범위 내의 값인 지를 판별할 수 있다(S25). 만일, ACI 이미지 에러값이 허용 가능하지 않다면, ACI 이미지 에러값을 이용하여 레이아웃이 조절된 후에(S25), S21 단계가 진입 될 수 있다.
예를 들어, PPC 툴(122)은 레이아웃 패턴들의 사이즈들, 형태들 등과 같은 패턴들의 자체적인 특징들을 조절할 수 있다. 패턴들의 자체적인 특징들이 조절됨에 따라, 패턴들이 이웃 패턴들에 주는 영향의 특징들 또한 갱신될 수 있다. 실시 예에 있어서, 특징들의 조절은 머신 러닝 기반의 추론에 의해 수행될 수 있다. 즉, PPC 툴(122)은 추론된 ACI 이미지와 목표 ACI 이미지 사이의 차이에 대해 머신 러닝의 추론을 수행함으로써 특징들의 조절 값들을 결정할 수 있다. 예를 들어, PPC 툴(122)은 레이아웃 패턴들의 각각에 대해 혹은 레이아웃 패턴들의 그룹/이미지의 단위로 추론을 수행할 수 있다. 반면에, ACI 이미지 에러값이 허용 가능하다면, PPC가 완료될 수 있다.
도 4a는 본 발명의 실시 예에 따른 컴퓨팅 장치(100)의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 및 도 4a를 참조하면, 컴퓨팅 장치(100)는 다음과 같이 동작할 수 있다.
컴퓨팅 장치(100)의 프로세서(110)는 PPC 툴(1210, 도 1 참조)을 구동함으로써, 레이아웃에 대한 PPC을 수행할 수 있다(S110). 여기서 PPC 툴(121)은 제 1 머신 러닝을 이용하여 수행될 수 있다. 실시 예에 있어서, ACI 이미지를 예측하고, 예측된 ACI 이미지가 에러 수용 가능한 지를 판별하고, 예측된 ACI 이미지가 에러 수용 가능하지 않을 때 PPC 레이아웃이 조절 될 수 있다.
프로세서(1110)는 PRC 툴(1220, 도 1참조)을 구동함으로써, PPC 결과를 검증할 수 있다(S120). 여기서 PRC 툴(122)은 제 2 머신 러닝을 이용하여 수행될 수 있다. 실시 예에 있어서, 제 2 머신 러닝을 통하여 풀-칩 내의 모든 컨택에 대하여 ACI CD가 계산될 수 있다. 실시 예에 있어서, 제 1 및 제 2 머신 러닝의 각각은 딥러닝(deep learning)을 이용할 수 있다. 실시 예에 있어서, 검출된 취약 패턴은 모니터링 될 수 있다.
도 4b는 도 4a에 도시는 PRC 동작(S120)을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 4b를 참조하면, PRC 동작은 다음과 같이 진행될 수 있다.
프로세서(110)는 머신 러닝을 통하여 ACI(After Clean Inspection, 식각 고정 후 검사) CD(Critical Dimension, 임계 치수)를 계산할 수 있다(S121). 이후에, 프로세서(110)는 수직 구조, ACI-ADI 변화량, 혹은 식각 로딩(etch loading) 이용하여 PPC의 취약 패턴을 검출할 수 있다(S122).
도 5는 본 발명의 실시 예에 따른 머신 러닝을 이용하여 ACI CD 변화량을 계산하는 과정을 예시적으로 보여주는 도면이다.
머신 러닝은 복수의 컨볼루션 레이어들, 및 컨볼루션 레이어들의 출력을 처리하는 완전 연결 레이어(fully connected layer) 등을 포함할 수 있다. 컨볼루션레이어들 각각은 컨볼루션 모듈 및 서브 샘플링 모듈 등을 포함할 수 있다. 컨볼루션 모듈은 입력 받은 특징 맵에 하나 이상의 커널들을 적용하여 컨볼루션 연산을 실행하고, ReLU 등과 같은 활성화 함수를 컨볼루션 연산의 결과에 적용하여 특징 맵의 값들을 비선형적인 값으로 바꿀 수 있다. 서브 샘플링 모듈은 컨볼루션 모듈이 출력하는 특징 맵의 사이즈를 줄이기 위한 서브 샘플링을 실행할 수 있다. 서브 샘플링 모듈은 풀링(pooling) 모듈로도 정의될 수 있다.
예를 들어, 특징 맵에서 최대값을 선택하는 맥스 풀링(max pooling), 특징 맵의 값들에서 평균을 계산하는 평균 풀링(average pooling) 등의 연산을 실행할 수 있다. 컨볼루션 레이어들(520)에 입력되는 입력 이미지 데이터들(510)은 레이아웃 데이터로부터 변환된 이미지일 수 있다. 입력 이미지 데이터들의 각각은, 레이아웃 데이터를 이용하여 진행되는 반도체 공정에 의해 형성하고자 하는 타겟 패턴, 및 타겟 패턴과 인접한 적어도 하나의 주변 패턴 등을 포함할 수 있다. 컨볼루션 레이어들이 출력하는 특징 맵은 완전 연결 레이어(530)에 입력될 수 있다. 예를 들어, 완전 연결 레이어의 출력값(540)은, 입력 이미지 데이터들 중 하나에 포함되는 타겟 패턴의 임계 치수에 대한 예측값일 수 있다. 예측값은, 레이아웃 데이터를 이용하여 반도체 공정을 진행함으로써 타겟 패턴을 실제로 형성했을 때, 예상되는 타겟 패턴의 임계 치수일 수 있다.
머신 러닝에 기반하여 약 4500만개 정도의 풀-칩(full-chip) 내 모든 컨택(contact)에 대하여 ACI CD 계산이 요구될 수 있다. PPC 완료 이후, 생성된 모든 컨택의 ADI(After Development Inspection, 노광 공정 후 검사) CD를 기준으로, 각 인자들(수직 구조, ACI-ADI 변화량, 혹은 식각 로딩)을 변화에 따른 최종 예측 ACI CD의 변화량이 계산될 수 있다. 이러한 변화량이 클수록 각 인자에 의해 받는 영향이 크다. 즉, 공정에 가장 영향이 큰 취약 패턴이 검출될 수 있다. 검출된 패턴들을 검증함으로써 공정 마진을 확인하고 제조에 따른 리스크가 제거될 수 있다.
도 6은 본 발명의 실시 예에 따른 ADI CD 변화에 따른 ACI CD 변화를 예시적으로 보여주는 도면이다. 도 6을 참조하면, PPC 결과에서 보정된 ADI CD를 기준으로 ±10 nm로 흔들었을 경우, 예측 ACI CD의 변화량이 큰 패턴이 추출될 수 있다. 이는 포토-식각 간 공정 스큐(skew)가 반영된 취약 패턴을 매트릭(metric)이다.
도 7은 본 발명의 실시 예에 따른 식각 로딩 변화에 따른 ACI CD 변화를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 식각 로딩(etch loading) 변화를 ±10%로 흔든 후, 예측 ACI CD 변화량이 큰 취약 패턴이 추출될 수 있다. 식각 공정 후 패턴 밀도(pattern density)에 따라 다르게 영향을 받기 때문에, 이는 이러한 식각 로딩의 영향을 가장 크게 받는 취약 패턴을 찾는 매트릭이다. 로딩 민감도(LS)는 아래의 수학식을 만족할 수 있다.
로딩 민감도(LS)는 로딩 변화량에 따른 임계 치수의 변화량을 지시하는 값이다. 예를 들어, 수학식 1과 같이, 로딩 민감도(LS)는 110%의 임계 치수에서 90% 임계 치수 사이의 제 1 차이값을 110%의 로딩에서 90%의 로딩 사이의 제 2 차이값으로 나눈 값으로 정의될 수 있다.
도 8은 본 발명의 실시 예에 따른 수직 구조 변화에 따른 ACI CD 변화를 예시적으로 보여주는 도면이다. 도 8를 참조하면, 하부 구조를 +1단 흔든 후, 예측 ACI CD 변화량이 큰 취약 패턴이 추출될 수 있다. 이는 하부구조의 변화에 따라 가장 큰 영향을 받는 취약 패턴을 찾는 매트릭이다. 수직 민감도(VS)는 아래의 수학식을 만족할 수 있다.
수직 민감도(LS)는 수직 워드라인의 변화량에 따른 임계 치수의 변화량을 지시하는 값이다. 예를 들어, 수학식 2와 같이, 수직 민감도(VS)는 1단의 수직한 위치에 워드라인들 사이의 임계 치수의 차이값을 1단 워드라인의 깊이로 나눈 값이다.
도 9는 본 발명의 실시 예에 따른 PRC 결과를 예시적으로 보여주는 도면들이다. 본 발명은 PPC 적용된 결과를 가지고 공정에 의해 가장 크게 영향을 받는 패턴을 검출하고, 검출된 패턴에 대한 검증을 가능하게 한다. 본 발명은 PPC가 적용되는 모든 레이어들에 대해 공정적으로 가장 취약한 패턴을 검출할 수 있다. 또한, 머신 러닝을 기반으로 풀-칩 내 모든 패턴들에 대해 계산하며 빅 데이터 핸들링이 가능하다. 도 9에 도시된 바와 같이, 최종적인 공정에 의해 영향을 가장 크게 받는 패턴들이 검출될 수 있다.
한편, 본 발명의 실시 예에 따른 PPC 검증 방법 및 마스크 제조 방법을 이용하여 C2C(chip to chip) 구조가 구현될 수 있다.
도 10은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다. 여기서 C2C 구조는 제 1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 페리퍼럴 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식일 수 있다. 실시 예에 있어서, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있다. 다른 실시 예에 있어서, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로 형성될 수도 있다.
비휘발성 메모리 장치(1000)의 페리퍼럴 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
페리퍼럴 회로 영역(PERI)은 제 1 기판(1210), 층간 절연층(1215), 제 1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제 1 메탈층(1230a, 1230b, 1230c), 제 1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제 2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 실시 예에 있어서, 제 1 메탈층(1230a, 1230b, 1230c)은 상대적으로 비저항이 높은 텅스텐으로 형성될 수 있다. 실시 예에 있어서, 제 2 메탈층(1240a, 1240b, 1240c)은 상대적으로 비저항이 낮은 구리로 형성될 수 있다.
도 10에 도시된 바와 같이, 제 1 메탈층(1230a, 1230b, 1230c)과 제 2 메탈층(1240a, 1240b, 1240c)이 도시되지만, 본 발명이 여기에 제한되지 않을 것이다. 제 2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 제 2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제 2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리와 다른 비저항을 갖는 알루미늄 등으로 형성될 수도 있다.
실시 예에 있어서, 층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제 1 메탈층(1230a, 1230b, 1230c), 및 제 2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제 1 기판(1210) 상에 배치될 수 있다. 실시 예에 있어서, 층간 절연층(1215)은, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제 2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 실시 예에 있어서, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 추가로, 셀 영역(CELL)의 상부 본딩 메탈들(1371b, 1372b)은 제 1 메탈 패드들로 언급될 수 있고, 하부 본딩 메탈들(1271b, 1272b)은 제 2 메탈 패드들로 언급될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 포함할 수 있다. 실시 예에 있어서, 셀 영역(CELL)은 제 2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제 2 기판(1310) 상에는, 제 2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331 ~ 1338; 1330)이 적층 될 수 있다. 실시 예에 있어서, 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다. 실시 예에 있어서, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제 2 기판(1310)의 상면에 수직하는 방향(Z-축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제 1 메탈층(1350c) 및 제 2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제 1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제 2 메탈층(1360c)은 비트라인일 수 있다. 실시 예 있어서, 비트라인(1360c)은 제 2 기판(1310)의 상면에 평행한 제 1 방향(Y축 방향)을 따라 연장될 수 있다.
도 10에 도시된 바와 같이, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 실시 예에 있어서, 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 페리퍼럴 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(1360c)은 페리퍼럴 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결될 수 있다. 여기서 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다. 워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제 1 방향에 수직하면서 제 2 기판(1310)의 상면에 평행한 제 2 방향(X축 방향)을 따라 연장될 수 있다. 실시 예에 있어서, 워드라인 본딩 영역(WLBA)은 복수의 셀 컨택 플러그들(1341-1347; 1340)과 연결될 수 있다. 예를 들어, 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제 2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 실시 예에 있어서, 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에 제 1 메탈층(1350b)과 제 2 메탈층(1360b)이 차례로 연결될 수 있다. 실시 예에 있어서, 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 페리퍼럴 회로 영역(PERI)과 연결될 수 있다.
실시 예에 있어서, 셀 컨택 플러그들(1340)은 페리퍼럴 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 실시 예에 있어서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 실시 예에 있어서, 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 혹은 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에 제 1 메탈층(1350a)과 제 2 메탈층(1360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 컨택 플러그(1380), 제 1 메탈층(1350a), 및 제 2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다. 제 2 메탈층(1360a)은 상부 메탈 비아(1371a)에 전기적으로 연결될 수 있다. 상부 메탈 비아(1371a)는 상부 메탈 패턴(1372a)에 전기적으로 연결될 수 있다.
한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 10을 참조하면, 제 1 기판(1210)의 하부에는 제 1 기판(1210)의 하면을 덮는 하부 절연막(1201)이 형성될 수 있다. 또한, 하부 절연막(1201) 상에 제 1 입출력 패드(1205)가 형성될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 제 1 입출력 컨택 플러그(1203)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 하부 절연막(1201)에 의해 제 1 기판(1210)과 분리될 수 있다. 또한, 제 1 입출력 컨택 플러그(1203)와 제 1 기판(1210) 사이에는 측면 절연막이 배치됨으로써 제 1 입출력 컨택 플러그(1203)와 제 1 기판(1210)을 전기적으로 분리할 수 있다.
도 10을 참조하면, 제 2 기판(1310)의 상부에 제 2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있다. 또한, 상부 절연막(1301) 상에 제 2 입출력 패드(1305)가 배치될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 제 2 입출력 컨택 플러그(1303), 하부 메탈 패턴(1272a), 및 하부 메탈 비아(1271a)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시 예에 있어서, 제 2 입출력 컨택 플러그(1303)가 배치되는 영역에 제 2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제 2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩 되지 않을 수 있다. 도 16을 참조하면, 제 2 입출력 컨택 플러그(1303)는 제 2 기판(1310)의 상면에 평행한 방향에서 제 2 기판(1310)과 분리될 수 있다. 또한, 제 2 입출력 컨택 플러그(1303)는 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제 2 입출력 패드(1305)에 연결될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 회로 소자(1220a)에 전기적으로 연결될 수 있다.
실시 예에 있어서, 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(1000)는 제 1 기판(1201)의 상부에 배치되는 제 1 입출력 패드(1205)만을 포함하거나, 혹은 제 2 기판(1301)의 상부에 배치되는 제 2 입출력 패드(1305)만을 포함할 수 있다. 다른 실시 예에 있어서, 비휘발성 메모리 장치(1000)는 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 페리퍼럴 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어 있을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 페리퍼럴 회로 영역(PERI)에서 별도의 컨택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 페리퍼럴 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)의 메탈층 상에는 하부 본딩 메탈(1251, 1252)이 형성될 수 있다. 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 예시적인 실시 예에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 컨택을 형성하지 않을 수 있다.
실시 예에 있어서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나의 최상부 금속층에 형성된 금속 패턴에 대응하여, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나의 최상층 금속층에 상기 형성된 금속 패턴과 동일한 단면 형상을 갖는 강화 금속 패턴이 형성될 수 있다. 강화 금속 패턴에는 컨택이 형성되지 않을 수 있다.
본 발명의 실시 예에 따른 반도체 칩 제조 방법은 PRC(PPC Result Check)을 수행할 수 있다. 예를 들어, 반도체 칩 제조 방법은 PPC(Process Proximity Correction) 후 big data 가공을 통해 etch 공정 weak pattern을 확인할 수 있다. 반도체 칩 제조 방법은 NGR 측정 data와 PPC 후 ADI target을 근거로 하여 예상 ACI CD를 계산하고, Vertical 구조, ACI-ADI 변화량, etch loading effect 관점에서 PPC 후 가장 변화량이 큰 pattern을 검출할 수 있다. 이에 따라, PPC 결과에 대한 검증 및 PPC weak pattern에 대해 ADI/ACI monitoring이 가능하다.
본 발명의 실시 예에 따른 반도체 칩 제조 방법은 Machine Learning PPC 수행 시 결과를 검증할 수 있다. 예를 들어, 반도체 칩 제조 방법은 3가지 metric (REEF, Loading Susceptibility, Vertical Susceptibility)으로 PPC 결과를 검증할 수 있다. 실시 예에 있어서, Full-chip 내 모든 pattern에 대해 PPC가 계산될 수 있다. 각 term에 의한 변화량이 큰 pattern을 찾아내어 공정에 weak한 pattern가 예측될 수 있다.
상술된 실시 예 들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC(Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD(Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 컴퓨팅 장치
110: 프로세서
120: 메모리 장치
130: 입출력 장치
140: 저장 장치
110: 프로세서
120: 메모리 장치
130: 입출력 장치
140: 저장 장치
Claims (10)
- 반도체 칩을 제조하는 방법에 있어서,
레이아웃 패턴을 생성하는 단계;
상기 레이아웃 패턴에 대한 PPC(Process Proximity Correction)를 수행하는 단계;
상기 PPC를 수행한 레이아웃에 대하여 OPC(Optical Proximity Correction)을 수행하는 단계;
상기 OPC를 수행한 레이아웃을 이용하여 마스크를 제조하는 단계; 및
상기 마스크를 이용하여 반도체 칩을 제조하는 단계를 포함하고,
상기 PPC를 수행하는 단계는 머신 러닝을 이용하여 상기 PPC를 검증하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 PPC를 수행하는 단계는 머신 러닝을 이용하여 상기 레이아웃 패턴에 대한 상기 PPC를 수행하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 PPC를 검증하는 단계는,
상기 머신 러닝을 이용하여 ACI(After Cleaning Inspection) CD(Critical Dimension)를 예측하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 PPC를 검증하는 단계는,
ADI(After Development Inspection) CD 변화량에 따라 ACI CD 변화량을 계산하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 PPC를 검증하는 단계는,
식각 로딩(etch loading) 변화량에 따라 ACI CD 변화량을 계산하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 PPC를 검증하는 단계는,
수직 구조 변화량에 따라 ACI CD 변화량을 계산하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 PPC를 검증하는 단계는,
ADI(After Development Inspection) CD(Critical Dimension)와 ACI(After Clean Inspection) CD 사이의 변화량, 식각 부하 민감도, 혹은 수직 민감도에 따라 상기 레이아웃 패턴에서 취약 패턴을 검출하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 PPC를 수행하는 단계는,
상기 PPC를 수행한 결과에 따른 취약 패턴에 대하여 ADI(After Development Inspection)/ACI(After Cleaning Inspection) 모니터링을 수행하는 단계를 더 포함하는 방법. - 반도체 칩의 제조하는 방법에 있어서,
제 1 머신 러닝을 이용하여 레이아웃에 대한 PPC(Process Proximity Correction)를 수행하는 단계; 및
상기 PPC를 검증하는 단계를 포함하고,
상기 PPC를 검증하는 단계는,
제 2 머신 러닝을 이용하여 ACI(After Cleaning Inspection) CD(Critical Dimension)를 계산하는 단계; 및
수직 구조 민감도, ACI-ADI(After Development Inspection) CD 변화량, 혹은 식각 로딩 민감도를 이용하여 상기 레이아웃에서 취약 패턴을 검출하는 단계를 포함하는 방법. - 공정 근접 보정 검증(PRC; PPC Rule Check) 툴을 저장하는 메모리 장치; 및
상기 공정 근접 보정 검증 툴을 실행하는 적어도 하나의 프로세서를 포함하고,
상기 공정 근접 보정 검증 툴은, 머신 러닝을 이용하여 ACI(After Cleaning Inspection) CD(Critical Dimension)를 계산하고; 및 상기 계산된 ACI CD를 이용하여 PPC(Process Proximity Correction) 레이아웃에서 취약 패턴을 검출하는 것을 특징으로 하는 컴퓨팅 장치.
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| US17/903,070 US20230325577A1 (en) | 2022-04-06 | 2022-09-06 | Method verifying process proximity correction using machine learning, and semiconductor manufacturing method using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020220042811A KR20230143774A (ko) | 2022-04-06 | 2022-04-06 | 머신 러닝 기반 공정 근접 보정 검증 방법 및 그것을 이용한 반도체 칩 제조 방법 |
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Family Applications (1)
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2022
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