KR20230151417A - 3-레벨 펄스 진폭 변조 시그널링을 위한 송신기, 수신기 및 이를 포함하는 시스템 - Google Patents

3-레벨 펄스 진폭 변조 시그널링을 위한 송신기, 수신기 및 이를 포함하는 시스템 Download PDF

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KR20230151417A
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김성래
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Abstract

본 발명의 실시예들에 따른 송신기는 인코더 및 드라이버를 포함한다. 상기 인코더는 입력 데이터 신호의 제1 수의 이진 입력 비트들을 제1 비트 그룹 및 제2 비트 그룹으로 분할하고, 상기 제1 비트 그룹의 값에 따라 상기 제1 비트 그룹 및 상기 제2 비트 그룹을 다른 방식으로 가공하여 제1 중간 비트 그룹과 제2 중간 비트 그룹을 생성하고, 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 각각 인코딩하여 각각이 서로 다른 3 개의 전압 레벨들을 가지는 복수의 심볼들을 각각 포함하는 제1 심볼 그룹과 제2 심볼 그룹을 생성한다. 상기 드라이버는 상기 제1 심볼 그룹과 상기 제2 심볼 그룹을 연접하여 출력 데이터 신호를 생성하고, 상기 출력 데이터 신호를 채널을 통하여 전송한다.

Description

3-레벨 펄스 진폭 변조 시그널링을 위한 송신기, 수신기 및 이를 포함하는 시스템{TRANSMITTER AND RECEIVER FOR 3-LEVEL PULSE AMPLITUDE MODULATION SIGNALING AND SYSTEM INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 3-레벨 펄스 진폭 변조(PULSE AMPLITUDE MODULATION-3(PAM-3)) 시그널링을 위한 송신기 및 수신기와, 상기 송신기 및 상기 수신기를 포함하는 시스템에 관한 것이다.
최근에는 인공 지능(Artificial Intelligence; AI) 및 그래픽 처리 장치(Graphic Processing Unit; GPU)와 같은 고성능 컴퓨팅(High Performance Computing; HPC)을 위한 메모리 대역폭에 대한 요구가 높아지고 있다. 대역폭의 확대는 프로세스 기술의 혁신에 의존할 수 있으며, 프로세스 기술의 발전은 집적 회로(Integrated Circuit; IC)에서 더 높은 밀도를 만들어 냈다.
상기 대역폭의 확대를 위하여 일반적으로 두 가지 데이터 변조 레벨을 가지는 2-레벨 펄스 진폭 변조 (PULSE AMPLITUDE MODULATION-2: PAM-2) 시그럴링을 사용한다. 기존의 PAM-2 시그널링은 송수신기의 구조를 간단하게 할 수 있다는 장점이 있다. 그러나, 1개의 유닛 인터벌(UI: Unit Interval) 동안 1비트만 전송 가능하며, 대역폭을 증가시키기 위해 클락 주파수를 높여야 하고, 이로 인해 채널 감쇄와 클락 품질 저하 등의 문제가 발생하였다.
4-레벨 펄스 진폭 변조 (PULSE AMPLITUDE MODULATION-4: PAM-4) 시그널링의 경우 2비트를 1개의 UI에 전송하지만 싱글엔디드 신호법의 측면에서 센싱 마진(Sensing Margin)이 매우 작고 공급 전압 노이즈(Supply Voltage Noise)에 매우 민감하고 신호의 선형성(Linearity)가 매우 떨어져 구현 가능성(Feasibility)가 매우 낮다는 단점이 있다.
3-레벨 펄스 진폭 변조(PULSE AMPLITUDE MODULATION-3: PAM-3) 시그널링은 한번에 3개의 전압레벨을 보내는 신호법으로 이론적으로 1.5849개(log23≒1.5849)의 비트를 전송할 수 있으나, 구조적인 비효율성을 가진다. PAM-3 인터 페이스는 1개의 UI에 2비트를 인코딩할 수 없고, 출력 드라이버에서 모든 입력에 대한 임피던스 매칭을 유지하기 어렵다.
본 발명의 일 목적은 PAM-3 시그널링을 이용하면서도 점유 면적 및 전력 소비를 감소시킬 수 있는 송신기를 제공하는데 있다.
본 발명의 일 목적은 PAM-3 시그널링을 이용하면서도 점유 면적 및 전력 소비를 감소시킬 수 있는 수신기를 제공하는데 있다.
본 발명의 일 목적은 PAM-3 시그널링을 이용하면서도 점유 면적 및 전력 소비를 감소시킬 수 있는 송신기 및 수신기를 포함하는 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 송신기는 인코더 및 드라이버를 포함한다. 상기 인코더는 입력 데이터 신호의 제1 수의 이진 입력 비트들을 제1 비트 그룹 및 제2 비트 그룹으로 분할하고, 상기 제1 비트 그룹의 값에 따라 상기 제1 비트 그룹 및 상기 제2 비트 그룹을 다른 방식으로 가공하여 제1 중간 비트 그룹과 제2 중간 비트 그룹을 생성하고, 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 각각 인코딩하여 각각이 서로 다른 3 개의 전압 레벨들을 가지는 복수의 심볼들을 각각 포함하는 제1 심볼 그룹과 제2 심볼 그룹을 생성한다. 상기 드라이버는 상기 제1 심볼 그룹과 상기 제2 심볼 그룹을 연접하여 출력 데이터 신호를 생성하고, 상기 출력 데이터 신호를 채널을 통하여 전송한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 수신기는 디코더 및 버퍼를 포함한다. 상기 디코더는 각각이 서로 다른 3 개의 전압 레벨들을 가지는 복수의 심볼들을 구비하는 입력 데이터 신호의 제1 심볼 그룹과 제2 심볼 그룹을 각각 디코딩하여 제1 중간 비트 그룹 및 제2 중간 비트 그룹을 생성하고, 상기 제2 중간 비트 그룹의 특정 비트의 값에 따라 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 서로 다른 방식으로 가공하여 제1 비트 그룹 및 제2 비트 그룹을 생성한다. 상기 버퍼는 상기 제1 비트 그룹 및 상기 제2 비트 그룹을 버퍼링하여 제1 수의 이진 출력 비트들을 포함하는 출력 데이터 신호를 생성한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시스템은 송신기, 채널 및 수신기를 포함한다. 상기 송신기는 반도체 메모리 장치에 저장하고자 하는 기입 데이터를 출력한다. 상기 채널을 상기 기입 데이터를 전송한다. 상기 수신기는 상기 기입 데이터를 수신하다. 상기 송신기는 인코더 및 드라이버를 포함한다. 상기 인코더는 입력 데이터 신호의 제1 수의 이진 입력 비트들을 제1 비트 그룹 및 제2 비트 그룹으로 분할하고, 상기 제1 비트 그룹의 값에 따라 상기 제1 비트 그룹 및 제2 비트 그룹을 다른 방식으로 가공하여 제1 중간 비트 그룹과 제2 중간 비트 그룹을 생성하고, 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 각각 인코딩하여 각각이 서로 다른 3 개의 전압 레벨들을 가지는 복수의 심볼들을 각각 포함하는 제1 심볼 그룹과 제2 심볼 그룹을 생성한다. 상기 드라이버는 상기 제1 심볼 그룹과 상기 제2 심볼 그룹을 연접하여 출력 데이터 신호를 생성하고, 상기 출력 데이터 신호를 상기 채널을 통하여 전송한다. 상기 수신기는 디코더 및 버퍼를 포함한다. 상기 디코더는 상기 제1 심볼 그룹과 상기 제2 심볼 그룹을 포함하는 상기 출력 데이터 신호를 수신하고, 상기 제1 심볼 그룹과 상기 제2 심볼 그룹을 각각 디코딩하여 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 생성하고, 상기 제2 중간 비트 그룹의 특정 비트의 값에 따라 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 서로 다른 방식으로 가공하여 상기 제1 비트 그룹 및 상기 제2 비트 그룹을 생성한다. 상기 버퍼는 상기 제1 비트 그룹 및 상기 제2 비트 그룹을 버퍼링하여 상기 제1 수의 이진 비트들을 포함하는 데이터 신호를 생성한다.
본 발명의 실시예들에 따른 송신기는 제1 수의 이진 입력 비트들을 한번에 인코딩하지 않고, 상기 제1 수의 이진 입력 비트들을 제2 수의 이진 입력 비트들을 포함하는 제1 비트 그룹과 제3 수의 이진 입력 비트들을 포함하는 제2 비트 그룹으로 분할하고, 제1 비트 그룹의 값에 기초하여 제1 비트 그룹과 제2 비트 그룹을 서로 다른 방식으로 가공하여 제1 중간 비트 그룹과 제2 중간 비트 그룹으로 가공하고, 제1 중간 비트 그룹과 제2 중간 비트 그룹을 각각 인코딩하여 제1 심볼 그룹과 제2 심볼 그룹을 생성함으로써 인코더의 크기 및 전력 소모를 감소시킬 수 있다. 수신기는 상기 인코더와 역순으로 동작하여 크기 및 전력 소모를 감소시킬 수 있는 디코더를 포함할 수 있다.
도 1은 본 발명의 실시예들에 따른 송신기 및 수신기를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 송신기의 예를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 송신기에서 중간 데이터 생성기를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 제1 데이터 가공기의 동작을 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 제2 데이터 가공기의 동작을 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 3의 제2 데이터 가공기의 예를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 2의 인코더에서 제1 서브 인코더와 제2 서브 인코더의 동작을 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 7의 제1 서브 인코더에서 사용하는 제1 룩-업 테이블을 나타낸다.
도 9는 도 8의 제1 룩-업 테이블을 게이트 레벨 로직으로 구현한 예이다.
도 10a, 10b 및 10c는 본 발명의 실시예들에 따른 도 7의 제2 서브 인코더에서 사용하는 제2 룩-업 테이블을 나타낸다.
도 11은 도 10a, 10b 및 10c의 제2 룩-업 테이블을 게이트 레벨 로직으로 구현한 예이다.
도 12는 본 발명의 실시예들에 따른 도 1의 수신기의 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 12의 수신기에서 데이터 복원 회로의 구성을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 도 13의 제1 데이터 복원 로직의 동작을 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 13의 제2 데이터 복원 로직의 동작을 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 12의 수신기에서 제1 심볼들의 비트들과 출력 데이터 신호의 제1 비트들의 관계를 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 12의 수신기에서 제2 심볼들의 비트들과 출력 데이터 신호의 제2 비트들의 관계를 나타낸다.
도 18은 본 발명의 실시예들에 따른 송신기의 동작 방법을 나타내는 흐름도이다.
도 19는 본 발명의 실시예들에 따른 송신기의 동작 방법에서 제1 중간 비트 그룹과 제2 중간 비트 그룹을 생성하는 단계를 나타내는 흐름도이다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 21 및 22는 본 발명의 실시예들에 따른 시스템의 예를 나타내는 블록도들이다.
도 23은 본 발명의 실시예들에 따른 도 21 및 도 22의 시스템에 포함되는 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 도 23의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 26은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 k(k는 3이상의 자연수) 개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 펄스 진폭 변조(pulse amplitude modulation, 이하 'PAM')이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다.
도 1은 본 발명의 실시예들에 따른 송신기 및 수신기를 나타내는 블록도이다.
도 1을 참조하면, 송신기(100) 및 수신기(200)는 채널(50)을 통하여 서로 연결될 수 있다.
송신기(10)는 복수의 이진 입력 비트들을 포함하는 입력 데이터 신호(TX_IN)에 기초하여 각각이 제1 전압 레벨(VL1), 제2 전압 레벨(VL2) 및 제3 전압 레벨(VL3)을 가지는 복수의 PAM-3 심볼들을 구비하는 출력 데이터 신호(TX_OUT)를 생성할 수 있다. 출력 데이터 신호(TX_OUT)는 채널(50)을 통하여 수신기(20)로 전송된다. 수신기(200)는 복수의 PAM-3 심볼들을 구비하는 입력 데이터 신호(RX_IN)에 기초하여 복수의 이진 출력 비트들을 포함하는 출력 데이터 신호(RX_OUT)를 생성할 수 있다.
출력 데이터 신호(TX_OUT)의 상기 3개의 전압 레벨들은 제1 전압 레벨(VL1), 제1 전압 레벨(VL1)보다 높은 제2 전압 레벨(VL2) 및 제2 전압 레벨(VL2)보다 높은 제3 전압 레벨(VL3)을 포함할 수 있다. 제1 전압 레벨(VL1), 제2 전압 레벨(VL2) 및 제3 전압 레벨(VL3)을 각각 로우(low) 레벨, 미들(middle 또는 mid) 레벨 및 하이(high) 레벨이라 부를 수 있다.
출력 데이터 신호(RX_OUT)는 서로 다른 2개의 전압 레벨들을 가질 수 있으며, 출력 데이터 신호(RX_OUT)에 포함되는 1개의 값(또는 비트)은 입력 데이터 신호(TX_IN)에 포함되는 1개의 값(또는 비트)을 나타낼 수 있다.
본 발명의 실시예들에 따른 송신기(100) 및 수신기(200)는 점유 면적을 감소시키고 전력 소비를 감소시키는 구조를 가질 수 있다. 송신기(100)의 구조 및 동작에 대해서는 도 2 내지 12를 참조하여 후술하도록 하고, 수신기(200)의 구조 및 동작에 대해서는 도 13 내지 17을 참조하여 후술하도록 한다.
도 2는 본 발명의 실시예들에 따른 도 1의 송신기의 예를 나타내는 블록도이다.
도 2를 참조하면, 송신기(100)는 인코더(110) 및 드라이버(190)를 포함할 수 있다.
인코더(110)는 입력 데이터 신호(TX_IN)의 제1 수의 이진 입력 비트들을 제1 비트 그룹(BTG1) 및 제2 비트 그룹(BTG2)으로 분할하고, 상기 제1 비트 그룹(BTG1)의 값에 따라 상기 제1 비트 그룹(BTG1) 및 상기 제2 비트 그룹(BTG2)을 다른 방식으로 가공하여 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)을 생성하고, 상기 제1 중간 비트 그룹(IBTG1) 및 상기 제2 중간 비트 그룹(IBTG2)을 각각 인코딩하여 각각이 서로 다른 3 개의 전압 레벨들을 가지는 복수의 심볼들을 각각 포함하는 제1 심볼 그룹(SG1)과 제2 심볼 그룹(SG2)을 생성할 수 있다.
드라이버(190)는 상기 1 심볼 그룹(SG1)과 상기 제2 심볼 그룹(SG2)를 연접하여(concatenate) 출력 데이터 신호(TX_OUT)를 생성하고, 출력 데이터 신호(TX_OUT)를 채널(50)을 통하여 수신기(200)에 전송할 수 있다.
예를 들어, 입력 데이터 신호(TX_IN)가 제1 수의 이진 입력 비트들(b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10)을 포함하는 경우에, 제1 비트 그룹(BTG1)은 제2 수의 이진 입력 비트들(b0, b1, b2, b3, b4)을 포함할 수 있고, 제2 비트 그룹(BTG2)은 제2 수보다 큰 제3 수의 이진 입력 비트들(b5, b6, b7, b8, b9, b10)을 포함할 수 있다.
여기서 제1 수는 11일 수 있고, 제2 수는 5일 수 있고, 제3 수는 6일 수 있다.
또한, 제1 심볼 그룹(SG1)은 복수의 제1 심볼들(S0, S1, S2)를 포함할 수 있고, 제2 심볼 그룹(SG2)는 복수의 제2 심볼들(S3, S4, S5, S6)를 포함할 수 있다.
인코더(100)는 중간 데이터 생성기(120), 제1 서브 인코더(170) 및 제2 서브 인코더(180)를 포함할 수 있다.
중간 데이터 생성기(120)는 이진 입력 비트들(b0, b1, b2, b3, b4)을 포함하는 제1 비트 그룹(BTG1)과 이진 입력 비트들(b5, b6, b7, b8, b9, b10)을 포함하는 제2 비트 그룹(BTG2)을 가공하여 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)을 생성할 수 있다.
제1 서브 인코더(170)는 제1 중간 비트 그룹(IBTG1)을 인코딩하여 제1 심볼들(S0, S1, S2)을 포함하는 제1 심볼 그룹(SG1)을 생성할 수 있다. 제2 서브 인코더(180)는 제2 중간 비트 그룹(IBTG2)을 인코딩하여 제2 심볼들(S3, S4, S5, S6)을 포함하는 제2 심볼 그룹(SG2)을 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 송신기에서 중간 데이터 생성기를 나타내는 블록도이다.
도 3를 참조하면, 중간 데이터 생성기(120)는 체크 값 생성기(121), 제1 디멀티플렉서(123), 제2 디멀티플렉서(125), 제1 데이터 가공기(130), 제2 데이터 가공기(140), 제1 멀티플렉서(160) 및 제2 멀티플렉서(165)를 포함할 수 있다.
체크 값 생성기(121)는 제1 비트 그룹(BTG1)을 수신하고, 제1 비트 그룹(BTG1)의 값(즉, 제1 비트 그룹(BTG1)의 십진 값)이 제1 문턱값 이상인지 여부를 나타내는 체크 값(CHK)를 생성할 수 있다.
체크 값 생성기(121)는 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작으면, 체크 값(CHK)을 제1 로직 레벨(로직 로우 레벨)로 생성하고, 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상이면, 체크 값(CHK)을 제2 로직 레벨(로직 하이 레벨)로 생성할 수 있다. 실시예에 있어서, 제1 문턱값은 26일 수 있다.
제1 디멀티플렉서(123)는 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)를 수신하고, 체크 값(CHK)이 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작음을 나타내는 것에 응답하여 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)을 제1 데이터 가공기(130)에 제공하고, 체크 값(CHK)이 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상임을 나타내는 것에 응답하여 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)을 제2 데이터 가공기(140)에 제공할 수 있다.
제2 디멀티플렉서(125)는 체크 값(CHK)을 수신하고, 체크 값(CHK)이 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작음을 나타내는 것에 응답하여 체크 값(CHK)을 제1 데이터 가공기(130)에 제공하고, 체크 값(CHK)이 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상임을 나타내는 것에 응답하여 체크 값(CHK)을 제2 데이터 가공기(140)에 제공할 수 있다.
제1 데이터 가공기(130)는 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작은 것에 응답하여 체크 값(CHK)을 이용하여 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)을 제1 방식으로 가공하여 제1 서브 중간 비트 그룹(IBTG11)과 제2 서브 중간 비트 그룹(IBTG12)를 생성할 수 있다. 즉, 제1 데이터 가공기(130)는 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작은 것에 응답하여, 제1 비트 그룹(BTG1)에 기초하여 제1 서브 중간 비트 그룹(IBTG11)을 생성하고, 체크 값(CHK) 및 제2 비트 그룹(BTG2)에 기초하여 제2 서브 중간 비트 그룹(IBTG12)을 생성할 수 있다.
제2 데이터 가공기(140)는 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상인 것에 응답하여 체크 값(CHK)을 이용하고, 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)을 제1 방식과는 다른 제2 방식으로 가공하여 제3 서브 중간 비트 그룹(IBTG21)과 제4 서브 중간 비트 그룹(IBTG22)를 생성할 수 있다. 즉, 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상인 것에 응답하여, 제2 데이터 가공기는, 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)에 기초하여 제3 서브 중간 비트 그룹(IBTG21)을 생성하고, 체크 값(CHK) 및 제2 비트 그룹(BTG2)에 기초하여 제4 서브 중간 비트 그룹(IBTG22)을 생성할 수 있다.
제1 멀티플렉서(160)는 제1 서브 중간 비트 그룹(IBTG11)과 제3 서브 중간 비트 그룹(IBTG21)을 수신하고, 체크 값(CHK)에 기초하여 제1 서브 중간 비트 그룹(IBTG11)과 제3 서브 중간 비트 그룹(IBTG21) 중 하나를 제1 중간 비트 그룹(IBTG1)으로 출력할 수 있다.
제2 멀티플렉서(165)는 제2 서브 중간 비트 그룹(IBTG12)과 제4 서브 중간 비트 그룹(IBTG22)을 수신하고, 체크 값(CHK)에 기초하여 제2 서브 중간 비트 그룹(IBTG12)과 제4 서브 중간 비트 그룹(IBTG22) 중 하나를 제2 중간 비트 그룹(IBTG2)으로 출력할 수 있다.
제1 멀티플렉서(160)는 체크 값(CHK)이 제1 로직 레벨인 것에 응답하여(즉, 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작은 것에 응답하여) 제1 서브 중간 비트 그룹(IBTG11)을 제1 중간 비트 그룹(IBTG1)으로 출력하고, 체크 값(CHK)이 제2 로직 레벨인 것에 응답하여(즉, 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상인 것에 응답하여) 제3 서브 중간 비트 그룹(IBTG21)을 제1 중간 비트 그룹(IBTG1)으로 출력할 수 있다.
제2 멀티플렉서(165)는 체크 값(CHK)이 제1 로직 레벨인 것에 응답하여 제2 서브 중간 비트 그룹(IBTG12)을 제2 중간 비트 그룹(IBTG2)으로 출력하고, 체크 값(CHK)이 제2 로직 레벨인 것에 응답하여 제4 서브 중간 비트 그룹(IBTG22)을 제2 중간 비트 그룹(IBTG2)으로 출력할 수 있다.
즉, 체크 값(CHK)이 제1 로직 레벨로서 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작음을 나타내는 경우에, 제1 데이터 가공기(130)는 체크 값(CHK)을 이용하여 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)을 제1 방식으로 가공하여 제1 서브 중간 비트 그룹(IBTG11)과 제2 서브 중간 비트 그룹(IBTG12)를 생성하고, 제1 멀티플렉서(160)와 제2 멀티플렉서(165)는 제1 서브 중간 비트 그룹(IBTG11)과 제2 서브 중간 비트 그룹(IBTG12)을 각각 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)로 제공할 수 있다.
또한, 체크 값(CHK)이 제2 로직 레벨로서 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상임을 나타내는 경우에, 제2 데이터 가공기(140)는 체크 값(CHK)을 이용하여 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)을 제2 방식으로 가공하여 제3 서브 중간 비트 그룹(IBTG21)과 제4 서브 중간 비트 그룹(IBTG22)를 생성하고, 제1 멀티플렉서(160)와 제2 멀티플렉서(165)는 제3 서브 중간 비트 그룹(IBTG21)과 제4 서브 중간 비트 그룹(IBTG22)을 각각 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)로 제공할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 제1 데이터 가공기의 동작을 나타낸다.
도 3 및 도 4를 참조하면, 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작은 것에 응답하여, 제1 데이터 가공기(130)는 제1 이진 입력 비트들(b0, b1, b2, b3, b4)을 포함하는 제1 비트 그룹(BTG1)을 제1 서브 중간 비트 그룹(IBTG11)으로 제공하고, 체크 값(CHK)과 제2 이진 입력 비트들(b5, b6, b7, b8, b9, b10)을 포함하는 제2 비트 그룹(BTG2)을 제2 서브 중간 비트 그룹(IBTG12)으로 제공하고, 제1 멀티플렉서(160)와 제2 멀티플렉서(165)는 각각 제1 서브 중간 비트 그룹(IBTG11)과 제2 서브 중간 비트 그룹(IBTG12)을 제1 중간 비트 그룹(IBTG1) 및 제2 중간 비트 그룹(IBTG2)으로 출력할 수 있다.
따라서, 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작은 경우, 제1 중간 비트 그룹(IBTG1)의 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4) 각각은 제1 이진 입력 비트들(b0, b1, b2, b3, b4) 각각과 동일하고, 제2 중간 비트 그룹(IBTG2)의 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11) 각각은 체크 값(CHK) 및 제2 이진 입력 비트들(0, b5, b6, b7, b8, b9, b10) 각각과 동일할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 제2 데이터 가공기의 동작을 나타낸다.
도 3 및 도 5를 참조하면, 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상인 것에 응답하여, 제2 데이터 가공기(140)는 제1 비트 그룹(BTG1)의 제1 이진 입력 비트들(b0, b1, b2, b3, b4)의 가공된 일부(b2xb3, b3', b4)와 제2 비트 그룹(IBT2)의 제2 이진 입력 비트들(b5, b6, b7, b8, b9, b10)의 일부(b5, b6)를 제3 서브 중간 비트 그룹(IBTG21)으로 제공하고, 상기 체크 값(CHK), 및 제2 이진 입력 비트들(b5, b6, b7, b8, b9, b10)의 나머지 일부(b7, b8, b9, b10) 에 (0, 0)을 연접한 결과를 상기 제4 서브 중간 비트 그룹(IBTG22)으로 제공하고, 제1 멀티플렉서(160)와 제2 멀티플렉서(165)는 제3 서브 중간 비트 그룹(IBTG21)과 제4 서브 중간 비트 그룹(IBTG22)을 제1 중간 비트 그룹(IBTG1) 및 제2 중간 비트 그룹(IBTG2)으로 출력할 수 있다.
여기서 x는 논리 곱을 나타내고, '는 논리 'not'을 나타낸다.
따라서, 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상인 경우, 제1 중간 비트 그룹(IBTG1)의 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)은 (b2xb3, b3', b4, b5, b6)에 해당할 수 있고, 제2 중간 비트 그룹(IBTG2)의 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)은 (CHK, 0, 0, b7, b8, b9, b10)에 해당할 수 있다.
즉, 제1 중간 비트 그룹(IBTG1)은 제2 수의 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)을 포함할 수 있고, 제2 중간 비트 그룹(IBTG2)은 제3 수보다 1만큼 큰 제4 수의 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)을 포함할 수 있다. 즉, 제 4 수는 7일 수 있다.
도 6은 본 발명의 실시예들에 따른 도 3의 제2 데이터 가공기의 예를 나타낸다.
도 6을 참조하면, 제2 데이터 가공기(140)는 앤드 게이트(141) 및 인버터(142)를 포함할 수 있다.
앤드 게이트(141)는 이진 입력 비트들(b2, b3)에 앤드 연산을 수행하여 그 결과를 중간 비트(Ib0)로 제공할 수 있다. 인버터(142)는 이진 입력 비트(b3)을 반전시켜 중간 비트(Ib1)으로 제공하고, 중간 비트(Ib6)와 중간 비트(Ib7)에는 각각 특정 상수값인'0'이 할당될 수 있다. 실시예에 있어서, 중간 비트(Ib6)와 중간 비트(Ib7)에는 각각 특정 상수값인'1'이 할당될 수도 있다.
또한, 제2 데이터 가공기(140)는 이진 입력 비트(b4)를 중간 비트(Ib2)로 제공하고, 이진 입력 비트(b5)를 중간 비트(Ib3)로 제공하고, 이진 입력 비트(b6)를 중간 비트(Ib4)로 제공하고, 체크 값(CHK)을 중간 비트(Ib5)로 제공하고, 이진 입력 비트들(b7, b8, b9, b10) 각각을 중간 비트들(Ib8, Ib9, Ib10, Ib11) 각각으로 제공할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 2의 인코더에서 제1 서브 인코더와 제2 서브 인코더의 동작을 나타낸다.
도 7을 참조하면, 제1 서브 인코더(170)는 제1 중간 비트 그룹(IBTG1)의 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)에 대하여 5 비트-3 심볼(5b3S)의 제1 인코딩을 수행하여 3 개의 제1 심볼들(S0, S1, S2)을 포함하는 제1 심볼 그룹(SG1)을 생성할 수 있다. 또한, 제2 서브 인코더(180)는 제2 중간 비트 그룹(IBTG2)의 제2 중간 비트들 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)에 대하여 7 비트-4 심볼(7b4S)의 제2 인코딩을 수행하여 4 개의 제2 심볼들(S3, S4, S5, S6)을 포함하는 제2 심볼 그룹(SG2)을 생성할 수 있다.
제1 서브 인코더(170)와 제2 서브 인코더(180)는 제1 인코딩과 제2 인코딩을 병렬적으로 수행할 수 있다.
즉, 도 2의 송신기(100)에서 인코더(110)는 11 비트의 이진 입력 비트들(b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10)을 한번에 7 개의 심볼들로 인코딩하지 않고, 11 비트의 이진 입력 비트들(b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10)을 제2 수의 제1 이진 입력 비트들(b0, b1, b2, b3, b4)을 포함하는 제1 비트 그룹(BTG1)과 제3 수의 제2 이진 입력 비트들(b5, b6, b7, b8, b9, b10)을 포함하는 제2 비트 그룹(BTG2)으로 분할하고, 상기 제1 비트 그룹(BTG1)의 값에 따라 상기 제1 비트 그룹(BTG1) 및 상기 제2 비트 그룹(BTG2)을 다른 방식으로 가공하여 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)을 생성하고, 상기 제1 중간 비트 그룹(IBTG1) 및 상기 제2 중간 비트 그룹(IBTG2)을 병렬적으로 인코딩하여 제1 심볼들(S0, S1, S2)을 포함하는 제1 심볼 그룹(SG1)과 제2 심볼들(S3, S4, S5, S6)을 포함하는 제2 심볼 그룹(SG2)을 각각 생성할 수 있다.
따라서, 11 비트의 이진 입력 비트들(b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10)을 한번에 7 개의 심볼들로 인코딩하는 경우와 비교할 때, 인코더(110)의 크기 및 인코더(110)의 전력 소모를 감소시킬 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 제1 서브 인코더에서 사용하는 제1 룩-업 테이블을 나타낸다.
도 8을 참조하면, 도 7의 제1 서브 인코더(170)는 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)과 제1 심볼들(S0, S1, S2) 사이의 맵핑 관계를 나타내는 제1 룩-업 테이블(LUT1)을 사용하여 5 비트-3 심볼(5b3S)의 제1 인코딩을 수행할 수 있다.
도 8에서, Ib[0:4]는 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)을 나타내고, 상술한 바와 같이, 제1 이진 입력 비트들(b0, b1, b2, b3, b4)의 값이 제1 문턱값인 26보다 작은 경우에, 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)은 제1 이진 입력 비트들(b0, b1, b2, b3, b4)과 동일하다. 따라서, 도 8의 Ib[0:4]는 제1 이진 입력 비트들(b0, b1, b2, b3, b4)에 해당할 수 있다.
제1 이진 입력 비트들(b0, b1, b2, b3, b4)을 제1 심볼들(S0, S1, S2)로 맵핑할 때, 25의 32 가지의 경우가 가능하다.
제1 이진 입력 비트들(b0, b1, b2, b3, b4)의 값이 제1 문턱값인 26 이상인 경우에, 제1 이진 입력 비트들(b0, b1, b2, b3, b4)은 제1 심볼들(S0, S1, S2)로 할당하지 않는다. 즉, 제1 이진 입력 비트들(b0, b1, b2, b3, b4)의 값이 '0'에서 '25'일 때, 제1 이진 입력 비트들(b0, b1, b2, b3, b4)은 그대로 제1 심볼들(S0, S1, S2)로 맵핑될 수 있다.
심볼(S0)은 출력 데이터(TX_OUT)의 2비트(t[0:1])를 나타낼 수 있고, 심볼(S1)은 출력 데이터(TX_OUT)의 2비트(t[2:3)를 나타낼 수 있고, 심볼(S2)은 출력 데이터(TX_OUT)의 2비트(t[4:5)를 나타낼 수 있다.
도 9는 도 8의 제1 룩-업 테이블을 게이트 레벨 로직으로 구현한 예이다.
도 9를 참조하면, 도 8의 제1 룩-업 테이블(LUT1)의 체크 값(CHK) 및 출력 데이터(TX_OUT)의 비트들(t0, t1, t2, t3, t4, t5)는 다음의 수학식 1과 같이 표현될 수 있다.
[수학식 1]
CHK = Ib0xIb1xIb3+Ib0xIb1xIb2
t0 = Ib0+Ib1
t1 = Ib0xIb1xIb4+Ib0'
t2 = Ib0'xIb2'+Ib1'xIb2'+Ib2xIb4
t3 = Ib2'xIb3+Ib3xIb4
t4 = Ib0'xIb4+Ib1'xIb4+Ib2
t5 = bI2xIb4+Ib2xIb3
즉, 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)의 조합에 의하여 출력 데이터(TX_OUT)의 비트들(t0, t1, t2, t3, t4, t5)을 얻을 수 있다.
도 10a, 10b 및 10c는 본 발명의 실시예들에 따른 도 7의 제2 서브 인코더에서 사용하는 제2 룩-업 테이블을 나타낸다.
도 10a, 10b 및 10c를 참조하면, 도 7의 제2 서브 인코더(180)는 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)과 제2 심볼들(S3, S4, S5, S6) 사이의 맵핑 관계를 나타내는 제2 룩-업 테이블(LUT2)을 사용하여 7 비트-4 심볼(7b4S)의 제2 인코딩을 수행할 수 있다.
도 10a, 10b 및 10c에서, Ib[5:11]은 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)을 나타내고, 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)의 값이 80 이상인 경우에는 제2 심볼들(S3, S4, S5, S6)로 맵핑되지 않는다. 따라서, 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)을 제2 심볼들(S3, S4, S5, S6)로 맵핑할 때, 27의 128 가지의 경우가 가능하나, 제2 서브 인코더(180)는 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)의 값이 '0'에서 '79'가지의 80가지 경우를 사용하고, 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)의 값이 80 이상인 경우를 사용하지 않는다.
심볼(S3)은 출력 데이터(TX_OUT)의 2비트(t[6:7])를 나타낼 수 있고, 심볼(S4)은 출력 데이터(TX_OUT)의 2비트(t[8:9])를 나타낼 수 있고, 심볼(S5)은 출력 데이터(TX_OUT)의 2비트(t[10:11])를 나타낼 수 있고, 심볼(S6)은 출력 데이터(TX_OUT)의 2비트(t[12:13])를 나타낼 수 있다.
즉, 도 8의 제1 룩-업 테이블(LUT1) 및 도 10a, 10b 및 10c의 2 룩-업 테이블(LUT2)을 참조하면, 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작은 경우에, 도 7의 제1 서브 인코더(170)는 제1 이진 입력 비트들(b0, b1, b2, b3, b4)에 기초하여 26 가지의 제1 심볼들(S0, S1, S2)을 생성할 수 있고, 도 8의 제2 서브 인코더(180)는 제2 이진 입력 비트들(b5, b6, b7, b8, b9, b10)에 기초하여 64가지의 제2 심볼들(S3, S4, S5, S6)을 생성할 수 있다. 따라서, 제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작은 경우에, 도 7의 제1 서브 인코더(170)와 제2 서브 인코더(180)는 26xx64의 1664개의 심볼들(S0, S1, S2, S3, S4, S5, S6)을 생성할 수 있다.
또한, 제11 비트 그룹(BTG1)의 값이 제1 문턱값 이상인 경우에, 도 7의 제1 서브 인코더(170)는 제1 이진 입력 비트들(b0, b1, b2, b3, b4) 및 제2 이진 입력 비트들(b5, b6, b7, b8, b9, b10) 중 일부(b5, b6)에 기초하여 24 가지의 제1 심볼들(S0, S1, S2)을 생성할 수 있고, 도 8의 제2 서브 인코더(180)는 제2 이진 입력 비트들(b5, b6, b7, b8, b9, b10) 중 나머지 일부(b7, b8, b9, b10)에 기초하여 16가지의 제2 심볼들(S3, S4, S5, S6)을 생성할 수 있다. 따라서, 제1 비트 그룹(BTG1)의 값이 제1 문턱값 이상인 경우에, 도 7의 제1 서브 인코더(170)와 제2 서브 인코더(180)는 24xx16의 384개의 심볼들(S0, S1, S2, S3, S4, S5, S6)을 생성할 수 있다.
따라서, 도 2의 인코더(110)는 제1 수의 이진 입력 비트들(b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10)에 기초하여 2048가지의 심볼들(S0, S1, S2, S3, S4, S5, S6)을 생성할 수 있다.
도 11은 도 10a, 10b 및 10c의 제2 룩-업 테이블을 게이트 로직 레벨로 구현한 예이다.
도 11을 참조하면, 도 10a, 10b 및 10c의 제2 룩-업 테이블(LUT2)의 출력 데이터(TX_OUT)의 비트들(t6, t7, t8, t9, t10, t11, t12, t13)은 다음의 수학식 2와 같이 표현될 수 있다.
[수학식 2]
t6 = Ib5'xIb6'+Ib8xIb9'+Ib8xIb11+Ib6xIb8
t7 = Ib5xIb8xIb9'xIb10+Ib5xIb8xIb10xIb11+Ib6'xIb7+Ib7xIb8
t8 = Ib5'xIb8+Ib8xIb11+Ib8xIb9+Ib6
t9 = Ib5xIb8xIb9xIb11+ Ib5xIb8xIb9xIb10+Ib6xIb8+ Ib6xIb7
t10 = Ib5'xIb9'+ Ib8'xIb9'+ Ib5'xIb11+ Ib8'xIb11
t11 = Ib5'xIb9'xIb10+ Ib8'xIb9'xIb10+ Ib5'xIb10xIb11+ Ib8'xIb10xIb11
t12 = Ib5'xIb11+Ib8'xIb11+Ib5'xIb9+Ib8'xIb9
t13 = Ib5'xIb9xIb11+ Ib8'xIb9xIb11+Ib5'xIb9xIb10+ Ib8'xIb9xIb10
즉, 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)의 조합에 의하여 출력 데이터(TX_OUT)의 비트들(t6, t7, t8, t9, t10, t11, t12, t13)을 얻을 수 있다.
도 12는 본 발명의 실시예들에 따른 도 1의 수신기의 예를 나타내는 블록도이다.
도 12를 참조하면, 수신기(200)는 디코더(210) 및 버퍼(290)를 포함할 수 있다.
디코더(210)는 각각이 서로 다른 3 개의 전압 레벨들을 가지는 복수의 심볼들을 구비하는 입력 데이터 신호(RX_IN)의 제1 심볼 그룹(SG1)과 제2 심볼 그룹(SG2)을 각각 디코딩하여 제1 중간 비트 그룹(IBTG1) 및 제2 중간 비트 그룹(IBTG2)을 생성하고, 상기 제2 중간 비트 그룹(IBTG2)의 특정 비트의 값에 따라 상기 제1 중간 비트 그룹(IBTG1) 및 상기 제2 중간 비트 그룹(IBTG2)을 서로 다른 방식으로 가공하여 제1 비트 그룹(BTG1) 및 제2 비트 그룹(BTG2)을 생성할 수 있다.
버퍼(290)는 상기 제1 비트 그룹(BTG1) 및 상기 제2 비트 그룹(BTG2)을 버퍼링하여 제1 수의 이진 출력 비트들을 포함하는 출력 데이터 신호(RX_OUT)를 생성할 수 있다. 출력 데이터 신호(RX_OUT)는 복원된 데이터 신호(RDT)로 호칭될 수 있다.
디코더(210)는 제1 서브 디코더(220), 제2 서브 디코더(230) 및 데이터 복원 회로(240)를 포함할 수 있다.
제1 서브 디코더(220)는 제1 심볼들(S0, S1, S2)을 포함하는 제1 심볼 그룹(SG1)을 디코딩하여 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)을 포함하는 제1 중간 비트 그룹(IBTG1)을 생성할 수 있다.
제2 서브 디코더(230)는 제2 심볼들(S3, S4, S5, S6)을 포함하는 제2 심볼 그룹(SG2)을 디코딩하여 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)을 포함하는 제2 중간 비트 그룹(IBTG2)을 생성할 수 있다.
제1 서브 디코더(220)는 3개의 제1 심볼들(S0, S1, S2)에 대하여 3S5b의 제1 디코딩을 수행하여 5 비트의 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)을 생성할 수 있다. 제2 서브 디코더(230)는 4개의 제2 심볼들 제2 심볼들(S3, S4, S5, S6)에 대하여 4S7b의 제2 디코딩을 수행하여 7 비트의 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)을 생성할 수 있다.
제1 서브 디코더(220)와 제2 서브 디코더(230)는 상기 제1 디코딩과 상기 제2 디코딩을 병렬적으로 수행할 수 있다.
데이터 복원 회로(240)는 제2 중간 비트 그룹(IBTG2)의 특정 비트의 값에 따라 제1 중간 비트 그룹(IBTG1) 및 제2 중간 비트 그룹(IBTG2)을 서로 다른 방식으로 가공하여 제1 비트 그룹(BTG1) 및 제2 비트 그룹(BTG2)을 생성할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 12의 수신기에서 데이터 복원 회로의 구성을 나타내는 블록도이다.
도 13을 참조하면, 데이터 복원 회로(240)는 체크 값 추출기(241), 디멀티플렉서(243), 제1 데이터 복원 로직(250), 제2 데이터 복원 로직(260), 제1 멀티플렉서(270) 및 제2 멀티플렉서(275)를 포함할 수 있다.
체크 값 추출기(241)는 제2 중간 비트 그룹(IBTG2)의 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11) 특정 비트를 추출하여 체크 값(CHK)로 제공할 수 있다. 체크 값 추출기(241)는 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11) 중에서 제1 비트(Ib5)를 체크 값(CHK)으로 추출하고, 체크 값(CHK)을 디멀티플렉서(243), 제1 멀티플렉서(270) 및 제2 멀티플렉서(275)에 제공할 수 있다.
디멀티플렉서(243)는 체크 값(CHK)이 제1 로직 레벨(로직 로우 레벨)인 것에 응답하여 제1 중간 비트 그룹(IBTG1) 및 제2 중간 비트 그룹(IBTG2)을 제1 데이터 복원 로직(250)에 제공하고, 체크 값(CHK)이 제2 로직 레벨(로직 하이 레벨)인 것에 응답하여 제1 중간 비트 그룹(IBTG1) 및 제2 중간 비트 그룹(IBTG2)을 제2 데이터 복원 로직(260)에 제공할 수 있다.
제1 데이터 복원 로직(250)은 체크 값(CHK)이 제1 로직 레벨인 것에 응답하여 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)을 제1 방식으로 가공하여 제1 서브 비트 그룹(BTG11)과 제2 서브 비트 그룹(BTG12)를 생성할 수 있다. 제1 데이터 복원 로직(260)은 체크 값(CHK)이 제2 로직 레벨인 것에 응답하여 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)을 제1 방식과는 다른 제2 방식으로 가공하여 제3 서브 비트 그룹(BTG21)과 제4 서브 비트 그룹(BTG22)를 생성할 수 있다.
제1 멀티플렉서(270)는 제1 서브 비트 그룹(IBTG11)과 제3 서브 비트 그룹(IBTG21)을 수신하고 체크 값(CHK)에 기초하여 제1 서브 비트 그룹(IBTG11)과 제3 서브 비트 그룹(IBTG21) 중 하나를 제1 비트 그룹(BTG1)으로 출력할 수 있다.
제2 멀티플렉서(270)는 제2 서브 비트 그룹(IBTG12)과 제4 서브 비트 그룹(IBTG22)을 수신하고 체크 값(CHK)에 기초하여 제2 서브 비트 그룹(IBTG12)과 제4 서브 비트 그룹(IBTG22) 중 하나를 제2 비트 그룹(BTG2)으로 출력할 수 있다.
제1 멀티플렉서(270)와 제2 멀티플렉서(275)는 체크 값(CHK)이 제1 로직 레벨인 것에 응답하여 제1 서브 비트 그룹(IBTG11)과 제2 서브 비트 그룹(IBTG12)을 각각 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)로 출력하고, 체크 값(CHK)이 제2 로직 레벨인 것에 응답하여 제3 서브 비트 그룹(BTG21)과 제4 서브 비트 그룹(BTG22)을 각각 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)으로 출력할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 13의 제1 데이터 복원 로직의 동작을 나타낸다.
도 13 및 도 14를 참조하면, 체크 값(CHK)이 제1 로직 레벨인 것에 응답하여, 제1 데이터 복원 로직(250)은 참조 번호(611)가 나타내는 바와 같이 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)을 포함하는 제1 중간 비트 그룹(BTG11)을 제1 서브 비트 그룹(BTG11)으로 제공하고, 제2 데이터 복원 로직(260)은 참조 번호(613)가 나타내는 바와 같이 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)을 포함하는 제2 중간 비트 그룹(BTG12)에서 제1 비트(Ib5)를 제외시켜 제2 중간 비트들(Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)을 제2 서브 비트 그룹(BTG12)으로 제공할 수 있다.
또한, 멀티플렉서(270)는 제1 서브 비트 그룹(BTG11)과 제2 서브 비트 그룹(BTG12)을 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)으로 출력하므로, 참조 번호(615)가 나타내는 바와 같이, 복원된 데이터 신호(RDT)의 출력 데이터 비트들(b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10)은 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4) 및 제2 중간 비트들(Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)을 포함할 수 있다.
따라서, 도 4를 참조하여 설명한 바와 같이, 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4) 각각은 비트들(b0, b1, b2, b3, b4) 각각과 동일하고, 제2 중간 비트들(Ib6, Ib7, Ib8, Ib9, Ib10, Ib11) 각각은 비트들(b5, b6, b7, b8, b9, b10) 각각과 동일할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 13의 제2 데이터 복원 로직의 동작을 나타낸다.
도 13 및 도 15를 참조하면, 체크 값(CHK)이 제2 로직 레벨인 것에 응답하여, 제1 데이터 복원 로직(250)은 참조 번호(621)가 나타내는 바와 같이 제1 중간 비트 그룹(BTG11)의 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)의 일부를 가공하여 비트들(1, 1, Ib1+Ib0, Ib1', Ib2)를 포함하는 제3 서브 비트 그룹(BTG22)을 제공하고, 제2 데이터 복원 로직(260)은 참조 번호(623)가 나타내는 바와 같이 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)의 일부(Ib3, Ib4) 및 제2 중간 비트들(Ib8, Ib9, Ib10, Ib11)의 일부를 포함하는 제4 서브 비트 그룹(BTG22)을 제공할 수 있다.
또한, 멀티플렉서(270)는 제3 서브 비트 그룹(BTG21)과 제4 서브 비트 그룹(BTG22)을 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)으로 출력하므로, 참조 번호(625)가 나타내는 바와 같이, 복원된 데이터 신호(RDT)의 출력 데이터 비트들(b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10)은 비트들(1, 1, Ib1+Ib0, Ib1', Ib2) 및 비트들(Ib3, Ib4, Ib8, Ib9, Ib10, Ib11)을 포함할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 12의 수신기에서 제1 심볼들의 비트들과 출력 데이터 신호의 제1 비트들의 관계를 나타낸다.
도 16을 참조하면, 제1 심볼들(S0, S1, S2)의 비트들(t0, t1, t2, t3, t4, t5)과 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)는 다음의 수학식 3과 같이 표현될 수 있다.
[수학식 3]
Ib0 = t2'xt4'+t0'
Ib1 = t0xt1'+ t2xt4'
Ib2 = t2'xt4'+t5
Ib3 = t2'xt5+t3
Ib4 = t2xt2xt4''+ t2xt4
제1 서브 디코더(220)는 도 8의 제1 룩-업 테이블(LUT1)을 이용하여 제1 서브 디코딩을 수행할 때 상기 [수학식 3]을 이용할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 12의 수신기에서 제2 심볼들의 비트들과 출력 데이터 신호의 제2 비트들의 관계를 나타낸다.
도 17을 참조하면, 제2 심볼들(S3, S4, S5, S6)의 비트들(t6, t7, t8, t9, t10, t11, t12, t13)과 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)는 다음의 수학식 4와 같이 표현될 수 있다.
[수학식 4]
Ib5 = t6'xt8'+t10'xt12'
Ib6 = t6'xt8xt10+ t6'xt8xt12+t9xt10+t9xt12
Ib7 = t6'xt9xt10+ t6'xt9xt12+t7xt10+t7xt12
Ib8 = t6xt8+t10xt12
Ib9 = t10'xt12+ t6'xt10'+t9xt10'+t9xt13
Ib10 = t6'xt9xt10'xt12'+ t7xt10'xt12'+t10'xt13xt11
Ib11 = t6xt8xt10'xt12'+ t10xt12
제2 서브 디코더(230)는 제2 서브 디코딩을 수행할 때 상기 [수학식 4]를 이용할 수 있다.
도 18은 본 발명의 실시예들에 따른 송신기의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 11 및 도 18을 참조하면, 송신기(100)의 인코더(110)는 입력 데이터 신호(TX_IN)의 복수의 비트들 중에서 제1 수의 이진 입력 데이터 비트들을 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)로 분할한다(S100). 여기서, 입력 데이터 신호(TX_IN)가 제1 수의 이진 입력 비트들(b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10)을 포함하는 경우에, 제1 비트 그룹(BTG1)은 제2 수의 이진 입력 비트들(b0, b1, b2, b3, b4)을 포함할 수 있고, 제2 비트 그룹(BTG2)은 제2 수보다 큰 제3 수의 이진 입력 비트들(b5, b6, b7, b8, b9, b10)을 포함할 수 있다.
인코더(110)의 중간 데이터 생성기(120)는 제1 비트 그룹(BTG1)의 값에 기초하여 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)을 서로 다른 방식으로 가공하여 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)을 생성한다(S200). 제1 중간 비트 그룹(IBTG1)은 제2 수의 제1 중간 비트들(Ib0, Ib1, Ib2, Ib3, Ib4)을 포함하고, 제2 중간 비트 그룹(IBTG2)은 제3 수보다 큰 제4수의 제2 중간 비트들(Ib5, Ib6, Ib7, Ib8, Ib9, Ib10, Ib11)을 포함할 수 있다.
인코더(110)의 제1 서브 인코더(170)와 제2 서브 인코더(180)는 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)을 각각 인코딩하여 제1 심볼들(S0, S1, S2)을 포함하는 제1 심볼 그룹(SG1)과 제2 심볼들(S3, S4, S5, S6)을 포함하는 제2 심볼 그룹(SG2)을 각각 생성한다(S300).
드라이버(190)는 제1 심볼 그룹(SG1)과 제2 심볼 그룹(SG2)을 연접하여(concatenate) 출력 데이터 신호(TX_OUT)를 생성하고(S400), 출력 데이터 신호(TX_OUT)를 채널(50)을 통하여 수신기(200)에 전송할 수 있다.
도 19는 본 발명의 실시예들에 따른 송신기의 동작 방법에서 제1 중간 비트 그룹과 제2 중간 비트 그룹을 생성하는 단계를 나타내는 흐름도이다.
도 3 및 도 19를 참조하면, 제1 중간 비트 그룹(IBTG1)과 제2 중간 비트 그룹(IBTG2)을 생성(S200)하기 위하여, 체크 값 생성기(121)는 제1 비트 그룹(BTG1)의 값(즉, 제1 비트 그룹(BTG1)의 십진 값)이 제1 문턱값 이상인지 여부를 판단한다(S210). 즉, 체크 값 생성기(121)는 제1 비트 그룹(BTG1)을 수신하고, 제1 비트 그룹(BTG1)의 값(즉, 제1 비트 그룹(BTG1)의 십진 값)이 제1 문턱값 이상인지 여부를 나타내는 체크 값(CHK)를 생성할 수 있다.
제1 비트 그룹(BTG1)의 값이 제1 문턱값보다 작은 것에 응답하여(S210에서 NO), 제1 데이터 가공기(130)와 멀티플렉서(160)는 제1 비트 그룹(BTG1)에 기초하여 제1 중간 비트 그룹(IBTG1)을 생성하면서, 체크 값(CHK) 및 제2 비트 그룹(BTG2)에 기초하여 제2 중간 비트 그룹(IBTG2)를 생성한다(S230).
제2 비트 그룹(BTG2)의 값이 제1 문턱값 이상인 것에 응답하여(S210에서 YES), 제2 데이터 가공기(140)와 멀티플렉서(160)는 제1 비트 그룹(BTG1)과 제2 비트 그룹(BTG2)에 기초하여 제1 중간 비트 그룹(IBTG1)을 생성하면서, 체크 값(CHK) 및 제2 비트 그룹(BTG2)에 기초하여 제2 중간 비트 그룹(IBTG2)를 생성한다(S250).
따라서 본 발명의 실시예들에 따른 송신기 및 송신기의 동작 방법에서는 제1 수의 이진 입력 비트들을 한번에 인코딩하지 않고, 상기 제1 수의 이진 입력 비트들을 제2 수의 이진 입력 비트들을 포함하는 제1 비트 그룹과 제3 수의 이진 입력 비트들을 포함하는 제2 비트 그룹으로 분할하고, 제1 비트 그룹의 값에 기초하여 제1 비트 그룹과 제2 비트 그룹을 서로 다른 방식으로 가공하여 제1 중간 비트 그룹과 제2 중간 비트 그룹으로 가공하고, 제1 중간 비트 그룹과 제2 중간 비트 그룹을 각각 인코딩하여 제1 심볼 그룹과 제2 심볼 그룹을 생성함으로써 인코더(110)의 크기 및 전력 소모를 감소시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(305) 및 반도체 메모리 장치(400)를 포함한다. 메모리 시스템(300)은 메모리 컨트롤러(305)와 반도체 메모리 장치(400)를 전기적으로 연결하는 복수의 신호 라인들(330)을 더 포함할 수 있다.
반도체 메모리 장치(400)는 메모리 컨트롤러(300)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(300)는 호스트(미도시)의 요청에 기초하여 반도체 메모리 장치(400)에 데이터를 기입하거나 반도체 메모리 장치(400)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(330)은 커맨드 라인, 어드레스 라인, 데이터 라인 및/또는 전원 라인을 포함할 수 있다. 메모리 컨트롤러(300)는 상기 커맨드 라인 및 상기 어드레스 라인을 통해 반도체 메모리 장치(400)에 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 상기 데이터 라인을 통해 반도체 메모리 장치(400)와 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 반도체 메모리 장치(400)에 파워(PWR)를 제공할 수 있다.
예를 들어, 데이터 신호(MLDAT)는 본 발명의 실시예들에 따라 생성/전송되는 PAM-3 멀티 레벨 신호일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(330)은 데이터 스트로브 신호를 전송하는 DQS 라인을 더 포함할 수 있다.
일 실시예에서, 복수의 신호 라인들(330)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 21 및 22는 본 발명의 실시예들에 따른 시스템의 예를 나타내는 블록도들이다.
도 21 및 22를 참조하면, 메모리 시스템(301)은 그래픽 프로세서(graphic processing unit(GPU), 310), 반도체 메모리 장치(400a) 및 복수의 채널들(31a, 31b, 31c)을 포함한다.
GPU(310)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 반도체 메모리 장치(400a)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 각각은 PAM-3 멀티 레벨 신호를 생성할 수 있다. 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 각각은 상기 PAM-3 멀티 레벨 신호 멀티 레벨 신호를 수신할 수 있다. 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c)은 복수의 채널들(31a, 31b, 31c)을 통해 PAM-3 멀티 레벨 신호 신호를 전송할 수 있다.
복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 각각은 도 2의 송신기(100)를 채용할 수 있고, 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 각각은 도 12의 수신기(200)를 채용할 수 있다.
복수의 데이터 입출력 패드들(29a, 29b, 29c, 49a, 49b, 49c) 각각은 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 중 하나 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a, 31b, 31c)은 GPU(310)와 반도체 메모리 장치(400a)를 연결할 수 있다. 복수의 채널들(31a, 31b, 31c) 각각은 복수의 데이터 입출력 패드들(29a, 29b, 29c) 중 하나를 통해 복수의 송신기들(25a, 25b, 25c) 중 하나 및 복수의 수신기들(27a, 27b, 27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a, 49b, 49c) 중 하나를 통해 복수의 송신기들(45a, 45b, 45c) 중 하나 및 복수의 수신기들(47a, 47b, 47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a, 31b, 31c) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.
도 21은 GPU(310)로부터 반도체 메모리 장치(400a)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 상기 PAM-3 멀티 레벨 신호인 출력 데이터 신호(DS11)를 생성하고, 출력 데이터 신호(DS11)는 채널(31a)을 통해 GPU(310)로부터 반도체 메모리 장치(400a)로 전송되며, 수신기(47a)는 출력 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 타겟 데이터(ODAT11)를 획득할 수 있다.
이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 상기 PAM-3 멀티 레벨 신호인 출력 데이터 신호(DS21)를 생성하고, 출력 데이터 신호(DS21)는 채널(31b)을 통해 반도체 메모리 장치(400a)로 전송되며, 수신기(47b)는 출력 데이터 신호(DS21)를 수신하여 입력 데이터(DAT21)에 대응하는 타겟 데이터(ODAT21)를 획득할 수 있다.
송신기(25c)는 입력 데이터(DATN1)에 기초하여 상기 PAM-3 멀티 레벨 신호인 출력 데이터 신호(DSN1)를 생성하고, 출력 데이터 신호(DSN1)는 채널(31c)을 통해 반도체 메모리 장치(400a)로 전송되며, 수신기(47c)는 출력 데이터 신호(DSN1)를 수신하여 입력 데이터(DATN1)에 대응하는 타겟 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1)은 반도체 메모리 장치(400a)에 기입되는 기입 데이터일 수 있다.
도 22는 반도체 메모리 장치(400a)로부터 GPU(310)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 상기 PAM-3 멀티 레벨 신호인 출력 데이터 신호(DS12)를 생성하고, 출력 데이터 신호(DS12)는 채널(31a)을 통해 반도체 메모리 장치(400a)로부터 GPU(310)로 전송되며, 수신기(27a)는 출력 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 타겟 데이터(ODAT12)를 획득할 수 있다.
이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 상기 PAM-3 멀티 레벨 신호인 출력 데이터 신호(DS22)를 생성하고, 출력 데이터 신호(DS22)는 채널(31b)을 통해 GPU(310)로 전송되며, 수신기(27b)는 출력 데이터 신호(DS22)를 수신하여 입력 데이터(DAT22)에 대응하는 타겟 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 상기 PAM-3 멀티 레벨 신호인 출력 데이터 신호(DSN2)를 생성하고, 출력 데이터 신호(DSN2)는 채널(31c)을 통해 GPU(310)로 전송되며, 수신기(27c)는 출력 데이터 신호(DSN2)를 수신하여 입력 데이터(DATN2)에 대응하는 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2)은 반도체 메모리 장치(400a)로부터 독출되는 독출 데이터일 수 있다.
도 23은 본 발명의 실시예들에 따른 도 21 및 도 22의 시스템에 포함되는 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 23을 참조하면, 반도체 메모리 장치(400a)는 제어 로직 회로(410), 어드레스 레지스터(420), 뱅크 제어 로직(4230), 리프레시 카운터(445), 로우 어드레스 멀티플렉서(440), 칼럼 어드레스 래치(450), 로우 디코더(460), 칼럼 디코더(470), 메모리 셀 어레이(510), 센스 앰프부(485), 입출력 게이팅 회로(490), ECC 엔진(590), 데이터 입출력 버퍼(495) 및 온-다이 터미네이션(on-die termination, ODT) 회로(497)를 포함할 수 있다.
예를 들어, 반도체 메모리 장치(400a)는 휘발성 메모리 장치일 수 있고, 특히 GDDR7(graphic double data rate 7) SDRAM(synchronous dynamic random access memory) 장치일 수 있다.
상기 메모리 셀 어레이(510)는 제1 내지 제8 뱅크 어레이들(510a~510h)을 포함할 수 있다. 또한, 상기 로우 디코더(460)는 제1 내지 제8 뱅크 어레이들(510a~510h)에 각각 연결된 제1 내지 제8 로우 디코더들(460a~460h)을 포함하고, 상기 칼럼 디코더(470)는 제1 내지 제8 뱅크 어레이들(510a~510h)에 각각 연결된 제1 내지 제8 칼럼 디코더들(470a~470h)을 포함하며, 상기 센스 앰프부(485)는 제1 내지 제8 뱅크 어레이들(510a~510h)에 각각 연결된 제1 내지 제8 센스 앰프들(485a~485h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(510a~510h), 제1 내지 제8 센스 앰프들(485a~485h), 제1 내지 제8 칼럼 디코더들(470a~470h) 및 제1 내지 제8 로우 디코더들(460a~460h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(510a~510h) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(420)는 GPU(310)에 포함되는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(440)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(450)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 로우 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 제1 내지 제8 칼럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 어드레스 레지스터(420)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 디코더들(460a~460h)에 각각 인가될 수 있다.
리프레쉬 카운터(445)는 제어 로직 회로(410)의 제어에 따라 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가 또는 감소시킬 수 있다.
제1 내지 제8 뱅크 로우 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(450)는 어드레스 레지스터(420)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(450)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(450)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR) 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR')를 제1 내지 제8 칼럼 디코더들(470a~470h)에 각각 인가할 수 있다.
제1 내지 제8 칼럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 칼럼 디코더는 상응하는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(510a~510h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(510a~510h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(510a~510h) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(590)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(495)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(510a~510h) 중 하나의 뱅크 어레이에 기입될 멀티 레벨 데이터(MLDAT)는 ECC 엔진(590)에 제공되고, ECC 엔진(590)은 멀티 레벨 데이터(MLDAT)에 기초하여 패리티 비트들을 생성하고, 상기 데이터(DQ)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(490)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(495)는 기입 동작에서는 멀티 레벨 데이터(MLDAT)를 ECC 엔진(590)에 제공하고, 독출 동작에서는 ECC 엔진(590)으로부터 제공되는 멀티 레벨 데이터(MLDAT)를 메모리 컨트롤러에 제공할 수 있다.
ECC 엔진(590)은 제어 로직 회로(410)의 제어에 따라 멀티 레벨 데이터(MLDAT)에 대한 ECC 인코딩과 ECC 디코딩을 수행할 수 있다
제어 로직 회로(410)는 반도체 메모리 장치(400a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(410)는 반도체 메모리 장치(410a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(410)는 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(411) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(412)를 포함할 수 있다.
예를 들어, 커맨드 디코더(411)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
ODT 회로(497)는 데이터 입출력 패드(499) 및 데이터 입출력 버퍼(495)와 연결될 수 있다. ODT 회로(497)가 활성화되는 경우에 ODT를 수행할 수 있다. 상기 ODT가 수행되는 경우에, 임피던스 매칭에 의해 신호의 반사를 억제함으로써, 송수신되는 신호의 충실도를 향상시킬 수 있다.
한편, DRAM에 기초하여 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 반도체 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 반도체 메모리 장치는 임의의 다른 휘발성 반도체 메모리 장치일 수도 있고, 플래시 메모리, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 임의의 비휘발성 반도체 메모리 장치일 수도 있다.
도 24는 본 발명의 실시예들에 따른 도 23의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 24를 참조하면, 제1 뱅크 어레이(510a)는 복수개의 워드라인들(WL0~WLm-1, m은 2이상의 짝수인 정수), 복수개의 비트라인들(BL0~BLn-1, n은 2이상의 짝수인 정수), 그리고 워드라인들(WL0~WLm-1)과 비트라인들(BL0~BLn-1) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다.
비트라인들(BL0~BLn-1)은 제1 방향(D1)으로 연장되고 워드라인들(WL0~WLm-1)은 제2 방향(D2)로 연장될 수 있다.
각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 또한, 짝수 워드라인(WL0) 각각과 홀수 워드라인(WL1)에 연결되는 메모리 셀들(MCs)의 배치가 서로 다름을 알 수 있다.
하지만 본 발명의 실시예들들은 이에 한정되지 아니한다. 실시예에 있어서, 짝수 워드라인(WL0) 각각과 홀수 워드라인(WL1)에 연결되는 메모리 셀들(MCs)의 배치는 서로 동일할 수도 있다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 25를 참조하면, 반도체 메모리 장치(700)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 적어도 하나의 버퍼 다이(710) 및 복수의 메모리 다이들(720-1,720-2,...,720-p, p는 3 이상의 자연수)을 포함할 수 있다.
복수의 메모리 다이들(720-1,720-2,...,720-p)은 버퍼 다이(710) 상부에 순차적으로 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신할 수 있다.
상기 복수의 메모리 다이들(720-1,720-2,...,720-p) 중 적어도 하나는 데이터를 저장하는 셀 코어(721) 및 버퍼 다이(710)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 셀 코어 ECC 엔진(723)을 포함할 수 있다. 셀 코어(721)는 DRAM 셀 구조를 가지는 복수의 메모리 셀들을 포함할 수 있다.
버퍼 다이(710)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 비아 ECC 엔진(712)을 포함할 수 있다.
버퍼 다이(710)는 또한 송신기(714) 및 수신기(713)를 포함할 수 있다. 송신기(174)는 도 2의 송신기(100)를 포함할 수 있고, 수신기(713)는 도 12의 수신기(200)를 포함할 수 있다. 따라서 송신기(714)는 비아 ECC 엔진(714)으로부터 제공되는 제1 수의 이진 입력 비트들을 한번에 인코딩하지 않고, 상기 제1 수의 이진 입력 비트들을 제2 수의 이진 입력 비트들을 포함하는 제1 비트 그룹과 제3 수의 이진 입력 비트들을 포함하는 제2 비트 그룹으로 분할하고, 제1 비트 그룹의 값에 기초하여 제1 비트 그룹과 제2 비트 그룹을 서로 다른 방식으로 가공하여 제1 중간 비트 그룹과 제2 중간 비트 그룹으로 가공하고, 제1 중간 비트 그룹과 제2 중간 비트 그룹을 각각 인코딩하여 제1 심볼 그룹과 제2 심볼 그룹을 생성함으로써 송신기(714)에 포함되는 인코더의 크기 및 전력 소모를 감소시킬 수 있다. 또한, 수신기(713)는 메모리 컨트롤러부터 제공되는 입력 데이터 신호에 대하여 송신기(714)의 동작과 반대되는 동작을 수행할 수 있다.
반도체 메모리 장치(700)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
셀 코어 ECC 엔진(722)은 전송 데이터가 전송되기 이전에 메모리 다이(720-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
하나의 메모리 다이(720-p)에 형성되는 데이터 TSV 라인 그룹(732)은 TSV 라인들(L1, L2~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(734)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(732)의 TSV 라인들(L1, L2~Lp)과 패리티 TSV 라인 그룹(734)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(720-1~720-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
반도체 메모리 장치(700)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(710)는 데이터 버스(B10)를 통해 메모리 컨트롤러에 연결될 수 있다.
셀 코어 ECC 엔진(723)는 데이터 TSV 라인 그룹(732)을 통해 전송 데이터를 출력한다. 또한, 셀 코어 ECC 엔진(723)은 패리티 TSV 라인 그룹(734)을 통해 전송 패리티 비트들을 출력한다. 상기 출력되는 전송 데이터는 셀 코어 ECC 엔진(732)에 의해 에러 정정된 데이터일 수 있다.
비아 ECC 엔진(712)은 데이터 TSV 라인 그룹(732)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(734)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 비아 ECC 엔진(712)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 비아 ECC 엔진(712)은 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 26은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 26을 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 그래픽 프로세서(GPU, 920)를 포함할 수 있고, 그래픽 프로세서(920)는 메모리 컨트롤러(925)를 포함할 수 있다.
상기 적층형 메모리 장치(910) 및 그래픽 프로세서(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 그래픽 프로세서(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 패키지 기판(940)은 솔더 볼(950) 상에 실장될 수 있다. 메모리 컨트롤러(925) 도 1의 메모리 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 복수의 메모리 다이들은 각각 셀 코어 및 셀 코어 ECC 엔진을 포함할 수 있고, 버퍼 다이는 비아 ECC 엔진, 송신기 및 수신기를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 그래픽 프로세서(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 적층형 메모리 장치(910)들 각각과, 그래픽 프로세서(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 그래픽 프로세서(920) 사이에서 통신이 수행될 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등의 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 입력 데이터 신호의 제1 수의 이진 입력 비트들을 제1 비트 그룹 및 제2 비트 그룹으로 분할하고, 상기 제1 비트 그룹의 값에 따라 상기 제1 비트 그룹 및 상기 제2 비트 그룹을 다른 방식으로 가공하여 제1 중간 비트 그룹과 제2 중간 비트 그룹을 생성하고, 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 각각 인코딩하여 각각이 서로 다른 3 개의 전압 레벨들을 가지는 복수의 심볼들을 각각 포함하는 제1 심볼 그룹과 제2 심볼 그룹을 생성하는 인코더; 및
    상기 제1 심볼 그룹과 상기 제2 심볼 그룹을 연접하여 출력 데이터 신호를 생성하고, 상기 출력 데이터 신호를 채널을 통하여 전송하는 드라이버를 포함하는 송신기.
  2. 제1항에 있어서,
    상기 제1 비트 그룹은 상기 제1 수의 이진 입력 비트들 중 제2 수의 이진 입력 비트들을 포함하고,
    상기 제2 비트 그룹은 상기 제1 수의 이진 입력 비트들 중 상기 제2 수보다 큰 제3 수의 이진 입력 비트들을 포함하고,
    상기 제1 중간 비트 그룹은 상기 제2 수의 제1 중간 비트들을 포함하고,
    상기 제2 중간 비트 그룹은 상기 제3 수보다 1만큼 큰 제4 수의 제2중간 비트들을 포함하고,
    상기 제1 심볼 그룹은 상기 제1 수보다 작은 제5 수의 제1 심볼들을 포함하고,
    상기 제2 심볼 그룹은 상기 제4 수보다 작고 상기 제5 수보다 큰 제2 심볼들을 포함하는 것을 특징으로 하는 송신기.
  3. 제2항에 있어서, 상기 인코더는
    상기 제1 비트 그룹과 상기 제2 비트 그룹을 가공하여 상기 제1 중간 비트 그룹과 상기 제2 중간 비트 그룹을 생성하는 중간 데이터 생성기;
    상기 제1 중간 비트 그룹을 인코딩하여 상기 제1 심볼 그룹을 생성하는 제1 서브 인코더; 및
    상기 제2 중간 비트 그룹을 인코딩하여 상기 제2 심볼 그룹을 생성하는 제2 서브 인코더를 포함하는 것을 특징으로 하는 송신기.
  4. 제3항에 있어서, 상기 중간 데이터 생성기는
    상기 제1 비트 그룹을 수신하고, 상기 제1 비트 그룹의 값이 제1 문턱값 이상인지 여부를 나타내는 체크 값을 생성하는 체크 값 생성기;
    상기 제1 비트 그룹이 값이 상기 제1 문턱값 보다 작은 것에 응답하고, 상기 체크 값에 기초하여 상기 제1 비트 그룹과 상기 제2 비트 그룹을 각각 제1 방식으로 가공하여 제1 서브 중간 비트 그룹과 제2 서브 중간 비트 그룹을 생성하는 제1 데이터 가공기;
    상기 제1 비트 그룹이 값이 상기 제1 문턱값 이상인 것에 응답하고, 상기 체크 값에 기초하여 상기 제1 비트 그룹과 상기 제2 비트 그룹을 각각 상기 제1 방식과는 다른 제2 방식으로 가공하여 제3 서브 중간 비트 그룹과 제4 서브 중간 비트 그룹을 생성하는 제2 데이터 가공기;
    상기 체크 값에 기초하여 상기 제1 서브 중간 비트 그룹과 상기 제3 서브 중간 비트 그룹 중 하나를 상기 제1 중간 비트 그룹으로 출력하는 제1 멀티플렉서; 및
    상기 체크 값에 기초하여 상기 제2 서브 중간 비트 그룹과 상기 제4 서브 중간 비트 그룹 중 하나를 상기 제2 중간 비트 그룹으로 출력하는 제2 멀티플렉서를 포함하는 것을 특징으로 하는 송신기.
  5. 제4항에 있어서,
    상기 제2 데이터 가공기는 제3 서브 중간 비트 그룹의 값이 상기 제1 문턱값보다 작도록 상기 제1 비트 그룹을 가공하고, 상기 제4 서브 중간 비트 그룹의 값이 제2 문턱값보다 작도록 상기 제2 비트 그룹을 가공하는 것을 특징으로 하는 송신기.
  6. 제4항에 있어서, 상기 중간 데이터 생성기는
    상기 제1 비트 그룹이 값이 상기 제1 문턱값 보다 작은 것에 응답하여 상기 제1 비트 그룹과 상기 제2 비트 그룹을 상기 제1 데이터 가공기에 제공하고, 상기 제1 비트 그룹이 값이 상기 제1 문턱값 이상인 것에 응답하여 상기 제1 비트 그룹과 상기 제2 비트 그룹을 상기 제2 데이터 가공기에 제공하는 제1 디멀티플렉서; 및
    상기 제1 비트 그룹이 값이 상기 제1 문턱값 보다 작은 것에 응답하여 상기 체크 값을 상기 제1 데이터 가공기에 제공하고, 상기 제1 비트 그룹이 값이 상기 제1 문턱값 이상인 것에 응답하여 상기 체크 값을 상기 제2 데이터 가공기에 제공하는 제2 디멀티플렉서를 더 포함하는 것을 특징으로 하는 송신기.
  7. 제4항에 있어서,
    상기 제1 비트 그룹의 값이 상기 제1 문턱값 보다 작은 것에 응답하여,
    상기 제1 데이터 가공기는 상기 제1 비트 그룹을 상기 제1 중간 서브 비트 그룹으로 제공하고, 상기 체크 값과 상기 제2 비트 그룹을 상기 제2 중간 서브 비트 그룹으로 제공하는 것을 특징으로 하는 송신기.
  8. 제4항에 있어서,
    상기 제1 비트 그룹이 값이 상기 제1 문턱값 이상인 것에 응답하여,
    상기 제1 데이터 가공기는 상기 제1 비트 그룹의 제1 이진 입력 비트들의 가공된 일부와 상기 제2 비트 그룹의 제2 이진 입력 비트들의 일부를 상기 제3 서브 중간 비트 그룹으로 제공하고, 상기 체크 값, 특정 상수 값 및 상기 제2 비트 그룹의 상기 제2 이진 입력 비트들의 나머지 일부를 상기 제4 서브 중간 비트 그룹으로 제공하는 것을 특징으로 하는 송신기.
  9. 제3항에 있어서,
    상기 제1 서브 인코더는 5 비트의 제1 중간 비트들을 포함하는 상기 제1 중간 비트 그룹에 제1 인코딩을 수행하여 3 개의 제1 심볼들을 포함하는 상기 제1 심볼 그룹을 생성하고,
    상기 제2 서브 인코더는 7 비트의 제2 중간 비트들을 포함하는 상기 제2 중간 비트 그룹에 제2 인코딩을 수행하여 5 개의 제2 심볼들을 포함하는 상기 제2 심볼 그룹을 생성하는 것을 특징으로 하는 송신기.
  10. 제9항에 있어서,
    상기 제1 서브 인코더와 상기 제2 서브 인코더는 상기 제1 인코딩과 상기 제2 인코딩을 병렬적으로 수행하는 것을 특징으로 하는 송신기.
  11. 제9항에 있어서,
    상기 제1 서브 인코더는 상기 제1 중간 비트들과 상기 제1 심볼들 사이의 맵핑 관계를 나타내는 제1 룩-업 테이블을 이용하여 상기 제1 인코딩을 수행하고,
    상기 제2 서브 인코더는 상기 제2 중간 비트들과 상기 제2 심볼들 사이의 맵핑 관계를 나타내는 제2 룩-업 테이블을 이용하여 상기 제2 인코딩을 수행하는 것을 특징으로 하는 송신기.
  12. 각각이 서로 다른 3 개의 전압 레벨들을 가지는 복수의 심볼들을 구비하는 입력 데이터 신호의 제1 심볼 그룹과 제2 심볼 그룹을 각각 디코딩하여 제1 중간 비트 그룹 및 제2 중간 비트 그룹을 생성하고, 상기 제2 중간 비트 그룹의 특정 비트의 값에 따라 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 서로 다른 방식으로 가공하여 제1 비트 그룹 및 제2 비트 그룹을 생성하는 디코더; 및
    상기 제1 비트 그룹 및 상기 제2 비트 그룹을 버퍼링하여 제1 수의 이진 출력 비트들을 포함하는 출력 데이터 신호를 생성하는 버퍼를 포함하는 수신기.
  13. 제12항에 있어서,
    상기 제1 비트 그룹은 상기 제1 수의 이진 출력 비트들 중 제2 수의 이진 출력 비트들을 포함하고,
    상기 제2 비트 그룹은 상기 제1 수의 이진 출력 비트들 중 상기 제2 수보다 큰 제3 수의 이진 출력 비트들을 포함하고,
    상기 제1 중간 비트 그룹은 상기 제2 수의 제1 중간 비트들을 포함하고,
    상기 제2 중간 비트 그룹은 상기 제3 수보다 1만큼 큰 제4 수의 제2중간 비트들을 포함하고,
    상기 제1 심볼 그룹은 상기 제1 수보다 작은 제5 수의 제1 심볼들을 포함하고,
    상기 제2 심볼 그룹은 상기 제4 수보다 작고 상기 제5 수보다 큰 제2 심볼들을 포함하는 것을 특징으로 하는 수신기.
  14. 제13항에 있어서, 상기 디코더는
    상기 제1 심볼 그룹을 디코딩하여 상기 제1 중간 비트 그룹을 생성하는 제1 서브 디코더;
    상기 제2 심볼 그룹을 디코딩하여 상기 제2 중간 비트 그룹을 생성하는 제2 서브 디코더; 및
    상기 제1 중간 비트 그룹과 상기 제2 중간 비트 그룹을 가공하여 상기 제1 비트 그룹 및 상기 제2 비트 그룹을 복원하는 데이터 복원 회로를 포함하는 것을 특징으로 하는 수신기.
  15. 제14항에, 상기 데이터 복원 회로는
    상기 제2 중간 비트 그룹에서 상기 특정 비트를 추출하여 체크 값으로 출력하는 체크 값 추출기;
    상기 체크 값이 제1 로직 레벨인 것에 응답하여 상기 제1 중간 비트 그룹과 상기 제2 중간 비트 그룹을 제1 방식으로 가공하여 제1 서브 비트 그룹과 상기 제2 서브 비트 그룹을 생성하는 제1 데이터 복원 로직;
    상기 체크 값이 상기 제1 로직 레벨과는 다른 제2 로직 레벨인 것에 응답하여 상기 제1 중간 비트 그룹과 상기 제2 중간 비트 그룹을 상기 제1 방식과는 다른 제2 방식으로 가공하여 제3 서브 비트 그룹과 제4 서브 비트 그룹을 생성하는 제2 데이터 복원 로직;
    상기 체크 값에 기초하여 상기 제1 서브 비트 그룹과 상기 제2 서브 비트 그룹 중 하는 상기 제1 비트 그룹으로 출력하는 제1 멀티플렉서; 및
    상기 체크 값에 기초하여 상기 제2 서브 비트 그룹과 상기 제4 서브 비트 그룹 중 하는 상기 제2 비트 그룹으로 출력하는 제2 멀티플렉서를 포함하는 것을 특징으로 하는 수신기.
  16. 제15항에 있어서, 상기 데이터 복원 회로는
    상기 체크 값이 상기 제1 로직 레벨인 것에 응답하여 상기 제1 중간 비트 그룹과 상기 제2 중간 비트 그룹을 상기 제1 데이터 복원 로직에 제공하고, 상기 상기 체크 값이 상기 제2 로직 레벨인 것에 응답하여 상기 제1 중간 비트 그룹과 상기 제2 중간 비트 그룹을 상기 제2 데이터 복원 로직에 제공하는 디멀티플렉서를 더 포함하는 것을 특징으로 하는 수신기.
  17. 제15항에 있어서,
    상기 체크 값이 상기 제1 로직 레벨인 것에 응답하여.
    상기 제1 데이터 복원 로직은 상기 제1 중간 비트 그룹을 상기 제1 서브 비트 그룹으로 제공하고, 상기 제2 데이터 복원 로직은 상기 제2 중간 비트 그룹에서 상기 특정 비트를 제외시켜 상기 제2 서브 비트 그룹으로 제공하는 것을 특징으로 하는 수신기.
  18. 제15항에 있어서,
    상기 체크 값이 상기 제2 로직 레벨인 것에 응답하여.
    상기 제1 데이터 복원 로직은 상기 특정 비트를 특정 상수값으로 채우고, 상기 제1 중간 비트 그룹의 제1 중간 비트들의 일부를 가공하여 상기 제3 서브 비트 그룹으로 제공하고, 상기 제2 데이터 복원 로직은 상기 제1 중간 비트 그룹의 상기 제1 중간 비트들의 나머지 일부와 상기 제2 중간 비트 그룹의 제2 중간 비트들의 일부를 상기 상기 제4 서브 비트 그룹으로 제공하는 것을 특징으로 하는 수신기.
  19. 반도체 메모리 장치에 저장하고자 하는 기입 데이터를 출력하는 송신기;
    상기 기입 데이터를 전송하는 채널; 및
    상기 기입 데이터를 수신하는 수신기를 포함하고,
    상기 송신기는
    입력 데이터 신호의 제1 수의 이진 입력 비트들을 제1 비트 그룹 및 제2 비트 그룹으로 분할하고, 상기 제1 비트 그룹의 값에 따라 상기 제1 비트 그룹 및 제2 비트 그룹을 다른 방식으로 가공하여 제1 중간 비트 그룹과 제2 중간 비트 그룹을 생성하고, 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 각각 인코딩하여 각각이 서로 다른 3 개의 전압 레벨을 가지는 복수의 심볼들을 각각 포함하는 제1 심볼 그룹과 제2 심볼 그룹을 생성하는 인코더; 및
    상기 제1 심볼 그룹과 상기 제2 심볼 그룹을 연접하여 출력 데이터 신호를 생성하고, 상기 출력 데이터 신호를 상기 채널을 통하여 전송하는 드라이버를 포함하고,
    상기 수신기는
    상기 제1 심볼 그룹과 상기 제2 심볼 그룹을 포함하는 상기 출력 데이터 신호를 수신하고, 상기 제1 심볼 그룹과 상기 제2 심볼 그룹을 각각 디코딩하여 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 생성하고, 상기 제2 중간 비트 그룹의 특정 비트의 값에 따라 상기 제1 중간 비트 그룹 및 상기 제2 중간 비트 그룹을 서로 다른 방식으로 가공하여 상기 제1 비트 그룹 및 상기 제2 비트 그룹을 생성하는 디코더; 및
    상기 제1 비트 그룹 및 상기 제2 비트 그룹을 버퍼링하여 상기 제1 수의 이진 비트들을 포함하는 데이터 신호를 생성하는 버퍼를 포함하는 시스템.
  20. 제19항에 있어서,
    상기 입력 데이터 신호, 상기 출력 데이터 신호 및 상기 데이터 신호는 상기 기입 데이터에 대응하고,
    상기 송신기는 상기 기입 데이터를 생성하는 GPU(graphic processing unit)에 포함되고,
    상기 반도체 메모리 장치는 GDDR7(graphic double data rate 7) SDRAM(synchronous dynamic random access memory) 장치를 포함하는 것을 특징으로 하는 시스템.
KR1020220079545A 2022-04-25 2022-06-29 3-레벨 펄스 진폭 변조 시그널링을 위한 송신기, 수신기 및 이를 포함하는 시스템 KR20230151417A (ko)

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