KR20230148111A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20230148111A
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고이찌 고니시
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

턴오프 시에, 캐리어를 이미터측에 효율적으로 배출할 수 있는 반도체 장치와 그 제조 방법을 제공한다.
서로 거리를 두고 배치된 트렌치 게이트 전극 TGE와 트렌치 이미터 전극 TEE 사이에 위치하는 반도체 기판 SUB의 영역에, 소스 확산층 SDR과 베이스 확산층 BDR이 형성되어 있다. 트렌치 이미터 전극 TEE, 베이스 확산층 BDR 및 절연막 EIF에는, 제1 주면으로부터 제2 주면을 향하여 후퇴한 리세스부 RCS가 형성되어 있다. 공통 콘택트 부재 CCN은, 그 리세스부 RCS에 접촉하는 양태로, 제1 주면으로부터 제2 주면을 향하여 돌출되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들어, 전자 주입 촉진형의 트렌치 절연 게이트형 바이폴라 트랜지스터를 구비한 반도체 장치에 적합하게 이용할 수 있는 것이다.
파워계의 반도체 장치에는, 스위칭 소자로서, 트렌치 절연 게이트형 바이폴라 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)를 구비한 반도체 장치가 있다. 또한, 이 반도체 장치에는, 온전압을 낮게 하기 위해, IE(Injection Enhancement) 효과(전자 주입 촉진 효과)를 높인 반도체 장치가 있다.
이러한 종류의 반도체 장치에서는, 콜렉터측으로부터 주입되는 홀이, 이미터(전극)측으로 빠지는 것을 억제하는 영역이 형성되어 있다. 이에 의해, 반도체 기판에 있어서의 드리프트층에 축적되는 홀의 농도가 높아지고, 이미터측으로부터 전자의 주입이 촉진되어, 전자의 농도도 높아진다. 캐리어(전자와 홀)의 농도가 높아짐으로써, 전도도 변조가 일어나, 온전압을 낮게 할 수 있다. 이러한 종류의 반도체 장치에서는, 용도에 따라서 다양한 트렌치 게이트 전극 등의 배치 패턴이 제안되어 있다(특허문헌 1 및 특허문헌 2).
일본 특허 공개 제2019-29434호 공보 일본 특허 공개 제2013-140885호 공보
반도체 장치에서는, 온 상태로부터 오프 상태로 전환할 때, 턴오프 손실을 저감하기 위해, 턴오프할 때까지의 시간을 짧게 하는 것이 요구되고 있다. 즉, 드리프트층에 축적된 캐리어(홀)을 이미터(전극)에 효율적으로 배출하는 것이 요구되고 있다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부의 도면으로부터 밝혀질 것이다.
일 실시 형태에 관한 반도체 장치는, 이미터 전극, 콜렉터 전극 및 게이트 전극을 갖는 트렌치 절연 게이트형 바이폴라 트랜지스터를 구비한 반도체 장치이며, 제1 도전형의 반도체 기판과 복수의 트렌치 전극과 복수의 불순물 영역과 층간 절연막과 복수의 콘택트 부재를 갖는다. 제1 도전형의 반도체 기판은, 대향하는 제1 주면 및 제2 주면을 갖고, 제1 주면 상에 게이트 전극 및 이미터 전극이 형성됨과 함께, 제2 주면에 콜렉터 전극이 형성되어 있다. 복수의 트렌치 전극은, 반도체 기판의 제1 주면으로부터 제2 주면을 향하여 각각 형성되고, 이미터 전극에 전기적으로 접속되는 제1 트렌치 이미터 전극 및 게이트 전극에 전기적으로 접속되는 제1 트렌치 게이트 전극을 포함한다. 복수의 불순물 영역은, 반도체 기판에 있어서의 제1 영역에 형성된, 제1 불순물 농도를 갖는 제2 도전형의 제1 불순물 영역을 포함한다. 층간 절연막은, 반도체 기판의 제1 주면을 덮도록 형성되어 있다. 복수의 콘택트 부재는, 층간 절연막을 관통하도록 형성되고, 이미터 전극에 전기적으로 접속된 제1 콘택트 부재를 포함한다. 제1 트렌치 이미터 전극은, 이미터 트렌치 내에 트렌치 절연막을 개재시켜서 형성되어 있다. 반도체 기판에 있어서의 제1 영역이 트렌치 절연막에 접촉하는 양태로, 제1 영역과 제1 트렌치 이미터 전극 사이에 트렌치 절연막이 개재된다. 제1 불순물 영역은, 반도체 기판의 제1 영역에 있어서, 제1 주면으로부터의 깊이가 제1 깊이보다도 얕은 위치로 형성되어 있다. 제1 트렌치 이미터 전극, 트렌치 절연막 및 제1 불순물 영역에는, 제1 트렌치 이미터 전극과 제1 불순물 영역 사이에 걸치는 양태로, 제1 주면으로부터 제2 주면을 향하여 후퇴한 리세스부가 형성되어 있다. 리세스부는, 제1 리세스부와 제2 리세스부와 제3 리세스부를 구비하고 있다. 제1 리세스부는, 제1 불순물 영역에 형성되고, 제1 주면으로부터, 제1 깊이보다도 얕은 제2 깊이에 위치한다. 제2 리세스부는, 제1 트렌치 이미터 전극에 형성되고, 제1 주면으로부터, 제2 깊이보다도 깊고, 제1 깊이보다도 얕은 제3 깊이에 위치한다. 제3 리세스부는, 트렌치 절연막에 형성되고, 제1 주면으로부터, 제3 깊이보다도 깊고, 제1 깊이보다도 얕은 제4 깊이에 위치한다. 제1 콘택트 부재는, 리세스부에 접촉하는 양태로, 제1 주면으로부터 제2 주면을 향하여 돌출되어 있다.
다른 실시 형태에 관한 반도체 장치의 제조 방법은, 이미터 전극, 콜렉터 전극 및 게이트 전극을 갖는 트렌치 절연 게이트형 바이폴라 트랜지스터를 구비한 반도체 장치의 제조 방법이며, 서로 대향하는 제1 주면 및 제2 주면을 갖는 제1 도전형의 반도체 기판을 준비하는 공정과, 복수의 트렌치를 형성하는 공정과, 복수의 상기 트렌치 내의 각각에 트렌치 전극을 형성하는 공정과, 복수의 불순물 영역을 형성하는 공정과, 반도체 기판의 제1 주면을 덮도록 층간 절연막을 형성하는 공정과, 복수의 콘택트 개구부를 형성하는 공정과, 복수의 콘택트 개구부의 각각에 콘택트 부재를 형성하는 공정과, 복수의 도전층을 형성하는 공정을 갖는다. 복수의 트렌치를 형성하는 공정은, 반도체 기판에 있어서의 제1 주면으로부터 제2 주면을 향하고, 제1 이미터 트렌치 및 제1 게이트 트렌치를 각각 형성하는 공정을 포함한다. 복수의 불순물 영역을 형성하는 공정은, 트렌치 절연막에 대하여 제1 트렌치 이미터 전극이 위치하는 측과는 반대측의, 트렌치 절연막에 접하고 있는 반도체 기판의 제1 영역에, 제2 도전형의 제1 불순물 영역을 형성하는 공정을 포함한다. 복수의 콘택트 개구부를 형성하는 공정은, 제1 트렌치 이미터 전극, 트렌치 절연막 및 제1 불순물 영역에 걸치는 양태로, 층간 절연막을 관통하는 제1 콘택트 개구부를 형성하는 공정을 포함한다. 복수의 콘택트 개구부의 각각에 콘택트 부재를 형성하는 공정은, 제1 콘택트 개구부에 제1 콘택트 부재를 형성하는 공정을 포함한다. 복수의 도전층을 형성하는 공정은, 층간 절연막 상에, 제1 콘택트 부재에 전기적으로 접속되는 제1 도전층을 형성하는 공정을 포함한다. 제1 콘택트 개구부를 형성하는 공정에서는, 제1 트렌치 이미터 전극, 트렌치 절연막 및 제1 불순물 영역에, 제1 주면으로부터 상기 제2 주면을 향하여 후퇴한 리세스부가 형성된다. 제1 콘택트 부재를 형성하는 공정에서는, 제1 콘택트 부재는, 리세스부가 형성된, 제1 트렌치 이미터 전극 및 제1 불순물 영역에 접촉하는 양태로, 제1 주면으로부터 제2 주면을 향하여 돌출되도록 형성된다. 제1 도전층을 형성하는 공정에서는, 제1 도전층은, 이미터 전극으로서 형성된다.
일 실시 형태에 관한 반도체 장치에 의하면, 축적된 캐리어를 이미터 전극에 효율적으로 배출할 수 있다.
다른 실시 형태에 관한 반도체 장치의 제조 방법에 의하면, 축적된 캐리어를 이미터 전극에 효율적으로 배출할 수 있는 반도체 장치를 제조할 수 있다.
도 1은 각 실시 형태에 관한 반도체 장치의 일례를 나타내는 평면도이다.
도 2는 실시 형태 1에 관한 반도체 장치의 평면 구조의 일례를 나타내는 부분 평면도이다.
도 3은 동 실시 형태에 있어서, 도 2에 도시되는 단면선 IIIa-IIIa, 단면선 IIIb-IIIb 및 단면선 IIIc-IIIc의 각각에 있어서의 단면 구조를 합쳐서 나타내는 단면도이다.
도 4는 동 실시 형태에 있어서, 리세스부 및 공통 콘택트 부재의 구조를 도시하는 부분 확대 단면도이다.
도 5는 동 실시 형태에 있어서, 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 6은 동 실시 형태에 있어서, 도 5에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 7은 동 실시 형태에 있어서, 도 6에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 8은 동 실시 형태에 있어서, 도 7에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 9는 동 실시 형태에 있어서, 도 8에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 10은 동 실시 형태에 있어서, 도 9에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 11은 동 실시 형태에 있어서, 도 10에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 12는 동 실시 형태에 있어서, 도 11에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 13은 동 실시 형태에 있어서, 도 12에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 14는 동 실시 형태에 있어서, 도 13에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 15는 동 실시 형태에 있어서, 도 14에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 16은 동 실시 형태에 있어서, 도 15에 도시하는 공정에서의 부분 확대 단면도이다.
도 17은 동 실시 형태에 있어서, 도 15 및 도 16에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 18은 동 실시 형태에 있어서, 도 17에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 19는 동 실시 형태에 있어서, 베이스 확산층의 깊이와 절연막의 위치의 관계에 대한 온전압의 의존성을 정성적으로 나타내는 그래프이다.
도 20은 실시 형태 2에 관한 반도체 장치의 평면 구조의 일례를 나타내는 부분 평면도이다.
도 21은 동 실시 형태에 있어서, 도 20에 도시되는 단면선 XXIa-XXIa, 단면선 XXIb-XXIb 및 단면선 XXIc-XXIc의 각각에 있어서의 단면 구조를 합쳐서 나타내는 단면도이다.
도 22는 동 실시 형태에 있어서, 리세스부 및 공통 콘택트 부재의 구조를 도시하는 부분 확대 단면도이다.
도 23은 동 실시 형태에 있어서, 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 24는 동 실시 형태에 있어서, 도 23에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 25는 동 실시 형태에 있어서, 도 24에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 26은 동 실시 형태에 있어서, 도 25에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 27은 동 실시 형태에 있어서, 도 26에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 28은 동 실시 형태에 있어서, 도 27에 도시하는 공정에서의 부분 확대 단면도이다.
도 29는 동 실시 형태에 있어서, 도 27 및 도 28에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 30은 동 실시 형태에 있어서, 도 29에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 31은 실시 형태 3에 관한 반도체 장치의 단면 구조의 일례를 나타내는 단면도이다.
IE형의 트렌치 절연 게이트형 바이폴라 트랜지스터를 구비한 반도체 장치에서는, 용도에 따라서 다양한 트렌치 게이트 전극 등의 배치 패턴이 있는 것을 설명하였다. 예를 들어, 온전압의 저감을 중시한 반도체 장치에서는, GE형의 반도체 장치가 있다. GE형이란, 게이트 전극에 전기적으로 접속되는 트렌치 게이트 전극과, 이미터 전극에 전기적으로 접속되는 트렌치 이미터 전극이, 간격을 두고 배치되어 있는 구조이다.
또한, 동작의 안정성 및 밸런스성을 중시한 반도체 장치에서는, GGEE형의 반도체 장치가 있다. GGEE형이란, 하나의 트렌치 이미터 전극과 다른 트렌치 이미터 전극이, 간격을 두고 배치되고, 하나의 트렌치 게이트 전극과 다른 트렌치 게이트 전극이, 간격을 두고 배치된 구조이다. 하나의 트렌치 이미터 전극 및 다른 트렌치 이미터 전극과, 하나의 트렌치 게이트 전극 및 다른 트렌치 게이트 전극은, 소정의 간격을 두고 배치되어 있다.
또한, 고속 성능을 중시한 반도체 장치에서는, EGE형의 반도체 장치가 있다. EGE형이란, 하나의 트렌치 이미터 전극과 트렌치 게이트 전극과 다른 트렌치 이미터 전극이, 각각 간격을 두고 배치된 구조이다. 이하, 구체적으로 설명한다.
처음에, IE형의 트렌치 절연 게이트형 바이폴라 트랜지스터를 구비한 반도체 장치의 전체 구조의 일례에 대해서 설명한다. 도 1에 도시한 바와 같이, 반도체 장치 SED(반도체 기판 SUB)에서는, 셀 영역 CER과 게이트 배선 인출 영역 MGR이 규정되어 있다.
셀 영역 CER에는, IE형의 트렌치 절연 게이트형 바이폴라 트랜지스터가 형성되어 있다. 셀 영역 CER에는, 셀 영역 CER을 덮도록, 이미터 전극 MEE가 형성되어 있다. 이미터 전극 MEE는, 이미터 전극 MEE(반도체 기판 SUB)를 덮는 절연막(도시하지 않음)에 형성된 개구부 HK1의 바닥에 노출되어 있다.
게이트 배선 인출 영역 MGR은, 셀 영역 CER을 둘러싸도록 배치되어 있다. 게이트 배선 인출 영역 MGR에는, 게이트 인출 배선 MGI와 게이트 전극 MGE가 형성되어 있다. 게이트 인출 배선 MGI는, 게이트 전극 MGE에 전기적으로 접속되어 있다. 게이트 전극 MGE는, 게이트 전극 MGE(반도체 기판 SUB)를 덮는 절연막(도시하지 않음)에 형성된 개구부 HK2의 바닥에 노출되어 있다.
또한, 반도체 장치 SED(반도체 기판 SUB)에는, 예를 들어, 보호 다이오드 또는 온도 검지 다이오드 등의 주변 소자가 형성된 주변 소자 영역 PDR이 규정되어 있다.
실시 형태 1
여기서는, GE형의 반도체 장치 SED의 일례에 대해서 설명한다. 먼저, 셀 영역 CER에 대해서 설명한다. 도 2 및 도 3에 도시한 바와 같이, 셀 영역 CER에서는, 트렌치 게이트 전극 TGE(제1 트렌치 게이트 전극)와 트렌치 이미터 전극 TEE(제1 트렌치 이미터 전극)가, 일방향으로 간격을 두고 배치되어 있다. 트렌치 게이트 전극 TGE와 트렌치 이미터 전극 TEE는, 일방향과 교차하는 다른 방향으로 각각 연장된다.
트렌치 게이트 전극 TGE는, 트렌치 TRC(제1 게이트 트렌치) 내에 절연막 GIF를 개재시켜서 형성되어 있다. 트렌치 이미터 전극 TEE는, 트렌치 TRC(제1 이미터 트렌치) 내에 절연막 EIF(트렌치 절연막)를 개재시켜서 형성되어 있다. 트렌치 TRC는, N형 영역 NSR(드리프트층)을 갖는 반도체 기판 SUB의 제1 주면으로부터 제2 주면을 향하여 형성되어 있다.
트렌치 게이트 전극 TGE와 트렌치 이미터 전극 TEE 사이에 위치하는 반도체 기판 SUB의 영역(제1 영역)에는, 제1 주면으로부터 소정의 깊이에 걸치고, N+형의 소스 확산층 SDR(제2 불순물 영역)이 형성되어 있다. 그 소스 확산층 SDR의 바닥으로부터 또한 소정의 깊이에 걸치고, P형의 베이스 확산층 BDR(제1 불순물 영역)이 형성되어 있다. 베이스 확산층 BDR에는, P형의 불순물 농도가 보다 높은 P+층 PPR(고농도 불순물 영역)이 형성되어 있다. 베이스 확산층 BDR의 바닥(제1 깊이)으로부터 또한 소정의 깊이에 걸치고, N형의 홀 배리어층 HBR이 형성되어 있다. 홀 배리어층 HBR은, 트렌치 게이트 전극 TGE 및 트렌치 이미터 전극 TEE의 저부(하단부)에 도달하는 정도로 형성되어 있다. 홀 배리어층 HBR이 형성되어 있는 영역은, 액티브 영역이라고 칭해지고 있다.
트렌치 게이트 전극 TGE에 대하여, 트렌치 이미터 전극 TEE가 위치하는 측과는 반대측에 위치하는 반도체 기판 SUB의 영역에는, 제1 주면으로부터 트렌치 게이트 전극 TGE의 저부(하단부)보다도 깊은 위치에 걸치고, P형의 플로팅 확산층 FPR이 형성되어 있다. 또한, 트렌치 이미터 전극 TEE에 대하여, 트렌치 게이트 전극 TGE가 위치하는 측과는 반대측에 위치하는 반도체 기판 SUB의 영역에는, 제1 주면으로부터 트렌치 이미터 전극 TEE의 저부(하단부)보다도 깊은 위치에 걸치고, P형의 플로팅 확산층 FPR이 형성되어 있다. 플로팅 확산층 FPR은, 인액티브 영역이라고 칭해지고 있다.
트렌치 게이트 전극 TGE, 트렌치 이미터 전극 TEE 및 소스 확산층 SDR 등을 덮도록, 층간 절연막 CIL이 형성되어 있다. 층간 절연막 CIL을 관통하여, 트렌치 이미터 전극 TEE, 베이스 확산층 BDR(P+층 PPR) 및 소스 확산층 SDR 등에 접촉하도록, 공통 콘택트 부재 CCN이 형성되어 있다. 공통 콘택트 부재 CCN은, 배리어 금속막 BME와 텅스텐 플러그 WPG를 포함한다.
트렌치 이미터 전극 TEE, 베이스 확산층 BDR 및 절연막 EIF에는, 제1 주면으로부터 제2 주면을 향하여 후퇴한 리세스부 RCS가 형성되어 있다. 공통 콘택트 부재 CCN은, 그 리세스부 RCS에 접촉하는 양태로, 제1 주면으로부터 제2 주면을 향하여 돌출되어 있다. 트렌치 이미터 전극 TEE와 트렌치 게이트 전극 TGE의 간격 L1은, 공통 콘택트 부재 CCN이, 트렌치 게이트 전극 TGE에 접촉하지 않는 간격으로 설정되어 있다. 이 구조에 대해서는, 후술한다.
층간 절연막 CIL의 표면(상면)에 접촉하도록, 이미터 전극 MEE(제1 도전층)가 형성되어 있다. 공통 콘택트 부재 CCN은 이미터 전극 MEE에 전기적으로 접속되어 있다. 이미터 전극 MEE는, 예를 들어, 알루미늄막 등으로 형성되어 있다.
한편, 반도체 기판 SUB의 제2 주면측에는, P형의 콜렉터 확산층 CDR과 N형의 버퍼층 NBR이 형성되어 있다. 플로팅 확산층 FPR과 버퍼층 NBR 사이에, 드리프트층으로서의 N형 영역 NSR이 위치한다. 콜렉터 확산층 CDR(반도체 기판 SUB의 제2 주면)에 접촉하도록, 콜렉터 전극 BEL(이면 전극)이 형성되어 있다.
다음으로, 게이트 배선 인출 영역 MGR에 대해서 설명한다. 게이트 배선 인출 영역 MGR에서는, 트렌치 게이트 인출 전극 TGI(제3 트렌치 게이트 전극)가 형성되어 있다. 트렌치 게이트 인출 전극 TGI는, 트렌치 TRCW 내에 절연막 GIF를 개재시켜서 형성되어 있다. 도 2 및 도 3에 도시한 바와 같이, 트렌치 게이트 인출 전극 TGI는, 트렌치 게이트 전극 TGE와 전기적으로 접속되어 있다. 트렌치 게이트 인출 전극 TGI(트렌치 TRCW(제3 게이트 트렌치))는, 트렌치 게이트 전극 TGE(트렌치 TRC)의 폭과 동일한 제1 폭 W1로 설정되어 있는 제1부 TGN과, 그 폭보다도 넓은 제2 폭 W2로 설정되어 있는 제2부 TGW를 갖는다.
층간 절연막 CIL을 관통하여, 트렌치 게이트 인출 전극 TGI에 있어서의 제2부 TGW에 접촉하도록, 게이트 인출 콘택트 부재 GCN이 형성되어 있다. 게이트 인출 콘택트 부재 GCN은, 배리어 금속막 BME와 텅스텐 플러그 WPG를 포함한다. 층간 절연막 CIL의 표면(상면)에 접촉하도록, 게이트 인출 배선 MGI(제2 도전층)가 형성되어 있다. 게이트 인출 콘택트 부재 GCN은, 게이트 인출 배선 MGI에 전기적으로 접속되어 있다. 게이트 인출 배선 MGI는, 예를 들어, 알루미늄막 등으로 형성되어 있다.
다음으로, 주변 소자 영역 PDR에 대해서 설명한다. 주변 소자 영역 PDR에서는, 반도체 기판 SUB의 제1 주면에, 절연막 IF 및 실리콘 산화막 HDL을 개재시켜서 배선 PIC가 형성되어 있다. 배선 PIC는, 예를 들어, 보호 다이오드 또는 온도 검지 다이오드 등의 주변 소자(도시하지 않음)에 전기적으로 접속되어 있다. 층간 절연막 CIL을 관통하여, 배선 PIC에 접촉하도록, 콘택트 부재 DCN이 형성되어 있다. 층간 절연막 CIL의 표면에는, 콘택트 부재 DCN을 통해, 배선 PIC와 전기적으로 접속되는 도전층 MPL(제3 도전층)이 형성되어 있다.
다음으로, 공통 콘택트 부재 CCN의 구조에 대해서, 보다 상세하게 설명한다. 도 4에 도시한 바와 같이, 트렌치 이미터 전극 TEE, 베이스 확산층 BDR(소스 확산층 SDR), 및, 트렌치 이미터 전극 TEE와 베이스 확산층 BDR(소스 확산층 SDR) 사이에 위치하는 절연막 EIF에는, 제1 주면으로부터 제2 주면을 향하여 후퇴한 리세스부 RCS가 형성되어 있다.
리세스부 RCS는, 트렌치 이미터 전극 TEE와 베이스 확산층 BDR(소스 확산층 SDR) 사이에 걸치도록 형성되어 있다. 리세스부 RCS는, 베이스 확산층 BDR(소스 확산층 SDR)에 형성된 제1 리세스부 RCS1과, 트렌치 이미터 전극 TEE에 형성된 제2 리세스부 RCS2와, 절연막 EIF에 형성된 제3 리세스부 RCS3을 갖고 있다.
제1 리세스부 RCS1은, 제1 주면으로부터 깊이 D1(제2 깊이)에 위치한다. 제2 리세스부 RCS2는, 제1 주면으로부터 깊이 D1보다도 깊은 깊이 D2(제3 깊이)에 위치한다. 제3 리세스부 RCS3은, 제1 주면으로부터 깊이 D2보다도 깊고, 깊이 D4(제1 깊이)보다도 얕은 깊이 D3(제4 깊이)에 위치한다. 공통 콘택트 부재 CCN은, 제1 리세스부 RCS1, 제2 리세스부 RCS2 및 제3 리세스부 RCS3에 접촉하는 양태로, 제1 주면으로부터 제2 주면을 향하여 돌출된 돌출 구조를 갖는다.
절연막 EIF에 형성된 제3 리세스부 RCS3의 깊이 D3이, 트렌치 이미터 전극 TEE에 형성된 제2 리세스부 RCS2의 깊이 D2보다도 깊음으로써, 공통 콘택트 부재 CCN과 베이스 확산층 BDR(P+층 PPR)의 접촉 면적이 확대되어, 캐리어(홀)를 효율적으로 배제시킬 수 있다. GE형의 반도체 장치 SED는, 상기와 같이 구성된다.
다음으로, 상술한 반도체 장치 SED의 제조 방법의 일례에 대해서 설명한다. 도 5에 도시한 바와 같이, 반도체 기판 SUB의 제1 주면을 덮도록, 실리콘 산화막 SOF1이 형성된다. 다음에, 실리콘 산화막 SOF1이 형성된 상태에서, P형의 불순물을 주입함으로써, 플로팅 확산층이 되는 P형 영역 PR이 형성된다. 또한, N형의 불순물을 주입함으로써, 홀 배리어층이 되는 N형 영역 NR이 형성된다.
다음에, 트렌치를 형성하기 위한, 하드 마스크(도시하지 않음)가 형성된다. 다음에, 그 하드 마스크를 에칭 마스크로 하여, 반도체 기판 SUB에 에칭 처리를 실시함으로써, 트렌치 TRC(제1 이미터 트렌치, 제1 게이트 트렌치) 및 트렌치 TRCW(제3 게이트 트렌치)가 형성된다(도 6 참조). 그 후, 하드 마스크가 제거된다. 이에 의해, 도 6에 도시한 바와 같이, 트렌치 TRC 및 트렌치 TRCW가 형성된 반도체 기판 SUB의 제1 주면이 노출된다. 트렌치 TRCW는, 트렌치 TRC의 폭보다도 넓은 폭을 갖도록 형성되어 있다.
다음에, 소정의 열처리를 실시함으로써, P형 영역 PR의 P형의 불순물이 확산됨으로써, 플로팅 확산층 FPR이 형성된다. 또한, N형 영역 NR의 N형의 불순물이 확산됨으로써, 홀 배리어층 HBR이 형성된다(도 7 참조). 다음에, 도 7에 도시한 바와 같이, 열산화 처리를 실시함으로써, 트렌치 TRC 및 트렌치 TRCW의 각각의 내벽면을 포함하는 반도체 기판 SUB의 제1 주면에, 절연막 IF가 형성된다.
다음에, 트렌치 TRC 내 및 트렌치 TRCW 내의 각각에 충전하는 양태로, 반도체 기판 SUB를 덮도록 폴리실리콘막 PSF가 형성된다. 이때, 상대적으로 폭이 굵은 트렌치 TRCW를 덮는 폴리실리콘막 PSF의 위치는, 상대적으로 폭이 가는 트렌치 TRC를 덮는 폴리실리콘막 PSF의 위치보다도 낮아진다.
다음에, 폴리실리콘막 PSF의 전체면에 에칭 처리를 실시함으로써, 반도체 기판 SUB의 제1 주면 상에 위치하는 폴리실리콘막 PSF의 부분이 제거된다. 또한, 폴리실리콘막 PSF에 오버 에칭 처리가 실시된다. 이에 의해, 도 8에 도시한 바와 같이, 트렌치 TRC 내 및 트렌치 TRCW 내의 각각에 남겨지는 폴리실리콘막 PSF의 상면이, 반도체 기판 SUB의 제1 주면보다도 낮은 위치가 된다.
이때, 폴리실리콘막 PSF가 형성된 상태에서, 트렌치 TRCW를 덮는 폴리실리콘막 PSF의 위치가, 트렌치 TRC를 덮는 폴리실리콘막 PSF의 위치보다도 낮다. 이 때문에, 전체면 에칭 처리가 실시된 후에는, 트렌치 TRCW 내에 남겨지는 폴리실리콘막 PSF의 상면의 위치는, 트렌치 TRC 내에 남겨지는 폴리실리콘막 PSF의 상면의 위치보다도 낮아진다. 여기서, 이 높이(두께)의 차에 상당하는 두께를 두께 TK로 한다.
다음에, 도 9에 도시한 바와 같이, 절연막 IF를 덮도록, 실리콘 산화막 HDL이 형성된다. 다음에, 실리콘 산화막 HDL을 덮도록, 폴리실리콘막 PSF2가 형성된다. 다음에, 사진 제판 처리를 실시함으로써, 배선을 패터닝하기 위한 포토레지스트 패턴 PHR1이 형성된다.
다음에, 도 10에 도시한 바와 같이, 포토레지스트 패턴 PHR1을 에칭 마스크로 하여, 폴리실리콘막 PSF2에 에칭 처리를 실시함으로써, 배선 PIC가 형성된다. 다음에, 포토레지스트 패턴 PHR1을 에칭 마스크로 하여, 실리콘 산화막 HDL에 에칭 처리를 실시하고, 또한, 절연막 IF에 에칭 처리를 실시함으로써, 반도체 기판 SUB의 제1 주면 상에 위치하는 실리콘 산화막 HDL의 부분과 절연막 IF의 부분이 제거된다.
이에 의해, 트렌치 TRC 내에 절연막 EIF(절연막 IF)를 개재시켜서 트렌치 이미터 전극 TEE가 형성된다. 또한, 트렌치 TRC 내에 절연막 GIF(절연막 IF)를 개재시켜서 트렌치 게이트 전극 TGE가 형성된다. 또한, 트렌치 TRCW 내에 절연막 GIF(절연막 IF)를 개재시켜서 트렌치 게이트 인출 전극 TGI가 형성된다. 그 후, 포토레지스트 패턴 PHR1이 제거된다.
다음에, 도 11에 도시한 바와 같이, 반도체 기판 SUB의 제1 주면을 덮도록, 실리콘 산화막 SOF2가 형성된다. 다음에, 소정의 사진 제판 처리를 실시함으로써, 소스 확산층 및 베이스 확산층을 형성하기 위한 포토레지스트 패턴(도시하지 않음)이 형성된다. 다음에, 그 포토레지스트 패턴을 주입 마스크로 하여, P형의 불순물이 주입된다. 또한, N형의 불순물이 주입된다. 그 후, 포토레지스트 패턴이 제거된다.
이에 의해, 트렌치 이미터 전극 TEE와 트렌치 게이트 전극 TGE 사이에 위치하는 반도체 기판 SUB의 영역에, 소스 확산층 SDR과 베이스 확산층 BDR이 형성된다. 베이스 확산층 BDR은, 제1 주면으로부터 소정의 깊이(제1 깊이)보다도 얕은 위치에 형성된다. 소스 확산층 SDR은, 제1 주면으로부터 베이스 확산층 BDR의 바닥(제1 깊이)보다도 얕은 위치에 걸쳐 형성된다. 그 후, 실리콘 산화막 SOF2가 제거된다.
다음에, 반도체 기판 SUB의 제1 주면을 덮도록, 층간 절연막 CIL이 형성된다(도 12 참조). 층간 절연막 CIL로서, 예를 들어, PSG막(Phospho Silicate Glass)이 형성된다. 다음에, 소정의 사진 제판 처리를 행함으로써, 층간 절연막 CIL에 콘택트 개구부를 형성하기 위한 포토레지스트 패턴 PHR2가 형성된다(도 12 참조).
다음에, 도 12에 도시한 바와 같이, 포토레지스트 패턴 PHR2를 에칭 마스크로 하여, 층간 절연막 CIL에 에칭 처리가 실시된다. 이 에칭 처리에 의해, 콘택트 개구부 CH1(제1 콘택트 개구부), 콘택트 개구부 CH2(제3 콘택트 개구부) 및 콘택트 개구부 CH3(제4 콘택트 개구부)이 동시에 형성된다.
여기서, 콘택트 개구부의 개구 폭에 대하여 개구 깊이가 크고, 애스펙트비(개구 깊이 DC/개구 폭 WC: 1.4 내지 2.5 정도)가 높으므로, 에칭 처리로서 이방성 에칭 처리가 적용된다. 이 이방성 에칭에서는, 반도체 기판 SUB(트렌치 이미터 전극 TEE)의 에칭레이트에 대한, 층간 절연막 CIL(절연막 EIF)의 에칭레이트의 에칭 선택비가 높은 조건이 설정된다. 이 이방성 에칭 처리에 의해, 콘택트 개구부 CH1 등은, 테이퍼상으로 형성된다.
또한, 상술한 바와 같이, 트렌치 TRCW 내에 형성되어 있는 트렌치 게이트 인출 전극 TGI(폴리실리콘막 PSF)의 상면의 위치는, 트렌치 TRC 내에 형성되어 있는 트렌치 이미터 전극 TEE(폴리실리콘막 PSF)의 상면의 위치보다도, 두께 TK만큼 낮은 위치에 있다.
이 때문에, 이 이방성 에칭에서는, 트렌치 이미터 전극 TEE의 상면이 노출된 시점에서는, 트렌치 게이트 인출 전극 TGI는, 아직, 두께 TK만큼의 층간 절연막 CIL에 덮인 상태에 있다. 그렇게 하면, 트렌치 이미터 전극 TEE가 노출된 후, 트렌치 게이트 인출 전극 TGI가 노출될 때까지의 사이에, 트렌치 이미터 전극 TEE와 베이스 확산층 BDR(반도체 기판 SUB) 사이에 개재하는 절연막 EIF도 에칭되게 된다. 이에 의해, 절연막 EIF의 상면이 후퇴하고, 제3 리세스부 RCS3이 형성되고, 노출되는 베이스 확산층 BDR의 면적이 확대된다. 그 후, 포토레지스트 패턴 PHR2가 제거된다.
다음에, 도 13에 도시한 바와 같이, 콘택트 개구부 CH1의 바닥에 노출된 트렌치 이미터 전극 TEE, 베이스 확산층 BDR 및 소스 확산층 SDR에, 이방성 에칭 처리가 실시된다. 이에 의해, 트렌치 이미터 전극 TEE의 상면의 일부가 후퇴함과 함께, 베이스 확산층 BDR의 상면의 일부가 후퇴한다. 이때, 당초, 트렌치 이미터 전극 TEE의 상면이, 반도체 기판 SUB의 제1 주면(베이스 확산층 BDR의 상면)보다도 낮은 위치에 있음으로써, 후퇴한 트렌치 이미터 전극 TEE의 상면은, 후퇴한 베이스 확산층 BDR의 상면보다도 낮은 위치가 된다.
이 일련의 이방성 에칭에 의해, 콘택트 개구부 CH1의 바닥에는, 절연막 EIF의 일부와 실리콘(반도체 기판 SUB, 폴리실리콘)의 일부 등이 잔사 RES로서 남게 된다. 다음에, 건식 에칭 처리를 실시함으로써, 잔사 RES가 제거된다. 이렇게 해서, 리세스부 RCS가 형성된다(도 14 참조).
다음에, 도 14에 도시한 바와 같이, 콘택트 개구부 CH1 내지 콘택트 개구부 CH3을 통해, P+형의 불순물 주입된다. 이때, 콘택트 개구부 CH1의 바닥(리세스부 RCS)에 노출되어 있는 P형의 베이스 확산층 BDR에, 베이스 확산층 BDR의 불순물 농도보다도 높은 불순물 농도를 갖는 P+층 PPR이 형성된다. 이에 의해, 공통 콘택트 부재 CCN과 P+층 PPR(베이스 확산층 BDR)의 접촉 저항이 저감된다.
한편, 콘택트 개구부 CH1의 바닥에서는, 리세스부 RCS에 노출되어 있는 N형의 소스 확산층 SDR의 측면에도 P+형의 불순물이 주입되게 된다. 이 때문에, 공통 콘택트 부재 CCN이 접촉하게 되는 소스 확산층 SDR의 N형의 불순물이 P+형의 불순물에 의해 중화되어 버려, 소스 확산층 SDR과 공통 콘택트 부재 CCN의 접촉 저항이 상승할 우려가 있다.
따라서, 다음에 도 15에 도시한 바와 같이, 층간 절연막 CIL에 습식 에칭 처리를 실시함으로써, 콘택트 개구부 CH1 등의 개구 폭이 확대된다. 도 16에 도시한 바와 같이, 콘택트 개구부 CH1의 개구 폭이 확대됨으로써, P+형의 불순물 PM이 주입되어 있지 않은 소스 확산층 SDR의 상면이 노출되게 된다. 이에 의해, 공통 콘택트 부재 CCN과 소스 확산층 SDR의 접촉 저항이 저감된다.
다음에, 도 17에 도시한 바와 같이, 콘택트 개구부 CH1 내지 CH3의 내벽면을 포함하는 층간 절연막 CIL을 덮도록 배리어 금속막 BME가 형성된다. 배리어 금속막 BME로서, 예를 들어, 티타늄나이트라이드(TiN)와 티타늄(Ti)의 적층막이 형성된다. 다음에, 배리어 금속막 BME를 덮도록, 텅스텐막 WF가 형성된다. 다음에, 텅스텐막 WF 등에 전체면 에치 백 처리를 실시함으로써, 층간 절연막 CIL의 상면 상에 위치하는 텅스텐막 WF와 배리어 금속막 BME가 제거된다.
이에 의해, 도 18에 도시한 바와 같이, 콘택트 개구부 CHI 내에 남겨진 텅스텐막 WF 및 배리어 금속막 BME에 의해, 공통 콘택트 부재 CCN이 형성된다. 콘택트 개구부 CH2 내에 남겨진 텅스텐막 WF 및 배리어 금속막 BME에 의해, 게이트 인출 콘택트 부재 GCN이 형성된다. 콘택트 개구부 CH3 내에 남겨진 텅스텐막 WF 및 배리어 금속막 BME에 의해, 콘택트 부재 DCN이 형성된다.
그 후, 층간 절연막 CIL을 덮도록, 예를 들어, 알루미늄막(도시하지 않음)을 형성하고, 그 알루미늄막을 패터닝함으로써, 이미터 전극 MEE, 게이트 인출 배선 MGI 및 게이트 전극 MGE 등이 형성된다(도 3 등 참조). 다음에, 반도체 기판 SUB의 제2 주면측에, N형의 버퍼층 NBR과 P형의 콜렉터 확산층 CDR이 형성된다. 또한, 콜렉터 전극 BEL(이면 전극)이 형성되고, 반도체 장치가 완성된다.
다음으로, 상술한 반도체 장치 SED의 동작에 대해서 설명한다. 먼저, 트렌치 절연 게이트형 바이폴라 트랜지스터를 온시킬 때에는, 게이트 전극 MGE에 역치 전압 이상의 전압이 인가된다. 이에 의해, 소스 확산층 SDR로부터 채널을 거쳐서 반도체 기판 SUB에 있어서의 N형 영역 NSR(드리프트층)에 전자가 주입되어, N형 영역 NSR과 콜렉터 확산층 CDR의 PN 접합이 순바이어스된 상태로 되고, 콜렉터 확산층 CDR로부터 N형 영역 NSR로 홀이 주입된다.
주입된 홀은, P형의 플로팅 확산층 FPR에 의해, 소스 확산층 SDR(이미터)측으로 빠지는 것이 저지되어, N형 영역 NSR과 플로팅 확산층 FPR에 홀이 축적되어, 홀의 농도가 높아진다. N형 영역 NSR 등에 있어서의 홀의 농도가 높아지면, 소스 확산층 SDR로부터의 전자의 주입이 촉진되어, 전자의 농도도 높아진다. 이렇게 해서, N형 영역 NSR 등에 있어서의 캐리어의 농도가 높아짐으로써, 전도도 변조가 일어나, 온 상태로 된다.
다음에, 트렌치 절연 게이트형 바이폴라 트랜지스터를 오프시킬 때에는, 게이트 전극 MGE에 역치 전압보다도 낮은 전압이 인가된다. 이에 의해, 채널이 소멸된다. N형 영역 NSR 등에 축적된 캐리어(홀)는, 트렌치 이미터 전극 TEE측에 형성된 기생 P 채널 MOSFET(플로팅 확산층 FPR, 이미터 전위의 트렌치 이미터 전극 TEE, 베이스 확산층 BDR 등)에 의해, 이미터 전극 MEE에 배출되어, 오프 상태로 된다.
상술한 반도체 장치 SED에서는, 베이스 확산층 BDR 등과 이미터 전극 MEE 사이를 전기적으로 접속하는 공통 콘택트 부재 CCN은, 리세스부 RCS에 접촉한다. 리세스부 RCS는, 트렌치 이미터 전극 TEE, 절연막 EIF 및 베이스 확산층 BDR 등에 걸치는 양태로 형성되어 있다. 리세스부 RCS는, 베이스 확산층 BDR에 형성된 제1 리세스부 RCS1과, 트렌치 이미터 전극 TEE에 형성된 제2 리세스부 RCS2와, 절연막 EIF에 형성된 제3 리세스부 RCS3을 갖고 있다.
제1 리세스부 RCS1, 제2 리세스부 RCS2 및 제3 리세스부 RCS3에서는, 제1 리세스부 RCS1 및 제2 리세스부 RCS2에 대하여, 제3 리세스부 RCS3이 가장 깊은 위치(제4 깊이)에 있다. 이 때문에, 절연막 EIF의 상면이 아래로 내려가 있는(후퇴하고 있는) 만큼, 공통 콘택트 부재 CCN과 베이스 확산층 BDR의 접촉 면적이 확대됨과 함께, 공통 콘택트 부재 CCN과 트렌치 이미터 전극 TEE의 접촉 면적이 확대되어, 접촉 저항이 저감한다.
이에 의해, N형 영역 NSR 등에 축적된 캐리어(홀)가, 베이스 확산층 BDR로부터 공통 콘택트 부재 CCN을 거쳐서 이미터 전극 MEE에 효율적으로 배출되게 된다. 그 결과, 턴오프할 때까지의 시간이 짧아져, 턴오프 손실의 저감에 기여할 수 있다.
또한, 절연막 EIF에 형성되는 제3 리세스부 RCS3의 위치를, 제1 리세스부 RCS1 및 제2 리세스부 RCS2의 각각의 위치보다도 깊은 위치에까지 후퇴시키기 위해서는, 층간 절연막 CIL에 콘택트 개구부를 형성할 때의 오버 에칭에 의해 형성할 수 있다.
상술한 바와 같이, 도 18에 도시하는 공정에서는, 트렌치 게이트 인출 전극 TGI(폴리실리콘막 PSF)의 상면의 위치는, 트렌치 이미터 전극 TEE(폴리실리콘막 PSF)의 상면의 위치보다도, 두께 TK만큼 낮은 위치에 있다.
이에 의해, 트렌치 이미터 전극 TEE가 노출된 후, 트렌치 게이트 인출 전극 TGI가 노출될 때까지의 사이에 절연막 EIF도 에칭되게 되고, 새로운 공정을 추가하지 않고, 절연막 EIF의 상면의 위치를 내릴(후퇴시킬) 수 있다.
또한, 상술한 바와 같이, 공통 콘택트 부재 CCN은, N형의 소스 확산층 SDR과는, 소스 확산층 SDR의 상면에 있어서 접촉하고 있는 부분을 포함한다. 도 14에 도시하는 공정에 있어서, P+층 PPR을 형성할 때, 노출된 N형의 소스 확산층 SDR의 측면에 P형의 불순물이 주입되어 버려, N형의 불순물이 P형의 불순물에 의해 중화되게 된다.
따라서, 도 15에 도시하는 공정에 있어서, 콘택트 개구부 CH1 등의 개구 폭을 확대함으로써, P형의 불순물이 주입되어 있지 않은 소스 확산층 SDR의 상면이 노출되고, 그 소스 확산층 SDR의 상면에 공통 콘택트 부재 CCN이 접촉함으로써, 접촉 저항의 저감을 도모할 수 있다.
또한, 도 4에 도시한 바와 같이, 절연막 EIF의 상단의 위치(깊이 D3)는, 베이스 확산층 BDR의 바닥(깊이 D4)보다도 얕은 위치가 되도록 조정할 필요가 있다. 이것에 대해서 설명한다. 도 19에, 깊이 D3 및 깊이 D4와, 온전압 Vsat의 관계를 정성적인 관계를 그래프로서 나타낸다.
도 19에 도시한 바와 같이, 절연막 EIF의 상단의 위치(깊이 D3)가, 베이스 확산층 BDR의 바닥(깊이 D4)보다도 얕은 위치에 있는 경우(깊이 D3<깊이 D4)에는, 온전압(게이트 전극이 온한 상태에서, 정격 전류를 흘리기 위해 필요한 콜렉터 전압)은, 일정한 값이 된다.
그런데, 절연막 EIF의 상단의 위치(깊이 D3)가, 베이스 확산층 BDR의 바닥(깊이 D4)보다도 깊은 위치에 있는 경우(깊이 D3>깊이 D4)에는, 절연막 EIF의 상단의 위치(깊이 D3)가 깊어짐에 따라서, 온전압 Vsat가 서서히 높아진다. 즉, 홀이, 공통 콘택트 부재 CCN을 직접 통과하여 빠져 버리게 된다.
온전압 Vsat는, 낮은 쪽이 바람직하기 때문에, 절연막 EIF의 에칭에서는, 절연막 EIF의 상단의 위치(깊이 D3)가, 베이스 확산층 BDR의 바닥(깊이 D4)보다도 깊어지지 않도록 할 필요가 있다. 이 경우, 에칭의 변동과 이온 주입의 변동에서는, 에칭의 변동은, 이온 주입의 변동보다도 크기 때문에, 베이스 확산층 BDR의 깊이를 제어할 필요가 있다.
실시 형태 2
여기서는, GGEE형의 반도체 장치의 일례에 대해서 설명한다. GGEE형의 반도체 장치는, 안정된 동작 등이 요구되는 용도에 적용된다. 먼저, 셀 영역 CER에 대해서 설명한다. 도 20 및 도 21에 도시한 바와 같이, 하나의 트렌치 이미터 전극 TEE(제1 트렌치 이미터 전극)와 다른 트렌치 이미터 전극 TEE(제2 트렌치 이미터 전극)가, 일방향으로 거리를 두고 배치되어 있다. 하나의 트렌치 이미터 전극 TEE와 다른 트렌치 이미터 전극 TEE의 간격은, 간격 L2이다. 하나의 트렌치 이미터 전극 TEE와 다른 트렌치 이미터 전극 TEE는, 일방향과 교차하는 다른 방향으로 각각 연장된다.
하나의 트렌치 게이트 전극 TGE(제1 트렌치 게이트 전극)와 다른 트렌치 게이트 전극 TGE(제2 트렌치 게이트 전극)가, 일방향으로 거리를 두고 배치되어 있다. 하나의 트렌치 게이트 전극 TGE와 다른 트렌치 게이트 전극 TGE의 간격은, 간격 L3이다. 하나의 트렌치 게이트 전극 TGE와 다른 트렌치 게이트 전극 TGE는, 일방향과 교차하는 다른 방향으로 각각 연장된다.
또한, 하나의 트렌치 이미터 전극 TEE 및 다른 트렌치 이미터 전극 TEE와, 하나의 트렌치 게이트 전극 TGE 및 다른 트렌치 게이트 전극 TGE는, 일방향으로 거리를 두고 배치되어 있다.
하나의 트렌치 이미터 전극 TEE와 다른 트렌치 이미터 전극 TEE 사이에 위치하는 반도체 기판 SUB의 영역(제1 영역)에는, 제1 주면으로부터 소정의 깊이(제1 깊이)에 걸치고, P형의 베이스 확산층 BDR이 형성되어 있다. 베이스 확산층 BDR에는, P형의 불순물 농도가 보다 높은 P+층 PPR이 형성되어 있다.
하나의 트렌치 게이트 전극 TGE 및 다른 트렌치 게이트 전극 TGE 사이에 위치하는 반도체 기판 SUB의 영역(제2 영역)에는, 제1 주면으로부터 소정의 깊이에 걸치고, N+형의 소스 확산층 SDR(제3 불순물 영역)이 형성되어 있다. 그 소스 확산층 SDR의 바닥으로부터 또한 소정의 깊이(제1 깊이)에 걸치고, P형의 베이스 확산층 BDR(제4 불순물 영역)이 형성되어 있다.
반도체 기판 SUB의 제1 주면을 덮도록, 층간 절연막 CIL이 형성되어 있다. 층간 절연막 CIL을 관통하도록 공통 콘택트 부재 CCN과 게이트 콘택트 부재 GDC가 형성되어 있다. 도 22에 도시한 바와 같이, 하나의 트렌치 이미터 전극 TEE, 베이스 확산층 BDR 및 절연막 EIF에는, 제1 주면으로부터 제2 주면을 향하여 후퇴한 리세스부 RCS가 형성되어 있다.
리세스부 RCS는, 트렌치 이미터 전극 TEE와 베이스 확산층 BDR 사이에 걸치도록 형성되어 있다. 리세스부 RCS는, 베이스 확산층 BDR에 형성된 제1 리세스부 RCS1과, 트렌치 이미터 전극 TEE에 형성된 제2 리세스부 RCS2와, 절연막 EIF에 형성된 제3 리세스부 RCS3을 갖고 있다.
도 22에 도시한 바와 같이, 제1 리세스부 RCS1은, 제1 주면으로부터 깊이 D1(제2 깊이)에 위치한다. 제2 리세스부 RCS2는, 제1 주면으로부터 깊이 D1보다도 깊은 깊이 D2(제3 깊이)에 위치한다. 제3 리세스부 RCS3은, 제1 주면으로부터 깊이 D2보다도 깊고, 깊이 D4(제1 깊이)보다도 얕은 깊이 D3(제4 깊이)에 위치한다. 공통 콘택트 부재 CCN은, 제1 리세스부 RCS1, 제2 리세스부 RCS2 및 제3 리세스부 RCS3에 접촉하는 양태로, 제1 주면으로부터 제2 주면을 향하여 돌출된 돌출 구조를 갖는다.
한편, 도 21에 도시한 바와 같이, 게이트 콘택트 부재 GDC는, 반도체 기판 SUB의 영역(제2 영역)에 형성된 소스 확산층 SDR 및 베이스 확산층 BDR에 접하도록 형성되어 있다.
또한, 서로 인접하는 하나의 트렌치 이미터 전극 TEE와 다른 트렌치 이미터 전극 TEE의 간격 L2는, 전술한 반도체 장치 SED에 있어서의 트렌치 게이트 전극 TGE와 트렌치 이미터 전극 TEE의 간격 L1보다 좁아도 된다. 이것은, 공통 콘택트 부재 CCN이, 다른 트렌치 이미터 전극 TEE에 접촉해도 상관없기 때문이다. 또한, 이외의 구성에 대해서는, 도 2 및 도 3에 도시하는 반도체 장치 SED의 구성과 마찬가지이므로, 동일 부재에는 동일 부호를 붙이고, 필요한 경우를 제외하고 그 설명을 반복하지 않는 것으로 한다.
다음으로, 상술한 반도체 장치 SED의 제조 방법의 일례에 대해서 설명한다. 트렌치 게이트 전극 TGE(트렌치 TRC(제1 게이트 트렌치, 제2 게이트 트렌치, 제3 게이트 트렌치)) 및 트렌치 이미터 전극 TEE(트렌치 TRC(제1 이미터 트렌치, 제2 이미터 트렌치))의 배치 패턴이, 전술한 반도체 장치 SED에 있어서의 트렌치 게이트 전극 TGE 및 트렌치 이미터 전극 TEE의 배치 패턴과 상이한 것뿐이며, 전술한 반도체 장치 SED의 제조 방법과 실질적으로 동일한 제조 방법에 의해, 반도체 장치 SED가 제조된다.
도 5 내지 도 10에 도시하는 공정과 실질적으로 동일한 공정을 거친 후, 도 23에 도시한 바와 같이, 반도체 기판 SUB의 제1 주면을 덮도록, 실리콘 산화막 SOF2가 형성된다. 다음에, 소정의 사진 제판 처리를 실시함으로써, 베이스 확산층 BDR을 형성하기 위한 포토레지스트 패턴(도시하지 않음)이 형성된다. 다음에, 그 포토레지스트 패턴을 주입 마스크로 하여, P형의 불순물을 주입함으로써, 베이스 확산층 BDR이 형성된다.
다음에, 그 포토레지스트 패턴이 제거된 후, 소정의 사진 제판 처리를 실시함으로써, 소스 확산층 SDR을 형성하기 위한 포토레지스트 패턴(도시하지 않음)이 형성된다. 다음에, 그 포토레지스트 패턴을 주입 마스크로 하여, N형의 불순물을 주입함으로써, 소스 확산층 SDR이 형성된다. 그 후, 그 포토레지스트 패턴이 제거된다.
이에 의해, 서로 인접하는 하나의 트렌치 이미터 전극 TEE와 다른 트렌치 이미터 전극 사이에 위치하는 반도체 기판 SUB의 영역에, 베이스 확산층 BDR이 형성된다. 또한, 서로 인접하는 하나의 트렌치 게이트 전극 TGE와 다른 트렌치 게이트 전극 TGE 사이에 위치하는 반도체 기판 SUB의 영역에, 베이스 확산층 BDR과 소스 확산층 SDR이 형성된다. 그 후, 실리콘 산화막 SOF2가 제거된다.
다음에, 반도체 기판 SUB의 제1 주면을 덮도록, 층간 절연막 CIL이 형성된다(도 24 참조). 다음에, 소정의 사진 제판 처리를 실시함으로써, 층간 절연막 CIL에 콘택트 개구부를 형성하기 위한 포토레지스트 패턴 PHR2가 형성된다. 다음에, 도 24에 도시한 바와 같이, 포토레지스트 패턴 PHR2를 에칭 마스크로 하여, 층간 절연막 CIL에 에칭 처리가 실시된다. 이 에칭 처리에 의해, 콘택트 개구부 CH1(제1 콘택트 개구부), 콘택트 개구부 CH2(제3 콘택트 개구부), 콘택트 개구부 CH3(제4 콘택트 개구부) 및 콘택트 개구부 CH4(제2 콘택트 개구부)가, 동시에 형성된다.
이때, 도 12에 도시하는 공정에 대해서 설명한 바와 같이, 애스펙트비(개구 깊이 DC/개구 폭 WC: 1.4 내지 2.5 정도)가 높으므로, 에칭 처리로서 이방성 에칭 처리가 적용된다. 이 이방성 에칭 처리에 의해, 콘택트 개구부 CH1 등은, 테이퍼상으로 형성된다. 또한, 트렌치 게이트 인출 전극 TGI(폴리실리콘막 PSF)의 상면의 위치는, 트렌치 이미터 전극 TEE(폴리실리콘막 PSF)의 상면의 위치보다도, 두께 TK만큼 낮은 위치에 있으므로, 그 두께 TK만큼에 상당하는 만큼을 에칭하는 사이에, 절연막 EIF의 상면이 내려가고(후퇴), 노출되는 베이스 확산층 BDR의 면적이 확대된다. 그 후, 포토레지스트 패턴 PHR2가 제거된다.
다음에, 도 13에 도시하는 공정과 마찬가지로, 이방성 에칭 처리가 실시된다. 이에 의해, 도 25에 도시한 바와 같이, 콘택트 개구부 CH1의 바닥에 노출된 트렌치 이미터 전극 TEE의 상면이 후퇴함과 함께, 베이스 확산층 BDR의 상면이 후퇴한다. 또한, 이때, 콘택트 개구부 CH4의 바닥에서는, 소스 확산층 SDR이 에칭되어, 베이스 확산층 BDR도 노출된다. 그 후, 건식 에칭 처리를 실시함으로써, 콘택트 개구부 CH1의 바닥에 남는 잔사 RES가 제거된다.
다음에, 도 14에 도시하는 공정과 마찬가지로, P+형의 불순물이 주입된다. 이에 의해, 도 26에 도시한 바와 같이, P형의 베이스 확산층 BDR에, P+층 PPR이 형성된다. 다음에, 도 15에 도시하는 공정과 마찬가지로, 층간 절연막 CIL에 습식 에칭 처리가 실시된다. 이에 의해, 도 27에 도시한 바와 같이, 콘택트 개구부 CH1 및 콘택트 개구부 CH4 등의 개구 폭이 확대된다. 도 28에 도시한 바와 같이, 콘택트 개구부 CH1의 바닥에는, 공통 콘택트 부재 CCN이 접촉하게 되는 리세스부 RCS가 형성된다. 또한, 이때, 콘택트 개구부 CH4의 바닥에서는, 개구 폭이 확대됨으로써, P+형의 불순물이 주입되어 있지 않은 소스 확산층 SDR의 상면이 노출된다.
다음에, 도 17에 도시하는 공정과 마찬가지로, 도 29에 도시한 바와 같이, 콘택트 개구부 CH1 내지 CH4의 내벽면을 포함하는 층간 절연막 CIL을 덮도록 배리어 금속막 BME가 형성된다. 다음에, 배리어 금속막 BME를 덮도록, 텅스텐막 WF가 형성된다. 다음에, 텅스텐막 WF 등에 전체면 에치 백 처리를 실시함으로써, 층간 절연막 CIL의 상면 상에 위치하는 텅스텐막 WF와 배리어 금속막 BME가 제거된다.
이에 의해, 도 30에 도시한 바와 같이, 콘택트 개구부 CHI 내에 공통 콘택트 부재 CCN이 형성된다. 콘택트 개구부 CH2 내에 게이트 인출 콘택트 부재 GCN이 형성된다. 콘택트 개구부 CH3 내에 콘택트 부재 DCN이 형성된다. 콘택트 개구부 CH4 내에 게이트 콘택트 부재 GDC가 형성된다. 그 후, 이미터 전극 MEE, 게이트 인출 배선 MGI 및 게이트 전극 MGE 등을 형성하는 공정을 거쳐서, 반도체 장치 SED가 완성된다.
상술한 반도체 장치 SED에서는, 도 22에 도시한 바와 같이, 리세스부 RCS는, 베이스 확산층 BDR에 형성된 제1 리세스부 RCS1과, 트렌치 이미터 전극 TEE에 형성된 제2 리세스부 RCS2와, 절연막 EIF에 형성된 제3 리세스부 RCS3을 갖고 있다. 제1 리세스부 RCS1 및 제2 리세스부 RCS2에 대하여 제3 리세스부 RCS3이 가장 깊은 위치(제4 깊이)에 있다.
이 때문에, 절연막 EIF의 상면이 아래로 내려가 있는(후퇴하고 있는) 만큼, 공통 콘택트 부재 CCN과 베이스 확산층 BDR의 접촉 면적이 확대됨과 함께, 공통 콘택트 부재 CCN과 트렌치 이미터 전극 TEE의 접촉 면적이 확대되어, 접촉 저항이 저감한다.
이에 의해, N형 영역 NSR 등에 축적된 캐리어(홀)가, 베이스 확산층 BDR로부터 공통 콘택트 부재 CCN을 거쳐서 이미터 전극 MEE에 효율적으로 배출되게 된다. 그 결과, 턴오프할 때까지의 시간이 짧아져, 턴오프 손실의 저감에 기여할 수 있다.
또한, 콘택트 개구부 CH4의 바닥에서는, 개구 폭을 확대함으로써, P+형의 불순물이 주입되어 있지 않은 소스 확산층 SDR의 상면이 노출되고, 게이트 콘택트 부재 GDC와 소스 확산층 SDR의 접촉 저항의 저감을 도모할 수 있다.
실시 형태 3
여기서는, EGE형의 반도체 장치의 일례에 대해서 설명한다. EGE형의 반도체 장치 SED는, 고속성이 요구되는 용도에 적용된다. 도 31에 도시한 바와 같이, 셀 영역 CER에서는, 하나의 트렌치 이미터 전극 TEE(제1 트렌치 이미터 전극), 트렌치 게이트 전극 TGE(제1 트렌치 게이트 전극) 및 다른 트렌치 이미터 전극 TEE(제3 트렌치 이미터 전극)가 형성되어 있다.
하나의 트렌치 이미터 전극 TEE, 트렌치 게이트 전극 TGE 및 다른 트렌치 이미터 전극 TEE는, 하나의 트렌치 이미터 전극 TEE와 다른 트렌치 이미터 전극 TEE 사이에, 트렌치 게이트 전극 TGE가 위치하는 양태로, 서로 거리(간격 L1)를 두고 형성되어 있다.
하나의 트렌치 이미터 전극 TEE, 베이스 확산층 BDR 및 절연막 EIF에, 하나의 리세스부 RCS가 형성되어 있다. 다른 트렌치 이미터 전극 TEE, 베이스 확산층 BDR 및 절연막 EIF에, 다른 리세스부 RCS가 형성되어 있다. 하나의 리세스부 RCS와 다른 리세스부 RCS는, 트렌치 게이트 전극 TGE를 사이에 두고 거의 대칭(선대칭)으로 형성되어 있다. 하나의 리세스부 RCS 및 다른 리세스부 RCS는, 도 4에 도시하는 리세스부 RCS와 마찬가지의 구조를 갖는다.
또한, 이외의 구성에 대해서는, 도 3 등에 도시되는 반도체 장치 SED의 구성과 마찬가지이므로, 동일 부재에는 동일 부호를 붙이고, 필요한 경우를 제외하고 그 설명을 반복하지 않는 것으로 한다.
다음으로, 상술한 반도체 장치 SED의 제조 방법에 대해서 설명한다. 트렌치 게이트 전극 TGE 및 트렌치 이미터 전극 TEE의 배치 패턴이, 도 3 등에 도시하는 반도체 장치 SED에 있어서의 트렌치 게이트 전극 TGE 및 트렌치 이미터 전극 TEE의 배치 패턴과 상이한 것뿐이며, 실시 형태 1에 있어서 설명한 반도체 장치 SED의 제조 방법과 실질적으로 동일한 제조 방법에 의해, 반도체 장치 SED가 제조된다.
상술한 반도체 장치 SED에서는, 실시 형태 1에 있어서 설명한 것과 마찬가지로, 제1 주면으로부터 제2 주면을 향하여 후퇴한 리세스부 RCS가 형성되고, 그 리세스부 RCS에 공통 콘택트 부재 CCN이 접촉하고 있다.
이 때문에, 공통 콘택트 부재 CCN과 베이스 확산층 BDR의 접촉 면적이 확대되어, 접촉 저항이 저감한다. 이에 의해, N형 영역 NSR 등에 축적된 캐리어(홀)가, 베이스 확산층 BDR로부터 공통 콘택트 부재 CCN을 거쳐서 이미터 전극 MEE에 효율적으로 배출되게 된다. 그 결과, 턴오프할 때까지의 시간이 짧아져, 턴오프 손실의 저감에 기여할 수 있다.
또한, 각 실시 형태에 있어서 설명한 반도체 장치 및 그 제조 방법에 대해서는, 필요에 따라서 여러가지 조합하는 것이 가능하다. 또한, 이 조합에 따른 청구항의 종속 관계가 예정된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
SED: 반도체 장치
CER: 셀 영역
MGR: 게이트 배선 인출 영역
PDR: 주변 소자 영역
MEE: 이미터 전극
MGE: 게이트 전극
MGI: 게이트 인출 배선
SUB: 반도체 기판
TRC: 트렌치
GIF: 절연막
TGE: 트렌치 게이트 전극
EIF: 절연막
TEE: 트렌치 이미터 전극
SDR: 소스 확산층
BDR: 베이스 확산층
PPR: P+층
HBR: 홀 배리어층
FPR: 플로팅 확산층
NBR: N 버퍼층
CDR: 콜렉터 확산층
NSR: N형 영역
BEL: 콜렉터 전극
CIL: 층간 절연막
CH1: 콘택트 개구부
CCN: 공통 콘택트 부재
WPG: 텅스텐 플러그
BME: 배리어 금속막
RCS: 리세스부
RCS1: 제1 리세스부
RCS2: 제2 리세스부
RCS3: 제3 리세스부
GDC: 게이트 콘택트 부재
CH2: 콘택트 개구부
GCN: 게이트 인출 콘택트 부재
TGI: 트렌치 게이트 인출 전극
TGN: 제1부
TGW: 제2부
TRCW: 트렌치
CH3: 콘택트 개구부
DCN: 콘택트 부재
PIC: 배선
MPL: 도전층
SOF1: 실리콘 산화막
NR: N형 영역
PR: P형 영역
IF: 절연막
PSF: 폴리실리콘막
TK: 두께
HDL: 실리콘 산화막
PSF2: 폴리실리콘막
PHR1: 포토레지스트
SOF2: 실리콘 산화막
PHR2: 포토레지스트
RES: 잔사
PM: P형 불순물
WF: 텅스텐막
W1: 제1 폭
W2: 제2 폭
L1, L2, L3: 간격
WC: 개구 폭
DC: 개구 깊이

Claims (17)

  1. 이미터 전극, 콜렉터 전극 및 게이트 전극을 갖는 트렌치 절연 게이트형 바이폴라 트랜지스터를 구비한 반도체 장치이며,
    대향하는 제1 주면 및 제2 주면을 갖고, 상기 제1 주면 상에 상기 게이트 전극 및 상기 이미터 전극이 형성됨과 함께, 상기 제2 주면에 상기 콜렉터 전극이 형성된 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 상기 제1 주면으로부터 상기 제2 주면을 향하여 각각 형성되고, 상기 이미터 전극에 전기적으로 접속되는 제1 트렌치 이미터 전극 및 상기 게이트 전극에 전기적으로 접속되는 제1 트렌치 게이트 전극을 포함하는, 복수의 트렌치 전극과,
    상기 반도체 기판에 있어서의 제1 영역에 형성된, 제1 불순물 농도를 갖는 제2 도전형의 제1 불순물 영역을 포함하는, 복수의 불순물 영역과,
    상기 반도체 기판의 상기 제1 주면을 덮도록 형성된 층간 절연막과,
    상기 층간 절연막을 관통하도록 형성되고, 상기 이미터 전극에 전기적으로 접속된 제1 콘택트 부재를 포함하는, 복수의 콘택트 부재
    를 갖고,
    상기 제1 트렌치 이미터 전극은, 이미터 트렌치 내에 트렌치 절연막을 개재시켜서 형성되고,
    상기 반도체 기판에 있어서의 상기 제1 영역이 상기 트렌치 절연막에 접촉하는 양태로, 상기 제1 영역과 상기 제1 트렌치 이미터 전극 사이에 상기 트렌치 절연막이 개재되고,
    상기 제1 불순물 영역은, 상기 반도체 기판의 상기 제1 영역에 있어서, 상기 제1 주면으로부터의 깊이가 제1 깊이보다도 얕은 위치에 형성되고,
    상기 제1 트렌치 이미터 전극, 상기 트렌치 절연막 및 상기 제1 불순물 영역에는, 상기 제1 트렌치 이미터 전극과 상기 제1 불순물 영역 사이에 걸치는 양태로, 상기 제1 주면으로부터 상기 제2 주면을 향하여 후퇴한 리세스부가 형성되고,
    상기 리세스부는,
    상기 제1 불순물 영역에 형성되고, 상기 제1 주면으로부터, 상기 제1 깊이보다도 얕은 제2 깊이에 위치하는 제1 리세스부와,
    상기 제1 트렌치 이미터 전극에 형성되고, 상기 제1 주면으로부터, 상기 제2 깊이보다도 깊고, 상기 제1 깊이보다도 얕은 제3 깊이에 위치하는 제2 리세스부와,
    상기 트렌치 절연막에 형성되고, 상기 제1 주면으로부터, 상기 제3 깊이보다도 깊고, 상기 제1 깊이보다도 얕은 제4 깊이에 위치하는 제3 리세스부
    를 구비하고,
    상기 제1 콘택트 부재는, 상기 리세스부에 접촉하는 양태로, 상기 제1 주면으로부터 상기 제2 주면을 향하여 돌출되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 리세스부가 위치하는 상기 제1 불순물 영역에서는, 상기 제2 깊이로부터, 상기 제4 깊이보다도 깊고, 상기 제1 깊이보다도 얕은 위치에 걸치고, 상기 제1 불순물 농도보다도 높은 제2 불순물 농도를 갖는 고농도 불순물 영역이 형성되고,
    상기 제1 콘택트 부재는, 상기 고농도 불순물 영역에 접촉하는 부분을 포함하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 트렌치 게이트 전극은, 상기 제1 트렌치 게이트 전극과 상기 제1 트렌치 이미터 전극 사이에, 상기 반도체 기판에 있어서의 상기 제1 영역이 위치하는 양태로, 상기 제1 트렌치 이미터 전극과는 거리를 두고 형성되고,
    복수의 상기 불순물 영역은, 상기 반도체 기판에 있어서의 상기 제1 영역에 있어서, 상기 제1 주면으로부터 상기 제2 깊이보다도 얕은 위치에 걸쳐 형성되고, 상기 제1 불순물 영역에 접촉하는 제1 도전형의 제2 불순물 영역을 포함하는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 콘택트 부재는, 상기 제2 불순물 영역과는, 상기 제1 주면에 있어서 접촉하는 부분을 포함하는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    복수의 상기 트렌치 전극은,
    상기 이미터 전극에 전기적으로 접속된 제2 트렌치 이미터 전극과,
    상기 게이트 전극에 전기적으로 접속된 제2 트렌치 게이트 전극
    을 포함하고,
    상기 제2 트렌치 이미터 전극은, 상기 제2 트렌치 이미터 전극과 상기 제1 트렌치 이미터 전극 사이에, 상기 반도체 기판의 상기 제1 영역이 위치하는 양태로, 상기 제1 트렌치 이미터 전극과는 거리를 두고 형성되고,
    상기 제1 트렌치 게이트 전극과 상기 제2 트렌치 게이트 전극은, 상기 제1 트렌치 게이트 전극과 상기 제2 트렌치 게이트 전극 사이에, 상기 반도체 기판에 있어서의 제2 영역이 위치하는 양태로, 서로 거리를 두고 형성된, 반도체 장치.
  6. 제5항에 있어서,
    복수의 상기 불순물 영역은,
    상기 제2 영역에 있어서의 상기 제1 주면으로부터, 제5 깊이에 걸쳐 형성된 제1 도전형의 제3 불순물 영역과,
    상기 제5 깊이로부터, 상기 제5 깊이보다도 깊은 제6 깊이에 걸쳐 형성된 제2 도전형의 제4 불순물 영역
    을 포함하고,
    복수의 상기 콘택트 부재는, 상기 제3 불순물 영역 및 상기 제4 불순물 영역에 접촉하도록 형성되고, 상기 이미터 전극에 전기적으로 접속된 제2 콘택트 부재를 포함하는, 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    복수의 상기 트렌치 전극은, 상기 이미터 전극과 전기적으로 접속된 제3 트렌치 이미터 전극을 포함하고,
    상기 제1 트렌치 이미터 전극, 상기 제1 트렌치 게이트 전극 및 상기 제3 트렌치 이미터 전극은, 상기 제1 트렌치 이미터 전극과 상기 제3 트렌치 이미터 전극 사이에, 상기 제1 트렌치 게이트 전극이 위치하는 양태로, 서로 거리를 두고 형성된, 반도체 장치.
  8. 제1항에 있어서,
    복수의 상기 트렌치 전극은, 상기 제1 트렌치 게이트 전극과 전기적으로 접속되는 제3 트렌치 게이트 전극을 포함하고,
    상기 제3 트렌치 게이트 전극은,
    제1 폭을 갖는 제1부와,
    상기 제1 폭보다도 넓은 제2 폭을 갖는 제2부
    를 포함하고,
    복수의 상기 콘택트 부재는, 상기 게이트 전극에 전기적으로 접속되고, 상기 제3 트렌치 게이트 전극에 있어서의 상기 제2부에 접촉하도록 형성된 제3 콘택트 부재를 포함하는, 반도체 장치.
  9. 제1항에 있어서,
    상기 반도체 기판에 있어서의 상기 제1 주면 상에는, 주변 소자와 전기적으로 접속되는 배선이 형성되고,
    복수의 상기 콘택트 부재는, 상기 배선에 접촉하도록 형성된 제4 콘택트 부재를 포함하는, 반도체 장치.
  10. 이미터 전극, 콜렉터 전극 및 게이트 전극을 갖는 트렌치 절연 게이트형 바이폴라 트랜지스터를 구비한 반도체 장치의 제조 방법이며,
    서로 대향하는 제1 주면 및 제2 주면을 갖는 제1 도전형의 반도체 기판을 준비하는 공정과,
    상기 반도체 기판에 있어서의 상기 제1 주면으로부터 상기 제2 주면을 향하고, 제1 이미터 트렌치 및 제1 게이트 트렌치를 각각 형성하는 공정을 포함하는, 복수의 트렌치를 형성하는 공정과,
    상기 제1 이미터 트렌치 내에 트렌치 절연막을 개재시켜서 제1 트렌치 이미터 전극을 형성하는 공정 및 상기 제1 게이트 트렌치 내에 제1 트렌치 게이트 전극을 형성하는 공정을 포함하는, 복수의 상기 트렌치 내의 각각에 트렌치 전극을 형성하는 공정과,
    상기 트렌치 절연막에 대하여 상기 제1 트렌치 이미터 전극이 위치하는 측과는 반대측의, 상기 트렌치 절연막에 접하고 있는 상기 반도체 기판의 제1 영역에, 제2 도전형의 제1 불순물 영역을 형성하는 공정을 포함하는, 복수의 불순물 영역을 형성하는 공정과,
    상기 반도체 기판의 상기 제1 주면을 덮도록, 층간 절연막을 형성하는 공정과,
    상기 제1 트렌치 이미터 전극, 상기 트렌치 절연막 및 상기 제1 불순물 영역에 걸치는 양태로, 상기 층간 절연막을 관통하는 제1 콘택트 개구부를 형성하는 공정을 포함하는, 복수의 콘택트 개구부를 형성하는 공정과,
    상기 제1 콘택트 개구부에 제1 콘택트 부재를 형성하는 공정을 포함하는, 복수의 상기 콘택트 개구부의 각각에 콘택트 부재를 형성하는 공정과,
    상기 층간 절연막 상에, 상기 제1 콘택트 부재에 전기적으로 접속되는 제1 도전층을 형성하는 공정을 포함하는, 복수의 도전층을 형성하는 공정
    을 갖고,
    상기 제1 콘택트 개구부를 형성하는 공정에서는, 상기 제1 트렌치 이미터 전극, 상기 트렌치 절연막 및 상기 제1 불순물 영역에, 상기 제1 주면으로부터 상기 제2 주면을 향하여 후퇴한 리세스부가 형성되고,
    상기 제1 콘택트 부재를 형성하는 공정에서는, 상기 제1 콘택트 부재는, 상기 리세스부가 형성된, 상기 제1 트렌치 이미터 전극 및 상기 제1 불순물 영역에 접촉하는 양태로, 상기 제1 주면으로부터 상기 제2 주면을 향하여 돌출되도록 형성되고,
    상기 제1 도전층을 형성하는 공정에서는, 상기 제1 도전층은, 상기 이미터 전극으로서 형성되는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 게이트 트렌치를 형성하는 공정에서는, 상기 제1 게이트 트렌치는, 상기 제1 이미터 트렌치와 상기 제1 게이트 트렌치 사이에, 상기 반도체 기판에 있어서의 상기 제1 영역이 위치하도록 형성되고,
    복수의 상기 불순물 영역을 형성하는 공정은, 상기 반도체 기판에 있어서의 상기 제1 영역에 있어서, 상기 제1 주면으로부터 상기 제1 불순물 영역의 바닥보다도 얕은 깊이에 걸치고, 제1 도전형의 제2 불순물 영역을 형성하는 공정을 포함하고,
    상기 제1 콘택트 부재를 형성하는 공정에서는, 상기 제1 콘택트 부재는, 상기 제1 트렌치 이미터 전극, 상기 제1 불순물 영역 및 상기 제2 불순물 영역에 접촉하도록 형성되고,
    복수의 상기 도전층을 형성하는 공정은, 상기 제1 트렌치 게이트 전극과 상기 게이트 전극을 전기적으로 접속하는 공정을 포함하는, 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    복수의 상기 트렌치를 형성하는 공정은, 제2 이미터 트렌치를 형성하는 공정 및 제2 게이트 트렌치를 형성하는 공정을 포함하고,
    상기 제2 이미터 트렌치를 형성하는 공정에서는, 상기 제2 이미터 트렌치는, 상기 제1 이미터 트렌치와 상기 제2 이미터 트렌치 사이에, 상기 반도체 기판에 있어서의 상기 제1 영역이 위치하도록 형성되고,
    상기 제2 게이트 트렌치를 형성하는 공정에서는, 상기 제2 게이트 트렌치는, 상기 제1 게이트 트렌치와 상기 제2 게이트 트렌치 사이에, 상기 반도체 기판에 있어서의 제2 영역이 위치하도록 형성되고,
    복수의 상기 트렌치 전극을 형성하는 공정은,
    상기 제2 이미터 트렌치 내에, 제2 트렌치 이미터 전극을 형성하는 공정과,
    상기 제2 게이트 트렌치 내에, 제2 트렌치 게이트 전극을 형성하는 공정
    을 포함하고,
    복수의 상기 콘택트 개구부를 형성하는 공정은, 상기 층간 절연막을 관통하여, 상기 반도체 기판에 있어서의 상기 제2 영역에 도달하는 제2 콘택트 개구부를 형성하는 공정을 포함하고,
    복수의 상기 콘택트 부재를 형성하는 공정은, 상기 제2 콘택트 개구부에, 상기 이미터 전극에 전기적으로 접속되는 제2 콘택트 부재를 형성하는 공정을 포함하고,
    복수의 상기 도전층을 형성하는 공정은, 상기 제1 트렌치 게이트 전극 및 상기 제2 트렌치 게이트 전극 각각과, 상기 게이트 전극을 전기적으로 접속하는 공정을 포함하는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    복수의 상기 콘택트 개구부를 형성하는 공정에서는, 상기 제1 콘택트 개구부를 형성하는 공정과, 상기 제2 콘택트 개구부를 형성하는 공정은 동시에 행해지는, 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    복수의 상기 트렌치를 형성하는 공정은, 제3 게이트 트렌치를 형성하는 공정을 포함하고,
    복수의 상기 트렌치 전극을 형성하는 공정은, 상기 제3 게이트 트렌치 내에 제3 트렌치 게이트 전극을 형성하는 공정을 포함하고,
    상기 제3 게이트 트렌치를 형성하는 공정에서는, 제1 폭을 갖는 제1 폭부와, 상기 제1 폭보다도 넓은 제2 폭부가 형성되고,
    상기 제3 게이트 트렌치를 형성하는 공정 및 상기 제3 트렌치 게이트 전극을 형성하는 공정에서는, 상기 제3 트렌치 게이트 전극이 상기 제1 트렌치 게이트 전극과 전기적으로 접속되도록 형성되고,
    상기 제3 트렌치 게이트 전극을 형성하는 공정에서는, 상기 제1 폭부에 제1부가 형성됨과 함께, 상기 제2 폭부에 제2부가 형성되고,
    복수의 상기 콘택트 개구부를 형성하는 공정은, 상기 층간 절연막을 관통하여 상기 제3 트렌치 게이트 전극에 있어서의 상기 제2부에 도달하는 제3 콘택트 개구부를 형성하는 공정을 포함하고,
    복수의 상기 콘택트 부재를 형성하는 공정은, 상기 제3 콘택트 개구부에 제3 콘택트 부재를 형성하는 공정을 포함하고,
    복수의 상기 도전층을 형성하는 공정은, 상기 게이트 전극과 상기 제3 콘택트 부재를 전기적으로 접속하는 제2 도전층을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    복수의 상기 콘택트 개구부를 형성하는 공정에서는, 상기 제1 콘택트 개구부를 형성하는 공정과, 상기 제3 콘택트 개구부를 형성하는 공정은 동시에 행해지는, 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 반도체 기판의 상기 제1 주면 상에 주변 소자와 전기적으로 접속되는 배선을 형성하는 공정을 구비하고,
    복수의 상기 콘택트 개구부를 형성하는 공정은, 상기 층간 절연막을 관통하여, 상기 배선에 도달하는 제4 콘택트 개구부를 형성하는 공정을 포함하고,
    복수의 상기 콘택트 부재를 형성하는 공정은, 상기 제4 콘택트 개구부에 제4 콘택트 부재를 형성하는 공정을 포함하고,
    복수의 상기 도전층을 형성하는 공정은, 상기 제4 콘택트 부재를 통해 상기 배선에 전기적으로 접속되는 제3 도전층을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    복수의 상기 콘택트 개구부를 형성하는 공정에서는, 상기 제1 콘택트 개구부를 형성하는 공정과, 상기 제4 콘택트 개구부를 형성하는 공정은 동시에 행해지는, 반도체 장치의 제조 방법.
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