KR20230141870A - 스핀온 탄화규소를 사용하여 자기정렬 접점을 형성하기 위한 방법 - Google Patents

스핀온 탄화규소를 사용하여 자기정렬 접점을 형성하기 위한 방법 Download PDF

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KR20230141870A
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준링 선
리오르 후리
앤드류 메츠
안젤리크 레일리
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도쿄엘렉트론가부시키가이샤
도쿄 일렉트론 유.에스. 홀딩스, 인크.
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Abstract

스핀온 탄화규소(SiC)를 사용하여 자기정렬 접점을 형성하기 위한 방법 및 개선된 공정 흐름이 본원에 제공된다. 보다 구체적으로, 개시된 방법 및 공정 흐름은, 플라즈마 기상 증착(PVD), 화학 기상 증착(CVD), 원자층 증착(ALD) 등을 통해 SiC 층을 증착하는 대신에, 적어도 하나의 다른 구조물을 위한 캡 층으로서 스핀온 SiC를 사용함으로써 자기정렬 접점을 형성한다. 다른 구조물은, 트렌치 전도체의 사용을 통해 제조된 소스 및 드레인 접점일 수 있다. 개시된 방법 및 공정 흐름은, 캡 층 재료로서 스핀온 SiC를 사용함으로써, 예를 들어 CVD에 의해 SiC가 증착되어 후속적으로 평탄화되는 경우 전형적으로 발생하는 문제를 방지한다. 따라서, 개시된 방법 및 공정 흐름은, 결함을 감소시키고 수율을 개선함으로써, 자기정렬 접점을 형성하기 위한 통상적인 방법 및 공정 흐름을 개선한다.

Description

스핀온 탄화규소를 사용하여 자기정렬 접점을 형성하기 위한 방법
관련 출원에 대한 상호 참조
본 출원은 2021년 2월 17일자로 출원된 미국 정규출원 번호 제17/177,379호의 이익을 주장하며, 그 전체 내용은 본원에 참조로 포함된다.
본 개시물은 기판의 공정(processing)에 관한 것이다. 특히, 이는 기판 상의 자기정렬 접점(self-aligned contact)을 에칭하는 방법을 제공한다.
전형적으로 기판 공정은, 기판 상의 다수의 재료 층의 형성, 패터닝(patterning), 및 제거와 관련된 일련의 제조 기술을 포함한다. 소자 선폭이 계속 축소됨에 따라, 다양한 개별 공정 단계는 관련 개선을 필요로 한다. 예를 들어, 소자 크기가 축소되고, 층 두께가 축소되며, 종횡비가 증가함에 따라, 하나의 층과 다른 층 간의 에칭 선택비가 이에 따라 증가해야 할 수 있다. 때로는, 소자 기준이 계속 축소됨에 따라, 개별 공정 단계에 대한 개선이 원하는 소자 기준을 충족시키기에 충분하지 않을 수 있다. 따라서, 개별 공정 단계의 전체 공정 흐름의 통합은, 축소되는 소자 기준을 충족시키는 반복 가능한 안정적인 공정 흐름을 제공하도록 변경될 수 있다.
까다로운 설계 기준을 충족시키기 위해 사용되는 하나의 공정 통합 기술은 자기정렬 구조물의 형성이다. 이러한 자기정렬 구조물의 사용은, 통상적인 리소그래피 또는 에칭 공차보다 더 작을 수 있는 구조물의 형성을 가능하게 하며, 보다 조밀한 층간(layer-to-layer) 정렬 공차를 가능하게 한다. 따라서, 당업계에 알려져 있는 바와 같이, 구조물을 형성하기 위해 다양한 자기정렬 기술이 사용될 수 있다.
하나의 예시적인 자기정렬 구조물은 자기정렬 접점이다. 자기정렬 접점은 공정 통합 흐름의 다양한 지점에서 사용될 수 있다. 예를 들어, 반도체 트랜지스터의 게이트와의 접점의 형성을 위해, 자기정렬 접점이 사용되는 것으로 알려져 있다. 트랜지스터의 소스 및 드레인 영역과의 접점의 형성을 위해, 자기정렬 접점이 사용될 수도 있다. 다른 자기정렬 구조물이 알려져 있으며, 전술한 구조물은 단지 예시적인 것일 뿐임을 인식할 것이다.
트랜지스터 게이트와의 자기정렬 접점을 형성하는 경우, 전형적으로, 트랜지스터 게이트 및 다른 구조물 위에(예를 들어, 트렌치 및 소스 및 드레인 영역을 위해 사용되는 전도체 위에) 상이한 캡 재료가 제공된다. 상이한 캡 재료는 상이한 에칭 특성을 제공함으로써, 게이트 접점의 에칭이 다른 구조물에 대해 선택적이고, 그 반대도 마찬가지이다. 다른 구조물은 트렌치 및 소스/드레인 영역의 전도체를 포함할 수 있다. 소스 및 드레인 접점 영역 내의 전도체 상에 사용되는 하나의 알려진 캡 재료는, 화학 기상 증착(CVD) 탄화규소(SiC) 재료이다. CVD SiC가 소스 및 드레인 접점을 위한 캡 재료로서 사용되는 경우, 질화규소(SiN)가 게이트 캡으로서 사용될 수 있다.
공차 및 두께가 점점 더 까다로워짐에 따라, CVD SiC를 트렌치 접점을 위한 캡 재료로서 사용하는 공정은, 자기정렬 접점을 위해 만족스럽지 못하게 되었다. 예를 들어, CVD SiC의 접점 충전 특성이 이상적이지 않으며, 종종 보이드(void) 형성을 유발한다. 또한, 트렌치 접점을 위한 캡을 형성하기 위해 과잉 CVD SiC를 제거하는 데 사용되는 평탄화 공정(예를 들어, 화학 기계적 폴리싱(CMP))이 어렵고, 종종 추가적인 결함을 유발한다.
개선된 자기정렬 게이트 접점 공정 흐름을 제공하는 것이 바람직하다.
스핀온(spin-on) 탄화규소(SiC)를 사용하여 자기정렬 접점을 형성하기 위한 방법 및 개선된 공정 흐름이 본원에 제공된다. 보다 구체적으로, 개시된 방법 및 공정 흐름은, 플라즈마 기상 증착(PVD), 화학 기상 증착(CVD), 원자층 증착(ALD) 등을 통해 SiC 층을 증착하는 대신에, 적어도 하나의 다른 구조물을 위한 캡 층(cap layer)으로서 스핀온 SiC를 사용함으로써 자기정렬 접점을 형성한다. 다른 구조물은 소스 및 드레인 접점이 형성되는 전도체일 수 있다. 개시된 방법 및 공정 흐름은, 캡 층 재료로서 스핀온 SiC를 사용함으로써, 예를 들어 CVD에 의해 SiC가 증착되어 후속적으로 평탄화되는 경우 전형적으로 발생하는 문제를 방지한다. 따라서, 개시된 방법 및 공정 흐름은, 결함을 감소시키고 수율을 개선함으로써, 자기정렬 접점을 형성하기 위한 통상적인 방법 및 공정 흐름을 개선한다.
제1 실시형태에서, 기판 상에 자기정렬 접점을 형성하기 위한 방법이 제공되고, 방법은, 기판 상에 복수의 제1 전도체를 제공하는 단계; 기판 상에 복수의 제2 전도체를 제공하는 단계; 및 복수의 제1 전도체 위에 제1 캡 층을 제공하는 단계로서, 제1 캡 층은 제1 유전체 재료를 포함하는, 단계를 포함한다. 방법은, 복수의 제2 전도체 위에 제2 캡 층을 형성하는 단계로서, 제2 캡 층은 기판 상에 제2 유전체 재료를 스핀 코팅함으로써 형성되고, 제2 유전체 재료는 제1 유전체 재료와 상이하며, 제2 유전체 재료는 탄화규소(SiC)를 포함하는, 단계를 더 포함한다. 방법은, 유전체 층이 제1 캡 층 및 제2 캡 층 상에 형성되도록, 기판 상에 유전체 층을 형성하는 단계를 더 포함한다. 방법은, 제1 전도체와의 복수의 제1 자기정렬 접점을 형성하기 위해, 제1 에칭 공정을 사용하여, 유전체 층 위에 형성된 제1 마스킹 패턴에 따라, 제1 캡 층 및 유전체 층의 부분을 에칭하는 단계를 더 포함한다. 방법은, 제2 전도체와의 복수의 제2 자기정렬 접점을 형성하기 위해, 제2 에칭 공정을 사용하여, 유전체 층 위에 형성된 제2 마스킹 패턴에 따라, 제2 캡 층 및 유전체 층의 부분을 에칭하는 단계를 더 포함한다. 방법에 따라, 제2 캡 층은 제1 에칭 공정 동안 제2 전도체의 노출을 방지하며, 제1 캡 층은 제2 에칭 공정 동안 제1 전도체의 노출을 방지한다.
본원에 설명된 제1 실시형태에 대한 다양한 실시형태가 제공된다. 일 실시형태에서, 제1 유전체 재료는 질화규소(SiN)를 포함한다. 다른 실시형태에서, 방법은, 제2 캡 층이 형성된 후에, 제2 캡 층을 평탄화하여, 제2 캡 층의 과잉 부분을 제거하고, 복수의 제2 전도체 상에 복수의 제2 유전체 캡을 형성하는 단계를 더 포함한다. 다른 실시형태에서, 방법은, 복수의 제2 전도체 위에 리세스(recess)를 제공하는 단계를 더 포함하며, 기판 상의 제2 유전체 재료의 스핀 코팅은, 제2 유전체 재료로 리세스를 충전시킨다. 다른 실시형태에서, 방법은, 기판 상에 제2 유전체 재료를 스피닝(spinning)함으로써, 복수의 제2 유전체 캡 내의 보이드 형성을 방지한다. 또 다른 실시형태에서, 방법은, 기판 상에 제2 유전체 재료를 스피닝함으로써, 제2 캡 층을 평탄화하는 경우 발생하는 복수의 제2 유전체 캡 내에 발생하는 결함을 감소시키거나 제거한다. 또 다른 실시형태에서, 제1 에칭 공정은 탄화규소의 에칭률보다 제1 유전체 재료의 더 높은 에칭률을 가지며, 제2 에칭 공정은 제1 유전체 재료의 에칭률보다 탄화규소의 더 높은 에칭률을 갖는다.
제2 실시형태에서, 반도체 트랜지스터의 전도체와의 자기정렬 접점을 형성하도록 기판을 처리하기 위한 방법으로서, 방법은, 기판 상에 반도체 트랜지스터의 게이트 전도체를 제공하는 단계; 게이트 전도체 상에 제1 유전체 캡을 제공하는 단계로서, 제1 유전체 캡은 제1 유전체 재료를 포함하는, 단계; 및 게이트 전도체의 양면 상에 트렌치 전도체를 제공하는 단계로서, 트렌치 전도체는 트랜지스터의 소스 및 드레인 영역과 접촉되는, 단계를 포함한다. 방법은, 기판 상에 제2 유전체 재료를 포함하는 막을 스핀 코팅함으로써, 트렌치 전도체 위에 제2 유전체 캡을 형성하는 단계로서, 제2 유전체 재료는 제1 유전체 재료와 상이하고, 제2 유전체 재료는 탄화규소(SiC)를 포함하는, 단계를 더 포함한다. 방법은, 유전체 층이 제1 유전체 캡 및 제2 유전체 캡 위에 증착되도록, 반도체 트랜지스터 상에 유전체 층을 증착하는 단계를 더 포함한다. 방법은, 게이트 전도체와의 자기정렬 게이트 접점을 형성하기 위해, 제1 유전체 캡 및 유전체 층의 부분을 에칭하는 단계를 더 포함한다. 방법은, 트렌치 전도체와의 자기정렬 소스 및 드레인 접점을 형성하기 위해, 제2 유전체 캡 및 유전체 층의 부분을 에칭하는 단계를 더 포함한다. 방법에 따라, 제2 유전체 캡은 자기정렬 게이트 접점을 형성하는 동안 트렌치 전도체의 노출을 방지하며, 제1 유전체 캡은 자기정렬 소스 및 드레인 접점을 형성하는 동안 게이트 전도체의 노출을 방지한다.
본원에 설명된 제2 실시형태에 대한 다양한 실시형태가 제공된다. 일 실시형태에서, 방법은, 트렌치 전도체 위에 리세스를 제공하는 단계를 더 포함하며, 기판 상의 제2 유전체 재료를 포함하는 막의 스핀 코팅은, 막으로 리세스를 충전시킨다. 방법의 다른 실시형태에서, 방법은, 막의 스핀 코팅 후에, 막을 평탄화하여 막의 과잉 부분을 제거함으로써, 트렌치 전도체 위에 제2 유전체 캡을 남기는 단계를 더 포함한다. 다른 실시형태에서, 방법은, 자기정렬 게이트 접점을 에칭하기 위해 사용되는 제1 에칭 공정이 탄화규소의 에칭률보다 제1 유전체 재료의 더 높은 에칭률을 가지며, 자기정렬 소스 및 드레인 접점을 에칭하기 위해 사용되는 제2 에칭 공정이 제1 유전체 재료의 에칭률보다 탄화규소의 더 높은 에칭률을 갖는 것을 포함한다. 방법의 일부 실시형태에서, 제2 에칭 공정은 염소계 플라즈마 에칭 화학(chemistry)을 포함한다. 방법의 일 실시형태에서, 제2 에칭 공정은 염소-산소(Cl2/O2) 플라즈마 에칭 화학을 포함한다. 방법의 일부 실시형태에서, 제1 에칭 공정은 플루오로메탄계 플라즈마 에칭 화학을 포함한다. 방법의 일부 실시형태에서, 제1 에칭 공정은 플루오로메탄-수소-아르곤(CH3F/H2/Ar) 플라즈마 에칭 화학을 포함한다. 방법의 일 실시형태에서, 제1 유전체 재료는 질화규소를 포함하며, 게이트 전도체와의 자기정렬 게이트 접점을 형성하기 위해 제1 유전체 캡 및 유전체 층의 부분을 에칭하는 단계는, 플루오로메탄계 플라즈마 에칭 화학을 사용하는 단계를 포함한다.
첨부된 도면과 함께 고려되는 이하의 설명을 참조함으로써 본 발명 및 이의 이점을 더 완전히 이해할 수 있으며, 첨부된 도면에서 유사한 참조 번호는 유사한 특징부를 나타낸다. 그러나, 첨부된 도면은 개시된 개념의 예시적인 실시형태만을 도시하므로 범위를 제한하는 것으로 간주되어서는 안되며, 개시된 개념에 대해 동일하게 효과적인 다른 실시형태가 허용될 수 있음을 유의해야 한다.
도 1은 본원에 설명된 방법 및 개선된 공정 흐름에 따라 형성된 자기정렬 접점을 포함하는 반도체 구조물(예를 들어, 트랜지스터)의 평면도이다.
도 2a 내지 도 2h는 도 1에 도시된 자기정렬 접점을 형성하기 위한 개선된 공정 흐름의 일 실시형태를 도시하는 단면도이다.
도 3은 도 2a 내지 도 2h에 도시된 개선된 공정 흐름에 따라 형성될 수 있는 자기정렬 접점의 일 실시예를 도시하는 도 1의 라인 3-3을 통하는 단면도이다.
도 4는 도 2a 내지 도 2h에 도시된 개선된 공정 흐름에 따라 형성될 수 있는 자기정렬 접점의 다른 실시예를 도시하는 도 1의 라인 4-4를 통하는 단면도이다.
도 5는 상이한 스핀온 탄화규소(SiC) 막과 예시적인 질화규소(SiN) 막 간의 에칭률 및 에칭 선택비를 비교하는 표이다.
도 6은 반도체 구조물 내에 자기정렬 접점을 형성하기 위한 방법의 일 실시형태를 도시하는 흐름도이다.
도 7은 반도체 트랜지스터의 전도체와의 자기정렬 접점을 형성하기 위한 방법의 일 실시형태를 도시하는 흐름도이다.
스핀온 탄화규소(SiC)를 사용하여 자기정렬 접점을 형성하기 위한 방법 및 개선된 공정 흐름이 본원에 제공된다. 보다 구체적으로, 개시된 방법 및 공정 흐름은, 플라즈마 기상 증착(PVD), 화학 기상 증착(CVD), 원자층 증착(ALD) 등을 통해 SiC 층을 증착하는 대신에, 적어도 하나의 다른 구조물을 위한 캡 층으로서 스핀온 SiC를 사용함으로써 자기정렬 접점을 형성한다. 다른 구조물은, 트렌치 전도체의 사용을 통해 제조된 소스 및 드레인 접점일 수 있다. 개시된 방법 및 공정 흐름은, 캡 층 재료로서 스핀온 SiC를 사용함으로써, 예를 들어 CVD에 의해 SiC가 증착되어 후속적으로 평탄화되는 경우 전형적으로 발생하는 문제를 감소시키거나 제거한다. 따라서, 개시된 방법 및 공정 흐름은, 결함을 감소시키고 수율을 개선함으로써, 자기정렬 접점을 형성하기 위한 통상적인 방법 및 공정 흐름을 개선한다.
스핀온 SiC 캡 층을 사용하여 자기정렬 접점을 형성하기 위한 본원에 설명된 기술은, 다양한 반도체 구조물 및 공정 흐름과 함께 사용될 수 있다. 본원에 제공된 예시적인 실시형태에서, 개시된 기술은, 반도체 트랜지스터를 위한 자기정렬 접점을 형성하기 위해 사용된다. 게이트, 소스 및 드레인 접점을 갖는 반도체 트랜지스터(예를 들어, 금속-산화물-반도체 전계 효과 트랜지스터, 또는 MOSFET)의 일 실시예가 도 1에 도시된다. 반도체 트랜지스터를 위한 자기정렬 접점(예를 들어, 자기정렬 게이트, 소스 및 드레인 접점)을 형성하기 위한 개선된 공정 흐름의 일 실시예는 도 2a 내지 도 2h에 도시된다. 그러나, 본원에 도시된 반도체 구조물 및 공정 흐름은 단지 예시적인 것일 뿐임을 인식할 것이며, 당업자는 본원에 설명된 기술의 이점을 달성할 수 있는 많은 다른 대안을 인식할 것이다. 일부 실시형태에서, 도 2a 내지 도 2h에 도시되고 본원에 설명되는 개선된 공정 흐름은, 다른 유형의 반도체 트랜지스터를 위한 자기정렬 접점을 형성하기 위해 사용될 수 있다. 다른 실시형태에서, 다른 유형의 반도체 구조물을 위한 자기정렬 접점을 형성하기 위해 유사한 공정 흐름이 사용될 수 있다.
본원에 설명된 기술을 수행하기 전에, 반도체 구조물을 형성하기 위해 사용되는 하나 이상의 층은, 도시된 구조물을 달성하기 위한 다양한 기판 공정 기술 중 어느 하나를 사용하여 기판 상에 제공될 수 있다. 본원에 개시된 기술과 함께 사용되는 기판은, 재료의 증착, 평탄화 및 에칭이 바람직한 임의의 기판일 수 있다. 예를 들어, 일 실시형태에서, 기판은, 하나 이상의 반도체 공정 층(이들 모두가 함께 기판에 포함될 수 있음)이 그 위에 형성된 반도체 기판일 수 있다. 일 실시형태에서, 기판은, 기판 공정 당업계에 모두 알려져 있는, 다양한 구조물 및 층을 산출하는 다수의 반도체 공정 단계를 거친 기판일 수 있다. 일 실시형태에서, 기판은, 베이스 기판 내에 및/또는 상에 형성된 다양한 구조물 및 층을 포함하는 반도체 웨이퍼일 수 있다.
도 1은 본원에 설명된 기술에 따라 형성된 복수의 자기정렬 접점을 포함하는 반도체 구조물(100)을 갖는 기판의 평면도이다. 도 1에 도시된 반도체 구조물(100)은, 자기정렬 접점을 갖는 반도체 구조물(예를 들어, MOSFET 트랜지스터)의 일 실시예로서 제공된다. 반도체 구조물(100), 및 반도체 구조물(100)을 형성하기 위해 사용된 다양한 층은 단지 예시적인 것일 뿐임을 인식할 것이다. 따라서, 본원에 개시된 기술의 이점을 여전히 달성하면서, 대안적인 층 및 재료, 그리고 그러한 층 및 재료를 형성하기 위한 대안적인 공정 흐름이 사용될 수 있다.
도 1에 도시된 반도체 구조물(100)은, 자기정렬 게이트 접점(120), 및 자기정렬 소스 및 드레인 접점(125)을 갖는 반도체 트랜지스터(예를 들어, MOSFET 트랜지스터)이다. 도 1에 도시된 예시적인 실시형태에서, 반도체 구조물(100)의 상이한 평면 내에 각각의 접점(즉, 게이트 접점(120) 및 소스 및 드레인 접점(125))을 형성함으로써, 트랜지스터 치수가 감소된다. 따라서, 도 1에 도시된 바와 같이, 각각의 자기정렬 게이트 접점(120) 및 2개의 자기정렬 소스 드레인 접점(125)은 서로 오프셋된다. 그러나, 본원에 개시된 기술은 도 1에 도시된 예시적인 실시형태로 제한되지 않으며, 반도체 구조물(100)의 동일한 평면 내에 둘 이상의 자기정렬 접점이 형성되는 경우에도 사용될 수 있음을 인식할 것이다.
다시 도 1을 참조하면, 측벽 스페이서(110)를 갖는 하부 트랜지스터 게이트(105)와의 자기정렬 게이트 접점(120)이 형성된다. 트랜지스터 게이트(105)는, 전도성 재료, 예를 들어, 폴리실리콘 또는 이의 규화물, 금속 재료(티타늄, 탄탈럼, 하프늄, 백금, 및 알루미늄을 포함함) 또는 금속 합금 등으로 형성된다. 트랜지스터 게이트(105)를 형성하기 위해 사용되는 다른 재료는, 금속 질화물(질화티타늄, 질화탄탈럼, 및 티타늄 알루미늄 질화물을 포함함), 금속 산화물(산화이리듐 및 산화루테늄을 포함함), 금속 규화물(티타늄 규화물, 니켈 규화물, 및 텅스텐 규화물을 포함함)을 포함하지만, 이에 제한되지 않는다. 반면에, 측벽 스페이서(110)는 전형적으로, 예를 들어, 산화물(예를 들어, 산화규소) 또는 로우(low)-K 유전체 재료와 같은, 유전체 재료로 형성된다. 측벽 스페이서(110)를 형성하기 위해 사용되는 다른 예시적인 재료는, 붕소 탄소 도핑된 질화규소(SiBCN), 탄소 도핑된 질화규소(SiCN), 질화규소(SiN), 또는 산질화규소(SiON)를 포함하는 다양한 재료를 포함하지만, 이에 제한되지 않는다. 실시예가 본원에 제공되지만, 트랜지스터 게이트(105) 및 측벽 스페이서(110)는 임의의 알려진 재료 및/또는 공정을 사용하여 형성될 수 있음을 인식한다.
후속적으로 형성되는 반도체 트랜지스터의 소스 및 드레인 영역 위에 차례로 형성되는, 하부 트렌치 전도체(215)에 대해 트랜지스터 게이트(105)의 각각의 면 상에 자기정렬 소스 및 드레인 접점(125)이 형성된다. 트렌치 전도체(215)는 일반적으로 금속 또는 금속 합금과 같은 전도성 재료로 형성된다. 트렌치 전도체(215)를 형성하기 위해 사용되는 예시적인 재료는, 텅스텐(W), 코발트(Co), 및 루테늄(Ru)을 포함하지만, 이에 제한되지 않는다. 실시예가 본원에 제공되지만, 트렌치 전도체(215)는 다양한 알려진 공정에 의해 형성된 임의의 알려진 전도성 재료를 사용하여 형성될 수 있음을 인식한다.
도 2a 내지 도 2h는 본원에 설명된 기술에 따라 반도체 구조물을 위한 자기정렬 접점을 형성하기 위한 개선된 공정 흐름의 일 실시예를 도시한다. 보다 구체적으로, 도 2a 내지 도 2h는 도 1에 도시된 예시적인 트랜지스터를 위한 자기정렬 게이트, 소스 및 드레인 접점을 형성하기 위한 개선된 공정 흐름을 도시한다. 특정 반도체 구조물(예를 들어, MOSFET 트랜지스터)을 위한 공정 흐름이 도 2a 내지 도 2h에 도시되지만, 다른 유형의 트랜지스터 및 다른 유형의 반도체 구조물을 위한 자기정렬 접점을 형성하기 위해 유사한 공정 흐름이 어떻게 사용될 수 있는지를 당업자라면 인식할 것이다.
도 2a는 도 1에 도시된 반도체 구조물(100)을 통하는 단면도로서, 하나 이상의 하부 층(205) 위에 형성된 복수의 게이트 전도체(105A)를 도시한다. 하부 층(205)은, 트랜지스터를 형성하기 위해 전형적으로 사용되는 임의의 수 및/또는 유형의 층 및/또는 구조물을 포함할 수 있다. 예를 들어, 일반적으로 하부 층(205)은, 하나 이상의 반도체 공정 층이 그 위에 형성된 기판을 포함할 수 있다. 복수의 트랜지스터를 위한 소스/드레인 영역이 기판 내에 형성될 수 있으며, 도 2a에 도시된 게이트 전도체(105A)는 각각의 소스/드레인 영역 사이의 기판 상에 형성될 수 있다. 또한, 하부 층(205)은, 예를 들어, 기판과 각각의 게이트 전도체(105A) 사이에 형성된 게이트 산화물 층과 같은, 다른 층을 포함할 수 있다.
위에 언급된 바와 같이 그리고 도 1에 도시된 바와 같이, 게이트 전도체 재료는, 반도체 구조물(100)의 일부로서 기판 상에 형성될 수 있다. 게이트 전도체 재료 위에, 게이트 상부 유전체 재료가 형성될 수 있다. 그 다음, 게이트 전도체 재료 및 게이트 상부 유전체 재료가 패터닝되어, 도 2a에 도시된 바와 같이, 게이트 전도체(105A) 및 게이트 캡(105B)을 생성할 수 있다. 측벽 스페이서(110)는, 도 2a에 도시된 바와 같이, 각각의 게이트 전도체(105A)의 측벽을 따라 형성된다. 측벽 스페이서(110)(도 2a 참조)를 형성하기 위해, 유전체 재료 층이 반도체 구조물(100) 상에 증착될 수 있으며, 다양한 알려진 스페이서 에칭 공정 중 어느 하나를 사용하여 에칭될 수 있다. 게이트 캡(105B)을 형성하기 위해 사용되는 예시적인 재료는, SiN, SiCN, 또는 탄소 도핑된 산화규소(SiCO)를 포함하지만, 이에 제한되지 않는다.
도 2a에 도시된 바와 같이, 게이트 전도체(105A), 게이트 캡(105B) 및 측벽 스페이서(110) 위의 반도체 구조물(100) 상에 제1 유전체 층(210)이 증착될 수 있다. 제1 유전체 층(210)은 산화물, 예를 들어, 이산화규소(SiO2), SiCO, 또는 다른 유전체일 수 있다. 제1 유전체 층(210)은 다양한 알려진 공정 중 어느 하나를 사용하여 증착될 수 있다.
도 2b에서, 제1 유전체 층(210)이 에칭되어, 게이트 전도체(105A)의 측벽 스페이서(110)와 자기정렬된 트렌치 접점(115)을 형성한다. 제1 유전체 층(210) 위에 패터닝 층(도시되지 않음)을 제공하고, 트렌치 접점을 형성하도록 패터닝 층에 의해 노출된 유전체 층의 부분을 에칭함으로써, 트렌치 접점(115)이 형성될 수 있다. 트렌치 접점(115)은 다양한 알려진 에칭 공정 중 어느 하나를 사용하여 에칭될 수 있다. 일 실시형태에서, 트렌치 접점(115)을 에칭하기 위해 사용되는 에칭 화학은, 제1 유전체 층(210)의 더 높은 에칭률, 및 게이트 캡(105B)을 형성하는 재료(예를 들어, SiN)의 더 낮은 에칭률을 가질 수 있으므로, 게이트 캡(105B)은, 하부 게이트 전도체(105A)를 보호하는, 트렌치 접점 동안의 에칭 정지 층으로 작용할 수 있다.
도 2c에서, 트렌치 전도체(215)로 트렌치 접점(115)을 충전하도록, 반도체 구조물(100) 상에 트렌치 전도체 재료가 증착된다. 일 실시형태에서, 트렌치 전도체(215) 재료는 텅스텐(W)일 수 있거나, 트렌치 전도체를 형성하기 위해 통상적으로 사용되는 다른 전도성 재료(예를 들어, 코발트 또는 루테늄)일 수 있다. 트렌치 전도체(215) 재료는 다양한 알려진 공정 중 어느 하나를 사용하여 증착될 수 있다.
과잉 트렌치 전도체(215) 재료는, 도 2d의 평탄화 공정(예를 들어, CMP)에 의해 또는 다른 방법에 의해 제거된다. 그 다음, 트렌치 전도체(215)는 도 2e의 에칭 공정에 의해 추가로 함입될 수 있다. 도 2e에 도시된 트렌치 전도체 리세스(220)를 형성하기 위해, 다양한 알려진 에칭 공정 중 어느 하나를 사용하여, 트렌치 전도체(215) 재료(예를 들어, W)가 에칭될 수 있다. 일 실시형태에서, 트렌치 전도체 리세스(220)를 에칭하기 위해 사용되는 에칭 공정은 습식 에칭 또는 건식 에칭일 수 있다. 일 실시예에서, 건식 염소계 화학이 사용될 수 있다.
도 2f에서, 스핀온 SiC 층(225A)이 반도체 구조물(100) 상에 형성된다. 당업계에 알려져 있는 바와 같이, 코팅 재료는, 균일한 스핀온 층(또는 막)을 형성하도록 기판 또는 표면에 "스핀온(spun-on)"될 수 있다. 재료를 스핀 코팅하는 것은, 커버리지 및 평탄화에 있어서 이의 균일성을 향상시키며, 균일한 얇은 층을 기판에 증착하기 위해 통상적으로 사용되는 절차이다. 일반적으로, 저속으로 스피닝되거나 전혀 스피닝되지 않는 기판의 중심에 소량의 코팅 재료가 도포된다. 그 다음, 원심력에 의해 코팅 재료를 확산시키기 위해, 기판이 고속으로 회전된다. 원하는 두께의 층이 달성될 때까지, 유체가 기판의 에지로 스핀 오프(spin off)되는 동안, 회전이 계속된다. 일반적으로 휘발성이고 동시에 스피닝 공정 동안 증발하는 용제가 코팅 재료에 포함될 수 있다. 전형적으로, 스피닝의 각속도가 더 높을수록, 층은 더 얇아진다. 또한, 층의 두께는, 용제 및 용액의 점도 및 농도와 같은, 코팅 재료의 재료 특성에 따라 좌우된다.
얇은 층을 형성하는 기능과 더불어, 스핀온 코팅은 갭을 충전하는 이들의 기능으로 알려져 있다. 스핀온 공정을 사용하여 스핀온 SiC 층(225A)을 형성함으로써, 탄화규소 재료가 기판 상의 트렌치 전도체 리세스(220) 및 다른 토포그래피(topography)(도시되지 않음)를 완전히 충전하도록 보장하므로, 리세스 내의 보이드 형성을 방지한다. 본원에 설명된 기술은, 스핀온 탄화규소 층을 형성하기 위해 기판 상에 스핀온되는 다양한 재료와 함께 사용될 수 있다. 사용되는 재료는, 메틸 실세스퀴옥산(MSQ) 또는 폴리카보실란(PCS)을 포함할 수 있지만, 이에 제한되지 않는다.
도 2f에 도시된 바와 같이, 반도체 구조물(100) 상에 스핀온 SiC 층(225A)이 형성된 후에, 평탄화 공정(예를 들어, CMP)을 사용하여, 스핀온 SiC 층(225A)의 과잉 부분을 제거함으로써, 도 2g에 도시된 바와 같이, 트렌치 전도체(215) 상에 유전체 캡 층(즉, 트렌치 캡(225B))을 형성할 수 있다. 본원에 설명된 기술은 특정 평탄화 공정으로 제한되지 않기 때문에, 다른 평탄화 공정이 사용될 수 있다. 그러나, CMP와 관련하여, 스핀온 SiC 층(225A)이 (예를 들어 CVD 형성된 SiC 층과 비교하여) CMP 평탄화를 위해 더 적합하기 때문에, CVD SiC를 평탄화하는 경우보다 스핀온 SiC 층(225A)을 평탄화하는 경우 더 적은 결함이 발생한다.
트렌치 캡(225B)이 형성된 후에, 도 2h에 도시된 바와 같이, 제2 유전체 층(230)이 반도체 구조물(100) 상에 증착될 수 있다. 제2 유전체 층(230)은 층간 유전체(ILD) 막으로서, 반도체 구조물(100)의 전도성 영역(예를 들어, 게이트 전도체(105A) 및 트렌치 전도체(215))을 후속적으로 형성된 다른 상부 전도체 층과 전기적으로 절연시키기 위해 사용된다. 제2 유전체 층(230)은, 산화물, 예를 들어, 이산화규소(SiO2), 탄소 도핑된 산화규소, 또는 불소 도핑된 산화규소일 수 있다. 제2 유전체 층(230)은 다양한 알려진 공정 중 어느 하나를 사용하여 증착될 수 있다.
제2 유전체 층(230)이 증착된 후에, 도 3 및 도 4에 도시된 바와 같이, 제2 유전체 층(230)을 에칭하여 반도체 구조물(100)의 전도성 영역(예를 들어, 게이트 전도체(105A) 및 트렌치 전도체(215))과의 자기정렬 접점을 형성하기 위해, 하나 이상의 에칭 공정이 수행될 수 있다. 도 3은 도 1의 라인 3-3을 통하는 단면도를 제공하는 것으로서, 트렌치 전도체(215)와의 소스 및 드레인 접점(125)을 형성하기 위해 제2 유전체 층(230)이 어떻게 에칭될 수 있는지를 도시한다. 도 3에 도시된 소스 및 드레인 접점(125)은 도면 단순화를 위해 반도체 구조물(100)의 동일한 단면 또는 평면 내에 도시된다. 위에 언급되고 도 1에 도시된 바와 같이, 소스 및 드레인 접점(125)은, 일부 실시형태에서, 반도체 구조물(100)의 2개의 상이한 평면 내에 위치될 수 있다. 도 4는 도 1의 라인 4-4를 통하는 단면도를 제공하는 것으로서, 게이트 전도체(105A)와의 게이트 접점(120)을 형성하기 위해 제2 유전체 층(230)이 어떻게 에칭될 수 있는지를 도시한다.
도면에 도시되지는 않지만, 제2 유전체 층(230) 위에 패터닝 층을 제공하고, 게이트, 소스 및 드레인 접점을 형성하도록 패터닝 층에 의해 노출된 제2 유전체 층의 부분을 에칭함으로써, 게이트 접점(120) 및 소스 및 드레인 접점(125)이 각각 형성될 수 있다. 게이트 접점(120)을 에칭하기 위해 사용된 패터닝 층은, 소스 및 드레인 접점(125)을 에칭하기 위해 사용된 패터닝 층과 상이할 수 있다. 예를 들어, 제1 패터닝 층(도시되지 않음)이 위에 형성될 수 있고, 게이트 접점(120)을 형성하도록 제1 패터닝 층에 의해 노출된 제2 유전체 층(230)의 부분을 에칭하기 위해 사용될 수 있으며, 제2 패터닝 층(도시되지 않음)이 위에 형성될 수 있고, 소스 및 드레인 접점(125)을 형성하도록 제2 패터닝 층에 의해 노출된 제2 유전체 층(230)의 부분을 에칭하기 위해 사용될 수 있다. 또한, 패터닝 층의 순서는 그 반대도 마찬가지일 수 있다. 게이트 접점(120) 및 소스 및 드레인 접점(125)은, 다양한 알려진 에칭 공정 중 어느 하나를 사용하여 에칭될 수 있다. 일 실시형태에서, 임의의 적합한 플라즈마 에칭 화학을 사용하여 게이트 접점(120) 및 소스 및 드레인 접점(125)을 에칭하기 위해, 하나 이상의 건식 에칭 또는 플라즈마 에칭 공정이 사용될 수 있다.
바람직한 일 실시형태에서, 소스 및 드레인 접점(125)을 에칭하기 위해 사용되는 플라즈마 에칭 화학은, 트렌치 캡(225B)을 형성하기 위해 사용되는 SiC 재료 및 제2 유전체 층(230)의 더 높은 에칭률, 및 게이트 캡(105B)을 형성하기 위해 사용되는 SiN 재료의 더 낮은 에칭률을 가질 수 있다. 따라서, 소스 및 드레인 접점(125)을 에칭하기 위해 사용되는 에칭은, SiN 게이트 캡과 비교하여, SiC 트렌치 캡을 선택적으로 에칭하는 에칭을 제공한다. 소스 및 드레인 접점 영역 내에 모든 제2 유전체 층 및 SiC 재료를 통하여 에칭하기 위해 공통 에칭 단계가 사용될 수 있거나, 다수의 단계가 사용될 수 있음을 유의한다(예를 들어, 마지막 단계는, SiC 및 SiN 재료 간의 높은 선택비를 제공하는 단계임). 일 실시예에서, SiC 및 SiN 층 상에 정지되는 제2 유전체 층(230)이 C4F8/O2/Ar 화학을 사용하여 에칭될 수 있다. 그 다음, SiC를 에칭하기 위해, 에칭이 염소계 에칭 화학으로 전환될 수 있다. 일 실시형태에서, 소스 및 드레인 접점(125)을 에칭하기 위해, 염소계 플라즈마가 사용될 수 있다. 염소계 플라즈마 에칭 화학의 실시예는 염소-산소(Cl2/O2) 플라즈마 에칭 화학을 포함하지만, 이에 제한되지 않는다. 이러한 방식으로, 사용된 에칭이 게이트 위에 제공된 캡 보호물에 부정적인 영향을 주지 않으면서, 소스 및 드레인 접점이 에칭될 수 있다.
바람직한 일 실시형태에서, 게이트 접점(120)을 에칭하기 위해 사용되는 플라즈마 에칭 화학은, 게이트 캡(105B)을 형성하기 위해 사용되는 SiN 재료 및 제2 유전체 층(230)의 더 높은 에칭률, 및 트렌치 캡(225B)을 형성하기 위해 사용되는 SiC 재료의 더 낮은 에칭률을 가질 수 있다. 일 실시형태에서, 게이트 접점(120)을 에칭하기 위해, 플루오로메탄(CH3F)계 플라즈마가 사용될 수 있다. CF4, CHF3, CH2F2 등과 같은, 다른 플루오로카본이 사용될 수 있다. 플루오로메탄계 플라즈마 에칭 화학의 실시예는 플루오로메탄-수소-아르곤(CH3F/H2/Ar) 플라즈마 에칭 화학을 포함하지만, 이에 제한되지 않는다. 소스 및 드레인 접점 에칭과 관련하여 전술한 바와 유사하게, 게이트 접점 에칭은, 소스 및 드레인 접점 영역 내의 SiN 재료 및 제2 유전체 층 둘 모두를 에칭하기 위해 하나의 공통 화학을 사용하여 수행될 수 있거나, 다수의 단계가 사용될 수 있다(예를 들어, 마지막 단계는, SiN 및 SiC 재료 간의 높은 선택비를 제공하는 단계임). 이러한 방식으로, 사용된 에칭이 소스 및 드레인 영역의 트렌치 전도체 위에 제공된 캡 보호물에 부정적인 영향을 주지 않으면서, 게이트 접점이 에칭될 수 있다.
트렌치 캡(225)을 형성하기 위해 사용될 수 있는 상이한 스핀온 탄화규소(SiC) 막과, 게이트 캡(105B)을 형성하기 위해 사용되는 예시적인 질화규소(SiN) 막 간의 에칭률 및 에칭 선택비를 비교하기 위한 표(500)가 도 5에 제공된다. 도시된 표에서, 3개의 상이한 스핀온 탄화규소(SiC) 막의 에칭률(nm/분 단위로 표현됨) 및 에칭 선택비(SiC/SiN)는, 염소계 에칭 및 플루오로메탄계 에칭을 위한 예시적인 질화규소(SiN) 막의 에칭률(nm/분 단위로 표현됨) 및 에칭 선택비(SiN/SiC)와 비교된다.
도 5에 도시된 결과를 생성하기 위해, 3개의 상이한 스핀온 탄화규소 막(SiC_1, SiC_2 및 SiC_3)이 연구를 위해 선택되었다. 표에 도시된 탄화규소 막은, 온도, 시간, 질소 대 공기 대 산화제 레벨 등에 대한 다양한 공정 조건 변화로부터 획득된 상이한 실리콘 대 탄소 비율을 갖는 재료를 포함한다. 위에 언급되고 표에 도시된 바와 같이, 염소계 플라즈마 에칭 화학(예를 들어, Cl2/O2)을 사용하여, SiC 트렌치 캡(225B)을 에칭하여 소스 및 드레인 접점(125)을 형성하였으며, 플루오로메탄계 플라즈마 에칭 화학(예를 들어, CH3F/H2/Ar)을 사용하여, SiN 게이트 캡(105B)을 에칭하여 게이트 접점(120)을 형성하였다.
도시된 표에 나타낸 바와 같이, 염소계 플라즈마 에칭 화학(예를 들어, Cl2/O2)으로 SiC_3을 에칭하는 경우, SiC_3 막은, SiN 게이트 캡(105B)에 대한 초고속 에칭률(374.3 nm/분) 및 매우 높은 에칭 선택비(120:1)를 나타낸다. SiC_3과 SiN 간의 높은 선택비에 따라, SiN 게이트 캡(105B)이 하부 게이트 전도체(105A)를 위한 캡 보호를 제공하도록 보장하므로, 소스 및 드레인 접점의 자기정렬 형성을 가능하게 한다. 플루오로메탄계 플라즈마 에칭 화학(예를 들어, CH3F/H2/Ar)을 사용하여 SiN을 에칭하는 경우, SiN 막은 15.9 nm/분의 더 높은 에칭률을 가지며, SiC_3는 1.8 nm/분의 더 낮은 에칭률을 갖는다. 따라서, SiC_3과 SiN 간에 높은 에칭 선택비(8.8:1)가 제공된다. 따라서, SiC 트렌치 캡(225B)은 하부 트렌치 전도체에 대한 캡 보호를 제공함으로써, 게이트 접점의 자기정렬 형성을 가능하게 한다.
또한, 도 4의 표(500)는 막(SiC_1 및 SiC_2)을 사용하는 경우의 에칭률을 도시한다. 표에서 언급된 바와 같이, 두 막 모두는, 염소계 에칭의 경우 (SiN과 비교하여) 더 높은 에칭률, 및 플루오로메탄계 에칭의 경우 (SiN과 비교하여) 더 낮은 에칭률을 유사하게 나타낸다. 따라서, SiC_1 및 SiC_2는, 소스 및 드레인 접점 에칭 단계 및 게이트 접점 에칭 단계에서 사용하기 위한 원하는 선택비를 또한 제공한다.
도 6 및 도 7은 본원에 설명된 기술을 사용하는 예시적인 방법의 실시형태를 도시한다. 도 6 및 도 7에 도시된 실시형태는 단지 예시적인 것일 뿐이며, 추가적인 방법이 본원에 설명된 기술을 사용할 수 있음을 인식할 것이다. 또한, 설명된 단계는 배타적인 것으로 의도되지 않기 때문에, 추가적인 공정 단계가 도 6 및 도 7에 도시된 방법에 추가될 수 있다. 더욱이, 상이한 순서로 수행될 수 있거나/수행될 수 있고 다양한 단계가 조합하여 또는 동시에 수행될 수 있기 때문에, 단계의 순서는 도면에 도시된 순서로 제한되지 않는다.
도 6은 기판 상에서 그 내부에 자기정렬 접점을 형성하기 위한 방법의 일 실시형태를 도시한다. 방법은, 기판 상에 복수의 제1 전도체를 제공하는 단계(605); 기판 상에 복수의 제2 전도체를 제공하는 단계(610); 및 복수의 제1 전도체 위에 제1 캡 층을 제공하는 단계(615)를 포함하며, 제1 캡 층은 제1 유전체 재료를 포함한다. 방법은, 복수의 제2 전도체 위에 제2 캡 층을 형성하는 단계(620)를 더 포함하며, 제2 캡 층은 기판 상에 제2 유전체 재료를 스핀 코팅함으로써 형성되고, 제2 유전체 재료는 제1 유전체 재료와 상이하며, 제2 유전체 재료는 탄화규소(SiC)를 포함한다. 방법은, 유전체 층이 제1 캡 층 및 제2 캡 층 상에 형성되도록, 기판 상에 유전체 층을 형성하는 단계(625)를 더 포함한다. 방법은, 제1 전도체와의 복수의 제1 자기정렬 접점을 형성하기 위해, 제1 에칭 공정을 사용하여, 유전체 층 위에 형성된 제1 마스킹 패턴에 따라, 제1 캡 층 및 유전체 층의 부분을 에칭하는 단계(630)를 더 포함한다. 추가적으로, 방법은, 제2 전도체와의 복수의 제2 자기정렬 접점을 형성하기 위해, 제2 에칭 공정을 사용하여, 유전체 층 위에 형성된 제2 마스킹 패턴에 따라, 제2 캡 층 및 유전체 층의 부분을 에칭하는 단계(635)를 가지며, 제2 캡 층은 제1 에칭 공정 동안 제2 전도체의 노출을 방지하고, 제1 캡 층은 제2 에칭 공정 동안 제1 전도체의 노출을 방지한다.
도 7은 반도체 트랜지스터의 전도체와의 자기정렬 접점을 형성하기 위한 방법의 일 실시형태를 도시한다. 도시된 실시형태에서, 방법(400)은, 반도체 트랜지스터(예를 들어, 금속-산화물-반도체 전계 효과 트랜지스터, 또는 MOSFET)를 위한 자기정렬 접점(예를 들어, 자기정렬 게이트, 소스 및 드레인 접점)을 형성하기 위해 사용된다. 그러나, 당업자는 다른 유형의 트랜지스터 및 다른 유형의 반도체 구조물을 위한 자기정렬 접점을 형성하기 위해 유사한 방법 단계가 어떻게 사용될 수 있는지를 인식할 것이다. 도 7에 도시된 바와 같이, 방법은, 기판 상에 반도체 트랜지스터의 게이트 전도체를 제공하는 단계(705); 게이트 전도체 상에 제1 유전체 캡을 제공하는 단계(710)로서, 제1 유전체 캡은 제1 유전체 재료를 포함하는, 단계(710); 및 게이트 전도체의 양면 상에 트렌치 전도체를 제공하는 단계(715)를 포함하며, 트렌치 전도체는 트랜지스터의 소스 및 드레인 영역과 접촉된다. 방법은, 기판 상에 제2 유전체 재료를 포함하는 막을 스핀 코팅함으로써, 트렌치 전도체 위에 제2 유전체 캡을 형성하는 단계(720)를 더 포함하며, 제2 유전체 재료는 제1 유전체 재료와 상이하고, 제2 유전체 재료는 탄화규소(SiC)를 포함한다. 방법은, 유전체 층이 제1 유전체 캡 및 제2 유전체 캡 위에 증착되도록, 반도체 트랜지스터 상에 유전체 층을 증착하는 단계(725)를 더 포함한다. 방법은, 게이트 전도체와의 자기정렬 게이트 접점을 형성하기 위해, 제1 유전체 캡 및 유전체 층의 부분을 에칭하는 단계(630)를 더 포함한다. 방법은, 트렌치 전도체와의 자기정렬 소스 및 드레인 접점을 형성하기 위해, 제2 유전체 캡 및 유전체 층의 부분을 에칭하는 단계(635)를 더 포함하며, 제2 유전체 캡은 자기정렬 게이트 접점을 형성하는 동안 트렌치 전도체의 노출을 방지하고, 제1 유전체 캡은 자기정렬 소스 및 드레인 접점을 형성하는 동안 게이트 전도체의 노출을 방지한다.
본 명세서 전반에 걸쳐서 "일 실시형태" 또는 "실시형태"라는 언급은 실시형태와 관련하여 설명된 구체적인 특징, 구조, 재료, 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함됨을 의미하지만, 이들이 모든 실시형태에 존재한다는 것을 의미하지 않음을 유의한다. 따라서, 본 명세서 전반에 걸친 다양한 곳에서 "일 실시형태에서" 또는 "실시형태에서"라는 문구의 출현은 반드시 본 발명의 동일한 실시형태를 지칭하는 것은 아니다. 또한, 구체적인 특징, 구조, 재료, 또는 특성은 하나 이상의 실시형태에서 임의의 적합한 방식으로 조합될 수 있다. 다양한 추가적인 층 및/또는 구조물이 다른 실시형태에 포함될 수 있거나/포함될 수 있고, 설명된 특징이 다른 실시형태에서 생략될 수 있다.
본원에 사용된 바와 같은 "기판"이라는 용어는 재료가 그 위에 형성된 기재 또는 구조물을 의미하고 포함한다. 기판은 단일 재료, 상이한 재료의 복수의 층, 그 안에 상이한 구조물 또는 상이한 재료의 영역을 갖는 층 또는 층들 등을 포함할 수 있음을 이해할 것이다. 이러한 재료는 반도체, 절연체, 전도체, 또는 이들의 조합물을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 하나 이상의 층, 구조물 또는 영역이 그 위에 형성된 반도체 기판 또는 금속 전극일 수 있다. 기판은 통상적인 실리콘 기판, 또는 반도체 재료의 층을 포함하는 다른 벌크 기판일 수 있다. 본원에서 사용된 바와 같은 "벌크 기판"이라는 용어는 실리콘 웨이퍼 뿐만 아니라, 실리콘-온-글라스(“SOG”) 기판 및 실리콘-온-사파이어("SOS") 기판과 같은, 실리콘-온-절연체("SOI") 기판, 베이스 반도체 토대 상의 실리콘의 에피택셜 층, 그리고 실리콘-게르마늄, 게르마늄, 갈륨 비소, 질화 갈륨, 및 인화 인듐과 같은 다른 반도체 또는 광전자 재료를 의미하고 포함한다. 기판은 도핑될 수 있거나 도핑되지 않을 수 있다.
기판을 처리하기 위한 시스템 및 방법이 다양한 실시형태에서 설명된다. 기판은 소자, 특히 반도체 또는 다른 전자 소자의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 반도체 기판과 같은 베이스 기판 구조물, 또는 박막과 같이 베이스 기판 구조물 상에 있거나 위에 놓이는 층일 수 있다. 따라서, 기판은 패터닝된 또는 패터닝되지 않은 임의의 특정한 베이스 구조물, 하부층 또는 상부층으로 제한되는 것으로 의도되는 것이 아니라, 오히려 임의의 그러한 층 또는 베이스 구조물, 그리고 층 및/또는 베이스 구조물의 임의의 조합물을 포함하는 것으로 고려된다.
관련 기술 분야의 당업자는 다양한 실시형태가 하나 이상의 특정 세부 사항 없이 실시될 수 있거나, 다른 대체 및/또는 추가적인 방법, 재료, 또는 구성 요소와 함께 실시될 수 있음을 인식할 것이다. 다른 경우에, 잘 알려진 구조, 재료, 또는 작업은 본 발명의 다양한 실시형태의 양태를 불명료하게 하는 것을 방지하기 위해 상세히 도시되거나 설명되지 않는다. 유사하게, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해 구체적인 수, 재료, 및 구성이 상술된다. 그럼에도 불구하고, 본 발명은 구체적인 세부 사항 없이 실시될 수 있다. 또한, 도면에 도시된 다양한 실시형태는 예시적인 표현이며, 반드시 일정한 비율로 도시된 것은 아니라는 점을 이해한다.
설명된 시스템 및 방법의 추가적인 변형예 및 대안적인 실시형태는 본 설명을 고려하는 당업자에게 명백할 것이다. 따라서, 설명된 시스템 및 방법은 이러한 예시적인 방식으로 제한되지 않음을 인식할 것이다. 본원에서 도시되고 설명된 시스템 및 방법의 형태는 예시적인 실시형태로 간주되어야 함을 이해해야 한다. 구현예에서 다양한 변경이 이루어질 수 있다. 따라서, 본 발명은 구체적인 실시형태를 참조하여 본원에 설명되지만, 본 발명의 범위를 벗어나지 않고 다양한 변형 및 변경이 이루어질 수 있다. 따라서, 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 하며, 이러한 변형은 본 발명의 범위 내에 포함되는 것으로 의도된다. 또한, 구체적인 실시형태와 관련하여 본원에서 설명된 문제에 대한 임의의 이점, 장점, 또는 솔루션은, 임의의 또는 모든 청구항의 중요한, 필요한 또는 필수적인 특징 또는 요소로 해석되도록 의도되지 않는다.

Claims (20)

  1. 기판 상에 자기정렬 접점을 형성하기 위한 방법으로서,
    상기 기판 상에 복수의 제1 전도체를 제공하는 단계;
    상기 기판 상에 복수의 제2 전도체를 제공하는 단계;
    상기 복수의 제1 전도체 위에 제1 캡 층을 제공하는 단계로서, 상기 제1 캡 층은 제1 유전체 재료를 포함하는, 단계;
    상기 복수의 제2 전도체 위에 제2 캡 층을 형성하는 단계로서, 상기 제2 캡 층은 상기 기판 상에 제2 유전체 재료를 스핀 코팅함으로써 형성되고, 상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이하며, 상기 제2 유전체 재료는 탄화규소(SiC)를 포함하는, 단계;
    유전체 층이 상기 제1 캡 층 및 상기 제2 캡 층 상에 형성되도록, 상기 기판 상에 상기 유전체 층을 형성하는 단계;
    상기 제1 전도체와의 복수의 제1 자기정렬 접점을 형성하기 위해, 제1 에칭 공정을 사용하여, 상기 유전체 층 위에 형성된 제1 마스킹 패턴에 따라, 상기 제1 캡 층 및 상기 유전체 층의 부분을 에칭하는 단계; 및
    상기 제2 전도체와의 복수의 제2 자기정렬 접점을 형성하기 위해, 제2 에칭 공정을 사용하여, 상기 유전체 층 위에 형성된 제2 마스킹 패턴에 따라, 상기 제2 캡 층 및 상기 유전체 층의 부분을 에칭하는 단계를 포함하며,
    상기 제2 캡 층은 상기 제1 에칭 공정 동안 상기 제2 전도체의 노출을 방지하고, 상기 제1 캡 층은 상기 제2 에칭 공정 동안 상기 제1 전도체의 노출을 방지하는,
    기판 상에 자기정렬 접점을 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 유전체 재료는 질화규소(SiN)를 포함하는, 방법.
  3. 제1항에 있어서,
    상기 방법은, 상기 제2 캡 층이 형성된 후에, 상기 제2 캡 층을 평탄화하여, 상기 제2 캡 층의 과잉 부분을 제거하고, 상기 복수의 제2 전도체 상에 복수의 제2 유전체 캡을 형성하는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서,
    상기 복수의 제2 전도체 위에 리세스를 제공하는 단계를 더 포함하며,
    기판 상의 상기 제2 유전체 재료의 상기 스핀 코팅은, 상기 제2 유전체 재료로 상기 리세스를 충전시키는, 방법.
  5. 제4항에 있어서,
    상기 방법은, 상기 제2 캡 층이 형성된 후에, 상기 제2 캡 층을 평탄화하여, 상기 제2 캡 층의 과잉 부분을 제거하고, 상기 복수의 제2 전도체 상에 복수의 제2 유전체 캡을 형성하는 단계를 더 포함하는, 방법.
  6. 제4항에 있어서,
    상기 방법은, 상기 기판 상에 상기 제2 유전체 재료를 스피닝함으로써, 상기 복수의 제2 유전체 캡 내의 보이드 형성을 방지하는, 방법.
  7. 제4항에 있어서,
    상기 방법은, 상기 기판 상에 상기 제2 유전체 재료를 스피닝함으로써, 상기 제2 캡 층을 평탄화하는 경우 발생하는 상기 복수의 제2 유전체 캡 내에 발생하는 결함을 감소시키거나 제거하는, 방법.
  8. 제1항에 있어서,
    상기 제1 에칭 공정은 상기 탄화규소의 에칭률보다 상기 제1 유전체 재료의 더 높은 에칭률을 가지며,
    상기 제2 에칭 공정은 상기 제1 유전체 재료의 에칭률보다 상기 탄화규소의 더 높은 에칭률을 갖는, 방법.
  9. 반도체 트랜지스터의 전도체와의 자기정렬 접점을 형성하도록 기판을 처리하기 위한 방법으로서,
    상기 기판 상에 상기 반도체 트랜지스터의 게이트 전도체를 제공하는 단계;
    상기 게이트 전도체 상에 제1 유전체 캡을 제공하는 단계로서, 상기 제1 유전체 캡은 제1 유전체 재료를 포함하는, 단계;
    상기 게이트 전도체의 양면 상에 트렌치 전도체를 제공하는 단계로서, 상기 트렌치 전도체는 상기 트랜지스터의 소스 및 드레인 영역과 접촉되는, 단계;
    상기 기판 상에 제2 유전체 재료를 포함하는 막을 스핀 코팅함으로써, 상기 트렌치 전도체 위에 제2 유전체 캡을 형성하는 단계로서, 상기 제2 유전체 재료는 상기 제1 유전체 재료와 상이하고, 상기 제2 유전체 재료는 탄화규소(SiC)를 포함하는, 단계;
    유전체 층이 상기 제1 유전체 캡 및 상기 제2 유전체 캡 위에 증착되도록, 상기 반도체 트랜지스터 상에 상기 유전체 층을 증착하는 단계;
    상기 게이트 전도체와의 자기정렬 게이트 접점을 형성하기 위해, 상기 제1 유전체 캡 및 상기 유전체 층의 부분을 에칭하는 단계; 및
    상기 트렌치 전도체와의 자기정렬 소스 및 드레인 접점을 형성하기 위해, 상기 제2 유전체 캡 및 상기 유전체 층의 부분을 에칭하는 단계를 포함하며,
    상기 제2 유전체 캡은 상기 자기정렬 게이트 접점을 형성하는 동안 상기 트렌치 전도체의 노출을 방지하고, 상기 제1 유전체 캡은 상기 자기정렬 소스 및 드레인 접점을 형성하는 동안 상기 게이트 전도체의 노출을 방지하는,
    반도체 트랜지스터의 전도체와의 자기정렬 접점을 형성하도록 기판을 처리하기 위한 방법.
  10. 제9항에 있어서,
    상기 트렌치 전도체 위에 리세스를 제공하는 단계를 더 포함하며,
    상기 기판 상의 상기 제2 유전체 재료를 포함하는 상기 막의 상기 스핀 코팅은, 상기 막으로 상기 리세스를 충전시키는, 방법.
  11. 제10항에 있어서,
    상기 방법은, 상기 막의 스핀 코팅 후에, 상기 막을 평탄화하여 상기 막의 과잉 부분을 제거함으로써, 상기 트렌치 전도체 위에 상기 제2 유전체 캡을 남기는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서,
    상기 자기정렬 게이트 접점을 에칭하기 위해 사용되는 제1 에칭 공정은, 상기 탄화규소의 에칭률보다 상기 제1 유전체 재료의 더 높은 에칭률을 가지며,
    상기 자기정렬 소스 및 드레인 접점을 에칭하기 위해 사용되는 제2 에칭 공정은, 상기 제1 유전체 재료의 에칭률보다 상기 탄화규소의 더 높은 에칭률을 갖는, 방법.
  13. 제10항에 있어서,
    상기 자기정렬 게이트 접점을 에칭하기 위해 사용되는 제1 에칭 공정은, 상기 탄화규소의 에칭률보다 상기 제1 유전체 재료의 더 높은 에칭률을 가지며,
    상기 자기정렬 소스 및 드레인 접점을 에칭하기 위해 사용되는 제2 에칭 공정은, 상기 제1 유전체 재료의 에칭률보다 상기 탄화규소의 더 높은 에칭률을 갖는, 방법.
  14. 제13항에 있어서,
    상기 제2 에칭 공정은 염소계 플라즈마 에칭 화학을 포함하는, 방법.
  15. 제14항에 있어서,
    상기 제2 에칭 공정은 염소-산소(Cl2/O2) 플라즈마 에칭 화학을 포함하는, 방법.
  16. 제14항에 있어서,
    상기 제1 에칭 공정은 플루오로메탄계 플라즈마 에칭 화학을 포함하는, 방법.
  17. 제13항에 있어서,
    상기 제1 에칭 공정은 플루오로메탄계 플라즈마 에칭 화학을 포함하는, 방법.
  18. 제17항에 있어서,
    상기 제1 에칭 공정은 플루오로메탄-수소-아르곤(CH3F/H2/Ar) 플라즈마 에칭 화학을 포함하는, 방법.
  19. 제10항에 있어서,
    상기 제1 유전체 재료는 질화규소를 포함하며,
    상기 게이트 전도체와의 상기 자기정렬 게이트 접점을 형성하기 위해 상기 제1 유전체 캡 및 상기 유전체 층의 부분을 에칭하는 단계는, 플루오로메탄계 플라즈마 에칭 화학을 사용하는 단계를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 자기정렬 게이트 접점을 에칭하기 위해 사용되는 제1 에칭 공정은, 상기 탄화규소의 에칭률보다 상기 질화규소의 더 높은 에칭률을 가지며,
    상기 자기정렬 소스 및 드레인 접점을 에칭하기 위해 사용되는 제2 에칭 공정은, 상기 질화규소의 에칭률보다 상기 탄화규소의 더 높은 에칭률을 갖는, 방법.
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