KR20230136503A - 광자 디바이스 및 그 형성 방법 - Google Patents

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KR20230136503A
KR20230136503A KR1020220097445A KR20220097445A KR20230136503A KR 20230136503 A KR20230136503 A KR 20230136503A KR 1020220097445 A KR1020220097445 A KR 1020220097445A KR 20220097445 A KR20220097445 A KR 20220097445A KR 20230136503 A KR20230136503 A KR 20230136503A
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유안-쉥 후앙
웨이-캉 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

광자 디바이스 및 광자 디바이스를 형성하기 위한 관련 방법. 일부 실시예에서, 광자 디바이스를 제조하는 방법은 기판 위에 층 스택을 형성하는 단계를 포함한다. 일부 경우에, 층 스택은 하부 클래딩층, 하부 클래딩층 위에 배치된 코어층, 및 코어층 위에 배치된 상부 클래딩층을 포함한다. 일부 예에서, 방법은 광자 디바이스에 대한 도파관을 형성하기 위해 층 스택을 패터닝하는 단계를 더 포함한다. 일부 경우에, 도파관은 코어층을 포함하고, 코어층은 볼록 프로파일을 갖는 측방향 표면을 포함한다.

Description

광자 디바이스 및 그 형성 방법{PHOTONIC DEVICE AND METHODS OF FORMING SAME}
관련 출원에 대한 상호 참조
이 출원은 2022년 3월 18일에 출원된 미국 특허 가출원 제63/321,648호의 이익을 주장하며, 상기 가출원은 여기에서의 인용에 의해 그 전체 내용이 본원에 통합된다.
실리콘 기반 광자 집적 회로(photonic integrated circuit; PIC)는 복수의 광학 디바이스 및 전기 디바이스를 단일 기판 상으로 통합하기 위해 제공된다. PIC는 큰 대역폭을 제공하고 매우 높은 디바이스 속도를 제공할 수 있다는 점에서 매우 매력적이다. 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 기술 프로세스 흐름에 사용되는 것과 유사한 반도체 제조 기술을 사용하여, 당업자는 동일한 반도체 기판 상에 전기 컴포넌트와 함께 광학 컴포넌트를 통합하여 광학 도메인과 전기 도메인 모두에서 신호 처리 또는 다른 회로 기능을 수행할 수 있다. 일례에서, PIC 광학 컴포넌트(예컨대, 레이저, 광검출기, 위상 변조기, 믹서 및/또는 다른 유형의 광학 컴포넌트)는 Si 코어 내의 광을 실질적으로 가두는(confine) 역할을 하는 상단 클래딩층과 하단 클래딩층 사이에 배치된 실리콘 도파관층(예컨대, Si 코어)으로 구성될 수 있는 예를 들어, 실리콘 도파관과 같은 도파관을 사용하여 결합될 수 있다. 도파관을 통한 광의 효율적이고 손실이 적은 전파는 PIC의 신뢰성과 성능에 큰 영향을 미친다. 그러나 일부 경우에, Si 코어는 (예컨대, 광 결합 패싯을 따라) 바람직하지 않은 테이퍼형 프로파일을 가질 수 있으며, 이 프로파일은 통과하는 광에 대한 프리즘 역할을 하여 도파관의 출력 필드가 부정확하게(off-target) 시프트되어 출력 필드 시프트로 인한 광 손실 또는 도파관 오작동을 야기할 수 있다.
따라서, 기존 기법들은 모든 측면들에서 완전히 만족스러운 것으로는 입증되지 못했다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a 및 1b는 일부 실시예에 따른 광자 디바이스의 단순화된 평면도를 제공한다.
도 2는 일부 실시예에 따른 볼록 프로파일을 가진 도파관 코어를 갖는 광자 디바이스의 제조 방법의 흐름도이다.
도 3a, 3b, 3c, 3d 및 3e는 일부 실시예에 따라 도 2의 방법에 따른 상이한 처리 단계들에서 도 1의 단면 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따라 광자 디바이스의 실시예의 단면도를 제공한다.
도 4는 일부 실시예에 따른 도 3d에 도시된 광자 디바이스의 일부의 확대도를 도시한다.
도 5는 대안적인 실시예에 따른, 볼록 프로파일을 가진 도파관 코어를 갖는 광자 디바이스의 제조 방법의 흐름도이다.
도 6a, 6b, 6c, 6d 및 6e는 일부 실시예에 따라 도 5의 방법에 따른 상이한 처리 단계들에서 도 1의 단면 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따라 광자 디바이스의 실시예의 단면도를 제공한다.
도 7은 또 다른 실시예에 따른, 볼록 프로파일을 가진 도파관 코어를 갖는 광자 디바이스의 제조 방법의 흐름도이다.
도 8a 및 8b는 일부 실시예에 따라 도 7의 방법에 따른 상이한 처리 단계들에서 도 1의 단면 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따라 광자 디바이스의 실시예의 단면도를 제공한다.
도 9는 일부 실시예에 따른 도 8b에 도시된 광자 디바이스의 일부의 확대도를 도시한다.
도 10a, 10b, 10c 및 10d는 일부 실시예에 따라 출력 필드 높이를 제어하기 위해 본 개시의 실시예를 사용하는 예시적인 예를 제공한다.
도 11a, 11b, 11c 및 11d는 일부 실시예에 따라 출력 필드 직경을 제어하기 위해 본 개시의 실시예를 사용하는 예시적인 예를 제공한다.
도 12는 일부 실시예에 따른 볼록 프로파일을 가진 도파관 코어를 갖는 광자 디바이스를 포함하는 예시적인 실리콘 트랜시버 칩의 개략도를 제공한다.
도 13은 일부 실시예에 따른 볼록 프로파일을 가진 도파관 코어를 갖는 광자 디바이스를 포함하는 예시적인 건강 모니터링 시스템의 개략도를 제공한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
추가로, 이어지는 논의에서 주어진 층 또는 다른 피처에 대한 치수(예컨대, 두께, 폭, 길이 등)는 때때로 "실질적으로 동일한", "동일한", 또는 "약"과 같은 용어를 사용하여 설명될 수 있으며, 이러한 용어는 기재된 값의 +/- 10% 또는 비교된 값들 사이를 의미하는 것으로 이해된다. 예를 들어, 치수 A가 치수 B와 "실질적으로 동일한" 것으로 설명되는 경우 치수 A는 치수 B의 +/- 10% 내에 있다는 것이 이해될 것이다. 또 다른 예로서, 층이 약 100 nm의 두께를 갖는 것으로 설명된다면, 층의 두께는 90 nm 내지 110 nm 사이의 범위에 있을 수 있다는 것이 이해될 것이다.
예를 들어, 실리콘 기반 PIC와 같은 광자 집적 회로(PIC)는 복수의 광학 디바이스 및 전기 디바이스를 단일 기판 상으로 통합하는 데 사용될 수 있다. PIC는 큰 대역폭과 따라서 매우 높은 디바이스 속도를 제공한다는 점에서 매우 매력적이다. 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 기술 프로세스 흐름에 사용되는 것과 유사한 반도체 제조 기술을 사용하여, 당업자는 동일한 반도체 기판 상에 전기 컴포넌트와 함께 광학 컴포넌트를 통합하여 광학 도메인과 전기 도메인 모두에서 신호 처리 또는 다른 회로 기능을 수행할 수 있다. 일례에서, PIC 광학 컴포넌트(예컨대, 레이저, 광검출기, 위상 변조기, 믹서 및/또는 다른 유형의 광학 컴포넌트)는 상단 클래딩층(예컨대, 산화물층)과 하단 클래딩층(예컨대, 산화물층) 사이에 배치된 실리콘 도파관층(예컨대, Si 코어)으로 구성될 수 있는, 예를 들어, 실리콘 도파관과 같은 하나 이상의 도파관을 사용하여 결합될 수 있다. Si 코어보다 낮은 굴절률을 갖는 상단 클래딩층 및 하단 클래딩층은 실질적으로 Si 코어 내에 광을 가두는 역할을 한다. 일례에서, 실리콘 도파관은 특정 방향을 따라 광을 안내하는 역할을 하는 Si 코어 및 클래딩층을 포함하는 릿지 구조물(ridge structure)을 형성할 수 있다.
일부 실시예에서, 실리콘 도파관 릿지 구조물의 형성은 상단 산화물 클래딩, 실리콘 도파관층, 하단 산화물 클래딩 및 Si 기판을 포함하는 층 스택 위에 도파관 릿지를 형성하는 패터닝된 하드 마스크(예컨대, SiN) 또는 패터닝된 포토레지스트층의 형성을 포함할 수 있다. 그런 다음, 패터닝된 하드 마스크 또는 패터닝된 포토레지스트를 통한 그리고 층 스택을 통한(예컨대, 건식 에칭 프로세스와 같은) 에칭 프로세스는 실리콘 도파관 릿지를 형성하기 위해 수행된다. 도파관 릿지를 형성하기 위해 사용되는 에칭 프로세스는 층 스택의 각 층의 연속적인 에칭이 수행되는, 깊은(예컨대, 최대 수 미크론) 및 반복적인 에칭 프로세스를 포함할 수 있다. 도파관을 통한 광의 효율적이고 손실이 적은 전파는 PIC의 신뢰성과 성능에 큰 영향을 미친다. 그러나, 적어도 일부 기존 실시예에서 그리고 실리콘 도파관 릿지를 형성하기 위한 에칭 프로세스 후에, 실리콘 도파관층(예컨대, Si 코어)은 (예컨대, 광 결합 패싯(optical coupling facet)을 따라) 바람직하지 않은 테이퍼형 프로파일을 가질 수 있다. 일부 경우에, 이 테이퍼형 프로파일은 하단 산화물 클래딩의 에칭 동안 상단 산화물 클래딩의 포토레지스트 수축 및/또는 측방향 에칭(lateral etching)의 결과일 수 있다. 실리콘 도파관의 테이퍼형 프로파일은 형성되는 방식에 관계없이 (예컨대, 자신을 통과하는 광에 대해) 프리즘으로 작용하여, 실리콘 도파관의 출력 필드가 (예컨대, 수직 방향으로) 부정확하게 시프트되게 하여, 출력 필드 시프트로 인한 광학 손실 또는 도파관 오작동을 야기할 수 있다. 따라서, 기존 기법들은 모든 측면들에서 완전히 만족스러운 것으로는 입증되지 못했다.
본 개시의 실시예는 기존 기술보다 이점을 제공하지만, 그러나 다른 실시예는 상이한 이점들을 제공할 수 있고, 모든 이점들이 반드시 본 명세서에서 논의되는 것은 아니며, 모든 실시예에 대해 아무런 특별한 이점도 요구되지는 않는다는 것을 이해해야 할 것이다. 예를 들어, 본 명세서에서 논의되는 실시예는 광자 디바이스 및 광자 디바이스를 형성하는 방법을 포함한다. 특히, 본 개시의 일부 실시예는 출력 필드 시프트에 의한 광학 손실을 완화하기 위해 볼록 프로파일을 가진 코어를 갖는 실리콘 도파관을 형성하는 방법을 제공한다. 보다 구체적으로, 본 개시의 다양한 실시예는 볼록(예컨대, 테이퍼 또는 돔(dome)) 프로파일을 가진 실리콘 코어를 갖는 실리콘 도파관을 제공한다. 확실히, 여기에 개시된 다양한 실시예는 실리콘으로 제한되지 않고 다른 코어 물질(예컨대, SiN, 중합체, III-V 물질, 또는 기타)에도 적용될 수 있다. 일부 실시예에서, 볼록 프로파일은 경사진(예컨대, 테이퍼형), 그러나 반대로 배향된, 표면들을 가진 도파관 코어층의 상단 표면 및 하단 표면을 갖는 볼록 프리즘 또는 볼록 릿지 프로파일을 포함한다. 일례에서, 볼록 프리즘 또는 볼록 릿지 프로파일은 하단 산화물 클래딩 각각의 고압 에칭을 사용하여 형성될 수 있다. 대안적으로, 일부 실시예들에서, 볼록 프리즘 또는 볼록 릿지 프로파일은 (i) 실리콘 코어층의 재진입 표면 프로파일(re-entrant surface profile)의 형성 및 (ii) 하단 산화물 클래딩 에칭 프로세스를 통해 실리콘 코어층의 상단 부분의 테이퍼링을 포함하는 2단계 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 볼록 프로파일은 대신에 실질적으로 매끄럽고 둥근 표면을 갖는 볼록 렌즈 또는 돔 프로파일을 포함한다. 일부 실시예에서, 볼록 렌즈 또는 돔 프로파일은 하단 산화물 클래딩의 고압 에칭을 사용하여 볼록 프리즘 또는 볼록 릿지 프로파일을 먼저 형성하거나, (i) 재진입 표면 프로파일의 형성 및 (ii) 실리콘 코어층의 상단 부분을 테이퍼링하는 것을 포함하는 2단계 프로세스를 사용하여 형성될 수 있다. 볼록 프리즘 또는 볼록 릿지 프로파일을 형성한 후, 볼록 프리즘 또는 볼록 릿지 프로파일의 표면을 둥글게 하거나 매끄럽게 하기 위해 릿지 트리밍 프로세스를 수행하여 볼록 렌즈 또는 돔 프로파일을 제공한다. 일반적으로, 본 개시의 실시예는 출력 필드 시프트로 인해 발생할 수 있는 도파관 광 손실 또는 오작동을 개선(감소)시키는 역할을 한다. 또한, 다양한 실시예는 출력 필드 직경을 검출기와 매칭함으로써 향상된 출력 강도를 제공한다. 또한, 본 실시예는 바람직하지 않은 테이퍼형 프로파일이 추가 비용 없이 완화 및/또는 회피될 수 있다는 점에서 비용 효율적이다. 다른 실시예 및 이점은 본 개시를 읽을 때 당업자에게 명백할 것이다.
뒤따르는 논의의 목적을 위해, 도 1a 및 1b는 광자 디바이스(100)의 단순화된 평면도를 제공한다. 일부 실시예에서, 광자 디바이스(100)는 기판(102)(예컨대, 온-칩(on-chip)) 상에 모놀리식으로 통합된 복수의 광학 디바이스 및 전기 디바이스를 포함할 수 있는 PIC 디바이스를 포함할 수 있다. 본 명세서에 도시되고 설명된 다양한 실시예를 포함하는 광자 디바이스(100)는 예를 들어, 데이터 통신(예컨대, 트랜시버), 생물의학 애플리케이션(예컨대, 건강 모니터링 랩온어칩 디바이스(health monitoring lab-on-a-chip devices)), 국방 및 항공우주 애플리케이션, 천문학 등과 같은 다양한 애플리케이션에 적용할 수 있다. 일부 경우에, 광자 디바이스(100)는 하나 이상의 도파관을 사용하여 결합되는 하나 이상의 광학 컴포넌트(예컨대, 레이저, 광검출기, 위상 변조기, 믹서, 공진기 센서, 커플러, 절연기, 광다이오드 및/또는 기타 유형의 광학 컴포넌트)를 포함할 수 있다. 광자 디바이스(100)의 하나 이상의 광학 컴포넌트는 또한 일부 실시예에서 하나 이상의 오프-칩 광학 컴포넌트에 결합될 수 있거나, 더 일반적으로 적절하게 구성된 도파관을 통해 안내되거나 안내되지 않는 외부 광학 필드에 결합될 수 있다. 일부 경우에, 광자 디바이스(100)는 예를 들어, 3D 하이브리드 집적 광자학/CMOS 디바이스의 일부로서 하부 CMOS 회로 및/또는 디바이스 위에 형성되고 (예컨대, 하나 이상의 비아를 통해) 이에 결합될 수 있다.
도 1a의 예에 도시된 바와 같이, 광자 디바이스(100)는 제1 영역(104) 및 제2 영역(106)을 포함할 수 있다. 제1 영역(104)은 광 도파관(108)의 출력 패싯(110)에서 개시된 볼록 프로파일을 갖는 적어도 하나의 광 도파관(108)을 포함한다. 일부 경우에, 광 도파관(108)은 대안적으로 또는 추가로 광 도파관(108)의 입력 패싯(112)에서 개시된 볼록 프로파일을 포함할 수 있다. 그러나, 본 개시의 목적을 위해, 볼록 프로파일이 입력 패싯(112)이 아니라 출력 패싯(110)에서 형성되는 것으로 가정될 것이다. 또한, 명시적으로 도시되지는 않았지만, 하나 이상의 다른 광학 컴포넌트(예컨대, 위상 변조기, 필터 등)가 광 도파관(108)의 길이를 따라 다양한 위치에 포함될 수 있음을 이해할 것이다. 일부 실시예에서, 제2 영역(106)은 입력 패싯(112)을 통해 광 도파관(108)에 결합되는 광(116)(예컨대, 레이저 모드)을 제공하는 예를 들어, 레이저, 발광 다이오드(light-emitting diode; LED), 또는 다른 적절한 광원과 같은 광학 컴포넌트(114)를 포함할 수 있다. 온-칩인 것으로 도시되어 있지만, 적어도 일부 실시예에서, 광학 컴포넌트(114) 및 연관된 광원은 오프-칩(예컨대, 별도의 기판 상에 형성된 레이저, 오프-칩 광섬유를 통해 결합된 광원, 또는 다른 오프-칩 광원)일 수 있다.
도 1b의 예를 참조하면, 광자 디바이스(100)는 제3 영역(118)을 더 포함할 수 있다. 일부 실시예에서, 제3 영역(118)은 예를 들어, 검출기, 이미징 어레이, 또는 출력 패싯(110)(예컨대, 볼록 프로파일을 가짐)을 통해 광 도파관(108)에 결합되는 다른 적절한 광학 컴포넌트(120)를 포함할 수 있고, 이에 의해 광 도파관(108)으로부터의 광 출력을 수신한다. 온-칩인 것으로 도시되어 있지만, 적어도 일부 실시예에서, 광학 컴포넌트(120)는 오프-칩(예컨대, 오프-칩 검출기, 광섬유, 또는 다른 오프-칩 광학 컴포넌트)일 수 있다. 일부 실시예에서, 제2 영역(106) 및 제3 영역(118)의 광학 컴포넌트(114 및 120)는 각각 엑스-시츄(ex-situ) 디바이스 또는 엑스-시츄 광학 컴포넌트라고 지칭될 수 있다. 일부 예에서, 제1 영역(104), 제2 영역(106), 및 제3 영역(118)은 동일하거나 상이한 물질 체계(material systems)일 수 있다. 예를 들어, 제2 영역(106) 및 제3 영역(118)은 Si, Ge, SiGe, III-V 합금 및 II-IV 합금을 포함하지만 이에 제한되지 않는 광전자 디바이스의 제조에 적합한 임의의 물질 체계를 포함할 수 있다. 일부 실시예에서, 제1 영역(104)은 예를 들어, Si/SiO2(예컨대, Si 코어 도파관)와 같은 광 도파관의 제조에 적합한 임의의 물질 체계를 포함할 수 있다. 광자 디바이스(100), 그리고 특히 광 도파관(108)의 다양한 다른 피처는 도 2, 5 및 7의 방법을 참조하여 아래에서 더 상세히 논의된다.
도 2를 참조하면, 다양한 실시예에 따른 볼록 프로파일을 갖는 도파관 코어를 갖는 광자 디바이스(300)의 제조를 포함하는 반도체 제조 방법(200)이 도시되어 있다. 방법(200)은 릿지 도파관 구조물의 제조와 관련하여 일반적으로 아래에서 논의된다. 그러나, 방법(200)의 양상은 본 개시의 범위를 벗어남이 없이 예를 들어, 립(rib) 도파관 구조물, 매몰 도파관 구조물, 슬롯 도파관 구조물, 또는 다른 유형의 도파관 구조물과 같은 다른 유형의 도파관 구조물에 동일하게 적용될 수 있음을 이해할 것이다. 일부 실시예에서, 방법(200)은 도 1을 참조해서 위에서 설명된 광자 디바이스(100)의 적어도 일부를 제조하기 위해 사용될 수 있다. 따라서, 광자 디바이스(100)를 참조해서 위에서 논의된 하나 이상의 양상은 방법(200)에 또한 적용할 수 있다. 보다 구체적으로, 방법(200)은 (예컨대, 광도파관(108)의 출력 패싯(110)에서) 도 1의 단면 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따라 광자 디바이스(300)의 실시예의 단면도를 제공하는 도 3a 내지 3e를 참조하여 아래에서 논의된다. 방법(200)은 상보형 금속 산화물 반도체(CMOS) 기술 프로세스 흐름의 피처를 갖는 단계를 포함하고, 따라서 여기서는 단지 간략하게 설명된다는 것이 이해된다. 또한, 방법(200) 이전, 이후 및/또는 도중에 추가 단계가 수행될 수 있다.
일부 실시예에서, 광자 디바이스(300)는 예를 들어, 하나 이상의 도파관을 사용하여 결합되는 다른 유형의 광학 컴포넌트(예컨대, 레이저, 광검출기, 위상 변조기, 믹서, 필터 및/또는 기타 유형의 광학 컴포넌트)뿐만 아니라 CMOS 회로 및 예를 들어, 트랜지스터, 양극성 접합 트랜지스터, 저항기, 커패시터, 인덕터, 다이오드, 퓨즈, 논리 회로 등과 같은 디바이스를 포함하는 다양한 전기 컴포넌트와 같은 다양한 다른 디바이스 및 피처를 포함하지만, 본 개시의 발명의 개념을 더 잘 이해하기 위해 단순화된다. 일부 실시예에서, 광자 디바이스(300)는 상호 접속될 수 있는 복수의 광학적 및/또는 전기적 컴포넌트를 포함할 수 있다. 더욱이, 도면을 참조하여 주어진 임의의 설명을 포함하는 방법(200)의 프로세스 단계는 단지 예시적이며 후속되는 청구항들에 구체적으로 기재된 것을 넘어서 제한하도록 의도되지 않는다는 것이 주목된다.
방법(200)은 기판이 제공되는 단계(202)에서 시작된다. 도 3a의 예를 참조하면, 블록(202)의 실시예에서, 기판(302)이 제공된다. 일부 실시예에서, 기판(302)은 예를 들어, 실리콘 기판과 같은 반도체 기판일 수 있다. 기판(302)은, 반도체 기판 상에 형성되는 전도성층 또는 절연성층을 포함하는 다양한 층들을 포함할 수 있다. 기판(302)은 본 개시가 속하는 기술 분야에 알려진 바와 같은 설계 요건에 따라 다양한 도핑 구성들을 포함할 수 있다. 기판(302)은 또한, 예를 들어, 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은, 다른 반도체를 포함할 수 있다. 대안적으로, 기판(302)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 기판(302)은 선택적으로 에피택셜층(epi-layer)을 포함할 수 있고, 성능 개선을 위해 변형될(strained) 수 있으며, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조물을 포함할 수 있고, 그리고/또는 다른 적절한 개선 피처를 가질 수 있다.
방법(200)은 층 스택이 기판 위에 형성되는 블록(204)으로 진행한다. 여전히 도 3a의 예를 참조하면, 블록(204)의 실시예에서, 층 스택(304)이 기판(302) 위에 형성된다. 다양한 예에서, 층 스택(304)의 하나 이상의 층이 기판(302) 상에서 성장될 수 있거나, 하나 이상의 층이 (예컨대, SOI 웨이퍼의 형성 동안) 또 다른 기판으로부터 전사될 수 있다. 일부 경우에, 층 스택(304)은 수동 도파관 이종 구조물(passive waveguide heterostructure)과 동등하게 지칭될 수 있다. 예시된 예에서, 층 스택(304)은 기판(302) 위에 형성된 하부 클래딩층(306), 하부 클래딩층(306) 위에 형성된 도파관 코어층(308), 및 도파관 코어층(308) 위에 형성된 상부 클래딩층(310)을 포함한다. 일부 실시예에서, 하부 클래딩층(306)과 상부 클래딩층(310)은 예를 들어, 실리콘 산화물층(SiO2)과 같은 산화물층을 포함할 수 있다. 일부 예에서, 하부 클래딩층(306)과 상부 클래딩층(310)은 열 성장 산화물, CVD 퇴적 산화물 및/또는 ALD 퇴적 산화물을 포함할 수 있다. 일부 실시예에서, 도파관 코어층(308)은 실리콘(Si) 층을 포함한다. 그러나, 일부 경우에, 도파관 코어층(308)은 대안적으로 실리콘 질화물(SiN), 중합체층, III-V 물질, 실리카, 또는 다른 적절한 도파관 코어 물질을 포함할 수 있다. 일부 실시예에서, 하부 클래딩층(306)과 상부 클래딩층(310)은 실질적으로 동일한 굴절률 및 도파관 코어층(308)보다 더 낮은 굴절률을 가질 수 있다. 굴절률의 차이로 인해, 하부 클래딩층(306)과 상부 클래딩층(310)은 도파관 코어층(308) 내에 광 밀폐를 제공하는 것을 돕는다. 층 스택(304)을 위한 층 조성의 일부 예가 설명되었지만, 본 개시의 범위를 벗어나지 않으면서 다른 물질이 동일하게 사용될 수 있음을 이해할 것이다. 또한, 다양한 실시예에서, 용어 "수동 도파관" 또는 "수동 도파관 이종 구조물"은 예를 들어, 도파관 코어층보다 낮은 굴절률을 갖는 클래딩층으로 둘러싸인 도파관 코어층을 사용함으로써 특정 방향을 따라 광을 안내하도록 구성된 복수의 물질 체계 중 임의의 체계를 포함할 수 있다.
방법(200)은 층 스택의 상부 클래딩층이 에칭되는 블록(206)으로 진행한다. 도 3a 및 3b의 예를 참조하면, 블록(206)의 실시예에서, 상부 클래딩층(310)이 에칭된다. 초기에, 일부 실시예에서, 광자 디바이스(300)에 대한 도파관 릿지를 형성하는 패터닝된 마스킹층(312)이 층 스택(304) 위에 형성된다. 일부 경우에, 패터닝된 마스킹층(312)은 광자 디바이스(300) 위에 포토레지스트층을 퇴적하고, 포토레지스트를 패턴에 노광하고, 후-노광 베이크 프로세스를 수행하며, 패터닝된 마스킹층(312)을 형성하기 위해 포토레지스트를 현상함으로써 형성되는 패터닝된 포토레지스트층을 포함한다. 일부 실시예에서, 패터닝된 마스킹층(312)을 형성하기 위해 포토레지스트를 패터닝하는 것은 전자빔(electron beam; e-beam) 리소그래피 프로세스를 사용해서 수행될 수 있다. 일부 실시예에서, 패터닝된 마스킹층(312)은 하드 마스크(HM) 층을 포함하며, 그 자체는 패터닝된 HM 층을 형성하기 위해 적절한 포토리소그래피 프로세스(예컨대, 포토레지스트 퇴적, 노광, 베이킹 및 현상) 및 에칭 프로세스(예컨대, 습식 에칭, 건식 에칭 또는 이들의 조합)을 사용하여 패터닝될 수 있다. 일부 실시예들에서, 패터닝된 HM 층은 산화물층(예컨대, SiO2) 및/또는 질화물층(예컨대, Si3N4)을 포함할 수 있다. 그런 다음, 패터닝된 포토레지스트층, 패터닝된 하드 마스크 층, 또는 이들의 조합을 포함하는지 여부에 관계없이 패터닝된 마스킹층(312)은, 에칭 프로세스가 후술하는 바와 같이 상부 클래딩층(310)의 노출된 부분을 제거하는 동안 기판(302)의 영역 및 그 위에 형성된 층을 보호하기 위해 사용될 수 있다.
패터닝된 마스킹층(312)의 형성 후, 그리고 블록(206)의 추가 실시예에서, 상부 클래딩층(310)이 에칭된다. 예를 들어, 일부 경우에, 도 3b에 도시된 바와 같이 상부 클래딩층(310)의 노출된 부분을 제거하고 리세스(314)를 형성하기 위해 패터닝된 마스킹 요소(312)를 통해 건식 에칭 프로세스가 수행되어, 이에 의해 광자 디바이스(300)에 대한 도파관 릿지를 패터닝하기 시작한다. 확실히, 일부 실시예에서, 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 포함할 수 있다. 일부 실시예에서, 상부 클래딩층(310)의 에칭은 예를 들어, SF6, NF3, CxFy 또는 다른 적절한 화학물질과 같은 불소계 화학물질을 사용하여 수행된다. 대안적으로, 일부 예에서, 상부 클래딩층(310)의 에칭은 CF4/CHF3/O2 혼합물을 사용하여 수행된다. 다양한 실시예에서, 상부 클래딩층(310)을 에칭하기 위해 사용되는 에칭 프로세스는 도파관 코어층(308)에 대해 선택적이어서, 상부 클래딩층(310)의 에칭은 도파관 코어층(308)에 도달하면 효과적으로 중지된다. 상부 클래딩층(310)을 에칭한 후, 패터닝된 마스킹층(312)은, 예를 들어, 패터닝된 마스킹층(312)이 패터닝된 포토레지스트층을 포함하는 경우 용매 또는 애싱 프로세스를 사용하여, 또는 패터닝된 마스킹층(312)이 패터닝된 HM 층을 포함하는 경우, 습식 및/또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 일부 예에서, 상부 클래딩층(310)을 에칭한 후에, 상부 클래딩층(310)의 측방향 표면 프로파일(316)은 경사진 표면 또는 테이퍼형 표면을 포함할 수 있다는 것에 추가로 유의한다.
방법(200)은 층 스택의 도파관 코어층이 에칭되는 블록(208)으로 진행한다. 도 3b 및 3c의 예를 참조하면, 블록(208)의 실시예에서, 도파관 코어층(308)이 에칭된다. 일부 실시예에서, 도파관 코어층(308)은 이전에 패터닝된 상부 클래딩층(310)을 마스킹 요소로서 사용하는 건식 에칭 프로세스를 사용하여 에칭되어, 도 3c에 도시된 바와 같이, 도파관 코어층(308)의 노출된 부분을 제거하고 리세스(314)의 크기를 증가시켜, 광자 디바이스(300)에 대한 도파관 릿지를 계속해서 패터닝할 수 있다. 확실히, 일부 실시예에서, 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 포함할 수 있다. 일부 실시예에서, 도파관 코어층(308)의 에칭은 예를 들어, Cl2, SF6, NF3, CxFy 또는 다른 적절한 화학물질과 같은 염소 또는 불소계 화학물질을 사용하여 수행된다. 대안적으로, 일부 예에서, 도파관 코어층(308)의 에칭은 SF6 기체와 C4F8 기체의 교번 사이클을 사용하는 보쉬 에칭 프로세스(플라즈마 에칭 프로세스)를 사용하여 수행된다. 다양한 실시예에서, 도파관 코어층(308)을 에칭하기 위해 사용되는 에칭 프로세스는 하부 클래딩층(306)에 대해 선택적이어서, 도파관 코어층(308)의 에칭은 하부 클래딩층(306)에 도달하면 효과적으로 중지된다. 일부 예에서, 도파관 코어층(308)을 에칭한 후, 도파관 코어층(308)의 측방향 표면 프로파일(318)은 실질적으로 수직(예컨대, 기판(302)의 상단 표면에 수직)일 수 있다는 점에 유의한다. 일부 실시예에서, 도파관 코어층(308)을 에칭한 후, 상부 클래딩층(310)의 측방향 표면 프로파일(316)은 여전히 경사진 또는 테이퍼형 표면을 포함할 수 있다.
방법(200)은 층 스택의 하부 클래딩층이 고압 에칭을 사용하여 에칭되는 블록(210)으로 진행한다. 도 3c 및 3d의 예를 참조하면, 블록(210)의 실시예에서, 하부 클래딩층(306)이 에칭된다. 일부 실시예에서, 하부 클래딩층(306)은 이전에 패터닝된 상부 클래딩층(310)과 도파관 코어층(308)을 마스킹 요소로서 사용하는 건식 에칭 프로세스를 사용하여 에칭되어, 도 3d에 도시된 바와 같이, 하부 클래딩층(306)의 노출된 부분을 제거하고 리세스(314)의 크기를 또한 증가시켜, 광자 디바이스(300)에 대한 도파관 릿지를 계속해서 패터닝할(또는 이 도파관 릿지의 패터닝을 실질적으로 마무리할) 수 있다. 일부 실시예에서, 하부 클래딩층(306)의 에칭은 예를 들어, SF6, NF3, CxFy 또는 다른 적절한 화학물질과 같은 불소계 화학물질을 사용하여 수행된다. 대안적으로, 일부 예에서, 하부 클래딩층(306)의 에칭은 CF4/CHF3/O2 혼합물을 사용하여 수행된다. 보다 일반적으로, 다양한 예들에서, 하부 클래딩층(306)을 에칭하기 위해 사용되는 에칭 프로세스는 고압 에칭(예컨대, 약 40MPa 이상)을 포함할 수 있다. 일부 실시예에 따르면, 하부 클래딩층(306)을 에칭하기 위해 고압 에칭을 사용하는 것은 도파관 코어층(308)을 동시에 에칭하여 도파관 코어층(308)의 측방향 표면 프로파일(318)이 이제 볼록 프리즘 또는 볼록 릿지 프로파일을 포함하게 될 것이다. 도 3d에 도시된 바와 같이, 도파관 코어층(308)의 볼록 프리즘 또는 볼록 릿지 프로파일은 경사진(예컨대, 테이퍼형), 그러나 반대로 배향된, 표면들을 갖는 상단 표면(320) 및 하단 표면(322)을 포함한다. 도파관 코어층(308)의 볼록 프리즘 또는 볼록 릿지 프로파일을 형성한 결과, 도파관 코어층(308)을 포함하는 광 도파관의 광학 손실 또는 오작동(예컨대, 출력 필드 편이로 인한 것일 수 있음)이 감소되거나 제거될 수 있다. 달리 말하면, 도파관 코어층(308)의 볼록 프리즘 또는 볼록 릿지 프로파일은 (예컨대, 광 도파관(108)의 출력 패싯(110)을 통해서와 같이) 도파관 코어층(308)으로부터 출력되는 광의 스폿 크기 및 깊이 제어를 개선하는 데 도움이 된다. 더욱이, 하부 클래딩층(306)의 고압 에칭이 도파관 코어층(308)의 경사진, 그러나 반대로 배향된, 상단 표면(320) 및 하단 표면(322)을 동시에 형성하는 데 사용될 수 있기 때문에, 추가적인 복잡성이나 비용이 프로세스 흐름에 추가되지 않는다. 달리 말하면, 방법(200)에 따라, 도파관 코어층(308)의 볼록 프리즘 또는 볼록 릿지 프로파일은 하부 클래딩층(306)의 고압 에칭에 의해서만 생성될 수 있다. 본 예는 하부 클래딩층(306)을 에칭하기 위해 건식 에칭 프로세스를 사용하는 것으로 설명되지만, 적어도 일부 실시예에서 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 포함할 수 있다. 또한, 일부 경우에, 하부 클래딩층(306)을 에칭하기 위해 사용되는 에칭 프로세스는 기판(302)에 대해 선택적일 수 있어서, 하부 클래딩층(306)의 에칭은 기판(302)에 도달하면 효과적으로 중지된다. 확실히, 일부 경우에, 하부 클래딩층(306)의 에칭은 기판(302)의 상단 표면을 적어도 부분적으로 에칭할 수 있다.
일부 실시예에서, 하부 클래딩층(306)을 에칭한 후, 상부 클래딩층(310)의 측방향 표면 프로파일(316)은 경사진 또는 테이퍼형 표면을 여전히 포함할 수 있다. 그러나, 다양한 예들에서, 하부 클래딩층(306)의 고압 에칭은 또한 상부 클래딩층(310)의 상단 표면을 적어도 부분적으로 에칭할 수 있고, 이에 의해 상부 클래딩층(310)의 총 두께를 감소시킬 수 있다. 도파관 코어층(308)의 측방향 표면 프로파일(318)과 관련하여, 하부 클래딩층(306)을 에칭하기 위한 고압 에칭은 도파관 코어층(308)의 측방향 표면 프로파일(318)에 볼록 프리즘 또는 볼록 릿지 프로파일을 형성하기 위해 도파관 코어층(308)을 동시에 에칭할 것이라는 것이 도시되고 설명되었다. 도파관 코어층(308)의 볼록 프리즘 또는 볼록 릿지 프로파일에 관한 더 상세한 설명을 제공하기 위해, 위에서 논의된 광자 디바이스(300)의 부분(324)의 확대도를 예시하는 도 4를 참조한다. 도시된 바와 같이, 부분(324)은 상부 클래딩층(310), 도파관 코어층(308), 및 하부 클래딩층(306)을 포함한다. 도파관 코어층(308)의 측방향 표면 프로파일(318)은 경사진, 그러나 반대로 배향된, 상단 표면(320) 및 하단 표면(322)으로 구성된 볼록 프리즘 또는 볼록 릿지 프로파일을 포함하는 것으로 또한 도시되어 있다. 일부 실시예에서, 도파관 코어층(308)은 두께 'T3'를 갖는다. 점선(402)은 측방향 표면 프로파일(318)의 정점(apex)을 포함하는 평면을 통과하는 것으로 도시되며, 여기서 점선(402)은 두께 'T1'을 갖는 상부 부분 및 두께 'T2'를 갖는 하부 부분으로 도파관 코어층(308)을 이등분한다. 일부 경우에는 T1이 T2와 같을 수 있다. 그러나 다른 경우에는 T1과 T2가 다를 수 있다. 일부 실시예에서, 두께 'T1'은 경사진 상단 표면(320)의 수직 범위(vertical span)에 대응할 수 있고, 두께 'T2'는 경사진, 그러나 반대로 배향된, 하단 표면(322)의 수직 범위에 대응할 수 있다. 다양한 예들에서, T1 ≥(1/6)*T3이다. 더 일반적으로 일부 경우에는, (1/2)*T3 ≥ T1 ≥(1/6)*T3이다. 일부 실시예에서, T2 ≥(1/6)*T3이다. 보다 일반적으로, 일부 실시예에서, (1/2)*T3 ≥ T2 ≥(1/6)*T3이다. 도 4는 또한 각도(θ1) 및 각도(θ2)를 도시한다. 각도(θ1)는 하부 클래딩층(306)과 도파관 코어층(308)의 하단 표면(322) 사이에서 측정되고, 각도(θ2)는 상부 클래딩층(310)과 도파관 코어층(308)의 상단 표면(320) 사이에서 측정된다. 일부 실시예에서, 각도(θ1) 및 각도(θ2)는 90도보다 클 수 있다. 또한, 각도(θ1)와 각도(θ2)는 일부 경우에 동일할 수 있지만, 일부 실시예에서는 상이할 수 있다. 도 4는 도파관 코어층(308)을 통해 진행하고 경사진, 그러나 반대로 배향된, 상단 표면(320) 및 하단 표면(322)을 통해 도파관 코어층(308)을 출사하는 예시적인 광선(404)을 더 도시한다. 특히, 도파관 코어층(308)의 볼록 프리즘 또는 볼록 릿지 프로파일로 인해, 출사 광선(404)은 향상된 출력 강도와 함께 보다 집속되고 중심화된 출력 스폿 크기를 제공할 것이다. 따라서 임의의 잠재적인 도파관 광 손실 또는 오작동(예컨대, 출력 필드 시프트로 인한 것일 수 있음)이 완화되거나 방지될 수 있다.
그런 다음, 방법(200)은 기판이 선택적으로 에칭되는 블록(212)으로 진행한다. 도 3d 및 도 3e의 예를 참조하면, 블록(212)의 실시예에서, 기판(302)이 에칭된다. 일부 실시예에서, 기판(302)은 이전에 패터닝된 상부 클래딩층(310), 도파관 코어층(308), 및 하부 클래딩층(306)을 마스킹 요소로서 사용하는 건식 에칭 프로세스를 사용하여 에칭되어, 도 3e에 도시된 바와 같이, 적어도 기판(302)의 노출된 영역의 상단 부분을 제거하고 리세스(314)의 크기를 또한 증가시켜, 광자 디바이스(300)에 대한 도파관 릿지의 패터닝을 마무리할 수 있다. 확실히, 일부 실시예에서, 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 포함할 수 있다. 일부 실시예에서, 기판(302)의 에칭은 예를 들어, Cl2, SF6, NF3, CxFy 또는 다른 적절한 화학물질과 같은 염소 또는 불소계 화학물질을 사용하여 수행된다. 대안적으로, 일부 예에서, 기판(302)의 에칭은 SF6 기체와 C4F8 기체의 교번 사이클을 사용하는 보쉬 에칭 프로세스(플라즈마 에칭 프로세스)를 사용하여 수행된다. 일부 예에서, 기판(302)을 에칭한 후, 상부 클래딩층(310)의 측방향 표면 프로파일(316) 및 도파관 코어층(308)의 측방향 표면 프로파일(318)은 기판(302)을 에칭하기 전과 실질적으로 동일하게 유지될 수 있음에 유의한다. 또한, 일부 실시예에서, 광자 디바이스(300)에 대한 도파관 릿지의 형성은 하부 클래딩층(306)을 에칭한 후에 실질적으로 완료될 수 있지만(블록(210)), 이에 제한되지 않는다. 그러나, 적어도 일부 경우에, 기판(302)의 에칭은 기판(302) 상의 광자 디바이스(300)와 모놀리식으로 통합된 다른 엑스-시츄 디바이스(예컨대, LED, 검출기, 다른 광학 컴포넌트, 또는 다른 전기 컴포넌트)의 제조의 결과로서 수행될 수 있다.
방법(200)에 따라 제조된 광자 디바이스(300)는 당업계에 공지된 다양한 피처 및 영역을 형성하기 위해 추가 처리를 거칠 수 있다. 예를 들어, 후속 처리는 다양한 다른 광학 컴포넌트(예컨대, 레이저, 광검출기, 위상 변조기, 믹서 및/또는 기타 유형의 광학 컴포넌트), 기타 도파관 구조물, 및/또는 기판(302) 상에 통합된 기타 전기 컴포넌트를 형성할 수 있다. 또한, 접촉부/비아/라인 및 다층 인터커넥트 피처(예컨대, 금속층 및 층간 유전체)가 광자 디바이스(300)를 포함하는 기판(302) 상에 또한 형성될 수 있고, 광자 디바이스(300)와 함께 광 도메인 및 전기 도메인 모두에서 신호 처리 또는 다른 회로 기능을 수행하는데 사용될 수 있는 기능 회로를 형성하기 위해 다양한 피처들을 접속하도록 구성될 수 있다. 또한, 추가적인 프로세스 단계가 상기 방법(200) 이전, 동안, 및 이후에 구현될 수 있으며, 상기 방법(200)의 다양한 실시예들에 따라 상기 설명된 일부 프로세스 단계들이 대체 또는 제거될 수 있다.
이제 도 5를 참조하면, 다양한 실시예에 따른 볼록 프로파일을 가진 도파관 코어를 갖는 광자 디바이스(600)의 제조를 포함하는 반도체 제조 방법(500)이 도시되어 있다. 방법(500)은 많은 측면에서 방법(200)과 실질적으로 유사하고 위의 방법(200)의 설명은 방법(500)에도 적용된다. 따라서, 논의의 명료함을 위해, 이하에서 더 상세히 논의되는 바와 같이 방법(500)과 방법(200) 사이의 차이점에 초점이 주어진다. 방법(200)과 마찬가지로, 방법(500)은 또한 도 1을 참조하여 위에서 설명된 광자 디바이스(100)의 적어도 일부를 제조하는데 사용될 수 있다. 따라서, 광자 디바이스(100)를 참조해서 위에서 논의된 하나 이상의 양상은 방법(500)에 또한 적용할 수 있다. 보다 구체적으로, 방법(500)은 (예컨대, 광도파관(108)의 출력 패싯(110)에서) 도 1의 단면 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따라 광자 디바이스(600)의 실시예의 단면도를 제공하는 도 6a 내지 6e를 참조하여 아래에서 논의된다. 일부 실시예에서, 광자 디바이스(600)는 위에서 논의된 바와 같이 예를 들어, 다른 유형의 광학 컴포넌트 및 전기 컴포넌트와 같은 다양한 다른 디바이스 및 피처를 포함할 수 있다는 점에 추가로 유의한다.
방법(500)은 기판이 제공되는 블록(502)에서 시작된다. 도 6a의 예를 참조하면, 블록(502)의 실시예에서, 기판(602)이 제공된다. 일부 실시예에서, 기판(602)은 방법(200)을 참조하여 위에서 논의된 기판(302)과 실질적으로 동일할 수 있다. 방법(500)은 층 스택이 기판 위에 형성되는 블록(504)으로 진행한다. 여전히 도 6a의 예를 참조하면, 블록(504)의 실시예에서, 층 스택(604)이 기판(602) 위에 형성된다. 층 스택(604)은 위에서 논의된 층 스택(304)과 실질적으로 동일할 수 있다. 예를 들어, 층 스택(604)은 기판(602) 위에 형성된 하부 클래딩층(606), 하부 클래딩층(606) 위에 형성된 도파관 코어층(608), 및 도파관 코어층(608) 위에 형성된 상부 클래딩층(610)을 포함한다. 다양한 실시예에서, 하부 클래딩층(606), 도파관 코어층(608), 및 상부 클래딩층(610)은 위에서 논의된 하부 클래딩층(306), 도파관 코어층(308), 및 상부 클래딩층(310)과 실질적으로 동일하다.
방법(500)은 층 스택의 상부 클래딩층이 에칭되는 블록(506)으로 진행한다. 도 6a 및 6b의 예를 참조하면, 블록(506)의 실시예에서, 상부 클래딩층(610)이 에칭된다. 초기에, 일부 실시예에서 방법(200)과 유사하게, 광자 디바이스(600)에 대한 도파관 릿지를 형성하는 패터닝된 마스킹층(612)이 층 스택(604) 위에 형성된다. 다양한 실시예에서, 패터닝된 마스킹층(612)은 앞서 논의된 바와 같이 패터닝된 포토레지스트층, 패터닝된 HM 층, 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 패터닝된 마스킹층(612)은 기판(602)의 영역 및 그 위에 형성된 층을 보호하는 데 사용될 수 있는 한편, 에칭 프로세스는 상부 클래딩층(610)의 노출된 부분을 제거한다. 패터닝된 마스킹층(612)의 형성 후, 그리고 블록(506)의 추가 실시예에서, 상부 클래딩층(610)이 에칭된다. 예를 들어, 일부 경우에, 도 6b에 도시된 바와 같이 상부 클래딩층(610)의 노출된 부분을 제거하고 리세스(614)를 형성하기 위해 패터닝된 마스킹 요소(612)를 통해 건식 에칭 프로세스가 수행되어, 이에 의해 광자 디바이스(600)에 대한 도파관 릿지를 패터닝하기 시작한다. 확실히, 일부 실시예에서, 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 포함할 수 있다. 일부 실시예에서, 상부 클래딩층(610)의 에칭은 예를 들어, SF6, NF3, CxFy 또는 다른 적절한 화학물질과 같은 불소계 화학물질을 사용하여 수행된다. 대안적으로, 일부 예에서, 상부 클래딩층(610)의 에칭은 CF4/CHF3/O2 혼합물을 사용하여 수행된다. 다양한 실시예에서, 상부 클래딩층(610)을 에칭하기 위해 사용되는 에칭 프로세스는 도파관 코어층(608)에 대해 선택적이어서, 상부 클래딩층(610)의 에칭은 도파관 코어층(608)에 도달하면 효과적으로 중지된다. 상부 클래딩층(610)을 에칭한 후, 패터닝된 마스킹층(612)은, 예를 들어, 패터닝된 마스킹층(612)이 패터닝된 포토레지스트층을 포함하는 경우 용매 또는 애싱 프로세스를 사용하여, 또는 패터닝된 마스킹층(612)이 패터닝된 HM 층을 포함하는 경우, 습식 및/또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 일부 예에서, 상부 클래딩층(610)을 에칭한 후에, 상부 클래딩층(610)의 측방향 표면 프로파일(616)은 경사진 표면 또는 테이퍼형 표면을 포함할 수 있다는 것에 추가로 유의한다.
방법(500)은, 재진입 표면 프로파일을 형성하기 위해 층 스택의 도파관 코어층이 에칭되는 블록(508)으로 진행한다. 도 6b 및 도 6c의 예를 참조하면, 블록(508)의 실시예에서, 도파관 코어층(608)이 에칭된다. 일부 실시예에서, 도파관 코어층(608)은 이전에 패터닝된 상부 클래딩층(610)을 마스킹 요소로서 사용하는 건식 에칭 프로세스를 사용하여 에칭되어, 도 6c에 도시된 바와 같이, 도파관 코어층(608)의 노출된 부분을 제거하고 리세스(614)의 크기를 증가시켜, 광자 디바이스(600)에 대한 도파관 릿지를 계속해서 패터닝할 수 있다. 위에서 논의된 방법(200)과 대조적으로, 도파관 코어층(608)의 에칭은 에칭된 도파관 코어층(608) 내에 재진입(예컨대, 안쪽으로 향하거나 경사지는) 측방향 표면 프로파일(618)을 형성한다. 일부 실시예에서, 재진입 측방향 표면 프로파일(618)을 형성하기 위한 도파관 코어층(608)의 에칭은 상단 표면 이미징(top surface imaging; TSI) 에칭을 사용하여 수행된다. 아래에서 더 상세히 논의되는 바와 같이, 재진입 측방향 표면 프로파일(618)은 도파관 코어층(608)(도 6d)의 후속적으로 형성된 볼록 프리즘 또는 볼록 릿지 프로파일의 하단 표면(622)을 제공한다. 다양한 실시예에 따르면, 재진입 측방향 표면 프로파일(618)의 형성은 위에서 논의된 바와 같이, 하부 클래딩층(606)과 도파관 코어층(308)의 재진입 측방향 표면 프로파일(618) 사이에서 측정되는 각도(θ1)를 정의한다. 이전에 논의된 바와 같이, 각도(θ1)는 90도보다 클 수 있다. 또한, 본 예에서, 각도(θ1)는 (예컨대, 도파관 코어층(608)의 에칭을 조정함으로써) 독립적으로 조정되어, 아래에서 더 논의되는 바와 같이, 도파관 코어층(608)의 후속적으로 형성되는 볼록 프리즘 또는 볼록 릿지 프로파일의 하단 표면(622)에 대해 원하는 각도를 제공할 수 있다. 의심의 여지를 피하기 위해, 일부 실시예에서, 도파관 코어층(608) 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 포함할 수 있다. 일부 실시예에서, 도파관 코어층(608)의 에칭은 예를 들어, Cl2, SF6, NF3, CxFy 또는 다른 적절한 화학물질과 같은 염소 또는 불소계 화학물질을 사용하여 수행된다. 대안적으로, 일부 예에서, 도파관 코어층(608)의 에칭은 SF6 기체와 C4F8 기체의 교번 사이클을 사용하는 보쉬 에칭 프로세스(플라즈마 에칭 프로세스)를 사용하여 수행된다. 다양한 실시예에서, 도파관 코어층(608)을 에칭하기 위해 사용되는 에칭 프로세스는 하부 클래딩층(606)에 대해 선택적이어서, 도파관 코어층(608)의 에칭은 하부 클래딩층(606)에 도달하면 효과적으로 중지된다. 일부 실시예에서, 도파관 코어층(608)을 에칭한 후, 상부 클래딩층(610)의 측방향 표면 프로파일(616)은 경사진 또는 테이퍼형 표면을 여전히 포함할 수 있다.
방법(500)은 층 스택의 하부 클래딩층이 에칭되는 블록(510)으로 진행한다. 도 6c 및 도 6d의 예를 참조하면, 블록(510)의 실시예에서, 하부 클래딩층(606)이 에칭된다. 일부 실시예에서, 하부 클래딩층(606)은 이전에 패터닝된 상부 클래딩층(610)과 도파관 코어층(608)을 마스킹 요소로서 사용하는 건식 에칭 프로세스를 사용하여 에칭되어, 도 6d에 도시된 바와 같이, 하부 클래딩층(606)의 노출된 부분을 제거하고 리세스(614)의 크기를 또한 증가시켜, 광자 디바이스(600)에 대한 도파관 릿지를 계속해서 패터닝할(또는 이 도파관 릿지의 패터닝을 실질적으로 마무리할) 수 있다. 일부 실시예에 따르면, 하부 클래딩층(606)을 에칭하는 것은, 도파관 코어층(608)의 하단 부분이 재진입 측방향 표면 프로파일(618)을 유지하면서, 도파관 코어층(608)의 상단 부분을 동시에 에칭(또는 테이퍼링)하여, 도파관 코어층(608)의 전체 측방향 표면 프로파일(619)은 이제 볼록 프리즘 또는 볼록 릿지 프로파일을 포함할 것이다. 도 6d에 도시된 바와 같이, 도파관 코어층(608)의 볼록 프리즘 또는 볼록 릿지 프로파일은 경사진(예컨대, 테이퍼형), 그러나 반대로 배향된, 표면들을 갖는 상단 표면(620) 및 하단 표면(622)을 포함한다. 일부 실시예에서, 도파관 코어층(608)의 상단 부분을 에칭하고 전체 측방향 표면 프로파일(619)을 형성하기 위한 하부 클래딩층(606)의 에칭은 TSI 에칭을 사용하여 수행된다. 다양한 실시예에 따르면, 하부 클래딩층(606)의 에칭은 위에서 논의된 바와 같이 상부 클래딩층(610)과 도파관 코어층(308)의 상단 표면(620) 사이에서 측정되는 각도(θ2)를 정의한다. 이전에 논의된 바와 같이, 각도(θ2)는 90도보다 클 수 있다. 또한, 본 예에서, 각도(θ2)는 도파관 코어층(608)의 볼록 프리즘 또는 볼록 릿지 프로파일의 상단 표면(620)에 대해 원하는 각도를 제공하기 위해 (예컨대, 하부 클래딩층(606)의 에칭을 조정함으로써) 독립적으로 조정될 수 있다. 따라서, 방법(500)에 따르면, 도파관 코어층(608)의 볼록 프리즘 또는 볼록 릿지 프로파일은 (i) 도파관 코어층(608)을 에칭함으로써 재진입 측방향 표면 프로파일(618)의 형성 및 (ii) 하부 클래딩층(606) 에칭 프로세스를 통해 도파관 코어층(608)의 상단 부분의 테이퍼링을 포함하는 2단계 프로세스를 사용하여 생성될 수 있다. 도파관 코어층(608)의 상단 부분 및 하단 부분의 각도(θ1, θ2)를 독립적으로 조정할 수 있음으로써(예컨대, 두 각도(θ1, θ2)가 하부 클래딩(306)의 고압 에칭에 의해 정의되는 방법(200)과 대조적으로), 2단계 프로세스를 사용하여 도파관 코어층(608)의 볼록 프리즘 또는 볼록 릿지 프로파일의 형성이 더 많은 유연성을 제공한다는 것은 명백하다. 또한, 본 예는 하부 클래딩층(606)을 에칭하기 위해 건식 에칭 프로세스를 사용하는 것으로 설명되지만, 적어도 일부 실시예에서 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 포함할 수 있다. 또한, 일부 실시예에서, 하부 클래딩층(606)의 에칭은 예를 들어, SF6, NF3, CxFy 또는 다른 적절한 화학물질과 같은 불소계 화학물질을 사용하여 수행된다. 대안적으로, 일부 예에서, 하부 클래딩층(606)의 에칭은 CF4/CHF3/O2 혼합물을 사용하여 수행된다. 또한, 일부 경우에, 하부 클래딩층(606)을 에칭하기 위해 사용되는 에칭 프로세스는 기판(602)에 대해 선택적일 수 있어서, 하부 클래딩층(606)의 에칭은 기판(602)에 도달하면 효과적으로 중지된다. 확실히, 일부 경우에, 하부 클래딩층(606)의 에칭은 기판(602)의 상단 표면을 적어도 부분적으로 에칭할 수 있다.
일부 실시예에서, 하부 클래딩층(606)을 에칭한 후, 상부 클래딩층(610)의 측방향 표면 프로파일(616)은 경사진 또는 테이퍼형 표면을 여전히 포함할 수 있다. 그러나, 다양한 예들에서, 하부 클래딩층(606)의 에칭은 또한 상부 클래딩층(610)의 상단 표면을 적어도 부분적으로 에칭할 수 있고, 이에 의해 상부 클래딩층(610)의 총 두께를 감소시킬 수 있다. 또한, 도파관 코어층(608)의 볼록 프리즘 또는 볼록 릿지 프로파일에 관한 더 상세한 설명을 제공하기 위해, 위에서 논의된 광자 디바이스(600)의 부분(624)의 확대도를 예시하는 도 4를 다시 참조한다. 일부 실시예에서, 부분(624)은 위에서 논의된 부분(324)과 실질적으로 동일할 수 있다. 따라서, 방법(200)을 참조하여 도 4의 이전 논의가 방법(500)의 본 예에도 적용된다는 것이 이해될 것이다.
그런 다음, 방법(500)은 기판이 선택적으로 에칭되는 블록(512)으로 진행한다. 도 6d 및 도 6e의 예를 참조하면, 블록(512)의 실시예에서, 기판(602)이 에칭된다. 일부 실시예에서, 기판(602)은 이전에 패터닝된 상부 클래딩층(610)과 도파관 코어층(608), 및 하부 클래딩층(606)을 마스킹 요소로서 사용하는 건식 에칭 프로세스를 사용하여 에칭되어, 도 6e에 도시된 바와 같이, 적어도 기판(602)의 노출된 영역의 상단 부분을 제거하고 리세스(614)의 크기를 또한 증가시켜, 광자 디바이스(600)에 대한 도파관 릿지의 패터닝을 마무리할 수 있다. 확실히, 일부 실시예에서, 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 포함할 수 있다. 일부 실시예에서, 기판(602)의 에칭은 예를 들어, Cl2, SF6, NF3, CxFy 또는 다른 적절한 화학물질과 같은 염소 또는 불소계 화학물질을 사용하여 수행된다. 대안적으로, 일부 예에서, 기판(602)의 에칭은 SF6 기체와 C4F8 기체의 교번 사이클을 사용하는 보쉬 에칭 프로세스(플라즈마 에칭 프로세스)를 사용하여 수행된다. 일부 예에서, 기판(602)을 에칭한 후, 상부 클래딩층(610)의 측방향 표면 프로파일(616) 및 도파관 코어층(608)의 측방향 표면 프로파일(619)은 기판(602)을 에칭하기 전과 실질적으로 동일하게 유지될 수 있음에 유의한다. 또한, 일부 실시예에서, 광자 디바이스(600)에 대한 도파관 릿지의 형성은 하부 클래딩층(606)을 에칭한 후에 실질적으로 완료될 수 있지만(블록(510)), 이에 제한되지는 않는다. 그러나, 적어도 일부 경우에, 기판(602)의 에칭은 기판(602) 상의 광자 디바이스(600)와 모놀리식으로 통합된 다른 엑스-시츄 디바이스(예컨대, LED, 검출기, 다른 광학 컴포넌트, 또는 다른 전기 컴포넌트)의 제조의 결과로서 수행될 수 있다.
방법(500)에 따라 제조된 광자 디바이스(600)는 당업계에 공지된 다양한 피처 및 영역을 형성하기 위해 추가 처리를 거칠 수 있다. 예를 들어, 후속 처리는 다양한 다른 광학 컴포넌트(예컨대, 레이저, 광검출기, 위상 변조기, 믹서 및/또는 기타 유형의 광학 컴포넌트), 기타 도파관 구조물, 및/또는 기판(602) 상에 통합된 기타 전기 컴포넌트를 형성할 수 있다. 또한, 접촉부/비아/라인 및 다층 인터커넥트 피처(예컨대, 금속층 및 층간 유전체)가 광자 디바이스(600)를 포함하는 기판(602) 상에 또한 형성될 수 있고, 광자 디바이스(600)와 함께 광 도메인 및 전기 도메인 모두에서 신호 처리 또는 다른 회로 기능을 수행하는데 사용될 수 있는 기능 회로를 형성하기 위해 다양한 피처들을 접속하도록 구성될 수 있다. 또한, 추가적인 프로세스 단계가 상기 방법(500) 이전, 동안, 및 이후에 구현될 수 있으며, 방법(500)의 다양한 실시예들에 따라 상기 설명된 일부 프로세스 단계들이 대체 또는 제거될 수 있다.
도 7을 참조하면, 다양한 실시예에 따른 볼록 프로파일을 가진 도파관 코어를 갖는 광자 디바이스(800)의 제조를 포함하는 반도체 제조 방법(700)이 도시되어 있다. 방법(700)은 여러 측면에서 방법(200, 500)과 실질적으로 유사하고 위의 방법(200, 500)의 설명은 방법(700)에도 적용된다. 따라서, 논의의 명료함을 위해 여기에서는 방법(700)에 제공된 차이점에 주의를 기울인다. 방법(200, 500)과 마찬가지로, 방법(700)은 또한 도 1을 참조하여 위에서 설명된 광자 디바이스(100)의 적어도 일부를 제조하는데 사용될 수 있다. 따라서, 광자 디바이스(100)를 참조해서 위에서 논의된 하나 이상의 양상은 방법(700)에 또한 적용될 수 있다. 보다 구체적으로, 방법(700)은 (예컨대, 광도파관(108)의 출력 패싯(110)에서) 도 1의 단면 AA'에 의해 정의된 평면에 실질적으로 평행한 평면을 따라 광자 디바이스(800)의 실시예의 단면도를 제공하는 도 8a 내지 8b를 참조하여 아래에서 논의된다. 일부 실시예에서, 광자 디바이스(800)는 위에서 논의된 바와 같이 예를 들어, 다른 유형의 광학 컴포넌트 및 전기 컴포넌트와 같은 다양한 다른 디바이스 및 피처를 포함할 수 있다는 점에 추가로 유의한다.
방법(700)은 블록(701)에서 시작하며, 여기서 볼록 프리즘 또는 볼록 릿지 프로파일은 하부 클래딩층(806), 도파관 코어층(808), 및 상부 클래딩층(810)을 포함하는 층 스택(804) 및 기판(802)을 도시하는, 도 8a에 도시된 바와 같이 도파관 코어층(808) 내에 형성될 수 있다. 일부 실시예에서, 기판(802), 층 스택(804), 하부 클래딩층(806), 도파관 코어층(808), 및 상부 클래딩층(810)은 방법(200, 500)을 참조하여 위에서 설명된 것과 실질적으로 동일할 수 있다. 도 8a는 또한 상부 클래딩층(810)(경사진 또는 테이퍼형 표면을 포함할 수 있음)의 측방향 표면 프로파일(816), 볼록 프리즘 또는 볼록 릿지 프로파일을 포함하는 도파관 코어층(808)의 측방향 표면 프로파일(818), 및 리세스(814)를 도시하는데, 이는 방법(200, 500)을 참조하여 위에서 논의된 유사한 피처와 실질적으로 동일하다. 측방향 표면 프로파일(818)은 방법(200, 500)을 참조하여 위에서 논의된 상단 표면 및 하단 표면과 유사하지만 경사진(예컨대, 테이퍼형), 그러나 반대로 배향된, 표면들을 갖는 상단 표면(820) 및 하단 표면(822)을 더 포함한다.
방법(700)의 예에 따르면, 도파관 코어층(808)(도 8a에 도시됨) 내에 형성된 볼록 프리즘 또는 볼록 릿지 프로파일은 방법(200) 또는 방법(500)에 의해 형성될 수 있으며, 이 두 방법들은 이전에 논의되었다. 달리 말하면, 도파관 코어층(808)의 볼록 프리즘 또는 볼록 릿지 프로파일은 (방법(200)에서와 같이) 하부 클래딩층의 고압 에칭에 의해 단독으로, 또는 (방법(500)에서와 같이) (i) 재진입 측방향 표면 프로파일의 형성 및 (ii) 하부 클래딩층 에칭 프로세스를 통한 도파관 코어층의 상단 부분의 테이퍼링을 포함하는 2단계 프로세스를 사용하여 형성될 수 있다. 구체적으로, 방법(700)의 블록(701)에서, 도파관 코어층(808)의 볼록 프리즘 또는 볼록 릿지 프로파일이 고압 에칭에 의해 형성되는 경우(예컨대, 방법(200)), 기판이 제공되고(블록(702)), 층 스택이 기판 위에 형성되고(블록(704)), 층 스택의 상부 클래딩층이 에칭되고(블록(706)), 층 스택의 도파관 코어층이 에칭되고(블록(708-1)), 층 스택의 하부 클래딩층은 고압 에칭을 사용하여 에칭되며(블록(710-1)), 기판은 선택적으로 에칭된다(블록(712)). 대안적으로, 방법(700)의 블록(701)에서, 도파관 코어층(808)의 볼록 프리즘 또는 볼록 릿지 프로파일이 예를 들어, 방법(500)을 포함하는 2단계 프로세스를 사용하여 형성되는 경우, 기판이 제공되고(블록(702)), 층 스택이 기판 위에 형성되고(블록(704)), 층 스택의 상부 클래딩층이 에칭되고(블록(706)), 재진입 표면 프로파일을 형성하기 위해 층 스택의 도파관 코어층이 에칭되고(블록(708-2)), 층 스택의 하부 클래딩층이 에칭되며(블록(710-2)), 기판이 선택적으로 에칭된다(블록(712)).
도파관 코어층(808)의 볼록 프리즘 또는 볼록 릿지 프로파일을 형성한 후(블록(701)에서), 방법(700)은 트리밍 프로세스가 수행되는 블록(714)으로 진행한다. 도 8a 및 도 8b의 예를 참조하면, 블록(714)의 실시예에서, 볼록 프리즘 또는 볼록 릿지 프로파일을 포함하는 도파관 코어층(808)의 측방향 표면 프로파일(818)을 둥글게 하거나 매끄럽게 위해 릿지 트리밍 프로세스가 수행되어, (측방향 표면 프로파일(818)의) 볼록 프리즘 또는 볼록 릿지 프로파일을 도 8b에 도시된 바와 같이 실질적으로 매끄럽고 둥근 표면(830)을 갖는 볼록 렌즈 또는 돔 프로파일로 변환한다. 일부 실시예에서, 블록(714)의 릿지 트리밍 프로세스는 플라즈마 에칭 프로세스를 포함하고 플라즈마 챔버에서 수행된다. 이것은 플라즈마 에칭 조정 프로세스라고 지칭될 수 있다. 일부 실시예에서, 릿지 트리밍 프로세스는 예를 들어, Cl2, SF6, NF3, CxFy 또는 다른 적절한 화학물질과 같은 염소 또는 불소계 화학물질을 사용하여 수행된다. 일부 예에서, 릿지 트리밍 프로세스는 SF6 기체와 C4F8 기체의 교번 사이클을 사용하는 보쉬 에칭 프로세스(플라즈마 에칭 프로세스)를 사용하여 수행된다. 대안적으로, 일부 실시예에서, 릿지 트리밍 프로세스는 화학적 연마 프로세스를 사용하여(예컨대, 질산, 불화수소산, 또는 다른 적절한 에칭 화학물질을 사용하여) 수행될 수 있다. 따라서 일부 경우에, 화학적 연마 프로세스는 습식 에칭 프로세스를 포함할 수 있다. 또 다른 실시예에서, 릿지 트리밍 프로세스는 플라즈마 에칭 조정 프로세스와 화학적 연마 프로세스의 조합을 사용하여 수행될 수 있다. 논의의 명확성을 위해 도 8b에 도시된(측방향 표면 프로파일(818)의) 볼록 렌즈 또는 돔 프로파일은 축척대로(scale) 그려지지 않을 수 있으며, 측방향 표면 프로파일(818)의 실질적인 전체를 가로질러 연장되는 뚜렷한 활 형상을 갖는 것으로 도시된다는 점에 또한 유의한다. 그러나, 일부 실시예에서 볼록 렌즈 또는 돔 프로파일의 활 형상은 도시된 바와 같이 뚜렷하지 않을 수 있고 그리고/또는 측방향 표면 프로파일(818)을 가로질러 완전히 연장되지 않을 수 있으며, 일부 경우에 볼록 렌즈 또는 하향 프로파일은 측방향 표면 프로파일(818)의 정점에서 둥근 릿지(rounded off ridge)를 갖도록 수정된 볼록 프리즘 또는 볼록 릿지 프로파일(예컨대, 도 8a)을 단순히 포함할 수 있다.
방법(700)에 따라 제조된 광자 디바이스(800)는 당업계에 공지된 다양한 피처 및 영역을 형성하기 위해 추가 처리를 거칠 수 있다. 예를 들어, 후속 처리는 다양한 다른 광학 컴포넌트(예컨대, 레이저, 광검출기, 위상 변조기, 믹서 및/또는 기타 유형의 광학 컴포넌트), 기타 도파관 구조물, 및/또는 기판(802) 상에 통합된 기타 전기 컴포넌트를 형성할 수 있다. 또한, 접촉부/비아/라인 및 다층 인터커넥트 피처(예컨대, 금속층 및 층간 유전체)가 광자 디바이스(800)를 포함하는 기판(802) 상에 또한 형성될 수 있고, 광자 디바이스(800)와 함께 광 도메인 및 전기 도메인 모두에서 신호 처리 또는 다른 회로 기능을 수행하는데 사용될 수 있는 기능 회로를 형성하기 위해 다양한 피처들을 접속하도록 구성될 수 있다. 또한, 추가적인 프로세스 단계가 상기 방법(700) 이전, 동안, 및 이후에 구현될 수 있으며, 상기 방법(700)의 다양한 실시예들에 따라 상기 설명된 일부 프로세스 단계들이 대체 또는 제거될 수 있다.
도파관 코어층(808)의 측방향 표면 프로파일(818)의 볼록 렌즈 또는 돔 프로파일에 관한 더 자세한 사항을 제공하기 위해, 이제 위에서 논의된 광자 디바이스(800)의 부분(824)의 확대도를 도시하는 도 9를 참조한다. 도시된 바와 같이, 부분(824)은 상부 클래딩층(810), 도파관 코어층(808), 및 하부 클래딩층(806)을 포함한다. 매끄럽고 둥근 표면(830)을 갖는 볼록 렌즈 또는 돔 프로파일을 포함하는 도파관 코어층(808)의 측방향 표면 프로파일(818)이 또한 도시되어 있다. 일부 실시예에서, 도파관 코어층(808)은 전술한 바와 같이 두께 'T3'을 갖는다. 점선(902)은 위에서 논의된, 일반적으로 측방향 표면 프로파일(318)을 두께 'T1'을 갖는 상부 부분과 두께 'T2'를 갖는 하부 부분으로 이등분하는 평면을 통과하는 것으로 도시되어 있다. 일부 경우에는 T1이 T2와 같을 수 있다. 그러나 다른 경우에는 T1과 T2가 다를 수 있다. 다양한 예들에서, 그리고 앞서 논의된 바와 같이, T1 ≥(1/6)*T3이다. 더 일반적으로 일부 경우에는, (1/2)*T3 ≥ T1 ≥ (1/6)*T3이다. 또한, 위에서 언급한 바와 같이, T2 ≥ (1/6)*T3이다. 보다 일반적으로, 일부 실시예에서, (1/2)*T3 ≥ T2 ≥ (1/6)*T3이다. 도 9는 또한 각도(θ3) 및 각도(θ4)를 도시한다. 각도(θ3)는 하부 클래딩층(806)과 도파관 코어층(808)의 하부 부분의 측방향 표면 프로파일(818)에 접하는(tangent) 라인 사이에서 측정되고, 각도(θ4)는 상부 클래딩층(810)과 도파관 코어층(808)의 상부 부분의 측방향 표면 프로파일(818)에 접하는 라인 사이에서 측정된다. 일부 실시예에서, 각도(θ3)와 각도(θ4)는 90도보다 클 수 있다. 또한, 각도(θ3)와 각도(θ4)는 일부 경우에 동일할 수 있지만, 일부 실시예에서는 상이할 수 있다. 도 9는 매끄럽고 둥근 표면(830)을 통해 도파관 코어층(808)을 통과하여 출사하는 예시적인 광선(904)을 더 도시한다. 특히, 도파관 코어층(808)의 볼록 렌즈 또는 돔 프로파일로 인해, 출사 광선(904)은 강화된 출력 강도와 함께 더 집속되고 중심화된 출력 스폿 크기를 제공할 것이다. 따라서 임의의 잠재적인 도파관 광 손실 또는 오작동(예컨대, 출력 필드 시프트로 인한 것일 수 있음)이 완화되거나 방지될 수 있다.
이제 도 10a 내지 도 10d를 참조하면, 본 개시의 실시예가 출력 필드 높이(또는 출력 필드 시프트)를 제어하기 위해 사용될 수 있는 방법의 예시적인 예가 도시되어 있다. 예를 들어, 도 10a는 적어도 일부 기존 실시예에 따라 바람직하지 않은 테이퍼형 프로파일(1002)을 갖는 예시적인 도파관 코어층(1008)을 나타내고, 도 10b는 도 10a의 도파관 코어층(1008)에 대응하는 예시적인 검출기 필드(1010)를 나타낸다. 다양한 예들에서, 테이퍼형 프로파일(1002)은 출력 필드(1012)가 부정확하게 시프트하게 할 수 있다. 이 점을 예시하기 위해, 도 10a는 테이퍼형 프로파일(1002)을 통해 도파관 코어층(1008)을 통과하여 출사하는 광선(1004)을 도시한다. 특히, 도 10b에 도시된 바와 같이, 테이퍼형 프로파일(1002) 때문에, 출사하는 광선(1004)은 회절될 수 있고(이 예에서는 아래로), 광선(1004)은 검출기에 매칭되지 않을 수 있어, 출력 필드(1012)는 검출기 필드(1010)에 대해 아래쪽으로 그리고 부정확하게 시프트된다. 대조적으로, 도 10c에 도시된 도파관 코어층(1008)은 본 개시의 실시예에 따라 볼록 프리즘 또는 볼록 릿지 프로파일을 포함한다. 도 10d는 도 10c의 도파관 코어층(1008)에 대응하는 예시적인 검출기 필드(1010)를 도시한다. 다양한 실시예에서, 개시된 볼록 프리즘 또는 볼록 릿지 프로파일은 출력 필드를(예컨대, 검출기 필드(1010)의) 중심으로 다시 시프트시키기 위해 프리즘 또는 볼록 렌즈로서 작용할 수 있다. 예를 들어, 도 10d에 도시된 바와 같이, 볼록 프리즘 또는 볼록 릿지 프로파일의 경사진, 그러나 반대로 배향된, 상단 표면 및 하단 표면을 통해 도파관 코어층(1008)을 통과하고 출사하는 광선(1004)이 검출기에 잘 매칭될 것이어서, 출력 필드(1012)는 검출기 필드(1010)에 대해 보다 중심화되고 정확한(on-target) 출력 스폿 크기를 제공함으로써, 향상된 광학 성능을 제공한다. 유사한 이점이 또한 위에서 설명된 볼록 렌즈 또는 돔 프로파일을 사용함으로써 달성될 수 있다는 것을 이해할 것이다.
도 11a 내지 도 11d를 참조하면, 본 개시의 실시예가 출력 필드 직경을 제어하기 위해 사용될 수 있는 방법의 예시적인 예가 도시되어 있다. 예를 들어, 도 11a는 적어도 일부 기존 실시예에 따라 볼록 측방향 프로파일이 없고 대신에 실질적으로 수직 프로파일(1102)을 갖는 예시적인 도파관 코어층(1108)을 나타내고, 도 11b는 도 11a의 도파관 코어층(1108)에 대응하는 예시적인 검출기 필드(1110)를 나타낸다. 다양한 예들에서, 프로파일(1102)은 자신을 통해 출사하는 광의 발산을 야기할 수 있다. 이 점을 예시하기 위해, 도 11a는 프로파일(1102)을 통해 도파관 코어층(1108)을 통과하여 출사하는 광선(1104)을 도시한다. 특히, 프로파일(1102) 때문에, 출사하는 광선(1104)은 발산할 수 있어, 출력 필드(1112)가 발산하여, 도 11b에 도시된 바와 같이 검출기 필드(1110) 내에서 더 큰 출력 필드 직경 'R1'을 초래한다. 대조적으로, 도 11c에 도시된 도파관 코어층(1108)은 본 개시의 실시예에 따라 볼록 프리즘 또는 볼록 릿지 프로파일을 포함한다. 도 11d는 도 11c의 도파관 코어층(1108)에 대응하는 예시적인 검출기 필드(1110)를 도시한다. 다양한 실시예에서, 개시된 볼록 프리즘 또는 볼록 릿지 프로파일은 (예컨대, 검출기 필드(1110)의) 불스아이(bullseye) 내에서 출력 필드를 수렴하기 위해 프리즘 또는 볼록 렌즈로서 작용할 수 있다. 설명하기 위해, 볼록 프리즘 또는 볼록 릿지 프로파일의 경사진, 그러나 반대로 배향된, 상단 표면 및 하단 표면을 통해 도파관 코어층(1108)을 통과하고 출사하는 광선(1104)은 이 검출기에 잘 매칭될 것이어서, 출력 필드(1112)는 도 11d에 도시된 바와 같이 검출기 필드(1110) 내에서 ('R1'과 비교하여) 더 작은 출력 필드 직경 'R2'를 제공함으로써, 향상된 광학 성능을 제공한다. 유사한 이점이 또한 위에서 설명된 볼록 렌즈 또는 돔 프로파일을 사용함으로써 달성될 수 있다는 것을 이해할 것이다.
예를 들어, 광자 디바이스(100, 300, 600, 800)와 같은, 도시되고 설명된 다양한 광자 디바이스는 예를 들어, 데이터 통신(예컨대, 트랜시버), 생물의학 애플리케이션(예컨대, 건강 모니터링 랩온어칩 디바이스), 국방 및 항공우주 애플리케이션, 천문학 등과 같은 다양한 애플리케이션에 사용될 수 있다. 이들 잠재적인 애플리케이션들 중 일부에 관한 일부 추가 세부사항을 제공하기 위해, 예시적인 실리콘 트랜시버 칩(1200) 및 예시적인 건강 모니터링 시스템(1300)의 개략도를 각각 제공하는 도 12 및 13을 참조한다.
도 12의 예에 도시된 바와 같이, 실리콘 트랜시버 칩(1200)은 복수의 광학 디바이스 및 전기 디바이스를 포함할 수 있는 공통 기판(1202)(예컨대, 실리콘)을 포함한다. 예를 들어, 실리콘 트랜시버 칩(1200)은 레이저(1204)를 포함할 수 있고, 여기서 레이저(1204)는 InP 레이저 또는 또 다른 적절한 레이저와 같은 III-V 레이저를 포함할 수 있다. 실리콘 트랜시버 칩(1200)은 전기 광학 진폭 변조기(1206) 및 연관된 CMOS 드라이버 회로(1208)를 더 포함할 수 있다. 일부 실시예에서, 전기 광학 진폭 변조기(1206)는 적어도 부분적으로 마하-젠더 간섭계(Mach-Zehnder interferometer)의 양쪽 암에 위상 변조기(1210)를 포함함으로써 실현될 수 있다. 다양한 예들에서, 실리콘 트랜시버 칩(1200)은 도파관(1212)과 광검출기(1214)를 더 포함할 수 있다. 일부 경우에, 도파관(1212)은 수동 실리콘 도파관을 포함할 수 있고, 광검출기(1214)는 필터가 내장된 SiGe 광검출기를 포함할 수 있다. 광검출기(1214)는 또한 CMOS 회로(1216)에 결합될 수 있다. 도시된 바와 같이, 입력 신호(1218)는 (예컨대, 광검출기(1214)를 통해) 실리콘 트랜시버 칩(1200)에 의해 수신되고, 출력 신호(1220)는 (예컨대, 도파관(1212)의 출력 패싯(1222)을 통해) 실리콘 트랜시버 칩(1200)으로부터 전송된다. 일부 실시예에서, 개시된 볼록 프로파일(예컨대, 볼록 프리즘/릿지 또는 볼록 렌즈/돔)이 적어도 도파관(1212)의 출력 패싯(1222)에 형성될 수 있지만, 다른 실시예가 가능하다. 따라서, 도파관(1212)을 통해 이동하고 출력 패싯(1222)을 통해 출사하는 광선(예컨대, 레이저(1204)에 의해 생성됨)의 경우, 광학 손실이 실질적으로 완화되고, 출력 강도가 향상되고 정확하며, 도파관(1212)(및 실리콘 트랜시버 칩(1200))의 광학 성능이 향상된다.
도 13의 예에 도시된 바와 같이, 건강 모니터링 시스템(1300)은 복수의 광학 디바이스 및 전기 디바이스를 포함할 수 있는 공통 기판(1302)(예컨대, 실리콘)을 포함한다. 예를 들어, 건강 모니터링 시스템(1300)은 하나 이상의 배터리(1304), CMOS 회로(1306), 안테나(1308)(예컨대, RF 안테나), 레이저(1312, 1316), 이미징 어레이(1310), 및 도파관(1314, 1318, 1320)을 포함할 수 있다. 일부 실시예에서, 레이저(1312, 1316)는 InP 레이저 또는 또 다른 적절한 레이저와 같은 III-V 레이저를 포함할 수 있다. 이미징 어레이(1310)는 일부 경우에 다중 스펙트럼 이미징 센서를 포함할 수 있다. 일부 예들에서, CMOS 회로(1306)는 다양한 건강 모니터링 시스템(1300) 컴포넌트들에 결합될 수 있고, 이에 의해 건강 모니터링 시스템(1300)에 대한 신호 및 데이터 처리 제어를 제공할 수 있다. 일부 실시예에서, 도파관(1314, 1318, 1320)은 수동 실리콘 도파관, 렌즈 도파관, 또는 다른 적절한 도파관을 포함할 수 있다. 일부 실시예에서, 예시적인 건강 모니터링 시스템(1300)은 생물학적 세포 및 단백질의 이미징을 제공할 수 있지만, 다른 적용이 가능하다. 도시된 바와 같이, 레이저(1312)에 의해 생성된 광은 도파관(1314)을 통해 이동하고 출력 패싯(1315)을 통해 출사할 수 있고, 레이저(1316)에 의해 생성된 광은 도파관(1318)을 통해 이동하고 출력 패싯(1319)을 출사할 수 있다. 각각의 도파관(1314, 1318)을 출사하는 광은 피검사체(1322)(예컨대, 생물학적 세포)에 입사될 수 있다. 입사광에 의해 야기된 피검사체(1322) 상의 여기로 인해, 피검사체(1322)는(예컨대, 입력 패싯(1321)을 통해) 도파관(1320)에 의해 포착된 형광 신호를 생성할 수 있고, 이어서 도파관(1320)의 출력 패싯(1323)을 통해 형광 광을 전송하여 이미징 어레이(1310) 상에 입사할 수 있다. 일부 실시예에서, 개시된 볼록 프로파일(예컨대, 볼록 프리즘/릿지 또는 볼록 렌즈/돔)은 다른 실시예가 가능하지만, 도파관(1314)의 출력 패싯(1315), 도파관(1318)의 출력 패싯(1319), 및 도파관(1320)의 출력 패싯(1323) 중 하나 이상에 형성될 수 있다. 따라서, 하나 이상의 도파관(1314, 1318, 1320)을 통과하여 출사하는 광선의 경우, 광학 손실이 실질적으로 완화되고, 출력 강도가 향상되고 정확하며, 하나 이상의 도파관(1314, 1318, 1320)(및 건강 모니터링 시스템(1300))의 광학 성능이 향상된다. 일반적으로, 예시적인 건강 모니터링 시스템(1300)의 다양한 컴포넌트는 광을 안내하고, 광 신호를 추출하고, 신호를 처리하고, 신호를 무선으로 전송하는 역할을 한다. 더욱이, 위에서 논의된 바와 같이, 개시된 볼록 프로파일의 통합으로, 건강 모니터링 시스템(1300)은 개선된 이미징 능력 및 개선된 신뢰성을 제공할 수 있다.
본 개시에서 설명되는 다양한 실시예들은 기존 기술에 대해 다수의 이점들을 제공한다. 모든 이점들이 본 개시에서 반드시 논의되지는 않았고, 어떠한 특정 이점도 모든 실시예를 위해 요구되지는 않으며, 다른 실시예가 상이한 이점을 제공할 수 있다는 것을 이해할 것이다. 예를 들어, 본 명세서에서 논의되는 실시예는 광자 디바이스 및 광자 디바이스를 형성하는 방법을 포함한다. 특히, 본 개시의 일부 실시예는 출력 필드 시프트에 의한 광학 손실을 완화하기 위해 볼록 프로파일을 가진 코어를 갖는 실리콘 도파관을 형성하는 방법을 제공한다. 확실히, 여기에 개시된 다양한 실시예는 실리콘으로 제한되지 않고 다른 코어 물질(예컨대, SiN, 중합체, III-V 물질, 또는 기타)에도 적용될 수 있다. 일부 실시예에서, 볼록 프로파일은 경사진(예컨대, 테이퍼형), 그러나 반대로 배향된, 표면들을 가진 도파관 코어층의 상단 표면 및 하단 표면을 갖는 볼록 프리즘 또는 볼록 릿지 프로파일을 포함한다. 일례에서, 볼록 프리즘 또는 볼록 릿지 프로파일은 하단 산화물 클래딩의 고압 에칭을 사용하여 형성될 수 있다. 대안적으로, 일부 실시예들에서, 볼록 프리즘 또는 볼록 릿지 프로파일은 (i) 실리콘 코어층의 재진입 표면 프로파일의 형성 및 (ii) 하단 산화물 클래딩 에칭 프로세스를 통한 실리콘 코어층의 상단 부분의 테이퍼링을 포함하는 2단계 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 볼록 프로파일은 대신에 실질적으로 매끄럽고 둥근 표면을 갖는 볼록 렌즈 또는 돔 프로파일을 포함한다. 일부 실시예에서, 볼록 렌즈 또는 돔 프로파일은 먼저 고압 또는 위에서 논의된 2단계 프로세스를 사용하여 볼록 프리즘 또는 볼록 릿지 프로파일을 형성한 다음, 볼록 프리즘 또는 볼록 릿지 프로파일의 표면을 둥글게 하거나 매끄럽게 하기 위해 릿지 트리밍 프로세스를 수행하여 볼록 렌즈 또는 돔 프로파일을 제공함으로써 수행될 수 있다. 일반적으로, 본 개시의 실시예는 출력 필드 시프트로 인해 발생할 수 있는 도파관 광 손실 또는 오작동을 개선(감소)시키는 역할을 한다. 또한, 다양한 실시예는 출력 필드 직경을 검출기와 매칭시킴으로써 향상된 출력 강도를 제공한다. 또한, 본 실시예는 바람직하지 않은 테이퍼형 프로파일이 추가 비용 없이 완화 및/또는 회피될 수 있다는 점에서 비용 효율적이다. 다른 실시예 및 이점은 본 개시를 읽을 때 당업자에게 명백할 것이다.
따라서, 본 개시의 실시예 중 하나는 기판 위에 층 스택을 형성하는 단계를 포함하는 광자 디바이스를 제조하는 방법을 설명하였다. 일부 실시예에서, 층 스택은 하부 클래딩층, 하부 클래딩층 위에 배치된 코어층, 및 코어층 위에 배치된 상부 클래딩층을 포함한다. 일부 예에서, 방법은 광자 디바이스에 대한 도파관을 형성하기 위해 층 스택을 패터닝하는 단계를 더 포함한다. 일부 경우에, 도파관은 코어층을 포함하고, 코어층은 볼록 프로파일을 갖는 측방향 표면을 포함한다.
또 다른 실시예에서, 기판 위에 배치된 제1 클래딩층, 제1 클래딩층 위에 배치된 도파관 코어층, 및 도파관 코어층 위에 배치된 제2 클래딩층을 포함하는 수동 도파관 이종 구조물을 형성하는 단계를 포함하는 방법이 논의된다. 일부 실시예에서, 방법은 도파관 코어층을 노출시키기 위해 제2 클래딩층을 에칭하는 단계, 제1 클래딩층을 노출시키기 위해 도파관 코어층을 에칭하는 단계, 및 기판을 노출시키기 위해 제1 클래딩층을 에칭하는 단계를 더 포함한다. 일부 실시예에서, 제1 클래딩층을 에칭하는 단계는 도파관 코어층의 출력 패싯에서 볼록 프로파일을 형성하기 위해 도파관 코어층을 동시에 에칭한다.
또 다른 실시예에서, 기판 위에 배치된 하부 클래딩층을 포함하는 광자 디바이스가 논의된다. 일부 실시예에서, 하부 클래딩층은 제1 산화물층을 포함한다. 일부 예에서, 광자 디바이스는 하부 클래딩층 위에 배치된 도파관 코어층을 더 포함한다. 일부 경우에, 도파관 코어층은 실리콘(Si)을 포함한다. 일부 실시예에서, 광자 디바이스는 도파관 코어층 위에 배치된 상부 클래딩층을 더 포함한다. 일부 예에서, 상부 클래딩층은 제2 산화물층을 포함한다. 다양한 실시예에서, 도파관 코어층의 측방향 표면은 볼록 프로파일을 갖는다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 약술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 광자 디바이스를 제조하는 방법에 있어서,
기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 하부 클래딩층(lower cladding layer), 상기 하부 클래딩층 위에 배치된 코어층, 및 상기 코어층 위에 배치된 상부 클래딩층을 포함함 - ; 및
상기 광자 디바이스에 대한 도파관을 형성하기 위해 상기 층 스택을 패터닝하는 단계
를 포함하고,
상기 도파관은 상기 코어층을 포함하며, 상기 코어층은 볼록 프로파일을 갖는 측방향 표면(lateral surface)을 포함하는 것인, 광자 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 층 스택을 패터닝하는 단계는, 상기 층 스택의 상부 클래딩층을 에칭하는 단계 및 상기 측방향 표면을 노출시키기 위해 상기 층 스택의 코어층을 에칭하는 단계를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 층 스택을 패터닝하는 단계는, 고압 에칭을 사용하여 상기 층 스택의 하부 클래딩층을 에칭하는 단계를 더 포함하고, 상기 하부 클래딩층을 에칭하는 단계는, 상기 측방향 표면을 따라 상기 볼록 프로파일을 형성하기 위해 상기 코어층을 동시에 에칭하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 볼록 프로파일은 경사진, 그러나 반대로 배향된, 표면들을 갖는 상단 표면 및 하단 표면을 갖는 볼록 프리즘 또는 볼록 릿지 프로파일(convex ridge profile)을 포함하는 것인, 방법.
실시예 5. 실시예 2에 있어서, 상기 코어층을 에칭하는 단계는, 상기 측방향 표면을 따라 재진입 표면 프로파일(re-entrant surface profile)을 형성하는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 층 스택을 패터닝하는 단계는, 상기 층 스택의 하부 클래딩층을 에칭하는 단계를 더 포함하고, 상기 하부 클래딩층을 에칭하는 단계는, 상기 측방향 표면을 따라 상기 볼록 프로파일을 형성하기 위해, 상기 코어층의 하단 부분이 상기 재진입 표면 프로파일을 유지하면서, 상기 코어층의 상단 부분을 동시에 에칭하는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 층 스택을 패터닝하는 단계는 또한, 상기 기판을 적어도 부분적으로 에칭하는 것인, 방법.
실시예 8. 실시예 4에 있어서, 상기 볼록 프리즘 또는 상기 볼록 릿지 프로파일을 매끄럽게(smooth out) 하기 위해 트리밍 프로세스를 수행하는 단계를 더 포함하는, 방법.
실시예 9. 실시예 8에 있어서, 상기 트리밍 프로세스 후에 상기 볼록 프로파일은 실질적으로 매끄럽고 둥근 표면을 갖는 볼록 렌즈 또는 돔 프로파일(dome profile)을 포함하는 것인, 방법.
실시예 10. 실시예 8에 있어서, 상기 트리밍 프로세스는 플라즈마 에칭 조정 프로세스(plasma etching tuning process) 또는 화학적 연마 프로세스(chemical polishing process)를 사용하여 수행되는 것인, 방법.
실시예 11. 방법에 있어서,
기판 위에 배치된 제1 클래딩층, 상기 제1 클래딩층 위에 배치된 도파관 코어층, 및 상기 도파관 코어층 위에 배치된 제2 클래딩층을 포함하는 도파관 이종 구조물(waveguide heterostructure)을 형성하는 단계;
상기 도파관 코어층을 노출시키기 위해 상기 제2 클래딩층을 에칭하는 단계;
상기 제1 클래딩층을 노출시키기 위해 상기 도파관 코어층을 에칭하는 단계; 및
상기 기판을 노출시키기 위해 상기 제1 클래딩층을 에칭하는 단계
를 포함하고,
상기 제1 클래딩층을 에칭하는 단계는, 상기 도파관 코어층의 출력 패싯(output facet)에서 볼록 프로파일을 형성하기 위해 상기 도파관 코어층을 동시에 에칭하는 것인, 방법.
실시예 12. 실시예 11에 있어서, 상기 제1 클래딩층을 에칭하는 단계는 고압 에칭을 사용하여 수행되는 것인, 방법.
실시예 13. 실시예 12에 있어서, 상기 고압 에칭은 약 40MPa 이상의 압력에서 수행되는 것인, 방법.
실시예 14. 실시예 11에 있어서, 상기 도파관 코어층을 에칭하는 단계는, 상기 도파관 코어층의 출력 패싯을 따라 재진입 표면 프로파일을 형성하는 것인, 방법.
실시예 15. 실시예 14에 있어서, 상기 제1 클래딩층을 에칭하는 단계는, 상기 도파관 코어층의 출력 패싯에서 상기 볼록 프로파일을 형성하기 위해, 상기 도파관 코어층의 하단 부분이 상기 재진입 표면 프로파일을 유지하면서, 상기 도파관 코어층의 상단 부분을 동시에 에칭하는 것인, 방법.
실시예 16. 실시예 11에 있어서, 상기 도파관 코어층의 출력 패싯에서 상기 볼록 프로파일을 매끄럽게 하기 위해 트리밍 프로세스를 수행하는 단계를 더 포함하는, 방법.
실시예 17. 광자 디바이스에 있어서,
기판 위에 배치된 하부 클래딩층 - 상기 하부 클래딩층은 제1 산화물층을 포함함 -
상기 하부 클래딩층 위에 배치된 도파관 코어층 - 상기 도파관 코어층은 실리콘(Si)을 포함함; 및
상기 도파관 코어층 위에 배치된 상부 클래딩층 - 상기 상부 클래딩층은 제2 산화물층을 포함함 -
을 포함하고,
상기 도파관 코어층의 측방향 표면은 볼록 프로파일을 갖는 것인, 광자 디바이스.
실시예 18. 실시예 17에 있어서, 상기 도파관 코어층의 측방향 표면은 경사진, 그러나 반대로 배향된, 표면들을 갖는 상단 표면 및 하단 표면을 갖는 볼록 프리즘 또는 볼록 릿지 프로파일을 포함하는 것인, 광자 디바이스.
실시예 19. 실시예 17에 있어서, 상기 도파관 코어층의 측방향 표면은 실질적으로 매끄럽고 둥근 표면을 갖는 볼록 렌즈 또는 돔 프로파일을 포함하는 것인, 광자 디바이스.
실시예 20. 실시예 17에 있어서, 상기 도파관 코어층은 제1 두께를 갖고, 상기 도파관 코어층은 상기 볼록 프로파일의 정점(apex)과 수평인 평면의 양 측부들 상의 상기 도파관 코어층의 부분으로서 규정되는 상부 부분 및 하부 부분을 포함하고, 상기 상부 부분의 제2 두께는 상기 제1 두께의 1/6 이상인 것인, 광자 디바이스.

Claims (10)

  1. 광자 디바이스를 제조하는 방법에 있어서,
    기판 위에 층 스택을 형성하는 단계 - 상기 층 스택은 하부 클래딩층(lower cladding layer), 상기 하부 클래딩층 위에 배치된 코어층, 및 상기 코어층 위에 배치된 상부 클래딩층을 포함함 - ; 및
    상기 광자 디바이스에 대한 도파관을 형성하기 위해 상기 층 스택을 패터닝하는 단계
    를 포함하고,
    상기 도파관은 상기 코어층을 포함하며, 상기 코어층은 볼록 프로파일을 갖는 측방향 표면(lateral surface)을 포함하는 것인, 광자 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 층 스택을 패터닝하는 단계는, 상기 층 스택의 상부 클래딩층을 에칭하는 단계 및 상기 측방향 표면을 노출시키기 위해 상기 층 스택의 코어층을 에칭하는 단계를 포함하는 것인, 방법.
  3. 제2항에 있어서, 상기 층 스택을 패터닝하는 단계는, 고압 에칭을 사용하여 상기 층 스택의 하부 클래딩층을 에칭하는 단계를 더 포함하고, 상기 하부 클래딩층을 에칭하는 단계는, 상기 측방향 표면을 따라 상기 볼록 프로파일을 형성하기 위해 상기 코어층을 동시에 에칭하는 것인, 방법.
  4. 제1항에 있어서, 상기 볼록 프로파일은 경사진, 그러나 반대로 배향된, 표면들을 갖는 상단 표면 및 하단 표면을 갖는 볼록 프리즘 또는 볼록 릿지 프로파일(convex ridge profile)을 포함하는 것인, 방법.
  5. 제2항에 있어서, 상기 코어층을 에칭하는 단계는, 상기 측방향 표면을 따라 재진입 표면 프로파일(re-entrant surface profile)을 형성하는 것인, 방법.
  6. 제5항에 있어서, 상기 층 스택을 패터닝하는 단계는, 상기 층 스택의 하부 클래딩층을 에칭하는 단계를 더 포함하고, 상기 하부 클래딩층을 에칭하는 단계는, 상기 측방향 표면을 따라 상기 볼록 프로파일을 형성하기 위해, 상기 코어층의 하단 부분이 상기 재진입 표면 프로파일을 유지하면서, 상기 코어층의 상단 부분을 동시에 에칭하는 것인, 방법.
  7. 제1항에 있어서, 상기 층 스택을 패터닝하는 단계는 또한, 상기 기판을 적어도 부분적으로 에칭하는 것인, 방법.
  8. 제4항에 있어서, 상기 볼록 프리즘 또는 상기 볼록 릿지 프로파일을 매끄럽게(smooth out) 하기 위해 트리밍 프로세스를 수행하는 단계를 더 포함하는, 방법.
  9. 방법에 있어서,
    기판 위에 배치된 제1 클래딩층, 상기 제1 클래딩층 위에 배치된 도파관 코어층, 및 상기 도파관 코어층 위에 배치된 제2 클래딩층을 포함하는 도파관 이종 구조물(waveguide heterostructure)을 형성하는 단계;
    상기 도파관 코어층을 노출시키기 위해 상기 제2 클래딩층을 에칭하는 단계;
    상기 제1 클래딩층을 노출시키기 위해 상기 도파관 코어층을 에칭하는 단계; 및
    상기 기판을 노출시키기 위해 상기 제1 클래딩층을 에칭하는 단계
    를 포함하고,
    상기 제1 클래딩층을 에칭하는 단계는, 상기 도파관 코어층의 출력 패싯(output facet)에서 볼록 프로파일을 형성하기 위해 상기 도파관 코어층을 동시에 에칭하는 것인, 방법.
  10. 광자 디바이스에 있어서,
    기판 위에 배치된 하부 클래딩층 - 상기 하부 클래딩층은 제1 산화물층을 포함함 -
    상기 하부 클래딩층 위에 배치된 도파관 코어층 - 상기 도파관 코어층은 실리콘(Si)을 포함함; 및
    상기 도파관 코어층 위에 배치된 상부 클래딩층 - 상기 상부 클래딩층은 제2 산화물층을 포함함 -
    을 포함하고,
    상기 도파관 코어층의 측방향 표면은 볼록 프로파일을 갖는 것인, 광자 디바이스.
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* Cited by examiner, † Cited by third party
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JPH01142502A (ja) * 1987-11-27 1989-06-05 Matsushita Electric Ind Co Ltd 光ファイバの端面加工方法
JPH10111415A (ja) * 1996-10-04 1998-04-28 Kyowa Densen Kk 光ファイバ心線とその端面加工法
US7218812B2 (en) * 2003-10-27 2007-05-15 Rpo Pty Limited Planar waveguide with patterned cladding and method for producing the same
JP6457723B2 (ja) * 2014-03-28 2019-01-23 富士通株式会社 光導波路結合器及びその製造方法
US10222552B2 (en) * 2016-01-12 2019-03-05 Oracle International Corporation Wafer-scale fabrication of vertical optical couplers
US11340400B2 (en) * 2019-03-06 2022-05-24 Massachusetts Institute Of Technology Hybrid integration for photonic integrated circuits

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