KR20230133706A - 자기 메모리 장치 및 이의 동작 방법 - Google Patents

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KR20230133706A
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조시연
김태영
박현목
이봉용
유키오 하야카와
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삼성전자주식회사
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Abstract

본 발명은 자기 메모리 장치에 관한 것으로, 보다 상세하게는, 루프 타입의 자성 트랙, 상기 자성 트랙은 반시계 방향으로 배열된 제1 부분 및 제2 부분을 포함하고; 상기 제1 부분의 상면 상의 제1 도전 라인; 및 상기 제2 부분의 바닥면 상의 제2 도전 라인을 포함한다. 상기 자성 트랙은, 순차적으로 적층된 하부 자성층, 스페이서 층 및 상부 자성층을 포함하고, 각각의 상기 제1 및 제2 도전 라인들은 중금속을 포함하고, 상기 제1 및 제2 도전 라인들 각각은, 그의 내부에 흐르는 전류에 의해 스핀 궤도 토크를 발생시키도록 구성되며, 상기 스핀 궤도 토크에 의해 상기 자성 트랙 내의 자구들이 시계 또는 반시계 방향으로 이동한다.

Description

자기 메모리 장치 및 이의 동작 방법{Magnetic memory device and method of operation the same}
본 발명은 자기 메모리 장치에 관한 것으로, 보다 상세하게는 스핀 궤도 토크(spin-orbit torque, SOT)를 이용한 자기 메모리 장치 및 이의 동작 방법에 관한 것이다.
전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 및 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 메모리 장치로서 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다. 특히, 최근에는 자성 물질의 자구벽(magnetic domain wall)의 이동 현상을 이용하는 새로운 자기 메모리 장치에 대한 연구 및 개발이 이루어지고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 루프 타입의 자성 트랙을 포함하는 자기 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 루프 타입의 자성 트랙을 포함하는 자기 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명의 개념에 따른, 자기 메모리 장치는, 루프 타입의 자성 트랙, 상기 자성 트랙은 반시계 방향으로 배열된 제1 부분 및 제2 부분을 포함하고; 상기 제1 부분의 상면 상의 제1 도전 라인; 및 상기 제2 부분의 바닥면 상의 제2 도전 라인을 포함할 수 있다. 상기 자성 트랙은, 순차적으로 적층된 하부 자성층, 스페이서 층 및 상부 자성층을 포함하고, 각각의 상기 제1 및 제2 도전 라인들은 중금속을 포함하고, 상기 제1 및 제2 도전 라인들 각각은, 그의 내부에 흐르는 전류에 의해 스핀 궤도 토크를 발생시키도록 구성되며, 상기 스핀 궤도 토크에 의해 상기 자성 트랙 내의 자구들이 시계 또는 반시계 방향으로 이동할 수 있다.
본 발명의 다른 개념에 따른, 자기 메모리 장치는, 루프 타입의 자성 트랙, 상기 자성 트랙은 반시계 방향으로 배열된 제1 부분 및 제2 부분을 포함하고; 상기 제1 부분의 상면 상의 제1 도전 라인; 및 상기 제2 부분의 바닥면 상의 제2 도전 라인을 포함할 수 있다. 상기 자성 트랙은, 순차적으로 적층된 하부 자성층, 스페이서 층 및 상부 자성층을 포함하고, 상기 제1 및 제2 도전 라인들 각각은, 그의 내부에 흐르는 전류에 의해 스핀 궤도 토크를 발생시키도록 구성되며, 상기 제1 도전 라인은, 상기 전류가 시계 또는 반시계 방향으로 흐르도록 구성되고, 상기 제2 도전 라인은, 상기 전류가 반시계 또는 시계 방향으로 흐르도록 구성되며, 상기 제1 도전 라인의 상기 전류의 방향은, 상기 제2 도전 라인의 상기 전류의 방향과 반대일 수 있다.
본 발명의 또 다른 개념에 따른, 자기 메모리 장치의 동작 방법에 있어서, 상기 자기 메모리 장치는: 루프 타입의 자성 트랙, 상기 자성 트랙은 반시계 방향으로 배열된 제1 내지 제4 부분들을 포함하고, 상기 제1 부분과 상기 제4 부분이 서로 연결되며; 상기 제1 부분의 상면 상의 제1 도전 라인; 상기 제2 부분의 바닥면 상의 제2 도전 라인; 상기 제3 부분의 상면 상의 제3 도전 라인; 및 상기 제4 부분의 바닥면 상의 제4 도전 라인을 포함할 수 있다. 상기 제1 내지 제4 도전 라인들 각각은, 그의 내부에 흐르는 전류에 의해 스핀 궤도 토크를 발생시키도록 구성될 수 있다. 상기 동작 방법은: 상기 제1 도전 라인에 펄스를 인가하여, 상기 제1 도전 라인 상의 자구들을 시계 방향으로 이동시키는 제1 단계; 상기 제2 도전 라인에 펄스를 인가하여, 상기 제2 도전 라인 상의 자구들을 상기 시계 방향으로 이동시키는 제2 단계; 상기 제3 도전 라인에 펄스를 인가하여, 상기 제3 도전 라인 상의 자구들을 상기 시계 방향으로 이동시키는 제3 단계; 및 상기 제4 도전 라인에 펄스를 인가하여, 상기 제4 도전 라인 상의 자구들을 상기 시계 방향으로 이동시키는 제4 단계를 포함할 수 있다. 상기 제1 내지 제4 단계들은 순차적으로 수행될 수 있다.
본 발명의 자기 메모리 장치는 루프 타입의 자성 트랙을 이용함으로써, 자성 트랙의 대부분의 영역을 자구들로 채울 수 있다. 다시 말하면, 본 발명은 자기 메모리 장치의 데이터 밀도를 향상시킬 수 있다.
본 발명의 자기 메모리 장치는, 도전 라인들을 자성 트랙 상에 위 아래로 번갈아 배치함으로써, 스핀 궤도 토크 갭을 방지할 수 있다. 이로써 자기 메모리 장치의 오작동을 방지하고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A'선에 따른 자기 메모리 장치의 단면도이다.
도 3a 및 도 3b는 본 발명의 비교예에 따른 자기 메모리 장치를 개략적으로 나타내는 평면도들이다.
도 4는 본 발명의 다른 비교예에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다.
도 5는 본 발명의 실시예들에 따른 자기 메모리 장치의 동작 방법을 설명하기 위한 것으로, 제1 내지 제4 도전 라인들에 대한 펄스 인가 타이밍을 나타낸 그래프이다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 자기 메모리 장치의 동작 방법을 설명하기 위한 평면도들이다.
도 7은 본 발명의 다른 실시예에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다.
도 8은 도 7의 자기 메모리 장치의 동작 방법을 설명하기 위한 것으로, 제1 및 제2 도전 라인들에 대한 펄스 인가 타이밍을 나타낸 그래프이다.
도 9는 본 발명의 또 다른 실시예에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 A-A'선에 따른 자기 메모리 장치의 단면도이다.
도 1 및 도 2를 참조하면, 자기 메모리 장치는 자성 트랙(MTR), 자성 트랙(MTR) 상의 복수개의 도전 라인들(CL1-CL4) 및 자성 트랙(MTR) 상의 적어도 하나의 읽기/쓰기 수단(RWE)을 포함할 수 있다. 본 발명의 실시예들에 따른 자성 트랙(MTR)은 루프 타입 또는 링 타입의 형태를 가질 수 있다.
도 3a 및 도 3b는 본 발명의 비교예에 따른 자기 메모리 장치를 개략적으로 나타내는 평면도들이다. 도 3a 및 도 3b를 참조하면, 본 발명의 비교예에 따른 자성 트랙(MTR')은 양 단들(ES1, ES2)을 포함하는 라인 형태를 가질 수 있다. 자성 트랙(MTR')은 제1 방향(D1)으로 연장될 수 있다. 양 단들(ES1, ES2)은 제1 방향(D1)으로 서로 대향하는 제1 단(ES1) 및 제2 단(ES2)을 포함할 수 있다.
자성 트랙(MTR')은 빈 영역(BLR) 및 데이터들을 포함하는 자구들(magnetic domains, MDO)을 포함할 수 있다. 도 3a 및 도 3b에 나타난 바와 같이, 자구들(MDO)은 자성 트랙(MTR')의 양 단들(ES1, ES2) 사이를 왕복할 수 있다. 자성 트랙(MTR') 상의 읽기/쓰기 수단(RWE)은, 자구들(MDO)의 데이터를 읽거나 쓸 수 있다.
모든 자구들(MDO)이 읽기/쓰기 수단(RWE)을 통과하려면, 비교예에 따른 자성 트랙(MTR')은, 그의 절반을 차지하는 빈 영역(BLR)을 포함해야 한다. 본 발명에 있어서 "빈 영역(BLR)"이란, 자성 트랙 내에서 자화 방향을 갖지 않는, 즉 데이터를 포함하지 않는 영역일 수 있다. 비교예에 따른 자성 트랙(MTR')은, 빈 영역(BLR)에 의해 데이터 저장 영역(즉, 자구들(MDO))이 그의 절반밖에 미치지 못한다. 비교예에 따른 자성 트랙(MTR')은 데이터 밀도가 매우 낮은 문제가 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 자기 메모리 장치를 개략적으로 나타내는 평면도들이다. 도 6a 내지 도 6e를 참조하면, 본 발명에 따른 자성 트랙(MTR)은 양 단들이 서로 연결된 루프 타입일 수 있다. 자성 트랙(MTR) 내의 자구들(MDO)이 자성 트랙(MTR)을 따라 순환할 수 있고, 이에 따라 일기/쓰기 수단이 자구들(MDO)의 데이터를 읽거나 쓸 수 있다. 도 6a 내지 도 6e에는 자구들(MDO)이 시계 방향을 따라 이동(또는 순환)하는 과정을 나타내었다. 도 6a 내지 도 6e에 나타난 자구들(MDO)의 이동 원리에 대한 설명은 후술한다.
본 실시예에 따른 자성 트랙(MTR)은, 앞서 설명한 비교예의 자성 트랙(MTR')과 달리 자구들(MDO)이 트랙의 양 단들 사이를 왕복하지 않을 수 있다. 본 실시예에 따른 자성 트랙(MTR)은 자구들(MDO)이 루프 트랙을 따라 순환할 수 있다. 따라서 본 발명에 따른 루프 타입의 자성 트랙(MTR)은, 비교예의 자성 트랙(MTR')과는 달리 빈 영역(BLR)이 거의 필요하지 않을 수 있다. 일 예로, 자성 트랙(MTR) 내의 빈 영역(BLR)의 비율은 0% 내지 10%일 수 있다. 결과적으로 본 발명의 자기 메모리 장치는 향상된 데이터 밀도를 가질 수 있다.
도 1 및 도 2를 다시 참조하면, 본 실시예에 따른 자성 트랙(MTR)은, 제2 방향(D2)으로 서로 평행하게 연장되는 제1 부분(PA1) 및 제3 부분(PA3)을 포함할 수 있다. 자성 트랙(MTR)은 제1 방향(D1)으로 서로 평행하게 연장되는 제2 부분(PA2) 및 제4 부분(PA4)을 더 포함할 수 있다. 제2 부분(PA2)은 제1 부분(PA1)의 일 단과 제3 부분(PA3)의 일 단을 서로 연결할 수 있다. 제4 부분(PA4)은 제1 부분(PA1)의 타 단과 제3 부분(PA3)의 타 단을 서로 연결할 수 있다. 제1 내지 제4 부분들(PA1-PA4)은 반시계 방향으로 순차적으로 배열될 수 있다. 제1 내지 제4 부분들(PA1-PA4)이 서로 연결됨으로써, 본 발명에 따른 루프 타입의 자성 트랙(MTR)이 제공될 수 있다.
본 실시예에서는 각각의 제1 내지 제4 부분들(PA1-PA4)이 라인 형태를 가질 수 있고, 이로써 사각형 루프 형태의 자성 트랙(MTR)이 제공될 수 있다. 그러나 본 발명의 실시예에 이에 한정되는 것은 아니다. 제1 내지 제4 부분들(PA1-PA4) 중 적어도 하나는 곡선 형태를 가질 수 있다. 따라서 타원형 또는 원형의 자성 트랙(MTR)이 제공될 수도 있다.
자성 트랙(MTR) 상에 제1 내지 제4 도전 라인들(CL1-CL4)이 제공될 수 있다. 제1 및 제3 도전 라인들(CL1, CL3)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제2 및 제4 도전 라인들(CL2, CL4)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 구체적으로, 제1 내지 제4 도전 라인들(CL1-CL4)은 자성 트랙(MTR)의 제1 내지 제4 부분들(PA1-PA4) 상에 각각 제공될 수 있다. 제1 내지 제4 도전 라인들(CL1-CL4)은 반시계 방향을 따라 자성 트랙(MTR) 상에 순차적으로 제공될 수 있다.
본 발명의 실시예들에 따르면, 제1 내지 제4 도전 라인들(CL1-CL4)은 자성 트랙(MTR)의 상면(TS) 또는 바닥면(BS) 상에 교번적으로 제공될 수 있다. 예를 들어, 제1 도전 라인(CL1)은 자성 트랙(MTR)의 제1 부분(PA1)의 상면(TS) 상에 제공될 수 있다. 제2 도전 라인(CL2)은 자성 트랙(MTR)의 제2 부분(PA2)의 바닥면(BS) 상에 제공될 수 있다. 제3 도전 라인(CL3)은 자성 트랙(MTR)의 제3 부분(PA3)의 상면(TS) 상에 제공될 수 있다. 제4 도전 라인(CL4)은 자성 트랙(MTR)의 제2 부분(PA2)의 바닥면(BS) 상에 제공될 수 있다. 본 발명의 일 실시예로, 읽기/쓰기 수단(RWE)은 자성 트랙(MTR)의 제2 부분(PA2)의 상면 상에 배치될 수 있다.
이하, 각각의 제1 내지 제4 도전 라인들(CL1-CL4)을 도전 라인(CL)으로 지칭하여 설명한다. 도전 라인(CL)은 그의 내부에 흐르는 전류에 의해 스핀 궤도 토크(spin-orbit torque, SOT)를 발생시키도록 구성될 수 있다. 도전 라인(CL)은, 그의 연장 방향으로 흐르는 전류에 의해 스핀 홀 현상(spin Hall effect) 또는 라시바 현상(Rashba effect)을 발생시킬 수 있는 물질을 포함할 수 있다. 도전 라인(CL)은 원자번호가 30 이상인 중금속(heavy metal)을 포함할 수 있다. 예를 들어, 도전 라인(CL)은 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 백금(Pt), 팔라듐(Pd), 비스무트(Bi), 티타늄(Ti) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
자성 트랙(MTR)은, 차례로 적층된 하부 자성층(LML), 제1 스페이서 층(SPL1) 및 상부 자성층(UML)을 포함할 수 있다. 하부 자성층(LML), 제1 스페이서 층(SPL1) 및 상부 자성층(UML)은 제3 방향(D3)을 따라 적층될 수 있다. 제1 스페이서 층(SPL1)은 하부 자성층(LML)과 상부 자성층(UML) 사이에 개재될 수 있다. 일 예로, 하부 자성층(LML), 제1 스페이서 층(SPL1) 및 상부 자성층(UML) 각각은, 자성 트랙(MTR)과 동일한 루프 형태를 가질 수 있다.
하부 자성층(LML)은 시계 방향 또는 반시계 방향을 따라 배열되는 하부 자구들(lower magnetic domains, D_L)을 포함할 수 있다. 하부 자성층(LML)은 하부 자구들(D_L) 사이의 하부 자구벽들(lower magnetic domain walls, DW_L)을 더 포함할 수 있다. 일 예로, 각각의 하부 자구들(D_L)은 하부 자성층(LML) 내에서 자기 모멘트가 일정 방향으로 정렬된 영역일 수 있다. 각각의 하부 자구벽들(DW_L)은 하부 자구들(D_L) 사이에서 자기 모멘트의 방향이 변화하는 영역일 수 있다. 하부 자구들(D_L) 및 하부 자구벽들(DW_L)은 시계 방향 또는 반시계 방향을 따라 교대로 배열될 수 있다.
상부 자성층(UML)은 시계 방향 또는 반시계 방향을 따라 배열되는 상부 자구들(upper magnetic domains, D_U)을 포함할 수 있다. 상부 자성층(UML)은 상부 자구들(D_U) 사이의 상부 자구벽들(upper magnetic domain walls, DW_U)을 더 포함할 수 있다. 일 예로, 각각의 상부 자구들(D_U)은 상부 자성층(UML) 내에서 자기 모멘트가 일정 방향으로 정렬된 영역들일 수 있다. 각각의 상부 자구벽들(DW_U)은 상부 자구들(D_U) 사이에서 자기 모멘트의 방향이 변화하는 영역일 수 있다. 상부 자구들(D_U) 및 상부 자구벽들(DW_U)은 시계 방향 또는 반시계 방향을 따라 교대로 배열될 수 있다.
상부 자구들(D_U)은 하부 자구들(D_L)과 각각 수직적으로 중첩할 수 있다. 일 예로, 서로 중첩하는 하부 자구(D_L)와 상부 자구(D_U)가 세트로 하나의 자구(MDO)를 구성할 수 있다. 각각의 자구(MDO)는 후술할 자기터널접합(MTJ)의 자유층을 구성할 수 있다.
하부 자성층(LML) 및 상부 자성층(UML)은 제1 스페이서 층(SPL1)을 통해 반강자성적으로 서로 결합할 수 있다. 하부 자성층(LML) 및 상부 자성층(UML) 각각은 자성 원소를 포함할 수 있고, 일 예로, 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 제1 스페이서 층(SPL1)은 비자성 금속을 포함할 수 있고, 일 예로, 루테늄(Ru), 이리듐(Ir), 텡스텐(W), 탄탈럼(Ta) 또는 이들의 합금을 포함할 수 있다.
일 실시예로, 하부 자성층(LML) 및 상부 자성층(UML) 각각은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있고, 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)와 같은 비자성 물질들 중 적어도 하나를 더 포함할 수 있다. 일 예로, 하부 자성층(LML) 및 상부 자성층(UML) 각각은 i) 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), ii) L10 구조를 갖는 수직 자성 물질, iii) 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 ⅳ) 수직 자성 구조체 중 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 하부 자성층(LML) 및 상부 자성층(UML) 각각은 CoFeB 또는 Co 기반의 호이슬러 합금을 포함할 수도 있다.
적어도 하나의 읽기/쓰기 수단(RWE)이 자성 트랙(MTR) 상에 배치될 수 있다. 읽기/쓰기 수단(RWE)은 거대자기저항(giant magneto resistance) 효과를 이용한 GMR 센서 또는 터널자기저항(tunnel magneto resistance) 효과를 이용한 TMR 센서를 포함할 수 있다. 읽기/쓰기 수단(RWE)은 자성 트랙(MTR) 내의 자구들(MDO) 중 어느 하나와 수직적으로 중첩할 수 있다. 일 예로, 읽기/쓰기 수단(RWE)은, 자성 트랙(MTR) 상에 순차적으로 적층된 터널 배리어 패턴(TBP), 제1 자성 패턴(MGP1), 제2 스페이서 층(SPL2), 제2 자성 패턴(MGP2) 및 전극 패턴(TEL)을 포함할 수 있다.
터널 배리어 패턴(TBP)은 제1 자성 패턴(MGP1)과 상부 자성층(UML) 사이에 개재될 수 있다. 터널 배리어 패턴(TBP)은 마그네슘(Mg) 산화물, 티타늄(Ti) 산화물, 알루미늄(Al) 산화물, 마그네슘-아연(Mg-Zn) 산화물, 또는 마그네슘-붕소(Mg-B) 산화물 중에서 적어도 하나를 포함할 수 있다.
제1 자성 패턴(MGP1)은 터널 배리어 패턴(TBP)과 제2 스페이서 층(SPL2) 사이에 배치될 수 있다. 제1 자성 패턴(MGP1)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 보다 구체적으로, 제1 자성 패턴(MGP1)은 CoFeB, FeB, CoFeBTa, CoHf, Co 및 CoZr 중 적어도 하나의 수직 자성 물질을 포함할 수 있다. 예를 들어, 제1 자성 패턴(MGP1)은 CoFeB 단일막을 포함할 수 있다. 다른 예로, 제1 자성 패턴(MGP1)은 FeB 막 및 CoFeB 막을 포함하는 복층 구조, Co 막 및 CoHf 막을 포함하는 복층 구조, 또는 CoFeBTa 막 및 CoFeB 막을 포함하는 복층 구조일 수 있다.
제2 스페이서 층(SPL2)은 제1 자성 패턴(MGP1)과 제2 자성 패턴(MGP2) 사이에 개재될 수 있다. 제2 스페이서 층(SPL2)은 제1 자성 패턴(MGP1)의 자화 방향(MD_PL)과 제2 자성 패턴(MGP2)의 자화 방향(MD_PU)을 서로 반평행하게 결합시킬 수 있다. 일 예로, 제2 스페이서 층(SPL2)은 RKKY 상호작용(Ruderman-Kittel-Kasuya-Yosida interaction)에 의하여 제1 및 제2 자성 패턴들(MGP1, MGP2)의 자화 방향들(MD_PL, MD_PU)을 서로 반편행하도록 결합시킬 수 있다. 이로써, 제1 및 제2 자성 패턴들(MGP1, MGP2)의 자화 방향들(MD_PL, MD_PU)에 의해 생성된 자장들이 서로 상쇄되어, 읽기/쓰기 수단(RWE)의 순 자장(net magnetic field)이 최소화될 수 있다. 그 결과, 읽기/쓰기 수단(RWE)에 의해 생성된 자장이 자성 트랙(MTR)에 주는 영향력을 최소화할 수 있다. 제2 스페이서 층(SPL2)은, 루테늄(Ru), 이리듐(Ir), 텡스텐(W), 탄탈럼(Ta) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
제2 자성 패턴(MGP2)은 수직 자성 물질을 포함할 수 있다. 일 예로, 제2 자성 패턴(MGP2)은 a) 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), b) 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), c) 코발트철디스프로슘(CoFeDy), d) L10 구조의 FePt, e) L10 구조의 FePd, f) L10 구조의 CoPd, g) L10 구조의 CoPt, h) 조밀 육방 격자 구조의 CoPt, i) 상술한 a) 내지 h)의 물질들 중의 적어도 하나로 이루어진 합금을 포함할 수 있다. 다른 예로, 제2 자성 패턴(MGP2)은 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조일 수 있다. 상기 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는, (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조를 포함할 수 있다.
제1 및 제2 자성 패턴들(MGP1, MGP2) 각각은 고정된 자화 방향(MD_PL, MD_PU)을 가질 수 있다. 구체적으로 제1 및 제2 자성 패턴들(MGP1, MGP2) 각각의 자화 방향(MD_PL, MD_PU)은, 터널 배리어 패턴(TBP)과 접하는 제1 자성 패턴(MGP1)의 일 면(예를 들어, 제1 자성 패턴(MGP1)의 바닥면)에 실질적으로 수직할 수 있다. 제1 자성 패턴(MGP1)의 자화 방향(MD_PL)은, 제2 스페이서 층(SPL2)에 의해 제2 자성 패턴(MGP2)의 자화 방향(MD_PU)에 반평행하게 고정될 수 있다.
본 발명의 다른 실시예에 따르면, 제2 자성 패턴(MGP2) 및 제2 스페이서 층(SPL2)은 생략될 수 있다. 즉, 제1 자성 패턴(MGP1)의 바닥면은 터널 배리어 패턴(TBP)과 접하고, 제1 자성 패턴(MGP1)의 상면은 전극 패턴(TEL)과 접할 수 있다.
전극 패턴(TEL)은 도전 물질을 포함할 수 있다. 일 예로, 전극 패턴(TEL)은 금속(일 예로, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(일 예로, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
하부 자성층(LML) 내 하부 자구들(D_L) 및 상부 자성층(UML) 내 상부 자구들(D_U)은 수직 자기 이방성(Perpendicular Magnetic Anisotropy, PMA)을 가질 수 있다. 하부 자성층(LML) 내 하부 자구들(D_L)의 각각은, 하부 자성층(LML)과 제1 스페이서 층(SPL1) 사이의 계면에 수직한 자화 방향(MD_L)을 가질 수 있다. 하부 자구들(D_L) 각각의 자화 방향(MD_L)은 제3 방향(D3)에 평행할 수 있다. 서로 인접하는 하부 자구들(D_L)의 자화 방향들(MD_L)은 서로 평행하거나 반평행할 수 있다. 서로 인접하는 하부 자구들(D_L) 사이에 하구 자구벽(DW_L)이 정의될 수 있다.
상부 자성층(UML) 내 상부 자구들(D_U)의 각각은 상부 자성층(UML)과 제1 스페이서 층(SPL1) 사이의 계면에 수직한 자화 방향(MD_U)을 가질 수 있다. 서로 인접하는 상부 자구들(D_U)의 자화 방향들(MD_L)은 서로 평행하거나 반평행할 수 있다. 서로 인접하는 상부 자구들(D_U) 사이에 상부 자구벽(DW_U)이 정의될 수 있다.
상부 자구들(D_U)은 하부 자구들(D_L)과 각각 수직적으로 중첩할 수 있다. 서로 중첩하는 상부 자구(D_U)와 하부 자구(D_L)는 제1 스페이서 층(SPL1)을 통해 반강자성적으로 서로 결합할 수 있다. 상부 자구(D_U)의 자화 방향(MD_U)은, 그에 대응하는 하부 자구(D_L)의 자화 방향(MD_L)에 반평행할 수 있다.
도 2를 다시 참조하면, 전류(CUR)가 제2 도전 라인(CL2) 내에서 제1 방향(D1)으로 흐르는 경우, 하부 자구들(D_L)이 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 이동할 수 있다. 전류(CUR)에 의한 하부 자구벽들(DW_L)의 이동에 의해 하부 자구들(D_L)이 상대적으로 이동하는 것으로 관측될 수 있다. 제2 도전 라인(CL2) 상의 하부 자구들(D_L)은, 전류(CUR)와 평행하거나 반평행한 방향으로 이동할 수 있다. 일 실시예로, 제2 도전 라인(CL2) 상의 하부 자구들(D_L)은 전류(CUR)와 평행한 제1 방향(D1)으로 이동할 수 있다.
하부 자구들(D_L)의 이동(또는 하부 자구벽들(DW_L)의 이동)은 제2 도전 라인(CL2)과 하부 자성층(LML) 사이의 계면에서 발생되는 스핀 궤도 토크 및 쟐로신스키-모리야 상호작용(Dzyaloshinskii-Moriya interaction, DMI)에 기인할 수 있다. 하부 자구벽들(DW_L)의 이동 방향은, 하부 자구벽들(DW_L)의 카이랄리티(chirality)에 의존할 수 있다.
하부 자성층(LML) 내 하부 자구벽들(DW_L)이 제1 방향(D1)으로 이동함에 따라, 상부 자성층(UML) 내 상부 자구벽들(DW_U) 또한 제1 방향(D1)으로 이동할 수 있다. 상부 자구벽들(DW_U)의 이동은 하부 자성층(LML) 및 상부 자성층(UML) 사이의 반강자성적 결합에 기인할 수 있다. 다른 관점에서, 하부 자성층(LML) 내 하부 자구들(D_L)이 제1 방향(D1)으로 이동함에 따라, 상부 자성층(UML) 내 상부 자구들(D_U) 또한 제1 방향(D1)으로 이동할 수 있다.
읽기/쓰기 수단(RWE)의 제1 자성 패턴(MGP1)은 수직 자기 이방성(Perpendicular Magnetic Anisotropy, PMA)을 가질 수 있다. 제1 자성 패턴(MGP1)은 제1 자성 패턴(MGP1)과 터널 배리어 패턴(TBP) 사이의 계면에 수직한 자화 방향(MD_PL)을 가질 수 있다. 제1 자성 패턴(MGP1)의 자화 방향(MD_PL)은 고정될 수 있다.
제1 및 제2 자성 패턴들(MGP1, MGP2)은, 자성 트랙(MTR) 내의 어느 하나의 자구(MDO)와 수직적으로 중첩할 수 있다. 제1 및 제2 자성 패턴들(MGP1, MGP2)과 그 아래의 자구(MDO)는 자기터널접합(MTJ)을 구성할 수 있다. 제1 및 제2 자성 패턴들(MGP1, MGP2)은 고정된 자화 방향(MD_PL, MD_PU)을 갖는 고정층일 수 있다. 대응하는 상부 자구(D_U) 및 대응하는 하부 자구(D_L)는 서로 반강자성적으로 결합하여 합성 반강자성 구조의 자유층을 구성할 수 있다.
읽기/쓰기 수단(RWE)의 읽기 동작시, 읽기 전류(Iread)가 자기터널접합(MTJ)을 통해 흐를 수 있다. 읽기 전류(Iread)에 의해 자기터널접합(MTJ)의 저항 상태가 검출될 수 있다. 자기터널접합(MTJ)이 고저항 상태에 있는지 또는 저저항 상태에 있는지 여부가 읽기 전류(Iread)에 의해 검출될 수 있다. 자기터널접합(MTJ)의 저항 상태로부터 자구(MDO) 내에 저장된 데이터(0 또는 1)가 검출될 수 있다. 다시 말하면, 자성 트랙(MTR) 내의 각각의 자구들(MDO)은 하나의 비트에 대응할 수 있다.
읽기/쓰기 수단(RWE)의 쓰기 동작시, 쓰기 전류(Isw)가 자기터널접합(MTJ)을 통해 흐를 수 있다. 쓰기 전류(Isw)의 크기(magnitude)는 읽기 전류(Iread)의 크기보다 클 수 있다. 쓰기 전류(Isw)에 의해 발생된 스핀 전달 토크에 의해 대응하는 상부 자구(D_U)의 자화 방향(MD_U)이 스위칭될 수 있다. 상부 자구(D_U)와 반강자성적으로 결합하는 하부 자구(D_L)의 자화 방향(MD_L)이, 상부 자구(D_U)의 자화 방향(MD_U)에 반평행하게 스위칭될 수 있다.
도 1 및 도 2를 다시 참조하면, 제1 내지 제4 도전 라인들(CL1-CL4)이 자성 트랙(MTR)의 상면(TS) 또는 바닥면(BS) 상에 번갈아가며 배열될 수 있다. 이로써 자성 트랙(MTR)의 전 영역, 즉 제1 내지 제4 부분들(PA1-PA4) 상에 제1 내지 제4 도전 라인들(CL1-CL4)을 통한 전류가 흐를 수 있다.
대표적으로 제2 도전 라인(CL2)은, 그의 양 단들에 각각 인접하는 제1 끝 부분(ENP1) 및 제2 끝 부분(ENP2)을 포함할 수 있다. 제1 끝 부분(ENP1) 및 제2 끝 부분(ENP2)은 제1 방향(D1)으로 서로 대향할 수 있다. 제1 끝 부분(ENP1)에 제1 콘택(CNT1)이 전기적으로 연결될 수 있다. 제2 끝 부분(ENP2)에 제2 콘택(CNT2)이 전기적으로 연결될 수 있다.
제1 콘택(CNT1)을 통해 제1 끝 부분(ENP1)에 제1 전압이 인가될 수 있고, 제2 콘택(CNT2)을 통해 제2 끝 부분(ENP2)에 제2 전압이 인가될 수 있다. 예를 들어, 제1 전압은 양의 값을 갖는 Vp일 수 있고, 제2 전압은 0 V의 접지 전압일 수 있다. 제2 도전 라인(CL2)의 양 단들에 각각 Vp 및 0 V의 전압이 인가됨으로써, 제2 도전 라인(CL2)의 양 단들 사이에 전압 차가 발생할 수 있다. 이로써, 제2 도전 라인(CL2) 내에 제1 방향(D1)으로 전류(CUR)가 흐를 수 있다.
도 1을 참조하면, 제1 도전 라인(CL1)의 양 끝 부분들에 각각 제1 콘택(CNT1)을 통한 제1 전압 및 제2 콘택(CNT2)을 통한 제2 전압이 인가될 수 있다. 이로써 제1 도전 라인(CL1)에는 제2 방향(D2)의 반대 방향으로 전류(CUR)가 흐를 수 있다. 제3 도전 라인(CL3)의 양 끝 부분들에 각각 제1 콘택(CNT1)을 통한 제1 전압 및 제2 콘택(CNT2)을 통한 제2 전압이 인가될 수 있다. 이로써 제3 도전 라인(CL3)에는 제2 방향(D2)으로 전류(CUR)가 흐를 수 있다. 제4 도전 라인(CL4)의 양 끝 부분들에 각각 제1 콘택(CNT1)을 통한 제1 전압 및 제2 콘택(CNT2)을 통한 제2 전압이 인가될 수 있다. 이로써 제4 도전 라인(CL4)에는 제1 방향(D1)의 반대 방향으로 전류(CUR)가 흐를 수 있다.
본 실시예에 있어서, 제1 내지 제4 도전 라인들(CL1-CL4) 중 서로 인접하는 도전 라인들은 끝 부분들이 서로 수직적으로 중첩될 수 있다. 구체적으로 도 2를 참조하면, 제2 도전 라인(CL2)의 제1 끝 부분(ENP1)은 그 위의 제3 도전 라인(CL3)의 끝 부분과 수직적으로 중첩될 수 있다. 제2 도전 라인(CL2)의 제2 끝 부분(ENP2)은 그 위의 제1 도전 라인(CL1)의 끝 부분과 수직적으로 중첩될 수 있다.
도 4는 본 발명의 다른 비교예에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다. 도 4를 참조하면, 비교예에 따른 자기 메모리 장치는 하나의 도전 라인(CL)을 포함할 수 있다. 도전 라인(CL)은 자성 트랙(MTR) 아래에 제공될 수 있다. 도전 라인(CL)은 자성 트랙(MTR)과 같은 루프 형태를 가질 수 있다. 그러나, 도전 라인(CL)의 양 단들(EN1, EN2)은 서로 연결되지 않고 이격될 수 있다.
구체적으로, 도전 라인(CL)의 제1 단(EN1)과 제2 단(EN2)은 서로 인접하되, 이격될 수 있다. 도전 라인(CL)의 제1 단(EN1)에 제1 콘택(CNT1)을 통한 제1 전압이 인가될 수 있고, 도전 라인(CL)의 제2 단(EN2)에 제2 콘택(CNT2)을 통한 제2 전압이 인가될 수 있다. 이로써 도전 라인(CL) 내에서 전류(CUR)가 반시계 방향으로 흐를 수 있다. 루프 형태의 도전 라인(CL)에 전류(CUR)가 흐를 수 있는 전압 차를 발생시키려면, 도전 라인(CL)의 양 단들(EN1, EN2)을 이격시키고 이들에게 각각 제1 전압과 제2 전압을 인가해야 한다.
한편 비교예에 따른 자기 메모리 장치는, 도전 라인(CL)의 양 단들(EN1, EN2)이 이격됨으로써 이들 사이에 스핀 궤도 토크(SOT) 갭(Lgap)이 발생한다. SOT 갭(Lgap)은 자구(또는 자구벽)의 이동 속도를 크게 변화시키는 문제를 발생시킨다. 나아가 도전 라인(CL)의 양 단들(EN1, EN2) 사이에는 이들간의 전압 차이를 버틸 수 있도록 상당히 큰 유전 두께가 필요한 제약이 발생한다. SOT 갭(Lgap)이 커질수록 자기 메모리 장치에 오작동이 발생하고 신뢰성을 악화시키는 문제가 있다.
다시 도 1 및 도 2를 참조하면, 본 발명에 따른 자기 메모리 장치는, 제1 내지 제4 도전 라인들(CL1-CL4)을 서로 분리하여 자성 트랙(MTR) 상에 위 아래로 번갈아 배치할 수 있다. 이로써, 제1 내지 제4 도전 라인들(CL1-CL4) 각각에 전압 차를 발생시켜 제1 내지 제4 도전 라인들(CL1-CL4) 각각에 전류(CUR)를 흐르게 할 수 있다.
제1 내지 제4 도전 라인들(CL1-CL4)이 자성 트랙(MTR)의 전 영역, 즉 제1 내지 제4 부분들(PA1-PA4)을 각각 커버할 수 있다. 특히, 본 발명의 제1 내지 제4 도전 라인들(CL1-CL4) 중 서로 인접하는 도전 라인들은 끝 부분들이 서로 수직적으로 중첩되게 배치됨으로써, 자성 트랙(MTR)의 전 영역을 빠짐 없이 커버할 수 있다. 본 발명은 도 4와 같은 SOT 갭(Lgap)이 발생하지 않고, 이로써 자구(MDO)의 이동 속도를 일정하게 제어할 수 있고 장치의 오작동을 방지할 수 있다.
도 5는 본 발명의 실시예들에 따른 자기 메모리 장치의 동작 방법을 설명하기 위한 것으로, 제1 내지 제4 도전 라인들에 대한 펄스 인가 타이밍을 나타낸 그래프이다. 도 6a 내지 도 6d는 본 발명의 실시예들에 따른 자기 메모리 장치의 동작 방법을 설명하기 위한 평면도들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 따른 자성 트랙(MTR)이 제공될 수 있다. 본 실시예의 자성 트랙(MTR)은, 앞서 도 1 및 도 2를 참조하여 설명한 자기 메모리 장치의 자성 트랙(MTR)과 실질적으로 동일할 수 있다. 자성 트랙(MTR)은 제1 내지 제4 부분들(PA1-PA4)을 포함할 수 있다. 제1 내지 제4 부분들(PA1-PA4)이 서로 연결되어, 자성 트랙(MTR)은 루프 형태를 가질 수 있다.
자성 트랙(MTR)의 제1 내지 제4 부분들(PA1-PA4) 상에 제1 내지 제4 도전 라인들(CL1-CL4)이 각각 제공될 수 있다. 앞서 도 1 및 도 2를 참조하여 설명한 바와 같이, 제1 내지 제4 도전 라인들(CL1-CL4)은 자성 트랙(MTR)의 상면 또는 바닥면 상에 번갈아가며 배열될 수 있다. 제1 및 제3 도전 라인들(CL1, CL3)은 자성 트랙(MTR)의 상면 상에 제공될 수 있고, 제2 및 제4 도전 라인들(CL2, CL4)은 자성 트랙(MTR)의 바닥면 상에 제공될 수 있다.
자성 트랙(MTR)은 복수개의 자구들(MDO)을 포함할 수 있다. 서로 인접하는 자구들(MDO) 사이에 자구벽(DW)이 제공될 수 있다. 복수개의 자구들(MDO) 중 어느 하나를 본 실시예의 타겟 자구(MDO_T)로 정의할 수 있다. 다른 자구들(MDO)과의 식별을 위해 타겟 자구(MDO_T)에 별 표식을 표기하였다. 자성 트랙(MTR)은 적어도 하나의 빈 영역(BLR)을 포함할 수 있다. 일 예로, 빈 영역(BLR)은 제1 부분(PA1)과 제4 부분(PA4)이 만나는 지점에 위치할 수 있다.
도 5 및 도 6b를 참조하면, 제1 단계(S1)로 제1 도전 라인(CL1) 상에 펄스(또는 전압)를 인가하여, 제1 도전 라인(CL1) 내에 전류(CUR)가 흐를 수 있다. 제1 도전 라인(CL1) 내에 전류(CUR)는 제2 방향(D2)의 반대 방향으로 흐를 수 있다. 제1 도전 라인(CL1) 내에 전류(CUR)는 반시계 방향으로 흐를 수 있다.
제1 도전 라인(CL1) 내의 전류(CUR)에 의하여 제1 부분(PA1) 내의 자구들(MDO)이 제2 방향(D2)으로 이동할 수 있다. 제1 부분(PA1) 내의 자구들(MDO)은 시계 방향으로 이동할 수 있다. 제1 부분(PA1)의 자구 이동 방향(DOR)은 시계 방향일 수 있다. 제1 도전 라인(CL1)은 자성 트랙(MTR)의 상면 상에 제공되며, 이로써 제1 부분(PA1)의 자구 이동 방향(DOR)은 전류(CUR)의 방향과 반대일 수 있다.
타겟 자구(MDO_T)는 전류(CUR)에 의해 시계 방향으로 이동함으로써, 빈 영역(BLR)을 차지할 수 있다. 제1 부분(PA1) 내의 자구들(MDO)이 일제히 시계 방향으로 이동함으로써, 제1 부분(PA1)과 제2 부분(PA2)이 만나는 지점에 새롭게 빈 영역(BLR)이 형성될 수 있다.
도 5 및 도 6c를 참조하면, 제2 단계(S2)로 제2 도전 라인(CL2) 상에 펄스를 인가하여, 제2 도전 라인(CL2) 내에 전류(CUR)가 흐를 수 있다. 제2 도전 라인(CL2) 내에 전류(CUR)는 제1 방향(D1)으로 흐를 수 있다. 제2 도전 라인(CL2) 내에 전류(CUR)는 시계 방향으로 흐를 수 있다. 제2 도전 라인(CL2) 내의 전류의 방향(예를 들어, 시계 방향)은, 앞서 설명한 제1 도전 라인(CL1) 내의 전류의 방향(예를 들어, 반시계 방향)과 반대일 수 있다.
제2 도전 라인(CL2) 내의 전류(CUR)에 의하여 제2 부분(PA2) 내의 자구들(MDO)이 제1 방향(D1)(또는 시계 방향)으로 이동할 수 있다. 제2 부분(PA2) 내의 자구들(MDO)은 시계 방향으로 이동할 수 있다. 제2 부분(PA2)의 자구 이동 방향(DOR)은, 앞서 설명한 제1 부분(PA1)의 자구 이동 방향(DOR)과 동일한 시계 방향일 수 있다. 제2 도전 라인(CL2)은 자성 트랙(MTR)의 바닥면 상에 제공되며, 이로써 제2 부분(PA2)의 자구 이동 방향(DOR)은 전류(CUR)의 방향과 동일할 수 있다.
제2 부분(PA2) 내의 자구들(MDO)이 일제히 시계 방향으로 이동함으로써, 제2 부분(PA2)과 제3 부분(PA3)이 만나는 지점에 새롭게 빈 영역(BLR)이 형성될 수 있다. 한편 제2 단계(S2)에서, 타겟 자구(MDO_T)는 움직이지 않고 고정될 수 있다.
도 5 및 도 6d를 참조하면, 제3 단계(S3)로 제3 도전 라인(CL3) 상에 펄스를 인가하여, 제3 도전 라인(CL3) 내에 전류(CUR)가 흐를 수 있다. 제3 도전 라인(CL3) 내에 전류(CUR)는 반시계 방향으로 흐를 수 있다. 제3 도전 라인(CL3) 내의 전류의 방향(예를 들어, 반시계 방향)은, 앞서 설명한 제2 도전 라인(CL2) 내의 전류의 방향(예를 들어, 시계 방향)과 반대일 수 있다.
제3 도전 라인(CL3) 내의 전류(CUR)에 의하여 제3 부분(PA3) 내의 자구들(MDO)이 시계 방향으로 이동할 수 있다. 제3 부분(PA3)의 자구 이동 방향(DOR)은, 앞서 설명한 제2 부분(PA2)의 자구 이동 방향(DOR)과 동일한 시계 방향일 수 있다. 제3 도전 라인(CL3)은 자성 트랙(MTR)의 상면 상에 제공되며, 이로써 제3 부분(PA3)의 자구 이동 방향(DOR)은 전류(CUR)의 방향과 반대일 수 있다.
제3 부분(PA3) 내의 자구들(MDO)이 일제히 시계 방향으로 이동함으로써, 제3 부분(PA3)과 제4 부분(PA4)이 만나는 지점에 새롭게 빈 영역(BLR)이 형성될 수 있다. 한편 제3 단계(S3)에서, 타겟 자구(MDO_T)는 움직이지 않고 고정될 수 있다.
도 5 및 도 6e를 참조하면, 제4 단계(S4)로 제4 도전 라인(CL4) 상에 펄스를 인가하여, 제4 도전 라인(CL4) 내에 전류(CUR)가 흐를 수 있다. 제4 도전 라인(CL4) 내에 전류(CUR)는 시계 방향으로 흐를 수 있다. 제4 도전 라인(CL4) 내의 전류의 방향(예를 들어, 시계 방향)은, 앞서 설명한 제3 도전 라인(CL3) 내의 전류의 방향(예를 들어, 반시계 방향)과 반대일 수 있다.
제4 도전 라인(CL4) 내의 전류(CUR)에 의하여 제4 부분(PA4) 내의 자구들(MDO)이 시계 방향으로 이동할 수 있다. 제4 부분(PA4)의 자구 이동 방향(DOR)은, 앞서 설명한 제3 부분(PA3)의 자구 이동 방향(DOR)과 동일한 시계 방향일 수 있다. 제4 도전 라인(CL4)은 자성 트랙(MTR)의 바닥면 상에 제공되며, 이로써 제4 부분(PA4)의 자구 이동 방향(DOR)은 전류(CUR)의 방향과 동일할 수 있다.
타겟 자구(MDO_T)는 전류(CUR)에 의해 시계 방향으로 이동할 수 있다. 제4 부분(PA4) 내의 자구들(MDO)이 일제히 시계 방향으로 이동함으로써, 제4 부분(PA4)과 제1 부분(PA1)이 만나는 지점에 다시 빈 영역(BLR)이 형성될 수 있다.
도 5 및 도 6a 내지 도 6e를 다시 참조하면, 제1 내지 제4 도전 라인들(CL1-CL4)에 펄스를 동시가 아닌 순차적으로 인가함으로써, 자구들(MDO)을 이동시킬 수 있다. 예를 들어, 타겟 자구(MDO_T)는 제1 내지 제4 단계들(S1-S4)을 거침으로써 제1 부분(PA1)에서 제4 부분(PA4)으로 시계 방향으로 이동하였다. 도 5의 제1 내지 제4 단계들(S1-S4)을 반복 수행함으로써, 자성 트랙(MTR) 내의 자구들(MDO)을 시계 방향으로 연속적으로 이동(또는 순환)시킬 수 있다. 본 실시예에 따른 자기 메모리 장치는 상술한 방식으로 자구들(MDO)을 이동시키면서 데이터를 읽거나 쓸 수 있다.
본 발명의 실시예들에 따른 스핀 궤도 토크를 이용한 자기 메모리 장치에 있어서, 도전 라인(CL1-CL4)이 자성 트랙(MTR)의 상면 또는 바닥면 상에 위치함에 따라 전류의 방향과 자구 이동 방향이 서로 평행 또는 반평행할 수 있다.
예를 들어 도 6b와 같이 자성 트랙(MTR)의 상면 상에 위치하는 제1 도전 라인(CL1)에 반시계 방향으로 전류(CUR)가 흐를 경우, 자구 이동 방향(DOR)은 시계 방향일 수 있다. 즉, 제1 도전 라인(CL1) 상의 전류(CUR)의 방향과 자구 이동 방향(DOR)은 서로 반평행(또는 반대)일 수 있다.
도 6c와 같이 자성 트랙(MTR)의 바닥면 상에 위치하는 제2 도전 라인(CL2)에 시계 방향으로 전류(CUR)가 흐를 경우, 자구 이동 방향(DOR)은 시계 방향일 수 있다. 즉, 제2 도전 라인(CL2) 상의 전류(CUR)의 방향과 자구 이동 방향(DOR)은 서로 평행(또는 동일)일 수 있다. 결과적으로 본 발명에 따른 제1 내지 제4 도전 라인들(CL1-CL4)은, 자구들(MDO)을 순환 이동시키기 위하여, 교번적으로 시계 방향 또는 반시계 방향으로 전류(CUR)가 흐르도록 구성될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다. 도 8은 도 7의 자기 메모리 장치의 동작 방법을 설명하기 위한 것으로, 제1 및 제2 도전 라인들에 대한 펄스 인가 타이밍을 나타낸 그래프이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7을 참조하면, 자성 트랙(MTR) 상에 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)이 제공될 수 있다. 제1 도전 라인(CL1)은 자성 트랙(MTR)의 제1 및 제4 부분들(PA1, PA4) 상에 제공될 수 있다. 제1 도전 라인(CL1)은 제1 및 제4 부분들(PA1, PA4)의 상면들 상에 제공될 수 있다. 제1 도전 라인(CL1)은 제1 부분(PA1) 상에서 제2 방향(D2)으로 연장되는 영역 및 제4 부분(PA4) 상에서 제1 방향(D1)으로 연장되는 영역을 포함할 수 있다. 다시 말하면, 제1 도전 라인(CL1)은 L자 형태를 가질 수 있다.
제2 도전 라인(CL2)은 자성 트랙(MTR)의 제2 및 제3 부분들(PA2, PA3) 상에 제공될 수 있다. 제2 도전 라인(CL2)은 제2 및 제3 부분들(PA2, PA3)의 바닥면들 상에 제공될 수 있다. 제2 도전 라인(CL2)은 제2 부분(PA2) 상에서 제1 방향(D1)으로 연장되는 영역 및 제3 부분(PA3) 상에서 제2 방향(D2)으로 연장되는 영역을 포함할 수 있다. 다시 말하면, 제2 도전 라인(CL2)은 L자 형태를 가질 수 있다.
제1 도전 라인(CL1)의 제1 끝 부분(ENP1)과 제2 도전 라인(CL2)의 제1 끝 부분(ENP1)은 서로 수직적으로 중첩될 수 있다. 제1 도전 라인(CL1)의 제1 끝 부분(ENP1)과 제2 도전 라인(CL2)의 제1 끝 부분(ENP1)에는, 제1 콘택(CNT1)을 통해 제1 전압(Vp)이 인가될 수 있다.
제1 도전 라인(CL1)의 제2 끝 부분(ENP2)과 제2 도전 라인(CL2)의 제2 끝 부분(ENP2)은 서로 수직적으로 중첩될 수 있다. 제1 도전 라인(CL1)의 제2 끝 부분(ENP2)과 제2 도전 라인(CL2)의 제2 끝 부분(ENP2)에는, 제2 콘택(CNT2)을 통해 제2 전압(0 V)이 인가될 수 있다.
도 7 및 도 8을 참조하면, 본 실시예에 따른 자기 메모리 장치 내의 자구들(MDO)의 이동은 제1 도전 라인(CL1)과 제2 도전 라인(CL2)에 순차적으로 펄스를 인가하는 것을 포함할 수 있다. 제1 도전 라인(CL1)과 제2 도전 라인(CL2)에 교번적으로 펄스를 반복 인가할 경우, 앞서 도 6a 내지 도 6e를 참조하여 설명한 바와 같이 자구들(MDO)이 자성 트랙(MTR)을 따라 시계 방향으로 이동할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 자기 메모리 장치를 개략적으로 나타내는 사시도이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9를 참조하면, 자성 트랙(MTR) 내에 자기 절연체들(Magnetic insulator, MIN)이 제공될 수 있다. 자기 절연체들(MIN)은 자성 트랙(MTR)의 코너들에 각각 배치될 수 있다. 예를 들어, 자성 트랙(MTR)의 제2 부분(PA2) 내의 자기 절연체들(MIN)은, 제1 도전 라인(CL1) 및 제3 도전 라인(CL3)에 각각 인접하도록 배치될 수 있다.
제1 및 제3 도전 라인들(CL1, CL3) 사이에서 자성 트랙(MTR)의 제2 부분(PA2)을 통한 누설 전류(LKC)가 발생할 수 있다. 본 실시예에 따른 자기 절연체들(MIN)은, 제1 및 제3 도전 라인들(CL1, CL3) 사이에 배치되어 누설 전류(LKC)를 방지할 수 있다. 이로써 자성 트랙(MTR)의 자성 특성은 그대로 유지하되 누설 전류(LKC)를 효과적으로 방지하여 자기 메모리 장치의 전기적 특성을 향상시킬 수 있다.
각각의 자기 절연체들(MIN)은 페리자성 절연체(Ferrimagnetic insulator) 또는 강자성 절연체(Ferromagnetic insulator)를 포함할 수 있다. 예를 들어, 각각의 자기 절연체들(MIN)은 MgFe2O4, Fe3O4, NiFe2O4 Li0.5Fe2.5O4, NiFe2O4, 및 CoFe2O4 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 루프 타입의 자성 트랙, 상기 자성 트랙은 반시계 방향으로 배열된 제1 부분 및 제2 부분을 포함하고;
    상기 제1 부분의 상면 상의 제1 도전 라인; 및
    상기 제2 부분의 바닥면 상의 제2 도전 라인을 포함하되,
    상기 자성 트랙은, 순차적으로 적층된 하부 자성층, 스페이서 층 및 상부 자성층을 포함하고,
    각각의 상기 제1 및 제2 도전 라인들은 중금속을 포함하고,
    상기 제1 및 제2 도전 라인들 각각은, 그의 내부에 흐르는 전류에 의해 스핀 궤도 토크를 발생시키도록 구성되며,
    상기 스핀 궤도 토크에 의해 상기 자성 트랙 내의 자구들이 시계 또는 반시계 방향으로 이동하는 자기 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 도전 라인은 그의 양 단에 각각 인접하는 제1 끝 부분 및 제2 끝 부분을 포함하고,
    상기 제2 도전 라인은 그의 양 단에 각각 인접하는 제3 끝 부분 및 제4 끝 부분을 포함하며,
    상기 제1 끝 부분과 상기 제3 끝 부분은 서로 수직적으로 중첩되는 자기 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 끝 부분 및 상기 제2 끝 부분에 각각 전기적으로 연결되는 제1 콘택 및 제2 콘택; 및
    상기 제3 끝 부분 및 상기 제4 끝 부분에 각각 전기적으로 연결되는 제3 콘택 및 제4 콘택을 더 포함하되,
    상기 제1 콘택과 상기 제3 콘택에는 제1 전압이 인가되고,
    상기 제2 콘택과 상기 제4 콘택에는 제2 전압이 인가되는 자기 메모리 장치.
  4. 제1항에 있어서,
    상기 하부 자성층 및 상기 상부 자성층은 상기 스페이서 층을 통해 반강자성적으로 서로 결합하는 자기 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 도전 라인은 상기 상부 자성층 상에 배치되고,
    상기 제2 도전 라인은 상기 하부 자성층 상에 배치되는 자기 메모리 장치.
  6. 제1항에 있어서,
    상기 하부 자성층은, 복수개의 하부 자구들, 및 상기 복수개의 하부 자구들 사이의 하부 자구벽들을 포함하고,
    상기 상부 자성층은, 복수개의 상부 자구들, 및 상기 복수개의 상부 자구들 사이의 상부 자구벽들을 포함하며,
    상기 하부 자구들과 상기 상부 자구들이 서로 각각 수직적으로 중첩하여, 상기 자구들을 구성하는 자기 메모리 장치.
  7. 제1항에 있어서,
    상기 자성 트랙 상의 읽기/쓰기 수단을 더 포함하되,
    상기 읽기/쓰기 수단은, 상기 자성 트랙 상에 순차적으로 적층된 터널 배리어 패턴, 자성 패턴 및 전극 패턴을 포함하고,
    상기 자성 패턴은 고정된 자화 방향을 갖는 자기 메모리 장치.
  8. 제7항에 있어서,
    상기 자성 트랙은, 상기 제1 및 제2 도전 라인들 중 어느 하나와 상기 읽기/쓰기 수단 사이에 개재되는 자기 메모리 장치.
  9. 제1항에 있어서,
    제3 도전 라인 및 제4 도전 라인을 더 포함하되,
    상기 자성 트랙은 제3 부분 및 제4 부분을 더 포함하고, 상기 제1 내지 제4 부분들은 반시계 방향으로 배열되며, 상기 제1 부분과 상기 제4 부분이 서로 연결되고,
    상기 제3 도전 라인은 상기 제3 부분의 상면 상에 배치되고,
    상기 제4 도전 라인은 상기 제4 부분의 바닥면 상에 배치되는 자기 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 부분과 상기 제2 부분이 만나는 지점에 상기 자성 트랙의 코너가 정의되고,
    상기 자성 트랙은, 상기 코너에 인접하는 자기 절연체를 포함하며,
    상기 자기 절연체는 MgFe2O4, Fe3O4, NiFe2O4 Li0.5Fe2.5O4, NiFe2O4, 및 CoFe2O4 중 적어도 하나를 포함하는 자기 메모리 장치.
  11. 루프 타입의 자성 트랙, 상기 자성 트랙은 반시계 방향으로 배열된 제1 부분 및 제2 부분을 포함하고;
    상기 제1 부분의 상면 상의 제1 도전 라인; 및
    상기 제2 부분의 바닥면 상의 제2 도전 라인을 포함하되,
    상기 자성 트랙은, 순차적으로 적층된 하부 자성층, 스페이서 층 및 상부 자성층을 포함하고,
    상기 제1 및 제2 도전 라인들 각각은, 그의 내부에 흐르는 전류에 의해 스핀 궤도 토크를 발생시키도록 구성되며,
    상기 제1 도전 라인은, 상기 전류가 시계 또는 반시계 방향으로 흐르도록 구성되고,
    상기 제2 도전 라인은, 상기 전류가 반시계 또는 시계 방향으로 흐르도록 구성되며,
    상기 제1 도전 라인의 상기 전류의 방향은, 상기 제2 도전 라인의 상기 전류의 방향과 반대인 자기 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 도전 라인 상의 자구의 이동 방향은, 상기 제2 도전 라인 상의 자구의 이동 방향과 동일한 자기 메모리 장치.
  13. 제11항에 있어서,
    상기 제1 도전 라인은 그의 양 단에 각각 인접하는 제1 끝 부분 및 제2 끝 부분을 포함하고,
    상기 제2 도전 라인은 그의 양 단에 각각 인접하는 제3 끝 부분 및 제4 끝 부분을 포함하며,
    상기 제1 끝 부분과 상기 제3 끝 부분은 서로 수직적으로 중첩되는 자기 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 끝 부분 및 상기 제2 끝 부분에 각각 전기적으로 연결되는 제1 콘택 및 제2 콘택; 및
    상기 제3 끝 부분 및 상기 제4 끝 부분에 각각 전기적으로 연결되는 제3 콘택 및 제4 콘택을 더 포함하되,
    상기 제1 콘택과 상기 제3 콘택에는 제1 전압이 인가되고,
    상기 제2 콘택과 상기 제4 콘택에는 제2 전압이 인가되는 자기 메모리 장치.
  15. 제11항에 있어서,
    상기 자성 트랙 상의 읽기/쓰기 수단을 더 포함하되,
    상기 읽기/쓰기 수단은, 상기 자성 트랙 상에 순차적으로 적층된 터널 배리어 패턴, 자성 패턴 및 전극 패턴을 포함하고,
    상기 자성 패턴은 고정된 자화 방향을 갖는 자기 메모리 장치.
  16. 자기 메모리 장치의 동작 방법에 있어서, 상기 자기 메모리 장치는:
    루프 타입의 자성 트랙, 상기 자성 트랙은 반시계 방향으로 배열된 제1 내지 제4 부분들을 포함하고, 상기 제1 부분과 상기 제4 부분이 서로 연결되며;
    상기 제1 부분의 상면 상의 제1 도전 라인;
    상기 제2 부분의 바닥면 상의 제2 도전 라인;
    상기 제3 부분의 상면 상의 제3 도전 라인; 및
    상기 제4 부분의 바닥면 상의 제4 도전 라인을 포함하고,
    상기 제1 내지 제4 도전 라인들 각각은, 그의 내부에 흐르는 전류에 의해 스핀 궤도 토크를 발생시키도록 구성되며,
    상기 동작 방법은:
    상기 제1 도전 라인에 펄스를 인가하여, 상기 제1 도전 라인 상의 자구들을 시계 방향으로 이동시키는 제1 단계;
    상기 제2 도전 라인에 펄스를 인가하여, 상기 제2 도전 라인 상의 자구들을 상기 시계 방향으로 이동시키는 제2 단계;
    상기 제3 도전 라인에 펄스를 인가하여, 상기 제3 도전 라인 상의 자구들을 상기 시계 방향으로 이동시키는 제3 단계; 및
    상기 제4 도전 라인에 펄스를 인가하여, 상기 제4 도전 라인 상의 자구들을 상기 시계 방향으로 이동시키는 제4 단계를 포함하고,
    상기 제1 내지 제4 단계들은 순차적으로 수행되는 자기 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 내지 제4 단계들을 반복 수행하는 것을 더 포함하는 자기 메모리 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 제1 및 제3 도전 라인들에는 상기 전류가 시계 또는 반시계 방향으로 흐르도록 상기 펄스를 인가하고,
    상기 제2 및 제4 도전 라인들에는 상기 전류가 반시계 또는 시계 방향으로 흐르도록 상기 펄스를 인가하며,
    상기 제1 및 제3 도전 라인들의 상기 전류의 방향은, 상기 제2 및 제4 도전 라인들의 상기 전류의 방향과 반대인 자기 메모리 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 제1 내지 제4 부분들이 서로 만나는 지점들에 상기 자성 트랙의 코너들이 각각 정의되고,
    상기 자성 트랙은, 상기 코너들에 각각 인접하는 자기 절연체들을 포함하며,
    상기 자기 절연체들은 누설 전류를 방지하도록 구성되는 자기 메모리 장치의 동작 방법.
  20. 제16항에 있어서,
    상기 자성 트랙은, 상기 제1 부분과 상기 제4 부분이 서로 만나는 지점에 빈 영역을 포함하고,
    상기 제1 단계 동안, 상기 제1 도전 라인 상의 적어도 하나의 자구가 상기 시계 방향으로 이동하여 상기 빈 영역을 차지하는 자기 메모리 장치의 동작 방법.
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