KR20230130193A - 화소 및 화소를 포함하는 표시 장치 - Google Patents

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Abstract

화소는 바이어스 전원 전압이 제공되는 제1 단자, 제1 노드에 연결되는 제2 단자 및 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제1 스위칭 트랜지스터, 제1 노드에 연결되는 제1 단자, 제2 노드에 연결되는 제2 단자 및 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제2 스위칭 트랜지스터, 제2 노드에 연결되는 제1 단자, 제3 노드에 연결되는 제2 단자 및 데이터 전압이 인가되는 게이트 단자를 포함하는 구동 트랜지스터 및 구동 트랜지스터와 전기적으로 연결되는 제1 단자를 포함하는 발광 소자를 포함하고, 제1 및 제2 스위칭 트랜지스터들을 연결시키는 제1 노드와 제3 노드는 연결되고, 제2 및 제3 노드들에 바이어스 전원 전압이 인가될 수 있다.

Description

화소 및 화소를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING PIXEL}
본 발명은 화소 및 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 화소 및 화소를 포함하는 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로써 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치, 유기 발광 표시 장치, 퀀텀닷 표시 장치 등이 있다.
최근, 다양한 주파수들로 구동될 수 있는 표시 장치가 개발되고 있다. 이러한 표시 장치는 고사양의 표시 장치에 해당될 수 있다. 표시 장치에 포함되는 배터리의 효율을 증가시키기 위해 표시 장치에 포함된 화소들의 전력 소모를 감소시키는 것이 필요하다. 화소들의 전력 소모를 감소시키기 위하여, 화소들이 정지 영상을 표시할 때(또는 저주파수로 구동할 때) 상기 화소들을 구동하는 구동 주파수를 감소시키는 저주파 구동 기술이 개발되고 있다. 다만, 화소들이 데이터 신호들에 기초하여 영상을 표시하는 동안, 화소들에 포함된 트랜지스터들이 누설 전류 등에 의해 상기 데이터 신호들이 왜곡되고, 상기 표시 장치의 영상 품질이 저하되는 문제가 발생될 수 있다. 이를 해결하기 위해, 화소에 포함된 스위칭 트랜지스터의 일부를 엔모스 트랜지스터로 구성하고, 구동 트랜지스터의 히스테리시스를 감소시키기 위해 구동 트랜지스터를 온 바이어스 상태로 만들어 구동 트랜지스터의 문턱 전압을 음의 방향으로 쉬프트시킬 수 있다. 다만, 구동 트랜지스터의 문턱 전압이 음의 방향으로 쉬프트되는 양이 상대적으로 적어 여전히 표시 장치의 영상 품질이 저하되는 문제가 발생되고 있다.
본 발명의 일 목적은 화소를 제공하는 것이다.
본 발명의 다른 목적은 화소를 포함하는 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적들에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 화소는 바이어스 전원 전압이 제공되는 제1 단자, 제1 노드에 연결되는 제2 단자 및 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제1 스위칭 트랜지스터, 상기 제1 노드에 연결되는 제1 단자, 제2 노드에 연결되는 제2 단자 및 상기 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제2 스위칭 트랜지스터, 상기 제2 노드에 연결되는 제1 단자, 제3 노드에 연결되는 제2 단자 및 데이터 전압이 인가되는 게이트 단자를 포함하는 구동 트랜지스터 및 상기 구동 트랜지스터와 전기적으로 연결되는 제1 단자를 포함하는 발광 소자를 포함하고, 상기 제1 및 제2 스위칭 트랜지스터들을 연결시키는 상기 제1 노드와 상기 제3 노드는 연결되고, 상기 제2 및 제3 노드들에 상기 바이어스 전원 전압이 인가될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터는 직렬로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 노드에 인가되는 상기 바이어스 전원 전압의 전압 레벨과 상기 제3 노드에 인가되는 상기 바이어스 전원 전압의 전압 레벨은 상이할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 노드들에 상기 바이어스 전원 전압이 인가되는 경우, 상기 구동 트랜지스터는 온 바이어스 상태일 수 있다.
예시적인 실시예들에 있어서, 상기 구동 트랜지스터는 채널 및 상기 게이트 단자와 상기 채널 사이에 배치되는 절연층을 더 포함하고, 상기 온 바이어스 상태에서 상기 구동 트랜지스터의 채널로부터 방출된 양전하가 상기 구동 트랜지스터의 절연층에 트랩될 수 있다.
예시적인 실시예들에 있어서, 상기 양전하는 상기 구동 트랜지스터의 채널의 상면 전체에 대응되도록 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 화소는 상기 구동 트랜지스터의 게이트 단자에 연결되는 제1 단자, 상기 제3 노드에 연결되는 제2 단자 및 보상 게이트 신호가 공급되는 게이트 단자를 포함하는 제3 스위칭 트랜지스터 및 제1 초기화 전압을 공급받는 제1 단자, 상기 제1 트랜지스터의 게이트 단자에 연결되는 제2 단자 및 데이터 초기화 게이트 신호를 공급받는 게이트 단자를 포함하는 제4 스위칭 트랜지스터를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 스위칭 트랜지스터는 상기 보상 게이트 신호에 응답하여 상기 구동 트랜지스터를 다이오드 연결시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제4 스위칭 트랜지스터는 상기 초기화 게이트 신호에 응답하여 상기 구동 트랜지스터의 게이트 단자를 상기 제1 초기화 전압으로 초기화시킬 수 있다.
예시적인 실시예들에 있어서, 상기 구동 트랜지스터 및 상기 제1 및 제2 스위칭 트랜지스터들은 피모스 트랜지스터이고, 상기 제3 및 제4 스위칭 트랜지스터들은 엔모스 트랜지스터일 수 있다.
예시적인 실시예들에 있어서, 상기 화소는 제2 초기화 전압을 공급받는 제1 단자, 상기 발광 소자의 제1 단자와 연결되는 제2 단자 및 상기 발광 초기화 신호를 공급받는 게이트 단자를 포함하는 제5 스위칭 트랜지스터를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제5 스위칭 트랜지스터는 상기 발광 초기화 신호에 응답하여 상기 발광 소자의 제1 단자를 상기 제2 초기화 전압으로 초기화시킬 수 있다.
예시적인 실시예들에 있어서, 상기 화소는 제1 전원 전압이 공급되는 제1 단자, 상기 제2 노드에 연결되는 제2 단자 및 에미션 신호가 인가되는 게이트 단자를 포함하는 제6 스위칭 트랜지스터 및 상기 제3 노드와 연결되는 제1 단자, 상기 발광 소자와 연결되는 제2 단자 및 상기 에미션 신호가 인가되는 게이트 단자를 포함하는 제7 스위칭 트랜지스터를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에미션 신호의 활성화 구간 동안, 상기 제6 스위칭 트랜지스터는 상기 제1 전원 전압을 상기 구동 트랜지스터의 제1 단자에 공급하여 상기 구동 트랜지스터는 구동 전류를 생성하고, 상기 제7 스위칭 트랜지스터는 상기 구동 전류를 상기 발광 소자에 공급할 수 있다.
예시적인 실시예들에 있어서, 상기 화소는 상기 데이터 전압을 공급받는 제1 단자, 상기 제2 노드에 연결되는 제2 단자, 데이터 기입 게이트 신호를 공급받는 게이트 단자를 포함하는 제8 스위칭 트랜지스터 및 상기 제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 게이트 단자와 연결되는 제2 전극을 포함하는 스토리지 커패시터를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제8 스위칭 트랜지스터는 상기 데이터 기입 게이트 신호에 응답하여 상기 데이터 전압을 상기 구동 트랜지스터의 제1 단자에 공급하고, 상기 데이터 기입 게이트 신호의 비활성화 구간 동안, 상기 스토리지 커패시터는 상기 구동 트랜지스터의 게이트 단자의 전압 레벨을 유지할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 표시 장치는 바이어스 전원 전압이 제공되는 제1 단자, 제1 노드에 연결되는 제2 단자 및 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제1 스위칭 트랜지스터, 상기 제1 노드에 연결되는 제1 단자, 제2 노드에 연결되는 제2 단자 및 상기 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제2 스위칭 트랜지스터, 상기 제2 노드에 연결되는 제1 단자, 제3 노드에 연결되는 제2 단자 및 데이터 전압이 인가되는 게이트 단자를 포함하는 구동 트랜지스터 및 상기 구동 트랜지스터와 전기적으로 연결되는 제1 단자를 포함하는 발광 소자를 포함하는 화소를 포함하는 표시 패널, 상기 발광 소자 초기화 신호를 생성하고, 상기 발광 소자 초기화 신호를 상기 화소에 제공하는 초기화 드라이버 및 상기 바이어스 전원 전압을 생성하고, 상기 바이어스 전원 전압을 상기 화소에 제공하는 전원 공급부를 포함하고, 상기 화소에서 상기 제1 및 제2 스위칭 트랜지스터들을 연결시키는 상기 제1 노드와 상기 제3 노드는 연결되고, 상기 제2 및 제3 노드들에 상기 바이어스 전원 전압이 인가될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터는 직렬로 연결되고, 상기 제2 노드에 인가되는 상기 바이어스 전원 전압의 전압 레벨과 상기 제3 노드에 인가되는 상기 바이어스 전원 전압의 전압 레벨은 상이할 수 있다.
예시적인 실시예들에 있어서, 상기 화소는 상기 구동 트랜지스터의 게이트 단자에 연결되는 제1 단자, 상기 제3 노드에 연결되는 제2 단자 및 보상 게이트 신호가 공급되는 게이트 단자를 포함하는 제3 스위칭 트랜지스터 및 제1 초기화 전압을 공급받는 제1 단자, 상기 제1 트랜지스터의 게이트 단자에 연결되는 제2 단자 및 데이터 초기화 게이트 신호를 공급받는 게이트 단자를 포함하는 제4 스위칭 트랜지스터를 더 포함하고, 상기 구동 트랜지스터 및 상기 제1 및 제2 스위칭 트랜지스터들은 피모스 트랜지스터이고, 상기 제3 및 제4 스위칭 트랜지스터들은 엔모스 트랜지스터일 수 있다.
예시적인 실시예들에 있어서, 상기 화소는 제2 초기화 전압을 공급받는 제1 단자, 상기 발광 소자의 제1 단자와 연결되는 제2 단자 및 상기 발광 초기화 신호를 공급받는 게이트 단자를 포함하는 제5 스위칭 트랜지스터;
제1 전원 전압이 공급되는 제1 단자, 상기 제2 노드에 연결되는 제2 단자 및 에미션 신호가 인가되는 게이트 단자를 포함하는 제6 스위칭 트랜지스터, 상기 제3 노드와 연결되는 제1 단자, 상기 발광 소자와 연결되는 제2 단자 및 상기 에미션 신호가 인가되는 게이트 단자를 포함하는 제7 스위칭 트랜지스터, 상기 데이터 전압을 공급받는 제1 단자, 상기 제2 노드에 연결되는 제2 단자, 데이터 기입 게이트 신호를 공급받는 게이트 단자를 포함하는 제8 스위칭 트랜지스터 및 상기 제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 게이트 단자와 연결되는 제2 전극을 포함하는 스토리지 커패시터를 더 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 화소를 포함하는 표시 장치는 직렬로 연결된 제8 트랜지스터 및 제9 트랜지스터를 포함함으로써, 제1 트랜지스터의 제1 단자 및 제1 트랜지스터의 제2 단자에 전압 레벨이 상이한 바이어스 전원 전압을 인가할 수 있고, 상대적으로 많은 개수의 홀이 게이트 절연층에 트랩됨으로써, 표시 장치는 제1 트랜지스터를 상대적으로 강화된 온 바이어스 상태로 만들 수 있다. 이에 따라, 순간 잔상이 표시 장치에서 발생하지 않을 수 있다.
본 발명의 예시적인 실시예들에 따른 화소를 포함하는 표시 장치는 직렬로 연결되는 구성을 갖는 제5 트랜지스터를 포함함으로써, 제5 트랜지스터에 상대적으로 높은 전류가 흐르더라도 제5 트랜지스터의 게이트 단자의 불량이 발생하지 않을 수 있다. 또한, 상대적으로 높은 전압 레벨을 갖는 고 바이어스 전원 전압이 제1 트랜지스터의 제1 단자에 인가됨으로써, 상대적으로 많은 개수의 홀이 게이트 절연층에 트랩될 수 있고, 표시 장치는 제1 트랜지스터를 상대적으로 강화된 온 바이어스 상태로 만들 수 있다. 이에 따라, 순간 잔상이 표시 장치에서 발생하지 않을 수 있다.
본 발명의 예시적인 실시예들에 따른 화소를 포함하는 표시 장치는 직렬로 연결된 제8 트랜지스터 및 제9 트랜지스터를 포함함으로써, 제8 및 제9 트랜지스터들에 상대적으로 높은 레벨의 전압이 인가되더라도 강건한 특성을 가질 수 있다. 또한, 표시 장치는 상대적으로 높은 전압 레벨을 갖는 고 바이어스 전원 전압이 제1 트랜지스터의 제1 단자에 인가되어 제1 트랜지스터를 상대적으로 강화된 온 바이어스 상태로 만들 수 있고, 제1 트랜지스터의 제2 게이트 단자에 양의 전압을 갖는 고 바이어스 전원 전압을 인가하여 제1 트랜지스터의 문턱 전압을 음의 방향으로 쉬프트시킬 수 있다. 이에 따라, 순간 잔상이 표시 장치에서 발생하지 않을 수 있다.
다만, 본 발명의 효과가 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 패널에 포함된 화소를 나타내는 회로도이다.
도 3은 도 1의 제1 트랜지스터의 단면을 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 5는 도 4의 표시 패널에 포함된 화소를 나타내는 회로도이다.
도 6는 도 5의 화소를 구동하는 신호들을 설명하기 위한 타이밍도이다.
도 7은 도 5의 제1 트랜지스터의 단면을 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 9는 도 8의 표시 패널에 포함된 화소를 나타내는 회로도이다.
도 10은 본 발명의 예시적인 실시예들에 따른 화소를 나타내는 회로도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 화소들 및 표시 장치에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 복수의 화소들(PX)을 포함하는 표시 패널(110), 컨트롤러(150), 데이터 드라이버(120), 게이트 드라이버(140), 에미션 드라이버(190), 전원 공급부(160), 감마 기준 전압 생성부(180), 초기화 드라이버(130) 등을 포함할 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL), 복수의 데이터 기입 게이트 라인들(GWL), 복수의 데이터 초기화 게이트 라인들(GIL), 복수의 보상 게이트 라인들(GCL), 복수의 에미션 라인들(EML), 복수의 발광 소자 초기화 라인들(EBL), 복수의 제1 전원 전압 라인들(ELVDDL), 복수의 제2 전원 전압 라인들(ELVSSL), 복수의 제1 초기화 전원 전압 라인들(VINTL), 복수의 제2 초기화 전원 전압 라인들(AVINTL), 복수의 바이어스 전원 전압 라인들(VL) 및 상기 라인들과 연결된 복수의 화소들(PX)을 포함할 수 있다.
각 화소(PX)는 적어도 두 개의 트랜지스터들, 적어도 하나의 커패시터 및 발광 소자를 포함하고, 표시 패널(110)은 발광 표시 패널일 수 있다. 예시적인 실시예들에 있어서, 표시 패널(110)은 유기 발광 표시 장치(organic light emitting display device)의 표시 패널일 수 있다. 다른 예시적인 실시예들에서, 표시 패널(110)은 퀀텀닷 표시 장치(quantum dot display device)의 표시 패널, 액정 표시 장치(liquid crystal display device)의 표시 패널, 전계 방출 표시 장치(field emission display device)의 표시 패널, 플라즈마 표시 장치(plasma display device)의 표시 패널 또는 전기 영동 표시 장치(electrophoretic display device)의 표시 패널을 포함할 수도 있다.
컨트롤러(예를 들어, 타이밍 컨트롤러(timing controller T-CON))(150)는 외부의 호스트 프로세서(예를 들어, 어플리케이션 프로세서(application processor AP), 그래픽 처리부(graphic processing unit GPU) 또는 그래픽 카드(graphic card))로부터 영상 데이터(IMG) 및 입력 제어 신호(CON)를 제공받을 수 있다. 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 영상 데이터일 수 있다. 또한, 영상 데이터(IMG)는 구동 주파수의 정보를 포함할 수 있다. 제어 신호(CON)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다.
컨트롤러(150)는 외부의 호스트 프로세서로부터 공급되는 영상 데이터(IMG)에 화질을 보정하는 알고리즘(예를 들어, 동적 커패시턴스 보상(dynamic capacitance compensation DCC) 등)을 적용하여 영상 데이터(IMG)를 입력 영상 데이터(IDATA)로 변환할 수 있다. 선택적으로, 컨트롤러(150)가 화질 개선을 위한 알고리즘을 포함하지 않는 경우, 영상 데이터(IMG)가 그대로 입력 영상 데이터(IDATA)로서 출력될 수 있다. 컨트롤러(150)는 입력 영상 데이터(IDATA)를 데이터 드라이버(120)로 공급할 수 있다.
컨트롤러(150)는 입력 제어 신호(CON)에 기초하여 데이터 드라이버(120)의 동작을 제어하는 데이터 제어 신호(CTLD), 게이트 드라이버(140)의 동작을 제어하는 게이트 제어 신호(CTLS), 에미션 드라이버(190)의 동작을 제어하는 에미션 제어 신호(CTLE), 감마 기준 전압 생성부(180)의 동작을 제어하는 감마 제어 신호(CTLG) 및 초기화 드라이버(130)의 동작을 제어하는 초기화 제어 신호(CTLI)를 생성할 수 있다. 예를 들면, 게이트 제어 신호(CTLS)는 수직 개시 신호, 게이트 클럭 신호들 등을 포함할 수 있고, 데이터 제어 신호(CTLD)는 수평 개시 신호, 데이터 클럭 신호 등을 포함할 수 있다.
게이트 드라이버(140)는 컨트롤러(150)로부터 수신된 게이트 제어 신호(CTLS)에 기초하여 데이터 기입 게이트 신호들(GW), 데이터 초기화 게이트 신호들(GI) 및 보상 게이트 신호들(GC)을 생성할 수 있다. 게이트 드라이버(140)는 데이터 기입 게이트 신호들(GW), 데이터 초기화 게이트 신호들(GI) 및 보상 게이트 신호들(GC)을 데이터 기입 게이트 라인들(GWL), 데이터 초기화 게이트 라인들(GIL) 및 보상 게이트 라인들(GCL)과 연결되는 화소들(PX)에 출력할 수 있다.
에미션 드라이버(190)는 컨트롤러(150)로부터 수신된 에미션 제어 신호(CTLE)에 기초하여 에미션 신호들(EM)을 생성할 수 있다. 에미션 드라이버(190)는 에미션 신호들(EM)을 에미션 라인들(EML)과 연결되는 화소들(PX)에 출력할 수 있다.
초기화 드라이버(130)는 컨트롤러(150)로부터 수신된 초기화 제어 신호(CTLI)에 기초하여 발광 소자 초기화 신호들(EB)을 생성할 수 있다. 초기화 드라이버(130)는 발광 소자 초기화 신호들(EB)을 발광 소자 초기화 라인들(EBL)과 연결되는 화소(PX)에 출력할 수 있다. 실시예에 따라, 초기화 드라이버(130)는 게이트 드라이버(140) 또는 에미션 드라이버(190)와 일체로 형성될 수도 있다.
전원 공급부(160)는 바이어스 전원 전압(VBIAS), 제1 초기화 전압(VINT), 제2 초기화 전압(AVINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)를 생성할 수 있고, 바이어스 전원 전압 라인(VL), 제1 초기화 전압 라인(VINTL), 제2 초기화 전압 라인(AVINTL), 제1 전원 전압 라인(ELVDDL) 및 제2 전원 전압 라인(ELVSSL)을 통해 바이어스 전원 전압(VBIAS), 제1 초기화 전압(VINT), 제2 초기화 전압(AVINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 화소들(PX)에 제공할 수 있다.
바이어스 전원 전압(VBIAS)을 사용하는 표시 장치(100)는 고사양의 표시 장치(100)에 해당될 수 있다. 예를 들면, 일반적으로, 표시 장치는 대략 60Hz, 대략 120HZ 또는 대략 240Hz 등의 고정 프레임 주파수(또는 일정한 리프레쉬 레이트)로 영상을 표시한다. 그러나, 본 발명의 표시 장치(100)에 프레임 데이터를 제공하는 호스트 프로세서(예를 들어, GPU 또는 그래픽 카드)에 의한 렌더링의 프레임 주파수가 표시 장치(100)의 프레임 주파수와 일치하지 않을 수 있다. 특히, 상기 호스트 프로세서가 복잡한 렌더링을 수행하는 게임 영상에 대한 프레임 데이터를 표시 장치(100)에 제공할 때 이러한 프레임 주파수 불일치(즉, 레이턴시(latency) 차이)가 발생할 수 있고, 이를 해결하기 위해 표시 장치(100)는 바이어스 전원 전압(VBIAS)을 추가하여 이용하여 해결할 수 있다.
감마 기준 전압 생성부(180)는 컨트롤러(150)로부터 입력 받은 감마 제어 신호(CTLG)에 기초하여 감마 기준 전압(VGREF)을 생성할 수 있다. 감마 기준 전압 생성부(180)는 감마 기준 전압(VGREF)을 데이터 드라이버(120)에 제공할 수 있다. 데이터 드라이버(120)에 제공된 감마 기준 전압(VGREF)은 각각의 입력 영상 데이터(IDATA)에 대응하는 값을 가질 수 있다. 실시예에 따라, 감마 기준 전압 생성부(180)는 데이터 드라이버(120) 또는 컨트롤러(150)와 일체로 형성될 수도 있다.
데이터 드라이버(120)는 컨트롤러(150)로부터 데이터 제어 신호(CTLD) 및 입력 영상 데이터(IDATA)를 입력 받을 수 있고, 감마 기준 전압 생성부(180)로부터 감마 기준 전압(VGREF)을 입력 받을 수 있다. 데이터 드라이버(120)는 디지털 형태의 입력 영상 데이터(IDATA)를 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환할 수 있다. 여기서, 아날로그 형태로 변경된 데이터 전압을 데이터 전압(VDATA)으로 정의한다. 데이터 드라이버(120)는 데이터 제어 신호(CTLD)에 기초하여 데이터 전압들(VDATA)을 데이터 라인들(DL)과 연결되는 화소들(PX)에 출력할 수 있다. 다른 예시적인 실시예들에 있어서, 데이터 드라이버(120) 및 컨트롤러(150)는 단일한 집적 회로로 구현될 수도 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(timing controller embedded data driver TED)로 불릴 수 있다.
도 2는 도 1의 표시 패널에 포함된 화소를 나타내는 회로도이고, 도 3은 도 1의 제1 트랜지스터의 단면을 나타내는 단면도이다.
도 2 및 3을 참조하면, 표시 장치(100)는 화소(PX)를 포함할 수 있고, 화소(PX)는 화소 회로(PC) 및 발광 소자(LED)를 포함할 수 있다. 여기서, 화소 회로(PC)는 제1 내지 제9 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9), 스토리지 커패시터(CST) 등을 포함할 수 있다. 또한, 화소 회로(PC) 또는 발광 소자(LED)는 바이어스 전원 전압 라인(VL), 제1 전원 전압 라인(ELVDDL), 제2 전원 전압 라인(ELVSSL), 제1 초기화 전원 전압 라인(VINTL), 제2 초기화 전원 전압 라인(AVINTL), 발광 소자 초기화 라인(EBL), 데이터 라인(DL), 데이터 기입 게이트 라인(GWL), 데이터 초기화 게이트 라인(GIL), 보상 게이트 라인(GCL), 에미션 라인(EML) 등과 연결될 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터에 해당될 수 있고, 제2 내지 제9 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9)은 스위칭 트랜지스터에 해당될 수 있다. 제1 내지 제9 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9) 각각은 제1 단자, 제2 단자 및 게이트 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자가 소스 단자이고 상기 제2 단자가 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자가 드레인 단자일 수 있고, 상기 제2 단자가 소스 단자일 수도 있다.
예시적인 실시예들에 있어서, 제1, 제2, 제5, 제6, 제7, 제8 및 제9 트랜지스터들(TR1, TR2, TR5, TR6, TR7, TR8, TR9) 각각은 피모스(PMOS) 트랜지스터일 수 있고, 폴리실리콘을 포함하는 채널을 가질 수 있다. 또한, 제3 및 제4 트랜지스터들(TR3, TR4) 각각은 엔모스(NMOS) 트랜지스터일 수 있고, 금속 산화물 반도체를 포함하는 채널을 가질 수 있다.
예시적인 실시예들에 있어서, 화소 회로(PC)에는 제8 트랜지스터(TR8)의 제1 단자와 제9 트랜지스터(TR9)의 제2 단자가 연결되는 제1 노드(N1), 제1 트랜지스터(TR1)의 제1 단자와 제8 트랜지스터(TR8)의 제2 단자가 연결되는 제2 노드(N2) 및 제1 트랜지스터(TR1)의 제2 단자와 제1 노드(N1)가 연결되는 제3 노드(N3)가 정의될 수 있다.
발광 소자(LED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 발광 소자(LED)는 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 발광 소자(LED)의 제2 단자는 제2 전원 전압(ELVSS)을 공급받을 수 있고, 발광 소자(LED)의 제1 단자는 제1 전원 전압(ELVDD)을 공급받을 수 있다. 여기서, 제1 전원 전압(ELVDD)은 제1 전원 전압 라인(ELVDDL)을 통해 전원 공급부(160)로부터 제공될 수 있고, 제2 전원 전압(ELVSS)은 제2 전원 전압 라인(ELVSSL)을 통해 전원 공급부(160)로부터 제공될 수 있다. 예를 들면, 발광 소자(LED)의 제1 단자는 애노드 단자이고, 발광 소자(LED)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 발광 소자(LED)의 제1 단자는 캐소드 단자이고, 발광 소자(LED)의 제2 단자는 애노드 단자일 수도 있다. 발광 소자(LED)는 유기 발광 소자(organic light emitting diode OLED), 퀀텀 닷(quantum dot QD) 발광 소자, 무기 발광 소자(inorganic light emitting diode) 등으로 구현될 수 있다.
제1 트랜지스터(TR1)(예를 들어, 구동 트랜지스터)의 제1 단자는 제2 노드(N2)에 연결될 수 있고, 제1 전원 전압(ELVDD) 또는 바이어스 전원 전압(VBIAS)이 인가될 수 있다. 제1 트랜지스터(TR1)의 제2 단자는 제3 노드(N3)에 연결될 수 있고, 바이어스 전원 전압(VBIAS)이 인가될 수 있다. 제1 트랜지스터(TR1)의 게이트 단자에는 제1 초기화 전압(VINT)이 인가될 수 있다. 여기서, 바이어스 전원 전압(VBIAS)은 바이어스 전원 전압 라인(VL)을 통해 전원 공급부(160)로부터 제공될 수 있고, 제1 초기화 전압(VINT)은 제1 초기화 전압 라인(VINTL)을 통해 전원 공급부(160)로부터 제공될 수 있다.
제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)는 포화 영역에서 동작할 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 게이트 단자와 소스 단자 사이의 전압 차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 발광 소자(LED)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 선택적으로, 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수도 있다. 이러한 경우, 일 프레임 내에서 발광 소자(LED)에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
제2 트랜지스터(TR2)(예를 들어, 제8 스위칭 트랜지스터)의 게이트 단자는 데이터 기입 게이트 신호(GW)를 공급받을 수 있다. 여기서, 데이터 기입 게이트 신호(GW)가 데이터 기입 게이트 라인(GWL)을 통해 게이트 드라이버(140)로부터 제공될 수 있다. 제2 트랜지스터(TR2)의 제1 단자는 데이터 전압(VDATA)을 공급받을 수 있다. 여기서, 데이터 전압(VDATA)이 데이터 라인(DL)을 통해 데이터 드라이버(120)로부터 제공될 수 있다. 제2 트랜지스터(TR2)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자(또는 제2 노드(N2))에 연결될 수 있다. 제2 트랜지스터(TR2)는 데이터 기입 게이트 신호(GW)의 활성화 구간 동안 데이터 전압(VDATA)을 제1 트랜지스터(TR1)의 제1 단자로 공급할 수 있다. 이러한 경우, 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.
제3 트랜지스터(TR3)(예를 들어, 제3 스위칭 트랜지스터)의 게이트 단자는 보상 게이트 신호(GC)를 공급받을 수 있다. 여기서, 보상 게이트 신호(GC)가 보상 게이트 라인(GCL)을 통해 게이트 드라이버(140)로부터 제공될 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 제3 트랜지스터(TR3)의 제2 단자는 제1 트랜지스터(TR1)의 제2 단자(또는 제3 노드(N3))에 연결될 수 있다. 다시 말하면, 제3 트랜지스터(TR3)는 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 제2 단자 사이에 연결될 수 있다.
제3 트랜지스터(TR3)는 보상 게이트 신호(GC)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 제2 단자를 연결할 수 있다. 이러한 경우, 제3 트랜지스터(TR3)는 선형 영역에서 동작할 수 있다. 즉, 제3 트랜지스터(TR3)는 보상 게이트 신호(GC)의 활성화 구간 동안 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다. 다시 말하면, 제3 트랜지스터(TR3)는 보상 게이트 신호(GC)에 응답하여 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다. 제1 트랜지스터(TR1)가 다이오드 연결되므로, 제1 트랜지스터(TR1)의 제1 단자와 제1 트랜지스터(TR1)의 게이트 단자 사이에 제1 트랜지스터(TR1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 여기서, 상기 문턱 전압은 음의 값을 갖는다. 그 결과, 데이터 기입 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 전압(VDATA)에 상기 전압차(즉, 문턱 전압)만큼 합산된 전압이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 즉, 데이터 전압(VDATA)이 제1 트랜지스터(TR1)의 문턱 전압만큼 보상될 수 있고, 보상된 데이터 전압(VDATA)이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다.
예시적인 실시예들에 있어서, 전술한 바와 같이 제3 트랜지스터(TR3)는 엔모스 트랜지스터를 포함할 수 있고, 상기 엔모스 트랜지스터는 상대적으로 누설 전류를 감소시킬 수 있다. 예를 들면, 제3 트랜지스터(TR3)에서 상기 누설 전류가 발생할 경우, 제1 트랜지스터(TR1)의 게이트 단자의 전압이 상승되고, 구동 전류(ID)가 감소하여 휘도가 감소될 수 있다. 이에 따라, 표시 장치(100)가 저 주파수로 구동 시, 고계조에서 제3 트랜지스터(TR3)의 누설 전류를 감소시키기 위해 제3 트랜지스터(TR3)가 상기 엔모스 트랜지스터로 구성될 수 있다.
제4 트랜지스터(TR4)(예를 들어, 제4 스위칭 트랜지스터)의 게이트 단자는 데이터 초기화 게이트 신호(GI)를 공급받을 수 있다. 여기서, 데이터 초기화 게이트 신호(GI)가 데이터 초기화 게이트 라인(GIL)을 통해 게이트 드라이버(140)로부터 제공될 수 있다. 제4 트랜지스터(TR4)의 제1 단자는 제1 초기화 전압(VINT)을 공급받을 수 있다. 제4 트랜지스터(TR4)의 제2 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 다시 말하면, 제4 트랜지스터(TR4)는 제3 트랜지스터(TR3)와 제1 초기화 전압 라인(VINTL) 사이에 연결될 수 있다.
제4 트랜지스터(TR4)는 데이터 초기화 게이트 신호(GI)의 활성화 구간 동안 제1 초기화 전압(VINT)을 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이러한 경우, 제4 트랜지스터(TR4)는 선형 영역에서 동작할 수 있다. 즉, 제4 트랜지스터(TR4)는 데이터 초기화 게이트 신호(GI)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자를 제1 초기화 전압(VINT)으로 초기화시킬 수 있다. 예시적인 실시예들에 있어서, 제1 초기화 전압(VINT)의 전압 레벨은 이전 프레임에서 스토리지 커패시터(CST)에 의해 유지된 데이터 전압(VDATA)의 전압 레벨보다 충분히 낮은 전압 레벨을 가질 수 있고, 제1 초기화 전압(VINT)이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 초기화 전압(VINT)의 전압 레벨은 이전 프레임에서 스토리지 커패시터(CST)에 의해 유지된 데이터 전압(VDATA)의 전압 레벨보다 충분히 높은 전압 레벨을 가질 수 있고, 제1 초기화 전압(VINT)이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 실시예에 따라, 데이터 초기화 게이트 신호(GI)는 일 수평 시간 전의 데이터 기입 게이트 신호(GW)와 실질적으로 동일한 신호일 수 있다. 예를 들면, 표시 장치(100)가 포함하는 복수의 화소들(PX) 중 제n(단, n은 2이상의 정수)행의 화소들(PX)에 공급되는 데이터 초기화 게이트 신호(GI)는 화소들(PX) 중 (n-1)행의 화소들(PX)에 공급되는 데이터 기입 게이트 신호(GW)와 실질적으로 동일한 신호일 수 있다. 즉, 화소들(PX) 중 (n-1)행의 화소들(PX)에 활성화된 데이터 기입 게이트 신호(GW)를 공급함으로써, 화소들(PX) 중 n행의 화소들(PX)에 활성화된 데이터 초기화 게이트 신호(GI)를 공급할 수 있다. 그 결과, 화소들(PX) 중 (n-1)행의 화소들(PX)에 데이터 전압(VDATA)을 공급함과 동시에 화소들(PX) 중 n행의 화소들(PX)이 포함하는 제1 트랜지스터(TR1)의 게이트 단자를 제1 초기화 전압(VINT)으로 초기화시킬 수 있다.
전술한 바와 같이 제4 트랜지스터(TR4)는 엔모스 트랜지스터를 포함할 수 있고, 상기 엔모스 트랜지스터는 상대적으로 누설 전류를 감소시킬 수 있다. 예를 들면, 제4 트랜지스터(TR4)에서 상기 누설 전류가 발생할 경우, 제1 트랜지스터(TR1)의 게이트 단자의 전압이 상승되고, 구동 전류(ID)가 감소하여 휘도가 감소될 수 있다. 이에 따라, 표시 장치(100)가 저 주파수로 구동 시, 고계조에서 제4 트랜지스터(TR4)의 누설 전류를 감소시키기 위해 제4 트랜지스터(TR4)가 상기 엔모스 트랜지스터로 구성될 수 있다.
제5 트랜지스터(TR5)(예를 들어, 제6 스위칭 트랜지스터)의 게이트 단자는 에미션 신호(EM)를 공급받을 수 있다. 여기서, 에미션 신호(EM)는 에미션 라인(EML)을 통해 에미션 드라이버(190)로부터 제공될 수 있다. 제5 트랜지스터(TR5)의 제1 단자는 제1 전원 전압(ELVDD)을 공급받을 수 있다. 제5 트랜지스터(TR5)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자(또는 제2 노드(N2))에 연결될 수 있다. 제5 트랜지스터(TR5)는 에미션 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 제1 전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 에미션 신호(EM)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이러한 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 제5 트랜지스터(TR5)가 에미션 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 제1 전원 전압(ELVDD)을 공급함으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 에미션 신호(EM)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단함으로써, 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 전압(VDATA)이 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제6 트랜지스터(TR6)(예를 들어, 제7 스위칭 트랜지스터)의 게이트 단자는 에미션 신호(EM)를 공급받을 수 있다. 제6 트랜지스터(TR6)의 제1 단자는 제1 트랜지스터(TR1)의 제2 단자(또는 제3 노드(N3))에 연결될 수 있다. 제6 트랜지스터(TR6)의 제2 단자는 발광 소자(LED)의 제1 단자에 연결될 수 있다. 제6 트랜지스터(TR6)는 에미션 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 발광 소자(LED)에 공급할 수 있다. 이러한 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 제6 트랜지스터(TR6)가 에미션 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 발광 소자(LED)에 공급함으로써, 발광 소자(LED)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 에미션 신호(EM)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 발광 소자(LED)를 전기적으로 서로 분리시킴으로써, 제1 트랜지스터(TR1)의 제2 단자에 공급된 데이터 전압(VDATA)(예를 들어, 문턱 전압 보상이 된 데이터 전압)이 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제7 트랜지스터(TR7)(예를 들어, 제5 스위칭 트랜지스터)의 게이트 단자는 발광 소자 초기화 신호(EB)를 공급받을 수 있다. 여기서, 발광 소자 초기화 신호(EB)는 발광 소자 초기화 라인(EBL)을 통해 초기화 드라이버(130)로부터 제공될 수 있다. 제7 트랜지스터(TR7)의 제1 단자는 제2 초기화 전압(AVINT)을 공급받을 수 있다. 여기서, 제2 초기화 전압(AVINT)은 제2 초기화 전압 라인(AVINTL)을 통해 전원 공급부(160)로부터 제공될 수 있다. 제7 트랜지스터(TR7)의 제2 단자는 발광 소자(LED)의 제1 단자에 연결될 수 있다. 제7 트랜지스터(TR7)는 발광 소자 초기화 신호(EB)의 활성화 구간 동안 제2 초기화 전압(AVINT)을 발광 소자(LED)의 제1 단자에 공급할 수 있다. 이러한 경우, 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 제7 트랜지스터(TR7)는 발광 소자 초기화 신호(EB)의 활성화 구간 동안 발광 소자(LED)의 제1 단자를 제2 초기화 전압(AVINT)으로 초기화시킬 수 있다.
스토리지 커패시터(CST)는 제1 전원 전압 라인(ELVDDL)과 제1 트랜지스터(TR1)의 게이트 단자 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 예를 들면, 스토리지 커패시터(CST)의 제1 단자는 제1 전원 전압(ELVDD)을 공급받을 수 있고, 스토리지 커패시터(CST)의 제2 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 스토리지 커패시터(CST)는 데이터 기입 게이트 신호(GW)의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 데이터 기입 게이트 신호(GW)의 비활성화 구간은 에미션 신호(EM)의 활성화 구간을 포함할 수 있고, 에미션 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 발광 소자(LED)에 공급될 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 발광 소자(LED)에 공급될 수 있다.
제8 트랜지스터(TR8)(예를 들어, 제2 스위칭 트랜지스터)의 게이트 단자는 발광 소자 초기화 신호(EB)를 공급받을 수 있다. 제8 트랜지스터(TR8)의 제1 단자는 제1 노드(N1)(또는 제1 트랜지스터(TR1)의 제1 단자)에 연결될 수 있다. 제8 트랜지스터(TR8)의 제2 단자는 제2 노드(N2)(또는 제1 트랜지스터(TR1)의 제1 단자)에 연결될 수 있다.
제9 트랜지스터(TR9)(예를 들어, 제1 스위칭 트랜지스터)의 게이트 단자는 발광 소자 초기화 신호(EB)를 공급받을 수 있다. 제9 트랜지스터(TR9)의 제1 단자는 바이어스 전원 전압(VBIAS)을 공급받을 수 있다. 제9 트랜지스터(TR9)의 제2 단자는 제1 노드(N1)(또는 제8 트랜지스터(TR8)의 제1 단자)에 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 노드(N1)와 제3 노드(N3)는 서로 연결될 수 있고, 제8 트랜지스터(TR8)와 제9 트랜지스터(TR9)는 듀얼 게이트 트랜지스터(또는 더블 게이트 트랜지스터, 이중 게이트 트랜지스터 등)로 정의될 수 있다. 예를 들면, 제8 트랜지스터(TR8)와 제9 트랜지스터(TR9)는 직렬로 연결될 수 있고, 제1 노드(N1)는 제8 트랜지스터(TR8)와 제9 트랜지스터(TR9)를 연결시킬 수 있다. 또한, 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9) 각각의 게이트 단자에는 동일한 신호가 인가될 수 있다. 즉, 제8 및 제9 트랜지스터들(TR8, TR9) 각각의 게이트 전극은 발광 소자 초기화 신호(EB)를 공급받을 수 있다. 더욱이, 제8 트랜지스터(TR8)의 제1 단자와 제9 트랜지스터(TR9)의 제2 단자는 서로 연결될 수 있다.
제8 및 제9 트랜지스터들(TR8, TR9)은 발광 소자 초기화 신호(EB)의 활성화 구간 동안 바이어스 전원 전압(VBIAS)을 제1 트랜지스터(TR1)의 제1 단자(또는 제2 노드(N2)) 및 제2 단자(또는 제3 노드(N3))에 공급할 수 있다. 예시적인 실시예들에 있어서, 제2 노드(N2)에 제공되는 바이어스 전원 전압(VBIAS)의 전압 레벨과 제3 노드(N3)에 제공되는 바이어스 전원 전압(VBIAS)의 전압 레벨은 다를 수 있다. 예를 들면, 제2 노드(N2)에 제공되는 바이어스 전원 전압(VBIAS)의 전압 레벨은 대략 3V이고, 제3 노드(N3)에 제공되는 바이어스 전원 전압(VBIAS)의 전압 레벨은 대략 3.1V이다. 이러한 경우, 제2 노드(N2)와 제3 노드(N3) 사이에 전압차(예를 들어, 대략 0.1V)가 발생하여 제1 트랜지스터(TR1)에 전류가 흐를 수 있고, 제1 트랜지스터(TR1)는 온 바이어스 상태가 될 수 있다. 즉, 상기 전압차를 생성하기 위해 제2 노드(N2)는 제8 트랜지스터(TR8)의 제2 단자와 연결될 수 있고, 제3 노드(N3)는 제1 노드(N1)와 연결될 수 있다. 이와는 달리, 제2 노드(N2) 및 제3 노드(N3)에 동일한 전압이 인가되어 제1 트랜지스터(TR1)의 제1 단자와 제1 트랜지스터(TR1)의 제2 단자 사이에 전압차가 발생하지 않는 경우, 제1 트랜지스터(TR1)에 전류가 흐르지 않을 수 있고, 제1 트랜지스터(TR1)는 온 바이어스 상태가 될 수 없다.
도 3에 도시된 바와 같이, 제1 트랜지스터(TR1)의 제1 단자 및 제2 단자에 바이어스 전원 전압(VBIAS)이 인가됨으로써, 제1 트랜지스터(TR1)의 채널(예를 들어, 폴리 실리콘)로부터 방출된 홀(h+)이 게이트 절연층(GI)에 트랩될 수 있고, 상기 홀(h+)이 트랩되는 범위가 상기 채널의 상면의 전체에 대응될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 상대적으로 강화된 온 바이어스 상태일 수 있고, 제1 트랜지스터(TR1)의 문턱 전압이 음의 방향으로 상대적으로 많이 쉬프트될 수 있다. 즉, 제1 트랜지스터(TR1)의 히스테리시스(hysteresis) 현상이 더욱 줄어들 수 있고, 표시 장치(100)에서 발생할 수 있는 순간 잔상을 개선할 수 있다.
예를 들면, 종래의 표시 장치는 제2 노드에만 바이어스 전원 전압이 인가될 수 있다. 이러한 경우, 홀(h+)(예를 들어, 양전하(positive electric charge))이 트랩되는 범위가 제1 트랜지스터의 채널의 상면의 일부(예를 들어, 상기 제1 트랜지스터의 제1 단자와 인접하여 위치하는 상기 채널의 상면)에 대응될 수 있다. 다시 말하면, 트랩되는 홀(h+)의 개수가 상대적으로 적을 수 있다. 이러한 경우, 상기 제1 트랜지스터는 상대적으로 약한 온 바이어스 상태일 수 있고, 상기 제1 트랜지스터의 문턱 전압이 음의 방향으로 상대적으로 적게 쉬프트될 수 있다. 즉, 종래의 표시 장치에 포함된 제1 트랜지스터의 히스테리시스 현상이 감소되지 않을 수 있고, 상기 종래의 표시 장치에서는 순간 잔상이 발생할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(100)는 직렬로 연결된 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)를 포함함으로써, 제1 트랜지스터(TR1)의 제1 단자 및 제1 트랜지스터(TR1)의 제2 단자에 전압 레벨이 상이한 바이어스 전원 전압(VBIAS)을 인가할 수 있고, 상대적으로 많은 개수의 홀(h+)이 게이트 절연층에 트랩됨으로써, 표시 장치(100)는 제1 트랜지스터(TR1)를 상대적으로 강화된 온 바이어스 상태로 만들 수 있다. 이에 따라, 순간 잔상이 표시 장치(100)에서 발생하지 않을 수 있다.
다만, 본 발명의 화소 회로(PC)가 1개의 구동 트랜지스터, 8개의 스위칭 트랜지스터들 및 1개의 스토리지 커패시터를 포함하는 것으로 설명하였지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 예를 들면, 화소 회로(PC)는 적어도 1개의 구동 트랜지스터, 적어도 8개의 스위칭 트랜지스터 및 적어도 1개의 스토리지 커패시터를 포함하는 구성을 가질 수도 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 4에 예시한 표시 장치(500)는 전원 공급부(160)의 동작 및 에미션 드라이버(190)의 동작을 제외하고 도 1을 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 4에 있어서, 도 1을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 4를 참조하면, 표시 장치(500)는 복수의 화소들(PX)을 포함하는 표시 패널(110), 컨트롤러(150), 데이터 드라이버(120), 게이트 드라이버(140), 에미션 드라이버(190), 전원 공급부(160), 감마 기준 전압 생성부(180), 초기화 드라이버(130) 등을 포함할 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL), 복수의 데이터 기입 게이트 라인들(GWL), 복수의 데이터 초기화 게이트 라인들(GIL), 복수의 보상 게이트 라인들(GCL), 복수의 제1 에미션 라인들(EML1), 복수의 제2 에미션 라인들(EML2), 복수의 발광 소자 초기화 라인들(EBL), 복수의 제1 전원 전압 라인들(ELVDDL), 복수의 제2 전원 전압 라인들(ELVSSL), 복수의 제1 초기화 전원 전압 라인들(VINTL), 복수의 제2 초기화 전원 전압 라인들(AVINTL), 복수의 바이어스 전원 전압 라인들(VL) 및 상기 라인들과 연결된 복수의 화소들(PX)을 포함할 수 있다.
에미션 드라이버(190)는 컨트롤러(150)로부터 수신된 에미션 제어 신호(CTLE)에 기초하여 제1 에미션 신호들(EM1) 및 제2 에미션 신호들(EM2)을 생성할 수 있다. 에미션 드라이버(190)는 제1 및 제2 에미션 신호들(EM1, EM2)을 제1 및 제2 에미션 라인들(EML1, EML2)과 연결되는 화소들(PX)에 출력할 수 있다.
전원 공급부(160)는 고 바이어스 전원 전압(HVBIAS), 제1 초기화 전압(VINT), 제2 초기화 전압(AVINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)를 생성할 수 있고, 바이어스 전원 전압 라인(VL), 제1 초기화 전압 라인(VINTL), 제2 초기화 전압 라인(AVINTL), 제1 전원 전압 라인(ELVDDL) 및 제2 전원 전압 라인(ELVSSL)을 통해 바이어스 전원 전압(VBIAS), 제1 초기화 전압(VINT), 제2 초기화 전압(AVINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 화소들(PX)에 제공할 수 있다.
예시적인 실시예들에 있어서, 고 바이어스 전원 전압(HVBIAS)의 전압 레벨은 도 1의 바이어스 전원 전압(VBIAS)의 전압 레벨보다 높을 수 있다. 예를 들면, 도 1의 바이어스 전원 전압(VBIAS)의 전압 레벨은 대략 3.5V이고, 고 바이어스 전원 전압(HVBIAS)의 전압 레벨은 대략 6.5V이다.
도 5는 도 4의 표시 패널에 포함된 화소를 나타내는 회로도이고, 도 6는 도 5의 화소를 구동하는 신호들을 설명하기 위한 타이밍도이며, 도 7은 도 5의 제1 트랜지스터의 단면을 나타내는 단면도이다. 도 5에 예시한 화소(PX)는 도 2를 참조하여 설명한 화소(PX)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 5에 있어서, 도 2를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 4, 5 및 6을 참조하면, 표시 장치(500)는 화소(PX)를 포함할 수 있고, 화소(PX)는 화소 회로(PC) 및 발광 소자(LED)를 포함할 수 있다. 여기서, 화소 회로(PC)는 제1 내지 제9 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9), 스토리지 커패시터(CST) 등을 포함할 수 있다. 또한, 화소 회로(PC) 또는 발광 소자(LED)는 바이어스 전원 전압 라인(VL), 제1 전원 전압 라인(ELVDDL), 제2 전원 전압 라인(ELVSSL), 제1 초기화 전원 전압 라인(VINTL), 제2 초기화 전원 전압 라인(AVINTL), 발광 소자 초기화 라인(EBL), 데이터 라인(DL), 데이터 기입 게이트 라인(GWL), 데이터 초기화 게이트 라인(GIL), 보상 게이트 라인(GCL), 제1 에미션 라인(EML1), 제2 에미션 라인(EML2) 등과 연결될 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터에 해당될 수 있고, 제2 내지 제9 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9)은 스위칭 트랜지스터에 해당될 수 있다. 제1 내지 제9 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9) 각각은 제1 단자, 제2 단자 및 게이트 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자가 소스 단자이고 상기 제2 단자가 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자가 드레인 단자일 수 있고, 상기 제2 단자가 소스 단자일 수도 있다.
예시적인 실시예들에 있어서, 화소 회로(PC)에는 제8 트랜지스터(TR8)의 제1 단자와 제9 트랜지스터(TR9)의 제2 단자가 연결되는 제1 노드(N1) 및 제1 트랜지스터(TR1)의 제1 단자와 제8 트랜지스터(TR8)의 제2 단자가 연결되는 제2 노드(N2)가 정의될 수 있다.
제5 트랜지스터(TR5)의 게이트 단자는 제1 에미션 신호(EM1)를 공급받을 수 있다. 여기서, 제1 에미션 신호(EM1)는 제1 에미션 라인(EML1)을 통해 에미션 드라이버(190)로부터 제공될 수 있다. 제5 트랜지스터(TR5)의 제1 단자는 제1 전원 전압(ELVDD)을 공급받을 수 있다. 제5 트랜지스터(TR5)의 제2 단자는 제1 노드(N1)에 연결될 수 있다. 제5 트랜지스터(TR5)는 제1 에미션 신호(EM1)의 활성화 구간 동안 제1 노드(N1)에 제1 전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 제1 에미션 신호(EM1)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이러한 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다.
도 6에 도시된 바와 같이, 발광 구간(EMISSION)에서 제1 에미션 신호(EM1)가 활성화될 수 있고, 제2 에미션 신호(EM2)도 활성화될 수 있다. 즉, 제5 트랜지스터(TR5)가 제1 에미션 신호(EM1)의 활성화 구간 동안, 제8 트랜지스터(TR8)가 턴온되어 제1 트랜지스터(TR1)의 제1 단자에 제1 전원 전압(ELVDD)이 공급됨으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 제1 에미션 신호(EM1)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단함으로써, 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 전압(VDATA)이 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
도 5를 다시 참조하면, 제6 트랜지스터(TR6)의 게이트 단자는 제2 에미션 신호(EM2)를 공급받을 수 있다. 제6 트랜지스터(TR6)의 제1 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 제6 트랜지스터(TR6)의 제2 단자는 발광 소자(LED)의 제1 단자에 연결될 수 있다. 제6 트랜지스터(TR6)는 제2 에미션 신호(EM2)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 발광 소자(LED)에 공급할 수 있다. 이러한 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다.
도 6에 도시된 바와 같이, 발광 구간(EMISSION)에서 제6 트랜지스터(TR6)가 제2 에미션 신호(EM2)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 발광 소자(LED)에 공급함으로써, 발광 소자(LED)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 제2 에미션 신호(EM2)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 발광 소자(LED)를 전기적으로 서로 분리시킴으로써, 제1 트랜지스터(TR1)의 제2 단자에 공급된 데이터 전압(VDATA)(예를 들어, 문턱 전압 보상이 된 데이터 전압)이 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
도 5를 다시 참조하면, 제8 트랜지스터(TR8)의 게이트 단자는 제2 에미션 신호(EM2)를 공급받을 수 있다. 제8 트랜지스터(TR8)의 제1 단자는 제1 노드(N1)에 연결될 수 있다. 제8 트랜지스터(TR8)의 제2 단자는 제2 노드(N2)(또는 제1 트랜지스터(TR1)의 제1 단자)에 연결될 수 있다.
제9 트랜지스터(TR9)의 게이트 단자는 발광 소자 초기화 신호(EB)를 공급받을 수 있다. 제9 트랜지스터(TR9)의 제1 단자는 고 바이어스 전원 전압(HVBIAS)을 공급받을 수 있다. 제9 트랜지스터(TR9)의 제2 단자는 제1 노드(N1)(또는 제8 트랜지스터(TR8)의 제1 단자)에 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 노드(N1)를 통해 제5 트랜지스터(TR5), 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)가 서로 연결될 수 있다. 예를 들면, 제8 트랜지스터(TR8)와 제9 트랜지스터(TR9)는 직렬로 연결될 수 있고, 제5 트랜지스터(TR5)와 제8 트랜지스터(TR8)(또는 제9 트랜지스터(TR9))는 직렬로 연결될 수 있다. 제5 트랜지스터(TR5)가 제8 트랜지스터(TR8)(또는 제9 트랜지스터(TR9))와 직렬로 연결됨으로써, 트랜지스터의 에이징 공정에서 제5 트랜지스터(TR5)에 상대적으로 높은 전류가 흐르더라도 제5 트랜지스터(TR5)의 게이트 단자의 불량이 발생하지 않을 수 있다. 예를 들면, 트랜지스터가 단독으로 구성되는 것보다 트랜지스터가 다른 트랜지스터와 직렬로 연결되는 구성을 가질 때, 상기 다른 트랜지스터와 직렬로 연결된 상기 트랜지스터는 상대적으로 높은 전류에 대하여 강건한 특성을 가질 수 있다.
도 6에 도시된 바와 같이, 온 바이어스 구간(ON-BIASING)에서 제2 에미션 신호(EM2)가 활성화될 수 있고, 발광 소자 초기화 신호(EB)도 주기적으로 활성화될 수 있다. 제8 및 제9 트랜지스터들(TR8, TR9)은 제2 에미션 신호(EM2) 및 발광 소자 초기화 신호(EB)의 활성화 구간 동안 고 바이어스 전원 전압(HVBIAS)을 제1 트랜지스터(TR1)의 제1 단자(또는 제2 노드(N2))에 공급할 수 있다. 예시적인 실시예들에 있어서, 제2 노드(N2)에 제공되는 고 바이어스 전원 전압(HVBIAS)의 전압 레벨은 상대적으로 높을 수다. 제2 노드(N2)에 고 바이어스 전원 전압(HVBIAS)이 인가됨으로써, 제1 트랜지스터(TR1)는 강화된 온 바이어스 상태가 될 수 있다.
도 7에 도시된 바와 같이, 제1 트랜지스터(TR1)의 제1 단자에 고 바이어스 전원 전압(HVBIAS)이 인가됨으로써, 제1 트랜지스터(TR1)의 채널(예를 들어, 폴리 실리콘)로부터 방출된 홀(h+)이 게이트 절연층(GI)에 트랩될 수 있다. 도 3과 비교했을 때, 게이트 절연층(GI)에 상기 홀(h+)이 트랩되는 범위가 상대적으로 적을 수 있지만, 제1 트랜지스터(TR1)의 제1 단자에 상대적으로 높은 전압 레벨을 갖는 고 바이어스 전원 전압(HVBIAS)이 인가됨으로써, 트랩되는 상기 홀(h+)이 상대적으로 증가될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 상대적으로 강화된 온 바이어스 상태일 수 있고, 제1 트랜지스터(TR1)의 문턱 전압이 음의 방향으로 상대적으로 많이 쉬프트될 수 있다. 즉, 제1 트랜지스터(TR1)의 히스테리시스 현상이 더욱 줄어들 수 있고, 표시 장치(100)에서 발생할 수 있는 순간 잔상을 개선할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(500)는 직렬로 연결되는 구성을 갖는 제5 트랜지스터(TR5)를 포함함으로써, 제5 트랜지스터(TR5)에 상대적으로 높은 전류가 흐르더라도 제5 트랜지스터(TR5)의 게이트 단자의 불량이 발생하지 않을 수 있다.
또한, 상대적으로 높은 전압 레벨을 갖는 고 바이어스 전원 전압(HVBIAS)이 제1 트랜지스터(TR1)의 제1 단자에 인가됨으로써, 상대적으로 많은 개수의 홀(h+)이 게이트 절연층에 트랩될 수 있고, 표시 장치(500)는 제1 트랜지스터(TR1)를 상대적으로 강화된 온 바이어스 상태로 만들 수 있다. 이에 따라, 순간 잔상이 표시 장치(500)에서 발생하지 않을 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 8에 예시한 표시 장치(600)는 전원 공급부(160)의 동작을 제외하고 도 1을 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 8에 있어서, 도 1을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 8을 참조하면, 표시 장치(600)는 복수의 화소들(PX)을 포함하는 표시 패널(110), 컨트롤러(150), 데이터 드라이버(120), 게이트 드라이버(140), 에미션 드라이버(190), 전원 공급부(160), 감마 기준 전압 생성부(180), 초기화 드라이버(130) 등을 포함할 수 있다.
전원 공급부(160)는 고 바이어스 전원 전압(HVBIAS), 제1 초기화 전압(VINT), 제2 초기화 전압(AVINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)를 생성할 수 있고, 바이어스 전원 전압 라인(VL), 제1 초기화 전압 라인(VINTL), 제2 초기화 전압 라인(AVINTL), 제1 전원 전압 라인(ELVDDL) 및 제2 전원 전압 라인(ELVSSL)을 통해 바이어스 전원 전압(VBIAS), 제1 초기화 전압(VINT), 제2 초기화 전압(AVINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 화소들(PX)에 제공할 수 있다.
예시적인 실시예들에 있어서, 고 바이어스 전원 전압(HVBIAS)의 전압 레벨은 도 1의 바이어스 전원 전압(VBIAS)의 전압 레벨보다 높을 수 있다. 예를 들면, 도 1의 바이어스 전원 전압(VBIAS)의 전압 레벨은 대략 3.5V이고, 고 바이어스 전원 전압(HVBIAS)의 전압 레벨은 대략 6.5V이다.
도 9는 도 8의 표시 패널에 포함된 화소를 나타내는 회로도이다. 도 9에 예시한 화소(PX)는 도 2를 참조하여 설명한 화소(PX)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 5에 있어서, 도 2를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 9를 참조하면, 표시 장치(600)는 화소(PX)를 포함할 수 있고, 화소(PX)는 화소 회로(PC) 및 발광 소자(LED)를 포함할 수 있다. 여기서, 화소 회로(PC)는 제1 내지 제9 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9), 스토리지 커패시터(CST) 등을 포함할 수 있다. 또한, 화소 회로(PC) 또는 발광 소자(LED)는 바이어스 전원 전압 라인(VL), 제1 전원 전압 라인(ELVDDL), 제2 전원 전압 라인(ELVSSL), 제1 초기화 전원 전압 라인(VINTL), 제2 초기화 전원 전압 라인(AVINTL), 발광 소자 초기화 라인(EBL), 데이터 라인(DL), 데이터 기입 게이트 라인(GWL), 데이터 초기화 게이트 라인(GIL), 보상 게이트 라인(GCL), 에미션 라인(EML) 등과 연결될 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터에 해당될 수 있고, 제2 내지 제9 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9)은 스위칭 트랜지스터에 해당될 수 있다. 제2 내지 제9 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9) 각각은 제1 단자, 제2 단자 및 게이트 단자를 포함할 수 있다. 또한, 제1 트랜지스터(TR1)는 제1 단자, 제2 단자, 제1 게이트 단자 및 제2 게이트 단자(BG)를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자가 소스 단자이고 상기 제2 단자가 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자가 드레인 단자일 수 있고, 상기 제2 단자가 소스 단자일 수도 있다.
예시적인 실시예들에 있어서, 화소 회로(PC)에는 제8 트랜지스터(TR8)의 제1 단자와 제9 트랜지스터(TR9)의 제2 단자가 연결되는 제1 노드(N1) 및 제1 트랜지스터(TR1)의 제1 단자와 제8 트랜지스터(TR8)의 제2 단자가 연결되는 제2 노드(N2)가 정의될 수 있다.
제1 트랜지스터(TR1)의 제1 단자는 제2 노드(N2)에 연결될 수 있고, 제1 전원 전압(ELVDD) 또는 고 바이어스 전원 전압(HVBIAS)이 인가될 수 있다. 제1 트랜지스터(TR1)의 제2 단자는 제6 트랜지스터(TR6)의 제1 단자(또는 제3 트랜지스터(TR3)의 제1 단자)에 연결될 수 있다. 제1 트랜지스터(TR1)의 제1 게이트 단자에는 제1 초기화 전압(VINT)이 인가될 수 있다. 제1 트랜지스터(TR1)의 제2 게이트 단자(BG)는 제1 노드(N1)와 연결될 수 있고, 고 바이어스 전원 전압(HVBIAS)이 인가될 수 있다. 예를 들면, 제1 트랜지스터(TR1)의 제2 게이트 단자(BG)는 백 게이트 단자 또는 하부 게이트 단자일 수 있다. 여기서, 고 바이어스 전원 전압(HVBIAS)은 바이어스 전원 전압 라인(VL)을 통해 전원 공급부(160)로부터 제공될 수 있고, 제1 초기화 전압(VINT)은 제1 초기화 전압 라인(VINTL)을 통해 전원 공급부(160)로부터 제공될 수 있다.
제8 트랜지스터(TR8)의 게이트 단자는 발광 소자 초기화 신호(EB)를 공급받을 수 있다. 제8 트랜지스터(TR8)의 제1 단자는 제1 노드(N1)(또는 제1 트랜지스터(TR1)의 제2 게이트 단자(BG))에 연결될 수 있다. 제8 트랜지스터(TR8)의 제2 단자는 제2 노드(N2)(또는 제1 트랜지스터(TR1)의 제1 단자)에 연결될 수 있다.
제9 트랜지스터(TR9)의 게이트 단자는 발광 소자 초기화 신호(EB)를 공급받을 수 있다. 제9 트랜지스터(TR9)의 제1 단자는 고 바이어스 전원 전압(HVBIAS)을 공급받을 수 있다. 제9 트랜지스터(TR9)의 제2 단자는 제1 노드(N1)(또는 제1 트랜지스터(TR1)의 제2 게이트 단자(BG))에 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 노드(N1)와 제1 트랜지스터(TR1)의 제2 게이트 단자(BG)는 서로 연결될 수 있고, 제8 트랜지스터(TR8)와 제9 트랜지스터(TR9)는 듀얼 게이트 트랜지스터로 정의될 수 있다. 예를 들면, 제8 트랜지스터(TR8)와 제9 트랜지스터(TR9)는 직렬로 연결될 수 있고, 제1 노드(N1)는 제8 트랜지스터(TR8)와 제9 트랜지스터(TR9)를 연결시킬 수 있다. 또한, 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9) 각각의 게이트 단자에는 동일한 신호가 인가될 수 있다. 즉, 제8 및 제9 트랜지스터들(TR8, TR9) 각각의 게이트 전극은 발광 소자 초기화 신호(EB)를 공급받을 수 있다. 더욱이, 제8 트랜지스터(TR8)의 제1 단자와 제9 트랜지스터(TR9)의 제2 단자는 서로 연결될 수 있다.
제8 및 제9 트랜지스터들(TR8, TR9)은 발광 소자 초기화 신호(EB)의 활성화 구간 동안 고 바이어스 전원 전압(HVBIAS)을 제1 트랜지스터(TR1)의 제1 단자(또는 제2 노드(N2)) 및 제1 트랜지스터(TR1)의 제2 게이트 단자(BG)에 공급할 수 있다. 예시적인 실시예들에 있어서, 제8 및 제9 트랜지스터들(TR8, TR9)이 직렬로 연결되는 경우, 제8 및 제9 트랜지스터들(TR8, TR9)에 상대적으로 높은 레벨의 전압(즉, 고 바이어스 전원 전압(HVBIAS))이 인가되더라도 강건한 특성을 가질 수 있다. 즉, 제2 노드(N2)에 고 바이어스 전원 전압(HVBIAS)이 인가됨으로써, 제1 트랜지스터(TR1)는 강화된 온 바이어스 상태가 될 수 있고, 제1 트랜지스터(TR1)의 문턱 전압이 음의 방향으로 상대적으로 많이 쉬프트될 수 있다. 또한, 제1 트랜지스터(TR1)의 제2 게이트 단자(BG)에 양의 전압을 갖는 고 바이어스 전원 전압(HVBIAS)이 인가되는 경우, 제1 트랜지스터(TR1)의 문턱 전압이 음의 방향으로 쉬프트될 수 있다. 즉, 제1 트랜지스터(TR1)의 히스테리시스 현상이 더욱 줄어들 수 있고, 표시 장치(600)에서 발생할 수 있는 순간 잔상을 개선할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(600)는 직렬로 연결된 제8 트랜지스터(TR8) 및 제9 트랜지스터(TR9)를 포함함으로써, 제8 및 제9 트랜지스터들(TR8, TR9)에 상대적으로 높은 레벨의 전압(즉, 고 바이어스 전원 전압(HVBIAS))이 인가되더라도 강건한 특성을 가질 수 있다.
또한, 표시 장치(600)는 상대적으로 높은 전압 레벨을 갖는 고 바이어스 전원 전압(HVBIAS)이 제1 트랜지스터(TR1)의 제1 단자에 인가되어 제1 트랜지스터(TR1)를 상대적으로 강화된 온 바이어스 상태로 만들 수 있고, 제1 트랜지스터(TR1)의 제2 게이트 단자(BG)에 양의 전압을 갖는 고 바이어스 전원 전압(HVBIAS)을 인가하여 제1 트랜지스터(TR1)의 문턱 전압을 음의 방향으로 쉬프트시킬 수 있다. 이에 따라, 순간 잔상이 표시 장치(600)에서 발생하지 않을 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 화소를 나타내는 회로도이다. 도 10에 예시한 표시 장치(700)에 포함된 화소(PX)는 일부 회로 구성을 제외하고 도 1 내지 3을 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 10에 있어서, 도 1 내지 3을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 1 및 10을 참조하면, 표시 장치(700)는 복수의 화소들(PX)을 포함하는 표시 패널(110), 컨트롤러(150), 데이터 드라이버(120), 게이트 드라이버(140), 에미션 드라이버(190), 전원 공급부(160), 감마 기준 전압 생성부(180), 초기화 드라이버(130) 등을 포함할 수 있다.
화소(PX)는 화소 회로(PC) 및 발광 소자(LED)를 포함할 수 있다. 여기서, 화소 회로(PC)는 제1 내지 제10 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9, TR10), 스토리지 커패시터(CST), 홀딩 커패시터(Chold) 등을 포함할 수 있다. 또한, 화소 회로(PC) 또는 발광 소자(LED)는 바이어스 전원 전압 라인(VL), 제1 전원 전압 라인(ELVDDL), 제2 전원 전압 라인(ELVSSL), 레퍼런스 전압 라인(VREFL), 제1 초기화 전원 전압 라인(VINTL), 제2 초기화 전원 전압 라인(AVINTL), 발광 소자 초기화 라인(EBL), 데이터 라인(DL), 데이터 기입 게이트 라인(GWL), 데이터 초기화 게이트 라인(GIL), 보상 게이트 라인(GCL), 제1 에미션 라인(EML1), 제2 에미션 라인(EML2) 등과 연결될 수 있다. 더욱이, 제1 트랜지스터(TR1)는 구동 트랜지스터에 해당될 수 있고, 제2 내지 제10 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9, TR10)은 스위칭 트랜지스터에 해당될 수 있다.
예시적인 실시예들에 있어서, 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 제4 트랜지스터(TR4), 제5 트랜지스터(TR5)는 듀얼 트랜지스터로 기능할 수 있다. 예를 들면, 제2 트랜지스터(TR2)는 제1 서브 트랜지스터(TR2_1) 및 제2 서브 트랜지스터(TR2_2)를 포함할 수 있고, 제1 서브 트랜지스터(TR2_1) 및 제2 서브 트랜지스터(TR2_2) 각각의 게이트 단자에는 동일한 게이트 신호가 인가될 수 있다. 또한, 제3 트랜지스터(TR3)는 제3 서브 트랜지스터(TR3_1) 및 제4 서브 트랜지스터(TR3_2)를 포함할 수 있고, 제3 서브 트랜지스터(TR3_1) 및 제4 서브 트랜지스터(TR3_2) 각각의 게이트 단자에는 동일한 게이트 신호가 인가될 수 있다. 또한, 제4 트랜지스터(TR4)는 제5 서브 트랜지스터(TR4_1) 및 제6 서브 트랜지스터(TR4_2)를 포함할 수 있고, 제5 서브 트랜지스터(TR4_1) 및 제6 서브 트랜지스터(TR4_2) 각각의 게이트 단자에는 동일한 게이트 신호가 인가될 수 있다. 더욱이, 제5 트랜지스터(TR5)는 제7 서브 트랜지스터(TR5_1) 및 제8 서브 트랜지스터(TR5_2)를 포함할 수 있고, 제7 서브 트랜지스터(TR5_1) 및 제8 서브 트랜지스터(TR5_2) 각각의 게이트 단자에는 동일한 게이트 신호가 인가될 수 있다.
또한, 제1 내지 제10 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9, TR10) 각각은 피모스(PMOS) 트랜지스터일 수 있고, 폴리실리콘을 포함하는 채널을 가질 수 있다.
더욱이, 화소 회로(PC)에는 제9 트랜지스터(TR9)의 제1 단자와 제10 트랜지스터(TR10)의 제2 단자가 연결되는 제1 노드(N1), 제1 트랜지스터(TR1)의 제1 단자와 제9 트랜지스터(TR9)의 제2 단자가 연결되는 제2 노드(N2) 및 제1 트랜지스터(TR1)의 제2 단자와 제1 노드(N1)가 연결되는 제3 노드(N3)가 정의될 수 있다.
예를 들면, 도 10에 도시된 화소(PX)는 높은 주파수로 구동되는 화소에 대응될 수 있다. 상기 높은 주파수로 구동되는 화소의 구동 트랜지스터에 대응되는 제1 트랜지스터(TR1)의 제1 단자 및 제2 단자에 바이어스 전원 전압(VBIAS)이 인가됨으로써, 제1 트랜지스터(TR1)의 채널로부터 방출된 홀(h+)이 게이트 절연층(GI)에 트랩될 수 있고, 상기 홀(h+)이 트랩되는 범위가 상기 채널의 상면의 전체에 대응될 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 상대적으로 강화된 온 바이어스 상태일 수 있고, 제1 트랜지스터(TR1)의 문턱 전압이 음의 방향으로 상대적으로 많이 쉬프트될 수 있다. 즉, 제1 트랜지스터(TR1)의 히스테리시스 현상이 더욱 줄어들 수 있고, 표시 장치(700)에서 발생할 수 있는 순간 잔상을 개선할 수 있다.
도 11은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 11을 참조하면, 전자 기기(1100)는 호스트 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
호스트 프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 호스트 프로세서(1110)는 어플리케이션 프로세서(AP), 그래픽 처리부(GPU), 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 호스트 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 호스트 프로세서(1110)는 주변 구성요소 상호연결(peripheral component interconnect PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(dynamic random access memory), SRAM(static random access memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(solid state drive SSD), 하드 디스크 드라이브(hard disk drive HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1160)는 복수의 화소들을 포함하는 표시 패널, 컨트롤러, 데이터 드라이버, 게이트 드라이버, 에미션 드라이버, 전원 공급부, 감마 기준 전압 생성부, 초기화 드라이버 등을 포함할 수 있다. 여기서, 화소들 각각은 화소 회로 및 발광 소자를 포함할 수 있고, 화소 회로는 제1 내지 제9 트랜지스터들, 스토리지 커패시터 등을 포함할 수 있다. 또한, 제1 트랜지스터는 구동 트랜지스터로 기능할 수 있고, 제2 내지 제9 트랜지스터들은 스위칭 트랜지스터로 기능할 수 있다. 예시적인 실시예들에 있어서, 제1 노드와 제3 노드는 서로 연결될 수 있고, 제8 트랜지스터와 제9 트랜지스터는 직렬로 연결될 수 있다. 제1 트랜지스터의 제1 단자 및 제2 단자에 바이어스 전원 전압이 인가됨으로써, 제1 트랜지스터의 채널로부터 방출된 홀이 게이트 절연층에 트랩될 수 있고, 상기 홀이 트랩되는 범위가 상기 채널의 상면의 전체에 대응될 수 있다. 이러한 경우, 제1 트랜지스터는 상대적으로 강화된 온 바이어스 상태일 수 있고, 제1 트랜지스터의 문턱 전압이 음의 방향으로 상대적으로 많이 쉬프트될 수 있다. 즉, 제1 트랜지스터의 히스테리시스 현상이 더욱 줄어들 수 있고, 표시 장치(1160)에서 발생할 수 있는 순간 잔상을 개선할 수 있다.
실시예들에 따라, 전자 기기(1000)는 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿 컴퓨터(tablet computer), 디지털 TV(digital television), 3D TV, VR(virtual reality) 기기, 개인용 컴퓨터(personal computer PC), 가정용 전자기기, 노트북 컴퓨터(laptop computer), 개인 정보 단말기(personal digital assistant PDA), 휴대형 멀티미디어 플레이어(portable multimedia player PMP), 디지털 카메라(digital camera), 음악 재생기(music player), 휴대용 게임 콘솔(portable game console), 내비게이션(navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치를 구비할 수 있는 다양한 전자 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용 디스플레이 장치들, 선박용 디스플레이 장치들, 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 디스플레이 장치들, 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 전자 기기들에 적용 가능하다.
100: 표시 장치 110: 표시 패널
120: 데이터 드라이버 130: 초기화 드라이버
140: 게이트 드라이버 150: 컨트롤러
160: 전원 공급부 180: 감마 기준 전압 생성부
190: 에미션 드라이버

Claims (20)

  1. 바이어스 전원 전압이 제공되는 제1 단자, 제1 노드에 연결되는 제2 단자 및 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제1 스위칭 트랜지스터;
    상기 제1 노드에 연결되는 제1 단자, 제2 노드에 연결되는 제2 단자 및 상기 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제2 스위칭 트랜지스터;
    상기 제2 노드에 연결되는 제1 단자, 제3 노드에 연결되는 제2 단자 및 데이터 전압이 인가되는 게이트 단자를 포함하는 구동 트랜지스터; 및
    상기 구동 트랜지스터와 전기적으로 연결되는 제1 단자를 포함하는 발광 소자를 포함하고,
    상기 제1 및 제2 스위칭 트랜지스터들을 연결시키는 상기 제1 노드와 상기 제3 노드는 연결되고, 상기 제2 및 제3 노드들에 상기 바이어스 전원 전압이 인가되는 것을 특징으로 하는 화소.
  2. 제 1 항에 있어서, 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터는 직렬로 연결되는 것을 특징으로 하는 화소.
  3. 제 1 항에 있어서, 상기 제2 노드에 인가되는 상기 바이어스 전원 전압의 전압 레벨과 상기 제3 노드에 인가되는 상기 바이어스 전원 전압의 전압 레벨은 상이한 것을 특징으로 하는 화소.
  4. 제 1 항에 있어서, 상기 제2 및 제3 노드들에 상기 바이어스 전원 전압이 인가되는 경우, 상기 구동 트랜지스터는 온 바이어스 상태인 것을 특징으로 하는 화소.
  5. 제 4 항에 있어서, 상기 구동 트랜지스터는 채널 및 상기 게이트 단자와 상기 채널 사이에 배치되는 절연층을 더 포함하고,
    상기 온 바이어스 상태에서 상기 구동 트랜지스터의 채널로부터 방출된 양전하가 상기 구동 트랜지스터의 절연층에 트랩되는 것을 특징으로 하는 화소.
  6. 제 5 항에 있어서, 상기 양전하는 상기 구동 트랜지스터의 채널의 상면 전체에 대응되도록 위치하는 것을 특징으로 하는 화소.
  7. 제 1 항에 있어서,
    상기 구동 트랜지스터의 게이트 단자에 연결되는 제1 단자, 상기 제3 노드에 연결되는 제2 단자 및 보상 게이트 신호가 공급되는 게이트 단자를 포함하는 제3 스위칭 트랜지스터; 및
    제1 초기화 전압을 공급받는 제1 단자, 상기 제1 트랜지스터의 게이트 단자에 연결되는 제2 단자 및 데이터 초기화 게이트 신호를 공급받는 게이트 단자를 포함하는 제4 스위칭 트랜지스터를 더 포함하는 것을 특징으로 하는 화소.
  8. 제 7 항에 있어서, 상기 제3 스위칭 트랜지스터는 상기 보상 게이트 신호에 응답하여 상기 구동 트랜지스터를 다이오드 연결시키는 것을 특징을 하는 화소.
  9. 제 7 항에 있어서, 상기 제4 스위칭 트랜지스터는 상기 초기화 게이트 신호에 응답하여 상기 구동 트랜지스터의 게이트 단자를 상기 제1 초기화 전압으로 초기화시키는 것을 특징으로 하는 화소.
  10. 제 7 항에 있어서, 상기 구동 트랜지스터 및 상기 제1 및 제2 스위칭 트랜지스터들은 피모스 트랜지스터이고, 상기 제3 및 제4 스위칭 트랜지스터들은 엔모스 트랜지스터인 것을 특징으로 하는 화소.
  11. 제 1 항에 있어서,
    제2 초기화 전압을 공급받는 제1 단자, 상기 발광 소자의 제1 단자와 연결되는 제2 단자 및 상기 발광 초기화 신호를 공급받는 게이트 단자를 포함하는 제5 스위칭 트랜지스터를 더 포함하는 것을 특징으로 하는 화소.
  12. 제 11 항에 있어서, 상기 제5 스위칭 트랜지스터는 상기 발광 초기화 신호에 응답하여 상기 발광 소자의 제1 단자를 상기 제2 초기화 전압으로 초기화시키는 것을 특징으로 하는 화소.
  13. 제 1 항에 있어서,
    제1 전원 전압이 공급되는 제1 단자, 상기 제2 노드에 연결되는 제2 단자 및 에미션 신호가 인가되는 게이트 단자를 포함하는 제6 스위칭 트랜지스터; 및
    상기 제3 노드와 연결되는 제1 단자, 상기 발광 소자와 연결되는 제2 단자 및 상기 에미션 신호가 인가되는 게이트 단자를 포함하는 제7 스위칭 트랜지스터를 더 포함하는 것을 특징으로 하는 화소.
  14. 제 13 항에 있어서, 상기 에미션 신호의 활성화 구간 동안, 상기 제6 스위칭 트랜지스터는 상기 제1 전원 전압을 상기 구동 트랜지스터의 제1 단자에 공급하여 상기 구동 트랜지스터는 구동 전류를 생성하고, 상기 제7 스위칭 트랜지스터는 상기 구동 전류를 상기 발광 소자에 공급하는 것을 특징으로 하는 화소.
  15. 제 1 항에 있어서,
    상기 데이터 전압을 공급받는 제1 단자, 상기 제2 노드에 연결되는 제2 단자, 데이터 기입 게이트 신호를 공급받는 게이트 단자를 포함하는 제8 스위칭 트랜지스터; 및
    상기 제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 게이트 단자와 연결되는 제2 전극을 포함하는 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 화소.
  16. 제 15 항에 있어서, 상기 제8 스위칭 트랜지스터는 상기 데이터 기입 게이트 신호에 응답하여 상기 데이터 전압을 상기 구동 트랜지스터의 제1 단자에 공급하고,
    상기 데이터 기입 게이트 신호의 비활성화 구간 동안, 상기 스토리지 커패시터는 상기 구동 트랜지스터의 게이트 단자의 전압 레벨을 유지하는 것을 특징으로 하는 화소.
  17. 바이어스 전원 전압이 제공되는 제1 단자, 제1 노드에 연결되는 제2 단자 및 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제1 스위칭 트랜지스터;
    상기 제1 노드에 연결되는 제1 단자, 제2 노드에 연결되는 제2 단자 및 상기 발광 소자 초기화 신호가 인가되는 게이트 단자를 포함하는 제2 스위칭 트랜지스터;
    상기 제2 노드에 연결되는 제1 단자, 제3 노드에 연결되는 제2 단자 및 데이터 전압이 인가되는 게이트 단자를 포함하는 구동 트랜지스터; 및
    상기 구동 트랜지스터와 전기적으로 연결되는 제1 단자를 포함하는 발광 소자를 포함하는 화소를 포함하는 표시 패널;
    상기 발광 소자 초기화 신호를 생성하고, 상기 발광 소자 초기화 신호를 상기 화소에 제공하는 초기화 드라이버; 및
    상기 바이어스 전원 전압을 생성하고, 상기 바이어스 전원 전압을 상기 화소에 제공하는 전원 공급부를 포함하고,
    상기 화소에서 상기 제1 및 제2 스위칭 트랜지스터들을 연결시키는 상기 제1 노드와 상기 제3 노드는 연결되고, 상기 제2 및 제3 노드들에 상기 바이어스 전원 전압이 인가되는 것을 특징으로 하는 표시 장치.
  18. 제 17 항에 있어서, 상기 제1 스위칭 트랜지스터와 상기 제2 스위칭 트랜지스터는 직렬로 연결되고, 상기 제2 노드에 인가되는 상기 바이어스 전원 전압의 전압 레벨과 상기 제3 노드에 인가되는 상기 바이어스 전원 전압의 전압 레벨은 상이한 것을 특징으로 하는 표시 장치.
  19. 제 1 항에 있어서, 상기 화소는,
    상기 구동 트랜지스터의 게이트 단자에 연결되는 제1 단자, 상기 제3 노드에 연결되는 제2 단자 및 보상 게이트 신호가 공급되는 게이트 단자를 포함하는 제3 스위칭 트랜지스터; 및
    제1 초기화 전압을 공급받는 제1 단자, 상기 제1 트랜지스터의 게이트 단자에 연결되는 제2 단자 및 데이터 초기화 게이트 신호를 공급받는 게이트 단자를 포함하는 제4 스위칭 트랜지스터를 더 포함하고,
    상기 구동 트랜지스터 및 상기 제1 및 제2 스위칭 트랜지스터들은 피모스 트랜지스터이고, 상기 제3 및 제4 스위칭 트랜지스터들은 엔모스 트랜지스터인 것을 특징으로 하는 표시 장치.
  20. 제 18 항에 있어서, 상기 화소는,
    제2 초기화 전압을 공급받는 제1 단자, 상기 발광 소자의 제1 단자와 연결되는 제2 단자 및 상기 발광 초기화 신호를 공급받는 게이트 단자를 포함하는 제5 스위칭 트랜지스터;
    제1 전원 전압이 공급되는 제1 단자, 상기 제2 노드에 연결되는 제2 단자 및 에미션 신호가 인가되는 게이트 단자를 포함하는 제6 스위칭 트랜지스터;
    상기 제3 노드와 연결되는 제1 단자, 상기 발광 소자와 연결되는 제2 단자 및 상기 에미션 신호가 인가되는 게이트 단자를 포함하는 제7 스위칭 트랜지스터;
    상기 데이터 전압을 공급받는 제1 단자, 상기 제2 노드에 연결되는 제2 단자, 데이터 기입 게이트 신호를 공급받는 게이트 단자를 포함하는 제8 스위칭 트랜지스터; 및
    상기 제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 게이트 단자와 연결되는 제2 전극을 포함하는 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
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