KR20220081435A - 표시 장치 - Google Patents

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강미재
엔귀엔탄티엔
곽혜나
주재환
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Abstract

표시 장치는 기판, 기판 상에 배치되고, 제1 게이트 전극을 포함하는 제1 트랜지스터, 제1 게이트 전극 상에 배치되고, 제 1 게이트 전극과 함께 제1 커패시터를 구성하는 제1 도전 패턴, 제1 커패시터 상에 배치되는 제2 도전 패턴, 제2 도전 패턴 상에 배치되고, 제2 도전 패턴과 함께 제2 커패시터를 구성하는 제3 도전 패턴, 제2 커패시터 상에 배치되는 발광 구조물을 포함하고, 제1 트랜지스터는 구동 트랜지스터이고, 제1 커패시터는 스토리지 커패시터이고, 제2 커패시터는 보조 커패시터이다. 이에 따라, 보조 커패시터의 면적을 최소화할 수 있고, 표시 장치를 고속 구동 제품에 적용할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 트랜지스터들 및 커패시터들을 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 액정 표시 장치(liquid crystal display, LCD), 유기발광 표시 장치(organic light emitting display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치는 자발광 소자인 발광 다이오드를 포함하는 복수개의 화소들을 포함하며, 화소들 각각은 발광 다이오드를 구동하기 위한 복수개의 트랜지스터들 및 적어도 하나의 커패시터(capacitor)를 포함할 수 있다. 트랜지스터들은 스위칭 트랜지스터 및 구동 트랜지스터를 포함한다.
본 발명의 일 목적은 보조 커패시터 및 스토리지 커패시터를 포함하는 화소 회로를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 2개의 부스트 커패시터들을 포함하는 스캔 구동부 및 발광 구동부를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되고 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 게이트 전극 상에 배치되고, 상기 제 1 게이트 전극과 함께 제1 커패시터를 구성하는 제1 도전 패턴, 상기 제1 커패시터 상에 배치되는 제2 도전 패턴, 상기 제2 도전 패턴 상에 배치되고, 상기 제2 도전 패턴과 함께 제2 커패시터를 구성하는 제3 도전 패턴, 상기 제2 커패시터 상에 배치되는 발광 구조물을 포함할 수 있다.
실시예들에 있어서, 상기 제1 게이트 전극과 상기 제1 도전 패턴 사이에 배치되는 제1 절연층, 상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 배치되는 제2 절연층을 더 포함할 수 있다.
실시예들에 있어서, 상기 제1 절연층의 유전율과 상기 제2 절연층의 유전율은 상이할 수 있다.
실시예들에 있어서, 상기 제1 절연층의 두께와 상기 제2 절연층의 두께는 상이할 수 있다.
실시예들에 있어서, 상기 제1 트랜지스터는 제1 액티브층, 상기 제1 액티브층과 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치되고, 상기 제1 게이트 절연층에 형성된 컨택홀을 통해 상기 제1 액티브층에 접속되는 제1 전극을 더 포함하고, 상기 제2 도전 패턴은 상기 제1 전극과 전기적으로 연결될 수 있다.
실시예들에 있어서, 상기 제1 트랜지스터 상에 배치되는 제2 트랜지스터를 더 포함할 수 있다.
실시예들에 있어서, 상기 제2 트랜지스터는 제2 액티브층, 상기 제2 액티브층 상에 배치되는 제2 게이트 절연층, 상기 제2 게이트 절연층 상에 배치되는 제2 게이트 전극, 상기 제2 게이트 전극 상에 배치되고, 상기 제2 게이트 절연층에 형성된 제1 컨택홀을 통해 상기 제2 액티브층의 제1 부분에 접속되는 제2 전극을 더 포함하고, 상기 제3 도전 패턴은 상기 제2 전극과 전기적으로 연결될 수 있다.
실시예들에 있어서, 상기 제2 전극과 동일한 층 상에 배치되는 데이터 배선을 더 포함하고, 상기 데이터 배선은 상기 제2 게이트 절연층에 형성된 제2 컨택홀을 통해 상기 제2 액티브층의 제2 부분과 접속될 수 있다.
실시예들에 있어서, 상기 제2 전극 및 상기 데이터 배선과 동일한 층 상에 배치되는 전원 배선을 더 포함하고, 상기 전원 배선은 상기 제2 게이트 절연층에 형성된 컨택홀을 통해 상기 제1 도전 패턴에 접속될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 주변영역을 포함하는 기판, 상기 기판 상의 상기 주변 영역에 배치되고, 제1 게이트 전극을 포함하는 제1 버퍼 트랜지스터, 상기 제1 게이트 전극 상에 배치되고, 상기 제1 게이트 전극과 함께 제1 커패시터를 구성하는 제1 도전 패턴, 상기 제1 커패시터 상에 배치되는 제2 게이트 전극, 상기 제2 게이트 전극 상에 배치되고, 상기 제2 게이트 전극과 함께 제2 커패시터를 구성하는 제2 도전 패턴을 포함할 수 있다. 여기서, 상기 제1 커패시터 및 상기 제2 커패시터는 각각 제1 부스트 커패시터 및 제2 부스트 커패시터일 수 있다.
실시예들에 있어서, 상기 제1 게이트 전극과 상기 제1 도전 패턴 사이에 배치되는 제1 절연층, 상기 제2 게이트 전극과 상기 제2 도전 패턴 사이에 배치되는 제2 절연층을 더 포함할 수 있다.
실시예들에 있어서, 상기 제1 절연층의 유전율과 상기 제2 절연층의 유전율은 상이할 수 있다.
실시예들에 있어서, 상기 제1 절연층의 두께와 상기 제2 절연층의 두께는 상이할 수 있다.
실시예들에 있어서, 상기 제1 버퍼 트랜지스터는 제1 액티브층, 상기 제1 액티브층과 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 절연층을 더 포함할 수 있다.
실시예들에 있어서, 상기 제1 버퍼 트랜지스터 상에 배치되는 제2 버퍼 트랜지스터를 더 포함할 수 있다.
실시예들에 있어서, 상기 제2 버퍼 트랜지스터는 제2 액티브층, 상기 제2 액티브층 상에 배치되는 제2 게이트 절연층, 상기 제2 게이트 절연층 상에 배치되고, 상기 제2 게이트 절연층에 형성된 제1 컨택홀을 통해 상기 제2 액티브층에 접속되는 제1 전극을 더 포함하고, 상기 제2 도전 패턴은 상기 제1 전극과 제2 컨택홀을 통해 전기적으로 연결될 수 있다.
실시예들에 있어서, 상기 제1 전극과 동일한 층 상에 배치되는 제2 전극을 더 포함하고, 상기 제2 전극은 상기 제2 전극은 상기 제2 게이트 절연층에 형성된 제2 컨택홀을 통해 상기 제1 액티브층과 접속될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 2개의 커패시터를 포함하고, 2개의 커패시터를 상하로 배치함으로써, 보조 커패시터의 면적을 최소화할 수 있고, 표시 장치를 고속 구동 제품에 적용할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 포함되는 스캔 구동부 및 발광 구동부가 2개의 부스트 커패시터를 포함하고, 2개의 부스트 커패시터를 상하로 배치함으로써, 표시 장치의 데드 스페이스(dead space)를 감소시킬 수 있다.
다만, 본 발명의 효과가 상기 효과들로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 종래의 표시부에 배치되는 화소 회로를 나타내는 회로도이다.
도 3은 도 1의 표시부에 배치되는 화소 회로를 나타내는 회로도이다.
도 4는 도 3의 화소 회로에 포함된 트랜지스터 및 커패시터를 나타내는 단면도이다.
도 5는 도 1의 스캔 구동부에 배치되는 스캔 회로를 나타내는 회로도이다.
도 6은 도 5의 스캔 회로에 포함된 트랜지스터 및 커패시터를 나타내는 단면도이다.
도 7은 도 5의 스캔 회로에 포함된 트랜지스터 및 커패시터의 일 예를 나타내는 단면도이다.
도 8은 도 1의 발광 구동부에 배치되는 발광 회로를 나타내는 회로도이다.
도 9는 도 8의 발광 회로에 포함된 트랜지스터 및 커패시터를 나타내는 단면도이다.
도 10은 도 8의 발광 회로에 포함된 트랜지스터 및 커패시터의 일 예를 나타내는 단면도이다.
도 11 내지 도 14는 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다. 이하에서는 표시 장치로서 유기 발광 표시 장치를 예를 들어 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 발광 구동부(150)를 포함할 수 있다.
표시부(110)는 복수의 화소들(P)을 포함할 수 있다. 복수의 화소들(P)은 복수의 스캔 라인들(SL1,??, SLN), 복수의 데이터 라인들(DL1, ??, DLM) 및 복수의 발광 제어 라인들(EL1, ??, ELN)과 연결될 수 있다(단, N 및 M은 1보다 큰 자연수).
데이터 라인들(DL1,??,DLM)은 데이터 구동부(130)에 연결되어 화소들(PX)에 데이터 전압을 전달할 수 있다. 스캔 라인들(SL1,??,SLN)은 스캔 구동부(140)와 연결되어 화소들(P)에 스캔 신호를 전달할 수 있다. 발광 제어 라인들(EL1,??,ELN)은 발광 구동부(150)에 연결되어 화소들(P)에 발광 제어 신호를 전달할 수 있다.
화소들(P)은 구동전압(ELVDD) 및 공통전압(ELVSS)을 수신할 수 있다. 화소들(P)은 상기 스캔 신호에 응답하여 상기 데이터 전압을 수신할 수 있고, 구동전압(ELVDD) 및 공통전압(ELVSS)을 이용하여 상기 데이터 전압에 대응하는 계조의 광을 발생할 수 있다.
데이터 구동부(130)는 제1 제어 신호(CONT1)에 응답하여 데이터 신호(DATA)를 상기 데이터 전압으로 변환하고, 상기 데이터 전압을 데이터 라인들(DL1, ??, DLM)에 출력할 수 있다.
스캔 구동부(140)는 제2 제어 신호(CONT2)에 응답하여 복수의 스캔 신호를 생성할 수 있다.
발광 구동부(150)는 제3 제어 신호(CONT3)에 응답하여 복수의 발광 제어 신호들을 생성할 수 있다.
타이밍 제어부(120)는 외부 장치로부터 데이터 신호(DATA) 및 제어 신호(CONT)를 수신할 수 있다. 실시예들에 있어서, 데이터 신호(DATA)는 레드, 그린 및 블루 영상 데이터를 포함할 수 있다. 제어 신호(CONT)는 수평 동기 신호, 수직 동기 신호 및 메인 클록 신호 등을 포함할 수 있다.
타이밍 제어부(120)는 제어 신호(CONT)에 기초하여 데이터 구동부(130)를 구동하기 위한 제1 제어 신호(CONT1), 스캔 구동부(140)를 구동하기 위한 제2 제어 신호(CONT2) 및 발광 구동부(150)를 구동하기 위한 제3 제어 신호(CONT3)를 생성할 수 있다.
도 2는 도 1의 종래의 표시부에 배치되는 화소 회로를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 화소들(P) 각각은 화소 회로(PIXEL CIRCUIT) 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 화소 회로(PIXEL CIRCUIT)는 제1 내지 제7 트랜지스터들(TR1 내지 TR7) 및 스토리지 커패시터(CST)를 포함할 수 있다.
도 3은 도 1의 표시부에 배치되는 화소 회로를 나타내는 회로도이다.
도 2를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 1 및 도 3을 참조하면, 표시 장치(100)에 포함된 화소들(P) 각각은 화소 회로(PIXEL CIRCUIT) 및 유기 발광 다이오드(OLED)를 포함할 수 있고, 하나의 화소 회로(PIXEL CIRCUIT)는 제1 내지 제8 트랜지스터들(TR1, ??, TR8), 스토리지 커패시터(CST) 및 보조 커패시터(CPR), 고전원 전압(ELVDD) 배선, 저전원 전압(ELVSS) 배선, 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 제1 내지 제5 스캔 신호(GW1, ??, GW5) 배선, 게이트 초기화 신호(GI) 배선, 제1 및 제2 발광 제어 신호(EM1,EM2) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다.
유기 발광 다이오드(OLED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 실시예들에 있어서, 유기 발광 다이오드(OLED)의 제2 단자는 저전원 전압(ELVSS)을 공급받을 수 있다. 예를 들면, 유기 발광 다이오드(OLED)의 제1 단자는 애노드 단자이고, 유가 발광 다이오드(OLED)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 유기 발광 다이오드(OLED)의 제1 단자는 캐소드 단자이고, 유기 발광 다이오드(OLED)의 제2 단자는 애노드 단자일 수 있다.
제1 트랜지스터(TR1)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 실시예들에 있어서, 제1 트랜지스터(TR1)의 제1 단자는 소스 단자이고, 제1 트랜지스터(TR1)의 제2 단자는 드레인 단자일 수 있다. 선택적으로, 제1 트랜지스터(TR1)의 제1 단자는 드레인 단자일 수 있고, 제1 트랜지스터(TR1)의 제2 단자는 소스 단자일 수 있다. 이는 이하 서술될 제2 내지 제7 트랜지스터들(TR2 내지 TR8)에도 동일하게 적용될 수 있다. 따라서, 이하에서 이와 관련된 설명은 생략하기로 한다.
제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 실시예들에 있어서, 제1 트랜지스터(TR1)는 화소를 구동하기 위한 구동 트랜지스터로 정의될 수 있다. 제1 트랜지스터(TR1)는 상기 게이트 단자와 상기 소스 단자 사이의 전압 차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 유기 발광 다이오드(OLED)에 공급되는 구동 전류(ID)의 크기에 기초하여 화소들(P)에 계조가 표현될 수 있다.
제2 트랜지스터(TR2)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제2 트랜지스터(TR2)의 게이트 단자는 제2 스캔 신호(GW2)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제1 단자는 데이터 전압(V_DATA)을 공급받을 수 있다. 제2 트랜지스터(TR2)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 제2 트랜지스터(TR2)는 스위칭 트랜지스터로 정의될 수 있다.
제2 트랜지스터(TR2)는 제2 스캔 신호(GW2)의 활성화 구간 동안 데이터 전압(V_DATA)을 제1 트랜지스터(TR1)의 제1 단자로 공급할 수 있다.
제3 트랜지스터(TR3)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제3 트랜지스터(TR3)의 게이트 단자는 제1 스캔 신호(GW1)를 공급받을 수 있다. 제3 트랜지스터(TR3)의 제2 단자는 제1 트랜지스터(TR1)의 게이트 단자와 연결될 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 제1 트랜지스터(TR1)의 제1 단자와 연결될 수 있다.
제4 트랜지스터(TR4)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제4 트랜지스터(TR4)의 게이트 단자는 제5 스캔 신호(GW5)을 공급받을 수 있다. 제4 트랜지스터(TR4)의 제2 단자는 기준 전압(VREF)을 공급받을 수 있다.
제5 트랜지스터(TR5)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제5 트랜지스터(TR5)는 제1 발광 제어 신호(EM1)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제2 단자에 고전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 제1 발광 제어 신호(EM1)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단할 수 있다.
제6 트랜지스터(TR6)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제6 트랜지스터(TR6)의 게이트 단자는 제2 발광 제어 신호(EM2)를 공급받을 수 있다. 제6 트랜지스터(TR6)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 제6 트랜지스터(TR6)의 제1 단자는 유기 발광 다이오드(OLED)의 제2 단자에 연결될 수 있다.
제6 트랜지스터(TR6)는 제2 발광 제어 신호(EM2)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급할 수 있다.
제7 트랜지스터(TR7)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제7 트랜지스터(TR7)의 게이트 단자는 제3 스캔 신호(GW3)를 공급받을 수 있다. 제7 트랜지스터(TR7)의 제1 단자는 초기화 전압(V_INT)을 공급받을 수 있다. 제7 트랜지스터(TR7)의 제2 단자는 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다.
제7 트랜지스터(TR7)는 제3 스캔 신호(GW3)의 활성화 구간 동안 초기화 전압(V_INT)을 유기 발광 다이오드(OLED)의 제2 단자에 공급할 수 있다. 제7 트랜지스터(TR7)는 제3 스캔 신호(GW3)의 활성화 구간 동안 유기 발광 다이오드(OLED)의 제2 단자를 초기화 전압(V_INT)으로 초기화시킬 수 있다.
제8 트랜지스터(TR8)는 게이트 단자, 제1 단자 및 제2 단자를 포함할 수 있다. 제8 트랜지스터(TR8)의 게이트 단자는 제4 스캔 신호(GW5)를 공급받을 수 있다. 제8 트랜지스터(TR8)의 제1 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 제8 트랜지스터(TR8)의 제2 단자는 제6 트랜지스터(TR6)의 게이트 단자에 연결될 수 있다.
스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 스토리지 커패시터(CST)는 고전원 전압(ELVDD) 배선과 제1 트랜지스터(TR1)의 게이트 단자 사이에 연결될 수 있다.
보조 커패시터(CPR)는 제1 단자 및 제2 단자를 포함할 수 있다. 보조 커패시터(CPR)는 제1 트랜지스터(TR1)의 제1 단자와 제2 트랜지스터(TR2)의 제2 단자 사이에 연결될 수 있다.
도 4는 도 3의 화소 회로에 포함된 트랜지스터 및 커패시터를 나타내는 단면도이다.
도 1 및 도 4를 참조하면, 표시 장치(100)는 기판(210), 버퍼층(220), 제1 도전 패턴(250a), 제2 도전 패턴(260b), 제3 도전 패턴(260c) 제1 층간 절연층(280a), 제2 층간 절연층(280b), 비아층(320), 구동 트랜지스터(DR_TR), 스위칭 트랜지스터(SW_TR), 제1 커패시터(C1), 제2 커패시터(C2), 제1 절연층(240b), 제2 절연층(240d), 제1 전극(270a), 제2 전극(270b), 데이터 배선(290), 전원 배선(310), 화소 정의막(PDL) 및 유기 발광 다이오드(OLED)를 포함할 수 있다.
구동 트랜지스터(DR_TR)는 제1 액티브층(230a), 제1 게이트 전극(250a) 및 제1 게이트 절연층(240a)을 포함할 수 있다. 일 실시예들에 있어서, 구동 트랜지스터(DR_TR)는 도 3의 제1 트랜지스터(TR1)에 대응될 수 있다.
스위칭 트랜지스터(SW_TR)는 제2 액티브층(230b), 제2 게이트 전극(250b) 및 제2 게이트 절연층(240c)을 포함할 수 있다. 일 실시예들에 있어서, 스위칭 트랜지스터(SW_TR)는 도 3의 제2 트랜지스터(TR2)에 대응될 수 있다.
기판(210)은 영상이 표시되는 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)에는 표시부(110) 등이 배치될 수 있다. 기판(210)은 투명한 또는 불투명한 재료를 포함할 수 있다. 예를 들어, 기판(210)은 석영 기판, 합성 석영 기판, 불화칼슘 기판, 소다라임 유리 기판, 무알칼리 유리 기판 등을 포함할 수 있다. 선택적으로, 기판(210)은 연성을 갖는 투명 수지 기판으로 이루어질 수 도 있다.
기판(210) 상에는 버퍼층(220)이 배치될 수 있다. 버퍼층(220)은 기판(210)으로부터 금속 원자들이나 불순물들이 구동 트랜지스터(DR_TR) 및 스위칭 트랜지스터(SW_TR)로 확산되는 현상을 방지할 수 있다.
버퍼층(220) 상에 제1 액티브층(230a)이 배치될 수 있다. 제1 액티브층(230a)는 무기물 반도체(예를 들면, 폴리 실리콘 등)을 포함할 수 있다. 실시예들에 있어서, 제1 액티브층(230a)은 채널 영역, 제1 영역 및 제2 영역을 가질 수 있다.
제1 게이트 절연층(240a)은 제1 액티브층(230a)을 덮으며 버퍼층(220) 상에 배치될 수 있다. 제1 게이트 절연층(240a)은 실리콘 산화물(SiOx)을 포함하는 단일층일 수 있다.
제1 게이트 절연층(240a) 상에 제1 게이트 전극(250a)이 배치될 수 있다. 제1 게이트 전극(250a)은 제1 액티브층(230a)과 중첩할 수 있다. 제1 게이트 전극(250a)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 전도성 물질 등을 포함할 수 있다.
제1 절연층(240b)은 제1 게이트 전극(250a)을 엎으며 제1 게이트 절연층(240a) 상에 배치될 수 있다. 제1 절연층(240b)은 실리콘 질화물(SiNx)를 포함하는 단일층일 수 있다.
제1 도전 패턴(260a) 및 제1 전극(270a)은 제1 절연층(240b) 상에 배치될 수 있다. 제1 도전 패턴(260a)은 제1 게이트 전극(250a)과 중첩할 수 있다. 제1 도전 패턴(260a) 및 제1 전극(270a) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 전도성 물질 등을 포함할 수 있다.
제1 전극 (260b)은 컨택홀을 통해 제1 액티브층(230a)의 제1 영역과 전기적으로 연결될 수 있다.
제1 커패시터(C1)는 제1 도전 패턴(260b)을 포함하고, 제1 게이트 전극(250a)과 제1 도전 패턴(260b)으로 구성될 수 있다. 제1 커패시터(C1)는 도 3에 도시된 스토리지 커패시터(CST)에 대응될 수 있다.
제1 층간 절연층(270a)은 제1 도전 패턴(260a) 및 제1 전극(270a)을 덮으며 제1 절연층(240b) 상에 배치될 수 있다. 제1 층간 절연층(270a)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제2 액티브층(230b)은 제1 층간 절연층(270a) 상에 배치될 수 있다. 제2 액티브층(230b)은 무기물 반도체(예를 들면, 폴리 실리콘 등)을 포함할 수 있다. 실시예들에 있어서, 제2 액티브층(230b)은 채널 영역, 제1 부분 및 제2 부분을 가질 수 있다.
제2 게이트 절연층(240c)은 제2 액티브층(230b)을 덮으며 제1 층간 절연층(270a) 상에 배치될 수 있다. 제2 게이트 절연층(240c)은 실리콘 산화물(SiOx)를 포함하는 단일층일 수 있다.
제2 게이트 전극(250b)은 제2 게이트 절연층(240c) 상에 배치될 수 있다. 제2 게이트 전극(250b)은 제2 액티브층(230b)과 중첩할 수 있다. 제2 게이트 전극(250b)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 전도성 물질 등을 포함할 수 있다.
제2 도전 패턴(260b)은 제2 게이트 절연층(240c) 상에 배치될 수 있다. 제2 도전 패턴(260b)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 전도성 물질 등을 포함할 수 있다. 제2 도전 패턴(260b)은 컨택홀을 통해서 제1 전극(270a)과 전기적으로 연결될 수 있다.
제2 절연층(240d)은 제2 게이트 전극(250b) 및 제2 도전 패턴(260b)을 덮으며 제2 게이트 절연층(240c) 상에 배치될 수 있다. 제2 절연층(240d)은 실리콘 질화물(SiNx)를 포함하는 단일층일 수 있다.
일 실시예에 있어서, 제1 절연층(240b)의 유전율과 제2 절연층(240d)의 유전율은 상이할 수 있다. 예를 들어, 제1 절연층(240b)의 유전율은 제2 절연층(240d)의 유전율 보다 높을 수 있고, 제1절연층(240b)의 유전율은 제2 절연층(240d)의 유전율 보다 낮을 수 있다. 이에 따라, 제2 커패시터(C2)의 면적을 최소화하여, 표시 장치(100)를 고속 구동 제품에 적용할 수 있다.
일 실시예 있어서, 제1 절연층(240b)의 두께와 제2 절연층(240d)의 두께가 상이할 수 있다. 예를 들어, 제1 절연층(240b)의 두께는 제2 절연층(240d)의 두께 보다 클 수 있고, 제1 절연층(240b)의 두께는 제2 절연층(240d)의 두께 보다 작을 수 있다. 이에 따라, 제2 커패시터(C2)의 면적을 최소화 하여, 표시 장치(100)를 고속 구동 제품에 적용할 수 있다.
제3 도전 패턴(260c)은 제2 절연층(240d) 상에 배치될 수 있다. 제3 도전 패턴(260c)은 제2 도전 패턴(260b)과 중첩할 수 있다. 제3 도전 패턴(260c)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 전도성 물질 등을 포함할 수 있다.
제2 커패시터(C2)는 제3 도전 패턴(260c)을 포함하고, 제2 도전 패턴(260b) 및 제3 도전 패턴(260c)으로 구성될 수 있다. 제2 커패시터(C2)는 도 3에 도시된 보조 커패시터(CPR)에 대응될 수 있다.
제2 층간 절연층(280b)은 제3 도전 패턴(260c)을 덮으며 제2 절연층(240d) 상에 배치될 수 있다. 제2 층간 절연층(280b)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
제2 전극(270b), 데이터 배선(290) 및 전원 배선(310)은 제2 층간 절연층(280b) 상에 배치될 수 있다. 제2 전극(270b)은 컨택홀을 통해 제3 도전 패턴(260c)과 전기적으로 연결될 수 있고, 제1 컨택홀(CNT1)을 통해 제2 액티브층(230b)의 제1 영역과 접속될 수 있다. 데이터 배선(290)은 제2 컨택홀(CNT2)을 통해 제2 액티브층(230b)의 제2 영역과 접속될 수 있다. 전원 배선(310)은 컨택홀을 통해 제1 도전 패턴(260a)과 전기적으로 연결될 수 있다. 제2 전극(270b), 데이터 배선(290) 및 전원 배선(310) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 전도성 물질 등을 포함할 수 있다.
비아층(320)은 제2 전극(270b), 데이터 배선(290) 및 전원 배선(310)을 덮으며 제2 층간 절연층(270b) 상에 배치될 수 있다.
하부 전극(330)은 비아층(320) 상에 배치될 수 있다. 하부 전극(330)은 컨택홀에 의해 제2 전극(270b)과 전기적으로 연결될 수 있다. 실시예들에 있어서, 하부 전극(330)은 애노드 전극일 수 있다. 선택적으로, 하부 전극(330)은 캐소드 전극일 수 있다. 하부 전극(330)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 전도성 물질 등을 포함할 수 있다.
화소 정의막(PDL)은 비아층(320) 상에 배치될 수 있다. 화소 정의막(PDL)은 하부 전극(330)의 상면을 노출시키는 개구를 가질 수 있다. 화소 정의막(PDL)은 유기 물질 또는 무기 물질로 이루어 질 수 있다.
중간층(340)은 화소 정의막(PDL)에 의해 노출된 하부 전극(330) 상에 배치될 수 있다. 중간층(340)은 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층 중에서 선택된 적어도 하나를 포함할 수 있다.
상부 전극(350)은 중간층(340) 및 화소 정의막(PDL) 상에 배치될 수 있다. 상부 전극(350)은 중간층(340) 및 화소 정의막(PDL)을 덮으며 기판(210) 상에 전체적으로 배치될 수 있다. 실시예들에 있어서, 상부 전극(350)은 캐소드 전극일 수 있다. 선택적으로, 상부 전극(350)은 애노드 전극일 수 있다. 상부 전극(350)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
도 5는 도 1의 스캔 구동부에 배치되는 스캔 회로를 나타내는 회로도이다.
도 1 및 도 5를 참조하면, 본 발명의 실시예들에 따른 스캔 구동부(140)는 복수의 스테이지들을 포함할 수 있고, 스테이지들 각각은 스캔 회로(SCAN CIRCUIT)를 포함할 수 있다.
스캔 회로(SCAN CIRCUIT)는 복수의 트랜지스터들(M1-1, M1-2, M2, M3, M4, M5, M6, M7, M8) 및 복수의 커패시터(C1, C2)들을 포함할 수 있다. 스캔 회로(SCAN CIRCUIT)에는 복수의 신호들(FLM, INT1, INT2, VGH, VGL)이 인가될 수 있고, 상기 신호들에 응답하여 스캔 제어 신호(OUT)를 출력할 수 있다.
실시예들에 있어서, 스캔 제어 신호(OUT)를 출력하는 스캔 제어 신호 출력부에 연결된 트랜지스터들(M7, M8)은 각각 제1 버퍼 트랜지스터 및 제2 버퍼 트랜지스터로 정의될 수 있고, 상기 제1 버퍼 트랜지스터 및 상기 제2 버퍼 트랜지스터를 제외한 나머지 트랜지스터들(M1-1, M1-2, M2, M3, M4, M5, M6)은 스캔 회로 트랜지스터로 정의될 수 있다.
도 6은 도 5의 스캔 회로에 포함된 트랜지스터 및 커패시터를 나타내는 단면도이다.
도 1 및 도 6을 참조하면, 스캔 구동부(140)는 기판(410), 버퍼층(420), 비아층(510), 제1 게이트 절연층(440a), 제2 게이트 절연층(440c), 제1 층간 절연층(470a), 제2 층간 절연층(470b), 제1 절연층(440b), 제2 절연층(440d), 제1 게이트 전극(450a), 제2 게이트 전극(450b), 제1 내지 제4 도전 패턴(460a, 460b, 460c, 460d), 제1 전극(480), 제2 전극(490), 제1 커패시터(C1), 제2 커패시터(C2), 제1 버퍼 트랜지스터(BUF_TR1) 및 제2 버퍼 트랜지스터(BUF_TR2)를 포함할 수 있다.
실시예들에 있어서, 제1 버퍼 트랜지스터(BUF_TR1)와 제2 버퍼 트랜지스터(BUF_TR2)는 각각 도 5의 트랜지스터(M8) 및 트랜지스터(M9)로 정의될 수 있다.
제1 버퍼 트랜지스터(BUF_TR1)는 제1 액티브층(430a), 제1 게이트 절연층(440a) 및 제1 게이트 전극(450a)을 포함할 수 있다. 제2 버퍼 트랜지스터(BUF_TR2)는 제2 액티브층(430b), 제2 게이트 절연층(440c), 제2 게이트 전극(450b)을 포함할 수 있다.
일 실시예에서, 제1 게이트 절연층(440a) 및 제2 게이트 절연층(440c) 각각은 실리콘 산화물(SiOx)을 포함할 수 있다. 제1 절연층(440b) 및 제2 절연층(440d) 각각은 실리콘 질화물(SiNx)을 포함할 수 있다.
일 실시예에서, 제1 절연층(440b)의 유전율과 제2 절연층(440d)의 유전율이 상이할 수 있다. 예를 들어, 제1 절연층(440b)의 유전율이 제2 절연층(440d)의 유전율 보다 클 수 있고, 제1 절연층(440b)의 유전율이 제2 절연층(440d)의 유전율 보다 작을 수 있다.
일 실시예에서, 제1 절연층(440b)의 두께와 제2 절연층(440d)의 두께가 상이할 수 있다. 예를 들어, 제1 절연층(440b)의 두께가 제2 절연층(440d)의 두께 보다 클 수 있고, 제1 절연층(440b)의 두께가 제2 절연층(440d)의 두께 보다 작을 수 있다.
기판(410)은 영상이 표시되지 않는 주변 영역(PA)을 포함할 수 있다. 주변 영역(PA)에는 스캔 구동부(140) 등이 배치될 수 있다. 버퍼층(420)은 기판(410) 상에 배치될 수 있다. 제1 액티브층(430a)은 버퍼층(420)상에 배치될 수 있다. 제1 게이트 절연층(440a)은 제1 액티브층(430a)을 덮으며 버퍼층(420) 상에 배치될 수 있다. 제1 게이트 절연층(440a) 상에 제1 게이트 전극(450a)이 배치될 수 있다. 제1 절연층(440b)은 제1 게이트 전극(450a)을 덮으며 제1 게이트 절연층(440a) 상에 배치될 수 있다. 제1 도전 패턴(460a)은 제1 절연층(440b) 상에 배치될 수 있다. 제1 도전 패턴(460a)은 제1 게이트 전극(450a)과 중첩할 수 있다. 제1 층간 절연층(470a)은 제1 도전 패턴(460a)을 덮으며 제1 절연층(440b) 상에 배치될 수 있다.
제2 액티브층(430b)은 제1 층간 절연층(470a) 상에 배치될 수 있다. 제2 게이트 절연층(440c)은 제2 액티브층(430b)을 덮으며 제1 층간 절연층(470a) 상에 배치될 수 있다. 제2 게이트 절연층(440c) 상에 제2 게이트 전극(450b) 및 제3 도전 패턴(460c)이 배치될 수 있다. 제2 게이트 전극(450b)은 제2 액티브층(430b)과 중첩할 수 있다. 제2 절연층(440d)은 제2 게이트 전극(450b) 및 제3 도전 패턴(460c)을 덮으며 제2 게이트 절연층(440c) 상에 배치될 수 있다. 제2 도전 패턴(460b) 및 제4 도전 패턴(460d)은 제4 게이트 절연층(440d) 상에 배치될 수 있다. 제2 도전 패턴(460b)은 제2 게이트 전극(450b)과 중첩할 수 있다. 제4 도전 패턴(460d)은 제3 도전 패턴(460c)과 중첩할 수 있다. 제2 층간 절연층(470b)은 제2 도전 패턴(460b) 및 제4 도전 패턴(460d)을 덮으며 제2 절연층(440d) 상에 배치될 수 있다.
제1 전극(480) 및 제2 전극(490)은 제2 층간 절연층(470b) 상에 배치될 수 있다. 비아층(510)은 제1 전극(480) 및 제2 전극(490)을 덮으며 제2 층간 절연층(470b) 상에 배치될 수 있다.
제1 전극(480)은 제1 컨택홀(CNT1)을 통해 제2 액티브층(430b)에 접속될 수 있다. 제2 전극(490)은 제2 컨택홀(CNT2)을 통해 제1 액티브층(430a)에 접속될 수 있다.
제1 커패시터(C1)는 제1 도전 패턴(460a)을 포함하고, 제1 게이트 전극(450a)과 제1 도전 패턴(460a)으로 구성될 수 있다. 제2 커패시터(C2)는 제2 도전 패턴(460b)을 포함하고, 제2 게이트 전극(450b)과 제2 도전 패턴(460b)으로 구성될 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)는 부스트 커패시터로 정의될 수 있다.
일 실시예에서, 제2 커패시터(C2)는 제1 커패시터(C1) 상에 배치될 수 있다. 이에 따라, 표시 장치의 데드 스페이스(dead space)를 감소시킬 수 있다.
도 7은 도 5의 스캔 회로에 포함된 트랜지스터 및 커패시터의 일 예를 나타내는 단면도이다. 도 6을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 1 및 도 7을 참조하면, 스캔 구동부(140)는 제1 절연층(440b) 상에 제1 도전 패턴(450a)을 포함하지 않을 수 있다.
제2 전극(490)은 제4 도전 패턴(460d)과 중첩할 수 있다. 제2 전극(490)은 컨택홀을 통해 제4 도전 패턴(460d)과 전기적으로 연결될 수 있다. 제2 전극(490)은 제2 컨택홀(CNT2)을 통해 제1 액티브층(430a)에 접속될 수 있다.
제1 커패시터(C1)는 제4 도전 패턴(460d)을 포함하고, 제3 도전 패턴(460c)과 제4 도전 패턴(460d)으로 구성될 수 있다. 제2 커패시터(C2)는 제2 도전 패턴(460c)을 포함하고, 제2 게이트 전극(450b)과 제2 도전 패턴(460c)으로 구성될 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)는 부스트 커패시터로 정의될 수 있다.
일 실시예에서, 제1 커패시터(C1)와 제2 커패시터(C2)는 동일한 층 상에 배치될 수 있다. 이에 따라, 표시 장치의 데드 스페이스(dead space)를 감소시킬 수 있다.
도 8은 도 1의 발광 구동부에 배치되는 발광 회로를 나타내는 회로도이다.
도 1 및 도 8을 참조하면, 본 발명의 실시예들에 따른 발광 구동부는 발광 회로(EMISSION CIRCUIT)를 포함할 수 있다. 발광 회로(EMISSION CIRCUIT)는 복수의 트랜지스터들(M1-1, M1-2, M2-1, M2-2, M3, M4-1, M4-2, M5, M6, M7-1, M7-2, M8-1, M8-2, M9, M10) 및 복수의 커패시터들(C1, C2, C3)을 포함할 수 있다. 발광 회로에는 복수의 신호들(FLM, EM_CLK1, EM_CLK2, VGL, VGH, EM)이 인가될 수 있고, 상기 신호들에 응답하여 발광 제어 신호(EM)를 출력할 수 있다.
실시예들에 있어서, 발광 제어 신호(EM)를 출력하는 발광 제어 신호 출력부에 연결된 트랜지스터들(M9, M10)은 각각 제1 버퍼 트랜지스터 및 제2 버퍼 트랜지스터로 정의될 수 있고, 상기 제1 버퍼 트랜지스터 및 상기 제2 버퍼 트랜지스터를 제외한 나머지 트랜지스터들(M1-1, M1-2, M2-1, M2-2, M3, M4-1, M4-2, M5, M6, M7-1, M7-2, M8-1, M8-2)은 발광 회로 트랜지스터로 정의될 수 있다.
도 9는 도 8의 발광 회로에 포함된 트랜지스터 및 커패시터를 나타내는 단면도이다.
도 1 및 도 9를 참조하면, 발광 구동부(150)는 기판(610), 버퍼층(620), 비아층(710), 제1 게이트 절연층(640a), 제2 게이트 절연층(640c), 제1 층간 절연층(670a), 제2 층간 절연층(670b), 제1 절연층(640b), 제2 절연층(640d), 제1 게이트 전극(650a), 제2 게이트 전극(650b), 제1 내지 제4 도전 패턴(660a, 660b, 660c, 660d), 제1 커패시터(C1), 제2 커패시터(C2), 제1 전극(680), 제2 전극(680), 제1 버퍼 트랜지스터(BUF_TR1) 및 제2 버퍼 트랜지스터(BUF_TR2)를 포함할 수 있다.
실시예들에 있어서, 제1 버퍼 트랜지스터(BUF_TR1) 및 제2 버퍼 트랜지스터(BUR_TR2)는 각각 도 8의 트랜지스터들(M10, M9)로 정의될 수 있다.
제1 버퍼 트랜지스터(BUF_TR1)는 제1 액티브층(630a), 제1 게이트 절연층(640a) 및 제1 게이트 전극(650a)을 포함할 수 있다. 제2 버퍼 트랜지스터(BUF_TR2)는 제2 액티브층(630b), 제2 게이트 절연층(640c), 제2 게이트 전극(650b)을 포함할 수 있다.
일 실시예에서, 제1 게이트 절연층(640a) 및 제2 게이트 절연층(640c)은 실리콘 산화물(SiOx)을 포함할 수 있다. 제1 절연층(640b) 및 제2 절연층(640d)은 실리콘 질화물(SiNx)을 포함할 수 있다.
일 실시예에서, 제1 절연층(640b)의 유전율과 제2 절연층(640d)의 유전율이 상이할 수 있다. 예를 들어, 제1 절연층(640b)의 유전율이 제2 절연층(640d)의 유전율 보다 클 수 있고, 제1 절연층(640b)의 유전율이 제2 절연층(640d)의 유전율 보다 작을 수 있다.
일 실시예에서, 제1 절연층(640b)의 두께와 제2 절연층(640d)의 두께가 상이할 수 있다. 예를 들어, 제1 절연층(640b)의 두께가 제2 절연층(640d)의 두께 보다 클 수 있고, 제1 절연층(640b)의 두께가 제2 절연층(640d)의 두께 보다 작을 수 있다
기판(610)은 영상이 표시되지 않는 주변 영역(PA)을 포함할 수 있다. 주변 영역(PA)에는 발광 구동부(150) 등이 배치될 수 있다. 버퍼층(620)은 기판(610) 상에 배치될 수 있다. 제1 액티브층(630a)은 버퍼층(620) 상에 배치될 수 있다. 제1 게이트 절연층(640a)은 제1 액티브층(630a)을 덮으며 버퍼층(620) 상에 배치될 수 있다. 제1 게이트 절연층(640a) 상에 제1 게이트 전극(650a)이 배치될 수 있다. 제1 절연층(640b)은 제1 게이트 전극(650a)을 덮으며 제1 게이트 절연층(640a) 상에 배치될 수 있다. 제1 도전 패턴(660a)은 제1 절연층(640b) 상에 배치될 수 있다. 제1 도전 패턴(660a)은 제1 게이트 전극(650a)과 중첩할 수 있다. 제1 층간 절연층(670a)은 제1 도전 패턴(660a)을 덮으며 제1 절연층(640b) 상에 배치될 수 있다.
제2 액티브층(630b)은 제1 층간 절연층(670a) 상에 배치될 수 있다. 제2 게이트 절연층(640c)은 제2 액티브층(630b)을 덮으며 제1 층간 절연층(670a) 상에 배치될 수 있다. 제2 게이트 절연층(640c) 상에 제2 게이트 전극(650b) 및 제3 도전 패턴(660c)이 배치될 수 있다. 제2 게이트 전극(650b)은 제2 액티브층(630b)과 중첩할 수 있다. 제3 도전 패턴(660c)은 제1 컨택홀(CNT1)을 통해 제1 게이트 전극(650a)에 접속될 수 있다. 제2 절연층(640d)은 제2 게이트 전극(650b) 및 제3 도전 패턴(660c)을 덮으며 제2 게이트 절연층(640c) 상에 배치될 수 있다. 제2 도전 패턴(660b) 및 제4 도전 패턴(660d)은 제2 절연층(640d) 상에 배치될 수 있다. 제2 도전패턴(660b)은 제2 게이트 전극(630b)과 중첩할 수 있고, 제4 도전 패턴(660d)은 제3 도전 패턴(660c)과 중첩할 수 있다. 제2 층간 절연층(670b)은 제2 도전 패턴(660b) 및 제4 도전 패턴(660d)을 덮으며 제2 절연층(640d) 상에 배치될 수 있다. 제1 전극(680) 및 제2 전극(690)은 제2 층간 절연층(670b) 상에 배치될 수 있다. 비아층(710)은 제1 전극(680) 및 제2 전극(690)을 덮으며 제2 층간 절연층(670b) 상에 배치될 수 있다.
제1 전극(680)은 컨택홀을 통해 제2 도전 패턴(660b)과 전기적으로 연결될 수 있고, 제2 컨택홀(CNT2)를 통해 제2 액티브층(630b)에 접속될 수 있다. 제2 전극(690)은 컨택홀을 통해 제1 도전 패턴(660a)과 전기적으로 연결될 수 있다.
제1 커패시터(C1)는 제1 도전 패턴(660a)을 포함하고, 제1 게이트 전극(650a)과 제1 도전 패턴(660a)으로 구성될 수 있다. 제2 커패시터(C2)는 제2 도전 패턴(660b)을 포함하고, 제2 게이트 전극(650b)과 제2 도전 패턴(660b)으로 구성될 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)는 부스트 커패시터로 정의될 수 있다.
일 실시예에서, 제2 커패시터(C2)는 제1 커패시터(C1) 상에 배치될 수 있다. 이에 따라, 표시 장치의 데드 스페이스(dead space)를 감소시킬 수 있다.
도 10은 도 8의 발광 회로에 포함된 트랜지스터 및 커패시터의 일 예를 나타내는 단면도이다. 도 9을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 1 및 도 10을 참조하면, 발광 구동부(150)는 제1 게이트 절연층(630a) 상에 배치되는 제1 도전 패턴(650a)을 포함하지 않을 수 있다.
제1 커패시터(C1)는 제4 도전 패턴(660d)을 포함하고, 제3 도전 패턴(660c)과 제4 도전 패턴(660d)으로 구성될 수 있다. 제2 커패시터(C2)는 제2 도전 패턴(660c)을 포함하고, 제2 게이트 전극(650b)과 제2 도전 패턴(660c)으로 구성될 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)는 부스트 커패시터로 정의될 수 있다.
일 실시예에서, 제1 커패시터(C1)와 제2 커패시터(C2)는 동일한 층 상에 배치될 수 있다. 이에 따라, 표시 장치의 데드 스페이스(dead space)를 감소시킬 수 있다.
도 11 내지 도 14는 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
먼저, 도 11을 참조하면, 기판(210)을 형성할 수 있다. 기판(210) 상에 버퍼층(220)이 형성될 수 있다. 버퍼층(220)은 기판(210)상에 전체적으로 형성될 수 있다. 제1 액티브층(230a)이 버퍼층(220) 상에 형성될 수 있다. 예를 들면, 제1 액티브층(230a)은 산화물 반도체, 아몰퍼스 실리콘, 폴리 실리콘 또는 유기물 반도체 등을 포함할 수 있다. 버퍼층(220) 및 제1 액티브층(230a) 상에는 제1 게이트 절연층(240a)이 형성될 수 있다. 제1 게이트 절연층(240a)은 버퍼층(220) 상에서 전체적으로 형성될 수 있다. 제1 게이트 전극(250a)은 제1 게이트 절연층(240a) 상에 형성될 수 있다. 예를 들면, 제1 게이트 전극(250a)은 제1 게이트 절연층(240a) 중에서 하부에 제1 액티브층(230a)이 위치하는 부분 상에 형성될 수 있다. 제1 게이트 전극(250a) 및 제1 게이트 절연층(240a) 상에는 제1 절연층(240b)이 형성될 수 있다. 제1 절연층(240b)은 제1 게이트 절연층(240a) 상에서 전체적으로 형성될 수 있다. 제1 절연층(240b) 상에는 제1 도전 패턴(260a)이 형성될 수 있다. 제1 절연층(240b) 상에는 제1 게이트 절연층(240a) 및 제1 절연층(240b)에 형성된 컨택홀을 통해 제1 전극(270a)이 형성될 수 있다. 제1 전극(270a)은 컨택홀을 통해 제1 액티브층(230a)에 접속될 수 있다.
도 12를 참조하면, 제1 절연층(240b), 제1 전극(270a) 및 제1 도전 패턴(260a) 상에는 제1 층간 절연층(280a)이 형성될 수 있다. 제1 층간 절연층(280a)은 제1 절연층(240b) 상에서 전체적으로 형성될 수 있다. 제1 층간 절연층(280a) 상에는 제2 액티브층(230b)이 형성될 수 있다. 제2 액티브층(230b) 및 제1 층간 절연층(280a) 상에는 제2 게이트 절연층(240c)이 형성될 수 있다. 제2 게이트 절연층(240c)은 제1 층간 절연층(280a) 상에 전체적으로 형성될 수 있다.
제2 게이트 절연층(240c) 상에 제2 게이트 전극(250b)이 형성될 수 있다. 예를 들면, 제2 게이트 전극(250b)은 제2 게이트 절연층(240c) 중에서 하부에 제2 액티브층(230b)이 위치하는 부분 상에 형성될 수 있다. 제2 게이트 절연층(240c) 상에는 제2 도전 패턴(260b)이 형성될 수 있다. 제2 도전 패턴(260b)은 컨택홀을 통해서 제1 전극(270a)과 접속될 수 있다.
제2 도전 패턴(260b), 제2 게이트 전극(250b) 및 제2 게이트 절연층(240c) 상에는 제2 절연층(240d)이 형성될 수 있다. 제2 절연층(240d)은 제2 게이트 절연층(240c) 상에서 전체적으로 형성될 수 있다.
제2 절연층(240d) 상에는 제3 도전 패턴(260c)이 형성될 수 있다. 예를 들면, 제3 도전 패턴(260c)은 제2 절연층(240d) 중에서 제2 도전 패턴(260b)이 위치하는 부분 상에 형성될 수 있다.
제2 절연층(240d) 및 제3 도전 패턴(260c) 상에는 제2 층간 절연층(280b)이 형성될 수 있다. 제2 층간 절연층(280b)은 제2 절연층(240d) 상에서 전체적으로 형성될 수 있다.
제3 도전 패턴(260c) 상에 제2 층간 절연층(280b)의 일 부분을 제거하여 컨택홀을 형성할 수 있고, 제2 액티브층(230b)의 제1 부분 및 제 2 부분 상에 제2 게이트 절연층(240c), 제2 절연층(240d) 및 제2 층간 절연층(280b)의 일 부분을 제거하여 각각 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있고, 제1 도전 패턴(260a) 상에 제1 층간 절연층(280a), 제2 게이트 절연층(240c), 제2 절연층(240d) 및 제2 층간 절연층(280b)의 일 부분을 제거하여 컨택홀을 형성할 수 있다.
도 13을 참조하면, 제2 전극(260c)은 제2 층간 절연층(280b) 상에 형성될 수 있다. 제2 전극(260c)은 제1 컨택홀(CNT1)을 통해 제2 액티브층(230b)의 상기 제1 부분에 접속될 수 있다. 제2 전극(260c)은 컨택홀을 통해 제3 도전 패턴(260c)과 전기적으로 연결될 수 있다.
제2 층간 절연층(280b) 상에 데이터 배선(290)이 형성될 수 있다. 데이터 배선(290)은 제2 컨택홀(CNT2)를 통해 제2 액티브층(230b)의 상기 제2 부분에 접속될 수 있다.
제2 층간 절연층(280b) 상에 전원 배선(310)이 형성될 수 있다. 전원 배선(310)은 컨택홀을 통해 제1 도전 패턴(260a)과 접속될 수 있다.
도 14를 참조하면, 제2 전극(270b), 데이터 배선(290), 전원 배선(310) 및 제2 층간 절연층(280b) 상에 비아층(320)이 형성될 수 있다. 비아층(320)은 제2 층간 절연층(280b) 상에 전체적으로 형성될 수 있다.
하부 전극(330)은 비아층(320) 상에 형성될 수 있다. 하부 전극(330)은 비아층(320)의 일 부분을 제거하여 형성된 컨택홀을 통해 제3 도전 패턴(260c)에 접속될 수 있다. 화소 정의막(PDL)은 비아층(320) 상에 형성될 수 있다. 화소 정의막(PDL)은 하부 전극(330) 양측부를 덮을 수 있다. 중간층(320)은 화소 정의막(PDL)에 의해 노출된 하부 전극(330) 상에 형성될 수 있다. 상부 전극(350)은 화소 정의막(PDL) 및 중간층(340) 상에 형성될 수 있다. 상부 전극(350)은 중간층(340) 및 화소 정의막(PDL) 상에 전체적으로 형성될 수 있다.
이에 따라, 도 4에 도시된 표시 장치(100)가 제조될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 테블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 장치 110: 표시부
120: 타이밍 제어부 130: 데이터 제어부
140: 스캔 구동부 150: 발광 구동부
210: 기판 220: 버퍼층
230a: 제1 액티브층 240a: 제1 게이트 절연층
250a: 제1 게이트 전극 240b: 제1 절연층
260a: 제1 도전 패턴 260b: 제2 도전 패턴
280a: 제1 층간 절연층 230b: 제2 액티브층
240c: 제2 게이트 절연층 250b: 제2 게이트 전극
260c: 제3 도전 패턴 240d: 제2 절연층
260c: 제4 도전 패턴 280b: 제2 층간 절연층
280: 데이터 배선 290: 전원 배선
270a: 제1 전극 310: 제2 전극
320: 비아층 PDL: 화소 정의막
330: 하부 전극 340: 중간층
350: 상부 전극 DR_TR: 구동 트랜지스터
SW_TR: 스위칭 트랜지스터 C1, C2: 제1 및 제2 커패시터
BUF_TR1: 제1 버퍼 트랜지스터 BUF_TR2: 제2 버퍼 트랜지스터
CST: 스토리지 커패시터 CPR: 보조 커패시터

Claims (19)

  1. 기판;
    상기 기판 상에 배치되고, 제1 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 게이트 전극 상에 배치되고, 상기 제 1 게이트 전극과 함께 제1 커패시터를 구성하는 제1 도전 패턴;
    상기 제1 커패시터 상에 배치되는 제2 도전 패턴;
    상기 제2 도전 패턴 상에 배치되고, 상기 제2 도전 패턴과 함께 제2 커패시터를 구성하는 제3 도전 패턴; 및
    상기 제2 커패시터 상에 배치되는 발광 구조물을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 전극과 상기 제1 도전 패턴 사이에 배치되는 제1 절연층; 및
    상기 제2 도전 패턴과 상기 제3 도전 패턴 사이에 배치되는 제2 절연층을 더 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 절연층의 유전율과 상기 제2 절연층의 유전율은 상이한 것을 특징으로 하는 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 절연층의 두께와 상기 제2 절연층의 두께는 상이한 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서, 상기 제1 트랜지스터는,
    제1 액티브층;
    상기 제1 액티브층과 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 절연층; 및
    상기 제1 게이트 절연층 상에 배치되고, 상기 제1 게이트 절연층에 형성된 컨택홀을 통해 상기 제1 액티브층에 접속되는 제1 전극을 더 포함하고,
    상기 제2 도전 패턴은 상기 제1 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 트랜지스터 상에 배치되는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서, 상기 제2 트랜지스터는,
    제2 액티브층;
    상기 제2 액티브층 상에 배치되는 제2 게이트 절연층;
    상기 제2 게이트 절연층 상에 배치되는 제2 게이트 전극; 및
    상기 제2 게이트 전극 상에 배치되고, 상기 제2 게이트 절연층에 형성된 제1 컨택홀을 통해 상기 제2 액티브층의 제1 부분에 접속되는 제2 전극을 더 포함하고,
    상기 제3 도전 패턴은 상기 제2 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 전극과 동일한 층 상에 배치되는 데이터 배선을 더 포함하고,
    상기 데이터 배선은 상기 제2 게이트 절연층에 형성된 제2 컨택홀을 통해 상기 제2 액티브층의 제2 부분에 접속되는 것을 특징으로 하는 표시 장치.
  9. 제7 항에 있어서,
    상기 제2 전극 및 상기 데이터 배선과 동일한 층 상에 배치되는 전원 배선을 더 포함하고,
    상기 전원 배선은 상기 제2 게이트 절연층에 형성된 제3 컨택홀을 통해 상기 제1 도전 패턴에 접속되는 것을 특징으로 하는 표시 장치.
  10. 제7 항에 있어서, 상기 발광 구조물은,
    하부 전극;
    상기 하부 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 상부 전극을 포함하는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 전극 상에 배치되는 비아층을 더 포함하고,
    상기 비아층에 형성된 콘택홀을 통해 상기 하부 전극은 상기 제2 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  12. 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판;
    상기 기판 상의 상기 주변 영역에 배치되고, 제1 게이트 전극을 포함하는 제1 버퍼 트랜지스터;
    상기 제1 게이트 전극 상에 배치되고, 상기 제1 게이트 전극과 함께 제1 커패시터를 구성하는 제1 도전 패턴;
    상기 제1 커패시터 상에 배치되고, 제2 게이트 전극을 포함하는 제2 버퍼 트랜지스터;
    상기 제2 게이트 전극 상에 배치되고, 상기 제2 게이트 전극과 함께 제2 커패시터를 구성하는 제2 도전 패턴; 및
    상기 기판 상의 표시 영역에 배치되는 발광 구조물을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 게이트 전극과 상기 제1 도전 패턴 사이에 배치되는 제1 절연층; 및
    상기 제2 게이트 전극과 상기 제2 도전 패턴 사이에 배치되는 제2 절연층을 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13 항에 있어서, 상기 제1 절연층의 유전율과 상기 제2 절연층의 유전율은 상이한 것을 특징으로 하는 표시 장치.
  15. 제13 항에 있어서, 상기 제1 절연층의 두께와 상기 제2 절연층의 두께는 상이한 것을 특징으로 하는 표시 장치.
  16. 제12 항에 있어서, 상기 제1 버퍼 트랜지스터는,
    제1 액티브층; 및
    상기 제1 액티브층과 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 절연층을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제12 항에 있어서, 상기 제2 버퍼 트랜지스터는,
    제2 액티브층;
    상기 제2 액티브층 상에 배치되는 제2 게이트 절연층;
    상기 제2 도전 패턴 상에 배치되고, 상기 제2 게이트 절연층에 형성된 제1 컨택홀을 통해 상기 제2 액티브층에 접속되는 제1 전극을 더 포함하고,
    상기 제2 도전 패턴은 상기 제1 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 전극과 동일한 층 상에 배치되는 제2 전극을 더 포함하고,
    상기 제2 전극은 상기 제2 게이트 절연층에 형성된 제2 컨택홀을 통해 상기 제1 액티브층에 접속되는 것을 특징으로 하는 표시 장치.
  19. 제12 항에 있어서, 상기 발광 구조물은,
    하부 전극;
    상기 하부 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 상부 전극을 포함하는 것을 특징으로 하는 표시 장치.
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