KR20230129107A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230129107A
KR20230129107A KR1020220026131A KR20220026131A KR20230129107A KR 20230129107 A KR20230129107 A KR 20230129107A KR 1020220026131 A KR1020220026131 A KR 1020220026131A KR 20220026131 A KR20220026131 A KR 20220026131A KR 20230129107 A KR20230129107 A KR 20230129107A
Authority
KR
South Korea
Prior art keywords
light emitting
bank
electrode
light
disposed
Prior art date
Application number
KR1020220026131A
Other languages
English (en)
Inventor
베이더스 바슈르
강기녕
손옥수
차종환
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220026131A priority Critical patent/KR20230129107A/ko
Priority to US17/969,030 priority patent/US20230275191A1/en
Priority to CN202320369468.2U priority patent/CN220065699U/zh
Publication of KR20230129107A publication Critical patent/KR20230129107A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/505—Wavelength conversion elements characterised by the shape, e.g. plate or foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치는 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역을 포함하는 기판부; 상기 기판부 상에 이격되어 배치된 제1 뱅크들; 상기 제1 뱅크 상에 배치되고 상기 제1 뱅크를 덮으며 상호 이격되어 배치된 제1 전극들과 제2 전극들; 각각의 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자들; 및 각각의 상기 제1 전극들 및 상기 제2 전극들 상에 배치된 제2 뱅크들을 포함하고, 상기 제2 뱅크들은 상기 제1 발광 영역을 정의하는 제2-1 뱅크, 상기 제2 발광 영역을 정의하는 제2-2 뱅크, 및 상기 제3 발광 영역을 정의하는 제2-3 뱅크를 포함하고, 상기 제2-1 뱅크의 평면상 크기, 상기 제2-2 뱅크의 평면상 크기, 상기 제2-3 뱅크의 평면상 크기는 각각 상이하다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 각 서브 화소별로 전류 밀도를 균일한 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역을 포함하는 기판부; 상기 기판부 상에 이격되어 배치된 제1 뱅크들; 상기 제1 뱅크 상에 배치되고 상기 제1 뱅크를 덮으며 상호 이격되어 배치된 제1 전극들과 제2 전극들; 각각의 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자들; 및 각각의 상기 제1 전극들 및 상기 제2 전극들 상에 배치된 제2 뱅크들을 포함하고, 상기 제2 뱅크들은 상기 제1 발광 영역을 정의하는 제2-1 뱅크, 상기 제2 발광 영역을 정의하는 제2-2 뱅크, 및 상기 제3 발광 영역을 정의하는 제2-3 뱅크를 포함하고, 상기 제2-1 뱅크의 평면상 크기, 상기 제2-2 뱅크의 평면상 크기, 상기 제2-3 뱅크의 평면상 크기는 각각 상이하다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 발광 영역, 제2 발광 영역, 제3 발광 영역, 및 인접한 상기 발광 영역들 사이의 차광 영역을 포함하는 기판부; 상기 기판부 상에 이격되어 배치된 제1 뱅크들; 상기 제1 뱅크 상에 배치되고 상기 제1 뱅크를 덮으며 상호 이격되어 배치된 제1 전극들과 제2 전극들; 각각의 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자들; 및
상기 차광 영역에서, 각각의 상기 제1 전극들 및 상기 제2 전극들 상에 배치된 제2 뱅크들을 포함하고, 상기 제2 뱅크들은 상기 제1 발광 영역을 정의하는 제2-1 뱅크, 상기 제2 발광 영역을 정의하는 제2-2 뱅크, 및 상기 제3 발광 영역을 정의하는 제2-3 뱅크를 포함하고, 상기 제2-1 뱅크의 평면상 크기, 상기 제2-2 뱅크의 평면상 크기, 상기 제2-3 뱅크의 평면상 크기는 각각 상이하다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 발광 소자들의 효율을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 확대도의 I-I' 선을 따라 자른 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 4는 도 3의 II-II' 선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 발광 소자를 나타내는 도면이다.
도 6은 서브 화소별로 구동 시간에 따른 휘도 변화율을 보여주는 그래프이다.
도 7은 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 8은 또 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 9는 또 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 10은 또 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 11은 또 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치는 직사각형 평면 형상을 가질 수 있다. 다만, 이에 제한되지 않고 표시 장치의 평면 형상은 정사각형, 원형, 타원형, 또는 기타 다각형을 가질 수도 있다. 이하에서, 표시 장치의 평면 형상으로 직사각형이 적용된 경우를 중심으로 설명한다.
표시 장치는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 화소(PX)를 포함하여 영상을 표시할 수 있다. 복수의 화소(PX)들은 매트릭스 방식으로 배열될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되어 표시 영역(DA)을 둘러쌀 수 있고, 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 평면상 표시 영역(DA)을 완전히 둘러쌀 수 있다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DA)은 대체로 표시 장치의 중앙을 차지할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 제1 방향(DR1) 타측, 제1 방향(DR1) 일측, 제2 방향(DR2) 일측, 및 제2 방향(DR2) 타측에 각각 위치할 수 있다. 다만, 이에 제한되지 않고 비표시 영역(NDA)은 표시 영역(DA)의 제1 방향(DR1) 일측과 타측에만 위치하거나, 제2 방향(DR2) 일측과 타측에만 위치할 수도 있다. 각 비표시 영역(NDA)들에는 표시 장치에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 1의 확대도를 참조하면, 표시 장치의 화소(PX)는 복수의 화소 각각은 화소 정의막에 의해 정의되는 발광 영역(LA1, LA2, LA3)을 포함할 수 있고, 발광 영역(LA1, LA2, LA3)을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 예를 들어, 표시 장치의 표시 영역(DA)은 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 포함할 수 있다. 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각은 표시 장치의 발광 소자에서 생성된 광이 표시 장치의 외부로 방출되는 영역일 수 있다.
제1 내지 제3 발광 영역(LA1, LA2, LA3)은 소정의 피크 파장을 갖는 광을 표시 장치의 외부로 방출할 수 있다. 제1 발광 영역(LA1)은 제1 색의 광을 방출할 수 있고, 제2 발광 영역(LA2)은 제2 색의 광을 방출할 수 있으며, 제3 발광 영역(LA3)은 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
표시 장치의 표시 영역(DA)은 인접한 발광 영역(LA1, LA2, LA3)의 사이에 위치하는 발광 영역 간 차광 영역(BA)을 포함할 수 있다. 예를 들어, 발광 영역 간 차광 영역(BA)은 제1 발광 영역(LA1) 내지 제3 발광 영역(LA3)을 둘러쌀 수 있다. 일 실시예에서, 제1 발광 영역(LA1)의 평면상 크기, 제2 발광 영역(LA2)의 평면상 크기, 및 제3 발광 영역(LA3)의 평면상 크기는 각각 상이할 수 있다. 예를 들어, 제1 발광 영역(LA1)의 평면상 크기는 제2 발광 영역(LA2)의 평면상 크기보다 크고, 제2 발광 영역(LA2)의 평면상 크기는 제3 발광 영역(LA3)의 평면상 크기보다 클 수 있다. 각 발광 영역(LA1, LA2, LA3)은 후술할 제2 뱅크(도 3의 BNK2: BNK21, BNK22, BNK23)에 의해 정의될 수 있다. 제2 뱅크(BNK2: BNK21, BNK22, BNK23)는 발광 영역 간 차광 영역(BA)과 중첩할 수 있으나, 이에 제한되는 것은 아니다.
도 2는 도 1의 확대도의 I-I' 선을 따라 자른 단면도이다.
도 2를 참조하면, 표시 장치는 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 배치된 기판부(SUB), 표시 영역(DA)에 배치된 기판부(SUB) 상의 표시 소자층(DEP), 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 배치되며 표시 소자층(DEP)을 밀봉하는 봉지 부재(ENC)를 포함할 수 있다.
기판부(SUB)는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 절연 물질은 예를 들어, 폴리 이미드(PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 기판부(SUB1) 및 제2 기판부(SUB2)는 서로 동일한 물질을 포함할 수 있다.
표시 소자층(DEP)은 버퍼층(BF), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 제2 평탄화층(OC2), 제1 캡핑층(CAP1), 제1 차광 부재(BK1), 제1 파장 변환부(WLC1), 제2 파장 변환부(WLC2), 광 투과부(LTU), 제2 캡핑층(CAP2), 제3 평탄화층(OC3), 제2 차광 부재(BK2), 제1 내지 제3 컬러 필터(CF1, CF2, CF3), 제3 보호층(PAS3), 및 봉지 부재(ENC)를 포함할 수 있다.
버퍼층(BF)은 기판(100) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기막으로 이루어질 수 있다.
박막 트랜지스터층(TFTL)은 박막 트랜지스터(TFT), 게이트 절연막(GI), 층간 절연막(ILD), 제1 보호층(PAS1), 및 제1 평탄화층(OC1)을 포함할 수 있다.
박막 트랜지스터(TFT)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다.
반도체층(ACT)은 버퍼층(BF) 상에 마련될 수 있다. 반도체층(ACT)은 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)과 중첩될 수 있다. 반도체층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉될 수 있고, 게이트 절연막(GI)을 사이에 두고 게이트 전극(GE)과 마주할 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)의 상부에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 반도체층(ACT)과 중첩될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(ILD) 상에서 서로 이격되어 배치될 수 있다. 소스 전극(SE)은 게이트 절연막(GI) 및 층간 절연막(ILD)에 마련된 컨택홀을 통해 반도체층(ACT)의 일단과 접촉될 수 있다. 드레인 전극(DE)은 게이트 절연막(GI) 및 층간 절연막(ILD)에 마련된 컨택홀을 통해 반도체층(ACT)의 타단과 접촉될 수 있다. 드레인 전극(DE)은 제1 보호층(PAS1) 및 제1 평탄화층(OC1)에 마련된 컨택홀을 통해 발광 부재의 제1 전극(AE)과 접속될 수 있다.
게이트 절연막(GI)은 반도체층(ACT)의 상부에 마련될 수 있다. 예를 들어, 게이트 절연막(GI)은 반도체층(ACT) 및 버퍼층(BF)의 상부에 배치될 수 있고, 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(GI)은 소스 전극(SE)이 관통하는 컨택홀 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.
층간 절연막(ILD)은 게이트 전극(GE)의 상부에 배치될 수 있다. 예를 들어, 층간 절연막(ILD)은 소스 전극(SE)이 관통하는 컨택홀 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.
제1 보호층(PAS1)은 박막 트랜지스터(TFT)의 상부에 마련되어, 박막 트랜지스터(TFT)를 보호할 수 있다. 예를 들어, 제1 보호층(PAS1)은 제1 전극(AE)이 관통하는 컨택홀을 포함할 수 있다.
제1 평탄화층(OC1)은 제1 보호층(PAS1)의 상부에 마련되어, 박막 트랜지스터(TFT)의 상단을 평탄화시킬 수 있다. 예를 들어, 제1 평탄화층(OC1)은 발광 부재의 제1 전극(AE)이 관통하는 컨택홀을 포함할 수 있다.
발광 소자층(EML)은 발광 부재, 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제1 소자 절연층(QPAS1) 및 제2 보호층(PAS2)을 포함할 수 있다.
발광 부재는 박막 트랜지스터(TFT) 상에 마련될 수 있다. 발광 부재는 제1 전극(AE), 제2 전극(CE), 및 발광 소자(ED)를 포함할 수 있다.
제1 전극(AE)은 제1 평탄화층(OC1)의 상부에 마련될 수 있다. 예를 들어, 제1 전극(AE)은 제1 평탄화층(OC1) 상에 배치된 제1 뱅크(BNK1) 상에 배치되어 제1 뱅크(BNK1)를 덮을 수 있다. 제1 전극(AE)은 제2 뱅크(BNK2)에 의해 정의되는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 중 하나의 발광 영역과 중첩되게 배치될 수 있다. 그리고, 제1 전극(AE)은 박막 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다.
제2 전극(CE)은 제1 평탄화층(OC1)의 상부에 마련될 수 있다. 예를 들어, 제2 전극(CE)은 제1 평탄화층(OC1) 상에 배치된 제1 뱅크(BNK1) 상에 배치되어 제1 뱅크(BNK1)를 덮을 수 있다. 제2 전극(CE)은 제2 뱅크(BNK2)에 의해 정의되는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 중 하나의 발광 영역과 중첩되게 배치될 수 있다. 예를 들어, 제2 전극(CE)은 전체 화소에 공급되는 공통 전압을 수신할 수 있다.
제1 소자 절연층(QPAS1)은 서로 인접한 제1 전극(AE)의 일부와 제2 전극(CE)의 일부를 덮을 수 있고, 제1 전극(AE)과 제2 전극(CE)을 절연시킬 수 있다.
발광 소자(ED)는 제1 평탄화층(OC1)의 상부에서 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 소자 절연층(QPAS1) 상에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 전극(CE)에 접속될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 동일 물질을 갖는 활성층을 포함하여, 동일 파장대의 광, 또는 동일 색의 광을 방출할 수 있다. 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각에서 방출되는 광은 동일 색을 가질 수 있다. 예를 들어, 복수의 발광 소자(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 제3 색의 광 또는 청색 광을 방출할 수 있다.
제2 뱅크(BNK2)는 제1 평탄화층(OC1) 상에 배치되어 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 정의할 수 있다. 예를 들어, 제2 뱅크(BNK2)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각을 둘러쌀 수 있으나, 이에 한정되지 않는다. 제2 뱅크(BNK2)는 차광 영역(BA)에 배치될 수 있다.
제2 보호층(PAS2)은 복수의 발광 부재 및 제2 뱅크(BNK2) 상에 배치될 수 있다. 제2 보호층(PAS2)은 복수의 발광 부재를 덮을 수 있고, 복수의 발광 부재를 보호할 수 있다.
표시 장치는 제2 평탄화층(OC2), 제1 캡핑층(CAP1), 제1 차광 부재(BK1), 제1 파장 변환부(WLC1), 제2 파장 변환부(WLC2), 광 투과부(LTU), 제2 캡핑층(CAP2), 제3 평탄화층(OC3), 제2 차광 부재(BK2), 제1 내지 제3 컬러 필터(CF1, CF2, CF3), 제3 보호층(PAS3), 및 봉지 부재(ENC)를 더 포함할 수 있다.
제2 평탄화층(OC2)은 발광 소자층(EML)의 상부에 마련되어, 발광 소자층(EML)의 상단을 평탄화시킬 수 있다. 제2 평탄화층(OC2)은 유기 물질을 포함할 수 있다.
제1 캡핑층(CAP1)은 제2 평탄화층(OC2) 상에 배치될 수 있다. 제1 캡핑층(CAP1)은 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 하면을 밀봉할 수 있다. 제1 캡핑층(CAP1)은 무기 물질을 포함할 수 있다.
제1 차광 부재(BK1)는 제1 캡핑층(CAP1) 상의 차광 영역(BA)에 배치될 수 있다. 제1 차광 부재(BK1)는 제2 뱅크(BNK2)와 두께 방향으로 중첩될 수 있다. 제1 차광 부재(BK1)는 광의 투과를 차단할 수 있다.
제1 차광 부재(BK1)는 유기 차광 물질과 발액 성분을 포함할 수 있다.
제1 차광 부재(BK1)는 발액 성분을 포함함으로써, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 대응되는 발광 영역(LA)으로 분리시킬 수 있다.
제1 파장 변환부(WLC1)는 제1 캡핑층(CAP1) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 파장 변환부(WLC1)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제1 파장 변환부(WLC1)는 제1 베이스 수지(BS1), 제1 산란체(SCT1) 및 제1 파장 시프터(WLS1)를 포함할 수 있다.
제1 베이스 수지(BS1)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제1 베이스 수지(BS1)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제1 베이스 수지(BS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 및 이미드계 수지 등의 유기 물질 중 적어도 하나를 포함할 수 있다.
제1 산란체(SCT1)는 제1 베이스 수지(BS1)와 상이한 굴절률을 가질 수 있고, 제1 베이스 수지(BS1)와 광학 계면을 형성할 수 있다.
제1 파장 시프터(WLS1)는 입사광의 피크 파장을 제1 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제1 파장 시프터(WLS1)는 표시 장치에서 제공된 청색 광을 610nm 내지 650nm 범위의 단일 피크 파장을 갖는 적색 광으로 변환하여 방출할 수 있다. 제1 파장 시프터(WLS1)는 양자점, 양자 막대 또는 형광체일 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
제1 파장 시프터(WLS1)가 방출하는 광은 45nm 이하, 또는 40nm 이하, 또는 30nm 이하의 발광 파장 스펙트럼 반치폭(Full Width of Half Maximum, FWHM)을 가질 수 있고, 표시 장치가 표시하는 색의 색 순도와 색 재현성을 더욱 개선할 수 있다.
발광 소자층(EML)에서 제공된 청색 광의 일부는 제1 파장 시프터(WLS1)에 의해 적색 광으로 변환되지 않고 제1 파장 변환부(WLC1)를 투과할 수 있다. 발광 소자층(EML)에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환되지 않고 제1 컬러 필터(CF1)에 입사한 광은 제1 컬러 필터(CF1)에 의해 차단될 수 있다. 그리고, 표시 장치에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환된 적색 광은 제1 컬러 필터(CF1)를 투과하여 외부로 출사될 수 있다. 따라서, 제1 발광 영역(LA1)은 적색 광을 방출할 수 있다.
제2 파장 변환부(WLC2)는 제1 캡핑층(CAP1) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 파장 변환부(WLC2)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제2 파장 변환부(WLC2)는 제2 베이스 수지(BS2), 제2 산란체(SCT2) 및 제2 파장 시프터(WLS2)를 포함할 수 있다.
제2 베이스 수지(BS2)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제2 베이스 수지(BS2)는 투명 유기 물질로 이루어질 수 있다.
제2 산란체(SCT2)는 제2 베이스 수지(BS2)와 상이한 굴절률을 가질 수 있고, 제2 베이스 수지(BS2)와 광학 계면을 형성할 수 있다. 예를 들어, 제2 산란체(SCT2)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다.
제2 파장 시프터(WLS2)는 입사광의 피크 파장을 제1 파장 시프터(WLS1)의 제1 피크 파장과 다른 제2 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제2 파장 시프터(WLS2)는 표시 장치에서 제공된 청색 광을 510nm 내지 550nm 범위의 단일 피크 파장을 갖는 녹색 광으로 변환하여 방출할 수 있다. 제2 파장 시프터(WLS2)는 양자점, 양자 막대 또는 형광체일 수 있다. 제2 파장 시프터(WLS2)는 제1 파장 시프터(WLS1)에서 예시된 물질과 동일 취지의 물질을 포함할 수 있다.
광 투과부(LTU)는 제1 캡핑층(CAP1) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 광 투과부(LTU)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 광 투과부(LTU)는 입사광의 피크 파장을 유지하여 투과시킬 수 있다. 광 투과부(LTU)는 제3 베이스 수지(BS3) 및 제3 산란체(SCT3)를 포함할 수 있다.
제3 베이스 수지(BS3)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제3 베이스 수지(BS3)는 투명 유기 물질로 이루어질 수 있다.
제3 산란체(SCT3)는 제3 베이스 수지(BS3)와 상이한 굴절률을 가질 수 있고, 제3 베이스 수지(BS3)와 광학 계면을 형성할 수 있다. 예를 들어, 제3 산란체(SCT3)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다.
제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)는 제2 평탄화층(OC2) 및 제1 캡핑층(CAP1)을 통해 발광 소자층(EML) 상에 배치됨으로써, 표시 장치는 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 위한 별도의 기판을 필요로 하지 않을 수 있다.
제2 캡핑층(CAP2)은 제1 및 제2 파장 변환부(WLC1, WLC2), 광 투과부(LTU), 및 제1 차광 부재(BK1)를 덮을 수 있다.
제3 평탄화층(OC3)은 제2 캡핑층(CAP2)의 상부에 배치되어, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 상단을 평탄화시킬 수 있다. 제3 평탄화층(OC3)은 유기 물질을 포함할 수 있다.
제2 차광 부재(BK2)는 제3 평탄화층(OC3) 상의 차광 영역(BA)에 배치될 수 있다. 제2 차광 부재(BK2)는 제1 차광 부재(BK1) 또는 제2 뱅크(BNK2)와 두께 방향으로 중첩될 수 있다. 제2 차광 부재(BK2)는 광의 투과를 차단할 수 있다.
제1 컬러 필터(CF1)는 제3 평탄화층(OC3) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 컬러 필터(CF1)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제1 컬러 필터(CF1)는 제1 파장 변환부(WLC1)와 두께 방향으로 중첩될 수 있다. 제1 컬러 필터(CF1)는 제1 색의 광(예를 들어, 적색 광)을 선택적으로 투과시키고, 제2 색의 광(예를 들어, 녹색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다.
제2 컬러 필터(CF2)는 제3 평탄화층(OC3) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제2 컬러 필터(CF2)는 제2 파장 변환부(WLC2)와 두께 방향으로 중첩될 수 있다. 제2 컬러 필터(CF2)는 제2 색의 광(예를 들어, 녹색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다.
제3 컬러 필터(CF3)는 제3 평탄화층(OC3) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 제3 컬러 필터(CF3)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제3 컬러 필터(CF3)는 광 투과부(LTU)와 두께 방향으로 중첩될 수 있다. 제3 컬러 필터(CF3)는 제3 색의 광(예를 들어, 청색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제2 색의 광(예를 들어, 녹색 광)을 차단하거나 흡수할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 표시 장치의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
제3 보호층(PAS3)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 덮을 수 있다. 제3 보호층(PAS3)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 보호할 수 있다.
봉지 부재(ENC)는 제3 보호층(PAS3) 상에 배치될 수 있다. 예를 들어, 봉지 부재(ENC)는 적어도 하나의 무기막을 포함하여, 산소 또는 수분이 침투되는 것을 방지할 수 있다. 또한, 봉지 부재(ENC)는 적어도 하나의 유기막을 포함하여, 표시 장치를 먼지와 같은 이물질로부터 보호할 수 있다.
한편, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)는 각각 하부의 발광 소자층(EML)의 복수의 발광 소자(ED)들로부터 발생되는 열에 의해 열화될 수 있다. 즉, 복수의 발광 소자(ED)들은 제1 발광 영역(LA1)에 배치된 제1 발광 소자, 제2 발광 영역(LA2)에 배치된 제2 발광 소자, 및 제3 발광 영역(LA3)에 배치된 제3 발광 소자를 포함할 수 있다. 각 발광 영역(LA1, LA2, LA3)에 배치된 발광 소자들은 각각 제1 전극(AE)으로부터 소정의 전류를 공급받을 수 있다. 각 발광 영역(LA1, LA2, LA3)에 배치된 발광 소자들은 각각 제1 전극(AE)으로부터 공급받은 상기 소정의 전류를 통해 발광될 수 있다. 상기 소정의 전류는 제1 발광 영역(LA1)에 공급되는 제1 전류, 제2 발광 영역(LA3)에 공급되는 제2 전류, 및 제3 발광 영역(LA3)에 공급되는 제3 전류를 포함할 수 있다. 상기 제1 전류 내지 상기 제3 전류는 각각 상이할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
도 3은 일 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다. 도 4는 도 3의 II-II' 선을 따라 자른 단면도이다.
도 2와 함께 도 3 및 도 4를 참조하면, 복수의 화소 각각은 제1 내지 제3 서브 화소를 포함할 수 있다. 제1 내지 제3 서브 화소 각각은 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각에 대응될 수 있다. 제1 내지 제3 서브 화소 각각의 발광 소자(ED)는 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 통해 광을 방출할 수 있다.
제1 내지 제3 서브 화소 각각의 발광 소자(ED)들은 동일 색의 광을 방출하고, 제1 내지 제3 서브 화소 각각에 배치된 파장 변환부(WLC1, WLC2) 및 광 투과부(LTU)에 의해 서로 다른 광이 외부로 방출될 수 있다. 예를 들어, 제1 서브 화소에서는 적색 광이 방출되고, 제2 서브 화소에서는 녹색 광이 방출되고, 제3 서브 화소에서는 청색 광이 방출될 수 있다.
다른 예를 들어, 제1 내지 제3 서브 화소 각각의 발광 소자(ED)들은 서로 다른 색의 광을 방출할 수도 있다. 제1 서브 화소에서는 적색 광이 방출되고, 제2 서브 화소에서는 녹색 광이 방출되고, 제3 서브 화소에서는 청색 광이 방출될 수 있다.
제1 내지 제3 서브 화소 각각은 제1 및 제2 전극(AE, CE), 발광 소자(ED), 복수의 접촉 전극(CTE), 및 복수의 제2 뱅크(BNK2)를 포함할 수 있다.
제1 및 제2 전극(AE, CE)은 발광 소자(ED)와 전기적으로 연결되어 소정의 전압을 인가받을 수 있고, 발광 소자(ED)는 특정 파장대의 광을 방출할 수 있다. 제1 및 제2 전극(AE, CE)의 적어도 일부는 화소 내에 전기장을 형성할 수 있고, 발광 소자(ED)는 전기장에 의해 정렬될 수 있다.
예를 들어, 제1 전극(AE)은 제1 내지 제3 서브 화소 마다 분리된 화소 전극일 수 있고, 제2 전극(CE)은 제1 내지 제3 서브 화소에 공통으로 연결된 공통 전극일 수 있다. 제1 전극(AE)과 제2 전극(CE) 중 어느 하나는 발광 소자(ED)의 애노드(Anode) 전극일 수 있고, 다른 하나는 발광 소자(ED)의 캐소드(Cathode) 전극일 수 있다.
제1 전극(AE)은 제1 방향(DR1)으로 연장되는 제1 전극 줄기부(AE1), 및 제1 전극 줄기부(AE1)로부터 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제1 전극 가지부(AE2)를 포함할 수 있다.
제1 내지 제3 서브 화소 각각의 제1 전극 줄기부(AE1)는 인접한 서브 화소의 제1 전극 줄기부(AE1)와 이격될 수 있고, 제1 전극 줄기부(AE1)는 제1 방향(DR1)으로 인접한 서브 화소의 제1 전극 줄기부(AE1)와 가상의 연장 선 상에 배치될 수 있다. 제1 내지 제3 서브 화소 각각의 제1 전극 줄기부(AE1)는 서로 다른 신호를 인가받을 수 있고, 독립적으로 구동될 수 있다.
제1 전극 가지부(AE2)는 제1 전극 줄기부(AE1)로부터 분지되어 제2 방향(DR2)으로 연장될 수 있다. 제1 전극 가지부(AE2)의 일단은 제1 전극 줄기부(AE1)에 연결될 수 있고, 제1 전극 가지부(AE2)의 타단은 제1 전극 줄기부(AE1)와 대향하는 제2 전극 줄기부(CE1)와 이격될 수 있다.
제2 전극(CE)은 제1 방향(DR1)으로 연장되는 제2 전극 줄기부(CE1), 및 제2 전극 줄기부(CE1)로부터 분지되어 제2 방향(DR2)으로 연장된 제2 전극 가지부(CE2)를 포함할 수 있다. 제1 내지 제3 서브 화소 각각의 제2 전극 줄기부(CE1)는 인접한 서브 화소의 제2 전극 줄기부(CE1)와 접속될 수 있다. 제2 전극 줄기부(CE1)는 제1 방향(DR1)으로 연장되어 복수의 화소를 가로지를 수 있다. 제2 전극 줄기부(CE1)는 표시 영역(DA)의 외곽부, 또는 비표시 영역(NDA)에서 일 방향으로 연장된 부분과 연결될 수 있다.
제2 전극 가지부(CE2)는 제1 전극 가지부(AE2)와 이격되어 대향할 수 있다. 제2 전극 가지부(CE2)의 일단은 제2 전극 줄기부(CE1)에 연결될 수 있고, 제2 전극 가지부(CE2)의 타단은 제1 전극 줄기부(AE1)와 이격될 수 있다.
제1 전극(AE)은 제1 컨택홀(CNT1)을 통해 표시 장치의 박막 트랜지스터층(TFTL)과 전기적으로 연결될 수 있고, 제2 전극(CE)은 제2 컨택홀(CNT2)을 통해 표시 장치의 박막 트랜지스터층(TFTL)과 전기적으로 연결될 수 있다. 예를 들어, 제1 컨택홀(CNT1)은 복수의 제1 전극 줄기부(AE1) 각각에 배치될 수 있고, 제2 컨택홀(CNT2)은 제2 전극 줄기부(CE1)에 배치될 수 있으나, 이에 한정되지 않는다.
제2 뱅크(BNK2)는 복수의 화소 간의 경계에 배치될 수 있다. 복수의 제1 전극 줄기부(AE1)는 제2 뱅크(BNK2)를 기준으로 서로 이격될 수 있다. 제2 뱅크(BNK2)는 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 배열된 화소들(SP)의 경계에 배치될 수 있다. 추가적으로, 제2 뱅크(BNK2)는 제2 방향(DR2)으로 배열된 화소들(SP)의 경계에도 배치될 수 있다. 제2 뱅크(BNK2)는 복수의 화소의 경계를 정의할 수 있다.
제2 뱅크(BNK2)는 표시 장치의 제조 시, 발광 소자(ED)가 분산된 잉크를 분사할 때 잉크가 화소들(SP)의 경계를 넘는 것을 방지할 수 있다. 제2 뱅크(BNK2)는 서로 다른 발광 소자들(ED)이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다.
발광 소자(ED)는 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 전극(CE)에 접속될 수 있다.
복수의 발광 소자(ED)는 서로 이격되게 배치될 수 있고, 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(ED)이 이격되는 간격은 특별히 제한되지 않는다.
복수의 발광 소자(ED)는 동일 물질을 갖는 활성층을 포함하여, 동일 파장대의 광 또는 동일 색의 광을 방출할 수 있다. 제1 내지 제3 서브 화소는 동일 색의 광을 방출할 있다. 예를 들어, 복수의 발광 소자(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 제3 색의 광 또는 청색 광을 방출할 수 있다.
접촉 전극(CTE)은 제1 및 제2 접촉 전극(CTE1, CTE2)을 포함할 수 있다. 제1 접촉 전극(CTE1)은 제1 전극 가지부(AE2)와 발광 소자(ED)의 일부를 덮을 수 있고, 제1 전극 가지부(AE2)와 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 제2 접촉 전극(CTE2)은 제2 전극 가지부(CE2)와 발광 소자(ED)의 다른 일부를 덮을 수 있고, 제2 전극 가지부(CE2)와 발광 소자(ED)를 전기적으로 연결시킬 수 있다.
제1 접촉 전극(CTE1)은 제1 전극 가지부(AE2) 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 일단과 접촉될 수 있다. 발광 소자(ED)는 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)과 전기적으로 연결될 수 있다.
제2 접촉 전극(CTE2)은 제2 전극 가지부(CE2) 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제2 접촉 전극(CTE2)은 제1 접촉 전극(CTE1)과 제1 방향(DR1)으로 이격될 수 있다. 제2 접촉 전극(CTE2)은 발광 소자(ED)의 타단과 접촉될 수 있다. 발광 소자(ED)는 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)과 전기적으로 연결될 수 있다.
표시 장치의 발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있고, 제1 내지 제3 소자 절연층(QPAS1, QPAS2, QPAS3)을 포함할 수 있다.
복수의 제1 뱅크(BNK1)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각에 배치될 수 있다. 복수의 제1 뱅크(BNK1) 각각은 제1 전극(AE) 또는 제2 전극(CE)에 대응될 수 있다. 제1 및 제2 전극(AE, CE) 각각은 대응되는 제1 뱅크(BNK1) 상에 배치될 수 있다. 예를 들어, 복수의 제1 뱅크(BNK1)는 제1 평탄화층(OC1) 상에 배치될 수 있고, 복수의 제1 뱅크(BNK1) 각각의 측면은 제1 평탄화층(OC1)으로부터 경사질 수 있다. 제1 뱅크(BNK1)의 경사면은 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극 줄기부(AE1)는 제1 평탄화층(OC1)을 관통하는 제1 컨택홀(CNT1)을 포함할 수 있다. 제1 전극 줄기부(AE1)는 제1 컨택홀(CNT1)을 통해 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다.
제2 전극 줄기부(CE1)는 제1 방향(DR1)으로 연장될 수 있고, 발광 소자(ED)가 배치되지 않는 비발광 영역에도 배치될 수 있다. 제2 전극 줄기부(CE1)는 제1 평탄화층(OC1)을 관통하는 제2 컨택홀(CNT2)을 포함할 수 있다. 제2 전극 줄기부(CE1)는 제2 컨택홀(CNT2)을 통해 전원 전극과 전기적으로 연결될 수 있다. 제2 전극(CE)은 전원 전극으로부터 소정의 전기 신호를 수신할 수 있다.
제1 및 제2 전극(AE, CE)은 투명 전도성 물질을 포함할 수 있다. 제1 및 제2 전극(AE, CE)은 반사율이 높은 전도성 물질을 포함할 수 있다. 제1 및 제2 전극(AE, CE)은 투명 전도성 물질과 반사율이 높은 금속 각각이 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수 있다.
제1 소자 절연층(QPAS1)은 제1 평탄화층(OC1), 제1 전극(AE), 및 제2 전극(CE) 상에 배치될 수 있다. 제1 소자 절연층(QPAS1)은 제1 및 제2 전극(AE, CE) 각각의 일부를 덮을 수 있다.
제1 소자 절연층(QPAS1)은 제1 및 제2 전극(AE, CE)을 보호할 수 있고, 제1 및 제2 전극(AE, CE)을 상호 절연시킬 수 있다. 제1 소자 절연층(QPAS1)은 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수 있다.
발광 소자(ED)는 제1 소자 절연층(QPAS1) 상에서, 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 전극(CE)에 접속될 수 있다.
제2 소자 절연층(QPAS2)은 제1 및 제2 전극(AE, CE) 사이에 배치된 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 소자 절연층(QPAS2)은 발광 소자(ED)의 상면의 중앙부에 배치될 수 있다. 제3 절연층(QPAS3)은 발광 소자(ED)의 외면을 부분적으로 감쌀 수 있다. 제3 절연층(QPAS3)은 발광 소자(ED)를 보호할 수 있다. 제3 절연층(QPAS3)은 발광 소자(ED)의 외면을 감쌀 수 있다.
접촉 전극(CTE)은 제1 및 제2 접촉 전극(CTE1, CTE2)을 포함할 수 있다. 제1 접촉 전극(CTE1)은 제1 전극 가지부(AE2)와 발광 소자(ED)의 일부를 덮을 수 있고, 제1 전극 가지부(AE2)와 발광 소자(ED)를 전기적으로 연결시킬 수 있다. 제2 접촉 전극(CTE2)은 제2 전극 가지부(CE2)와 발광 소자(ED)의 다른 일부를 덮을 수 있고, 제2 전극 가지부(CE2)와 발광 소자(ED)를 전기적으로 연결시킬 수 있다.
제1 접촉 전극(CTE1)은 제1 전극 가지부(AE2) 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 접촉 전극(CTE1)은 발광 소자(ED)의 일단과 접촉될 수 있다. 발광 소자(ED)는 제1 접촉 전극(CTE1)을 통해 제1 전극(AE)과 전기적으로 연결될 수 있다.
제1 접촉 전극(CTE1)은 제2 소자 절연층(QPAS2)의 일단부측 상면에 직접 접할 수 있다.
제2 접촉 전극(CTE2)은 제2 전극 가지부(CE2) 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제2 접촉 전극(CTE2)은 제1 접촉 전극(CTE1)과 제1 방향(DR1)으로 이격될 수 있다. 제2 접촉 전극(CTE2)은 발광 소자(ED)의 타단과 접촉될 수 있다. 발광 소자(ED)는 제2 접촉 전극(CTE2)을 통해 제2 전극(CE)과 전기적으로 연결될 수 있다.
제2 접촉 전극(CTE2)은 제2 소자 절연층(QPAS2)의 타단부측 상면에 직접 접할 수 있다.
제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)은 동일층에 배치될 수 있다. 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)은 각각 제2 소자 절연층(QPAS2)의 중앙부 상면을 노출할 수 있다.
제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2)은 각각 전도성 물질을 포함할 수 있다. 제1 접촉 전극(CTE1)은 제1 물질을 포함하고, 제2 접촉 전극(CTE2)은 제2 물질을 포함할 수 있다. 다만, 상기 제1 물질과 상기 제2 물질은 서로 물성이 상이할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
도 5는 일 실시예에 따른 발광 소자를 나타내는 도면이다. 도 5를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있다. 예를 들어, 발광 소자(ED)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가질 수 있고, 무기물을 포함하는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 형성된 전계에 따라 두 전극 사이에서 정렬될 수 있다.
발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 발광 소자(ED)는 제1 반도체층(111), 제2 반도체층(113), 활성층(115), 전극층(117), 및 절연막(118)을 포함할 수 있다. 발광 소자(ED)의 길이(h)는 약 4㎛일 수 있다.
제1 반도체층(111)은 n형 반도체일 수 있다. 제1 반도체층(111)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(111)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(111)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(111)의 두께는 500㎚ 내지 1㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
제2 반도체층(113)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(113)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 예를 들어, 제2 반도체층(113)은 p형 Mg으로 도핑된 p-GaN일 수 있다. 제2 반도체층(113)은 두께가 30nm 내지 200nm의 범위를 가질 수 있다.
활성층(115)은 제1 반도체층(111)과 제2 반도체층(113) 사이에 배치될 수 있다. 활성층(115)은 제1 반도체층(111)과 제2 반도체층(113)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 활성층(115)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(115)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 예를 들어, 활성층(115)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수 있다.
도시하지 않았지만, 활성층(115)과 제1 반도체층(111) 사이에는, 초격자층이 더 배치될 수 있다. 상기 초격자층은 제1 반도체층(111)과 활성층(115) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 상기 초격자층은 InGaN 또는 GaN로 형성될 수 있다. 상기 초격자층의 두께는 대략 50 내지 200㎚일 수 있다.
다시 도 2 및 도 3을 참조하면, 제2 뱅크(BNK2)는 각각의 발광 영역(LA1, LA2, LA3)을 정의할 수 있다. 제2 뱅크(BNK2)는 제1 발광 영역(LA1)을 정의하는 제2-1 뱅크(BNK21), 제2 발광 영역(LA2)을 정의하는 제2-2 뱅크(BNK22), 및 제3 발광 영역(LA3)을 정의하는 제2-3 뱅크(BNK23)를 포함할 수 있다. 도 3에 도시된 바와 같이, 제2-1 뱅크(BNK21)의 평면상 크기, 제2-2 뱅크(BNK22)의 평면상 크기, 제2-3 뱅크(BNK23)의 평면상 크기는 각각 상이할 수 있다. 각각의 뱅크(BNK21, BNK22, BNK23)는 제1 방향(DR1)을 따라 연장된 폭(W1, W2, W3) 및 제2 방향(DR2)을 따라 연장된 길이(L1, L2, L3)를 가질 수 있다. 각각의 뱅크(BNK21, BNK22, BNK23)는 제1 방향(DR1)을 따라 연장된 폭(W1, W2, W3)은 모두 동일할 수 있다. 다만, 각각의 뱅크(BNK21, BNK22, BNK23)는 제2 방향(DR2)을 따라 연장된 길이(L1, L2, L3)는 서로 상이할 수 있다.
일 실시예에서, 제1 발광 영역(LA1)에 공급되는 제1 전류(I1)는 제2 발광 영역(LA3)에 공급되는 제2 전류(I2), 및 제3 발광 영역(LA3)에 공급되는 제3 전류(I3)보다 크고, 제2 발광 영역(LA2)에 공급되는 제2 전류(I2)는 제3 발광 영역(LA3)에 공급되는 제3 전류(I3)보다 클 수 있다.
각 발광 영역(LA1, LA2, LA3)의 전류 밀도는 각 전류(I1, I2, I3)의 세기를 대응되는 각 발광 영역(LA1, LA2, LA3)의 평면상 크기로 나눈 것을 의미할 수 있다. 일 실시예에서는, 제1 발광 영역(LA1)에 공급되는 제1 전류(I1)는 제2 발광 영역(LA3)에 공급되는 제2 전류(I2), 및 제3 발광 영역(LA3)에 공급되는 제3 전류(I3)보다 크고, 제2 발광 영역(LA2)에 공급되는 제2 전류(I2)는 제3 발광 영역(LA3)에 공급되는 제3 전류(I3)보다 크므로, 제1 발광 영역(LA1)의 평면상 크기를 제2 발광 영역(LA2)의 평면상 크기, 및 제3 발광 영역(LA3)의 평면상 크기보다 크고, 제2 발광 영역(LA2)의 평면상 크기를 제3 발광 영역(LA3)의 평면상 크기보다 크게 설계함으로써, 각 발광 영역(LA1, LA2, LA3)의 전류 밀도를 균일한 수준으로 조절할 수 있다.
각 발광 영역(LA1, LA2, LA3)의 전류 밀도가 높으면 각 발광 영역(LA1, LA2, LA3)에 위치한 발광 소자(ED)들에 의해 발생되는 열이 많아지고 이로 인해, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)는 각각 하부의 발광 소자층(EML)의 복수의 발광 소자(ED)들로부터 발생되는 열에 의해 열화될 가능성이 높아질 수 있다. 다만, 일 실시예에 의하면, 제1 발광 영역(LA1)의 평면상 크기를 제2 발광 영역(LA2)의 평면상 크기, 및 제3 발광 영역(LA3)의 평면상 크기보다 크고, 제2 발광 영역(LA2)의 평면상 크기를 제3 발광 영역(LA3)의 평면상 크기보다 크게 설계함으로써, 각 발광 영역(LA1, LA2, LA3)의 전류 밀도를 균일한 수준으로 조절하여, 상부의 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 열화를 최소화할 수 있다는 이점이 있다.
더 나아가, 각 발광 영역(LA1, LA2, LA3)의 전류 밀도를 균일한 수준으로 조절하더라도, 각 발광 영역(LA1, LA2, LA3)에 인가되는 전류(I1, I2, I3)가 크면 각 발광 영역(LA1, LA2, LA3)에 위치한 발광 소자(ED)들의 열화에 의해 발광 소자(ED)들의 물리적 손상이 발생되어 몇몇 열화된 발광 소자(ED)들이 작동하지 않을 수 있다. 도 6에 도시된 바와 같이, 가장 큰 전류(I1)가 인가되는 제1 발광 영역(LA1, 도 6의 R)에서 열화가 가장 많이 진행되고, 그 다음 크기를 갖는 전류(I2)가 인가되는 제2 발광 영역(LA2, 도 6의 G)에서 열화가 그 다음 많이 진행되고, 마지막으로 가장 작은 크기의 전류(I3)가 인가되는 제3 발광 영역(LA3, B)에서 열화가 가장 적게 진행됨을 확인할 수 있다.
다만, 일 실시예에 의하면, 제2-1 뱅크(BNK21)의 평면상 크기, 제2-2 뱅크(BNK22)의 평면상 크기, 제2-3 뱅크(BNK23)의 평면상 크기를 각각 상이하게 설계함으로써, 각 제2 뱅크(BNK21, BNK22, BNK23)에 의해 정의되는 발광 영역(LA1, LA2, LA3) 내에 배치되는 발광 소자(ED)들의 개수를 조절할 수 있다. 예를 들어, 제2-1 뱅크(BNK21)의 평면상 크기는 제2-2 뱅크(BNK22)의 평면상 크기 및 제2-3 뱅크(BNK23)의 평면상 크기보다 각각 크고, 제2-2 뱅크(BNK22)의 평면상 크기는 제2-3 뱅크(BNK23)의 평면상 크기보다 클 수 있다. 이로 인해, 제1 발광 영역(LA1)에 배치되는 발광 소자(ED)들의 개수는 제2 발광 영역(LA2)에 배치되는 발광 소자(ED)들의 개수, 및 제3 발광 영역(LA3)에 배치되는 발광 소자(ED)들의 개수보다 많고, 제2 발광 영역(LA2)에 배치되는 발광 소자(ED)들의 개수는 제3 발광 영역(LA3)에 배치되는 발광 소자(ED)들의 개수보다 많을 수 있다.
상술한 바와 같이, 각 발광 영역(LA1, LA2, LA3)에 인가되는 전류(I1, I2, I3)가 크면 각 발광 영역(LA1, LA2, LA3)에 위치한 발광 소자(ED)들의 열화에 의해 발광 소자(ED)들의 물리적 손상이 발생되어 몇몇 열화된 발광 소자(ED)들이 작동하지 않을 수 있고, 즉, 전류(I1, I2, I3)가 큰 순으로, 제1 발광 영역(LA1)에 배치되는 발광 소자(ED)들의 열화에 의한 손상 가능성이 제2 발광 영역(LA2)에 배치되는 발광 소자(ED)들의 열화에 의한 손상 가능성, 및 제3 발광 영역(LA3)에 배치되는 발광 소자(ED)들의 열화에 의한 손상 가능성보다 크고, 제2 발광 영역(LA2)에 배치되는 발광 소자(ED)들의 열화에 의한 손상 가능성이 제3 발광 영역(LA3)에 배치되는 발광 소자(ED)들의 열화에 의한 손상 가능성보다 클 수 있다. 다만 상술한 바와 같이, 제2 뱅크(BNK21, BNK22, BNK23)의 면적을 조절하여 제1 발광 영역(LA1)에 배치되는 발광 소자(ED)들의 개수를 제2 발광 영역(LA2)에 배치되는 발광 소자(ED)들의 개수, 및 제3 발광 영역(LA3)에 배치되는 발광 소자(ED)들의 개수보다 많고, 제2 발광 영역(LA2)에 배치되는 발광 소자(ED)들의 개수를 제3 발광 영역(LA3)에 배치되는 발광 소자(ED)들의 개수보다 많게 설계함으로써, 각 발광 영역(LA1, LA2, LA3)에 배치되고 열화에 의해 손상되지 않은 발광 소자(ED)들의 개수를 동일한 수준으로 유지할 수 있다.
이하, 다른 실시예에 따른 표시 장치에 대해 설명한다.
이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 7은 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 7을 참조하면, 제2 발광 영역(LA2)에 인가되는 제2 전류(I2_1)의 크기가 제1 및 제3 전류(I1, I3)보다 각각 작고, 제2-2 뱅크(BNK22)의 면적이 제2-3 뱅크(BNK23) 및 제2-1 뱅크(BNK21)의 면적보다 각각 작으며, 제2 발광 영역(LA2)에 배치된 발광 소자(ED)들의 개수가 각각 제1 및 제3 발광 영역(LA1, LA3)에 배치된 발광 소자(ED)들의 개수보다 작다는 점에서, 도 3에 따른 표시 장치와 상이하다.
그 외 설명은 도 1 내지 도 6에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 8은 또 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 8을 참조하면, 제1 발광 영역(LA1)에 인가되는 제1 전류(I1_1)의 크기가 제2 전류(I2_2)보다 작고, 제2-1 뱅크(BNK21)의 면적이 제2-2 뱅크(BNK22)의 면적보다 작으며, 제1 발광 영역(LA1)에 배치된 발광 소자(ED)들의 개수가 제2 발광 영역(LA2)에 배치된 발광 소자(ED)들의 개수보다 작다는 점에서, 도 3에 따른 표시 장치와 상이하다.
그 외 설명은 도 1 내지 도 6에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 9는 또 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 9를 참조하면, 제2 발광 영역(LA2)에 인가되는 제2 전류(I2_1)의 크기가 각각 제1 및 제3 전류(I1_1, I3_2)보다 작고, 제1 전류(I1_1)의 크기가 제3 전류(I3_2)보다 작고, 제2-2 뱅크(BNK22)의 크기가 각각 제2-1 및 제2-3 뱅크 (BNK21, BNK23)보다 작고, 제2-1 뱅크(BNK21)의 크기가 제2-3 뱅크(BNK23)의 크기보다 작으며, 제2 발광 영역(LA2)에 배치된 발광 소자(ED)들의 개수가 각각 제1 및 제3 발광 영역(LA1, LA3)에 배치된 발광 소자(ED)들의 개수보다 적고, 제1 발광 영역(LA1)에 배치된 발광 소자(ED)들의 개수가 제3 발광 영역(LA3)에 배치된 발광 소자(ED)들의 개수보다 적다는 점에서, 도 3에 따른 표시 장치와 상이하다.
그 외 설명은 도 1 내지 도 6에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 10은 또 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 10을 참조하면, 제1 발광 영역(LA1)에 인가되는 제1 전류(I1_2)의 크기가 각각 제2 및 제3 전류(I2, I3_2)보다 작고, 제2 전류(I2)의 크기가 제3 전류(I3_2)보다 작고, 제2-1 뱅크(BNK21)의 크기가 각각 제2-2 및 제2-3 뱅크 (BNK22, BNK23)보다 작고, 제2-2 뱅크(BNK22)의 크기가 제2-3 뱅크(BNK23)의 크기보다 작으며, 제1 발광 영역(LA1)에 배치된 발광 소자(ED)들의 개수가 각각 제2 및 제3 발광 영역(LA2, LA3)에 배치된 발광 소자(ED)들의 개수보다 적고, 제2 발광 영역(LA2)에 배치된 발광 소자(ED)들의 개수가 제3 발광 영역(LA3)에 배치된 발광 소자(ED)들의 개수보다 적다는 점에서, 도 3에 따른 표시 장치와 상이하다.
그 외 설명은 도 1 내지 도 6에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 11은 또 다른 실시예에 따른 표시 장치의 하나의 화소를 나타내는 평면도이다.
도 11을 참조하면, 제1 발광 영역(LA1)에 인가되는 제1 전류(I1_2)의 크기가 각각 제2 및 제3 전류(I2_2, I3_1)보다 작고, 제3 전류(I3_1)의 크기가 제2 전류(I2_2)보다 작고, 제2-1 뱅크(BNK21)의 크기가 각각 제2-2 및 제2-3 뱅크(BNK22, BNK23)보다 작고, 제2-3 뱅크(BNK23)의 크기가 제2-2 뱅크(BNK22)의 크기보다 작으며, 제1 발광 영역(LA1)에 배치된 발광 소자(ED)들의 개수가 각각 제2 및 제3 발광 영역(LA2, LA3)에 배치된 발광 소자(ED)들의 개수보다 적고, 제3 발광 영역(LA3)에 배치된 발광 소자(ED)들의 개수가 제2 발광 영역(LA2)에 배치된 발광 소자(ED)들의 개수보다 적다는 점에서, 도 3에 따른 표시 장치와 상이하다.
그 외 설명은 도 1 내지 도 6에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB: 기판부
DEP: 표시 소자층:
ENC: 봉지 부재:
AE: 제1 전극
CE: 제2 전극
QPAS1: 제1 소자 절연층
QPAS2: 제2 소자 절연층
QPAS3: 제3 소자 절연층
CTE1: 제1 접촉 전극
CTE2: 제2 접촉 전극

Claims (20)

  1. 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역을 포함하는 기판부;
    상기 기판부 상에 이격되어 배치된 제1 뱅크들;
    상기 제1 뱅크 상에 배치되고 상기 제1 뱅크를 덮으며 상호 이격되어 배치된 제1 전극들과 제2 전극들;
    각각의 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자들; 및
    각각의 상기 제1 전극들 및 상기 제2 전극들 상에 배치된 제2 뱅크들을 포함하고,
    상기 제2 뱅크들은 상기 제1 발광 영역을 정의하는 제2-1 뱅크, 상기 제2 발광 영역을 정의하는 제2-2 뱅크, 및 상기 제3 발광 영역을 정의하는 제2-3 뱅크를 포함하고,
    상기 제2-1 뱅크의 평면상 크기, 상기 제2-2 뱅크의 평면상 크기, 상기 제2-3 뱅크의 평면상 크기는 각각 상이한 표시 장치.
  2. 제1 항에 있어서,
    상기 제2-1 뱅크의 폭, 상기 제2-2 뱅크의 폭, 상기 제2-3 뱅크의 폭은 동일한 표시 장치.
  3. 제2 항에 있어서,
    상기 제2-1 뱅크의 길이, 상기 제2-2 뱅크의 길이, 상기 제2-3 뱅크의 길이는 서로 상이한 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자들은 상기 제1 발광 영역에 배치된 제1 발광 소자, 상기 제2 발광 영역에 배치된 제2 발광 소자, 및 상기 제3 발광 영역에 배치된 제3 발광 소자를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자는 각각 동일한 색의 광을 발광하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자가 발광하는 색의 광은 청색인 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 발광 소자들과 중첩하는 상기 제1 전극에 제1 전류가 인가되고, 상기 제2 발광 소자들과 중첩하는 상기 제1 전극에 제2 전류가 인가되고, 상기 제3 발광 소자들과 중첩하는 상기 제1 전극에 제3 전류가 인가되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 전류의 크기 및 상기 제2 전류의 크기는 각각 상기 제3 전류의 크기보다 큰 표시 장치.
  9. 제8 항에 있어서,
    상기 제2-1 뱅크의 길이, 및 상기 제2-2 뱅크의 길이는 각각 상기 제2-3 뱅크의 길이보다 큰 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 발광 영역에서의 상기 제1 발광 소자들의 개수, 및 상기 제2 발광 영역에서의 상기 제2 발광 소자들의 개수는 각각 상기 제3 발광 영역에서의 상기 제3 발광 소자들의 개수보다 많은 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 전류의 크기는 상기 제2 전류의 크기보다 큰 표시 장치.
  12. 제11 항에 있어서,
    상기 제2-1 뱅크의 길이는 상기 제2-2 뱅크의 길이보다 큰 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 전극과 연결되고 상기 발광 소자의 일단과 접촉하는 제1 접촉 전극, 및 상기 제2 전극과 연결되고 상기 발광 소자의 타단과 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극, 및 상기 제2 전극과 상기 발광 소자 사이에 배치된 제1 소자 절연층, 및 상기 발광 소자의 상면에 배치된 제2 소자 절연층을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 접촉 전극은 상기 제2 소자 절연층의 일측 상면과 직접 접하고, 상기 제2 접촉 전극은 상기 제2 소자 절연층의 타측 상면과 직접 접하고, 상기 제1 접촉 전극과 상기 제2 접촉 전극은 각각 상기 제2 소자 절연층의 중앙부 상면은 노출하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 접촉 전극, 및 상기 제2 접촉 전극을 일체로 덮어 접촉하는 제3 소자 절연층을 더 포함하는 표시 장치.
  17. 제1 발광 영역, 제2 발광 영역, 제3 발광 영역, 및 인접한 상기 발광 영역들 사이의 차광 영역을 포함하는 기판부;
    상기 기판부 상에 이격되어 배치된 제1 뱅크들;
    상기 제1 뱅크 상에 배치되고 상기 제1 뱅크를 덮으며 상호 이격되어 배치된 제1 전극들과 제2 전극들;
    각각의 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자들; 및
    상기 차광 영역에서, 각각의 상기 제1 전극들 및 상기 제2 전극들 상에 배치된 제2 뱅크들을 포함하고,
    상기 제2 뱅크들은 상기 제1 발광 영역을 정의하는 제2-1 뱅크, 상기 제2 발광 영역을 정의하는 제2-2 뱅크, 및 상기 제3 발광 영역을 정의하는 제2-3 뱅크를 포함하고,
    상기 제2-1 뱅크의 평면상 크기, 상기 제2-2 뱅크의 평면상 크기, 상기 제2-3 뱅크의 평면상 크기는 각각 상이한 표시 장치.
  18. 제17 항에 있어서,
    상기 발광 소자들은 상기 제1 발광 영역에 배치된 제1 발광 소자, 상기 제2 발광 영역에 배치된 제2 발광 소자, 및 상기 제3 발광 영역에 배치된 제3 발광 소자를 포함하고, 상기 제1 발광 영역에서의 상기 제1 발광 소자들의 개수, 상기 제2 발광 영역에서의 상기 제2 발광 소자들의 개수, 및 상기 제3 발광 영역에서의 상기 제3 발광 소자들의 개수는 서로 상이한 표시 장치
  19. 제18 항에 있어서,
    상기 제1 발광 영역 상에서 상기 제1 발광 소자 상의 제1 파장 변환부, 상기 제2 발광 영역 상에서 상기 제2 발광 소자 상의 제2 파장 변환부, 및 상기 제3 발광 영역 상에서 상기 제3 발광 소자 상의 광 투과부를 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 차광 영역 상에서 인접한 상기 제1 파장 변환부, 상기 제2 파장 변환부, 및 상기 광 투과부 사이에 배치된 차광 부재를 더 포함하는 표시 장치.
KR1020220026131A 2022-02-28 2022-02-28 표시 장치 KR20230129107A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220026131A KR20230129107A (ko) 2022-02-28 2022-02-28 표시 장치
US17/969,030 US20230275191A1 (en) 2022-02-28 2022-10-19 Display device
CN202320369468.2U CN220065699U (zh) 2022-02-28 2023-02-24 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220026131A KR20230129107A (ko) 2022-02-28 2022-02-28 표시 장치

Publications (1)

Publication Number Publication Date
KR20230129107A true KR20230129107A (ko) 2023-09-06

Family

ID=87761252

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220026131A KR20230129107A (ko) 2022-02-28 2022-02-28 표시 장치

Country Status (3)

Country Link
US (1) US20230275191A1 (ko)
KR (1) KR20230129107A (ko)
CN (1) CN220065699U (ko)

Also Published As

Publication number Publication date
US20230275191A1 (en) 2023-08-31
CN220065699U (zh) 2023-11-21

Similar Documents

Publication Publication Date Title
CN106842680B (zh) 像素结构与具有此像素结构的显示面板
US20220037296A1 (en) Tiled display
KR20220004896A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220018122A (ko) 타일형 표시 장치
US20220085098A1 (en) Tiled display device
US20220069167A1 (en) Display device
US11882744B2 (en) Display device including display devices connected together via protrusions and grooves
KR20230129107A (ko) 표시 장치
KR20220079713A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220014347A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220102187A (ko) 타일형 표시 장치
KR20220031803A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20230109199A (ko) 표시 장치 및 이의 제조 방법
KR20210111920A (ko) 발광 소자 및 이를 포함하는 표시 장치
KR20230126282A (ko) 발광 소자, 발광 소자의 제조 방법 및 표시 장치의 제조 방법
KR20230113450A (ko) 표시 장치 및 이의 제조 방법
KR20230089603A (ko) 표시 장치 및 이의 제조 방법
US20220128740A1 (en) Tiled display device
US12010891B2 (en) Display device
KR20230129101A (ko) 표시 장치
US20220262870A1 (en) Display device
US20220208849A1 (en) Display device
KR20220060074A (ko) 표시 장치 및 이의 제조 방법
KR20220007754A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220021062A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치