KR20230129046A - 인쇄 회로 기판의 결함이 있는 백 드릴을 감지하는시스템 및 방법 - Google Patents

인쇄 회로 기판의 결함이 있는 백 드릴을 감지하는시스템 및 방법 Download PDF

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KR20230129046A
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도널드 에릭 톰슨
토마스 스미스
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Abstract

본 발명은 PCB를 제조하는 과정에서 PCB의 실패된 백 드릴을 감지하여 불량 백 드릴을 선별하거나 수리할 수 있도록 하는 방법을 제공한다. 본 발명은 백 드릴이 비아 스터브을 제거할 때 컷팅되는 모든 백 드릴 비아에 대해 접지 연결에 대한 단락을 추가함으로써 이를 달성한다. 백 드릴이 불량하거나 접지 단락에 실패하면, 이후의 전기 테스트에 실패하게 된다. 구멍이나 비아를 재드릴링함으로써 PCB를 수리할 수 있다. 본 발명에 따르면, 표준 장비 및 테스트 절차를 사용하여 제조 단계에서 쉽게 실패된 백 드릴 실패를 감지할 수 있다. 이 프로세스는 기존의 일반적인 테스트 프로세스를 사용하여 PCB 제조 시설에서 실패된 백 드릴을 포착하는 간단한 개방-실패 측정을 생성한다. 이는 쉽고 비용 효율적으로 수리하는 것을 허용하고 백 드릴 실패가 현장으로 전달되지 않도록 보장한다.

Description

인쇄 회로 기판의 결함이 있는 백 드릴을 감지하는 시스템 및 방법
본 발명은 인쇄 회로 기판(PCB)의 백 드릴링(back drilling)에 관련된다. 특히, 본 발명은 인쇄 회로 기판의 불량 또는 실패된 백 드릴을 감지하는 것에 관련된다.
PCB의 실패된 백 드릴이란, 드릴링된 구멍이나 비아(via)의 금속이 모두 제거되지 않은 것이다. 이는 드릴 오정렬과 같은 PCB 제조 공정 동안에 임의의 다양한 이유로 인해 발생할 수 있다. 도 1의 (C)는 드릴 오정렬을 도시한다. 실패된 백 드릴은, 백 드릴된 비아의 일부 또는 전체 길이의 전도성 경로를 유지한다. 실패된 백 드릴로 인해 생성된 비아 스터브(via stub)은 PCB의 해당 경로에서 고주파 신호의 성능 저하를 초래한다.
일반적인 PCB 테스트는 플라잉 프로브 테스트를 채용함으로써 개방 및 단락을 측정하는 것에 의해 수행된다. 그러나, 이러한 테스터는 실패된 백 드릴을 감지할 수 없다. 실패된 백 드릴을 확인하기 위해서 벡터 네트워크 분석기(Vector Network Analyzer) 또는 시간 영역 반사계(Time Domain Reflectometer)와 같은 고속 테스트 도구를 사용해야 하지만, 이러한 도구는 비용이 많이 들고 대규모로 구현하기 어려우며, 분석하기 어려운 결과를 생성한다. 육안 검사는 백 드릴 문제를 감지하는데 성공률이 제한적이며 3D X-ray 기계는 비용이 많이 들고 신뢰할 수 없다.
그러므로, 상기 언급된 선행 기술 제안의 단점을 피할 수 있는 PCB의 실패된 또는 불량 백 드릴을 감지하기 위한 새로운 방법을 갖는 것이 유리할 것이다.
본 발명은 PCB 제조 공정 초기에 PCB의 실패된 백 드릴을 감지하여 실패된 백 드릴을 선별하거나 수리할 수 있는 방법을 제공한다.
본 발명은 모든 백 드릴에 대해 신호층 근처에 접지 연결부에 단락을 추가하여 이를 달성한다. 접지 연결부에 대한 이 단락은 백 드릴을 성공적으로 수행하여 절단된다. 백 드릴이 불량하거나 실패한 경우, 접지부에 대한 연결이 유지되고 접지부에 대한 단락이 감지되어 전기 테스트에 실패한다. PCB는 구멍이나 비아를 재드릴링함으로써 수리될 수 있다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면은 본 발명의 실시예를 나타내며, 설명과 함께 본 발명의 원리를 설명하는데 사용된다. 별도의 언급이 없는 한, 도면은 축척대로 도시되지 않을 수 있다.
도 1의 (A)는 본 발명에 따른 PCB의 신호층 근처에서 접지부에 대한 단락의 배치를 도시한다.
도 1의 (B)는 본 발명에 따른 PCB의 양호 백 드릴을 도시한다.
도 1의 (C)는 본 발명에 따른 PCB의 불량 백 드릴을 도시한다.
도 2의 (A)는 본 발명에 따른 백 드릴링 전에 비아, 신호 트레이스, 다른 비아 및 2개의 스터브으로 구성된 전송 라인을 갖는 선택, 구성 또는 설계된 PCB를 도시한다.
도 2의 (B)는 본 발명에 따른 PCB의 구멍 또는 비아에서 접지부에 대한 신호 트레이스를 단락시키는 것을 도시한다.
도 2의 (C)는 드릴 시프트로 인한 불량 백 드릴 실패를 도시한다.
도 2의 (D)는 드릴 원더(drill wander)로 인한 불량 백 드릴 실패를 도시한다.
도 2의 (E)는 얕은 드릴로 인한 불량 백 드릴 실패를 도시한다.
도 2의 (F)는 접지 불량에 대한 전기 연결의 일례를 도시한다.
도 2의 (G)는 접지 불량에 대한 전기 연결의 또 다른 예를 도시한다.
도 2의 (H)는 접지 불량에 대한 전기 연결의 또 다른 예를 도시한다.
도 2의 (I)는 본 발명에 따른 전력 평면(power plane)에 대한 전기 연결을 컷팅(cut)하는 백 드릴을 도시한다.
도 2의 (J)는 본 발명에 따른 2개의 비아 스터브을 제거한 2개의 백 드릴을 도시한다.
도 3은 본 발명의 방법론을 도시한다.
이제 도면을 참조하면, 도 1의 (A)는 본 발명의 교시에 따라서, PCB 설계에서 단락-접지 연결부(이하, 단락 트레이스(10)라고 지칭함)가 신호 비아(8)를 접지부에 전기적으로 연결하거나 단락시키는 신호 트레이스(16)로부터 프로그래밍된 거리를 갖는 설계에 추가되는 본 발명의 방법론을 도시한다. 따라서, 단락 트레이스(10)가 PCB(5)의 신호 트레이스(16) 근처에 배치된다. 그러므로, 예를 들어, 10mil±5mil 백 드릴(15)이 PCB(5)의 구멍 또는 비아(8)에 드릴링되는 경우, 단락 트레이스(10)는 신호 트레이스 또는 스트립 라인(16)을 16mil 지나서 제 1 접지층 상에 배치된다. 백 드릴 작업이 성공적으로 수행되면, 백 드릴(15)은 신호 트레이스(16)와 접지부 사이의 전기 연결을 차단한다. 백 드릴(15)이 실패하면, 이는 신호 트레이스(16)가 해당 신호 트레이스(16)에서 접지부(10)에 대해 여전히 단락되는 신호 비아(8)에 전도성 재료의 경로를 유지한다. 실패된 백 드릴은 도 2의 (H), 도 2의 (G) 및 도 2의 (I)에 도시된다. 양호한 백 드릴은 도 1의 (B) 및 도 2의 (J)에 도시된다.
도 2의 (A)는 좌측 상단으로부터 우측 하단으로의 전송 라인 경로(11)를 갖는 PCB를 도시한다. 전송 라인은 비아(8), 트레이스 또는 스트립 라인(16), 비아(8)를 포함한다. 비아 스터브(10)도 존재한다.
도 2의 (B)는 비아를 연결하는 단락 트레이스(6)를 도시한다.
도 2의 (C) 내지 도 2의 (E)는 일반적인 백 드릴 실패 모드를 도시한다.
도 2의 (C)는 드릴 이동으로 인한 백 드릴 실패를 도시한다. 도 2의 (E)는 드릴 원더로 인한 백 드릴 실패를 도시한다. 드릴 원더는 드릴이 PCB(5) 내로 직선 아래로 드릴링하지 않는 대신에, 직선 위 또는 아래 경로로부터 멀리 곡선을 그리는 경우이다. 도 2의 (E)는 얕은 드릴로 인한 불량 백 드릴 실패를 도시한다. 얕은 드릴은 허용되는 최대 스터브 길이보다 10배 더 긴 스터브을 유지하는 드릴이다.
도 2의 (F) 내지 도 2의 (H)는 단락 트레이스(6)가 신호를 접지부에 연결하는 일반적인 백 드릴 실패 모드를 도시한다.
도 2의 (I)는 접지 또는 전력 평면(23) 연결부에 대한 단락 트레이스 신호를 차단하는 백 드릴(15)을 도시한다.
도 2의 (J)는 비아 스터브(8)을 제거한 백 드릴(15)을 갖는 PCB(5)를 도시한다.
도 3은 본 발명의 방법론을 도시한다. 도 3은 설계 또는 구성된 PCB(5)가 선택되는 본 발명의 방법론의 제 1 단계를 도시한다. 다음에 도 3은 PCB(5) 설계에서 백 드릴 비아(8)에 단락 트레이스(10)가 추가되는 제 2 단계(18)를 도시한다.
도 3은 PCB(5)를 설계(17)한 후 전자 설계 파일이 자동화된 소프트웨어를 사용하여 변경되어서, 각 백 드릴 비아에 대한 단락 트레이스를 추가(18)하는 방법론의 제 3 단계를 도시한다. 그 다음에, 일반적인 PCB 제조 기술을 사용하여 PCB(5)를 제조(19)한다. 그 다음에, 테스트(20)를 통해 각 전송 라인(11)이 접지부(23)로부터 전기적으로 절연되어 있는지 확인하여 백 드릴(15)이 단락 트레이스를 컷팅하여 백 드릴이 양호함을 확인한다. 단락이 있는 경우, 백 드릴(15)이 실패한 것이므로 PCB(5)를 폐기하거나 수리해야 한다.
청구된 발명의 방법론은 바람직하게는 이하의 단계로 구현된 소프트웨어이다.
1. 프로그램을 실행하고 설계 파일을 선택한다.
2. 3개의 섹션이 있다.
- 백 드릴
- IPC 비교
- 단락 비교
3. 제 1 섹션 "백 드릴"은 모든 백 드릴 비아를 업데이트하여 의도적으로 접지부를 단락시킨다.
4. 제 2 섹션 "IPC 비교"는 의도적인 단락 전후의 보드 파일을 비교하여 올바른 기능을 확인한다.
5. 제 3 섹션 "단락 비교"는 오류 검사 출력 파일과 이 소프트웨어로부터 생성되는 예상 오류를 비교한다. 접지부를 통해 신호가 단락되면, 다른 컴퓨터 보조 제조 소프트웨어가 감지할 수 있는 DRC 오류가 발생한다. CAM 350은 상기 오류를 감지하는 거버(Gerber) 컴퓨터 보조 제조 도구의 예이다. 이 섹션에서는 이 프로세스로 인해 발생한 오류와 관련 없는 다른 오류를 분리하는 것을 보장한다.
B. 백 드릴 프로그램 상세
1. 사용자는 이하의 파라미터를 구현한다.
a. 비아 스터브 길이: 이 값은 단락이 추가될 수 있기 전의 최소 스터브 길이(예를 들면, 10mil)이다.
b. 접지 네트: 이는 PCB 설계 소프트웨어에서 접지 네트의 이름(예를 들면, "VSS")이다.
c. 구리 웹(copper web): 이 값은 접지 구리가 백 드릴 비아에 흐르도록 하여 자연스럽게 도구가 5mil의 값을 사용하는 사용자 지정 안티패드의 구리 웹이다.
d. 구리 직경: 이는 구멍 주변의 구리 직경이다.
프로그램 단계는,
2. 프로그램을 실행한다.
a. PCB 설계 파일 로드
b. 모든 백 드릴 비아 위치를 통해 루핑(loop)
c. 트레이스 깊이에서 시작하여 이를 위치 0으로 규정
d. 이 위치 O에서 "비아 스터브 길이"를 뺌(예를 들면, 0-10 = -10)
e. 이 계산된 위치에서 시작하여 트레이스 위치로부터 멀어지면서, 최근방의 "접지 네트" 구리 평면을 찾음(예를 들면, "--16.5mil에 위치된 VSS 층")
f. "접지 웹" 및 "구리 직경"으로 규정된 단락 기능 추가(예를 들면, 도면 참조)
g. 설계 파일 비아 이름을 안티 패드 변경을 나타내는 고객 이름으로 변경
h. 이루어진 변경을 나타내는 보고서 파일 생성을 포함한다.
본 발명의 방법론은 일반적인 PCB 설계 흐름의 도구 개선으로부터 도움을 받는다. 모든 일반적인 PCB 설계 도구에는 다른 오류 검사뿐만 아니라 함께 단락된 네트를 찾는 DRC라고도 하는 설계 규칙 검사가 있다. 프로그램 또는 스크립트는 모든 백 드릴(15) 위치에 단락 트레이스(10)를 추가하고, 백 드릴(15)의 허용 오차 및 신호 트레이스(6)의 깊이 또는 두께에 따라 단락 트레이스(10)의 깊이를 조정한다.
단락 트레이스(10)에 일반적인 PCB 설계 또는 거버 파일이 추가되면, 컴퓨터 추가 제조(일명 CAM) 도구가 DRC 오류를 표시한다. 백 드릴 단락 트레이스(10) DRC 플래그는 식별 및 선별되어서 합법적인 오류에 대한 DRC 플래그를 포착하고 수정해야 한다. 구리 웹이 바람직하게는 사용되지만, 임의의 적절한 전기 전도성 금속 재료가 사용될 수 있음이 이해된다.
현재 바람직한 실시예가 본 개시의 목적을 위해 설명되었지만, 당업자에 의해 방법 단계 및 장치 부분의 배열에 수많은 변경이 이루어질 수 있다. 이러한 변경은 첨부된 청구범위에 규정된 바와 같이 본 발명의 정신에 포함된다.
본 명세서에 설명된 장치는 하드웨어 장치를 사용하거나, 컴퓨터를 사용하거나, 하드웨어 장치와 컴퓨터의 조합을 사용하여 구현될 수 있다.
본 명세서에 설명된 장치 또는 본 명세서에 설명된 장치의 임의의 구성요소는 적어도 부분적으로 하드웨어 및/또는 소프트웨어로 구현될 수 있다.
본 명세서에 설명된 방법은 하드웨어 장치를 사용하거나, 컴퓨터를 사용하거나, 하드웨어 장치와 컴퓨터의 조합을 사용하여 수행될 수 있다.
상술된 실시예는 본 개시의 원리에 대한 예시일 뿐이다. 본 명세서에 설명된 배열 및 상세의 변경 및 변화는 당업자에게 명백할 것임이 이해된다. 그러므로, 본 명세서는 출원 중인 특허청구범위의 범위에 의해서만 한정되고, 본 명세서의 실시예에 대한 명세서 및 설명을 통해 나타난 특정 상세에 의해 한정되지 않는다.
5 : PCB
8 : 비아 또는 구멍
10 : 단락 트레이스
16 : 신호 레벨 또는 트레이스 또는 스트립 라인
15 : 백 드릴
23 : 접지 I 전력 평면
11 : 전송 라인 또는 신호 경로

Claims (20)

  1. 인쇄 회로 기판(PCB)에서 실패된 백 드릴을 감지하는 방법에 있어서,
    PCB 설계에 액세스하는 것과,
    상기 PCB 설계의 비접지 비아를 선택하는 것과,
    상기 PCB 설계에서 상기 비접지 비아로부터 접지부로의 단락 트레이스를 추가하는 것과,
    상기 PCB 설계에 따라 제조된 PCB에 액세스하는 것과,
    상기 PCB를 전기적으로 테스트하여 상기 비접지 비아가 상기 접지부에 대해 단락되었는지를 결정하는 것을 포함하는
    백 드릴 감지 방법.
  2. 제 1 항에 있어서,
    상기 단락 트레이스는 10mil±5mil의 스터브 길이 치수를 포함하는
    백 드릴 감지 방법.
  3. 제 1 항에 있어서,
    상기 단락 트레이스는 상기 PCB의 접지층 상에 위치되는
    백 드릴 감지 방법.
  4. 제 1 항에 있어서,
    상기 단락 트레이스는 상기 PCB의 전력층 상에 위치되는
    백 드릴 감지 방법.
  5. 제 1 항에 있어서,
    상기 단락 트레이스는 상기 PCB의 신호층 상에 위치되는
    백 드릴 감지 방법.
  6. 제 1 항에 있어서,
    상기 PCB는 상기 PCB의 복수의 층 상에 복수의 단락 트레이스를 포함하는
    백 드릴 감지 방법.
  7. 제 1 항에 있어서,
    상기 PCB의 비접지 비아는 백 드릴링된
    백 드릴 감지 방법.
  8. 인쇄 회로 기판(PCB)을 설계하는 방법에 있어서,
    PCB 설계 시스템에서 PCB 설계를 선택하는 것과,
    상기 PCB 설계에서 백 드릴 신호 비아로부터 접지 노드로의 단락 트레이스를 추가하여 업데이트된 PCB 설계를 생성하는 것을 포함하고,
    상기 업데이트된 PCB 설계에 따른 PCB의 제조 동안에 상기 신호 비아의 백 드릴링은 상기 단락 트레이스를 개방하도록 작동가능한
    PCB 설계 방법.
  9. 제 8 항에 있어서,
    상기 PCB 설계의 PCB 설계 시스템에 의해 생성된 오류 검사 출력 파일을 상기 PCB 설계 시스템으로부터 생성된 예상 오류와 비교하는 것을 더 포함하고, 접지부에 대한 신호 비아의 단락은 상기 PCB 설계 시스템의 감지 소프트웨어에 의해 감지될 오류 프로파일을 생성하여, 상기 단락 트레이스로부터의 상기 예상 오류를 제외한 관련 없는 오류를 식별하는
    PCB 설계 방법.
  10. 제 8 항에 있어서,
    상기 PCB 설계 시스템은 함께 단락된 네트를 검사하는 설계 규칙 검사(DRC) 모듈을 포함하는
    PCB 설계 방법.
  11. 제 10 항에 있어서,
    상기 PCB 설계 시스템은 상기 백 드릴의 허용 오차 및 상기 신호 트레이스의 두께에 의해 상기 단락 트레이스를 포함하는 PCB 층을 조정하도록 구성되는
    PCB 설계 방법.
  12. 제 10 항에 있어서,
    상기 DRC 모듈은 상기 단락 트레이스로부터 발생하는 오류의 표시를 억제하도록 구성되는
    PCB 설계 방법.
  13. 제 8 항에 있어서,
    상기 단락 트레이스는 10mil±5mil의 스터브 길이를 포함하는
    PCB 설계 방법.
  14. 제 8 항에 있어서,
    상기 단락 트레이스는 상기 PCB 설계의 전력 또는 접지 평면 층 상에 배치되는
    PCB 설계 방법.
  15. 제 8 항에 있어서,
    상기 단락 트레이스는 상기 PCB 설계의 신호층 상에 위치되고,
    전도성 패턴을 포함하는 복수의 층,
    상기 복수의 층의 상이한 층 상에 형성된 트레이스를 전기적으로 결합하도록 구성된 복수의 비아, 및
    비접지 비아로부터 접지 노드로의 단락 트레이스를 포함하는
    PCB 설계 방법.
  16. 제 15 항에 있어서,
    상기 비접지 비아는 상기 PCB의 백 드릴링으로 인해 상기 접지 노드로부터 물리적으로 및 전기적으로 격리되는
    인쇄 회로 기판.
  17. 제 15 항에 있어서,
    상기 PCB의 백 드릴링 이후에, 상기 비접지 비아가 접지부에 전기적으로 결합되는
    인쇄 회로 기판.
  18. 제 15 항에 있어서,
    상기 단락 트레이스는 10mil±5mil의 스터브 길이를 포함하는
    인쇄 회로 기판.
  19. 제 15 항에 있어서,
    상기 단락 트레이스는 상기 PCB의 전력 또는 접지 평면 층 상에 배치되는
    인쇄 회로 기판.
  20. 제 15 항에 있어서,
    상기 단락 트레이스는 상기 PCB의 신호층 상에 배치되는
    인쇄 회로 기판.
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